KR20100019375A - 유기 박막 트랜지스터, 그 제조 방법, 및 전자 디바이스 - Google Patents

유기 박막 트랜지스터, 그 제조 방법, 및 전자 디바이스 Download PDF

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노부히데 요네야
다까히로 오헤
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소니 주식회사
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Abstract

유기 절연층으로 형성된 기판과, 기판 상에 도금법을 이용하여 증착되고 소스 전극 및 드레인 전극을 형성하기 위해 사용되는 제1층과, 제1층을 덮는 상태에서 다시 도금법을 이용하여 증착되고, 제1층보다도 유기 반도체 재료에 대해 낮은 오믹 접합을 형성할 수 있는 금속 재료로 소스 전극 및 드레인 전극을 형성하기 위해 사용되는 금속 재료의 제2층과, 각각 제1층 및 제2층으로 형성된 소스 전극과 드레인 전극 사이의 영역에 걸친 유기 반도체층을 포함한 유기 박막 트랜지스터가 제공된다.
기판, 소스 전극, 드레인 전극, 유기 반도체층, 제1층, 제2층

Description

유기 박막 트랜지스터, 그 제조 방법, 및 전자 디바이스{ORGANIC THIN FILM TRANSISTOR, PRODUCTION METHOD THEREOF, AND ELECTRONIC DEVICE}
본 발명은 유기 박막 트랜지스터, 유기 박막 트랜지스터의 제조 방법, 및 전자 디바이스에 관한 것이다. 특히 본 발명은 소스 전극과 드레인 전극의 상층에 유기 반도체층이 형성되어 있는 보텀-콘택트(bottom-contact)형의 유기 박막 트랜지스터와 그 제조 방법, 및 유기 박막 트랜지스터가 제공되는 전자 디바이스에 관한 것이다.
최근, 활성층으로서 유기 반도체층을 사용한 박막 트랜지스터, 소위 유기 박막 트랜지스터가 훨씬 주목되고 있다. 유기 박막 트랜지스터에서 활성층으로 되는 유기 반도체층을 도포 성막법(film coating method)에 의해 상대적으로 저온에서 형성하는 것이 가능하기 때문에, 저비용화에 유리한 동시에, 플라스틱 등으로 이루어진 저내열성의 플렉시블한 기판 상에 형성도 가능하다. 또한, 활성층뿐만 아니라, 게이트 절연막, 소스/드레인 전극, 및 게이트 전극도, 도포제 재료(coating agent material)를 사용함으로써, 인쇄법에 의한 패터닝 형성이 가능해지기 때문에, 저비용화가 한층 더 가능해지는 동시에, 기판의 대면적화가 가능해진다.
상술된 유기 박막 트랜지스터에 있어서는, 유기 반도체층과 양호한 오믹 접합을 달성할 수 있는 소스/드레인 전극을 사용하는 것이, 트랜지스터 특성의 향상을 도모하는데 있어서 중요하다. 무기 재료들 중에서 이와 같은 소스/드레인 전극 재료로서는, 예를 들어 무기 재료이면, 금(Au), 백금(Pt), 및 팔라듐(Pd)이 사용되고 있다. 이들 재료는, p형 유기 반도체와 양호한 오믹 접합을 갖는 재료로서 알려져 있다. 또한 유기 재료로서는, 폴리에틸렌디옥시티오펜 및 폴리스티렌술폰산의 혼합물이나, 도프된 폴리아닐린, 카본 나노 튜브 등을 사용하는 것이 보고되어 있다.
또한, 디바이스 수명의 장기화를 목적으로 한 소스/드레인 전극의 형성 방법도 제안되어 있다. 이 경우, 예를 들어 질화티탄(TiNx)이나 도전 페이스트로 이루어지는 베이스층을 패터닝 방법으로 배치하고, 이렇게 형성된 패턴에 니켈(Ni) 층을 무전해 도금법으로 형성하고, 그 후 또한 치환 도금 기술에 의해 Ni 층의 표면을 Au로 치환한다. 그 결과, 질화티탄(TiNx)이나 도전 페이스트로 이루어지는 베이스층이, Ni층을 개재하여 Au층으로 덮인 구조를 갖는 소스/드레인 전극이 형성된다(예를 들어 일본 특허 공개 공보 제2001-203364호 참조).
그러나, 상술된 구조를 갖는 소스/드레인 전극이 제공되는 유기 박막 트랜지스터는, 다음과 같은 몇 가지 과제가 있었다.
즉, p형 유기 반도체와 양호한 오믹 접합을 달성할 수 있는 재료로서 알려져 있는 Au, Pt, Pd와 같은 재료는 비교적 고가이다. 이로 인해, 이들 재료를 대량으로 사용하는 것은, 유기 박막 트랜지스터의 저비용화의 관점에서 부적합하다. 또한 이들 재료는, 유기 절연막 상에 종래의 스퍼터링법으로 증착할 경우，플라즈마 중에 존재하는 높은 에너지의 분자나, 높은 온도나 강한 전계에 의해 발생한 높은 에너지를 갖는 금속종(metal species)에 의해 하부층에 손상을 줄 수도 있다. 그 결과, 이들 금속은 예를 들어 하부층으로서 유기 반도체층을 포함하는 탑-콘택트형(top-contact type)의 유기 박막 트랜지스터의 제조에 사용하기에 부적합할 뿐만 아니라, 하부의 각 구성 요소가 유기 재료로 이루어지는 게이트 절연막 및 기판을 포함하는 보텀-콘택트형의 유기 박막 트랜지스터의 제조에도 부적합하다.
또한 도프된 폴리아닐린이나 카본 나노 튜브 등의 여러 유기 재료는, 도포 처리로 증착될 수 있는 동시에, p형의 유기 반도체와 만족할만한 오믹 접합을 형성할 수 있는 것으로 알려져 있지만, 도전성이 충분하지는 않다. 이로 인해, 소스/드레인 전극과 동일층에 배선이 제공되는 전자 디바이스에 있어서는, 이들의 배선을 도전성이 불충분한 소스/드레인 전극과 동일한 구조로 형성할 수 없을 수도 있다. 이것은, 소스/드레인 전극을 형성하기 위한 구성 재료로서 유기 재료를 적용하는 것에 대한 하나의 장애물이 되고 있다.
그리고 상기 출원 공보에 개시된 소스/드레인 전극의 형성 방법에서는, 우선, 질화티탄(TiNx) 또는 도전성 페이스트를 사용한 베이스층이 형성된다. 이러한 방법 중에서 TiNx를 사용하는 베이스층의 형성에서는 스퍼터링법에 의한 증착이 행 해지지만, 이러한 스퍼터링법에서는, 금속 원자가 하부층으로 확산되는 현상이 발생한다. 또한 도전성 페이스트를 사용하여 베이스층을 형성하는 방법에 있어서도, 도전성 페이스트를 패턴 인쇄한 후에 행해지는 소성 처리 중에, 금속 원자가 하부층으로 확산되는 유사한 현상이 발생한다. 이와 같은 금속 원자의 하부층으로의 확산은, 디바이스의 특성을 열화시키는 요인 중 하나로 된다.
따라서 유기 재료를 포함하는 하부 절연층에 대해 손상을 주지 않고, 동시에 전극의 상부에 형성되는 유기 반도체층에 대해 양호한 오믹 접합이 얻어지는 소스 전극 및 드레인 전극을 저비용으로 형성하는 것을 가능하게 한다. 그리고 이에 의해, 본 발명에서는 저비용이면서도 디바이스 특성이 양호한 유기 박막 트랜지스터, 유기 박막 트랜지스터의 제조 방법, 및 유기 박막 트랜지스터를 갖는 전자 디바이스를 제공하는 것이 바람직하다.
본 발명의 실시예에 따르면, 유기 절연층과, 그 위에 각각 형성된 소스 전극 및 드레인 전극과, 소스 전극과 드레인 전극 사이의 영역에 걸쳐 형성된 유기 반도체층을 포함하는 유기 박막 트랜지스터가 제공된다. 특히, 소스 전극과 드레인 전극은 각각 제1층과 제1층을 덮는 제2층으로 형성되어 있다. 제1층은 유기 절연층 상에 도금법을 이용하여 증착된다. 또한, 제2층은 제1층보다도 유기 반도체 재료에 대해 낮은 오믹 접합을 형성할 수 있는 금속 재료를 포함하고 제1층을 덮는 상태에서 다시 도금법을 이용하여 증착된다.
또한 본 발명의 실시예에 따르면, 다음의 처리 단계를 포함하는 유기 박막 트랜지스터의 제조 방법이 제공된다. 제1 처리 단계에서는, 유기 절연층 상에 무전해 도금법을 이용하여 금속 재료막을 증착한다. 제2 단계에서는, 금속 재료막을 패터닝함으로써 소스 전극 및 드레인 전극을 형성하기 위한 제1층을 증착한다. 제3 공정에서는, 상기 제1층보다도 유기 반도체 재료에 대해 낮은 오믹 접합을 형성할 수 있는 금속 재료를 포함하여 소스 전극 및 드레인 전극을 형성하기 위한 제2층을, 제1층의 노출 표면에 다시 도금에 의해 증착된다. 이에 의해, 제1층과 제2층을 포함하는 소스 전극 및 드레인 전극을 각각 형성한다. 그 후 제4 공정에서는, 소스 전극과 드레인 전극 사이의 영역에 걸쳐 유기 반도체층을 형성한다.
본 발명의 실시예에 따르면, 전자 디바이스는, 상술된 구조의 유기 박막 트랜지스터를 갖는 전자 디바이스가 제공된다.
이상의 구성에서는, 제1층의 표면을 제2층이 덮고 있기 때문에, 이 제2층은 유기 반도체층과 접촉되도록 구성된다. 그리고, 이것은 유기 반도체 재료에 대해 낮은 오믹 접합을 형성할 수 있는 금속 재료를 포함하는 제2층으로 제1층을 덮는 구성이기 때문에, 제1층에 대해서는 오믹 특성이 요구되지 않고, 저비용의 재료로 구성이 가능하다. 또한 제1층은 금속 재료를 포함하여 형성되기 때문에, 도전성이 양호하다. 또한, 소스 전극 및 드레인 전극을 구성하는 제1층과 이 표면을 덮는 제2층의 양쪽 모두가, 도금 성막된 층으로 이루어진다. 그 결과, 소스 전극 및 드레인 전극은, 스퍼터링이나 소성 처리에 의해 하부층에 대해 손상을 주지 않고 형성된다.
이상 설명한 바와 같이 본 발명의 실시예에 따르면, 유기 재료로 이루어지는 하부 절연층에 대해 손상을 주지 않고, 또한 전극 상부에 형성되는 유기 반도체층에 대해 양호한 오믹 접합이 얻어지는 소스 전극 및 드레인 전극을 저비용으로 형성할 수 있다. 또한 이에 의해, 저비용이면서도 디바이스 특성이 양호한 유기 박막 트랜지스터 및 유기 박막 트랜지스터를 포함하는 전자 디바이스를 제공할 수 있다.
이하, 본 발명을 적용한 몇몇 실시 형태를, 첨부 도면을 참조하여 이하에서 설명한다. 또한, 제1 실시 형태 내지 제3 실시 형태에 있어서는, 유기 박막 트랜지스터의 구성 및 유기 박막 트랜지스터의 제조 방법을 순서대로 설명하고, 그 후, 전자 디바이스에 채용된 실시 형태로서의 표시 장치를 더 설명한다.
≪제1 실시 형태의 유기 박막 트랜지스터의 구성≫
도 1의 (a)는 제1 실시 형태의 유기 박막 트랜지스터의 단면도이고, 도 1의 (b)는 제1 실시 형태의 유기 박막 트랜지스터의 평면도이다. 또한, 도 1의 (a)는 도 1의 (b)의 구조에 대하여 A-A' 선을 따라 취해진 단면도이다.
이들의 도면에 도시한 유기 박막 트랜지스터(1a)는, 탑-게이트 보텀-콘택트형의 박막 트랜지스터로서 구성되어 있고, 기판(11)측으로부터 차례로, 소스 전극(13s) 및 드레인 전극(13d), 유기 반도체층(15), 게이트 절연막(17), 및 게이트 전극(19)을 포함하고 있다. 특히 각각의 소스 전극(13s) 및 드레인 전극(13d)이, 제1층(13-1)과 제2층(13-2)의 적층 구조로 형성된다. 이하, 기판(11)측으로부터 차례로 상세한 구성을 설명한다.
기판(11)은, 예를 들어 플라스틱과 같은 유기 절연층으로 일체 형성되거나 유리 기판이나 석영 기판 등으로 이루어지는 지지 기판의 표면을, 유기 절연층으로 덮는 구조를 포함하여 형성된다. 지지 기판의 표면측을 덮는 유기 절연층으로서는, 예를 들어 폴리비닐페놀(polyvinylphenol : PVP), 폴리메틸메타크릴레이트(Polymethylmethacrylate : PMMA), 및 PVP와 옥타데실트리클로로실란(octadeciltriclorosilane : OTS)과의 혼합물과 같은 도포 조성물의 유기 재료가 적절하게 사용된다. 여기서는 일례로서, 플렉시블하고 굴곡성을 갖는 플라스틱으로 이루어지는 기판(11)을 사용하는 것으로 한다.
이 기판(11) 상에 제공되는 소스 전극(13s) 및 드레인 전극(13d)을 구성하는 층 중, 제1층(13-1)은, 유기 재료로 이루어지는 절연층인 기판(11) 상에 도금 성막 처리에 의해 형성된 층을 포함한다. 이와 같은 제1층(13-1)은, 도전성이 양호한 금속 재료, 예를 들어 텅스텐(W), 탄탈(Ta), 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 티탄(Ti), 구리(Cu), 니켈(Ni) 등으로 이루어진다. 이들 재료 중 특히, Ni 및 Cu 중 적어도 1개를 개별적으로 또는 합금으로서 포함하여 형성함으로써, 높은 도전성이 유지된 층인 것이 바람직하다. 제1층(13-1)은, 패터닝 처리를 거쳐 소스 전극(13s) 및 드레인 전극(13d)의 형상으로 형성된다.
또한, 제2층(13-2)은 제1층(13-1)보다도 유기 반도체 재료를 포함하는 유기 반도체층(15)에 대해 낮은 오믹 접합을 형성할 수 있는 금속 재료를 포함하여 형성되도록 구성된다. 이와 같은 제2층(13-2)을 형성하는 데 사용되는 금속 재료는, 예를 들어 유기 반도체층(15)이 p형 반도체이면, 금(Au), 백금(Pt), 및 팔라듐(Pd) 중 적어도 1개를 개별적으로 또는 합금으로서 사용하는 것이 바람직하다. 또한 이와 같은 제2층(13-2)은, 제1층(13-1)의 표면을 덮도록 도금 성막 처리에 의해 형성된 층으로 형성되고, 기판(11) 상에 배치된 제1층(13-1)의 노출 표면의 전체면을 덮도록 제공된다.
또한, 유기 반도체층(15)은 소스 전극(13s)과 드레인 전극(13d) 사이의 영역을 덮도록 형성된다. 이 유기 반도체층(15)은, 대향 배치된 소스 전극(13s) 및 드레인 전극(13d) 위에 개별적으로 형성된 제2층(13-2)에 접하는 상태로 기판(11) 상에 형성되어 있는 것이 중요하다. 이 유기 반도체층(15)은, 도면에서는 도시를 생략한 인접하는 유기 박막 트랜지스터(1a)와의 소자 분리를 위해, 패터닝 처리를 거쳐 기판(11) 상에 섬 구조를 형성하도록 구성된다. 이와 같은 유기 반도체층(15)은, 여기서는 예를 들어 펜타센, 폴리티오펜, 폴리플루오렌, 루브렌(rubrene) 등의 p형 반도체를 포함하여 형성되도록 구성된다.
그리고 게이트 절연막(17)은 유기 반도체층(15)과 함께, 소스 전극(13s) 및 드레인 전극(13d)이 제공된 기판(11) 상을 덮는 상태로 형성되어 있다. 이 게이트 절연막(17)을 형성하기 위해, 예를 들어 폴리비닐페놀, PMMA, 폴리이미드, 불소 수지 등의 도포 처리 또는 인쇄 처리에 의해 성막 가능한 유기 고분자 재료가 적절하게 사용된다. 또한 게이트 절연막(17)은, CVD법이나 스퍼터링법에 의해 적절하게 성막되는 산화실리콘이나 질화실리콘 등의 무기 재료와 유기 고분자 재료의 다층막을 포함하여 대안적으로 형성될 수도 있다.
또한 이 게이트 절연막(17) 상에 형성된 게이트 전극(19)은, 대향하여 형성된 소스 전극(13s)과 드레인 전극(13d) 사이의 영역을 덮도록 유기 반도체층(15) 상에 배치되는 것이 중요하다. 게이트 전극(19)은 바람직하게는 텅스텐(W), 탄탈(Ta), 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 티탄(Ti), 구리(Cu), 니켈(Ni) 등의 금속 재료를 스퍼터링법, 증착법, 혹은 도금법에 의해 증착한 금속 재료막을 적절히 패터닝하여 형성될 수도 있다. 또한 게이트 전극(19)은, 금(Au) 미립자, 은(Ag) 미립자 등을 함유하는 잉크 페이스트를 사용한 잉크젯 인쇄, 스크린-스텐실(screen-stencil), 오프셋 인쇄, 그라비아 인쇄 등의 인쇄 기술에 의해 대안적으로 패턴 형성될 수도 있다.
≪제1 실시 형태의 유기 박막 트랜지스터의 제조 방법≫
도 2a 내지 도 2f는 이상과 같은 구성의 유기 박막 트랜지스터의 제조 처리 단계의 일례를 도시하는 단면도이다. 이하, 이들의 단면도를 참조하여 제1 실시 형태의 유기 박막 트랜지스터(1a)의 제조 방법을 설명한다.
우선, 도 2a를 참조하면, 적어도 표면이 유기 재료로 이루어지는 절연층을 포함하는 기판(11)(여기서는 예를 들어 플라스틱 기판)이 제공된다. 그 표면을, 팔라듐염이나 은염을 포함하는 용액에 침지하여 촉매 처리를 행하여, 다음의 무전해 도금 단계가 효과적으로 행해지도록 한다. 또한 이와 같은 촉매 처리를 효과적으로 행하기 위해, 촉매 처리에 앞서 미리 기판(11)의 표면에 아미노실란 커플링 처리를 행하거나, 또는 아미노실란 커플링제를 포함한 수지를 기판(11) 표면에 도포한다.
다음에, 기판(11)의 표면 전체에 대해 무전해 도금법에 의해 Ni 및 Cu 중 적어도 하나를 함유하는 금속 재료막(21)을 형성한다.
예를 들어, Ni를 함유하는 금속 재료막(21)을 증착하기 위해서는, 무전해 Ni 도금액으로서, 황산니켈 25g/l, 차아인산나트륨 20g/l, 아세트산나트륨 10g/l, 구연산나트륨 10g/l를 함유하는 수용액을 사용하여 무전해 Ni 도금 단계를 행한다. 대조적으로 Cu를 함유하는 금속 재료막(21)을 증착하기 위해서는, 무전해 도금액으로서, 황산구리 10g/l, 포르말린 20ml/l, 수산화나트륨 10g/l, EDTA4Na 25g/l를 함유하는 다른 수용액을 사용하여 무전해 Cu 도금 단계를 행한다.
부수적으로, 금속 재료막(21)은 도금법에 의해 기판(11) 상에 증착되는 도전성이 양호한 막이면, Ni 및 Cu를 함유한 합금이 적절하게 사용될 수 있다. 또한, W, Ta, Mo, Al, Cr, Ti 등의 금속 재료막이 대안적으로 사용될 수도 있다.
그 후, 도 2b에 도시한 바와 같이, 포토리소그래피법에 의해 금속 재료막(21) 상에 레지스트 패턴(도시 생략)을 형성하고, 이것을 마스크로 하여 금속 재료막(21)에 대해 에칭 단계가 수행된다. 이에 의해, 기판(11) 상에 소스 전극(13s) 및 드레인 전극(13d)을 형성하기 위한 제1층(13-1)을 패턴 형성한다. 이때, 예를 들어 Ni을 포함하는 금속 재료막(21)의 에칭에는, 질산과 황산과 인산과의 혼산(mixed acid) 수용액을 에천트로서 사용한 습식 에칭을 행한다. 또한 에칭 종료 시에는, 레지스트 패턴이 제거된다.
다음에, 도 2c를 참조하면, 제1층(13-1)의 노출 표면을 금 시안화칼륨과 암 모니아와의 수용액에 침지함으로써, Ni 및 Cu를 포함한 제1층(13-1)의 노출 표면을 Au으로 치환 도금하여 이루어지는 제2층(13-2)을 성막한다. 이 제2층(13-2)은 전술된 Au 도금층 이외에도, Pt 도금층, 또는 Pd 도금층, 또는 이들 금속을 함유한 합금의 다른 도금층으로서 대안적으로 형성될 수 있다. 또한 이 제2층(13-2)의 형성 방법은, 전술된 제1층(13-1)의 노출 표면에 대한 치환 도금법에 한정되지 않고, 제1층(13-1)의 노출 표면에만 금속 재료를 석출시키는 데 무전해 도금 처리 등의 다른 방법이 대안적으로 이용될 수도 있다.
전술된 처리 단계를 통하여, 기판(11) 상에 패턴 형성된 제1층(13-1)의 노출 표면을 제2층(13-2)으로 덮어서 소스 전극(13s) 및 드레인 전극(13d)이 형성된다.
계속해서 도 2d를 참조하면, 소스 전극(13s)과 드레인 전극(13d) 사이의 영역을 덮는 패턴으로서 유기 반도체층(15)을 기판(11) 상에 형성한다. 필요에 따라서, 유기 반도체층(15)의 형성을 위한 영역을 둘러싸는 형상의 뱅크(둑 : 도시를 생략)를 패터닝 처리를 통해 형성해 둔다. 그 후, 증착법, 도포법, 잉크젯법, 및/또는 스크린-스텐실, 오프셋 인쇄, 나아가 그라비아 인쇄 등의 인쇄 기술을 이용하여, 소스 전극(13s)과 드레인 전극(13d) 사이의 영역에 걸치는 미리 정해진 위치에 유기 반도체층(15)을 형성한다.
전술된 단계에 이어서, 도 2e를 참조하면, 유기 반도체층(15)과 함께, 소스 전극(13s) 및 드레인 전극(13d)을 덮는 상태에서, 게이트 절연막(17)을 형성한다. 이 게이트 절연막(17)을 형성하기 위해서, 예를 들어 폴리비닐페놀, PMMA, 폴리이미드, 불소 수지 등의 도포 처리 또는 인쇄 처리에 의해 성막 가능한 유기 고분자 재료가 적절하게 사용된다. 또한 게이트 절연막(17)은 CVD법이나 스퍼터링법에 의해 적절하게 증착되는 산화실리콘이나 질화실리콘 등의 무기 재료와 유기 고분자 재료의 다층막을 포함하여 대안적으로 형성될 수 있다.
전술된 단계에 이어서, 도 2e를 참조하면, 유기 반도체층(15)과 함께, 소스 전극(13s) 및 드레인 전극(13d)을 덮는 상태에서, 게이트 절연막(17)이 형성된다. 이 경우, 산화실리콘이나 질화실리콘 등의 무기 재료를 포함하는 게이트 절연막(17)을 형성하기 위해서는, CVD법이나 스퍼터링법에 의한 막 증착을 행한다. 한편, 폴리비닐페놀, PMMA, 폴리이미드, 불소 수지 등의 유기 고분자 재료를 포함하는 게이트 절연막(17)을 형성하기 위해서는, 도포법이나 인쇄법에 의한 막 증착을 행한다.
다음에, 도 2f를 참조하면, 게이트 절연막(17)을 개재하여 유기 반도체층(15) 상에 게이트 전극(19)을 형성한다. 이 경우, 예를 들어 우선, 텅스텐(W), 탄탈(Ta), 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 티탄(Ti), 구리(Cu), 니켈(Ni) 등의 금속 재료를, 스퍼터링법, 증착법, 혹은 도금법에 의해 증착함으로써 금속 재료막을 형성한다. 그 후, 포토리소그래피 단계에 의해 금속 재료막 상부에 레지스트 패턴(도시 생략)을 형성하고, 이것을 마스크로 하여 금속 재료막을 에칭한다. 이에 의해, 게이트 절연막(17) 상에 게이트 전극(19)을 패턴 형성한다. 또한 대안적인 방법으로서는, 금(Au) 미립자나 은(Ag) 미립자 등을 함유하는 잉크 페이스트를 사용한 잉크젯 인쇄, 스크린-스텐실, 오프셋 인쇄, 그라비아 인쇄 등의 인쇄법에 의해 게이트 전극(19)을 패턴 형성할 수도 있다.
전술된 처리 단계에 의해, 도 1의 (a) 내지 도 1의 (b)를 참조하여 설명한 구성의 유기 박막 트랜지스터(1a)가 형성된다. 또한, 트랜지스터의 신뢰성, 내환경성을 향상시키기 위해, 폴리비닐알코올, 페릴렌, 질화실리콘 또는 산화실리콘 등으로 이루어지는 보호막으로 박막 트랜지스터(1a)를 싸는(encapsulate) 것이 바람직하다.
이상의 제1 실시 형태에 따르면, 보텀-콘택트형의 유기 박막 트랜지스터(1a)에 있어서, 소스 전극(13s) 및 드레인 전극(13d)을, 유기 반도체 재료에 대해 낮은 오믹 접합을 형성할 수 있는 금속 재료로 형성되는 제2층(13-2)으로 제1층(13-1)을 덮는 구성으로 했다. 그 결과, 제1층(13-1)에 대해서는 오믹 특성이 요구되지 않고, 저비용 재료로의 구성이 가능하다. 또한 제1층(13-1)은 금속 재료를 포함하여 형성되기 때문에, 도전성이 양호하다. 또한 게다가, 소스 전극(13s) 및 드레인 전극(13d)을 구성하는 제1층(13-1)과 제1층을 덮는 제2층(13-2)의 양쪽 모두가, 도금 성막된 층으로 형성된다. 그 결과, 소스 전극(13s) 및 드레인 전극(13d)은 스퍼터링 및/또는 소성 처리에 의해 하부의 유기 절연층을 포함하는 기판(11)에 대해 손상을 주지 않고 형성된다.
그리하여 이상의 결과로부터, 유기 재료를 포함하는 기판(11)의 표면에 대해 손상을 주지 않고 동시에, 이들 전극의 상부에 형성되는 유기 반도체층(15)에 대해 양호한 오믹 접합이 얻어지는 소스 전극(13s) 및 드레인 전극(13d)을 저비용으로 형성하는 것이 가능하다. 또한 이에 의해, 디바이스 특성이 양호한 유기 박막 트랜지스터(1a)를 저비용으로 형성하는 것이 가능해진다.
≪제2 실시 형태의 유기 박막 트랜지스터의 구성≫
도 3a는 제2 실시 형태의 유기 박막 트랜지스터의 단면도이고, 도 3b는 제2 실시 형태의 유기 박막 트랜지스터의 평면도이다. 도 3a는 도 3b의 구조의 A-A' 선을 따라서 취해진 단면도이다. 이하, 도 1의 (a) 및 도 1의 (b)를 사용하여 앞에서 설명한 제1 실시 형태의 유기 박막 트랜지스터와 유사한 구성 요소에는 동일한 번호를 부여하여, 제2 실시 형태의 유기 박막 트랜지스터(1b)의 구성을 설명한다.
도 3a 및 도 3b에 도시한 유기 박막 트랜지스터(1b)는 보텀-게이트 보텀-콘택트형의 박막 트랜지스터로서 구성되어 있고, 기판(11')측으로부터 차례로, 게이트 전극(19), 게이트 절연막(17'), 소스 전극(13s) 및 드레인 전극(13d), 및 유기 반도체층(15)을 포함하고 있다. 그리고 제1 실시 형태와 마찬가지로，이 중 특히 각각의 소스 전극(13s) 및 드레인 전극(13d)이, 제1층(13-1)과 제2층(13-2)을 포함하는 적층 구조로 형성된다. 이하, 기판(11')측으로부터 차례로 상세한 구성을 설명한다.
기판(11')은, 적어도 기판의 표면측이 절연성 재료를 포함하여 적절히 형성될 수 있고, 예를 들어 플라스틱 기판, 유리 기판, 석영 기판, 나아가 지지 기판측의 표면이 유기 또는 무기 절연층으로 피복된 기판을 포함하여 적절히 형성될 수 있다. 여기서는 일례로서, 플렉시블하고 굴곡성을 갖는 플라스틱으로 이루어지는 기판(11')이 사용된다.
이 기판(11') 상에 제공된 게이트 전극(19)은, 제1 실시 형태의 게이트 전극 과 마찬가지로 형성될 수 있고, 게이트 전극 상부에 서로 대향하여 형성되어 있는 소스 전극(13s)과 드레인 전극(13d) 사이의 영역을 덮도록 배치되는 것이 중요하다. 이와 같은 게이트 전극(19)은, 바람직하게는 텅스텐(W), 탄탈(Ta), 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 티탄(Ti), 구리(Cu), 니켈(Ni) 등의 금속 재료의 스퍼터링법, 증착법, 혹은 도금법에 의해 증착된 금속 재료막을 적절하게 패터닝하여 형성될 수 있다. 또한 게이트 전극(1)은, 금(Au) 미립자나 은(Ag) 미립자 등을 함유하는 잉크 페이스트를 사용한 잉크젯 인쇄, 스크린-스텐실, 오프셋 인쇄, 그라비아 인쇄 등의 인쇄 기술에 의해 대안적으로 패턴 형성될 수 있다.
게이트 절연막(17')은 유기 절연층으로서 형성되며, 게이트 전극(19)이 제공된 기판(11') 상을 덮는 상태로 형성되어 있다. 이 게이트 절연막(17')은, 예를 들어 폴리비닐페놀, PMMA, 폴리이미드, 불소 수지 등의 도포 처리 또는 인쇄 처리에 의해 성막 가능한 유기 고분자 재료가 적절하게 사용된다. 또한 게이트 절연막(17')은, CVD법이나 스퍼터링법에 의해 적절하게 성막되는 산화실리콘이나 질화실리콘 등의 무기 재료와, 유기 고분자 재료의 다층막을 포함하여 대안적으로 형성될 수 있다.
그리고 게이트 절연막(17') 상에 제공되는 소스 전극(13s) 및 드레인 전극(13d)을 구성하는 제1층(13-1)과 제2층(13-2)은 제1 실시 형태와 마찬가지 방식으로 형성된다. 즉, 제1층(13-1)은 유기 재료로 이루어지는 절연층인 게이트 절연막(17') 상에 도금 성막처리에 의해 형성된 층을 포함한다. 이와 같은 제1층(13-1)은 도전성이 양호한 금속 재료를 사용하여 구성되고, 예를 들어 텅스텐(W), 탄 탈(Ta), 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 티탄(Ti), 구리(Cu), 니켈(Ni) 등의 금속 재료막이 사용된다. 이들 재료 중 특히, Ni 및 Cu의 적어도 1개를 개별적으로 또는 합금으로서 포함하여 형성함으로써, 양호한 도전성이 유지된 층인 것이 바람직하다. 제1층(13-1)은 패터닝 처리를 거쳐 소스 전극(13s) 및 드레인 전극(13d)의 형상으로 형성된다.
또한 제2층(13-2)은 제1층(13-1)보다도 유기 반도체층(15)에 대해 낮은 오믹 접합을 형성할 수 있는 금속 재료를 포함하여 형성된다. 이와 같은 제2층(13-2)을 형성하는 데 사용되는 금속 재료는, 예를 들어 유기 반도체층(15)이 p형 반도체이면, 금(Au), 백금(Pt), 및 팔라듐(Pd) 중 적어도 1개를 개별적으로 또는 합금으로서 사용하는 것이 바람직하다. 또한, 이와 같은 제2층(13-2)은 제1층(13-1)의 표면을 덮는 상태에서 도금 성막 처리에 의해 형성된 층으로 형성되고, 기판(11') 상에 배치된 제1층(13-1)의 노출 표면의 전체면을 덮도록 제공되어 있다.
또한, 유기 반도체층(15)은 소스 전극(13s)과 드레인 전극(13d) 사이의 영역을 덮도록 형성된다. 이 유기 반도체층(15)은, 대향 배치된 소스 전극(13s) 및 드레인 전극(13d) 위에 개별적으로 형성된 제2층(13-2)에 접하는 상태로 게이트 절연막(17') 상에 형성되어 있는 것이 중요하다. 또한 이 유기 반도체층(15)은, 도면에서는 도시를 생략한 인접하는 유기 박막 트랜지스터(1b)와의 소자 분리를 위해, 패터닝 처리를 거쳐 게이트 절연막(17') 상에 섬 구조를 형성하도록 구성된다. 이와 같은 유기 반도체층(15)은, 여기서는 예를 들어 펜타센, 폴리티오펜, 폴리플루오렌, 루브렌 등의 p형 반도체를 포함하여 형성되도록 구성된다.
≪제2 실시 형태의 유기 박막 트랜지스터의 제조 방법≫
도 4a 내지 도 4f는 이상과 같은 구성의 유기 박막 트랜지스터의 제조 처리 단계의 일례를 도시하는 단면도이다. 이하, 이들의 단면도를 참조하여 제2 실시 형태의 유기 박막 트랜지스터(1b)의 제조 방법을 설명한다.
우선, 도 4a에 도시한 바와 같이, 적어도 기판 표면이 절연층을 포함하는 기판(11')을 준비한다. 이 기판 상에, 게이트 전극(19)을 형성한다. 이 경우, 예를 들어 우선, 텅스텐(W), 탄탈(Ta), 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 티탄(Ti), 구리(Cu), 니켈(Ni) 등의 금속 재료막을, 스퍼터링법, 증착법, 혹은 도금법에 의해 증착함으로써 형성한다. 그 후, 포토리소그래피 공정에 의해 금속 재료막 상에 레지스트 패턴(도시 생략)을 형성하고, 이것을 마스크로 하여 금속 재료막을 에칭한다. 이에 의해, 기판(11') 상에 게이트 전극(19)을 패턴 형성한다. 또한 대안적인 방법으로서는, 금(Au) 미립자나 은(Ag) 미립자 등을 함유하는 잉크 페이스트를 사용한 잉크젯 인쇄, 스크린-스텐실, 오프셋 인쇄, 그라비아 인쇄 등의 인쇄법에 의해 게이트 전극(19)을 패턴 형성할 수 있다.
전술된 공정 후에는, 도 4b를 참조하여, 게이트 전극(19)을 덮는 상태에서 기판(11') 상에 유기 절연층으로서의 게이트 절연막(17')을 형성한다. 이 때 예를 들어, 폴리비닐페놀, PMMA, 폴리이미드, 불소 수지 등의 유기 고분자 재료를 도포처리 또는 인쇄 처리에 의해 증착하여 형성한다. 게이트 절연막(17')은, 산화실리콘이나 질화실리콘 등의 무기 재료를 CVD법이나 스퍼터링법에 의해 증착하거나, 상기의 방법을 조합하여 유기 고분자 재료와 무기 재료의 다층막을 더 포함하여 대안 적으로 형성될 수 있다.
다음에, 게이트 절연막(17')의 표면을 팔라듐염이나 은염을 포함하는 용액에 침지하여 촉매 처리를 행하여, 다음의 무전해 도금 단계가 효과적으로 행해지도록 한다. 또한 이와 같은 촉매 처리를 효과적으로 행하기 위해, 촉매 처리에 앞서 미리, 게이트 절연막(17')의 표면에 아미노실란 커플링 처리를 행하거나, 또는 아미노실란 커플링제를 포함한 수지를 게이트 절연막(17')의 표면에 도포한다. 또한, 게이트 절연막(17')이 유기 고분자 재료를 포함하여 형성되는 경우에는, 아미노실란 커플링제가 게이트 절연막(17')에 미리 혼합될 수 있다.
그 후, 도 4c에 도시한 바와 같이, 게이트 절연막(17')의 표면 전체의 상부에 무전해 도금법에 의해 Ni 및 Cu 중 적어도 하나를 함유하는 금속 재료막(21)을 형성한다.
예를 들어, Ni를 함유하는 금속 재료막(21)을 증착하기 위해서는, 무전해 Ni 도금액으로서, 황산니켈 25g/l, 차아인산나트륨 20g/l, 아세트산나트륨 10g/l, 구연산나트륨 10g/l을 함유하는 수용액을 사용하여 무전해 Ni 도금 단계를 행한다. 대조적으로, Cu를 함유하는 금속 재료막(21)을 증착하기 위해서는, 무전해 Cu 도금액으로서, 황산구리 10g/l, 포르말린 20ml/l, 수산화나트륨 10g/l, EDTA4Na 25g/l를 함유하는 다른 수용액을 사용하여 무전해 Cu 도금 공정을 행한다.
부수적으로, 금속 재료막(21)은 도금법에 의해 게이트 절연막(17') 상에 증착되는 도전성이 양호한 막이면, Ni 및 Cu를 함유한 합금이 적절하게 사용될 수 있 다. 또한, W, Ta, Mo, Al, Cr, Ti 등의 금속 재료막이 대안적으로 사용될 수도 있다.
그 후, 도 4d에 도시한 바와 같이, 포토리소그래피법에 의해 금속 재료막(21) 상에 레지스트 패턴(도시 생략)을 형성하고, 이것을 마스크로 하여 금속 재료막(21)에 대해 에칭 단계가 수행된다. 이에 의해, 게이트 절연막(17') 상에 소스 전극(13s) 및 드레인 전극(13d)을 형성하기 위한 제1층(13-1)을 패턴 형성한다. 이때, 예를 들어 Ni를 포함하는 금속 재료막(21)의 에칭에는, 질산과 황산과 인산과의 혼산 수용액을 에천트로서 사용한 습식 에칭을 행한다. 또한 에칭 종료 시에는, 레지스트 패턴이 제거된다.
다음에, 도 4e를 참조하면, 제1층(13-1)의 노출 표면을 금 시안화칼륨과 암모니아와의 수용액에 침지함으로써, Ni 및 Cu를 포함한 제1층(13-1)의 노출 표면을 Au로 치환 도금하여 이루어지는 제2층(13-2)을 형성한다. 또한, 이 제2층(13-2)은, 전술된 Au 도금층 이외에도, Pt 도금층 또는 Pd 도금층, 또는 이들 금속을 함유한 합금의 다른 도금층으로서 대안적으로 형성될 수 있다. 또한 이 제2층(13-2)의 형성 방법은, 전술된 제1층(13-1)의 노출 표면에 대한 치환 도금법에 한정되지 않고, 제1층(13-1)의 노출 표면에만 금속 재료를 석출시키는 데 무전해 도금 처리 등 다른 방법이 대안적으로 이용될 수도 있다.
전술된 처리 단계를 통하여, 유기 절연층으로서의 게이트 절연막(17') 상에 패턴 형성된 제1층(13-1)의 노출 표면을 제2층(13-2)으로 덮어서 소스 전극(13s) 및 드레인 전극(13d)이 형성된다.
계속해서 도 4f를 참조하면, 소스 전극(13s)과 드레인 전극(13d) 사이의 영역을 덮는 유기 반도체층(15)을 게이트 절연막(17') 상에 패턴으로서 형성한다. 필요에 따라서, 유기 반도체층(15)의 형성을 위한 영역을 둘러싸는 형상의 뱅크(둑 : 도시를 생략)를 패터닝 처리를 통해 형성해 둔다. 그 후, 증착법, 도포법, 잉크젯법, 및/또는 스크린-스텐실, 오프셋 인쇄, 나아가 그라비아 인쇄 등의 인쇄 기술을 이용하여, 소스 전극(13s)과 드레인 전극(13d) 사이의 영역에 걸치는 미리 정해진 위치에 유기 반도체층(15)을 형성한다. 뱅크를 형성한 경우에는, 유기 반도체층(15)을 형성한 후에 뱅크를 제거함으로써, 뱅크로 둘러싸인 형상으로 형상 정밀도가 양호한 유기 반도체층(15)이 형성된다.
전술된 처리 단계를 통해, 도 3a 및 도 3b를 참조하여 설명한 구성의 유기 박막 트랜지스터(1b)가 형성된다. 또한, 트랜지스터의 신뢰성, 내환경성을 향상시키기 위해, 폴리비닐알코올, 페릴렌, 질화실리콘 또는 산화실리콘 등으로 이루어지는 보호막으로 박막 트랜지스터(1b)를 싸는 것이 바람직하다.
전술된 제2 실시 형태에 따르면, 보텀-콘택트형의 유기 박막 트랜지스터(1b)에 있어서, 소스 전극(13s) 및 드레인 전극(13d)을, 유기 반도체 재료에 대해 낮은 오믹 접합을 형성하는 금속 재료로 이루어지는 제2층(13-2)으로 제1층(13-1)을 덮는 구성으로 했다. 이로 인해, 제1 실시 형태와 마찬가지 방식으로, 제1층(13-1)에 대해서는 오믹 특성이 요구되지 않고, 저비용 재료로의 구성이 가능하다. 또한 제1층(13-1)은 금속 재료를 포함하여 형성되기 때문에, 도전성이 양호하다. 또한, 소스 전극(13s) 및 드레인 전극(13d)을 구성하는 제1층(13-1)과 제1층을 덮는 제2 층(13-2)의 양쪽 모두가, 도금 성막된 층으로 형성된다. 그 결과 소스 전극(13s) 및 드레인 전극(13d)은 스퍼터링 및/또는 소성 처리에 의해 하부의 유기 절연층으로서의 게이트 절연막(17')에 대해 손상을 주지 않고 형성된다.
이상의 결과로부터, 유기 재료를 포함하는 게이트 절연막(17')의 표면에 대해 손상을 주지 않고, 동시에 이들 전극의 상부에 형성되는 유기 반도체층(15)에 대해 양호한 오믹 접합이 얻어지는 소스 전극(13s) 및 드레인 전극(13d)을 저비용으로 형성하는 것이 가능하다. 또한 이에 의해, 디바이스 특성이 양호한 유기 박막 트랜지스터(1b)를 저비용으로 얻는 것이 가능해진다.
≪제3 실시 형태의 유기 박막 트랜지스터의 구성≫
도 5는 제3 실시 형태의 유기 박막 트랜지스터의 단면도이다. 또한, 제3 실시 형태의 유기 박막 트랜지스터의 평면도는 제2 실시 형태에서 나타낸 도 3b와 마찬가지이고, 도 5는 도 3b의 구조의 A-A'선을 따라 취해진 단면도이다. 이하, 도 3a 및 도 3b를 참조하여 설명한 제2 실시 형태에 따른 유기 박막 트랜지스터의 구성 요소와 유사한 구성 요소에는 동일한 번호를 부여하여, 제3 실시 형태에 따른 유기 박막 트랜지스터(1c)의 구성을 설명한다.
도 5에 도시한 제3 실시 형태에 따른 유기 박막 트랜지스터(1c)는, 도 3a 및 도 3b를 참조하여 설명한 제2 실시 형태에 따른 유기 박막 트랜지스터(1b)와, 그 소스 전극(13s') 및 드레인 전극(13d')의 구성에 있어 다르다. 또한, 그 밖의 구성은, 제2 실시 형태의 유기 박막 트랜지스터(1b)와 마찬가지로 제공될 수 있고, 그에 대한 반복되는 설명은 여기서는 생략한다.
즉, 소스 전극(13s') 및 드레인 전극(13d')은, 제1층(13-1)과 제2층(13-2)을 포함하는 적층 구조 형상으로 각각 형성된다. 제2층(13-2)의 주변이 제1층의 가장자리로부터 덮개 구조(eaves structure)를 가지고 돌출된 상태로 형성된다. 제1층(13-1) 및 제2층(13-2)을 형성하기에 적합한 재료는 제1 실시 형태 및 제2 실시 형태의 것들과 마찬가지이다. 즉, 제1층(13-1)은, Ni이나 Cu를 사용함으로써 도전성이 유지되도록 형성되고, 제2층(13-2)은, Au, Pt, Pd 등을 사용함으로써 유기 반도체층(15)에 대해 낮은 오믹 접합을 형성할 수 있는 층으로서 형성된다.
≪제3 실시 형태의 유기 박막 트랜지스터의 제조 방법≫
전술된 바와 같이 구성된 유기 박막 트랜지스터(1c)의 제조 방법은, 앞서 제2 실시 형태의 제조 방법에서 설명한 제조공정 중, 소스 전극(13s') 및 드레인 전극(13d')의 형성 단계만을 변경하여 제공된다.
즉, 제2 실시 형태에 있어서 도 4a 내지 도 4c를 참조하여 설명한 단계들을 통하여, 기판(11') 상에 게이트 전극(19) 및 게이트 절연막(17')을 형성하고, 무전해 도금법에 의해 Ni 및 Cu를 포함하는 도전성이 양호한 금속 재료막(21)을 성막한다.
그 후, 금속 재료막(21)을 하부의 금속 재료막으로서 이용하여 금속 재료막 전체면 상부에, 치환 도금법에 의해 Au, Pt 또는 Pd 도금층을 포함하는 상부의 금속 재료막을 적층 한다. 여기서는 또한 무전해 도금법에 의해 상부의 금속 재료층의 막 두께를 증가시켜도 된다. 다음에, 위와 같이 포토리소그래피법에 의해 형성된 금속 재료막의 적층막 상에 레지스트 패턴을 형성하고, 이것을 마스크로 사용하 여 에칭 단계에 의해 적층 금속 재료막을 패터닝하여 제2층(13-2) 및 제1층(13-1)을 형성한다. 그 후, 하부의 금속 재료막(21)으로 형성되는 제1층(13-1)만을 선택적으로 등방성 에칭한다. 이때, 예를 들어 제1층(13-1)이 Ni를 포함하여 형성된 것이면, 질산과 황산과 인산의 혼산 수용액으로 Ni를 포함한 제1층(13-1)의 선택적 에칭을 행한다. 이에 의해, 제2층(13-2)의 덮개 구조를 형성한다.
상술된 단계에 이어, 제2 실시 형태에 있어서 도 4f를 참조하여 설명한 바와 마찬가지의 공정으로, 유기 반도체층(15)을 패터닝 처리를 통하여 배치하여, 유기 박막 트랜지스터(1c)를 형성한다. 또한, 트랜지스터의 신뢰성, 내환경성을 향상시키기 위해, 폴리비닐알코올, 페릴렌, 질화실리콘 또는 산화실리콘 등으로 이루어지는 보호막으로 박막 트랜지스터(1c)를 싸는 것이 바람직하다.
이상의 제3 실시 형태에 따르면, 보텀-콘택트형의 유기 박막 트랜지스터(1c)에 있어서, 소스 전극(13s') 및 드레인 전극(13d')을, 제1층(13-1) 상에 덮개 구조를 갖도록 제2층(13-2)을 제1층(13-1)과 적층하여 형성된 구성으로 했다. 그리고 제2층(13-2)은, 유기 반도체 재료에 대해 낮은 오믹 접합을 형성할 수 있는 금속 재료로 형성된다. 그 결과, 제2층(13-2)의 덮개 부분과 게이트 전극(19) 사이에서 발생하는 전계에 의해, 덮개 부분과 유기 반도체층(15) 사이에 양호한 오믹 접합이 달성된다.
또한, 상술한 제1 실시 형태 및 제2 실시 형태와 마찬가지 방식으로, 소스 전극(13s') 및 드레인 전극(13d')을 구성하는 제1층(13-1)과 제2층(13-2)의 양쪽 모두가, 도금 성막된 층으로 형성된다. 그 결과, 소스 전극(13s') 및 드레인 전 극(13d')은 스퍼터링 및/또는 소성 처리에 의해 하부의 유기 절연층으로서의 게이트 절연막(17')에 대해 손상을 주지 않고 형성된다.
이상의 결과로부터, 유기 재료를 포함하는 게이트 절연막(17')의 표면에 대해 손상을 주지 않고, 동시에 이들 전극의 상부에 형성되는 유기 반도체층(15)에 대해 양호한 오믹 접합이 얻어지는 소스 전극(13s') 및 드레인 전극(13d')을 저비용으로 형성하는 것이 가능하다. 또한 이에 의해, 디바이스 특성이 양호한 유기 박막 트랜지스터(1c)를 저비용으로 형성하는 것이 가능해진다.
≪전자 디바이스≫
다음에, 본 발명의 상술한 실시 형태에 따른 유기 박막 트랜지스터를 포함한 전자 디바이스의 구성을 설명한다. 이하에 전자 디바이스의 일례로서, 유기 전계 발광 소자(organic electroluminescence element, EL)를 사용한 액티브 매트릭스형의 표시 장치를 설명한다.
도 6은 표시 장치(5)의 회로 블록도이다. 이 도면에 도시한 바와 같이, 표시 장치(5)의 기판(11) 상에는, 표시 영역(11a)과 그 주변 영역(11b)이 제공되어 있다. 표시 영역(11a)에는, 제1 복수의 주사선(61)과 제2 복수의 신호선(63)이 종횡으로 배선되어 있고, 각 선들의 교차부에 대응하여 1개의 화소(a)가 형성되어, 화소 어레이부가 형성된다. 또한 주변 영역(11b)에는, 주사선(61)을 주사 구동하는 주사선 구동 회로(65)와, 휘도 정보에 따른 영상 신호(즉 입력 신호)를 신호선(63)에 공급하는 신호선 구동 회로(67)가 제공되어 있다.
주사선(61)과 신호선(63)과의 각 교차부에 제공되는 화소 회로는, 예를 들어 스위칭용의 제1 박막 트랜지스터(Tr1), 구동용의 제2 박막 트랜지스터(Tr2), 보유 캐패시터(Cs), 및 유기 전계 발광 소자(EL)를 포함한다.
그리고, 주사선 구동 회로(65)에 의한 구동에 의해, 스위칭용의 박막 트랜지스터(Tr1)를 통해 신호선(63)으로부터 기입된 영상 신호가 보유 캐패시터(Cs)에 보유되고, 이와 같이 보유된 신호량에 따른 전류가 구동용의 박막 트랜지스터(Tr2)로부터 유기 전계 발광 소자(EL)에 공급되고, 이 전류값에 따른 휘도(luminosity)로 유기 전계 발광 소자(EL)가 발광한다. 또한, 구동용의 박막 트랜지스터(Tr2)는, 공통의 전원 공급선(Vcc)(69)에 접속되어 있다.
부수적으로, 이상과 같은 화소 회로의 구성은, 어디까지나 일례일 뿐이며, 대안적으로, 예를 들면 필요에 따라서 화소 회로 내에 용량 소자를 포함한다거나, 또한 복수의 트랜지스터를 더 설치하여 화소 회로를 형성하도록 고안할 수 있다. 또한, 주변 영역(11b)에는 화소 회로의 변경에 따라서 필요한 구동 회로가 추가적으로 제공된다.
도 7을 참고하면, 이상과 같은 회로 구성의 표시 장치(5)에 포함된 1화소분의 단면도로서, 박막 트랜지스터(Tr2, Tr1) 및 용량 소자(Cs)와, 유기 전계 발광 소자(EL)가 적층된 표시 장치의 부분이 도시된다.
이 도면에 도시한 바와 같이, 각 화소에는 박막 트랜지스터(Tr2, Tr1)로서, 예를 들어 도 1에서 도시한 제1 실시 형태의 탑-게이트 보텀-콘택트형의 유기 박막 트랜지스터(1a)가 제공되어 있다.
유기 박막 트랜지스터(Tr1)의 소스 전극(13s)과, 유기 박막 트랜지스터(Tr2) 의 게이트 전극(19b)은, 게이트 절연막(17)에 형성된 비아홀(17a)을 통해 상호접속되어 있다. 또한 유기 박막 트랜지스터(Tr2)의 게이트 전극(19b)으로부터 연장되는 제1 부분과, 소스 전극(13s)으로부터 연장되는 제2 부분 사이에 게이트 절연막(17)을 사이에 두고 캐패시터 소자(Cs)가 형성되어 있다. 또한, 도 6의 회로도에도 도시한 바와 같이, 유기 박막 트랜지스터(Tr1)의 게이트 전극(19a)은 주사선(61)에, 유기 박막 트랜지스터(Tr1)의 드레인 전극(13d)은 신호선(63)에, 유기 박막 트랜지스터(Tr2)의 소스 전극(13s)은 전원 공급선(69)에 각각 접속되도록 연장하여 제공된다.
또한, 화소 회로에 도시한 신호선(63) 및 전원 공급선(69)은, 소스 전극(13s) 및 드레인 전극(13d)과 동일층에 동일한 층 구조로 형성될 수 있다.
이상의 박막 트랜지스터(Tr1, Tr2) 및 용량 소자(Cs)는, 보호막을 개재하여 층간 절연막(51)으로 싸여 있다. 이 층간 절연막(51)은, 평탄화 막으로서 제공되는 것이 바람직하다. 이 층간 절연막(51)과 게이트 절연막(17)에는, 유기 박막 트랜지스터(Tr2)의 드레인 전극(13d)까지 연장하는 비아홀(51a)이 형성되어 있다.
그리고, 층간 절연막(51) 상의 각 화소에, 비아홀(51a)을 통해 유기 박막 트랜지스터(Tr2)에 접속된 유기 전계 발광 소자(EL)가 제공되어 있다. 이 유기 전계 발광 소자(EL)는, 층간 절연막(51) 상에 배치된 절연성 패턴(53)으로 소자 분리되어 있다.
이 유기 전계 발광 소자(EL)는, 층간 절연막(51) 상에 형성된 화소 전극(55)을 포함하고 있다. 이 화소 전극(55)은, 각 화소마다 도전성 패턴으로서 배치되 고, 층간 절연막(51)에 형성된 비아홀(51a)을 통해 유기 박막 트랜지스터(Tr2)의 드레인 전극(13d)에 접속되어 있다. 이와 같은 화소 전극(55)은, 예를 들어 양극(anode)으로서 사용되고, 광 반사성을 갖도록 구성된다.
그리고, 이 화소 전극(55)의 주변이, 유기 전계 발광 소자(EL)를 소자 분리하기 위한 절연성 패턴(53)으로 덮여져 있다. 이 절연성 패턴(53)은, 화소 전극(55)을 넓게 노출시키는 개구창(53a)을 포함하고 있고, 이 개구창(53a)이 유기 전계 발광 소자(EL)의 화소 개구로서 기능한다. 이와 같은 절연성 패턴(53)은, 감광성 수지 중합체를 사용하여 형성되고, 예를 들어 리소그래피법을 이용하여 패터닝 처리를 거친다.
절연성 패턴(53)으로부터 노출되는 화소 전극(55) 상부를 덮는 상태에서, 유기층(57)이 배치되어 있다. 이 유기층(57)은, 적어도 유기 발광층을 포함한 적층 구조로 이루어지고, 필요에 따라서 양극[여기서는 화소 전극(55)]측으로부터 차례로, 정공 주입층, 정공 수송층, 유기 발광층, 전자 수송층, 전자 주입층, 나아가 다른 층을 적층하여 이루어진다. 또한 유기층(57)은, 예를 들어 각 유기 전계 발광 소자(EL)에서 발생시키는 발광광의 각각의 파장에 대응하여, 적어도 유기 발광층을 포함하는 층이 화소마다 다른 구성으로 패터닝 처리에 의해 형성된다. 또한 각 파장의 화소에서 공통의 층을 이용하여 형성될 수 있다. 또한, 유기 전계 발광 소자(EL)가, 미소 공진기 구조를 가지고 형성되어 있는 경우, 각 유기 전계 발광 소자(EL)로부터 취출되는 파장에 따라 유기층(57)의 막 두께가 적절히 조정되도록 구성된다.
이상과 같은 유기층(57)을 덮고, 화소 전극(55)과 공통 전극 사이에 유기층(57)을 둔 상태로, 공통 전극(59)이 제공되어 있다. 이 공통 전극(59)은, 유기 전계 발광 소자(EL)의 유기 발광층에서 발생시킨 광을 취출하는 측에 배치된 전극으로서 기능하고, 광 투과성을 갖는 재료로 형성된다. 또한, 화소 전극(55)이 양극으로서 기능하기 때문에, 이 공통 전극(59)은, 적어도 유기층(57)에 접하는 측이 음극으로서 기능할 수 있는 재료를 사용하여 형성된다. 또한, 유기 전계 발광 소자(EL)가, 미소 공진기 구조로서 형성되어 있는 경우, 공통 전극(59)은, 반투과(semitransparent) 또는 반반사성(semi-reflective)이도록 구성된다. 또한, 도 7의 회로도에서 도시된 바와 같이, 이 공통 전극(59)은 접지(GND)에 접속되어 있다.
그리고, 이상과 같은 화소 전극(55)과 공통 전극(59) 사이에 유기층(57)을 사이에 둔 각 화소 부분이, 유기 전계 발광 소자(EL)로서 기능하는 부분으로 된다.
또한 여기서의 도시는 생략했지만, 각 유기 전계 발광 소자(EL) 층의 형성면측은, 광 투과성 재료를 이용한 밀봉 수지로 싸여지고, 또한 이 밀봉 수지를 개재하여 광 투과성 재료를 사용하는 대향 기판으로 덮여서 표시 장치(5)가 형성된다.
그리하여 이상과 같은 구성의 표시 장치(5)에 따르면, 제1 실시 형태에 따라 앞서 설명한 바와 같이 트랜지스터 특성이 양호한 유기 박막 트랜지스터(1a)를 사용하여 본 화소 회로를 형성하고 있기 때문에, 표시 특성의 향상시키는 것이 가능해진다.
부수적으로, 상술한 실시 형태에서는, 도 1을 사용하여 설명한 제1 실시 형 태의 탑-게이트 보텀-콘택트형의 유기 박막 트랜지스터(1a)를 사용한 표시 장치를 앞서 설명했다. 그러나, 상술한 표시 장치를 형성하기 위해서는, 도 3을 참조하여 설명한 제2 실시 형태에 따른 보텀-게이트 보텀-콘택트 구조의 유기 박막 트랜지스터(1b)나, 도 5를 참조하여 설명한 제3 실시 형태에 따른 보텀-게이트 보텀-콘택트 구조의 유기 박막 트랜지스터(1c)를 적용할 수도 있어, 유사한 효과를 달성할 수 있다. 또한 상술한 실시 형태에 있어서는, 유기 박막 트랜지스터를 이용한 전자 디바이스의 일례로서, 유기 전계 발광 소자(EL)를 포함하여 제공된 액티브 매트릭스형의 표시 장치를 예시했다. 그러나 본 발명의 전자 디바이스는, 유기 박막 트랜지스터를 탑재한 전자 디바이스에 널리 적용 가능하다. 예를 들어, 표시 장치의 경우, 전자 디바이스는 액정 표시 장치 및 전기 영동형 디스플레이에 적용할 수 있다. 또한 표시 장치 이외에도, ID 태그, 센서 등의 전자 디바이스로의 적용이 가능하여, 유사한 효과를 달성할 수 있다.
본 출원은 일본 특허청에 2008년 8월 7일자로 출원된 일본 우선권 특허 출원 JP 2008-203881호에 개시된 대상과 관련된 대상을 포함하며, 그 전체 내용은 본 명세서에 참조로서 포함된다.
첨부된 청구범위 또는 그 동등물의 범위 내에 있는 한, 설계 요건 및 다른 요인들에 따라 각종 변경들, 조합들, 서브-조합들 및 수정들이 가능하다는 것이 본 기술분야의 당업자에 의해 이해될 것이다.
도 1의 (a)는 제1 실시 형태의 유기 박막 트랜지스터의 단면도.
도 1의 (b)는 제1 실시 형태의 유기 박막 트랜지스터의 평면도.
도 2a 내지 도 2f는 제1 실시 형태의 유기 박막 트랜지스터의 제조 처리 단계를 도시하는 단면도.
도 3a는 제2 실시 형태의 유기 박막 트랜지스터의 단면도.
도 3b는 제2 실시 형태의 유기 박막 트랜지스터의 평면도.
도 4a 내지 도 4f는 제2 실시 형태의 유기 박막 트랜지스터의 제조 처리 단계를 도시하는 단면도.
도 5는 제3 실시 형태의 유기 박막 트랜지스터의 단면도.
도 6은 본 발명의 실시 형태의 전자 디바이스로서의 표시 장치를 개략적으로 도시하는 회로 블록도.
도 7은 본 발명의 실시예의 표시 장치의 일부를 도시하는 단면도.
<도면의 주요 부분에 대한 부호의 설명>
1a, lb, 1c : 유기 박막 트랜지스터
5 : 표시 장치
11 : 기판
13-1 : 제1층
13-2 : 제2층
13s, 13s' : 소스 전극
13d, 13d' : 드레인 전극
15 : 유기 반도체층
17 : 게이트 절연막
17' : 게이트 절연막
17a : 비아홀
19, 19a, 19b : 게이트 전극
21 : 금속 재료막
51 : 층간 절연막
51a : 비아홀
55 : 화소 전극
63 : 신호선
69 : 전원 공통선

Claims (12)

  1. 유기 절연층과,
    소스 전극 및 드레인 전극을 형성하며, 상기 유기 절연층 상에 도금 기술을 이용하여 증착된 제1층과,
    상기 제1층을 덮는 상태에서 다시 도금 기술을 이용하여 증착되고, 상기 제1층보다도 유기 반도체 재료에 대해 낮은 오믹 접합을 형성할 수 있는 금속 재료로 상기 소스 전극 및 상기 드레인 전극을 형성하는, 금속 재료로 된 제2층과,
    각각 상기 제1층 및 상기 제2층으로 형성된 상기 소스 전극과 상기 드레인 전극 사이의 영역에 걸쳐 형성된 유기 반도체 재료로 된 유기 반도체층을 포함하는, 유기 박막 트랜지스터.
  2. 제1항에 있어서,
    상기 제1층을 형성하는 금속 재료는 니켈(Ni) 및 구리(Cu) 중 적어도 하나이고,
    상기 제2층을 형성하는 상기 금속 재료는 금(Au), 백금(Pt), 및 팔라듐(Pd)중 적어도 하나인, 유기 박막 트랜지스터.
  3. 제1항 또는 제2항에 있어서,
    상기 제2층은 상기 유기 절연층 상에 증착된 상기 제1층의 노출 표면의 전체 면을 덮도록 형성되는, 유기 박막 트랜지스터.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 유기 반도체층 상에 게이트 절연막을 개재하여 증착된 게이트 전극을 더 포함하는, 유기 박막 트랜지스터.
  5. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 유기 절연층은 게이트 절연막으로서 기능하고,
    상기 게이트 전극은 상기 게이트 절연막 아래에 배치되는, 유기 박막 트랜지스터.
  6. 유기 절연층 상에 금속 재료막을 무전해 도금법에 의해 증착하는 단계와,
    상기 유기 절연층 상에 도금 기술을 이용하여 소스 전극 및 드레인 전극을 형성하는 제1층을 증착하는 단계와,
    상기 제1층보다도 유기 반도체 재료에 대해 낮은 오믹 접합을 형성할 수 있는 금속 재료로 소스 전극 및 드레인 전극을 형성하는 금속 재료로 된 제2층을, 상기 제1층과 상기 제2층을 사용하여 상기 소스 전극 및 상기 드레인 전극을 형성하도록, 다시 도금 기술을 이용하여 상기 제1층의 노출 표면에 증착하는 공정과,
    상기 소스 전극과 상기 드레인 전극 사이의 영역에 걸쳐 유기 반도체층을 형성하는 공정을 포함하는, 유기 박막 트랜지스터의 제조 방법.
  7. 제6항에 있어서,
    상기 제1층을 형성하는 금속 재료는 니켈(Ni) 및 구리(Cu) 중 적어도 하나이고,
    상기 제2층을 형성하는 금속 재료는 금(Au), 백금(Pt), 및 팔라듐(Pd) 중 적어도 하나인, 유기 박막 트랜지스터의 제조 방법.
  8. 제6항 또는 제7항에 있어서,
    금속 재료의 상기 제2층을 다시 도금 기술을 이용하여 상기 제1층의 노출 표면에 증착하는 상기 단계에서는, 상기 제1층의 노출 표면을 치환하는 치환 도금법 및 무전해 도금법 중 어느 하나를 이용하여 상기 제2층이 형성되는, 유기 박막 트랜지스터의 제조 방법.
  9. 유기 절연층과,
    소스 전극 및 드레인 전극을 형성하며, 상기 유기 절연층 상에 도금 기술을 이용하여 증착된 제1층과,
    상기 제1층을 덮는 상태에서 다시 도금 기술을 이용하여 증착되고 상기 제1층보다도 유기 반도체 재료에 대해 낮은 오믹 접합을 형성할 수 있는 금속 재료로 상기 소스 전극 및 상기 드레인 전극을 형성하는, 금속 재료로 된 제2층과,
    각각 상기 제1층 및 상기 제2층으로 형성된 상기 소스 전극과 상기 드레인 전극 사이의 영역에 걸쳐 형성된 유기 반도체 재료로 된 유기 반도체층을 포함하는 유기 박막 트랜지스터를 포함하는, 전자 디바이스.
  10. 제9항에 있어서,
    상기 소스 전극 및 상기 드레인 전극과 동일층 상에 제공되고, 상기 소스 전극 및 드레인 전극과 동일한 층 구조를 갖는 복수개의 배선을 더 포함하는, 전자 디바이스.
  11. 제9항 또는 제10항에 있어서,
    상기 유기 박막 트랜지스터를 덮는 층간 절연막, 및
    상기 층간 절연막에 형성된 비아홀을 통해 상기 소스 전극과 상기 드레인 전극 중 하나의 전극에 접속된 도전성 패턴을 더 포함하는, 전자 디바이스.
  12. 제11항에 있어서,
    상기 도전성 패턴이 화소 전극으로서 제공되는, 전자 디바이스.
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