CN104347641B - 薄膜晶体管阵列基板 - Google Patents

薄膜晶体管阵列基板 Download PDF

Info

Publication number
CN104347641B
CN104347641B CN201310336532.8A CN201310336532A CN104347641B CN 104347641 B CN104347641 B CN 104347641B CN 201310336532 A CN201310336532 A CN 201310336532A CN 104347641 B CN104347641 B CN 104347641B
Authority
CN
China
Prior art keywords
insulating barrier
film transistor
oxide semiconductor
semiconductor layer
thin
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201310336532.8A
Other languages
English (en)
Other versions
CN104347641A (zh
Inventor
游家华
胡宪堂
任珂锐
赖瑞麒
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hannstar Display Corp
Original Assignee
Hannstar Display Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hannstar Display Corp filed Critical Hannstar Display Corp
Priority to CN201310336532.8A priority Critical patent/CN104347641B/zh
Priority to US14/222,669 priority patent/US20150034943A1/en
Publication of CN104347641A publication Critical patent/CN104347641A/zh
Application granted granted Critical
Publication of CN104347641B publication Critical patent/CN104347641B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
    • H01L29/78693—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate the semiconducting oxide being amorphous
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1222—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
    • H01L27/1225—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer with semiconductor materials not belonging to the group IV of the periodic table, e.g. InGaZnO

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Thin Film Transistor (AREA)
  • Liquid Crystal (AREA)

Abstract

本发明公开了一种薄膜晶体管阵列基板，其中多个薄膜晶体管各包括有栅极、栅极绝缘层、非晶质氧化物半导体层及源极/漏极。非晶质氧化物半导体层包括例如铟、镓和锌氧化物(a‑IGZO)的非晶质氧化物半导体材料。第一绝缘层位于薄膜晶体管和透明基板上方,有多个接触孔分别贯穿第一绝缘层并露出对应的源极/漏极。共同电极位于第一绝缘层上。第二绝缘层覆盖共同电极。像素电极位于第二绝缘层上并对应通过所述接触孔和源极/漏极接触。因为使用非晶质氧化物半导体层及使用厚的绝缘层覆盖于非晶质氧化物半导体层上，可使共同电极与栅极线或数据线重叠，而使像素结构增加开口率，且可使用涂布方式形成前述厚的绝缘层，工艺中不损害非晶质氧化物半导体层。

Description

薄膜晶体管阵列基板
技术领域
本发明涉及一种显示面板，特别是涉及一种薄膜晶体管(thin film transistor，TFT)阵列(array)基板。
背景技术
薄膜晶体管已经广泛地应用于主动阵列式平面显示面板中，例如：主动式液晶显示面板或主动式有机电激发光显示面板等装置，用以作为有源(active)元件，驱动显示面板的各像素结构。现有技术的薄膜晶体管结构以底栅极(bottom gate)结构为主，其包含有栅极设置于基板上、栅极绝缘层覆盖于栅极上、作为晶体管通道的半导体层(semiconductor layer)以及源极与漏极分别设置于半导体层的两侧上。薄膜晶体管主要架构有例如：反转共平面型(inverted co‐planar)、背沟道刻蚀型(back channeletching，BCE)及通道保护型(channel protection，CHP)等等。半导体层可使用IGZO材料。IGZO是铟镓锌氧化物(indium gallium zinc oxide)的缩写，换句话说，a‐IGZO材料是包括铟氧化物(indium oxide)、镓氧化物(gallium oxide)和锌氧化物(zinc oxide)的非晶质(amorphous)氧化物半导体材料。例如图1所示，BCE型结构的薄膜晶体管阵列基板2包括基板4、栅极6、栅极绝缘层(gate insulation layer)8、设置于栅极绝缘层8上的a‐IGZO半导体层10、源极12和漏极14分别位于栅极6两侧上方的栅极绝缘层8和a‐IGZO半导体层10上，然后覆盖一层绝缘层(passivation layer)16，像素(pixel)电极18则形成于绝缘层16上，经由接触孔(via，或称contact hole)20与漏极14接触。为避免电容耦合(coupling)效应，像素电极18通常不与扫描线(scan line，或称gate line)、数据线(data line，或称signalline)、或薄膜晶体管重叠，因此，像素开口率会受到这个限制。
而在制作包括有a‐IGZO半导体层的薄膜晶体管过程中，也需要避免含氢(H)之工艺。例如，IGZO层的前一层为栅极绝缘层，其材质通常选择含氢量低的SiO膜，一般使用化学气相沉积(chemical vapor deposition，CVD)工艺，其组成成分硅烷(silane)(SiH4)含有氢，易使a‐IGZO还原而造成缺陷。通常的做法为将SiH4/N2O流量比(ratio)＝1:5调整至1:50至1:100，另需搭配低温成膜工艺(约200℃)，而最佳之成膜条件为采用物理气相沉积(physical vapor deposition，PVD)SiO2膜或Al2O3膜，或是其它不会让a‐IGZO产生还原机制的成膜条件。
IGZO半导体层的后工艺为绝缘层的制造，此层的含氢量要求比栅极绝缘层更严格，需要更低含氢量的成膜条件，因此SiH4/N2O流量比(ratio)＝1:50至1:100，另需搭配低温成膜工艺(约200℃)，而最佳之成膜条件为采用物理气相沉积(PVD)SiO2膜或Al2O3膜，或是其它不会让a‐IGZO产生还原机制的成膜条件。
但是，由这样的薄膜晶体管阵列基板所形成的液晶显示面板像素开口率仍有限。如何增大开口率，同时于制造工艺中不使a‐IGZO半导体层受到影响，成为亟欲改进的课题。
发明内容
本发明的主要目的在于提供一种薄膜晶体管阵列基板，其中使用a‐IGZO半导体层及覆盖于其上的厚的绝缘层，可使像素结构增加开口率，还可使a‐IGZO半导体层于制造工艺中不受到影响。
为达上述目的，根据本发明的一个优选实施例，本发明披露一种薄膜晶体管阵列基板，其包括透明基板、多个薄膜晶体管、第一绝缘层、共同电极、第二绝缘层和多个像素电极。所述薄膜晶体管位于透明基板上。所述薄膜晶体管各包括位于透明基板上的栅极、位于栅极上并且覆盖透明基板的栅极绝缘层、位于栅极上方的栅极绝缘层上的半导体层及位于半导体层两侧的一对源极/漏极，这对源极/漏极各有一部分与氧化物半导体层重叠。氧化物半导体层可包括例如铟氧化物、镓氧化物和锌氧化物的非晶质氧化物半导体材料，或是称为IGZO材料。第一绝缘层是位于所述薄膜晶体管和该透明基板上方。有多个接触孔分别贯穿第一绝缘层并露出对应的对源极/漏极。共同电极是位于第一绝缘层上并露出所述接触孔。第二绝缘层覆盖共同电极且第二绝缘层完全与共同电极的全部上表面接触。所述像素电极分别位于第二绝缘层上并对应填入所述接触孔以和露出的源极/漏极接触。
根据本发明的另一个优选实施例，如前述的优选实施例的薄膜晶体管阵列基板，多个薄膜晶体管位于显示区(display region)，但还包括多个直接接触结构，各位于透明基板上的扇出区(fan‐out region)，各直接接触结构包括位于透明基板上的第一接触层、第一接触孔及第二接触层，前述的栅极绝缘层也覆盖第一接触层。第一接触孔贯穿栅极绝缘层而露出第一接触层。第二接触层位于栅极绝缘层上，并填入第一接触孔以与第一接触层接触。前述的第一绝缘层也位于所述直接接触结构上方。
根据本发明的又一个优选实施例，如前述的优选实施例的薄膜晶体管阵列基板，但还包括分别与所述栅极电性连接的多个扫描线和分别与所述源极/漏极的第一端电性连接的多个数据线。前述的第一绝缘层也位于所述扫描线和所述数据线上方。
由于在根据本发明的薄膜晶体管阵列基板中，氧化物半导体层采用非晶质氧化物半导体材料，例如铟、镓和锌氧化物的非晶质氧化物半导体材料，具有小型化、高精度、低耗电等方面的优点，加上使用不会让前述氧化物半导体层产生还原机制的涂布工艺来形成第一绝缘层，可保持氧化物半导体层的良好电性；此外，前述的第一绝缘层很厚，可降低不必要的电容耦合效应，可增加像素结构的开口率。所以，根据本发明的薄膜晶体管阵列基板可具有良好的电性。
附图说明
图1显示现有技术的薄膜晶体管阵列基板的结构剖视示意图。
图2显示根据本发明的实施例的薄膜晶体管阵列基板的仰视示意图。
图3至图5显示根据本发明第一优选实施例的薄膜晶体管阵列基板的制法沿着图2所示剖视线A‐A’的剖视示意图。
图6至图7显示根据本发明第二优选实施例的薄膜晶体管阵列基板的制法沿着图2所示剖视线A‐A’的剖视示意图。
图8至图9显示根据本发明第三优选实施例的薄膜晶体管阵列基板的制法沿着图2所示剖视线A‐A’的剖视示意图。
图10至图11显示根据本发明第四优选实施例的薄膜晶体管阵列基板的制法沿着图2所示剖视线A‐A’及B‐B’的剖视示意图。
图12至图13显示根据本发明第五优选实施例的薄膜晶体管阵列基板的制法沿着图2所示剖视线A‐A’及B‐B’的剖视示意图。
图14至图15显示根据本发明第六优选实施例的薄膜晶体管阵列基板的制法沿着图2所示剖视线A‐A’及B‐B’的剖视示意图。
图16显示为依据本发明一实施例的薄膜晶体管阵列基板应用于液晶显示面板的剖视示意图。
其中，附图标记说明如下：
2、22 薄膜晶体管阵列基板 4 基板
6 栅极 8 栅极绝缘层
10 a‐IGZO半导体层 12 源极
14 漏极 16 绝缘层
18 像素电极 20 接触孔
24 扫描线 26 数据线
28、42、65 薄膜晶体管 28a 栅极
28b 源极 28c 漏极
28d 半导体层 30 共用电极
30a、99 开口 32 像素电极
34 直接接触结构 36、38 线路
44 透明基板 46 栅极
48 栅极绝缘层 50、70、72 半导体层
52、66、76 源极 54、68、78 漏极
58 接触孔 56 第一绝缘层
60a 透明导电层的一部分 60 共同电极
64 像素电极 62 第二绝缘层
74 蚀刻停止层 82 第二接触层
80 第一接触层 88 彩色滤光片基板
86 液晶显示面板 92 间隙物
90 液晶层 96 黑色矩阵层
94 基板 98 共用电极
97 彩色滤光片层 99 开口
102 显示区 104 扇出区
106 像素区 T 厚度
具体实施方式
图2显示根据本发明的实施例的薄膜晶体管阵列基板的仰视示意图。薄膜晶体管阵列基板22包括有显示区102及扇出区104。在显示区102，有多条扫描线24、多条数据线26、多个薄膜晶体管28、共用电极30以及多个像素电极32。数据线26与扫描线24交错，使任两相邻的数据线26与任两相邻的扫描线24围绕出一个像素区106，且像素区106是呈一阵列排列。各薄膜晶体管28分别设置于对应各像素区106，且各薄膜晶体管28包含有栅极28a、源极28b以及漏极28c，还包括栅极绝缘层(未示出)及半导体层28d。并且，栅极28a电性连接到相对应的扫描线24，且源极28b电性连接到相对应的数据线26。于本发明的实施例中，半导体层28d作为通道。
此外，共用电极30可与薄膜晶体管28、数据线26或扫描线24重叠，以遮蔽薄膜晶体管28、数据线26或扫描线24与设置于共用电极30上的电极或导线间的电容耦合效应，这样可降低薄膜晶体管28、数据线26或扫描线24与设置于共用电极30上的电极或导线在平行第一基板的方向上的间距。于本发明的变通实施例中，共用电极也可仅与薄膜晶体管、数据线或扫描线重叠，或是，与薄膜晶体管、数据线与扫描线的其中两者重叠。另外，各像素电极32设置于各像素区106内，并分别电性连接到各薄膜晶体管28的漏极28c。
扇出区104位于薄膜晶体管阵列基板的周边电路区。周边电路区一般包括驱动电路和扇出区。扇出区包括多条从该显示区延伸至周边的导线。依据本发明的薄膜晶体管阵列基板可在扇出区包括有直接接触结构34。直接接触结构34是信号线路的串接点，例如将由第一导电层形成的线路36与由第二导电层形成的线路38经由直接接触而相接，使其传送的信号能够串接。
为了详细说明本实施例的薄膜晶体管阵列基板，以下以单一像素区的结构来作说明，但本发明并不以此为限。
根据本发明第一优选实施例的薄膜晶体管阵列基板及其制法可参阅图2和图3至图5。图2提供图3至图5中元件及剖视面的参考位置。如图3所示，首先，提供透明基板44。透明基板44可包括例如玻璃或适合的塑胶材质。于透明基板44上利用例如溅镀形成一导电材料层，然后进行第一道微影蚀刻工艺，将导电材料层于透明基板44上形成第一导电层。第一导电层可包含有多条扫描线(未示出)、多个栅极46等。第一导电层可以包括Mo/Al/Mo、Al/Mo、Mo、MoW、Cu、Cu/Mo、Ti/Al/Ti等材质，但不限于这些。然后，再于第一导电层与透明基板44上利用例如CVD工艺覆盖栅极绝缘层48。栅极绝缘层48为介电材料，可为例如含硅氧化物、硅氮化物或是氧化铝的薄膜。接着，于栅极绝缘层48上覆盖氧化物半导体材料层，进行第二道微影蚀刻工艺，将氧化物半导体材料层于栅极绝缘层48上形成氧化物半导体层50或称为有源层(active layer)。氧化物半导体层50可为含有简称为a‐IGZO的In、Ga、Zn等元素非晶(amorphous)金属氧化物的半导体材料，可利用例如前述公知技术制得。
接着，于栅极绝缘层48与氧化物半导体层50上利用例如溅镀形成一导电材料层，进行第三道微影蚀刻工艺，将导电材料层于栅极绝缘层48与氧化物半导体层50上形成第二导电层。第二导电层包含有源极(source electrode)52和漏极(drain electrode)54以及可位于透明基板44的其它位置的数据线(未示出)。第二导电层可以是Mo/Al/Mo、Al/Mo、Mo、MoW、Cu、Cu/Mo、Ti/Al/Ti等材质。对第二导电层所使用的蚀刻液(wet etching)或蚀刻气体(dry etching)的蚀刻选择比较佳为第二导电层：a‐IGZO半导体材料层大于3:1。源极52和漏极54、氧化物半导体层50以及部分与氧化物半导体层50重叠的扫描线(也就是作为栅极46)构成薄膜晶体管42。漏极54有一部分延伸到透明基板44上方的栅极绝缘层48上。然后，如图4所示，于第二导电层与栅极绝缘层48上利用例如涂布工艺形成第一绝缘层56，其为一种涂布层(overcoat layer，OC)。因此，第一绝缘层56可位于薄膜晶体管42、扫描线、数据线和透明基板44上方，而覆盖它们，且第一绝缘层56直接接触非晶质氧化物半导体层50。第一绝缘层56材质为透明无机或有机材质，避免会与a‐IGZO产生氧化还原的材质，而可包括例如聚硅氧烷系列(polysiloxane)、硅氧系列或压克力系列的材质。聚硅氧烷系列内含Si、O、C、H等元素组合或Si、O、C等元素组合。硅氧系列内含Si、O等元素组合。压克力系列内含O、C、H等元素组合。第一绝缘层56具有一厚度T，例如介于1微米至5微米间。由于第一绝缘层56是以涂布方式形成，工艺温度低，更使a‐IGZO半导体层不易被氧化或还原。涂布时，可视需要使用适合的溶剂及适合的干燥或固化方法。然后，如图4所示，进行第四道微影蚀刻工艺，于第一绝缘层56形成接触孔58。接触孔58对应漏极54设置。换句话说，使接触孔58露出漏极54。此外，第一绝缘层材质可为一光致抗蚀刻层，可依照将光致抗蚀刻层图案化的公知工艺形成接触孔58。
本文中所述一物位于另一物的“上”或“上方”，与通常定义相同，包含有此上下二物直接接触或不直接触的情形。
于第一优选实施例中，薄膜晶体管42为背沟道刻蚀型。
然后，于第一绝缘层56上形成透明导电层，进行第五道微影蚀刻工艺，将透明导电层形成共同电极60。共同电极的材质可为适合的导电材料，例如ITO、IZO或是奈米碳管(carbon nanotube)。使共同电极60的孔洞大于接触孔58，而露出整个接触孔58和位于接触孔58周围的部分第一绝缘层56。而透明导电层于形成时，也可以形成于接触孔58的侧壁及/或底部。接触孔58的底部也就是位于露出的漏极54上。形成于接触孔58的侧壁及/或底部的透明导电层，在进行蚀刻以形成共同电极60时，可移除或不移除。若形成于接触孔58的侧壁及/或底部的透明导电层不移除时，需与所形成的共同电极60有足够的距离，以便在后续步骤中能将二者互相绝缘。图3的实施例显示有透明导电层的一部分60a形成于漏极54上。
然后，于共同电极60和第一绝缘层56上形成绝缘层。再如图5所示，进行第六道微影蚀刻工艺，将绝缘层形成开口以露出接触孔58的底部，而为第二绝缘层62。第二绝缘层62完全与共同电极60的全部上表面接触。第二绝缘层62即为平常技术的保护层(passivationlayer)，其材质可为例如含硅氧化物、硅氮化物、或氧化铝的薄膜，可利用例如CVD工艺形成。
最后，于第二绝缘层62上形成一透明导电层，并且填入接触孔58中。接着，进行第七道微影蚀刻工艺，将透明导电层形成像素电极64，使像素电极64进而填入接触孔58中，藉此与漏极54电性连接，以完成本实施例的薄膜晶体管阵列基板。像素电极64的材质可为ITO、IZO或是奈米碳管。
可使第一绝缘层56的厚度大于第二绝缘层62的厚度，但不限于此。第一绝缘层56的厚度可为例如1至5微米。第二绝缘层62的厚度由于可为例如0.3至5.0微米。使第一绝缘层56的厚度足以避免共同电极与薄膜晶体管或扫描线或数据线间产生电容耦合效应，所以像素电极面积可扩大至与扫描线或数据线重叠处，利用位于像素电极64与扫描线或数据线间的共同电极60的屛蔽效应，避免像素电极64与扫描线或数据线间的互相干扰。换句话说，于本发明中，像素电极可分别与所述扫描线的至少一个或所述数据线的至少一个上下隔着第一绝缘层和共同电极在其间而部分重叠。
本发明的实施例可有许多变化。根据本发明第二优选实施例的薄膜晶体管阵列基板及其制法，可参阅图2、图6和图7。图2提供图6和图7中元件及剖视面的参考位置。此实施例相对于第一优选实施例的薄膜晶体管阵列基板及其制法的变化在于薄膜晶体管65的结构与形成步骤。如图6所示，经由第一道微影蚀刻工艺，于透明基板44上形成第一导电层，其包含有多条扫描线(未示出)、多个栅极46等。形成栅极绝缘层48。经由第二道微影蚀刻工艺，于栅极绝缘层48上形成第二导电层。第二导电层包含有一对源极66、漏极68以及数据线(未示出)。使源极66与漏极68间露出栅极绝缘层48。漏极68可有一部分延伸到透明基板44上方的栅极绝缘层48上。接着，于源极66及漏极68上及二者间的栅极绝缘层48上覆盖氧化物半导体材料层，进行第三道微影蚀刻工艺，将氧化物半导体材料层于源极66及漏极68上及二者间的栅极绝缘层48上形成氧化物半导体层70。氧化物半导体层70如上述，可为含有简称为a‐IGZO的In、Ga、Zn等元素非晶质金属氧化物的半导体材料。蚀刻a‐IGZO材料的蚀刻液可为湿式蚀刻液，并且较佳具有大于3的蚀刻选择比(a‐IGZO比第二导电层)。源极66、漏极68、氧化物半导体层70以及栅极46构成薄膜晶体管65。
于第二优选实施例中，薄膜晶体管65为反转共平面型，氧化物半导体层70位于第一绝缘层56跟该对源极66、漏极68间，且通过该对源极66和漏极68二者间的空隙和栅极绝缘层48接触。
然后，如图7所示，与第一优选实施例类似，形成第一绝缘层56，及经由第四道微影蚀刻工艺形成接触孔58；经由第五道微影蚀刻工艺形成共同电极60；经由第六道微影蚀刻工艺形成第二绝缘层62；以及，经由第七道微影蚀刻工艺形成像素电极64。
根据本发明第三优选实施例的薄膜晶体管阵列基板及其制法，可参阅图2、图8和图9。图2提供图8和图9中元件及剖视面的参考位置。此实施例相对于第一优选实施例的薄膜晶体管阵列基板及其制法的变化在于薄膜晶体管的结构与形成步骤。如图8所示，经由第一道微影蚀刻工艺于透明基板44上形成第一导电层。第一导电层可包含有多条扫描线(未示出)、多个栅极46等。形成栅极绝缘层48。接着，如前述，经由第二道微影蚀刻工艺于栅极绝缘层48上形成氧化物半导体层72。如上述，氧化物半导体层72可为含有简称为a‐IGZO的半导体材料。经由第三道微影蚀刻工艺，于氧化物半导体层72上形成一蚀刻停止层(etching stop layer)74。蚀刻停止层74的材质可包括SiO膜、SiN膜或是Al2O3膜，其作用是保护氧化物半导体层72所形成的栅极通道(channel of semiconductor layer)。
然后，如图9所示，经由第四道微影蚀刻工艺，于栅极绝缘层48、氧化物半导体层72及蚀刻停止层74上形成第二导电层。第二导电层包含有一对源极76和漏极78以及可位于透明基板44的其它位置的数据线(未示出)。源极76和漏极78、氧化物半导体层72以及栅极46构成薄膜晶体管。于第三优选实施例中，薄膜晶体管为通道保护型，氧化物半导体层72位于栅极绝缘层48跟该对源极76和漏极78间，薄膜晶体管还包括蚀刻停止层74，位于氧化物半导体层72上且位于该对源极76和漏极78间。
然后，与第一优选实施例类似，形成第一绝缘层56，经由第五道微影蚀刻工艺形成接触孔58；经由第六道微影蚀刻工艺形成共同电极60；经由第七道微影蚀刻工艺形成第二绝缘层62；以及，经由第八道微影蚀刻工艺形成像素电极64。
根据本发明第四优选实施例的薄膜晶体管阵列基板及其制法，可参阅图2、图10和图11。图2提供图10和图11中元件及剖视面的参考位置。此实施例相对于第一优选实施例的薄膜晶体管阵列基板及其制法的变化，主要在于同时制作位于显示面板扇出区104的直接接触(direct contact)结构34。由于需要对栅极绝缘层48进行图案化，以形成直接接触结构34所需要的开口，所以相较于第一优选实施例，多了一道微影蚀刻工艺。如图10所示，经由第一道微影蚀刻工艺于透明基板44上形成第一导电层。第一导电层可包含有位于显示区102的多条扫描线(未示出)、多个栅极46及位于扇出区104的一或多个第一接触层80等。因此，第一接触层80与栅极46可具有相同的材质。栅极绝缘层48覆盖栅极46，也覆盖第一接触层80。进行第二道微影蚀刻工艺，在栅极绝缘层48位于每一第一接触层80上的地方形成接触孔(via)，露出下方的第一接触层80。接着，经由第三道微影蚀刻工艺于栅极绝缘层48上形成氧化物半导体层50。然后，经由第四道微影蚀刻工艺，形成第二导电层。第二导电层包含有一对源极52和漏极54、可位于透明基板44的其它位置的数据线以及位于第一接触层80上方并填满接触孔的第二接触层82。因此，第二接触层82与该对源52极和漏极54可具有相同的材质。源极52和漏极54、氧化物半导体层50以及栅极46构成薄膜晶体管42。第一接触层80与第二接触层82通过接触孔直接接触，而形成直接接触结构34。
然后，如图11所示，与第一优选实施例类似，形成第一绝缘层56，其覆盖显示区102及扇出区104，及经由第五道微影蚀刻工艺形成接触孔58；经由第六道微影蚀刻工艺形成共同电极60；经由第七道微影蚀刻工艺形成第二绝缘层62；以及，经由第八道微影蚀刻工艺形成像素电极64。
根据本发明第五优选实施例的薄膜晶体管阵列基板及其制法，可参阅图2、图12和图13。图2提供图12和图13中元件及剖视面的参考位置。此实施例相对于第二优选实施例的薄膜晶体管阵列基板及其制法的变化，主要在于同时制作位于扇出区104的直接接触结构34。由于需要对栅极绝缘层48进行图案化，以形成直接接触结构34所需要的开口，所以相较于第二优选实施例，多了一道微影蚀刻工艺。如图12所示，经由第一道微影蚀刻工艺于透明基板44上形成第一导电层。第一导电层可包含有位于显示区102的多条扫描线(未示出)、多个栅极46及位于扇出区104的一或多个第一接触层80等。形成栅极绝缘层48。栅极绝缘层48覆盖栅极46，也覆盖第一接触层80。进行第二道微影蚀刻工艺，在栅极绝缘层48位于每一第一接触层80上的地方形成接触孔(via)，露出下方的第一接触层80。接着，经由第三道微影蚀刻工艺，于栅极绝缘层48上形成第二导电层。第二导电层包含有位于显示区102的多对源极66及漏极68以及数据线(未示出)、位于扇出区104的一或多个第二接触层82。第一接触层80与第二接触层82通过接触孔直接接触，而形成直接接触结构34。经由第四道微影蚀刻工艺，于源极66及漏极68上及二者间的栅极绝缘层48上形成半导体层70。源极66及漏极68、氧化物半导体层70以及栅极46构成薄膜晶体管65。
然后，如图13所示，与第四优选实施例类似，形成第一绝缘层56，及经由第五道微影蚀刻工艺形成接触孔58；经由第六道微影蚀刻工艺形成共同电极60；经由第七道微影蚀刻工艺形成第二绝缘层62；以及，经由第八道微影蚀刻工艺形成像素电极64。
根据本发明第六优选实施例的薄膜晶体管阵列基板及其制法，可参阅图2、图14和图15。图2提供图14和图15中元件及剖视面的参考位置。此实施例相对于第三优选实施例的薄膜晶体管阵列基板及其制法的变化，主要在于同时制作位于扇出区104的直接接触(direct contact)结构34。由于需要对栅极绝缘层48进行图案化，以形成直接接触结构34所需要的开口，所以相较于第三优选实施例，多了一道微影蚀刻工艺。如图14所示，经由第一道微影蚀刻工艺于透明基板44上形成第一导电层。第一导电层可包含有位于显示区102的多条扫描线(未示出)、多个栅极46及位于扇出区104的一或多个第一接触层80等。形成栅极绝缘层48。栅极绝缘层48覆盖栅极46，也覆盖第一接触层80。进行第二道微影蚀刻工艺，在栅极绝缘层48位于每一第一接触层80上的地方形成接触孔(via)，露出下方的第一接触层80。接着，经由第三道微影蚀刻工艺于栅极绝缘层48上形成半导体层72。经由第四道微影蚀刻工艺，于氧化物半导体层72上形成一蚀刻停止层74。然后，经由第五道微影蚀刻工艺，形成第二导电层。第二导电层包含有多对源极76和漏极78、可位于透明基板44的其它位置的数据线以及位于第一接触层80上方并填满接触孔的第二接触层82。源极76及漏极78、氧化物半导体层72以及栅极46构成薄膜晶体管。第一接触层80与第二接触层82通过接触孔直接接触，而形成直接接触结构34。
然后，如图15所示，与第三优选实施例类似，形成第一绝缘层56，其覆盖显示区102及扇出区104，及经由第六道微影蚀刻工艺形成接触孔58；经由第七道微影蚀刻工艺形成共同电极60；经由第八道微影蚀刻工艺形成第二绝缘层62；以及，经由第九道微影蚀刻工艺形成像素电极64。
根据本发明的薄膜晶体管阵列基板可应用于液晶显示面板。请参考图16，液晶显示面板86包括薄膜晶体管阵列基板22、彩色滤光片基板88、液晶层90以及间隙物92。彩色滤光片基板88与薄膜晶体管阵列基板22彼此相对设置，且液晶层90设置于彩色滤光片基板88与薄膜晶体管阵列基板22间。并且，间隙物92设置于彩色滤光片基板88与薄膜晶体管阵列基板22间，用以维持彩色滤光片基板88与薄膜晶体管阵列基板22的间隙。彩色滤光片基板88包括基板94、黑色矩阵层96、彩色滤光片层97以及另一个共用电极98。黑色矩阵层96设置于基板94上，且具有多个开口99，分别对应各像素区106设置，并曝露出基板94。彩色滤光片层97覆盖各开口99的基板94上，且可包括多个彩色滤光片，例如红色彩色滤光片、绿色彩色滤光片与蓝色彩色滤光片。共用电极98覆盖于彩色滤光片层88与黑色矩阵层96上，且用于接收共用信号。于本发明的其它实施例中，二个共用电极也可以分别接收不同电压信号。或是，彩色滤光片基板也可以未包括共用电极，且各像素电极可为所欲的图案化电极。在本发明的变化实施例中，薄膜晶体管阵列基板也可以作为其它主动阵列式显示面板，例如：有机电激发光显示面板。
综上所述，依据本发明的薄膜晶体管阵列基板结合a‐IGZO氧化物半导体层与高开口率画素结构，是以涂布方式涂布一相对较厚但对a‐IGZO氧化物半导体层不产生还原机制(还原反应主要是得到H)的绝缘层(或称保护层，于本发明中是为一种涂布层)，同时具有降低电容耦合效应及对a‐IGZO TFT的影响较小的优点。更详细的说，可使共用电极设置于像素电极与薄膜晶体管、扫描线以及数据线间，以遮蔽像素电极与薄膜晶体管、扫描线以及数据线间的电容耦合效应，使得像素电极与薄膜晶体管、数据线与扫描线的其中至少一个在平行第一基板的方向上的间距可被缩小，进而可提升开口率。
以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (12)

1.一种薄膜晶体管阵列基板，其特征在于，包括：
透明基板；
多个薄膜晶体管，位于该透明基板上，该些薄膜晶体管各包括：
栅极，位于该透明基板上，
栅极绝缘层，位于该栅极上，并且覆盖该透明基板，
非晶质氧化物半导体层，位于该栅极绝缘层上，及
一对源极/漏极位于该半导体层两侧，该对源极/漏极各有一部分与该非晶质氧化物半导体层重叠；
第一绝缘层，覆盖于所述薄膜晶体管和该透明基板上方，该第一绝缘层包含聚硅氧烷系列，硅氧系列或压克力系列的材质，该第一绝缘层直接接触该非晶质氧化物半导体层，该第一绝缘层的厚度为1至5微米且该第一绝缘层是采用涂布工艺形成的；
多个接触孔，分别贯穿该第一绝缘层并分别露出该对源极/漏极的一个；
共同电极，位于该第一绝缘层上并露出该些接触孔；
第二绝缘层，覆盖该共同电极且该第二绝缘层完全与该共同电极的全部上表面接触；及
多个像素电极，分别位于该第二绝缘层上并填入该些接触孔以和露出的源极/漏极接触。
2.根据权利要求1所述的薄膜晶体管阵列基板，其特征在于：
该非晶质氧化物半导体层包括铟、镓及锌氧化物的非晶质氧化物半导体材料。
3.根据权利要求1所述的薄膜晶体管阵列基板，其特征在于：
该非晶质氧化物半导体层位于该第一绝缘层跟该对源极/漏极间，且通过该对源极/漏极二者间的空隙和该栅极绝缘层接触。
4.根据权利要求1所述的薄膜晶体管阵列基板，其特征在于：
该非晶质氧化物半导体层位于该栅极绝缘层跟该对源极/漏极间。
5.根据权利要求1所述的薄膜晶体管阵列基板，其特征在于：
该第一绝缘层的厚度大于该第二绝缘层厚度。
6.一种薄膜晶体管阵列基板，其特征在于，包括：
透明基板，包括显示区和扇出区；
多个薄膜晶体管，位于该透明基板上的该显示区，所述薄膜晶体管各包括：
栅极，位于该透明基板上，
栅极绝缘层，位于该栅极上，并且覆盖该透明基板，
非晶质氧化物半导体层，位于该栅极上方的该栅极绝缘层上，及
一对源极/漏极，分别位于该半导体层两侧，且各有一部分与该非晶质氧化物半导体层重叠；
多个直接接触结构，各位于该透明基板上的该扇出区，各该直接接触结构包括：
第一接触层，位于该透明基板上，该第一接触层被该栅极绝缘层覆盖，
第一接触孔，贯穿该栅极绝缘层而露出该第一接触层，及
第二接触层，位于该栅极绝缘层上，并填入该第一接触孔而与该第一接触层接触；
第一绝缘层，位于所述薄膜晶体管、该透明基板和所述直接接触结构上方，该第一绝缘层覆盖所述薄膜晶体管和该透明基板，该第一绝缘层包含聚硅氧烷系列，硅氧系列或压克力系列的材质，该第一绝缘层直接接触该非晶质氧化物半导体层，该第一绝缘层的厚度为1至5微米且该第一绝缘层是采用涂布工艺形成的；
多个第二接触孔，分别贯穿该第一绝缘层并对应曝露各该对源极/漏极的一个；
共同电极，位于该第一绝缘层上并暴露前述所述第二接触孔；
第二绝缘层，覆盖该共同电极且该第二绝缘层完全与该共同电极的全部上表面接触；以及
多个像素电极，分别位于该第二绝缘层上并填入所述第二接触孔而与对应的各该对源极/漏极的其中一个接触。
7.根据权利要求6所述的薄膜晶体管阵列基板，其特征在于：
该非晶质氧化物半导体层包括铟、镓及锌氧化物的非晶质氧化物半导体材料。
8.根据权利要求6所述的薄膜晶体管阵列基板，其特征在于：
该第一接触层与该栅极具有相同的材质。
9.根据权利要求6所述的薄膜晶体管阵列基板，其特征在于：
该第二接触层与该对源极/漏极具有相同的材质。
10.一种薄膜晶体管阵列基板，其特征在于，包括：
透明基板；
多个薄膜晶体管，位于该透明基板上，所述薄膜晶体管各包括：
栅极，位于该透明基板上，
栅极绝缘层，位于该栅极上，并且覆盖该透明基板，
非晶质氧化物半导体层，位于该栅极上方的该栅极绝缘层上，及
一对源极/漏极，分别位于该非晶质氧化物半导体层两侧，且各有一部分与该非晶质氧化物半导体层重叠，该对源极/漏极包括第一端及第二端；
多个扫描线，分别与所述栅极电性连接；
多个数据线，分别与所述源极/漏极的第一端电性连接；
第一绝缘层，位于所述薄膜晶体管、所述扫描线、所述数据线和该透明基板上方，该第一绝缘层覆盖所述薄膜晶体管和该透明基板，该第一绝缘层包含聚硅氧烷系列，硅氧系列或压克力系列的材质，该第一绝缘层直接接触该非晶质氧化物半导体层，该第一绝缘层的厚度为1至5微米且该第一绝缘层是采用涂布工艺形成的；
多个接触孔，分别贯穿该第一绝缘层并露出对应的该对源极/漏极的该第二端；
共同电极，位于该第一绝缘层上并露出所述接触孔；
第二绝缘层，覆盖该共同电极且该第二绝缘层完全与该共同电极的全部上表面接触；以及
多个像素电极，分别位于该第二绝缘层上并对应填入所述接触孔的一个与对应的该对源极/漏极的该第二端接触。
11.根据权利要求10所述的薄膜晶体管阵列基板，其特征在于：
该非晶质氧化物半导体层包括铟、镓及锌氧化物的非晶质氧化物半导体材料。
12.根据权利要求10所述的薄膜晶体管阵列基板，其特征在于：
所述像素电极分别与所述扫描线的至少一个或所述数据线的至少一个之间隔着该第一绝缘层和该共同电极，且所述像素电极分别与所述扫描线的至少一个或所述数据线的至少一个部分重叠。
CN201310336532.8A 2013-08-05 2013-08-05 薄膜晶体管阵列基板 Active CN104347641B (zh)

Priority Applications (2)

Application Number Priority Date Filing Date Title
CN201310336532.8A CN104347641B (zh) 2013-08-05 2013-08-05 薄膜晶体管阵列基板
US14/222,669 US20150034943A1 (en) 2013-08-05 2014-03-23 Thin film transistor array substrate

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201310336532.8A CN104347641B (zh) 2013-08-05 2013-08-05 薄膜晶体管阵列基板

Publications (2)

Publication Number Publication Date
CN104347641A CN104347641A (zh) 2015-02-11
CN104347641B true CN104347641B (zh) 2018-02-06

Family

ID=52426829

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201310336532.8A Active CN104347641B (zh) 2013-08-05 2013-08-05 薄膜晶体管阵列基板

Country Status (2)

Country Link
US (1) US20150034943A1 (zh)
CN (1) CN104347641B (zh)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104460143B (zh) * 2013-09-17 2017-12-15 瀚宇彩晶股份有限公司 像素结构及其制造方法
CN104716196B (zh) * 2015-03-18 2017-08-08 京东方科技集团股份有限公司 薄膜晶体管及其制作方法、阵列基板及显示装置
CN104952792B (zh) * 2015-07-13 2017-12-29 深圳市华星光电技术有限公司 Tft基板结构的制作方法
CN105137633B (zh) * 2015-07-29 2018-04-20 武汉华星光电技术有限公司 显示面板及薄膜晶体管阵列基板
CN105068373B (zh) * 2015-09-11 2019-05-31 武汉华星光电技术有限公司 Tft基板结构的制作方法
CN111627924B (zh) * 2016-06-14 2023-05-16 群创光电股份有限公司 显示装置及显示装置的制造方法
CN108535926B (zh) * 2018-03-29 2021-05-07 武汉华星光电技术有限公司 显示面板及显示装置
JP7337777B2 (ja) * 2018-04-04 2023-09-04 株式会社半導体エネルギー研究所 半導体装置

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101645488A (zh) * 2008-08-07 2010-02-10 索尼株式会社 有机薄膜晶体管、其制造方法和电子装置
CN101826534A (zh) * 2009-03-05 2010-09-08 株式会社半导体能源研究所 半导体装置及其制造方法

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2012077602A1 (ja) * 2010-12-09 2012-06-14 シャープ株式会社 薄膜トランジスタアレイ基板
TWI522713B (zh) * 2011-11-11 2016-02-21 友達光電股份有限公司 畫素結構與顯示面板
CN103137616B (zh) * 2011-11-25 2017-04-26 上海天马微电子有限公司 Tft阵列基板及其形成方法、显示面板
JP5979627B2 (ja) * 2011-12-12 2016-08-24 パナソニック液晶ディスプレイ株式会社 表示パネル、及び表示装置

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101645488A (zh) * 2008-08-07 2010-02-10 索尼株式会社 有机薄膜晶体管、其制造方法和电子装置
CN101826534A (zh) * 2009-03-05 2010-09-08 株式会社半导体能源研究所 半导体装置及其制造方法

Also Published As

Publication number Publication date
US20150034943A1 (en) 2015-02-05
CN104347641A (zh) 2015-02-11

Similar Documents

Publication Publication Date Title
CN104347641B (zh) 薄膜晶体管阵列基板
CN106920801B (zh) 显示装置
CN104167418B (zh) 一种阵列基板、制造方法及液晶显示面板
CN109300917A (zh) 一种阵列基板及其制备方法、显示面板
CN101267003B (zh) 薄膜晶体管、使用该薄膜晶体管的显示装置及其制造方法
CN106597770B (zh) 一种阵列基板及其制作方法、显示装置
CN207265054U (zh) 一种阵列基板、显示面板及显示装置
CN104867870B (zh) 双栅极氧化物半导体tft基板的制作方法及其结构
KR101666368B1 (ko) 표시 기판, 표시 장치 및 이의 제조 방법
CN104600081A (zh) 阵列基板及其制作方法、显示面板、显示装置
US8884286B2 (en) Switching element, display substrate and method of manufacturing the same
CN103855214B (zh) 半导体元件及其制作方法
CN108107637A (zh) 一种薄膜晶体管液晶显示器阵列基板及其制作方法
CN110518053A (zh) 显示基板及其制备方法、显示装置
CN109273365A (zh) 薄膜晶体管的制备方法、薄膜晶体管及显示面板
CN107946368B (zh) 顶栅型薄膜晶体管的制作方法及顶栅型薄膜晶体管
CN105870169A (zh) 薄膜晶体管及其制作方法、阵列基板、显示装置
CN105932032A (zh) 一种阵列基板及其制备方法
CN108054140A (zh) Ffs模式阵列基板及其制造方法
CN109860305A (zh) 薄膜晶体管及其制作方法、显示基板和显示装置
CN109564916A (zh) 用于电子器件的基板、显示装置、制造用于电子器件的基板的方法
TW201721863A (zh) 顯示裝置
CN101620350B (zh) Tft-lcd阵列基板及其制造方法
CN109037241B (zh) Ltps阵列基板及其制造方法、显示面板
CN110289307A (zh) 薄膜晶体管驱动背板及其制备方法、显示面板

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant