KR101666368B1 - 표시 기판, 표시 장치 및 이의 제조 방법 - Google Patents

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Abstract

표시 기판, 표시 장치 및 표시 기판의 제조 방법이 제공된다. 본 발명의 일실시예에 따른 표시 기판의 제조 방법은, 표시 영역 및 주변 영역이 정의된 기판과, 상기 주변 영역 상에 형성된 제1 패드부와, 상기 제1 패드부와 이웃하여 형성된 제2 패드부와, 상기 제1 및 제2 패드부 사이에 형성되고, 상기 제1 및 제2 패드부의 두께 보다 작거나 같은 두께를 갖는 절연막과, 상기 제1 및 제2 패드부 상에 형성된 제1 도전막을 포함한다.

Description

표시 기판, 표시 장치 및 이의 제조 방법{Display substrate, display device comprising the same and method of manufacturing the same}
본 발명은 표시 기판, 표시 장치 및 이의 제조 방법에 관한 것이다.
오늘날과 같은 정보화 사회에 있어서 전자 디스플레이 장치(electronic display device)의 역할은 갈수록 중요해지며, 각종 전자 디스플레이 장치가 다양한 산업 분야에 광범위하게 사용되고 있다. 또, 반도체 기술의 급속한 진보에 의해 각종 전자 장치의 고체화, 저전압 및 저전력화와 함께 전자 기기의 소형 및 경량화에 따라 새로운 환경에 적합한 전자 디스플레이 장치, 즉 얇고 가벼우면서도 낮은 구동 전압 및 낮은 소비 전력의 특징을 갖춘 평판 패널(flat panel)형 디스플레이 장치에 대한 요구가 급격히 증대하고 있다.
본 발명이 해결하려는 과제는, 패드부에 형성된 유기 절연막의 리프팅 현상이 발생되지 않는 표시 기판을 제공하는 것이다.
본 발명이 해결하려는 다른 과제는, 패드부에 형성된 유기 절연막의 리프팅 현상이 발생되지 않는 표시 기판의 제조 방법을 제공하는 것이다.
본 발명이 해결하려는 또 다른 과제는, 패드부에 형성된 유기 절연막의 리프팅 현상이 발생되지 않는 표시 장치를 제공하는 것이다.
본 발명이 해결하려는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 표시 기판은, 표시 영역 및 주변 영역이 정의된 기판과, 상기 주변 영역 상에 형성된 제1 패드부와, 상기 제1 패드부와 이웃하여 형성된 제2 패드부와, 상기 제1 및 제2 패드부 사이에 형성되고, 상기 제1 및 제2 패드부의 두께 보다 작거나 같은 두께를 갖는 절연막과, 상기 제1 및 제2 패드부 상에 형성된 제1 도전막을 포함한다.
상기 다른 과제를 해결하기 위한 본 발명의 일 실시예에 따른 표시 기판의 제조 방법은, 표시 영역 및 주변 영역이 정의된 기판을 제공하는 단계와, 상기 주변 영역 상에 제1 패드부 및 이와 이웃하는 제2 패드부를 형성하는 단계와, 상기 제1 및 제2 패드부 사이에 위치하고, 상기 제1 및 제2 패드부의 두께보다 작거나 같은 두께를 갖도록 절연막을 형성하는 단계와, 상기 제1 및 제2 패드부 상에 제1 도전막을 형성하는 단계를 포함한다.
상기 또 다른 과제를 해결하기 위한 본 발명의 일 실시예에 따른 표시 장치는, 표시 영역 및 주변 영역이 정의된 기판과, 상기 주변 영역 상에 형성된 제1 패드부와, 상기 제1 패드부와 이웃하여 형성된 제2 패드부와, 상기 제1 및 제2 패드부 사이에 형성되고, 상기 제1 및 제2 패드부의 두께보다 작거나 같은 두께를 갖는 절연막과, 상기 제1 및 제2 패드부 상에 형성된 도전막을 표함하는 제1 표시 기판과, 상기 제1 표시 기판과 대향하는 제2 표시 기판과, 상기 제1 및 제2 표시 기판 사이에 위치하는 액정층을 포함한다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 본 발명의 제1 실시예에 따른 표시 기판을 나타낸 것이다.
도 2는 본 발명의 제1 실시예에 따른 표시 기판의 평면도이다.
도 3은 도 2의 I-I’ 선을 따라 절단한 단면도이다.
도 4는 도 2의 II-II’ 선을 따라 절단한 단면도이다.
도 5는 본 발명의 제2 실시예에 의한 표시 장치의 단면도를 나타낸 것이다.
도 6은 본 발명의 제3 실시예에 따른 표시 기판의 제조 방법을 나타낸 순서도이다.
도 7a 내지 도 13은 본 발명의 제3 실시예에 따른 표시 기판의 제조 과정을 공정별로 나타낸 단면도이다.
도 14는 본 발명의 제4 실시예에 따른 표시 기판의 평면도이다.
도 15는 도 14의 III-III’ 선을 따라 절단한 단면도이다.
도 16은 도 14의 IV-IV’ 선을 따라 절단한 단면도이다.
도 17은 본 발명의 제5 실시예에 의한 표시 장치의 단면도를 나타낸 것이다.
도 18a 내지 도 22는 본 발명의 제6 실시예에 따른 표시 기판의 제조 과정을 공정별로 나타낸 단면도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 개략도인 평면도 및 단면도를 참고하여 설명될 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이고, 발명의 범주를 제한하기 위한 것은 아니다.
이하, 첨부된 도면들을 참조하여 본 발명의 실시예들에 의한 표시 기판, 이를 포함하는 표시 장치 및 표시 기판의 제조 방법을 설명한다.
도 1 내지 도 4를 참조하여, 본 발명의 제1 실시예에 따른 표시 기판을 설명한다.
도 1은 본 발명의 제1 실시예에 따른 표시 기판을 나타낸 것이고, 도 2는 본 발명의 제1 실시예에 따른 표시 기판의 평면도이고, 도 3은 도 2의 I-I’ 선을 따라 절단한 단면도이고, 도 4는 도 2의 II-II’ 선을 따라 절단한 단면도이다.
도 1을 참조하면, 본 발명의 제1 실시예에 따른 표시 기판(101)에 포함된 기판(10)에는 표시 영역(PA)과 주변 영역(SA)이 정의된다.
표시 영역(PA)에는 다수의 화소가 매트릭스 형태로 배열된다. 표시 영역(PA)의 각 화소는 전기적 신호를 제공받아 소정의 영상정보를 출력한다. 이에 의해, 표시 영역(PA)은 화상을 구현할 수 있다.
주변 영역(SA)은 화소 영역(PA) 이외의 기판(10) 상의 영역이다. 주변 영역(SA)은 기판(10) 상의 외곽부에 위치하여 표시 영역(PA)을 감싸도록 위치할 수 있다. 주변 영역(SA)에는 표시 영역에 배열된 각 화소에 전기 신호를 전달하기 위한 다수의 패드부가 위치할 수 있다. 이러한 다수의 패드부는 구동 회로칩(미도시)이나 구동 회로 기판과 전기적으로 연결되어, 이들로부터 전기 신호를 받아 표시 영역(PA)의 각 화소로 전기 신호를 전달할 수 있다.
도 2 내지 도 4를 참조하면, 본 발명의 제1 실시예에 따른 표시 기판(101)은 기판(10)의 표시 영역(PA) 상에 형성된 박막 트랜지스터와 주변 영역(SA)에 형성된 제1 및 제2 패드부(162, 164)를 포함한다. 한편, 설명의 편의상 표시 영역(PA) 상에 형성된 패시베이션막의 도면부호를 ‘71’로, 주변 영역(SA) 상에 형성된 패시베이션막의 도면부호를 ‘171’로 한다. 또한, 표시 영역(PA) 상에 형성된 절연막의 도면부호를 ‘81’로, 주변 영역(SA) 상에 형성된 절연막의 도면부호를 ‘181’로 한다.
먼저, 표시 영역(PA)에 형성된 박막 트랜지스터에 대해 설명한다.
기판(10)은 소다석회유리(soda lime glass) 또는 보로 실리케이트 유리 등의 유리 또는 플라스틱 등으로 이루어질 수 있다.
기판(10) 상에는 게이트 신호를 전달하는 게이트 배선(22, 24)이 형성되어 있다. 게이트 배선(22, 24)은 일 방향, 예를 들어 가로 방향으로 뻗어 있는 게이트선(22)과, 게이트선(22)으로부터 돌출되어 돌기 형태로 형성된 박막 트랜지스터의 게이트 전극(24)을 포함한다.
또한, 기판(10) 상에는 공통 전압(common voltage)을 전달하고 스토리지 전극(27) 및 스토리지선(28)을 포함하는 스토리지 배선(27, 28)이 형성되어 있다. 스토리지선(28)은 게이트선(22)과 실질적으로 평행하게 가로 방향으로 형성될 수 있다. 스토리지 전극(27)은 스토리지선(28)보다 폭이 넓게 형성될 수 있다. 스토리지 전극(27)은 후술할 화소 전극(92)과 연결된 드레인 전극 확장부(67)와 중첩되어 화소의 전하 보존 능력을 향상시키는 스토리지 커패시터를 이룰 수 있다. 한편, 스토리지 배선(27, 28)의 모양 및 배치 등은 다양한 형태로 변형될 수 있으며, 화소 전극(92)과 게이트선(22)의 중첩으로 발생하는 스토리지 커패시턴스가 충분할 경우 스토리지 배선(27, 28)이 형성되지 않을 수도 있다.
게이트 배선(22, 24) 및 스토리지 배선(27, 28)은 알루미늄(Al)과 알루미늄 합금 등 알루미늄 계열의 금속, 은(Ag)과 은 합금 등 은 계열의 금속, 구리(Cu)와 구리 합금 등 구리 계열의 금속, 몰리브덴(Mo)과 몰리브덴 합금 등 몰리브덴 계열의 금속, 망간(Mn)과 망간 합금 등 망간 계열의 금속, 크롬(Cr), 티타늄(Ti), 탄탈륨(Ta) 등으로 이루어질 수 있다. 또한, 게이트 배선(22, 24), 스토리지 전극(27) 및 스토리지선(28)은 물리적 성질이 다른 두 개의 도전막(미도시)을 포함하는 다중막 구조를 가질 수 있다. 이 중 한 도전막은 게이트 배선(22, 24) 및 스토리지 전극(27) 및 스토리지선(28)의 신호 지연이나 전압 강하를 줄일 수 있도록 낮은 비저항(resistivity)의 금속, 예를 들면 알루미늄 계열 금속, 은 계열 금속, 구리 계열 금속 등으로 이루어진다. 이와는 달리, 다른 도전막은 다른 물질, 특히 산화 아연(ZnO), ITO(indium tin oxide) 및 IZO(indium zinc oxide)와의 접촉 특성이 우수한 물질, 이를테면 몰리브덴 계열 금속, 크롬, 티타늄, 탄탈륨 등으로 이루어진다. 이러한 조합의 좋은 예로는 크롬 하부막과 알루미늄 상부막 및 알루미늄 하부막과 몰리브덴 상부막, 또는 구리망간(CuMn) 합금 하부막과 구리 상부막, 또는 티타늄 하부막과 구리 상부막 등을 들 수 있다. 다만, 본 발명은 이에 한정되지 않으며, 게이트 배선(22, 24), 스토리지 배선(27, 28)은 다양한 여러 가지 금속과 도전체로 만들어질 수 있다.
게이트 배선(22, 24), 스토리지 배선(27, 28) 및 이들이 형성되지 않은 기판(10) 상에는 실리콘 산화물(SiOx) 또는 실리콘 질화물(SiNx)등의 무기 절연 물질, BCB(BenzoCycloButene), 아크릴계 물질, 폴리이미드와 같은 유기 절연 물질로 이루어진 게이트 절연층(30)이 형성되어, 게이트 배선(22, 24) 및 스토리지 배선(27, 28)을 덮고 있다.
게이트 절연층(30) 상에는 반도체층(42)이 형성되어 있다. 반도체층(42)은 게이트 전극(24)에 대응하여 게이트 절연층(30) 상에 형성된다. 반도체층(42)은 비정질 실리콘(amorphous Silicon: 이하, a-Si)으로 이루어 질 수 있다. 또는 반도체층(42)은 갈륨, 아연, 인듐, 주석 중 적어도 하나를 원소로 포함하는 산화물 반도체로 이루어 질 수 있다. 또한 상기 산화물 반도체는 탄탈륨, 하프늄 등의 원소를 추가로 더 포함할 수도 있다. 상기 산화물 반도체는 GaInZnO, HfInZnO, TaInSnO, HfZnSnO, InZnO, InSnO, ZnSnO 등의 조성이 가능하며, 이에 한정되지는 않는다. 상기 산화물 반도체는 비정질 상을 가지거나 결정질과 비정질이 혼합된 상, 또는 결정질 상을 가질 수 있다.
반도체층(42) 상에는 오믹 콘택층(55, 56)이 형성되어 있다. 오믹 콘택층(55, 56)은 후술할 소스/드레인 전극(65, 66)과 반도체층(42) 사이의 접촉 특성을 개선시킬 수 있다. 여기서, 오믹 콘택층(55, 56)은 n형 불순물이 고농도로 도핑된 비정질 실리콘(이하, n+a-Si)이나 금속 산화물로 이루어질 수 있다. 만약, 소스/드레인 전극(65, 66)과 반도체층(42) 간의 접촉 특성이 충분히 확보된다면, 오믹 콘택층(55, 56)은 형성되지 않을 수 있다.
오믹 콘택층(55, 56) 및 게이트 절연층(30) 상에는 데이터 배선(62, 65, 66, 67)이 형성되어 있다. 데이터 배선(62, 65, 66, 67)은 예를 들어 세로 방향으로 형성되어 게이트선(22)과 교차하여 화소를 정의하는 데이터선(62)과, 데이터선(62)으로부터 분지되어 반도체층(42)의 상부까지 연장되어 있는 소스 전극(65)과, 소스 전극(65)과 분리되어 있으며 게이트 전극(24) 또는 박막 트랜지스터의 채널부를 중심으로 소스 전극(65)과 대향하도록 반도체층(42)의 상부에 형성되어 있는 드레인 전극(66)과, 드레인 전극(66)으로부터 연장되어 스토리지 전극(27)과 중첩하는 넓은 면적의 드레인 전극 확장부(67)를 포함할 수 있다.
이러한 데이터 배선(62, 65, 66, 67)은 반도체층(42) 또는 오믹 콘택층(55, 56)과 직접 접촉하여 오믹 컨택(Ohmic contact)을 형성할 수 있다. 오믹 컨택을 이루기 위하여 데이터 배선(62, 65, 66, 67)은 Ni, Co, Ti, Ag, Cu, Mo, Al, Be, Nb, Au, Fe, Se, Mn 또는 Ta 등으로 이루어진 단일막 또는 다중막 구조를 가질 수 있다. 다중막 구조의 예로는 Ta/Al, Ta/Al, Ni/Al, Co/Al, Mo(Mo 합금)/Cu, Mo(Mo 합금)/Cu, Ti(Ti 합금)/Cu, TiN(TiN 합금)/Cu, Ta(Ta 합금)/Cu, TiOx/Cu, Al/Nd, Mo/Nb, Mn(Mn 합금)/Cu 등과 같은 이중막 또는 Ti/Al/Ti, Ta/Al/Ta, Ti/Al/TiN, Ta/Al/TaN, Ni/Al/Ni, Co/Al/Co 등과 같은 삼중막을 들 수 있다. 다만, 데이터 배선(62, 65, 66, 67)이 상술한 물질로 한정되어 형성되는 것은 아니다.
데이터 배선(62, 65, 66, 67) 및 반도체층(42)의 상부에는 패시베이션막(71, 171)이 형성되어 있다. 이러한 패시베이션막(71)은 예를 들어, 질화규소(SiNx) 또는 산화규소(SiOx) 등으로 이루어진 무기 물질 또는 플라즈마 화학기상증착(Plasma Enhanced Chemical Vapor Deposition; PECVD)으로 형성되는 a-Si:C:O, a-Si:O:F 등의 저유전율 절연 물질 등으로 형성될 수 있으나, 이에 한정되는 것은 아니다.
한편, 패시베이션막(71) 상에는 절연막(81)이 형성되어 있다. 절연막(81)은 예를 들어 평탄화 특성이 우수하며 감광성(photosensitivity)을 가지는 유기 물질로 형성될 수 있다. 즉, 절연막(81, 181)은 포지티브(positive)형 또는 네가티브(negative)형 포토레지스트로 형성될 수 있으나, 이에 한정되는 것은 아니다.
한편, 패시베이션막(71) 및 절연막(81)에는 박막 트랜지스터의 드레인 전극 확장부(67)를 노출시키는 콘택홀(77)이 형성되어 있다.
절연막(81) 상에는 화소의 모양을 따라 화소 전극(92)이 형성되어 있다. 화소 전극(92)은 콘택홀(77)을 통하여 드레인 전극 확장부(67)와 전기적으로 연결된다. 여기서 화소 전극(92)은 ITO 또는 IZO 등의 투명 도전체 또는 알루미늄 등의 반사성 도전체로 이루어질 수 있다.
다음으로, 주변 영역(SA)에 형성된 패드부에 대해 설명한다.
기판(10)의 주변 영역(SA) 상에는 게이트 절연층(30)이 형성되어 있다. 주변 영역(SA) 상에 형성된 게이트 절연층(30)은 표시 영역(PA) 상에 형성된 게이트 절연층(30)과 동일한 것이다. 또한, 주변 영역(SA) 상에 형성된 게이트 절연층(30)은 표시 영역(PA) 상에 형성된 게이트 절연층(30)으로부터 연장된 것이다.
게이트 절연층(30) 상에는 제1 패드부(162) 및 이와 이웃하여 위치하는 제2 패드부(164)가 형성되어 있다. 제1 및 제2 패드부(162, 164)는 상술한 데이터 배선(62, 65, 66, 67)과 동일한 재질로 형성될 수 있다. 한편, 데이터선(62)은 제1 및 제2 패드부(162, 164)로부터 연장되어 형성될 수 있다. 즉, 제1 및 제2 패드부(162, 164)와 데이터선(62)은 전기적으로 연결될 수 있다. 이에 의해, 제1 및 제2 패드부(162, 164)에 외부의 전기 신호가 인가될 때, 제1 및 제2 패드부(162, 164)와 전기적으로 연결된 데이터선(62)을 통해 각 화소의 소스 전극(65)으로 외부의 전기 신호가 전달될 수 있다.
제1 및 제2 패드부(162, 164)의 측벽의 일부 및 게이트 절연층(30) 상에 패시베이션막(171)이 형성되어 있다. 이때, 패시베이션막(171)은 제1 및 제2 패드부(162, 164)의 측벽 중, 기판(10)과 인접한 영역의 측벽 상에 형성된다. 즉, 패시베이션막(171)은 제1 및 제2 패드부(162, 164)의 측벽의 하부 상에 형성되어 있고, 제1 및 제2 패드부(162, 164)의 측벽의 상부 및 제1 및 제2 패드부(162, 164)의 상면 상에는 패시베이션막(171)이 형성되어 있지 않다. 한편, 주변 영역(SA) 상의 패시베이션막(171)은 표시 영역(PA) 상의 패시베이션막(71)과 동일한 재질로 형성될 수 있다. 또한, 주변 영역(SA) 상의 패시베이션막(171)은 표시 영역(PA) 상의 패시베이션막(71)으로부터 연장되어 형성될 수 있다.
제1 및 제2 패드부(162, 164) 사이 및 패시베이션막(171) 상에 절연막(181)이 형성되어 있다. 이때, 절연막(181)은 제1 및 제2 패드부(162, 164)의 측벽 상에 위치하는 패시베이션막(171) 상에도 형성될 수 있다. 이에 의해, 제1 및 제2 패드부(162, 164)와 절연막(181) 사이에 패시베이션막(171)의 일부가 위치할 수 있다. 이때, 패시베이션막(171)의 상부(173)에서 기판(10)까지의 거리(d1)는 절연막(181)의 상부(183)에서 기판(10)까지의 거리(d2)에 비하여 짧을 수 있다. 또한, 제1 및 제2 패드부(162, 164)의 측벽 일부, 패시베이션막(171)의 상부(173) 및 절연막(181)의 측벽으로 이루어지는 홈(groove, 177)이 형성될 수 있다.
한편, 절연막(181)은 제1 및 제2 패드부(162, 164)의 두께(t1) 보다 작거나 같은 두께(t2)를 갖도록 형성될 수 있다. 즉, 제1 및 제2 패드부(162, 164) 상에는 절연막(181)이 위치하지 않도록 형성될 수 있다. 이에 의해, 제1 및 제2 패드부(162, 164) 상에 절연막(181)이 위치함으로써 발생될 수 있는 절연막(181)의 리프팅(lifting)현상이 제거될 수 있다. 이때, 절연막(181)의 두께(t2)에 대한 제1 및 제2 패드부(162, 164)의 두께(t1)의 비는 1 내지 2일 수 있다. 여기서 상기 두께의 비가 1 미만이면, 제1 및 제2 패드부(162, 164) 상에 절연막(181)이 위치할 수 있으므로, 절연막(181)의 리프팅(lifting)현상이 제거되기 어렵다. 한편, 상기 두께의 비가 2를 초과하면, 절연막(181)의 리프팅(lifting)현상이 충분히 제거될 수 있으나, 절연막(181)의 두께(t2)를 조절하기 위한 공정시간이 길어질 수 있다. 한편, 제1 및 제2 패드부(162, 164)의 두께(t1)는 예를 들어, 8000Å 내지 10000Å일 수 있고, 절연막(181)의 두께(t2)는 예를 들어, 5000Å 내지 10000Å일 수 있다.
한편, 주변 영역(SA) 상의 절연막(181)은 표시 영역(PA) 상의 절연막(81)과 동일한 재질로 형성될 수 있다. 또한, 주변 영역(SA) 상의 절연막(181)은 표시 영역(PA) 상의 절연막(81)으로부터 연장되어 형성될 수 있다.
제1 및 제2 패드부(162, 164)의 상면 및 측벽의 일부 상에는 제1 도전막(191)이 형성되어 있다. 여기서, 제1 및 제2 패드부(162, 164)의 측벽의 일부는 상기 측벽 중 상부에 해당한다. 즉, 제1 도전막(191)은 제1 및 제2 패드부(162, 164)의 상면 및 측벽의 상부 일부를 감싸도록 형성될 수 있다. 한편, 절연막(181) 상에는 제2 도전막(192)이 형성되어 있다. 이때, 제1 도전막(191)과 제2 도전막(192)은 상기 홈(177)에 의해 불연속적으로 형성될 수 있다. 즉, 제1 도전막(191)과 제2 도전막(192)은 단선되고, 제1 도전막(191)과 제2 도전막(192)은 전기적으로 절연되므로, 제1 패드부(162)의 제1 도전막(191)과 제2 패드부(164)의 제1 도전막(191)은 서로 단락(Short)되지 않을 수 있다. 한편, 제1 도전막(191) 및 제2 도전막(192)은 화소 전극(92)을 형성하는 물질과 동일한 물질로 형성될 수 있다.
다음으로, 도 5를 참조하여, 본 발명의 제2 실시예에 의한 표시 장치를 설명한다. 도 5는 본 발명의 제2 실시예에 의한 표시 장치의 단면도를 나타낸 것이다. 설명의 편의상, 상기 제1 실시예의 도면에 나타낸 각 부재와 동일 기능을 갖는 부재는 동일 부호로 나타내고, 따라서 그 설명은 생략한다.
도 5를 참조하면, 본 발명의 제2 실시예에 따른 표시 장치(1)는 제1 표시 기판(101), 제2 표시 기판(200) 및 액정층(300)을 포함할 수 있다. 여기서, 제1 표시 기판(100)은 상기 설명한 제1 실시예에 따른 표시 기판(100)과 실질적으로 동일한 것으로 반복되는 설명은 생략하기로 한다.
제2 표시 기판(200)에 대해 설명한다. 절연 기판(210) 상에 빛샘 방지를 위한 블랙 매트릭스(220)가 형성된다. 블랙 매트릭스(220)는 화소 전극(92)과 대향하는 영역을 제외하고 형성되어 화소 영역을 정의할 수 있다. 이러한 블랙 매트릭스(220)는 불투명한 유기물질 또는 불투명한 금속으로 형성될 수 있다.
또한 절연 기판(210) 상에는 색 구현을 위한 컬러필터(230)가 형성된다. 컬러필터(230)는 색을 구현하기 위해 세부적으로 적색, 녹색 및 청색의 컬러필터로 형성된다. 컬러필터(230)는 각각 자신이 포함하고 있는 적색, 녹색 및 청색 안료를 통해 특정 파장의 광을 흡수 또는 투과시킴으로써 적색, 녹색 및 청색을 띄게 된다. 이때, 컬러필터(230)는 각각 투과한 적색, 녹색 및 청색 광의 가법혼색을 통해 다양한 색상을 구현한다. 한편, 도시되지는 않았지만, 컬러필터가 제1 표시 기판(100)에 형성될 수도 있다. 이 경우, 제2 표시 기판(200)에는 컬러필터가 형성되지 않을 것이다.
블랙 매트릭스(220)와 컬러필터(230) 상에는 이들 사이의 단차를 완화시키기 위한 오버코트(240)가 형성된다. 오버코트(240)는 투명한 유기물질로 형성되며 컬러필터(230)와 블랙 매트릭스(220)를 보호하고, 후술되는 공통 전극(250)과의 절연을 위해 형성된다.
공통 전극(250)은 오버코트(240)의 상부에 형성된다. 여기서, 공통 전극(250)은 인듐 주석 산화물(Indium Tin Oxide: 이하 ITO) 또는 인듐 아연 산화물(Indium Zinc Oxide: 이하 IZO)등과 같은 투명한 도전성 물질로 형성될 수 있다.
액정층(300)은 제1 표시 기판(100)과 제2 표시 기판(200) 사이에 개재된다. 화소 전극(82)과 공통 전극(250) 사이의 전압차에 의해 투과율이 조절된다.
다음으로, 도 2, 도 3, 도 4 및 도 6 내지 도 13을 참조하여 본 발명의 제3 실시예에 따른 표시 기판의 제조 방법을 설명한다. 설명의 편의상, 이하에서는 상기 제1 실시예의 도면에 나타낸 각 부재와 동일 기능을 갖는 부재는 동일 부호로 나타내고, 따라서 그 설명은 생략하거나 간략화한다. 도 6은 본 발명의 제3 실시예에 따른 표시 기판의 제조 방법을 나타낸 순서도이고, 도 7a 내지 도 13은 본 발명의 제3 실시예에 따른 표시 기판의 제조 과정을 공정별로 나타낸 단면도이다.
먼저, 도 2 및 도 6 내지 도 7b를 참조하면, 표시 영역(PA) 및 주변 영역(SA)이 정의된 기판(10)을 제공한다(S1010). 상기 기판(10)의 표시 영역(PA) 상에 게이트 배선용 금속막(미도시)을 적층한 후, 이를 패터닝하여 게이트선(22), 게이트 전극(24), 스토리지 전극(27), 스토리지선(28)을 포함하는 게이트 배선(22, 26, 27, 28)을 형성한다. 이때, 게이트 배선용 금속막을 형성하기 위해 스퍼터링(sputtering)법을 이용할 수 있다. 스퍼터링은 예를 들어, 200℃ 이하의 저온 공정에서 수행될 수 있으며, 이러한 저온의 스퍼터링 방식으로 게이트 배선용 금속막을 형성함으로써 기판(10)의 열화를 방지할 수 있다. 이어서, 게이트 배선용 금속막 을 습식 식각 또는 건식 식각하여 패터닝하여, 게이트 배선(22, 26, 27, 28)을 형성한다. 습식 식각의 경우, 인산, 질산, 초산 등의 식각액을 사용할 수 있다.
이어서, 기판(10) 및 게이트 배선(22, 26, 27, 28) 상에 게이트 절연층(30)을 형성한다. 게이트 절연층(30)은 예를 들어, 플라즈마 강화 화학 기상 증착법(Plasma Enhanced CVD, PECVD) 또는 리액티브 스퍼터링(reactive sputtering)을 이용하여 질화 규소(SiNx) 또는 산화 규소(SiOx)를 기판(10) 및 게이트 배선(22, 26, 27, 28) 상에 증착하여 형성된다.
이어서, 게이트 절연층(30) 상에 예를 들어, 화학 기상 증착법(CVD)을 이용하여 비정질 실리콘(amorphous Silicon: 이하, a-Si) 및 n형 불순물이 고농도로 도핑된 비정질 실리콘을 순차적으로 증착하고 패터닝하여 반도체층(42) 및 오믹 콘택층(55, 56)을 표시 영역(PA) 상에 형성한다. 경우에 따라, 오믹 콘택층(55, 56)은 형성되지 않을 수 있다.
이어서, 기판(10) 전면 상에 데이터 배선(62, 65, 66, 67) 및 제1 및 제2 패드부(162, 164) 형성용 도전막(60)을 표시 영역(PA) 및 주변 영역(SA)상에 예를 들어, 화학 기상 증착법(CVD)을 이용하여 증착한다.
계속해서, 도 6, 도 8a 및 도 8b를 참조하면, 데이터 배선(62, 65, 66, 67) 및 제1 및 제2 패드부(162, 164) 형성용 도전막(60)을 패터닝한다. 상기 도전막(60)의 패터닝에 의해, 표시 영역(PA) 상에는 데이터 배선(62, 65, 66, 67)이 주변 영역(SA) 상에는 제1 및 패드부(162, 164)가 형성된다(S1020). 이때, 제1 패드부(162)와 제2 패드부(164)는 서로 소정 간격 이격되어 이웃하도록 형성된다.
계속해서, 도 9a 및 도 9b를 참조하면, 도 8a 및 도 8b의 결과물 상에 제1 패시베이션막(70)을 형성한다. 이때, 제1 패시베이션막(70)은 제1 및 제2 패드부(162, 164)와 데이터 배선(62, 65, 66, 67)을 덮도록 형성된다. 제1 패시베이션막(70)은 예를 들어, 화학 기상 증착법(CVD)을 이용하여 게이트 절연층(30)과 동일한 물질로 형성될 수 있다.
이어서, 제1 패시베이션막(70) 상에 제1 및 제2 패드부(162, 164)와 데이터 배선(62, 65, 66, 67)을 덮도록 제1 절연 물질막(80)을 형성한다. 제1 절연 물질막(80)은 예를 들어, 화학 기상 증착법(CVD) 또는 회전 코팅법등을 이용하여 형성될 수 있다. 이때, 제1 절연 물질막(80)은 네가티브형 또는 포지티브형 포토레지스트등으로 형성될 수 있으나 이에 한정되는 것은 아니다. 이때, 제1 패시베이션막(70)과 제1 절연 물질막(80)은 식각 선택비가 서로 다른 물질로 형성될 수 있다.
계속해서, 도 10을 참조하면, 제1 절연 물질막(80)을 노광시킨다. 한편, 제1 절연 물질막(80)의 형성 후 제1 절연 물질막(80)을 노광하기 전에 제1 절연 물질막(80)의 기계적 강도를 증가시키기 위하여 제1 절연 물질막(80)을 프리베이킹(prebaking)할 수 있다.
노광 공정에서는 예를 들어, 슬릿 또는 하프톤 마스크(400)가 사용될 수 있다. 상기 마스크(400)는 빛이 투과되는 투과영역(410)을 포함할 수 있다. 상기 마스크(400)의 투과영역(410)을 통과한 빛만이 제1 절연 물질막(80) 상에 조사된다. 이에 의해, 제1 절연 물질막(80)에 조사되는 빛의 노광 에너지가 조절될 수 있다. 이때, 제1 절연 물질막(80)은 제1 절연 물질막(80)의 최대 현상 속도의 0.25배 이하의 현상 속도를 갖도록 노광될 수 있다. 즉, 제1 절연 물질막(80)을 마스크 없이 노광하거나(제1 절연 물질막이 ‘포지티브형 포토레지스트’일 경우임), 제1 절연 물질막(80)상에 빛이 조사되는 것을 완전히 차단(제1 절연 물질막이 ‘네가티브형 포토레지스트’일 경우임)한 후에 제1 절연 물질막(80)을 현상할 때의 현상 속도를 최대 현상 속도라 하면, 제3 실시예에 따른 노광 공정에 의할 경우, 제1 절연 물질막(80)의 현상 속도가 상기 최대 현상 속도의 0.25배 이하가 되도록 한다는 것이다.
이때, 제1 절연 물질막(80)이 포지티브형 포토레지스트로 형성된다면, 제1 절연 물질막(80)을 노광시키는 노광 에너지는 제1 절연 물질막(80)이 최대 현상 속도를 가질 때의 노광 에너지의 50 내지 80% 수준이 되도록 한다. 반대로, 제1 절연 물질막(80)이 네가티브형 포토레지스트로 형성된다면, 제1 절연 물질막(80)의 노광 에너지는 제1 절연 물질막(80)을 노광하여 제1 절연 물질막의 화학적 변화가 최대로 발생되는 노광 에너지의 10 내지 30% 수준이 되도록 한다. 상술한 노광 공정에 의해, 제1 절연 물질막(80)은 이후의 현상 공정에 의해 제거되는 영역(80_2)과 잔류하는 영역(80_1)으로 나누어지게 된다.
한편, 노광 공정 전에 제1 절연 물질막(80)을 프리베이킹(prebaking)하면, 제1 절연 물질막(80)의 현상 속도는 기판(10)과 상대적으로 인접한 제1 절연 물질막(80)의 하부(82)에서 제1 절연 물질막(80)의 상부(83)로 갈수록 빨라진다. 즉, 현상시 제1 절연 물질막(80)의 하부(82)가 상부(83)에 비해 상대적으로 많이 잔류할 수 있다.
계속해서, 도 6 및 도 11을 참조하면, 노광된 제1 절연 물질막(80)을 현상하여 제2 절연 물질막(84)을 형성한다. 이때, 제2 절연 물질막(84)의 두께(t2)는 제1 및 제2 패드부(162, 164)의 두께(t1)보다 작거나 같게 되도록 형성할 수 있다. 이후, 제2 절연 물질막(84)을 경화하여 기계적 강도를 향상시켜 절연막(181)을 형성한다(S1030).
계속해서, 도 12를 참조하면, 제1 및 제2 패드부(162, 164) 상에 형성된 제1 패시베이션막(70)의 일부를 제거하여 제2 패시베이션막(171)을 형성한다. 즉, 제1 및 제2 패드부(162, 164)의 상면 및 측벽의 상부 일부 상에 형성된 제1 패시베이션막(70)을 제거한다. 이에 의해. 제1 및 제2 패드부(162, 164)의 상면 및 측벽의 상부 일부가 노출된다. 이때, 제2 패시베이션막(171)의 상부(173)에서 기판(10)까지의 거리는 절연막(181)의 상부(183)에서 기판(10)까지의 거리보다 짧게 형성될 수 있다. 이에 의해, 제1 패시베이션막(70)의 일부가 제거되면서, 제1 및 제2 패드부(162, 164)의 측벽 일부, 제2 패시베이션막(171)의 상부(173) 및 절연막(181)의 측벽으로 이루어진 홈(groove, 177)이 형성될 수 있다.
다음으로, 도 13을 참조하면, 표시 영역(PA)의 제2 패시베이션막(71) 및 절연막(81)에 박막 트랜지스터의 드레인 전극 확장부(67)를 노출시키는 콘택홀(77)을 형성한다.
계속해서, 도 3 및 도 6을 참조하면, 제1 및 제2 패드부(162, 164) 상에 제1 도전막(191)을 형성한다. 제1 도전막(191)은 예를 들어 스퍼터링을 이용하여 ITO를 제1 및 제2 패드부(162, 164) 상에 적층하여 형성된다. 이때, 절연막(181) 상에도 제2 도전막(192)이 형성되며, 상기 홈(177)에 의해 제1 도전막(191)과 제2 도전막(192)은 서로 불연속적으로 형성된다. 한편, 표시 영역(PA)에는 콘택홀(77)을 통해 드레인 전극 확장부(67)와 접촉되도록 화소 전극(92)을 형성한다.
다음으로, 도1 및 도 14 내지 도 16을 참조하여, 본 발명의 제4 실시예에 따른 표시 기판을 설명한다. 도 14는 본 발명의 제4 실시예에 따른 표시 기판의 평면도이고, 도 15는 도 14의 III-III’ 선을 따라 절단한 단면도이고, 도 16은 도 14의 IV-IV’ 선을 따라 절단한 단면도이다. 설명의 편의상, 상기 제1 실시예의 도면에 나타낸 각 부재와 동일 기능을 갖는 부재는 동일 부호로 나타내고, 따라서 그 설명은 생략한다.
도 1 및 도 14 내지 도 16을 참조하면, 본 발명의 제4 실시예에 따른 표시 기판(102)은 기판(10)의 표시 영역(PA) 상에 형성된 박막 트랜지스터와 주변 영역(SA)에 형성된 제1 및 제2 패드부(322, 324)를 포함한다. 한편, 설명의 편의상 표시 영역(PA) 상에 형성된 게이트 절연층의 도면부호를 ‘30’으로, 주변 영역(SA) 상에 형성된 게이트 절연층의 도면부호를 ‘331’로 한다. 또한, 표시 영역(PA) 상에 형성된 패시베이션막의 도면부호를 ‘71’로, 주변 영역(SA) 상에 형성된 패시베이션막의 도면부호를 ‘371’로 한다. 또한, 표시 영역(PA) 상에 형성된 절연막의 도면부호를 ‘81’로, 주변 영역(SA) 상에 형성된 절연막의 도면부호를 ‘381’로 한다.
한편, 제4 실시예에 따른 표시 영역(PA)에 형성된 박막 트랜지스터는 제1 실시예의 박막 트랜지스터와 실질적으로 동일한 것이므로, 반복되는 설명은 생략한다.
다음으로, 주변 영역(SA)에 형성된 패드부에 대해 설명한다.
기판(10) 상에는 제3 패드부(322) 및 이와 이웃하여 위치하는 제4 패드부(324)가 형성되어 있다. 제3 및 제4 패드부(322, 324)는 상술한 게이트 배선(22, 24)과 동일한 재질로 형성될 수 있다. 한편, 게이트선(22)은 제3 및 제4 패드부(322, 324)로부터 연장되어 형성될 수 있다. 즉, 제3 및 제4 패드부(322, 324)와 게이트선(22)은 전기적으로 연결될 수 있다. 이에 의해, 제3 및 제4 패드부(322, 324)에 외부의 전기 신호가 인가될 때, 제3 및 제4 패드부(322, 324)와 전기적으로 연결된 게이트선(22)을 통해 각 화소의 게이트 전극(24)으로 외부의 전기 신호가 전달될 수 있다.
제3 및 제4 패드부(322, 324)의 측벽의 일부 및 기판(10) 상에 게이트 절연층(331)이 형성되어 있다. 이때, 게이트 절연층(331)은 제3 및 제4 패드부(322, 324)의 측벽 중, 기판(10)과 인접한 영역의 측벽 상에 형성된다. 즉, 게이트 절연층(331)은 제3 및 제4 패드부(322, 324)의 측벽의 하부 상에 형성되어 있고, 제3 및 제4 패드부(322, 324)의 측벽의 상부 및 제3 및 제4 패드부(322, 324)의 상면 상에는 게이트 절연층(331)이 형성되어 있지 않다. 한편, 주변 영역(SA) 상의 게이트 절연층(331)은 표시 영역(PA) 상의 게이트 절연층(30)과 동일한 재질로 형성될 수 있다. 이때, 주변 영역(SA) 상의 게이트 절연층(331)은 표시 영역(PA) 상의 게이트 절연층(30)으로부터 연장될 수 있다.
게이트 절연층(331) 상에 패시베이션막(371)이 형성되어 있다. 한편, 패시베이션막(371)의 일부는 제3 및 제4 패드부(322, 324)의 측벽의 일부 상에 형성된다. 이때, 게이트 절연층(331)의 일부가 제3 및 제4 패드부(322, 324)의 측벽과 패시베이션막(371)의 일부 사이에 위치할 수 있다. 한편, 패시베이션막(371)은 제3 및 제4 패드부(322, 324)의 측벽 중, 기판(10)과 인접한 영역의 측벽 상에 형성된다. 즉, 패시베이션막(371)은 제3 및 제4 패드부(322, 324)의 측벽의 하부 상에 형성되어 있고, 제3 및 제4 패드부(322, 324)의 측벽의 상부 및 제3 및 제4 패드부(322, 324)의 상면 상에는 패시베이션막(371)이 형성되어 있지 않다. 한편, 주변 영역(SA) 상의 패시베이션막(371)은 표시 영역(PA) 상의 패시베이션막(71)과 동일한 재질로 형성될 수 있다. 또한, 주변 영역(SA) 상의 패시베이션막(371)은 표시 영역(PA) 상의 패시베이션막(71)으로부터 연장되어 형성될 수 있다.
제3 및 제4 패드부(322, 324) 사이 및 패시베이션막(371) 상에 절연막(381)이 형성되어 있다. 이때, 절연막(381)은 제3 및 제4 패드부(322, 324)의 측벽 상에 위치하는 패시베이션막(371) 상에도 형성될 수 있다. 이에 의해, 제3 및 제4 패드부(322, 324)와 절연막(381) 사이에 패시베이션막(371)의 일부가 위치할 수 있다. 또한, 제3 및 제4 패드부(322, 324)와 절연막(381) 사이에 게이트 절연층(331)의 일부가 위치할 수 있다.
한편, 패시베이션막(371)의 상부(373)에서 기판(10)까지의 거리(d5)는 절연막(381)의 상부(383)에서 기판(10)까지의 거리(d4)에 비하여 짧을 수 있다. 또한, 게이트 절연층(331)의 상부(333)에서 기판(10)까지의 거리(d3)은 절연막(381)의 상부(383)에서 기판(10)까지의 거리(d4)에 비하여 짧을 수 있다. 이에 의해, 제3 및 제4 패드부(322, 324)의 상면과 측벽의 상부가 노출될 수 있다.
한편, 제3 및 제4 패드부(322, 324)의 측벽 일부, 패시베이션막(371)의 상부(373), 게이트 절연층(331)의 상부(333) 및 절연막(381)의 측벽으로 이루어진 홈(groove, 377)이 형성될 수 있다.
절연막(381)은 제3 및 제4 패드부(322, 324)의 두께(t3) 보다 작거나 같은 두께(t4)를 갖도록 형성될 수 있다. 즉, 제3 및 제4 패드부(322, 324) 상에는 절연막(381)이 위치하지 않도록 형성될 수 있다. 이에 의해, 제3 및 제4 패드부(322, 324) 상에 절연막(381)이 위치함으로써 발생될 수 있는 절연막(381)의 리프팅(lifting)현상이 제거될 수 있다. 이때, 절연막(381)의 두께(t4)에 대한 제3 및 제4 패드부(322, 324)의 두께(t3)의 비는 1 내지 2일 수 있다. 여기서 상기 두께의 비가 1 미만이면, 제1 및 제2 패드부(322, 324) 상에 절연막(381)이 위치할 수 있으므로, 절연막(381)의 리프팅(lifting)현상이 제거되기 어렵다. 한편, 상기 두께의 비가 2를 초과하면, 절연막(381)의 리프팅(lifting)현상이 충분히 제거될 수 있으나, 절연막(381)의 두께(t4)를 조절하기 위한 공정시간이 길어질 수 있다. 한편, 제3 및 제4 패드부(322, 324)의 두께(t3)는 예를 들어, 8000Å 내지 10000Å일 수 있고, 절연막(381)의 두께(t4)는 예를 들어, 5000Å 내지 10000Å일 수 있다.
한편, 주변 영역(SA) 상의 절연막(381)은 표시 영역(PA) 상의 절연막(81)과 동일한 재질로 형성될 수 있다. 또한, 주변 영역(SA) 상의 절연막(381)은 표시 영역(PA) 상의 절연막(81)으로부터 연장되어 형성될 수 있다.
제3 및 제4 패드부(322, 324)의 상면 및 측벽의 일부 상에는 제1 도전막(391)이 형성되어 있다. 여기서, 제3 및 제4 패드부(322, 324)의 측벽의 일부는 상기 측벽 중 상부에 해당한다. 즉, 제1 도전막(391)은 제3 및 제4 패드부(322, 324)의 상면 및 측벽의 상부 일부를 감싸도록 형성될 수 있다. 한편, 절연막(381) 상에는 제2 도전막(392)이 형성되어 있다. 이때, 제1 도전막(391)과 제2 도전막(392)은 상기 홈(377)에 의해 불연속적으로 형성될 수 있다. 즉, 제1 도전막(391)과 제2 도전막(392)은 서로 단선되고, 제1 도전막(391)과 제2 도전막(392)은 전기적으로 절연되므로, 제1 패드부(322)의 제1 도전막(391)과 제2 패드부(324)의 제1 도전막(391)은 서로 단락(Short)되지 않을 수 있다. 한편, 제1 도전막(391) 및 제2 도전막(392)은 화소 전극(92)을 형성하는 물질과 동일한 물질로 형성될 수 있다.
다음으로, 도 17을 참조하여, 본 발명의 제5 실시예에 의한 표시 장치를 설명한다. 도 17은 본 발명의 제5 실시예에 의한 표시 장치의 단면도를 나타낸 것이다. 설명의 편의상, 상기 제1 및 제2 실시예의 도면에 나타낸 각 부재와 동일 기능을 갖는 부재는 동일 부호로 나타내고, 따라서 그 설명은 생략한다.
도 17을 참조하면, 본 발명의 제5 실시예에 따른 표시 장치(2)는 제1 표시 기판(102), 제2 표시 기판(200) 및 액정층(300)을 포함할 수 있다. 여기서, 제1 표시 기판(102)은 상기 설명한 제4 실시예에 따른 표시 기판(102)과 실질적으로 동일한 것으로 반복되는 설명은 생략하기로 한다. 또한, 제5 실시예에 따른 표시 장치(2)는 제2 실시예의 표시 장치(1)에 포함된 제1 표시 기판(101)을 달리할 뿐, 나머지 기술 구성은 실질적으로 동일하므로, 반복되는 설명은 생략하기로 한다.
다음으로, 도 6, 도 14 내지 도 16 및 도 18a 내지 도 22를 참조하여 본 발명의 제6 실시예에 따른 표시 기판의 제조 방법을 설명한다. 설명의 편의상, 이하에서는 상기 제4 실시예의 도면에 나타낸 각 부재와 동일 기능을 갖는 부재는 동일 부호로 나타내고, 따라서 그 설명은 생략하거나 간략화한다. 도 18a 내지 도 22는 본 발명의 제6 실시예에 따른 표시 기판의 제조 과정을 공정별로 나타낸 단면도이다.
먼저, 도 6 및 도 14, 도 18a 및 도 18b를 참조하면, 표시 영역(PA) 및 주변 영역(SA)이 정의된 기판(10)을 제공한다(S1010). 상기 기판(10)의 표시 영역(PA) 상에 게이트 배선용 금속막(미도시)을 적층한 후, 이를 패터닝하여 게이트선(22), 게이트 전극(24), 스토리지 전극(27), 스토리지선(28)을 포함하는 게이트 배선(22, 26, 27, 28)을 형성한다. 또한, 게이트 배선(22, 26, 27, 28) 형성시 주변 영역(SA) 상에 제3 및 제4 패드부(322, 324)를 형성한다(S1020). 이때, 제3 패드부(322)와 제4 패드부(324)는 서로 소정 간격 이격되어 이웃하도록 형성된다.
한편, 게이트 배선용 금속막을 형성하기 위해 스퍼터링(sputtering)법을 이용할 수 있다. 스퍼터링은 예를 들어, 200℃ 이하의 저온 공정에서 수행될 수 있으며, 이러한 저온의 스퍼터링 방식으로 게이트 배선용 금속막을 형성함으로써 기판(10)의 열화를 방지할 수 있다. 이어서, 이들 게이트 배선용 금속막을 습식 식각 또는 건식 식각하여 패터닝하여, 게이트 배선(22, 26, 27, 28)과 제3 및 제4 패드부(322, 324)를 형성한다. 습식 식각의 경우, 인산, 질산, 초산 등의 식각액을 사용할 수 있다.
이어서, 기판(10) 및 게이트 배선(22, 26, 27, 28)과 제3 및 제4 패드부(322, 324) 상에 게이트 절연층(30)을 형성한다. 게이트 절연층(30)은 예를 들어, 플라즈마 강화 화학 기상 증착법(Plasma Enhanced CVD, PECVD) 또는 리액티브 스퍼터링(reactive sputtering)을 이용하여 질화 규소(SiNx) 또는 산화 규소(SiOx)를 기판(10) 및 게이트 배선(22, 26, 27, 28)과 제3 및 제4 패드부(322, 324) 상에 증착하여 형성된다.
이어서, 게이트 절연층(30) 상에 예를 들어, 화학 기상 증착법(CVD)을 이용하여 비정질 실리콘(amorphous Silicon: 이하, a-Si) 및 n형 불순물이 고농도로 도핑된 비정질 실리콘을 순차적으로 증착하고 패터닝하여 반도체층(42) 및 오믹 콘택층(55, 56)을 표시 영역(PA) 상에 형성한다. 경우에 따라, 오믹 콘택층(55, 56)은 형성되지 않을 수 있다.
이어서, 기판(10) 전면 상에 데이터 배선(62, 65, 66, 67) 및 제1 및 제2 패드부(162, 164) 형성용 도전막(60)을 표시 영역(PA) 및 주변 영역(SA)상에 예를 들어, 화학 기상 증착법(CVD)을 이용하여 증착한다.
이어서, 데이터 배선(62, 65, 66, 67) 형성용 도전막(미도시)을 형성하고, 이를 패터닝하여 데이터 배선(62, 65, 66, 67)을 형성한다.
이어서, 제1 패시베이션막(70)을 형성한다. 이때, 제1 패시베이션막(70)은 데이터 배선(62, 65, 66, 67)을 덮도록 형성된다. 제1 패시베이션막(70)은 예를 들어, 화학 기상 증착법(CVD)을 이용하여 게이트 절연층(30)과 동일한 물질로 형성될 수 있다.
이어서, 제1 패시베이션막(70) 상에 제1 절연 물질막(80)을 형성한다. 제1 절연 물질막(80)은 예를 들어, 화학 기상 증착법(CVD) 또는 회전 코팅법등을 이용하여 형성될 수 있다. 이때, 제1 절연 물질막(80)은 네가티브형 또는 포지티브형 포토레지스트등으로 형성될 수 있으나 이에 한정되는 것은 아니다. 이때, 제1 패시베이션막(70)과 제1 절연 물질막(80)은 식각 선택비가 서로 다른 물질로 형성될 수 있다.
계속해서, 도 19를 참조하면, 제1 절연 물질막(80)을 노광시킨다. 한편, 제1 절연 물질막(80)의 형성 후 제1 절연 물질막(80)을 노광하기 전에, 제1 절연 물질막(80)의 기계적 강도를 증가시키기 위하여 제1 절연 물질막(80)을 프리베이킹(prebaking)할 수 있다.
노광 공정에서는 예를 들어, 슬릿 또는 하프톤 마스크(400)가 사용될 수 있다. 상기 마스크(400)는 빛이 투과되는 투과영역(410)을 포함할 수 있다. 상기 마스크(400)의 투과영역(410)을 통과한 빛만이 제1 절연 물질막(80) 상에 조사된다. 이에 의해, 제1 절연 물질막(80)에 조사되는 빛의 노광 에너지가 조절될 수 있다. 이때, 제1 절연 물질막(80)은 제1 절연 물질막(80)의 최대 현상 속도의 0.25배 이하의 현상 속도를 갖도록 노광될 수 있다. 즉, 제1 절연 물질막(80)을 마스크 없이 노광하거나(제1 절연 물질막이 ‘포지티브형 포토레지스트’일 경우임), 제1 절연 물질막(80)상에 빛이 조사되는 것을 완전히 차단(제1 절연 물질막이 ‘네가티브형 포토레지스트’일 경우임)한 후에 제1 절연 물질막(80)을 현상할 때의 현상 속도를 최대 현상 속도라 하면, 제6 실시예에 따른 노광 공정에 의할 경우, 제1 절연 물질막(80)의 현상 속도가 상기 최대 현상 속도의 0.25배 이하가 되도록 한다는 것이다.
이때, 제1 절연 물질막(80)이 포지티브형 포토레지스트로 형성된다면, 제1 절연 물질막(80)을 노광시키는 노광 에너지는 제1 절연 물질막(80)이 최대 현상 속도를 가질 때의 노광 에너지의 50 내지 80% 수준이 되도록 한다. 반대로, 제1 절연 물질막(80)이 네가티브형 포토레지스트로 형성된다면, 제1 절연 물질막(80)의 노광 에너지는 제1 절연 물질막(80)을 노광하여 제1 절연 물질막의 화학적 변화가 최대로 발생되는 노광 에너지의 10 내지 30% 수준이 되도록 한다. 상술한 노광 공정에 의해, 제1 절연 물질막(80)은 이후의 현상 공정에 의해 제거되는 영역(80_4)과 잔류하는 영역(80_3)으로 나누어지게 된다.
한편, 노광 공정 전에 제1 절연 물질막(80)을 프리베이킹(prebaking)하면, 제1 절연 물질막(80)의 현상 속도는 기판(10)과 상대적으로 인접한 제1 절연 물질막(80)의 하부(82)에서 제1 절연 물질막(80)의 상부(83)로 갈수록 빨라진다. 즉, 현상시 제1 절연 물질막(80)의 하부(82)가 상부(83)에 비해 상대적으로 많이 잔류할 수 있다.
계속해서, 도 6 및 도 20을 참조하면, 노광된 제1 절연 물질막(80)을 현상하여 제2 절연 물질막(84)을 형성한다. 이때, 제2 절연 물질막(84)의 두께(t4)는 제3 및 제4 패드부(322, 324)의 두께(t3)보다 작거나 같게 되도록 형성할 수 있다. 이후, 제2 절연 물질막(84)을 경화하여 기계적 강도를 향상시켜 절연막(381)을 형성한다(S1030).
계속해서, 도 21을 참조하면, 제3 및 제4 패드부(322, 324) 상에 형성된 제1 패시베이션막(70)의 일부를 제거하여 제2 패시베이션막(371)을 형성한다. 또한, 제3 및 제4 패드부(322, 324) 상에 형성된 게이트 절연층(30)의 일부를 제거하여 주변 영역(SA) 상의 게이트 절연층(331)을 형성한다.
즉, 제3 및 제4 패드부(322, 324)의 상면 및 측벽의 상부 일부 상에 형성된 제1 패시베이션막(70)을 제거한다. 또한, 제3 및 제4 패드부(322, 324)의 상면 및 측벽의 상부 일부 상에 형성된 게이트 절연층(30)을 제거한다. 이에 의해. 제3 및 제4 패드부(322, 324)의 상면 및 측벽의 상부 일부가 노출된다. 이때, 제2 패시베이션막(371)의 상부(373)에서 기판(10)까지의 거리(d5)는 절연막(381)의 상부(383)에서 기판(10)까지의 거리(d4)보다 짧게 형성될 수 있다. 또한, 게이트 절연층(331)의 상부(333)에서 기판(10)까지의 거리(d3)은 절연막(381)의 상부(383)에서 기판(10)까지의 거리(d4)에 비하여 짧게 형성될 수 있다.
한편, 제1 패시베이션막(70) 및 게이트 절연막(30)의 일부가 제거되면서, 제3 및 제4 패드부(322, 324)의 측벽 일부, 패시베이션막(371)의 상부(373), 게이트 절연층(331)의 상부(333) 및 절연막(381)의 측벽으로 이루어진 홈(groove, 377)이 형성될 수 있다.
다음으로, 도 22를 참조하면, 표시 영역(PA)의 제2 패시베이션막(71) 및 절연막(81)에 박막 트랜지스터의 드레인 전극 확장부(67)를 노출시키는 콘택홀(77)을 형성한다.
계속해서, 도 6 및 도 15를 참조하면, 제3 및 제4 패드부(322, 324) 상에 제1 도전막(391)을 형성한다. 제1 도전막(391)은 예를 들어 스퍼터링을 이용하여 ITO를 제3 및 제4 패드부(322, 324) 상에 적층하여 형성된다. 이때, 절연막(381) 상에도 제2 도전막(392)이 형성되며, 상기 홈(377)에 의해 제1 도전막(391)과 제2 도전막(392)은 서로 불연속적으로 형성된다.
한편, 표시 영역(PA)에는 콘택홀(77)을 통해 드레인 전극 확장부(67)와 접촉되도록 화소 전극(92)을 형성한다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
10: 기판 22: 게이트 선
24: 게이트 전극 30: 게이트 절연층
42: 반도체층 55, 56: 오믹 콘택층
62: 데이터선 65: 소스 전극
66: 드레인 전극 71, 171: 패시베이션막
81, 181: 절연막 92: 화소 전극
162: 제1 패드부 164: 제2 패드부

Claims (32)

  1. 표시 영역 및 주변 영역이 정의된 기판;
    상기 주변 영역 상에 형성된 제1 패드부;
    상기 제1 패드부와 이웃하여 형성된 제2 패드부;
    상기 제1 및 제2 패드부 사이에 형성되고, 상기 제1 및 제2 패드부의 두께 보다 작거나 같은 두께를 갖는 절연막; 및
    상기 제1 및 제2 패드부 상에 형성된 제1 도전막을 포함하되,
    상기 제1 및 제2 패드부의 상면과 상기 절연막은 중첩되지 않는 표시 기판.
  2. 제1 항에 있어서,
    상기 절연막의 두께에 대한 상기 제1 및 제2 패드부의 두께의 비는 1 내지 2인 표시 기판.
  3. 제1 항에 있어서,
    상기 제1 및 제2 패드부의 측벽의 일부 상에 형성된 패시베이션막을 더 포함하는 표시 기판.
  4. 제3 항에 있어서,
    상기 패시베이션막의 상부에서 상기 기판까지의 거리가 상기 절연막의 상부에서 상기 기판까지의 거리보다 짧은 표시 기판.
  5. 제3 항에 있어서,
    상기 절연막 상에 형성된 제2 도전막을 더 포함하되, 상기 제1 도전막과 상기 제2 도전막은 불연속적인 표시 기판.
  6. 제5 항에 있어서,
    상기 제1 도전막은 상기 제1 및 제2 패드부의 상면과 측벽의 상부 일부 상에 위치하는 표시 기판.
  7. 제1 항에 있어서,
    상기 제1 및 제2 패드부의 측벽의 일부 상에 형성된 게이트 절연층을 더 포함하는 표시 기판.
  8. 제7 항에 있어서,
    상기 게이트 절연층의 상부에서 상기 기판까지의 거리가 상기 절연막의 상부에서 상기 기판까지의 거리보다 짧은 표시 기판.
  9. 제7 항에 있어서,
    상기 게이트 절연층과 상기 절연막 사이에 개재된 패시베이션막을 더 포함하는 표시 기판.
  10. 제9 항에 있어서,
    상기 패시베이션막의 일부는 상기 제1 및 제2 패드부의 측벽의 일부와 중첩되는 표시 기판.
  11. 제10 항에 있어서,
    상기 패시베이션막의 상부에서 상기 기판까지의 거리가 상기 절연막의 상부에서 상기 기판까지의 거리보다 짧은 표시 기판.
  12. 제9 항에 있어서,
    상기 절연막 상에 형성된 제2 도전막을 더 포함하되, 상기 제1 도전막과 상기 제2 도전막은 불연속적인 표시 기판.
  13. 제12 항에 있어서,
    상기 제1 도전막은 상기 제1 및 제2 패드부의 상면과 측벽의 상부 일부 상에 위치하는 표시 기판.
  14. 표시 영역 및 주변 영역이 정의된 기판을 제공하는 단계;
    상기 주변 영역 상에 제1 패드부 및 이와 이웃하는 제2 패드부를 형성하는 단계;
    상기 제1 및 제2 패드부 사이에 위치하고, 상기 제1 및 제2 패드부의 두께보다 작거나 같은 두께를 갖도록 절연막을 형성하는 단계; 및
    상기 제1 및 제2 패드부 상에 제1 도전막을 형성하는 단계를 포함하되,
    상기 제1 및 제2 패드부의 상면과 상기 절연막은 중첩되지 않는 표시 기판의 제조 방법.
  15. 제14 항에 있어서,
    상기 절연막을 형성하는 단계는,
    상기 제1 및 제2 패드부를 덮도록 제1 절연 물질막을 형성하는 단계와, 상기 제1 절연 물질막을 노광하는 단계와, 노광된 상기 제1 절연 물질막을 현상하여 상기 제1 및 제2 패드부의 두께보다 작거나 같은 두께를 갖도록 제2 절연 물질막을 형성하는 단계를 포함하는 표시 기판의 제조 방법.
  16. 제15 항에 있어서,
    상기 노광하는 단계에서, 상기 제1 절연 물질막은 상기 제1 절연 물질막의 최대 현상 속도의 0.25배 이하의 현상 속도를 갖도록 노광되는 표시 기판의 제조 방법.
  17. 제16 항에 있어서,
    상기 제1 절연 물질막은 포지티브형 포토레지스트 또는 네가티브형 포토레지스트로 형성되는 표시 기판의 제조 방법.
  18. 제16 항에 있어서,
    상기 노광하는 단계에서, 상기 제1 절연 물질막은 하프톤(Half tone) 마스크 또는 슬릿(Slit) 마스크에 의해 노광되는 표시 기판의 제조 방법.
  19. 제16 항에 있어서,
    상기 노광하는 단계 이전에, 상기 제1 절연 물질막을 프리베이킹(Prebaking)하는 단계를 더 포함하는 표시 기판의 제조 방법.
  20. 제19 항에 있어서,
    상기 제1 절연 물질막의 현상 속도는 상기 기판과 상대적으로 인접한 상기 제1 절연 물질막의 하부에서 상기 제1 절연 물질막의 상부로 갈수록 빨라지는 표시 기판의 제조 방법.
  21. 제15 항에 있어서,
    상기 제2 절연 물질막을 경화시키는 단계를 더 포함하는 표시 기판의 제조 방법.
  22. 제14 항에 있어서,
    상기 절연막을 형성하는 단계 이전에, 상기 제1 및 제2 패드부 상에 제1 패시베이션막을 형성하는 단계를 더 포함하는 표시 기판의 제조 방법.
  23. 제22 항에 있어서,
    상기 제1 도전막을 형성하는 단계 이전에, 상기 제1 패시베이션막을 식각하여 상기 제1 및 제2 패드부의 상면과 측벽의 일부를 노출시키는 제2 패시베이션막을 형성하는 단계를 더 포함하는 표시 기판의 제조 방법.
  24. 제23 항에 있어서,
    상기 제2 패시베이션막의 상부에서 상기 기판까지의 거리가 상기 절연막의 상부에서 상기 기판까지의 거리보다 짧게 형성되는 표시 기판의 제조 방법.
  25. 제23 항에 있어서,
    상기 제1 도전막을 형성하는 단계는, 상기 절연막 상에 제2 도전막이 형성되는 것을 포함하는 표시 기판의 제조 방법.
  26. 제25 항에 있어서,
    상기 제1 도전막과 상기 제2 도전막은 불연속적으로 형성되는 표시 기판의 제조 방법.
  27. 제14 항에 있어서,
    상기 절연막을 형성하는 단계 이전에, 상기 제1 및 제2 패드부 상에 순차적으로 게이트 절연층 및 패시베이션막을 형성하는 단계를 더 포함하는 표시 기판의 제조 방법.
  28. 제27 항에 있어서,
    상기 제1 도전막을 형성하는 단계 이전에, 상기 게이트 절연층 및 상기 패시베이션막을 식각하여 상기 제1 및 제2 패드부의 상면의 전부와 측벽의 일부를 노출시키는 단계를 더 포함하는 표시 기판의 제조 방법.
  29. 제28 항에 있어서,
    식각된 상기 게이트 절연층 상부에서 상기 기판까지의 거리가 상기 절연막의 상부에서 상기 기판까지의 거리보다 짧게 형성되는 표시 기판의 제조 방법.
  30. 제29 항에 있어서,
    식각된 상기 패시베이션막의 상부에서 상기 기판까지의 거리가 상기 절연막의 상부에서 상기 기판까지의 거리보다 짧게 형성되는 표시 기판의 제조 방법.
  31. 제28 항에 있어서,
    상기 제1 도전막을 형성하는 단계는, 상기 절연막 상에 제2 도전막이 형성되는 것을 포함하는 표시 기판의 제조 방법.
  32. 제31 항에 있어서,
    상기 제1 도전막과 상기 제2 도전막은 불연속적으로 형성되는 표시 기판의 제조 방법.
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