KR20200047832A - 표시 장치 및 이의 제조 방법 - Google Patents

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Abstract

표시 장치는 표시 영역 및 패드 영역을 포함하는 베이스 기판, 상기 베이스 기판 상에 상기 표시 영역 내에 배치되는 박막 트랜지스터, 상기 베이스 기판 및 상기 박막 트랜지스터 상에 배치되는 절연층, 상기 절연층 상에 배치되고, 상기 패드 영역 내에 배치되는 패드 전극을 포함하는 도전 패턴층, 및 상기 절연층 상에 배치되고, 상기 패드 전극의 상면을 노출하고, 상기 패드 전극의 가장자리를 커버하는 비아 절연층을 포함한다. 상기 패드 영역에는, 상기 절연층 상에 깊이를 갖는 그루브가 형성되어, 상기 패드 전극은 상기 그루브 내에 배치된다.

Description

표시 장치 및 이의 제조 방법{DISPLAY APPARATUS AND METHOD OF MANUFACTURING THE SAME}
본 발명은 표시 장치 및 상기 표시 장치의 제조 방법에 관한 것으로, 보다 상세하게는 불량 발생을 줄이고, 표시 품질이 향상된 표시 장치 및 상기 표시 장치의 제조 방법에 관한 것이다.
최근 들어, 기술의 발전에 힘입어 소형, 경량화 되면서 성능은 더욱 뛰어난 디스플레이 제품들이 생산되고 있다. 지금까지 디스플레이 장치에는 기존 브라운관 텔레비전(cathode ray tube: CRT)이 성능이나 가격 면에서 많은 장점을 가지고 널리 사용되었으나, 소형화 또는 휴대성의 측면에서 CRT의 단점을 극복하고, 소형화, 경량화 및 저전력 소비 등의 장점을 갖는 표시 장치, 예를 들면 플라즈마 표시 장치, 액정 표시 장치 및 유기 발광 표시 장치 등이 주목을 받고 있다.
상기 표시 장치는 복수의 도전 패턴 층 및 복수의 절연층 등의 구조물을 포함하는데, 구조상의 문제, 공정상의 문제등에 의해, 상기 구조물의 파손 등에 의한 불량이 발생할 수 있으며, 이에 따른 표시 품질의 저하 문제가 발생할 수 있다.
이에 본 발명의 기술적 과제는 이러한 점에서 착안된 것으로, 본 발명의 목적은 불량 발생을 줄이고, 표시 품질이 향상된 표시 장치를 제공하는 것이다.
본 발명의 다른 목적은 상기 표시 장치의 제조 방법을 제공하는 것이다.
상기한 본 발명의 목적을 실현하기 위한 일 실시예에 따른 표시 장치는 표시 영역 및 패드 영역을 포함하는 베이스 기판, 상기 베이스 기판 상에 상기 표시 영역 내에 배치되는 박막 트랜지스터, 상기 베이스 기판 및 상기 박막 트랜지스터 상에 배치되는 절연층, 상기 절연층 상에 배치되고, 상기 패드 영역 내에 배치되는 패드 전극을 포함하는 도전 패턴층, 및 상기 절연층 상에 배치되고, 상기 패드 전극의 상면을 노출하고, 상기 패드 전극의 가장자리를 커버하는 비아 절연층을 포함한다. 상기 패드 영역에는, 상기 절연층 상에 깊이를 갖는 그루브가 형성되어, 상기 패드 전극은 상기 그루브 내에 배치된다.
본 발명의 일 실시예에 있어서, 상기 도전 패턴층의 두께는 상기 깊이 보다 클 수 있다.
본 발명의 일 실시예에 있어서, 상기 절연층은 무기 절연 물질을 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 비아 절연층은 유기 절연 물질을 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 비아 절연층은 상기 표시 영역에서 제1 높이를 갖고, 상기 패드 영역에서 상기 제1 높이 보다 작은 제2 높이를 가질 수 있다.
본 발명의 일 실시예에 있어서, 상기 그루브는 상기 절연층의 상면 상에서 제1 폭을 갖고, 상기 패드 전극은 상기 제1 폭 보다 작은 제2 폭을 가질 수 있다.
본 발명의 일 실시예에 있어서, 상기 박막 트랜지스터는 상기 베이스 기판 상에 배치되는 액티브 패턴, 상기 액티브 패턴 상에 배치되는 게이트 전극, 및 상기 도전 패턴층에 포함되는 소스 전극 및 드레인 전극을 더 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 비아 절연층 상에 배치되고, 상기 드레인 전극과 전기적으로 연결되는 발광 구조물을 더 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 표시 장치는 상기 절연층과 상기 베이스 기판 상에 배치되는 제1 게이트 절연층, 상기 게이트 절연층과 상기 절연층 사이에 배치되고, 상기 패드 영역에 배치되는 제1 신호 라인을 포함하는 제1 게이트 패턴을 더 포함할 수 있다. 상기 제1 신호 라인 상의 상기 절연층의 두께는 상기 제1 신호 라인과 인접하는 부분의 상기 절연층의 두께보다 얇을 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 신호 라인 상의 상기 절연층의 상면은 평평할 수 있다.
본 발명의 일 실시예에 있어서, 상기 표시 장치는 상기 절연층과 상기 베이스 기판 사이에 배치되는 게이트 절연층을 더 포함하고, 상기 절연층의 상기 그루브는 상기 게이트 절연층을 노출하는 개구일 수 있다.
본 발명의 일 실시예에 있어서, 상기 패드 영역에서, 상기 비아 절연층의 두께는 0.2 um(마이크로미터) 내지 1.1 um 일 수 있다.
본 발명의 일 실시예에 있어서, 상기 패드 전극의 두께는 0.2um 내지 1.2um 일 수 있다.
본 발명의 일 실시예에 있어서, 상기 절연층은 서로 다른 물질로 형성된 복수의 층을 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 표시 장치는 상기 패드 전극 상에 배치되고, 도전볼을 포함하는 도전성 필름, 및 상기 도전성 필름 상에 배치되어, 상기 패드 전극과 전기적으로 연결되는 구동부를 포함할 수 있다.
상기한 본 발명의 목적을 실현하기 위한 일 실시예에 따른 표시 장치의 제조 방법은 표시 영역 및 패드 영역을 포함하는 베이스 기판 상에 박막 트랜지스터의 액티브 패턴을 형성하는 단계, 상기 액티브 패턴 상에 절연층을 형성하는 단계, 상기 절연층에 상기 액티브 패턴을 노출하는 콘택홀 및 상기 패드 영역 내에 그루브를 형성하는 단계, 상기 콘택홀 내에 형성되는 드레인 전극 및 상기 그루브 상에 형성되는 패드 전극을 포함하는 도전 패턴층을 형성하는 단계, 및 상기 절연층 상에 상기 드레인 전극 및 상기 패드 전극을 노출하는 비아 절연층을 형성하는 단계를 포함한다.
본 발명의 일 실시예에 있어서, 상기 제조 방법은 상기 비아 절연층 상에 상기 드레인 전극과 전기적으로 연결되는 제1 전극을 형성하는 단계, 상기 제1 전극 상에 발광층을 형성하는 단계, 및 상기 발광층 상에 제2 전극을 형성하는 단계를 더 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 제조 방법은 상기 절연층을 형성하기 전에 상기 베이스 기판 상에 게이트 절연층을 형성하는 단계를 더 포함할 수 있다. 상기 절연층의 상기 그루브는 상기 게이트 절연층을 노출하는 개구일 수 있다.
본 발명의 일 실시예에 있어서, 상기 제조 방법은 상기 절연층을 형성하는 단계 전에, 상기 베이스 기판상에 게이트 전극 및 신호 배선을 포함하는 게이트 패턴을 형성하는 단계를 더 포함할 수 있다. 상기 콘택홀 및 상기 그루브를 형성하는 단계에서, 상기 신호 배선 상에 상기 절연층의 상면이 형성하는 단차를 추가적으로 제거할 수 있다.
본 발명의 일 실시예에 있어서, 상기 그루브는 상기 절연층의 상면 상에서 제1 폭을 갖도록 형성되고, 상기 패드 전극은 상기 제1 폭 보다 작은 제2 폭을 갖도록 형성될 수 있다.
본 발명의 실시예들에 따르면, 표시 장치의 상기 패드 영역에는, 절연층 상에 깊이를 갖는 그루브가 형성되고, 상기 패드 전극은 상기 그루브 내에 배치되므로, 상기 패드 전극과 상기 절연층 간의 단차가 줄어들 수 있다. 상기 단차에 의해, 상기 절연층 상의 비아 절연층에 가해지는 스트레스(stress)가 상기 그루브가 형성되지 않은 경우에 비해, 줄어들며, 이에 따라, 상기 패드 전극 주변의 상기 비아 절연층이 파손되거나 들뜨는 문제를 방지할 수 있다.
다만, 본 발명의 효과는 상기 효과들로 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
도 1은 본 발명의 일 실시예에 따른 표시 장치의 평면도이다.
도 2는 도 1의 I-I'선 및 II-II'선 을 따라 절단한 표시 장치의 단면도이다.
도 3는 도 1의 표시 장치의 패드 전극에 도전성 필름에 의해 구동부가 연결된 상태를 나타낸 단면도이다.
도 4는 본 발명의 일 실시예에 따른 표시 장치의 표시 영역 및 패드 영역의 단면도이다.
도 5는 본 발명의 일 실시예에 따른 표시 장치의 표시 영역 및 패드 영역의 단면도이다.
도 6은 본 발명의 일 실시예에 따른 표시 장치의 표시 영역 및 패드 영역의 단면도이다.
도 7은 본 발명의 일 실시예에 따른 표시 장치의 표시 영역 및 패드 영역의 단면도이다.
도 8은 본 발명의 일 실시예에 따른 표시 장치의 표시 영역 및 패드 영역의 단면도이다.
도 9a 내지 도 9e는 도 2의 표시 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 10a 내지 도 10c는 도 4의 표시 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 11a 내지 도 11d는 도 5의 표시 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 12a 내지 도 12d는 도 6의 표시 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 13a 내지 도 13c는 도 8의 표시 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 14은 본 발명의 실시예들에 따른 전자 기기를 나타내는 블록도이다.
도 15a는 도 14의 전자 기기가 텔레비전으로 구현된 일 예를 나타내는 도면이다.
도 15b는 도 14의 전자 기기가 스마트폰으로 구현된 일 예를 나타내는 도면이다.
이하, 도면들을 참조하여 본 발명의 바람직한 실시예들을 보다 상세하게 설명하기로 한다.
도 1은 본 발명의 일 실시예에 따른 표시 장치의 평면도이다.
도 1을 참조하면, 상기 표시 장치는 영상이 표시 되는 표시 영역(DA), 상기 표시 영역(DA)에 인접하고 상기 표시 영역(DA)을 둘러싸는 비표시 영역인 주변 영역(PA), 상기 주변 영역(PA)의 일측에 인접하는 패드 영역(PADA) 및 상기 주변 영역(PA)과 상기 패드 영역(PADA) 사이의 폴딩 영역(FA)을 포함할 수 있다.
상기 표시 영역(DA)은 제1 방향(D1) 및 상기 제1 방향(D1)과 수직한 제2 방향(D2)이 이루는 평면 상에 배치될 수 있다. 본 실시예에 있어서, 상기 표시 영역(DA)은 직사각형 형태인 것으로 도시되었으나, 이에 한정되지 않는다. 상기 표시 영역은 원형, 타원형, 다각형, 모서리가 라운드된 다각형 등 다양한 형태를 가질 수 있다.
상기 표시 영역(DA)에는 영상을 표시 하기 위한 매트릭스 형태로 배치되고 박막 트랜지스터를 포함하는 복수의 화소들 및 신호 배선들이 배치될 수 있다.
상기 주변 영역(PA)은 비표시 영역으로, 상기 표시 영역(DA)에 인접하여, 상기 표시 영역(DA)의 가장자리를 둘러쌀 수 있다. 상기 주변 영역(PA)에는 상기 표시 영역(DA)의 상기 화소들을 구동하기 위한 회로 구조가 형성될 수 있다.
상기 패드 영역(PADA)에는 패드부(PAD)가 배치될 수 있다. 상기 패드부(PAD)는 상기 표시 장치에 구동 신호, 전압 등을 인가하는 구동부(도 3의 DR 참조)가 전기적으로 연결되기 위한 복수의 패드 전극(도 3의 PADE 참조)들을 포함할 수 있다.
상기 폴딩 영역(FA)은 상기 표시 장치가 구부러지는 부분으로, 상기 표시 장치는 가요성 기판을 포함하여, 상기 폴딩 영역(FA)이 구부러 질 수 있다. 이에 따라 상기 패드 영역(PADA)이 상기 표시 영역(DA)의 후면부에 배치되어 베젤(bezel) 폭을 줄일 수 있다.
도 2는 도 1의 I-I'선 및 II-II'선 을 따라 절단한 표시 장치의 단면도이다. 상기 I-I'선을 따라 절단한 단면도는 상기 표시 장치의 상기 표시 영역(DA)의 단면도이며, 상기 II-II'선 을 따라 절단한 단면도는 상기 표시 장치의 상기 패드 영역(PADA)의 단면도이다.
상기 도 1 및 2를 참조하면, 상기 표시 장치는 베이스 기판(100), 박막 트랜지스터(TFT), 절연층(140), 도전 패턴층, 비아 절연층(150), 발광 구조물(180), 화소 정의막(PDL), 및 박막 봉지층(TFE)을 포함할 수 있다.
상기 베이스 기판(100)은 투명한 또는 불투명한 재료로 구성될 수 있다. 예를 들면, 상기 베이스 기판(100)은 석영 기판, 합성 석영(synthetic quartz) 기판, 불화칼슘 기판, 불소가 도핑된 석영(F-doped quartz) 기판, 소다라임(sodalime) 유리 기판, 무알칼리(non-alkali) 유리 기판 등을 포함할 수 있다. 선택적으로, 상기 베이스 기판(100)은 연성을 갖는 투명 수지 기판으로 이루어질 수도 있다. 상기 베이스 기판(100)으로 이용될 수 있는 투명 수지 기판의 예로는 폴리이미드 기판을 들 수 있다. 이러한 경우, 상기 폴리이미드 기판은 제1 폴리이미드층, 배리어 필름층, 제2 폴리이미드층 등으로 구성될 수 있다. 예를 들면, 상기 폴리이미드 기판은 경질의 유리 기판 상에 제1 폴리이미드층, 배리어 필름층 및 제2 폴리이미드층이 적층된 구성을 가질 수 있다.
상기 박막 트랜지스터(TFT)가 상기 베이스 기판(100) 상에 상기 표시 영역(DA) 내에 배치될 수 있다. 상기 박막 트랜지스터(TFT)는 비정질 실리콘 박막 트랜지스터, 폴리 실리콘(poly-Si) 박막 트랜지스터, 산화물 박막 트랜지스터 등일 수 있다.
상기 절연층(140)이 상기 박막 트랜지스터(TFT)가 배치된 상기 베이스 기판(100) 상에 배치될 수 있다. 상기 절연층(140)은 상기 베이스 기판(100) 상에서 상기 박막 트랜지스터(TFT)를 충분히 덮을 수 있으며, 박막 트랜지스터(TFT) 주위에 단차를 생성시키지 않고 실질적으로 평탄한 상면을 가질 수 있다. 이와는 달리, 상기 절연층(140)은 상기 베이스 기판(100) 상에서 상기 박막 트랜지스터(TFT)를 덮으며, 상기 박막 트랜지스터(TFT)의 프로파일을 따라 실질적으로 동일한 두께로 배치될 수도 있다. 상기 절연층(140)은 실리콘 화합물, 금속 산화물 등의 무기 절연 물질을 포함할 수 있다.
상기 도전 패턴층은 상기 절연층(140) 상에 배치될 수 있다. 상기 도전 패턴층은 상기 표시 영역(DA) 내에 상기 박막 트랜지스터(TFT)와 전기적으로 연결되는 드레인 전극(DE) 및 상기 패드 영역(PADA)에 배치되는 패드 전극(PADE)을 포함할 수 있다. 상기 패드 전극(PADE)의 두께는 0.2um(마이크로미터) 내지 1.2um 일 수 있다.
예를 들어, 상기 드레인 전극(DE)은 상기 절연층(140)을 통해 형성되는 컨택홀을 통해 상기 박막 트랜지스터(TFT)의 액티브 패턴에 전기적으로 연결될 수 있다.
상기 절연층(140)의 상면에는 깊이(t1)를 갖는 그루브(GR)이 형성될 수 있다. 즉, 상기 그루브(GR)는 상기 절연층(140)의 상면으로부터 상기 깊이(t1)만큼 함몰될 수 있다. 상기 그루브(GR) 내에 상기 패드 전극(PADE)이 배치될 수 있다. 여기서 상기 패드 전극(PADE)의 두께(t2)는 상기 깊이(t1)보다 클 수 있다. 따라서, 상기 패드 전극(PADE) 전극의 상면은 인접하는 상기 절연층(140)의 상면 보다 상기 두께(t2)와 상기 깊이(t1)의 차이만큼 상기 절연층(140)의 상면으로부터 돌출되어 단차를 형성할 수 있다.
상기 비아 절연층(150)은 상기 도전 패턴층이 배치된 상기 절연층(140) 상에 배치될 수 있다. 상기 비아 절연층(150)은 상기 패드 전극(PADE)의 상면을 노출하고, 상기 패드 전극(PADE)의 가장자리를 커버할 수 있다. 상기 비아 절연층(150)은 단층 구조로 형성될 수 있지만, 적어도 2이상의 절연막들을 포함하는 다층 구조로 형성될 수도 있다. 상기 비아 절연층(150)은 포토레지스트, 아크릴계 수지, 폴리이미드계 수지, 폴리아미드계 수지, 실록산계(siloxane-based) 수지 등의 유기 물질을 사용하여 형성될 수 있다.
상기 비아 절연층(150)은 상기 표시 영역(DA)에서 제1 높이(h1)를 갖고, 상기 패드 영역(PADA)에서 상기 제1 높이(h1) 보다 작은 제2 높이(h2)를 가질 수 있다. 즉, 상기 비아 절연층(150)은 상기 표시 영역(DA)에서는 충분한 두께를 갖고, 상기 패드 영역(PADA)에서는 필요로 하는 최소한의 두께를 갖도록 구성하여, 상기 패드 전극(PADE)과 도전성 필름(도 3의 ACF 참조)의 접착성을 향상시킬 수 있다. 상기 패드 영역(PADA)에서 상기 비아 절연층(150)의 두께가 너무 두꺼운 경우, 상기 패드 전극(PADE)과 상기 도전성 필름의 접착성이 좋지 못하고, 상기 비아 절연층(150)의 두께가 너무 얇은 경우, 상기 패드 전극(PADE)의 가장자리 부분에 들뜸이 발생할 수 있다. 예를 들면, 상기 비아 절연층(150)의 상기 제2 높이(h2)는 0.2 um(마이크로미터) 내지 1.1 um 일 수 있다.
또한, 본 실시예에 있어서, 상기 비아 절연층(150)은 상기 표시 영역(DA)과 상기 패드 영역(PADE)에서 그 두께가 다른 것으로 설명되었으나, 필요에 따라 동일하게 형성될 수 도 있다.
상기 발광 구조물(180)은 제1 전극(181), 발광층(182) 및 제2 전극(183)을 포함할 수 있다.
상기 제1 전극(181)은 상기 비아 절연층(150) 상에 배치될 수 있다. 상기 표시 장치의 발광 방식에 따라, 상기 제1 전극(181)은 반사성을 갖는 물질 또는 투광성을 갖는 물질을 사용하여 형성될 수 있다. 예시적인 실시예들에 있어서, 상기 제1 전극(181)은 금속막, 합금막, 금속 질화물막, 도전성 금속 산화물막 및/또는 투명 도전성 물질막을 포함하는 단층 구조 또는 다층 구조로 형성될 수 있다.
상기 화소 정의막(PDL)은 상기 제1 전극(181)이 배치된 상기 비아 절연층(150) 상에 배치될 수 있다. 상기 화소 정의막(PDL)은 유기 물질, 무기 물질 등을 사용하여 형성될 수 있다. 예를 들면, 상기 화소 정의막(PDL)은 포토레지스트, 폴리아크릴계 수지, 폴리이미드계 수지, 아크릴계 수지, 실리콘 화합물 등을 사용하여 형성될 수 있다. 예시적인 실시예들에 따르면, 상기 화소 정의막(PDL)을 식각하여 상기 제1 전극(181)을 부분적으로 노출시키는 개구(opening)를 형성할 수 있다. 이러한 상기 화소 정의막(PDL)의 개구에 의해 상기 표시 장치의 발광 영역과 비발광 영역이 정의될 수 있다. 예를 들면, 상기 화소 정의막(PDL)의 개구가 위치하는 부분이 상기 발광 영역에 해당될 수 있으며, 상기 비발광 영역은 상기 화소 정의막(PDL)의 개구에 인접하는 부분에 해당될 수 있다.
상기 발광층(182)은 상기 화소 정의막(PDL)의 개구를 통해 노출되는 상기 제1 전극(181)상에 배치될 수 있다. 또한, 상기 발광층(182)은 상기 화소 정의막(PDL)의 상기 개구의 측벽 상으로 연장될 수 있다. 예시적인 실시예들에 있어서, 상기 발광층(182)은 유기 발광층(EL), 정공 주입층(HIL), 정공 수송층(HTL), 전자 수송층(ETL), 전자 주입층(EIL) 등을 포함하는 다층 구조를 가질 수 있다. 다른 실시예에서, 상기 유기 발광층을 제외하고, 상기 정공 주입층, 상기 정공 수송층, 상기 전자 수송층 및 상기 전자 주입층 등은 복수의 화소들에 대응되도록 공통적으로 형성될 수 있다. 상기 발광층(182)의 유기 발광층은 상기 표시 장치의 각 화소에 따라 적색광, 녹색광, 청색광 등과 같은 서로 상이한 색광들을 발생시킬 수 있는 발광 물질들을 사용하여 형성될 수 있다. 다른 예시적인 실시예들에 따르면, 상기 발광층(182)의 유기 발광층은 적색광, 녹색광, 청색광 등의 상이한 색광들을 구현할 수 있는 복수의 발광 물질들이 적층되어 백색광을 발광하는 구조를 가질 수도 있다. 이때, 상기 발광 구조물들은 복수의 화소들에 대응되도록 공통적으로 형성되고, 상기 컬러 필터층에 의해 각각의 화소들이 구분될 수 있다.
상기 제2 전극(183)은 상기 화소 정의막(PDL) 및 상기 발광층(182) 상에 배치될 수 있다. 상기 표시 장치의 발광 방식에 따라, 상기 제2 전극(183)은 투광성을 갖는 물질 또는 반사성을 갖는 물질을 포함할 수 있다. 예시적인 실시예들에 있어서, 상기 제2 전극(183)도 금속막, 합금막, 금속 질화물막, 도전성 금속 산화물막 및/또는 투명 도전성 물질막을 포함하는 단층 구조 또는 다층 구조로 형성될 수 있다.
상기 박막 봉지층(TFE)이 상기 제2 전극(183) 상에 배치될 수 있다. 상기 박막 봉지층(TFE)은 외부의 습기 및 산소의 침투를 방지할 수 있다. 상기 박막 봉지층(TFE)은 적어도 하나의 유기층과 적어도 하나의 무기층을 구비할 수 있다. 적어도 하나의 유기층과 적어도 하나의 무기층은 서로 교번적으로 적층될 수 있다. 예를 들면, 상기 박막 봉지층(TFE)은 두 개의 무기층과 이들 사이의 한개의 유기층을 포함할 수 있으나, 이에 제한되지 않는다. 다른 실시예에 있어서, 상기 박막 봉지층 대신 외기 및 수분이 상기 표시 장치 내부로 침투하는 것을 차단하기 위한 밀봉기판이 제공될 수 있다.
도 3는 도 1의 표시 장치의 패드 전극에 도전성 필름에 의해 구동부가 연결된 상태를 나타낸 단면도이다.
도 1 및 3을 참조하면, 상기 표시 장치의 상기 패드 전극(PADE) 및 상기 비아 절연층(150) 상에 도전성 필름(ACF)이 배치될 수 있다. 상기 도전성 필름(ACF)은 도전볼(B)을 포함하는 이방성 도전 접착 필름(anisotropic conductive film)일 수 있다.
상기 도전성 필름(ACF) 상에 상기 패드 전극(PADE)과 전기적으로 연결되는 구동부(DR)가 배치될 수 있다. 상기 구동부(DR)는 상기 도전성 필름(ACF)의 상기 도전볼(B)을 통해 상기 패드 전극(PADE)과 전기적으로 연결될 수 있다. 상기 구동부(DR)는 상기 패드 전극(PADE)을 통해, 상기 표시 장치에 구동 신호, 전압 등을 인가할 수 있다.
이때, 상기 패드 전극(PADE)은 상기 절연층(140)의 상기 그루브(GR) 내에 배치되므로, 상기 그루브(GR) 가 형성되지 않은 경우에 비하여, 상기 절연층(140)의 상면과 상기 패드 전극(PADE)의 상면 간의 단차가 줄어들 수 있다. 이에 따라, 상기 패드 전극(PADE)을 충분히 두껍게 형성하면서도, 상기 단차에 의한 상기 비아 절연층(150)의 들뜸 등의 파손을 방지할 수 있다.
또한, 상기 비아 절연층(150)의 두께는 상기 표시 영역(DA)에서의 두께보다 얇으므로, 상기 도전성 필름(ACF)의 상기 패드 전극(PADE)에 대한 접착성이 향상될 수 있다.
도 4는 본 발명의 일 실시예에 따른 표시 장치의 표시 영역 및 패드 영역의 단면도이다.
도 1 및 4를 참조하면, 상기 표시 장치는 패드 전극(PADE)을 제외하고 도 2의 표시 장치와 실질적으로 동일할 수 있다. 따라서 반복되는 설명은 생략한다.
상기 표시 장치는 베이스 기판(100), 박막 트랜지스터(TFT), 절연층(140), 드레인 전극(DE) 및 패드 전극(PADE)을 포함하는 도전 패턴층, 비아 절연층(150), 발광 구조물(180), 화소 정의막(PDL), 및 박막 봉지층(TFE)을 포함할 수 있다.
상기 절연층(140)의 상면에는 깊이(t1)를 갖는 그루브(GR)이 형성될 수 있다. 상기 그루브(GR)는 상기 절연층(140)의 상면으로부터 상기 깊이(t1)만큼 함몰될 수 있다. 상기 그루브(GR) 내에 상기 패드 전극(PADE)이 배치될 수 있다. 여기서 상기 패드 전극(PADE)의 두께(t2)는 상기 깊이(t1)보다 클 수 있다.
상기 그루브(GR)는 상기 절연층(140)의 상면 상에서 제1 폭(w1)을 갖고, 상기 패드 전극(PADE)은 상기 제1 폭(w1) 보다 작은 제2 폭(w2)을 가질 수 있다. 즉, 상기 그루브(GR) 내에 상기 패드 전극(PADE)이 배치될 수 있다.
한편, 상기 그루브(GR)의 바닥면의 폭과 상기 제2 폭(w2)이 동일한 것으로 도시되어 있으나 이에 한정되지 않는다. 상기 제2 폭(w2)은 상기 제1 폭(w1)보다 작으나, 상기 그루브(GR)의 바닥면의 폭 보다 커서, 상기 패드 전극(PADE)의 측면이 상기 그루브(GR)의 측면 상에 형성될 수도 있다.
도 5는 본 발명의 일 실시예에 따른 표시 장치의 표시 영역 및 패드 영역의 단면도이다.
도 1 및 5를 참조하면, 상기 표시 장치는 베이스 기판(100), 버퍼층(110), 액티브 패턴(ACT), 게이트 절연층(120), 제1 게이트 패턴, 제1 절연층(130), 제2 게이트 패턴, 제2 절연층(140), 도전 패턴층, 비아 절연층(150), 발광 구조물(180), 화소 정의막(PDL), 및 박막 봉지층(TFE)을 포함할 수 있다.
상기 베이스 기판(100)은 투명한 또는 불투명한 재료로 구성될 수 있다. 선택적으로, 상기 베이스 기판(100)은 연성을 갖는 투명 수지 기판으로 이루어질 수도 있다.
상기 버퍼층(110)은 상기 베이스 기판(100) 상에 전체적으로 배치될 수 있다. 상기 버퍼층(110)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx) 등의 무기 절연 물질을 포함할 수 있다.
상기 액티브 패턴(ACT)은 상기 버퍼층(110) 상에 상기 표시 영역(DA) 내에 배치될 수 있다. 상기 액티브 패턴(ACT)은 폴리 실리콘(Poly Crystal Silicon)을 포함할 수 있다. 상기 액티브 패턴(ACT)은 불순물이 도핑(doping)된 드레인 영역과 소스 영역 및 상기 드레인 영역과 상기 소스 영역 사이의 채널 영역을 포함할 수 있다.
상기 게이트 절연층(120)은 상기 버퍼층(110) 상에서 상기 액티브 패턴(ACT)을 덮으며, 상기 액티브 패턴(ACT)의 프로파일을 따라 실질적으로 동일한 두께로 배치될 수 있다. 상기 게이트 절연층(120)은 실리콘 화합물, 금속 산화물 등의 무기 절연 물질을 포함할 수 있다.
상기 제1 게이트 패턴은 상기 게이트 절연층(120) 상에 배치될 수 있다. 상기 제1 게이트 패턴은 상기 액티브 패턴(ACT)과 중첩하는 게이트 전극(GE) 및 게이트 라인 등의 신호 배선을 포함할 수 있다. 상기 제1 게이트 패턴은 상기 패드 영역(PADA)에 배치되는 제1 신호 배선(SL1)을 더 포함할 수 있다. 상기 제1 게이트 패턴은 금속, 합금, 금속 질화물, 도전성 금속 산화물, 투명 도전성 물질 등을 사용하여 형성될 수 있다.
상기 제1 절연층(130)은 상기 제1 게이트 패턴이 배치된 상기 게이트 절연층(120) 상에 배치될 수 있다. 상기 제1 절연층(130)은 상기 게이트 절연층(120) 상에서 상기 제1 게이트 패턴을 덮으며, 상기 제1 게이트 패턴의 프로파일을 따라 실질적으로 동일한 두께로 배치될 수 있다. 상기 제1 절연층(130)은 실리콘 화합물, 금속 산화물 등의 무기 절연 물질을 포함할 수 있다.
상기 제2 게이트 패턴이 상기 제1 절연층(130) 상에 배치될 수 있다. 상기 제2 게이트 패턴은 스토리지 전극(CE)을 포함할 수 있다. 상기 스토리지 전극(CE)은 상기 게이트 전극(GE)과 중첩하여 스토리지 커패시터를 형성할 수 있다. 상기 제2 게이트 패턴은 상기 패드 영역(PADA)에 배치되는 제2 신호 배선(SL2)을 더 포함할 수 있다. 상기 제2 신호 배선(SL2)은 상기 제1 신호 배선(SL1)과 인접하도록 배치될 수 있다. 상기 제2 게이트 패턴은 금속, 합금, 금속 질화물, 도전성 금속 산화물, 투명 도전성 물질 등을 사용하여 형성될 수 있다.
상기 제2 절연층(140)이 상기 제2 게이트 패턴이 배치된 상기 제1 절연층(130) 상에 배치될 수 있다. 상기 제2 절연층(140)은 상기 제1 절연층(130) 상에서 상기 제2 게이트 패턴을 덮으며, 상기 제2 게이트 패턴의 프로파일을 따라 실질적으로 동일한 두께로 배치될 수 있다. 상기 제2 절연층(140)은 실리콘 화합물, 금속 산화물 등의 무기 절연 물질을 포함할 수 있다.
상기 도전 패턴층이 상기 제2 절연층(140) 상에 배치될 수 있다. 상기 도전 패턴층은 소스 전극(SE), 드레인 전극(DE) 및 상기 패드 영역(PADA)에 배치되는 패드 전극(PADE)을 포함할 수 있다. 상기 도전 패턴층은 금속, 합금, 금속 질화물, 도전성 금속 산화물, 투명 도전성 물질 등을 사용하여 형성될 수 있다.
상기 소스 전극(SE) 및 상기 드레인 전극(DE)은 각각, 상기 제2 절연층(140), 상기 제1 절연층(130) 및 상기 게이트 절연층(120)을 통해 형성되는 컨택홀을 통해 상기 액티브 패턴(ACT)과 전기적으로 연결될 수 있다. 상기
상기 제2 절연층(140)의 상면에는 깊이(t1)를 갖는 그루브(GR)이 형성될 수 있다. 즉, 상기 그루브(GR)는 상기 절연층(140)의 상면으로부터 상기 깊이(t1)만큼 함몰될 수 있다. 상기 그루브(GR) 내에 상기 패드 전극(PADE)이 배치될 수 있다. 여기서 상기 패드 전극(PADE)의 두께(t2)는 상기 깊이(t1)보다 클 수 있다.
상기 비아 절연층(150)은 상기 도전 패턴층이 배치된 상기 제2 절연층(140) 상에 배치될 수 있다. 상기 비아 절연층(150)은 상기 표시 영역(DA)에서 제1 높이(h1)를 갖고, 상기 패드 영역(PADA)에서 상기 제1 높이(h1) 보다 작은 제2 높이(h2)를 가질 수 있다.
예를 들면, 상기 제2 절연층(140)은 실리콘 질화물(SiNx)층 및 실리콘 산화물(SiOx)층을 포함하고, 약 0.5um(마이크로미터)의 두께를 가질 수 있다. 상기 패드 전극(PADE)은 약 0.7um의 두께를 가질 수 있다. 이에 따라, 상기 제2 절연층(140)의 상면과 상기 패드 전극(PADE)의 상면 간의 단차는 약 0.2um 일 수 있으며, 상기 비아 절연층(150)의 상기 제2 높이(h2)가 0.2 um 내지 1.1 um 인 경우, 상기 단차에 의해, 상기 비아 절연층(150)에 가해지는 스트레스(stress)가 상기 그루브가 형성되지 않은 경우에 비해, 줄어들며, 이에 따라, 상기 패드 전극(PADE) 주변의 상기 비아 절연층(150)이 파손되거나 들뜨는 문제가 발행하지 않을 수 있다.
상기 발광 구조물(180)은 제1 전극(181), 발광층(182) 및 제2 전극(183)을 포함할 수 있다. 상기 제1 전극(181)은 상기 비아 절연층(150) 상에 배치될 수 있다. 상기 화소 정의막(PDL)은 상기 제1 전극(181)이 배치된 상기 비아 절연층(150) 상에 배치될 수 있다. 상기 발광층(182)은 상기 화소 정의막(PDL)의 개구를 통해 노출되는 상기 제1 전극(181)상에 배치될 수 있다. 상기 제2 전극(183)은 상기 화소 정의막(PDL) 및 상기 발광층(182) 상에 배치될 수 있다. 상기 박막 봉지층(TFE)이 상기 제2 전극(183) 상에 배치될 수 있다.
여기서 상기 비아 절연층(150), 상기 발광 구조물(180), 상기 화소 정의막(PDL), 및 상기 박막 봉지층(TFE)은 도 2에 나타난 표시 장치의 비아 절연층, 발광 구조물 화소 정의막 및 박막 봉지층과 실질적으로 동일하다. 따라서 반복되는 설명은 생략한다.
도 6은 본 발명의 일 실시예에 따른 표시 장치의 표시 영역 및 패드 영역의 단면도이다.
도 1 및 6을 참조하면, 상기 표시 장치는 제2 절연층(140)에 그루브 대신 개구가 형성되고, 상기 개구 내에 패드 전극(PADE)이 배치되는 것을 제외하면, 도 5의 표시 장치와 실질적으로 동일하다. 따라서, 반복되는 설명은 생략한다.
상기 표시 장치는 베이스 기판(100), 버퍼층(110), 액티브 패턴(ACT), 게이트 절연층(120), 게이트 전극(GE) 및 제1 신호 배선(SL1)을 포함하는 제1 게이트 패턴, 제1 절연층(130), 스토리지 전극(CE) 및 제2 신호 배선(SL2)을 포함하는 제2 게이트 패턴, 제2 절연층(140), 소스 및 드레인 전극들(SE, DE) 및 패드 전극(PADE)을 포함하는 도전 패턴층, 비아 절연층(150), 발광 구조물(180), 화소 정의막(PDL), 및 박막 봉지층(TFE)을 포함할 수 있다.
상기 패드 영역(PADA)에는 상기 제2 절연층(140)을 통해 상기 제1 절연층(130)을 노출하는 개구가 형성될 수 있다. 상기 패드 전극(PADE)이 상기 개구 내에 배치될 수 있다. 상기 패드 전극(PADE)이 상기 제2 절연층(140)을 통해 형성되는 개구 내에 배치되므로, 상기 패드 전극(PADE) 전극의 상면은 인접하는 상기 절연층(140)의 상면 보다, 상기 패드 전극(PADE)의 두께와 상기 제2 절연층(140)의 두게 차이만큼만, 상기 절연층(140)의 상면으로부터 돌출되어 단차를 형성하므로, 상기 비아 절연층(150)의 들뜸 등의 파손을 방지할 수 있다.
도 7은 본 발명의 일 실시예에 따른 표시 장치의 표시 영역 및 패드 영역의 단면도이다.
도 1 및 7을 참조하면, 상기 표시 장치는 패드 전극(PADE)을 제외하고 도 6의 표시 장치와 실질적으로 동일할 수 있다. 따라서 반복되는 설명은 생략한다.
상기 표시 장치는 베이스 기판(100), 버퍼층(110), 액티브 패턴(ACT), 게이트 절연층(120), 게이트 전극(GE) 및 제1 신호 배선(SL1)을 포함하는 제1 게이트 패턴, 제1 절연층(130), 스토리지 전극(CE) 및 제2 신호 배선(SL2)을 포함하는 제2 게이트 패턴, 제2 절연층(140), 소스 및 드레인 전극들(SE, DE) 및 패드 전극(PADE)을 포함하는 도전 패턴층, 비아 절연층(150), 발광 구조물(180), 화소 정의막(PDL), 및 박막 봉지층(TFE)을 포함할 수 있다.
상기 패드 영역(PADA)에는 상기 제2 절연층(140)을 통해 상기 제1 절연층(130)을 노출하는 개구가 형성될 수 있다. 상기 패드 전극(PADE)이 상기 개구 내에 배치될 수 있다.
상기 개구는 상기 절연층(140)의 상면 상에서 제1 폭(w1)을 갖고, 상기 패드 전극(PADE)은 상기 제1 폭(w1) 보다 작은 제2 폭(w2)을 가질 수 있다. 즉, 상기 개구 내에 상기 패드 전극(PADE)이 배치될 수 있다.
한편, 상기 개구의 바닥면, 즉 노출된 상기 제1 절연층(130)의 상면의 폭과 상기 제2 폭(w2)이 동일한 것으로 도시되어 있으나 이에 한정되지 않는다. 상기 제2 폭(w2)은 상기 제1 폭(w1)보다 작으나, 상기 개구의 바닥면 보다 커서, 상기 패드 전극(PADE)의 측면이 상기 개구의 측면 상에 형성될 수도 있다.
도 8은 본 발명의 일 실시예에 따른 표시 장치의 표시 영역 및 패드 영역의 단면도이다.
도 1 및 8을 참조하면, 상기 표시 장치는 제1 신호 라인(SL1) 및 제2 신호 라인(SL2) 상의 제2 절연층(140a)의 상면은 평평한 것을 제외하고, 도 5의 표시 장치와 실질적으로 동일할 수 있다. 따라서 반복되는 설명은 생략한다.
상기 표시 장치는 베이스 기판(100), 버퍼층(110), 액티브 패턴(ACT), 게이트 절연층(120), 게이트 전극(GE) 및 제1 신호 배선(SL1)을 포함하는 제1 게이트 패턴, 제1 절연층(130), 스토리지 전극(CE) 및 제2 신호 배선(SL2)을 포함하는 제2 게이트 패턴, 제2 절연층(140a), 소스 및 드레인 전극들(SE, DE) 및 패드 전극(PADE)을 포함하는 도전 패턴층, 비아 절연층(150), 발광 구조물(180), 화소 정의막(PDL), 및 박막 봉지층(TFE)을 포함할 수 있다.
상기 제2 절연층(140a)은 상기 표시 영역(DA)에서는, 상기 제2 절연층(140a) 하부에 배치되는 구조물의 프로파일을 따라 실질적으로 동일한 두께로 배치될 수 있다. 이에 따라, 상기 제2 절연층(140a)의 상면은 평탄하지 않고, 단차가 형성될 수 있다.
한편, 상기 제2 절연층(140a)은 상기 패드 영역(PADA)에서 상기 제1 및 제2 신호 배선들(SL1, SL2) 상에서, 평탄한 상면을 가질 수 있다. 즉, 상기 제1 및 제2 신호 라인들(SL1, SL2) 상의 상기 제2 절연층(140a)의 두께는 상기 제1 및 제2 신호 라인들(SL1, SL2)과 인접하는 부분의 상기 제2 절연층(140a)의 두께보다 얇을 수 있다. 상기 패드 영역(PADA)에서 상기 제1 및 제2 신호 라인들(SL1, SL2)에 의한 상기 제2 절연층(140a) 상의 단차가 형성되지 않으므로, 상기 단차에 의한 상기 비아 절연층(150)의 들뜸 등의 파손을 방지할 수 있다.
도 9a 내지 도 9e는 도 2의 표시 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 9a를 참조하면, 베이스 기판(100) 상에 박막 트랜지스터(TFT)를 형성할 수 있다. 상기 박막 트랜지스터(TFT)가 형성된 상기 베이스 기판(100) 상에 절연층(140)을 형성할 수 있다. 상기 절연층(140)은 화학 기상 증착 공정, 스핀 코팅 공정, 플라즈마 증대 화학 기상 증착 공정, 스퍼터링 공정, 진공 증착 공정, 고밀도 플라즈마-화학 기상 증착 공정, 프린팅 공정 등을 이용하여 수득할 수 있다.
도 9b를 참조하면, 상기 절연층(140)을 일부 제거하여, 상기 박막 랜지스터(TFT)를 노출시키는 콘택홀(CNT) 및 패드 영역 내에 그루브(GR)를 형성할 수 있다. 상기 그루브(GR)는 깊이(t1)를 갖도록 형성될 수 있다. 예를 들면, 상기 절연층(140) 상에 포토레지스트층을 형성한 후, 상기 포토레지스트층을 상기 콘택홀(CNT) 및 상기 그르부(GR)에 대응하는 패턴이 형성된 마스크를 이용하여 노광 및 현상하여 포토레지스트 패턴을 형성할 수 있다. 상기 포토레지스트 패턴을 이용하여 상기 절연층(140)을 식각하여, 상기 콘택홀(CNT) 및 상기 그루브(GR)를 형성할 수 있다. 이때, 하프톤 마스크 등을 이용하면, 상기 그루브(GR) 및 상기 콘택홀(CNT)의 크기 및 깊이를 원하는 정도로 조절할 수 있다.
도 9c를 참조하면, 상기 절연층(140) 상에 드레인 전극(DE) 및 패드 전극(PADE)을 포함하는 도전 패턴층을 형성할 수 있다. 상기 절연층(140) 상에 도전막을 형성한 후, 사진 식각 공정 또는 추가적인 식각 마스크를 이용하는 식각 공정 등을 이용하여 상기 도전막을 패터닝함으로써, 상기 도전 패턴층을 수득할 수 있다. 여기서, 상기 도전막은 프린팅 공정, 스퍼터링 공정, 화학 기상 증착 공정, 펄스 레이저 증착(PLD) 공정, 진공 증착 공정, 원자층 적층(ALD) 공정 등을 이용하여 형성될 수 있다.
이때, 상기 도전 패턴층은 두께(t2)를 갖도록 형성될 수 있으며, 상기 두께(t2)는 상기 그루브(GR)의 상기 깊이(t1)보다 클 수 있다.
도 9d를 참조하면, 상기 도전 패턴층이 형성된 상기 절연층(140) 상에 비아 절연층(150)을 형성할 수 있다. 상기 비아 절연층(150)은 상기 절연층(140) 상에 포토레지스트층을 형성한 후, 이를 노광 및 현상하여 형성할 수 있다. 이때, 하프톤 마스크 등을 이용하여, 상기 비아 절연층(150)이 상기 패드 영역(PADA)에서 제1 높이(h1) 보다 낮은 제2 높이(h2)를 갖고, 상기 패드 전극(PADE) 및 상기 드레인 전극(DE)을 노출하도록 형성할 수 있다.
도 9e를 참조하면, 이후, 상기 비아 절연층(150) 상에 제1 전극(181), 화소 정의막(PDL), 발광층(182), 제2 전극(183) 및 박막 봉지층(TFE)을 형성하여, 상기 표시 장치를 제조할 수 있다. 상기 제1 전극(181), 상기 화소 정의막(PDL), 상기 발광층(182), 상기 제2 전극(183) 및 상기 박막 봉지층(TFE)은 알려진 다양한 방법을 통해 형성될 수 있으며, 이에 대한 자세한 내용은 생략한다.
도시하지 않았으나, 이후, 상기 패드 전극(PADE)의 노출된 상면에 도전 필름 및 구동부를 부착할 수 있다. (도 3 참조)
도 10a 내지 도 10c는 도 4의 표시 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 10a를 참조하면, 베이스 기판(100) 상에 박막 트랜지스터(TFT)를 형성할 수 있다. 상기 박막 트랜지스터(TFT)가 형성된 상기 베이스 기판(100) 상에 절연층(140)을 형성할 수 있다. 상기 절연층(140)을 일부 제거하여, 상기 박막 랜지스터(TFT)를 노출시키는 콘택홀(CNT) 및 패드 영역 내에 그루브(GR)를 형성할 수 있다. 상기 그루브(GR)는 깊이(t1)를 갖도록 형성될 수 있다. 상기 그루브(GR)는 상기 절연층(140)의 상면 상에서 제1 폭(w1)을 가질 수 있다.
도 10b를 참조하면, 상기 절연층(140) 상에 드레인 전극(DE) 및 패드 전극(PADE)을 포함하는 도전 패턴층을 형성할 수 있다. 여기서, 상기 패드 전극(PADE)은 상기 그루브(GR) 내에 배치되며, 상기 패드 전극(PADE)은 상기 제1 폭(w1) 보다 작은 제2 폭(w2)을 가질 수 있다. 즉, 상기 패드 전극(PADE)의 하면의 폭은 상기 그루브(GR)의 상면의 폭보다 작을 수 있다.
도 10c를 참조하면, 상기 도전 패턴층이 형성된 상기 절연층(140) 상에 비아 절연층(150), 제1 전극(181), 화소 정의막(PDL), 발광층(182), 제2 전극(183) 및 박막 봉지층(TFE)을 형성하여, 상기 표시 장치를 제조할 수 있다. 상기 비아 절연층(150), 상기 제1 전극(181), 상기 화소 정의막(PDL), 상기 발광층(182), 상기 제2 전극(183) 및 상기 박막 봉지층(TFE)은 알려진 다양한 방법을 통해 형성될 수 있으며, 이에 대한 자세한 내용은 생략한다.
도 11a 내지 도 11d는 도 5의 표시 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 11a를 참조하면, 베이스 기판(100) 상에 버퍼층(110)을 형성할 수 있다. 상기 버퍼층(110) 상에 액티브 패턴(ACT)을 형성할 수 있다. 상기 액티브 패턴(ACT)이 배치된 상기 베이스 기판(100) 상에 게이트 절연층(120)을 형성할 수 있다. 상기 게이트 절연층(120) 상에 게이트 전극(GE) 및 제1 신호 배선(SL2)을 포함하는 제1 게이트 패턴을 형성할 수 있다. 상기 제1 게이트 패턴이 형성된 상기 게이트 절연층(120) 상에 제1 절연층(130)을 형성할 수 있다. 상기 제1 절연층(130) 상에 스토리지 전극(CE) 및 제2 신호 배선(SL2)을 포함하는 제2 게이트 패턴을 형성할 수 있다. 상기 제2 게이트 패턴이 형성된 상기 제1 절연층(130) 상에 제2 절연층(140)이 형성될 수 있다.
도 11b를 참조하면, 상기 제2 절연층(140)을 일부 제거하여, 상기 액티브 패턴(ACT)을 노출시키는 콘택홀(CNT) 및 그루브(GR)를 형성할 수 있다. 상기 그루브(GR)는 깊이(t1)를 갖도록 형성될 수 있다.
도 11c를 참조하면, 상기 절연층(140) 상에 드레인 전극(DE) 및 패드 전극(PADE)을 포함하는 도전 패턴층을 형성할 수 있다. 상기 절연층(140) 상에 도전막을 형성한 후, 사진 식각 공정 또는 추가적인 식각 마스크를 이용하는 식각 공정 등을 이용하여 상기 도전막을 패터닝함으로써, 상기 도전 패턴층을 수득할 수 있다.
도 11d를 참조하면, 상기 도전 패턴층이 형성된 상기 절연층(140) 상에 비아 절연층(150), 제1 전극(181), 화소 정의막(PDL), 발광층(182), 제2 전극(183) 및 박막 봉지층(TFE)을 형성하여, 상기 표시 장치를 제조할 수 있다. 상기 비아 절연층(150), 상기 제1 전극(181), 상기 화소 정의막(PDL), 상기 발광층(182), 상기 제2 전극(183) 및 상기 박막 봉지층(TFE)은 알려진 다양한 방법을 통해 형성될 수 있으며, 이에 대한 자세한 내용은 생략한다.
도 12a 내지 도 12d는 도 6의 표시 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 12a를 참조하면, 베이스 기판(100) 상에 버퍼층(110), 액티브 패턴(ACT), 게이트 절연층(120), 게이트 전극(GE) 및 제1 신호 배선(SL2)을 포함하는 제1 게이트 패턴, 제1 절연층(130), 스토리지 전극(CE) 및 제2 신호 배선(SL2)을 포함하는 제2 게이트 패턴, 제2 절연층(140)을 형성할 수 있다.
도 12b를 참조하면, 상기 제2 절연층(140), 상기 제1 절연층(130), 상기 게이트 절연층(120)을 일부 제거하여 상기 액티브 패턴(ACT)을 노출하는 컨택홀(CNT)을 형성할 수 있다. 이와 함께, 패드 영역에서는, 상기 제2 절연층(140)을 일부 제거하여, 상기 제1 절연층(130)을 노출하는 개구(OP)를 형성할 수 있다. 이때, 하프톤 마스크 등을 이용하여, 상기 개구(OP)와 상기 콘택홀(CNT)을 동시에 형성할 수 있다.
도 12c를 참조하면, 상기 절연층(140) 상에 드레인 전극(DE) 및 패드 전극(PADE)을 포함하는 도전 패턴층을 형성할 수 있다. 상기 절연층(140) 상에 도전막을 형성한 후, 사진 식각 공정 또는 추가적인 식각 마스크를 이용하는 식각 공정 등을 이용하여 상기 도전막을 패터닝함으로써, 상기 도전 패턴층을 수득할 수 있다.
도 12d를 참조하면, 상기 도전 패턴층이 형성된 상기 절연층(140) 상에 비아 절연층(150), 제1 전극(181), 화소 정의막(PDL), 발광층(182), 제2 전극(183) 및 박막 봉지층(TFE)을 형성하여, 상기 표시 장치를 제조할 수 있다. 상기 비아 절연층(150), 상기 제1 전극(181), 상기 화소 정의막(PDL), 상기 발광층(182), 상기 제2 전극(183) 및 상기 박막 봉지층(TFE)은 알려진 다양한 방법을 통해 형성될 수 있으며, 이에 대한 자세한 내용은 생략한다.
한편, 도 7의 표시 장치의 제조 방법은 그루브의 제1 폭(w1) 및 패드 전극(PADE)의 제2 폭(w2) 에 대해서는 도 10a 내지 10c의 제조 방법과 유사하고, 그 외에 대해서는 도 12a 내지 12d의 제조 방법과 유사하므로, 생략한다.
도 13a 내지 도 13c는 도 8의 표시 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 13a를 참조하면, 베이스 기판(100) 상에 버퍼층(110), 액티브 패턴(ACT), 게이트 절연층(120), 게이트 전극(GE) 및 제1 신호 배선(SL2)을 포함하는 제1 게이트 패턴, 제1 절연층(130), 스토리지 전극(CE) 및 제2 신호 배선(SL2)을 포함하는 제2 게이트 패턴, 제2 절연층(140)을 형성할 수 있다.
상기 제2 절연층(140) 상에 포토레지스트 패턴(PR)을 형성할 수 있다. 상기 제2 절연층(140)에 포토레지스트층을 형성한 후, 하프톤 마스크를 이용하여 노광 및 현상하여, 상기 포토레지스트 패턴(PR)을 형성할 수 있다. 이때, 컨택홀이 형성될 부분은 풀톤(full tone) 영역(FT)에 대응하고, 상기 제1 및 제2 신호 배선(SL1, SL2)의 상부는 제1 하프톤(haft tone) 영역(HT1)에 대응하고, 후술할 그루브가 형성될 부분은 제2 하프톤 영역(HT2)에 대응할 수 있다. 이에 따라 상기 포토레지스트 패턴은 상기 풀톤 영역(FT)에서 개구가 형성되고, 상기 제1 하프톤 영역(HT1)과 상기 제2 하프톤 영역(HT2)에 서로 깊이가 다른 오목부가 형성될 수 있다.
도 13b를 참조하면, 상기 포토레지스 패턴을 이용하여 상기 제2 절연층(140a)을 패터닝할 수 있다. 구체적으로 상기 풀톤 영역(FT)에서는 상기 제2 절연층(140a), 상기 제1 절연층(130) 및 상기 게이트 절연층(120)을 식각하여, 상기 액티브 패턴(ACT)을 노출하는 컨택홀(CNT)을 형성할 수 있다. 이와 함께 상기 제1 하프톤 영역(HT1)에서는 상기 제2 절연층(140a)의 단차 부분을 제거하여, 평탄한 상면(F)을 형성할 수 있다. 이와 함께, 상기 제2 하프톤 영역(HT2)에서는 상기 제2 절연층(140a)의 일부가 제거되어 깊이(t1)를 갖는 그루브(GR)이 형성될 수 있다. 이후, 상기 포토레지스트 패턴이 제거될 수 있다.
도 13c를 참조하면, 상기 절연층(140) 상에 드레인 전극(DE) 및 패드 전극(PADE)을 포함하는 도전 패턴층을 형성할 수 있다. 상기 절연층(140) 상에 도전막을 형성한 후, 사진 식각 공정 또는 추가적인 식각 마스크를 이용하는 식각 공정 등을 이용하여 상기 도전막을 패터닝함으로써, 상기 도전 패턴층을 수득할 수 있다.
상기 도전 패턴층이 형성된 상기 절연층(140) 상에 비아 절연층(150), 제1 전극(181), 화소 정의막(PDL), 발광층(182), 제2 전극(183) 및 박막 봉지층(TFE)을 형성하여, 상기 표시 장치를 제조할 수 있다. 상기 비아 절연층(150), 상기 제1 전극(181), 상기 화소 정의막(PDL), 상기 발광층(182), 상기 제2 전극(183) 및 상기 박막 봉지층(TFE)은 알려진 다양한 방법을 통해 형성될 수 있으며, 이에 대한 자세한 내용은 생략한다.
도 14은 본 발명의 실시예들에 따른 전자 기기를 나타내는 블록도이고, 도 15a는 도 14의 전자 기기가 텔레비전으로 구현된 일 예를 나타내는 도면이며, 도 15b는 도 14의 전자 기기가 스마트폰으로 구현된 일 예를 나타내는 도면이다.
도 14 내지 도 15b를 참조하면, 전자 기기(500)는 프로세서(510), 메모리 장치(520), 스토리지 장치(530), 입출력 장치(540), 파워 서플라이(550) 및 표시 장치(560)를 포함할 수 있다. 이 때, 상기 표시 장치(560)는 도 1의 표시 장치에 상응할 수 있다. 상기 전자 기기(500)는 비디오 카드, 사운드 카드, 메모리 카드, USB 장치 등과 통신하거나, 또는 다른 시스템들과 통신할 수 있는 여러 포트(port)들을 더 포함할 수 있다. 일 실시예에서, 도 11a에 도시된 바와 같이, 상기 전자 기기(500)는 텔레비전으로 구현될 수 있다. 다른 실시예에서, 도 11b에 도시된 바와 같이, 상기 전자 기기(500)는 스마트폰으로 구현될 수 있다. 다만, 이것은 예시적인 것으로서 상기 전자 기기(500)는 그에 한정되지 않는다. 예를 들어, 상기 전자 기기(500)는 휴대폰, 비디오폰, 스마트패드(smart pad), 스마트 워치(smart watch), 태블릿(tablet) PC, 차량용 네비게이션, 컴퓨터 모니터, 노트북, 헤드 마운트 디스플레이(head mounted display; HMD) 등으로 구현될 수도 있다.
상기 프로세서(510)는 특정 계산들 또는 태스크(task)들을 수행할 수 있다. 실시예에 따라, 상기 프로세서(510)는 마이크로프로세서(micro processor), 중앙 처리 유닛(Central Processing Unit; CPU), 어플리케이션 프로세서(Application Processor; AP) 등일 수 있다. 상기 프로세서(510)는 어드레스 버스(address bus), 제어 버스(control bus) 및 데이터 버스(data bus) 등을 통해 다른 구성 요소들에 연결될 수 있다. 실시예에 따라, 상기 프로세서(510)는 주변 구성 요소 상호 연결(Peripheral Component Interconnect; PCI) 버스와 같은 확장 버스에도 연결될 수 있다. 상기 메모리 장치(520)는 상기 전자 기기(500)의 동작에 필요한 데이터들을 저장할 수 있다. 예를 들어, 상기 메모리 장치(520)는 이피롬(Erasable Programmable Read-Only Memory; EPROM) 장치, 이이피롬(Electrically Erasable Programmable Read-Only Memory; EEPROM) 장치, 플래시 메모리 장치(flash memory device), 피램(Phase Change Random Access Memory; PRAM) 장치, 알램(Resistance Random Access Memory; RRAM) 장치, 엔에프지엠(Nano Floating Gate Memory; NFGM) 장치, 폴리머램(Polymer Random Access Memory; PoRAM) 장치, 엠램(Magnetic Random Access Memory; MRAM), 에프램(Ferroelectric Random Access Memory; FRAM) 장치 등과 같은 비휘발성 메모리 장치 및/또는 디램(Dynamic Random Access Memory; DRAM) 장치, 에스램(Static Random Access Memory; SRAM) 장치, 모바일 DRAM 장치 등과 같은 휘발성 메모리 장치를 포함할 수 있다. 상기 스토리지 장치(530)는 솔리드 스테이트 드라이브(Solid State Drive; SSD), 하드 디스크 드라이브(Hard Disk Drive; HDD), 씨디롬(CD-ROM) 등을 포함할 수 있다. 상기 입출력 장치(540)는 키보드, 키패드, 터치패드, 터치스크린, 마우스 등과 같은 입력 수단 및 스피커, 프린터 등과 같은 출력 수단을 포함할 수 있다. 상기 파워 서플라이(550)는 상기 전자 기기(500)의 동작에 필요한 파워를 공급할 수 있다.
상기 표시 장치(560)는 상기 버스들 또는 다른 통신 링크를 통해서 다른 구성 요소들에 연결될 수 있다. 실시예에 따라, 상기 표시 장치(560)는 상기 입출력 장치(540)에 포함될 수도 있다. 상술한 바와 같이, 상기 표시 장치(560)는 패드 전극이 절연층에 형성된 그루브, 또는 개구 내에 배치되어, 상기 절연층 상면과의 단차를 줄일 수 있으므로, 상기 절연층 상의 비아 절연층의 들뜸을 방지할 수 있다. 이에 따라 구동부를 접착하기 위한 도전성 필름의 접착성을 향상시키고, 불량을 줄이고, 표시 품질을 향상시킬 수 있다. 다만, 이에 대해서는 상술한 바 있으므로, 그에 대한 중복되는 설명은 생략하기로 한다.
본 발명은 유기 발광 표시 장치 및 이를 포함하는 다양한 전자 기기들에 적용될 수 있다. 예를 들어, 본 발명은 휴대폰, 스마트폰, 비디오폰, 스마트패드, 스마트 워치, 태블릿 PC, 차량용 네비게이션, 텔레비전, 컴퓨터 모니터, 노트북, 헤드 마운트 디스플레이 등에 적용될 수 있다.
이상에서는 본 발명의 예시적인 실시예들을 참조하여 설명하였지만, 해당 기술 분야에서 통상의 지식을 가진 자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100: 베이스 기판 110: 버퍼층
140: 절연층 150: 비아 절연층
180: 발광 구조물 TFT: 박막 트랜지스터
DE: 드레인 전극 PADE: 패드 전극
GR: 그루브

Claims (20)

  1. 표시 영역 및 패드 영역을 포함하는 베이스 기판;
    상기 베이스 기판 상에 상기 표시 영역 내에 배치되는 박막 트랜지스터;
    상기 베이스 기판 및 상기 박막 트랜지스터 상에 배치되는 절연층;
    상기 절연층 상에 배치되고, 상기 패드 영역 내에 배치되는 패드 전극을 포함하는 도전 패턴층; 및
    상기 절연층 상에 배치되고, 상기 패드 전극의 상면을 노출하고, 상기 패드 전극의 가장자리를 커버하는 비아 절연층을 포함하고,
    상기 패드 영역에는, 상기 절연층 상에 깊이를 갖는 그루브가 형성되어, 상기 패드 전극은 상기 그루브 내에 배치되는 것을 특징으로 하는 표시 장치.
  2. 제1 항에 있어서,
    상기 도전 패턴층의 두께는 상기 깊이 보다 큰 것을 특징으로 하는 표시 장치.
  3. 제2 항에 있어서,
    상기 절연층은 무기 절연 물질을 포함하는 것을 특징으로 하는 표시 장치.
  4. 제3 항에 있어서,
    상기 비아 절연층은 유기 절연 물질을 포함하는 것을 특징으로 하는 표시 장치.
  5. 제4 항에 있어서,
    상기 비아 절연층은 상기 표시 영역에서 제1 높이를 갖고, 상기 패드 영역에서 상기 제1 높이 보다 작은 제2 높이를 갖는 것을 특징으로 하는 표시 장치.
  6. 제1 항에 있어서,
    상기 그루브는 상기 절연층의 상면 상에서 제1 폭을 갖고, 상기 패드 전극은 상기 제1 폭 보다 작은 제2 폭을 갖는 것을 특징으로 하는 표시 장치.
  7. 제1 항에 있어서,
    상기 박막 트랜지스터는,
    상기 베이스 기판 상에 배치되는 액티브 패턴;
    상기 액티브 패턴 상에 배치되는 게이트 전극; 및
    상기 도전 패턴층에 포함되는 소스 전극 및 드레인 전극을 더 포함하는 것을 특징으로 하는 표시 장치.
  8. 제7 항에 있어서,
    상기 비아 절연층 상에 배치되고, 상기 드레인 전극과 전기적으로 연결되는 발광 구조물을 더 포함하는 것을 특징으로 하는 표시 장치.
  9. 제1 항에 있어서,
    상기 절연층과 상기 베이스 기판 상에 배치되는 제1 게이트 절연층;
    상기 게이트 절연층과 상기 절연층 사이에 배치되고, 상기 패드 영역에 배치되는 제1 신호 라인을 포함하는 제1 게이트 패턴을 더 포함하고,
    상기 제1 신호 라인 상의 상기 절연층의 두께는 상기 제1 신호 라인과 인접하는 부분의 상기 절연층의 두께보다 얇은 것을 특징으로 하는 표시 장치.
  10. 제9 항에 있어서,
    상기 제1 신호 라인 상의 상기 절연층의 상면은 평평한 것을 특징으로 하는 표시 장치.
  11. 제1 항에 있어서,
    상기 절연층과 상기 베이스 기판 사이에 배치되는 게이트 절연층을 더 포함하고,
    상기 절연층의 상기 그루브는 상기 게이트 절연층을 노출하는 개구인 것을 특징으로 하는 표시 장치.
  12. 제1 항에 있어서,
    상기 패드 영역에서, 상기 비아 절연층의 두께는 0.2 um(마이크로미터) 내지 1.1 um 인 것을 특징으로 하는 표시 장치.
  13. 제12 항에 있어서,
    상기 패드 전극의 두께는 0.2um 내지 1.2um 인 것을 특징으로 하는 표시 장치.
  14. 제1 항에 있어서,
    상기 절연층은 서로 다른 물질로 형성된 복수의 층을 포함하는 것을 특징으로 하는 표시 장치.
  15. 제1 항에 있어서,
    상기 패드 전극 상에 배치되고, 도전볼을 포함하는 도전성 필름; 및
    상기 도전성 필름 상에 배치되어, 상기 패드 전극과 전기적으로 연결되는 구동부를 포함하는 표시 장치.
  16. 표시 영역 및 패드 영역을 포함하는 베이스 기판 상에 박막 트랜지스터의 액티브 패턴을 형성하는 단계;
    상기 액티브 패턴 상에 절연층을 형성하는 단계;
    상기 절연층에 상기 액티브 패턴을 노출하는 콘택홀 및 상기 패드 영역 내에 그루브를 형성하는 단계;
    상기 콘택홀 내에 형성되는 드레인 전극 및 상기 그루브 상에 형성되는 패드 전극을 포함하는 도전 패턴층을 형성하는 단계; 및
    상기 절연층 상에 상기 드레인 전극 및 상기 패드 전극을 노출하는 비아 절연층을 형성하는 단계를 포함하는 표시 장치의 제조 방법.
  17. 제16 항에 있어서,
    상기 비아 절연층 상에 상기 드레인 전극과 전기적으로 연결되는 제1 전극을 형성하는 단계;
    상기 제1 전극 상에 발광층을 형성하는 단계; 및
    상기 발광층 상에 제2 전극을 형성하는 단계를 더 포함하는 표시 장치의 제조 방법.
  18. 제16 항에 있어서,
    상기 절연층을 형성하기 전에 상기 베이스 기판 상에 게이트 절연층을 형성하는 단계를 더 포함하고,
    상기 절연층의 상기 그루브는 상기 게이트 절연층을 노출하는 개구인 것을 특징으로 하는 표시 장치의 제조 방법.
  19. 제16 항에 있어서,
    상기 절연층을 형성하는 단계 전에, 상기 베이스 기판상에 게이트 전극 및 신호 배선을 포함하는 게이트 패턴을 형성하는 단계를 더 포함하고,
    상기 콘택홀 및 상기 그루브를 형성하는 단계에서,
    상기 신호 배선 상에 상기 절연층의 상면이 형성하는 단차를 추가적으로 제거하는 것을 특징으로 하는 표시 장치의 제조 방법.
  20. 제16 항에 있어서,
    상기 그루브는 상기 절연층의 상면 상에서 제1 폭을 갖도록 형성되고, 상기 패드 전극은 상기 제1 폭 보다 작은 제2 폭을 갖도록 형성되는 것을 특징으로 하는 표시 장치의 제조 방법.



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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113848664B (zh) * 2021-09-24 2023-10-20 京东方科技集团股份有限公司 一种驱动背板及其制备方法、发光基板、显示装置

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR0144932B1 (ko) 1995-01-26 1998-07-01 김광호 반도체 장치의 캐패시터 및 그 제조방법
WO2005091354A1 (ja) * 2004-03-22 2005-09-29 Tamura Corporation はんだ組成物及びこれを用いたバンプ形成方法
JP2005327674A (ja) 2004-05-17 2005-11-24 Sharp Corp 有機エレクトロルミネッセント表示素子、それを有する表示装置、及び、その製造方法
KR101035914B1 (ko) 2004-07-30 2011-05-23 엘지디스플레이 주식회사 평판 표시 소자 및 그의 제조방법
US8350466B2 (en) 2004-09-17 2013-01-08 Semiconductor Energy Laboratory Co., Ltd. Display device and manufacturing method thereof
KR100647695B1 (ko) * 2005-05-27 2006-11-23 삼성에스디아이 주식회사 유기 박막 트랜지스터 및 그의 제조방법과 이를 구비한평판표시장치
KR100805154B1 (ko) * 2006-09-15 2008-02-21 삼성에스디아이 주식회사 유기 발광 표시 장치 및 그 제조 방법
KR101666368B1 (ko) 2010-05-20 2016-10-25 삼성디스플레이 주식회사 표시 기판, 표시 장치 및 이의 제조 방법
JP2012182437A (ja) * 2011-02-09 2012-09-20 Ngk Spark Plug Co Ltd 配線基板及びその製造方法
KR101837625B1 (ko) * 2011-11-10 2018-03-13 삼성디스플레이 주식회사 유기 발광 표시 장치 및 그 제조 방법
KR101949861B1 (ko) * 2012-10-10 2019-02-20 삼성디스플레이 주식회사 유기 발광 표시 장치 및 유기 발광 표시 장치의 제조 방법
US9472507B2 (en) 2013-06-17 2016-10-18 Samsung Display Co., Ltd. Array substrate and organic light-emitting display including the same
KR102393369B1 (ko) * 2014-10-14 2022-05-03 삼성디스플레이 주식회사 유기 발광 표시 장치 및 그 제조 방법
KR20160053001A (ko) * 2014-10-30 2016-05-13 삼성디스플레이 주식회사 투명 표시 기판, 투명 표시 장치 및 투명 표시 장치의 제조 방법
KR102507718B1 (ko) * 2016-03-29 2023-03-09 삼성디스플레이 주식회사 표시 장치 및 이의 제조 방법
KR101974086B1 (ko) * 2016-09-30 2019-05-02 삼성디스플레이 주식회사 표시모듈
TWI648573B (zh) 2017-09-11 2019-01-21 友達光電股份有限公司 陣列基板

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