KR20200083700A - 표시 장치 및 이의 제조 방법 - Google Patents

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Abstract

표시 장치는 베이스 기판, 상기 베이스 기판 상에 배치되는 제1 액티브 패턴, 상기 액티브 패턴 상에 배치되는 제1 절연층, 상기 제1 절연층 상에 배치되는 제1 게이트 전극, 상기 제1 게이트 전극 상에 배치되는 제2 절연층, 상기 제2 절연층 상에 배치되는 고리 더미 패턴, 상기 고리 더미 패턴이 배치된 상기 제2 절연층 상에 배치되는 제3 절연층, 및 상기 제3 절연층 상에 배치되고, 상기 제3 절연층, 상기 제2 절연층 및 상기 제1 절연층을 통해 형성되고, 상기 고리 더미 패턴의 구멍을 통과하는 컨택홀을 통해 상기 액티브 패턴과 전기적으로 연결되는 제1 드레인 전극을 포함한다.

Description

표시 장치 및 이의 제조 방법{DISPLAY APPARATUS AND METHOD OF MANUFACTURING THE SAME}
본 발명은 표시 장치 및 상기 표시 장치의 제조 방법에 관한 것으로, 보다 상세하게는 표시 품질이 향상된 표시 장치 및 상기 표시 장치의 제조 방법에 관한 것이다.
최근 들어, 기술의 발전에 힘입어 소형, 경량화 되면서 성능은 더욱 뛰어난 디스플레이 제품들이 생산되고 있다. 지금까지 디스플레이 장치에는 기존 브라운관 텔레비전(cathode ray tube: CRT)이 성능이나 가격 면에서 많은 장점을 가지고 널리 사용되었으나, 소형화 또는 휴대성의 측면에서 CRT의 단점을 극복하고, 소형화, 경량화 및 저전력 소비 등의 장점을 갖는 표시 장치, 예를 들면 플라즈마 표시 장치, 액정 표시 장치 및 유기 발광 표시 장치 등이 주목을 받고 있다.
상기 표시 장치는 베이스 기판, 상기 베이스 기판 상에 형성되는 복수의 층상 구조와 컨택 구조를 포함하는데, 상기 표시 장치가 고해상도화 됨에 따라, 회로 구조간의 간격이 작아지고, 공정 마진 확보가 어려운 문제가 있었다.
이에 본 발명의 기술적 과제는 이러한 점에서 착안된 것으로, 본 발명의 목적은 추가 공정 없이도, 충분한 공정 마진을 가지면서도, 미세 패턴 형성이 가능한 컨택홀 구조를 갖는 표시 장치를 제공하는 것이다.
본 발명의 다른 목적은 상기 표시 장치를 제조하는 방법을 제공하는 것이다.
상기한 본 발명의 목적을 실현하기 위한 일 실시예에 따른 표시 장치는 베이스 기판, 상기 베이스 기판 상에 배치되는 제1 액티브 패턴, 상기 액티브 패턴 상에 배치되는 제1 절연층, 상기 제1 절연층 상에 배치되는 제1 게이트 전극, 상기 제1 게이트 전극 상에 배치되는 제2 절연층, 상기 제2 절연층 상에 배치되는 고리 더미 패턴, 상기 고리 더미 패턴이 배치된 상기 제2 절연층 상에 배치되는 제3 절연층, 및 상기 제3 절연층 상에 배치되고, 상기 제3 절연층, 상기 제2 절연층 및 상기 제1 절연층을 통해 형성되고, 상기 고리 더미 패턴의 구멍을 통과하는 컨택홀을 통해 상기 액티브 패턴과 전기적으로 연결되는 제1 드레인 전극을 포함한다.
본 발명의 일 실시예에 있어서, 평면상에서, 상기 컨택홀의 상부의 둘레는 상기 고리 더미 패턴과 적어도 일부가 중첩할 수 있다.
본 발명의 일 실시예에 있어서, 평면상에서, 상기 컨택홀의 상기 상부의 둘레가 상기 고리 더미 패턴의 내주 보다 크고, 상기 고리 더미 패턴의 외주 보다 작을 수 있다.
본 발명의 일 실시예에 있어서, 상기 드레인 전극과 상기 고리 더미 패턴이 서로 접촉할 수 있다.
본 발명의 일 실시예에 있어서, 상기 고리 더미 패턴은 상기 제1 게이트 전극과 일부 중첩할 수 있다.
본 발명의 일 실시예에 있어서, 평면상에서, 상기 고리 더미 패턴의 상기 구멍 내에 컨택홀의 하부면이 위치할 수 있다.
본 발명의 일 실시예에 있어서, 평면상에서, 상기 컨택홀 모양은 원, 사각형, 또는 모서리가 둥근 사각형일 수 있다. 평면상에서, 상기 고리 더미 패턴은 원, 사각형, 또는 모서리가 둥근 사각형의 고리 형태일 수 있다.
본 발명의 일 실시예에 있어서, 상기 표시 장치는 상기 제2 절연층과 상기 제3 절연층 사이에 배치되는 제1 층간 절연층, 상기 제1 층간 절연층과 상기 제3 절연층 사이에 배치되는 제2 액티브 패턴, 및 상기 제2 액티브 패턴 상에 배치되는 제2 게이트 전극을 더 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 절연층, 상기 제2 절연층, 상기 제1 층간 절연층 및 상기 제3 절연층의 두께는 10000Å(옹스트롬) 이상일 수 있다.
본 발명의 일 실시예에 있어서, 상기 표시 장치는 상기 제1 층간 절연층과 상기 제3 절연층 사이에 배치되고, 상기 고리 더미 패턴과 중첩하는 상부 고리 더미 패턴을 더 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 표시 장치는 상기 상부 고리 더미 패턴과 상기 제1 층간 절연층 사이 및 상기 제2 게이트 전극과 상기 제1 층간 절연층 사이에 배치되는 절연 패턴을 더 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 상부 고리 더미 패턴의 내주의 폭이 상기 고리 더미 패턴의 내주의 폭보다 클 수 있다.
본 발명의 일 실시예에 있어서, 상기 표시 장치는 상기 제1 게이트 전극과 중첩하고 상기 고리 더미 패턴과 이격되는 스토리지 전극을 더 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 표시 장치는 상기 제3 절연층과 상기 제2 절연층 사이에 배치되는 층간 절연층, 상기 층간 절연층과 상기 제2 절연층 사이에 배치되고, 상기 제1 게이트 전극과 중첩하는 스토리지 전극을 더 포함할 수 있다. 상기 고리 더미 패턴은 상기 층간 절연층과 상기 제3 절연층 사이에 배치될 수 있다.
본 발명의 일 실시예에 있어서, 상기 표시 장치는 상기 제3 절연층과 상기 제2 절연층 사이에 배치되는 층간 절연층, 상기 층간 절연층과 상기 제2 절연층 사이에 배치되고, 상기 제1 게이트 전극과 중첩하는 스토리지 전극을 더 포함할 수 있다. 상기 고리 더미 패턴은 상기 층간 절연층과 상기 제2 절연층 사이에 배치되고, 상기 스토리지 전극과 동일한 층에 배치될 수 있다.
본 발명의 일 실시예에 있어서, 상기 표시 장치는 상기 드레인 전극이 배치된 상기 제3 절연층 상에 배치되는 비아 절연층, 및 상기 비아 절연층 상에 배치되는 발광 구조물을 더 포함할 수 있다.
상기한 본 발명의 목적을 실현하기 위한 일 실시예에 따른 표시 장치의 제조 방법은 베이스 기판 상에 제1 액티브 패턴을 형성하는 단계, 상기 제1 액티브 패턴 상에 제1 절연층을 형성하는 단계, 상기 제1 절연층 상에 제1 게이트 전극을 형성하는 단계, 상기 제1 게이트 전극 상에 제2 절연층을 형성하는 단계, 상기 제2 절연층 상에 상기 제1 액티브 패턴과 중첩하는 고리 더미 패턴을 형성하는 단계, 상기 고리 더미 패턴 상에 제3 절연층을 형성하는 단계, 상기 제3 절연층, 상기 고리 더미 패턴의 구멍, 상기 제2 절연층 및 상기 제1 절연층을 차례로 관통하여 상기 제1 액티브 패턴의 일부를 노출시키는 컨택홀을 형성하는 단계, 및 상기 컨택홀을 채워 상기 제1 액티브 패턴과 전기적으로 연결되는 드레인 전극을 형성하는 단계를 포함한다.
본 발명의 일 실시예에 있어서, 상기 컨택홀의 깊이는 10000Å(옹스트롬) 이상일 수 있다.
본 발명의 일 실시예에 있어서, 상기 제조 방법은 상기 제3 절연층을 형성하기 전에, 상기 제2 절연층 상에 층간 절연층을 형성하는 단계, 및 상기 층간 절연층 상에 상기 고리 더미 패턴과 중첩하는 상부 고리 더미 패턴을 형성하는 단계를 더 포함할 수 있다. 상기 컨택홀은 상기 제3 절연층, 상기 상부 고리 더미 패턴이 구멍, 상기 층간 절연층, 상기 고리 더미 패턴의 구멍, 상기 제2 절연층 및 상기 제1 절연층을 차례로 관통할 수 있다.
상기한 본 발명의 목적을 실현하기 위한 일 실시예에 따른 표시 장치는 베이스 기판, 상기 베이스 기판 상에 배치되는 제1 도전 패턴, 상기 제1 도전 패턴이 상에 배치되는 제1 절연층, 상기 제1 절연층 상에 배치되는 제2 도전 패턴, 상기 제2 도전 패턴 상에 배치되는 제2 절연층, 상기 제2 절연층 상에 배치되는 고리 더미 패턴, 상기 고리 더미 패턴 상에 배치되는 제3 절연층, 및 상기 제3 절연층 상에 배치되는 제3 도전 패턴을 포함한다. 상기 제3 절연층, 상기 제2 절연층 및 상기 제1 절연층을 통해 컨택홀이 형성되고, 상기 컨택홀은 상기 고리 더미 패턴의 구멍을 통과한다. 상기 제3 도전 패턴이 상기 컨택홀 내부에 배치되어, 상기 제1 도전 패턴과 전기적으로 연결된다.
본 발명의 실시예들에 따르면, 표시 장치는 컨택홀의 형성 공정에서 쇼트 불량 등을 방지할 수 있는 고리 더미 패턴을 포함한다. 이에 따라, 상기 컨택홀 형성의 공정 오차에도 불구하고, 상기 컨택홀의 공정 오차에 의한 쇼트 불량 등을 방지할 수 있다.
다만, 본 발명의 효과는 상기 효과들로 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
도 1은 본 발명의 일 실시예에 따른 표시 장치의 단면도이다.
도 2a는 도 1의 표시 장치의 컨택홀(CNT) 및 고리 더미 패턴(RD)의 평면도이다.
도 2b는 도 1의 표시 장치의 컨택홀(CNT) 및 고리 더미 패턴(RD)의 다른 예의 평면도이다.
도 3a, 3b 및 3c는 도 1의 표시 장치의 고리 더미 패턴(RD)의 역할을 설명하기 위한 부분 단면도들이다.
도 4는 도 1의 표시 장치의 컨택홀(CNT) 및 고리 더미 패턴(RD)의 다른 예를 설명하기 위한 부분 단면도이다.
도 5는 본 발명의 일 실시예에 따른 표시 장치의 단면도이다.
도 6은 본 발명의 일 실시예에 따른 표시 장치의 단면도이다.
도 7은 본 발명의 일 실시예에 따른 표시 장치의 단면도이다.
도 8a 및 8b는 도 5의 표시 장치의 컨택홀(CNT) 및 제1 및 제2 고리 더미 패턴들(RD1, RD2)의 실시예들의 평면도들이다.
도 9는 본 발명의 일 실시예에 따른 표시 장치의 컨택홀(CNT), 제1 및 제2 고리 더미 패턴들(RD1, RD2)의 위치 및 크기를 설명하기 위한 부분 단면도이다.
도 10a 내지 10d는 도 1의 표시 장치의 제조 방법을 나타낸 단면도들이다.
도 11a 내지 11e는 도 5의 표시 장치의 제조 방법을 나타낸 단면도들이다.
도 12a 내지 12e는 본 발명의 일 실시예에 따른 표시 장치의 하나의 화소의 배선 레이 아웃을 나타낸 평면도들이다.
도 13은 본 발명의 실시예들에 따른 전자 기기를 나타내는 블록도이다.
도 14a는 도 13의 전자 기기가 텔레비전으로 구현된 일 예를 나타내는 도면이다.
도 14b는 도 13의 전자 기기가 스마트폰으로 구현된 일 예를 나타내는 도면이다.
이하, 도면들을 참조하여 본 발명의 바람직한 실시예들을 보다 상세하게 설명하기로 한다.
도 1은 본 발명의 일 실시예에 따른 표시 장치의 단면도이다.
도 1을 참조하면, 상기 표시 장치는 베이스 기판(100), 버퍼층(110), 액티브 패턴(ACT), 제1 게이트 절연층(120), 제1 게이트 패턴, 제2 게이트 절연층(130), 제2 게이트 패턴, 층간 절연층(140), 데이터 패턴, 비아 절연층(150), 화소 정의막(PDL), 발광 구조물(180), 및 박막 봉지층(TFE)을 포함할 수 있다.
상기 베이스 기판(100)은 투명한 또는 불투명한 재료로 구성될 수 있다. 예를 들면, 상기 베이스 기판(100)은 석영 기판, 합성 석영(synthetic quartz) 기판, 불화칼슘 기판, 불소가 도핑된 석영(F-doped quartz) 기판, 소다라임(sodalime) 유리 기판, 무알칼리(non-alkali) 유리 기판 등을 포함할 수 있다. 선택적으로, 상기 베이스 기판(100)은 연성을 갖는 투명 수지 기판으로 이루어질 수도 있다. 상기 베이스 기판(100)으로 이용될 수 있는 투명 수지 기판의 예로는 폴리이미드 기판을 들 수 있다. 이러한 경우, 상기 폴리이미드 기판은 제1 폴리이미드층, 배리어 필름층, 제2 폴리이미드층 등으로 구성될 수 있다. 예를 들면, 상기 폴리이미드 기판은 경질의 유리 기판 상에 제1 폴리이미드층, 배리어 필름층 및 제2 폴리이미드층이 적층된 구성을 가질 수 있다.
상기 버퍼층(110)은 상기 베이스 기판(100) 상에 전체적으로 배치될 수 있다. 상기 버퍼층(110)은 상기 베이스 기판(100)으로부터 금속 원자들이나 불순물들이 상기 액티브 패턴(ACT)으로 확산되는 현상을 방지할 수 있으며, 상기 액티브 패턴(ACT)을 형성하기 위한 결정화 공정 동안 열의 전달 속도를 조절하여 실질적으로 균일한 상기 액티브 패턴(ACT)을 수득하게 할 수 있다. 또한, 상기 버퍼층(110)은 상기 베이스 기판(100)의 표면이 균일하지 않을 경우, 상기 베이스 기판(100)의 표면의 평탄도를 향상시키는 역할을 수행할 수 있다.
상기 액티브 패턴(ACT)은 상기 버퍼층(110) 상에 배치될 수 있다. 상기 액티브 패턴(ACT)은 폴리 실리콘(Poly Crystal Silicon)을 포함할 수 있다. 상기 액티브 패턴(ACT)은 불순물이 도핑(doping)된 드레인 영역(D)과 소스 영역(S) 및 상기 드레인 영역(D)과 상기 소스 영역 사이의 채널 영역(C)을 포함할 수 있다. 상기 폴리 실리콘은 비정질 실리콘을 먼저 증착한 후 이를 결정화함으로써 형성될 수 있다. 다른 실시예에 따르면, 상기 액티브 패턴(ACT)은 비정질 실리콘을 포함하거나, 또는 산화물 반도체를 포함할 수도 있다.
상기 제1 게이트 절연층(120)은 상기 버퍼층(110) 상에서 상기 액티브 패턴(ACT)을 덮으며, 상기 액티브 패턴(ACT)의 프로파일을 따라 실질적으로 동일한 두께로 배치될 수 있다. 상기 제1 게이트 절연층(120)은 실리콘 화합물, 금속 산화물 등의 무기 절연 물질을 포함할 수 있다.
상기 제1 게이트 패턴이 상기 제1 게이트 절연층(120) 상에 배치될 수 있다. 상기 제1 게이트 패턴은 게이트 전극(GE)을 포함할 수 있다. 상기 제1 게이트 패턴은 상기 표시 장치를 구동하기 위한 게이트 라인 등의 신호 배선을 더 포함할 수 있다. 상기 제1 게이트 패턴은 금속, 합금, 금속 질화물, 도전성 금속 산화물, 투명 도전성 물질 등을 사용하여 형성될 수 있다.
상기 제2 게이트 절연층(130)이 상기 제1 게이트 패턴이 배치된 상기 제1 게이트 절연층(120) 상에 배치될 수 있다. 상기 제2 게이트 절연층(130)은 상기 제1 게이트 절연층(120) 상에서 상기 제1 게이트 패턴을 덮으며, 상기 제1 게이트 패턴의 프로파일을 따라 실질적으로 동일한 두께로 배치될 수 있다. 상기 제2 게이트 절연층(130)은 실리콘 화합물, 금속 산화물 등의 무기 절연 물질을 포함할 수 있다.
상기 제2 게이트 패턴이 상기 제2 게이트 절연층(130) 상에 배치될 수 있다. 상기 제2 게이트 패턴은 고리 더미 패턴(RD)을 포함할 수 있다. 상기 고리 더미 패턴(RD)은 상기 액티브 패턴(ACT)의 상기 드레인 영역(D)과 상기 소스 영역(S) 상에 각각 배치될 수 있다. 상기 고리 더미 패턴(RD)은 평면상에서 가운데 구멍을 갖는 고리 형태를 가질 수 있으며, 이에 대한 자세한 설명은 도 2에 대한 설명에서 후술한다.
상기 층간 절연층(140)은 상기 제2 게이트 패턴이 배치된 상기 제2 게이트 절연층(130) 상에 배치될 수 있다. 상기 층간 절연층(140)은 상기 제2 게이트 절연층(130) 상에서 상기 제2 게이트 패턴을 충분히 덮을 수 있으며, 상기 제2 게이트 패턴의 주위에 단차를 생성시키지 않고 실질적으로 평탄한 상면을 가질 수 있다. 상기 층간 절연층(140)은 실리콘 화합물, 금속 산화물 등의 무기 절연 물질을 포함할 수 있다.
상기 데이터 패턴이 상기 층간 절연층(140) 상에 배치될 수 있다. 상기 데이터 패턴은 소스 전극(SE) 및 드레인 전극(DE)을 포함할 수 있다. 상기 소스 전극(SE) 및 상기 드레인 전극(DE)은 각각 상기 층간 절연층(140), 상기 제2 게이트 절연층(130) 및 상기 제1 게이트 절연층(120)을 통해 형성되는 컨택홀(CNT)을 통해 상기 액티브 패턴(ACT)의 상기 소스 영역(S) 및 상기 드레인 영역(DE)에 연결될 수 있다. 상기 액티브 패턴(ACT), 상기 게이트 전극(GE), 상기 소스 전극(SE) 및 상기 드레인 전극(DE)은 박막 트랜지스터(TFT)에 포함될 수 있다.
이때, 상기 컨택홀(CNT)은 상기 고리 더미 패턴(RD)의 상기 구멍을 통과하도록 형성되며, 따라서, 상기 소스 전극(SE) 및 상기 드레인 전극(DE)의 일부는 상기 고리 더미 패턴(RD)의 상기 구멍을 통과할 수 있다.
상기 비아 절연층(150)은 상기 데이터 패턴이 배치된 상기 층간 절연층(140) 상에 배치될 수 있다. 상기 비아 절연층(150)은 단층 구조로 형성될 수 있지만, 적어도 2이상의 절연막들을 포함하는 다층 구조로 형성될 수도 있다. 상기 비아 절연층(150)은 포토레지스트, 아크릴계 수지, 폴리이미드계 수지, 폴리아미드계 수지, 실록산계(siloxane-based) 수지 등의 유기 물질을 사용하여 형성될 수 있다.
상기 발광 구조물(180)은 제1 전극(181), 발광층(182) 및 제2 전극(183)을 포함할 수 있다.
상기 제1 전극(181)은 상기 비아 절연층(150) 상에 배치될 수 있다. 상기 제1 전극(181)은 상기 비아 절연층(150) 통해 형성되는 컨택홀을 통해 상기 박막 트랜지스터(TFT)의 상기 드레인 전극(DE)에 연결될 수 있다. 상기 표시 장치의 발광 방식에 따라, 상기 제1 전극(181)은 반사성을 갖는 물질 또는 투광성을 갖는 물질을 사용하여 형성될 수 있다. 예시적인 실시예들에 있어서, 상기 제1 전극(181)은 금속막, 합금막, 금속 질화물막, 도전성 금속 산화물막 및/또는 투명 도전성 물질막을 포함하는 단층 구조 또는 다층 구조로 형성될 수 있다.
상기 화소 정의막(PDL)은 상기 제1 전극(181)이 배치된 상기 비아 절연층(150) 상에 배치될 수 있다. 상기 화소 정의막(PDL)은 유기 물질, 무기 물질 등을 사용하여 형성될 수 있다. 예를 들면, 상기 화소 정의막(PDL)은 포토레지스트, 폴리아크릴계 수지, 폴리이미드계 수지, 아크릴계 수지, 실리콘 화합물 등을 사용하여 형성될 수 있다. 예시적인 실시예들에 따르면, 상기 화소 정의막(PDL)을 식각하여 상기 제1 전극(181)을 부분적으로 노출시키는 개구(opening)를 형성할 수 있다. 이러한 상기 화소 정의막(PDL)의 개구에 의해 상기 표시 장치의 발광 영역과 비발광 영역이 정의될 수 있다. 예를 들면, 상기 화소 정의막(PDL)의 개구가 위치하는 부분이 상기 발광 영역에 해당될 수 있으며, 상기 비발광 영역은 상기 화소 정의막(PDL)의 개구에 인접하는 부분에 해당될 수 있다.
상기 발광층(182)은 상기 화소 정의막(PDL)의 개구를 통해 노출되는 상기 제1 전극(181)상에 배치될 수 있다. 또한, 상기 발광층(182)은 상기 화소 정의막(PDL)의 상기 개구의 측벽 상으로 연장될 수 있다. 예시적인 실시예들에 있어서, 상기 발광층(182)은 유기 발광층(EL), 정공 주입층(HIL), 정공 수송층(HTL), 전자 수송층(ETL), 전자 주입층(EIL) 등을 포함하는 다층 구조를 가질 수 있다. 다른 실시예에서, 상기 유기 발광층을 제외하고, 상기 정공 주입층, 상기 정공 수송층, 상기 전자 수송층 및 상기 전자 주입층 등은 복수의 화소들에 대응되도록 공통적으로 형성될 수 있다. 상기 발광층(182)의 유기 발광층은 상기 표시 장치의 각 화소에 따라 적색광, 녹색광, 청색광 등과 같은 서로 상이한 색광들을 발생시킬 수 있는 발광 물질들을 사용하여 형성될 수 있다. 다른 예시적인 실시예들에 따르면, 상기 발광층(182)의 유기 발광층은 적색광, 녹색광, 청색광 등의 상이한 색광들을 구현할 수 있는 복수의 발광 물질들이 적층되어 백색광을 발광하는 구조를 가질 수도 있다. 이때, 상기 발광 구조물들은 복수의 화소들에 대응되도록 공통적으로 형성되고, 상기 컬러 필터층에 의해 각각의 화소들이 구분될 수 있다.
상기 제2 전극(183)은 상기 화소 정의막(PDL) 및 상기 발광층(182) 상에 배치될 수 있다. 상기 표시 장치의 발광 방식에 따라, 상기 제2 전극(183)은 투광성을 갖는 물질 또는 반사성을 갖는 물질을 포함할 수 있다. 예시적인 실시예들에 있어서, 상기 제2 전극(183)도 금속막, 합금막, 금속 질화물막, 도전성 금속 산화물막 및/또는 투명 도전성 물질막을 포함하는 단층 구조 또는 다층 구조로 형성될 수 있다.
상기 박막 봉지층(TFE)이 상기 제2 전극(183) 상에 배치될 수 있다. 상기 박막 봉지층(TFE)은 외부의 습기 및 산소의 침투를 방지할 수 있다. 상기 박막 봉지층(TFE)은 적어도 하나의 유기층과 적어도 하나의 무기층을 구비할 수 있다. 적어도 하나의 유기층 적어도 하나의 무기층은 서로 교번적으로 적층될 수 있다. 예를 들면, 상기 박막 봉지층(TFE)은 두 개의 무기층과 이들 사이의 한개의 유기층을 포함할 수 있으나, 이에 제한되지 않는다. 다른 실시예에 있어서, 상기 박막 봉지층 대신 외기 및 수분이 상기 표시 장치 내부로 침투하는 것을 차단하기 위한 밀봉기판이 제공될 수 있다.
도 2a는 도 1의 표시 장치의 컨택홀(CNT) 및 고리 더미 패턴(RD)의 평면도이다.
도 1 및 2a를 참조하면, 상기 고리 더미 패턴(RD)은 평면상에서 가운데 구멍을 갖는 고리(ring) 형태를 가질 수 있다. 상기 컨택홀(CNT)의 상부의 둘레(CNTh, 도 3a 참조)는 상기 고리 더미 패턴(RD)의 내주(inner circumference) 보다 크고, 상기 고리 더미 패턴(RD)의 외주(outer circumference) 보다 작을 수 있다. 상기 컨택홀(CNT)의 하부면(CNTl)으로, 상기 소스 또는 드레인 전극이 상기 액티브 패턴과 접하는 면은 평면상에서 상기 고리 더미 패턴(RD)의 상기 내주 안쪽에 위치할 수 있다.
도 2b는 도 1의 표시 장치의 컨택홀(CNT) 및 고리 더미 패턴(RD)의 다른 예의 평면도이다.
도 2b를 참조하면, 상기 표시 장치는 컨택홀(CNT)의 상부의 둘레(CNTh)가 고리 더미 패턴(RD)의 내주 보다 작은 것을 제외하고, 도 1 및 2a의 표시 장치와 실질적으로 동일하다. 상기 컨택홀(CNT)의 크기는 필요에 따라 다양하게 설정될 수 있다.
도 3a, 3b 및 3c는 도 1의 표시 장치의 고리 더미 패턴(RD)의 역할을 설명하기 위한 부분 단면도들이다.
도 1 및 3a를 참조하면, 상기 컨택홀(CNT)이 정위치에 형성된 경우가 도시되어 있다. 상기 컨택홀(CNT)이 상기 고리 더미 패턴(RD)의 상기 내주의 안쪽을 통과하여, 상기 고리 더미 패턴(RD)과 상기 소스 또는 드레인 전극(SE, DE)이 서로 접하지 않는다.
상기 고리 더미 패턴(RD)의 상기 외주의 폭(A1) 보다 작은 폭을 갖는 컨택홀(CNT)의 상기 상부의 둘레(CNTh)가 형성되며, 상기 고리 더미 패턴(RD)의 상기 내주의 폭(A2) 보다 작은 폭을 갖는 상기 컨택홀(CNT)의 하부면(CNTl)이 상기 액티브 패턴(ACT)의 상기 소스 또는 드레인 영역 상에 형성될 수 있다.
도 1, 3b 및 3d를 참조하면, 상기 컨택홀(CNT)이 정위치를 벗어나 형성된 경우가 도시되어 있다. (도 3b는 도면상에서 우측으로 치우친 경우, 도 3c는 도면상에서 좌측으로 치우친 경우)
상기 컨택홀(CNT)이 상기 고리 더미 패턴(RD)의 일부를 노출하도록 통과하여, 상기 고리 더미 패턴(RD)과 상기 소스 또는 드레인 전극(SE, DE)이 서로 접한다.
상기 컨택홀(CNT)의 상부의 둘레(CNTh)는 상기 고리 더미 패턴(RD)의 상기 외주의 폭(A1) 내에 위치하나, 상기 컨택홀(CNT)의 상기 하부면(CNTl)은 상기 고리 더미 패턴(RD)의 상기 내주 내에 위치하며, 상기 액티브 패턴(ACT)의 상기 소스 또는 드레인 영역 상에 형성될 수 있다. 즉, 상기 컨택홀(CNT)의 형성 위치가 공정 오차에 의해 다소 어긋나더라도, 상기 컨택홀(CNT)의 상기 하부면(CNTl)이 원하는 위치에 형성될 수 있으며, 상기 고리 더미 패턴(RD)은 플로팅 된 패턴으로, 상기 소스 전극 또는 드레인 전극과 접하더라도 불량이 발생하지 않을 수 있다. 또한, 평면상에서 상기 고리 더미 패턴(RD)의 상기 내주는 상기 게이트 전극(GE)과 이격되도록 배치되므로, 상기 컨택홀(CNT)의 형성 위치가 상기 게이트 전극(GE)쪽으로 치우치더라도 상기 소스 또는 드레인 전극이 상기 게이트 전극(GE)과 접촉하여 쇼트가 발생할 염려가 없다.
또한, 상기 컨택홀(CNT)을 통한 상기 소스 또는 드레인 전극의 상기 액티브 패턴(ACT)과의 컨택위치를 상기 고리 더미 패턴(RD)의 위치, 상기 외주의 폭(A1) 및 상기 내주의 폭(A2)를 이용하여 제어할 수 있다. 일반적으로 도전 패턴의 패터닝 공정 정밀도가 컨택홀 형성 공정의 정밀도 보다 우수하며, 따라서, 상기 컨택홀(CNT)의 형성 공정의 공정 마진(margin)을 충분히 확보할 수 있다.
도 4는 도 1의 표시 장치의 컨택홀(CNT) 및 고리 더미 패턴(RD)의 다른 예를 설명하기 위한 부분 단면도이다.
도 4를 참조하면, 상기 표시 장치는 더미 고리 패턴(RD)의 크기 및 위치를 제외하고 도 1 내지 3c 의 표시 장치와 실질적으로 동일하다. 따라서 반복되는 설명은 생략한다.
본 실시예에 따르면, 상기 더미 고리 패턴(RD)의 일부가 상기 게이트 전극(GE)과 중첩하도록 배치될 수 있으나, 평면상에서 상기 더미 고리 패턴(RD)의 내주는 게이트 전극(GE)과 이격되도록 배치되므로, 컨택홀(CNT)과 상기 게이트 전극(GE) 사이의 거리를 최소화 하면서도 쇼트를 방지할 수 있다. 이에 따라 상기 게이트 전극(GE)을 포함하는 박막 트랜지스터의 크기를 줄일 수 있으며, 상기 표시 장치의 회로 설계를 위한 공간 마진을 확보 할 수 있으며, 불량을 방지할 수 있다.
도 5는 본 발명의 일 실시예에 따른 표시 장치의 단면도이다.
도 5를 참조하면, 상기 표시 장치는 베이스 기판(100), 버퍼층(110), 제1 액티브 패턴(ACT1), 제1 게이트 절연층(120), 제1 게이트 패턴, 제2 게이트 절연층(130), 제2 게이트 패턴, 제1 층간 절연층(135), 제2 액티브 패턴(ACT), 절연 패턴(IP), 제3 게이트 패턴, 제2 층간 절연층(140), 제1 데이터 패턴, 제1 비아 절연층(150), 제2 데이터 패턴, 제2 비아 절연층(160), 화소 정의막(PDL), 발광 구조물(180), 및 박막 봉지층(TFE)을 포함할 수 있다.
상기 베이스 기판(100)은 투명한 또는 불투명한 재료로 구성될 수 있다. 상기 버퍼층(110)은 상기 베이스 기판(100) 상에 전체적으로 배치될 수 있다. 상기 베이스 기판(100) 및 상기 버퍼층(110)은 도 1의 표시 장치의 베이스 기판과 버퍼층과 실질적으로 동일하므로, 이에 대한 자세한 설명은 생략한다.
상기 제1 액티브 패턴(ACT1)은 상기 버퍼층(110) 상에 배치될 수 있다. 상기 제1 액티브 패턴(ACT1)은 폴리 실리콘(Poly Crystal Silicon)을 포함할 수 있다. 상기 제1 액티브 패턴(ACT1)은 불순물이 도핑(doping)된 드레인 영역(D)과 소스 영역(S) 및 상기 드레인 영역(D)과 상기 소스 영역 사이의 채널 영역(C)을 포함할 수 있다.
상기 제1 게이트 절연층(120)은 상기 버퍼층(110) 상에서 상기 제1 액티브 패턴(ACT1)을 덮으며, 상기 제1 액티브 패턴(ACT1)의 프로파일을 따라 실질적으로 동일한 두께로 배치될 수 있다.
상기 제1 게이트 패턴이 상기 제1 게이트 절연층(120) 상에 배치될 수 있다. 상기 제1 게이트 패턴은 제1 게이트 전극(GE1)을 포함할 수 있다.
상기 제2 게이트 절연층(130)이 상기 제1 게이트 패턴이 배치된 상기 제1 게이트 절연층(120) 상에 배치될 수 있다. 상기 제2 게이트 절연층(130)은 상기 제1 게이트 절연층(120) 상에서 상기 제1 게이트 패턴을 덮으며, 상기 제1 게이트 패턴의 프로파일을 따라 실질적으로 동일한 두께로 배치될 수 있다.
상기 제2 게이트 패턴이 상기 제2 게이트 절연층(130) 상에 배치될 수 있다. 상기 제2 게이트 패턴은 스토리지 전극(CE) 및 제1 고리 더미 패턴(RD1)을 포함할 수 있다.
상기 스토리지 전극(CE)은 상기 제1 게이트 전극(GE1)과 중첩하게 배치될 수 있다. 상기 스토리지 전극(CE)은 상기 제1 게이트 전극(GE1) 및 이들 사이의 상기 제2 게이트 절연층(130)과 함께 스토리지 커패시터를 형성할 수 있다.
상기 제1 고리 더미 패턴(RD1)은 상기 제1 액티브 패턴(ACT1)의 상기 드레인 영역(D)과 상기 소스 영역(S) 상에 각각 배치될 수 있다. 상기 제1 고리 더미 패턴(RD1)은 평면상에서 가운데 구멍을 갖는 고리 형태를 가질 수 있다. 상기 제1 고리 더미 패턴(RD1)은 상기 스토리지 전극(CE)과 이격되도록 배치될 수 있다.
상기 제1 층간 절연층(135)이 상기 제2 게이트 패턴이 배치된 상기 제2 게이트 절연층(130) 상에 배치될 수 있다. 상기 제1 층간 절연층(135)은 상기 제2 게이트 절연층(130) 상에서 상기 제2 게이트 패턴을 덮으며, 상기 제2 게이트 패턴의 프로파일을 따라 실질적으로 동일한 두께로 배치될 수 있다.
상기 제2 액티브 패턴(ACT2)이 상기 제1 층간 절연층(135) 상에 배치될 수 있다. 상기 제2 액티브 패턴(ACT2)은 산화물 반도체를 포함할 수 있다. 상기 산화물 반도체는 인듐(In), 아연(Zn), 갈륨(Ga), 주석(Sn), 티타늄(Ti), 알루미늄(Al), 하프늄(Hf), 지르코늄(Zr), 마그네슘(Mg) 등을 함유하는 이성분계 화합물(ABx), 삼성분계 화합물(ABxCy), 사성분계 화합물(ABxCyDz) 등을 포함할 수 있다. 예를 들면, 상기 산화물 반도체는 아연 산화물(ZnOx), 갈륨 산화물(GaOx), 티타늄 산화물(TiOx), 주석 산화물(SnOx), 인듐 산화물(InOx), 인듐-갈륨 산화물(IGO), 인듐-아연 산화물(IZO), 인듐-주석 산화물(ITO), 갈륨-아연 산화물(GZO), 아연-마그네슘 산화물(ZMO), 아연-주석 산화물(ZTO), 아연-지르코늄 산화물(ZnZrxOy), 인듐-갈륨-아연 산화물(IGZO), 인듐-아연-주석 산화물(IZTO), 인듐-갈륨-하프늄 산화물(IGHO), 주석-알루미늄-아연 산화물(TAZO) 및 인듐-갈륨-주석 산화물(IGTO) 등을 포함할 수 있다.
상기 제2 액티브 패턴(ACT2)은 불순물이 도핑(doping)된 드레인 영역(D)과 소스 영역(S) 및 상기 드레인 영역(D)과 상기 소스 영역 사이의 채널 영역(C)을 포함할 수 있다.
상기 제3 게이트 패턴이 상기 제2 액티브 패턴(ACT2)이 배치된 상기 제1 층간 절연층(135) 상에 배치될 수 있다. 상기 제3 게이트 패턴과 상기 제1 층간 절연층(135) 사이에는 상기 절연 패턴(IP)이 배치될 수 있다. 상기 절연 패턴(IP)은 상기 제3 게이트 패턴과 실질적으로 동일한 평면 형상을 가질 수 있다. 상기 제3 게이트 패턴은 제2 게이트 전극(GE2) 및 제2 고리 더미 패턴(RD2)을 포함할 수 있다.
상기 제2 게이트 전극(GE2)은 상기 제2 액티브 패턴(ACT2) 상에 상기 채널 영역(C)과 중첩하게 배치될 수 있다.
상기 제2 고리 더미 패턴(DP2)은 상기 제1 고리 더미 패턴(DP1)과 중첩하게 배치될 수 있다. 상기 제2 고리 더미 패턴(DP2)은 평면상에서 가운데 구멍을 갖는 고리 형태를 가질 수 있으며, 상기 제1 고리 더미 패턴(DP1)과 동일한 형상을 가질 수 있다.
상기 제2 층간 절연층(140)은 상기 제3 게이트 패턴이 배치된 상기 제1 층간 절연층(135) 상에 배치될 수 있다. 상기 제2 층간 절연층(140)은 상기 제1 층간 절연층(135) 상에서 상기 제3 게이트 패턴을 충분히 덮을 수 있으며, 상기 제3 게이트 패턴의 주위에 단차를 생성시키지 않고 실질적으로 평탄한 상면을 가질 수 있다.
상기 제1 데이터 패턴이 상기 제2 층간 절연층(140) 상에 배치될 수 있다.
상기 제1 데이터 패턴은 제1 소스 전극(SE1) 및 제1 드레인 전극(DE1)을 포함할 수 있다. 상기 제1 소스 전극(SE1) 및 상기 제1 드레인 전극(DE1)은 각각 상기 제2 층간 절연층(140), 상기 제1 층간 절연층(135), 상기 제2 게이트 절연층(130) 및 상기 제1 게이트 절연층(120)을 통해 형성되는 컨택홀을 통해 상기 제1 액티브 패턴(ACT1)의 상기 소스 영역(S) 및 상기 드레인 영역(D)에 연결될 수 있다. 상기 제1 액티브 패턴(ACT1), 상기 제1 게이트 전극(GE1), 상기 제1 소스 전극(SE1) 및 상기 제1 드레인 전극(DE1)은 제1 박막 트랜지스터(TFT1)에 포함될 수 있다.
이때, 상기 컨택홀은 상기 제2 고리 더미 패턴(RD2)의 상기 구멍 및 상기 제1 고리 더미 패턴(RD1)의 상기 구멍을 차례로 통과하도록 형성되며, 따라서, 상기 제1 소스 전극(SE1) 및 상기 제1 드레인 전극(DE1)의 일부는 상기 제1 및 제2 고리 더미 패턴들(RD1, RD2)의 상기 구멍들을 통과할 수 있다. 상기 제1 및 제2 고리 더미 패턴들(RD1, RD2)에 의해, 상기 컨택홀의 형성 위치가 공정 오차에 의해 다소 어긋나더라도, 불량이 발생하지 않을 수 있다.
여기서, 상기 컨택홀의 깊이는 상기 제1 게이트 절연층(120), 상기 제2 게이트 절연층(130), 상기 제1 층간 절연층(135) 및 상기 제2 층간 절연층(140)의 두께들의 합과 같으며, 특히, 상기 컨택홀의 깊이가 상대적으로 깊은 경우, 예를 들면, 10000Å(옹스트롬) 이상인 경우, 상기 제1 및/또는 제2 고리 더미 패턴들(RD1, RD2)에 의한 효과가 커질 수 있다. 즉, 상기 컨택홀의 깊이가 상대적으로 깊은 경우라도, 상기 제1 및 제2 고리 더미 패턴들(RD1, RD2)에 의해, 상기 컨택홀의 형성 위치가 제한되므로, 상기 컨택홀 형성 오차로 인한 불량이 감소할 수 있다.
상기 제1 데이터 패턴은 제2 소스 전극(SE2) 및 제2 드레인 전극(DE2)을 더 포함할 수 있다. 상기 제2 소스 전극(SE2) 및 상기 제2 드레인 전극(DE2)은 각각 상기 제2 층간 절연층(140)을 통해 형성되는 컨택홀을 통해 상기 제2 액티브 패턴(ACT2)의 상기 소스 영역(S) 및 상기 드레인 영역(D)에 연결될 수 있다. 상기 제2 액티브 패턴(ACT2), 상기 제2 게이트 전극(GE2), 상기 제2 소스 전극(SE2) 및 상기 제2 드레인 전극(DE2)은 제2 박막 트랜지스터(TFT2)에 포함될 수 있다.
상기 제1 비아 절연층(150)이 상기 제1 데이터 패턴이 배치된 상기 제2 층간 절연층(140) 상에 배치될 수 있다. 상기 제1 비아 절연층(150)은 단층 구조로 형성될 수 있지만, 적어도 2이상의 절연막들을 포함하는 다층 구조로 형성될 수도 있다. 상기 제1 비아 절연층(150)은 포토레지스트, 아크릴계 수지, 폴리이미드계 수지, 폴리아미드계 수지, 실록산계(siloxane-based) 수지 등의 유기 물질을 사용하여 형성될 수 있다.
상기 제2 데이터 패턴이 상기 제1 비아 절연층(150) 상에 배치될 수 있다. 상기 제2 데이터 패턴은 연결 전극(SD2)을 포함할 수 있으며, 상기 연결 전극(SD2)은 상기 제1 비아 절연층(150)을 통해 형성되는 컨택홀을 통해, 상기 제1 박막 트랜지스터(TFT1)의 상기 제1 드레인 전극(DE1)에 연결될 수 있다.
상기 제2 비아 절연층(160)이 상기 제2 데이터 패턴이 배치된 상기 제1 비아 절연층(150) 상에 배치될 수 있다. 상기 제2 비아 절연층(160)은 단층 구조로 형성될 수 있지만, 적어도 2이상의 절연막들을 포함하는 다층 구조로 형성될 수도 있다. 상기 제2 비아 절연층(160)은 포토레지스트, 아크릴계 수지, 폴리이미드계 수지, 폴리아미드계 수지, 실록산계(siloxane-based) 수지 등의 유기 물질을 사용하여 형성될 수 있다.
상기 발광 구조물(180)은 제1 전극(181), 발광층(182) 및 제2 전극(183)을 포함할 수 있다.
상기 제1 전극(181)은 상기 제2 비아 절연층(160) 상에 배치될 수 있다. 상기 제1 전극(181)은 상기 제2 비아 절연층(160)을 통해 형성되는 컨택홀을 통해, 상기 연결 전극(SD2)에 연결될 수 있다. 상기 화소 정의막(PDL)은 상기 제1 전극(181)이 배치된 상기 제2 비아 절연층(160) 상에 배치될 수 있다. 상기 발광층(182)은 상기 화소 정의막(PDL)의 개구를 통해 노출되는 상기 제1 전극(181)상에 배치될 수 있다. 상기 제2 전극(183)은 상기 화소 정의막(PDL) 및 상기 발광층(182) 상에 배치될 수 있다. 상기 박막 봉지층(TFE)이 상기 제2 전극(183) 상에 배치될 수 있다.
상기 발광 구조물(180) 및 박막 봉지층(TFE)은 도 1의 표시 장치의 발광 구조물 및 박막 봉지층과 실질적으로 동일하므로, 이에 대한 자세한 설명은 생략한다.
도 6은 본 발명의 일 실시예에 따른 표시 장치의 단면도이다.
도 6을 참조하면, 상기 표시 장치는 고리 더미 패턴(RD)이 하나의 층에만 형성된 점을 제외하고, 도 5의 표시 장치와 실질적으로 동일하다. 따라서 반복되는 설명은 생략한다.
상기 표시 장치는 베이스 기판(100), 버퍼층(110), 제1 박막 트랜지스터(TFT1)의 제1 액티브 패턴(ACT1), 제1 게이트 절연층(120), 제1 게이트 패턴, 제2 게이트 절연층(130), 제2 게이트 패턴, 제1 층간 절연층(135), 제2 박막 트랜지스터(TFT2)의 제2 액티브 패턴(ACT), 절연 패턴(IP), 제3 게이트 패턴, 제2 층간 절연층(140), 제1 데이터 패턴, 제1 비아 절연층(150), 제2 데이터 패턴, 제2 비아 절연층(160), 화소 정의막(PDL), 발광 구조물(180), 및 박막 봉지층(TFE)을 포함할 수 있다.
상기 제1 게이트 패턴은 제1 게이트 전극(GE1)을 포함할 수 있다. 상기 제2 게이트 패턴은 스토리지 전극(CE)을 포함할 수 있다.
상기 제3 게이트 패턴은 제2 게이트 패턴(GE2) 및 상기 고리 더미 패턴(RD)을 포함할 수 있다. 상기 고리 더미 패턴(RD)은 평면상에서 가운데 구멍을 갖는 고리 형태를 가질 수 있다.
상기 제1 데이터 패턴은 제1 소스 전극(SE1), 제1 드레인 전극(DE1), 제2 소스 전극(SE2) 및 제2 드레인 전극(DE2)을 포함할 수 있다. 상기 제2 데이터 패턴은 연결 전극(SD2)을 포함할 수 있다.
도 7은 본 발명의 일 실시예에 따른 표시 장치의 단면도이다.
도 7을 참조하면, 상기 표시 장치는 고리 더미 패턴(RD)이 하나의 층에만 형성된 점을 제외하고, 도 5의 표시 장치와 실질적으로 동일하다. 따라서 반복되는 설명은 생략한다.
상기 표시 장치는 베이스 기판(100), 버퍼층(110), 제1 박막 트랜지스터(TFT1)의 제1 액티브 패턴(ACT1), 제1 게이트 절연층(120), 제1 게이트 패턴, 제2 게이트 절연층(130), 제2 게이트 패턴, 제1 층간 절연층(135), 제2 박막 트랜지스터(TFT2)의 제2 액티브 패턴(ACT), 절연 패턴(IP), 제3 게이트 패턴, 제2 층간 절연층(140), 제1 데이터 패턴, 제1 비아 절연층(150), 제2 데이터 패턴, 제2 비아 절연층(160), 화소 정의막(PDL), 발광 구조물(180), 및 박막 봉지층(TFE)을 포함할 수 있다.
상기 제1 게이트 패턴은 제1 게이트 전극(GE1)을 포함할 수 있다. 상기 제2 게이트 패턴은 스토리지 전극(CE) 및 상기 고리 더미 패턴(RD)을 포함할 수 있다. 상기 고리 더미 패턴(RD)은 평면상에서 가운데 구멍을 갖는 고리 형태를 가질 수 있다.
상기 제1 데이터 패턴은 제1 소스 전극(SE1), 제1 드레인 전극(DE1), 제2 소스 전극(SE2) 및 제2 드레인 전극(DE2)을 포함할 수 있다. 상기 제2 데이터 패턴은 연결 전극(SD2)을 포함할 수 있다.
이상을 참조하면, 컨택홀이 통과하는 고리 더미 패턴의 개수는 필요에 따라 다양하게 설정될 수 있을 것이다.
도 8a 및 8b는 도 5의 표시 장치의 컨택홀(CNT) 및 제1 및 제2 고리 더미 패턴들(RD1, RD2)의 실시예들의 평면도들이다.
도 5, 8a 및 8b를 참조하면, 상기 표시 장치의 상기 컨택홀(CNT) 및 상기 제1 및 제2 고리 더미 패턴들(RD1, RD2) 형상은 다양할 수 있다. 예를 들면, 상기 컨택홀(CNT) 및 상기 제1 및 제2 고리 더미 패턴들(RD1, RD2) 형상은 사각형 또는 모서리가 둥근 사각형의 고리 형태일 수 있으며, 도 2a 또는 도 2b에서와 같이 원형의 고리 형태일 수 있다.
한편, 평면에서 볼 때, 상기 컨택홀(CNT)의 상부의 둘레(CNTh)는 상기 제1 및 제2 고리 더미 패턴들(RD1, RD2)의 내주 보다 큰 것으로 도시되어 있으나 이에 한정되지 않으며, 어느 경우에나, 상기 컨택홀(CNT)의 하부면(CNTl)이 상기 제1 및 제2 고리 더미 패턴들(RD1, RD2)의 내주의 안쪽에 배치된다.
도 9는 본 발명의 일 실시예에 따른 표시 장치의 컨택홀(CNT), 제1 및 제2 고리 더미 패턴들(RD1, RD2)의 위치 및 크기를 설명하기 위한 부분 단면도이다.
도 9를 참조하면, 상기 표시 장치는 상기 제2 고리 더미 패턴(RD2)의 크기를 제외하고, 도 5의 표시 장치와 실질적으로 동일하다. 따라서 반복되는 설명은 생략한다.
상기 제1 고리 더미 패턴(RD1)의 내주의 폭(A2)은 상기 제2 고리 더미 패턴(RD2)의 내주의 폭(A1') 보다 작다. 상기 제1 고리 더미 패턴(RD1)의 고리의 폭(w1) 보다 상기 제2 고리 더미 패턴(RD2)의 고리의 폭(w2)이 더 크다. 따라서, 상기 제2 고리 더미 패턴(RD2)의 외주의 폭(A1)은 상기 제1 고리 더미 패턴(RD1)의 외주의 폭보다 클 수 있다.
컨택홀(CNT)은 단면상에서 역 테이퍼 형상을 가지므로, 상기 제1 고리 더미 패턴(RD1)의 상기 내주의 폭(A2)이 상기 제2 고리 더미 패턴(RD2)의 상기 내주의 폭(A1') 보다 작더라도 무방하며, 따라서, 상기 제1 고리 더미 패턴(RD1)의 고리의 폭(w1)을 상기 제2 고리 더미 패턴(RD2)의 고리의 폭(w2) 보다 작게 할 수 있으며; 이에 따라 상기 컨택홀(CNT)과 제1 게이트 전극(GE) 사이의 거리를 좁게 설계하면서도, 쇼트 불량을 방지할 수 있다.
도 10a 내지 10d는 도 1의 표시 장치의 제조 방법을 나타낸 단면도들이다.
도 10a를 참조하면, 베이스 기판(100) 상에 버퍼층(110)을 형성할 수 있다. 상기 버퍼층(110) 상에 액티브 패턴(ACT)을 형성할 수 있다. 상기 액티브 패턴(ACT)이 형성된 상기 버퍼층(110) 상에 제1 게이트 절연층(120)을 형성할 수 있다. 상기 제1 게이트 절연층(120) 상에 게이트 전극(GE)을 포함하는 제1 게이트 패턴을 형성할 수 있다. 상기 게이트 전극(GE)이 배치된 상기 제1 게이트 절연층(120) 상에 제2 게이트 절연층(130)을 형성할 수 있다. 상기 제2 게이트 절연층(130) 상에 고리 더미 패턴(RD) 포함하는 제2 게이트 패턴을 형성할 수 있다.
도 10b를 참조하면, 상기 제2 게이트 패턴이 형성된 상기 제2 게이트 절연층(130) 상에 층간 절연층(140)을 형성할 수 있다.
도 10c를 참조하면, 상기 층간 절연층(140), 상기 고리 더미 패턴(RD), 상기 제2 게이트 절연층(130), 상기 제1 게이트 절연층(120)을 차례로 관통하여 상기 액티브 패턴(ACT)의 소스 또는 드레인 영역(S, D)을 노출 시키는 컨택홀(CNT)을 형성할 수 있다.
도 10d를 참조하면, 상기 컨택홀(CNT)이 형성된 상기 층간 절연층(140) 상에 소스 전극(SE) 및 드레인 전극(DE)을 포함하는 데이터 패턴을 형성할 수 있다. 상기 데이터 패턴이 형성된 상기 층간 절연층(140) 상에 상기 드레인 전극(DE)을 노출하는 컨택홀이 형성된 비아 절연층(150)을 형성할 수 있다. 상기 비아 절연층(150) 상에 제1 전극(181), 화소 정의막(PDL), 발광층(182), 제2 전극(183), 및 박막 봉지층(TFE)을 차례로 형성하여 상기 표시 장치를 제조할 수 있다. 상기 표시 장치의 각 구성들의 제조 방법은 알려진 다양한 방법이 사용될 수 있으며, 자세한 설명은 생략한다.
도 11a 내지 11e는 도 5의 표시 장치의 제조 방법을 나타낸 단면도들이다.
도 11a를 참조하면, 베이스 기판(100) 상에 버퍼층(110)을 형성할 수 있다. 상기 버퍼층(110) 상에 제1 액티브 패턴(ACT1)을 형성할 수 있다. 상기 제1 액티브 패턴(ACT1)이 형성된 상기 버퍼층(110) 상에 제1 게이트 절연층(120)을 형성할 수 있다. 상기 제1 게이트 절연층(120) 상에 제1 게이트 전극(GE1)을 포함하는 제1 게이트 패턴을 형성할 수 있다. 상기 제1 게이트 전극(GE1)이 배치된 상기 제1 게이트 절연층(120) 상에 제2 게이트 절연층(130)을 형성할 수 있다. 상기 제2 게이트 절연층(130) 상에 제1 고리 더미 패턴(RD1) 및 스토리지 전극(CE)을 포함하는 제2 게이트 패턴을 형성할 수 있다.
도 11b를 참조하면, 상기 제2 게이트 패턴이 형성된 상기 제2 게이트 절연층(130) 상에 제1 층간 절연층(135)을 형성할 수 있다. 상기 제1 층간 절연층(135) 상에 제2 액티브 패턴(ACT2)을 형성할 수 있다.
도 11c를 참조하면, 상기 제2 액티브 패턴(ACT2)이 배치된 상기 제1 층간 절연층 상에 절연층 및 도전층을 차례로 형성한 후 상기 도전층 및 상기 절연층을 패터닝하여, 절연 패턴(IP) 및 상기 절연 패턴(IP) 상의 제2 게이트 패턴을 형성할 수 있다. 상기 제2 게이트 패턴은 제2 게이트 전극(GE2), 제2 고리 더미 패턴(RD2)을 포함할 수 있다.
도 11d를 참조하면, 상기 제2 게이트 패턴이 형성된 상기 제1 층간 절연층(135) 상에 제2 층간 절연층(140)을 형성할 수 있다.
상기 제2 층간 절연층(140), 상기 제2 고리 더미 패턴(RD2)의 구멍, 상기 제1 층간 절연층(135), 상기 제1 고리 더미 패턴(RD1)의 구멍, 상기 제2 게이트 절연층(130) 및 상기 제1 게이트 절연층(120)을 차례로 관통하여, 상기 액티브 패턴(ACT)의 소스 또는 드레인 영역(S, D)을 노출하는 제1 컨택홀(CNT1)을 형성할 수 있다.
또한, 상기 제2 층간 절연층(140)을 일부 제거하여, 상기 제2 액티브 패턴(ACT2)의 소스 또는 드레인 영역(S, D)을 노출하는 제2 컨택홀(CNT2)을 형성할 수 있다. 상기 제1 컨택홀(CNT1) 및 상기 제2 컨택홀(CNT2)은 하프톤 마스크 등을 이용하여 동시에 형성되거나, 별도의 마스크를 이용하여 개별적으로 형성될 수 있다.
도 11e를 참조하면, 상기 제1 및 제2 컨택홀(CNT1, CNT2)이 형성된 상기 제2 층간 절연층(140) 상에 제1 소스 전극(SE1), 제1 드레인 전극(DE1), 제2 소스 전극(SE2) 및 제2 드레인 전극(DE2)을 포함하는 제1 데이터 패턴을 형성할 수 있다. 상기 제1 데이터 패턴이 형성된 상기 층간 절연층(140) 상에 상기 제1 드레인 전극(DE)을 노출하는 컨택홀이 형성된 제1 비아 절연층(150)을 형성할 수 있다. 상기 제1 비아 절연층(150) 상에 연결 전극(SD2)을 포함하는 제2 데이터 패턴을 형성할 수 있다. 상기 제2 데이터 패턴이 형성된 상기 제1 비아 절연층(150) 상에 제2 비아 절연층(160)이 형성될 수 있다. 상기 제2 비아 절연층(160) 상에 제1 전극(181), 화소 정의막(PDL), 발광층(182), 제2 전극(183), 및 박막 봉지층(TFE)을 차례로 형성하여 상기 표시 장치를 제조할 수 있다. 상기 표시 장치의 각 구성들의 제조 방법은 알려진 다양한 방법이 사용될 수 있으며, 자세한 설명은 생략한다.
본 실시예 들에 따르면, 상기 제조 방법들은 상기 고리 더미 패턴(RD, RD1, RD2)이 상기 컨택홀(CNT, CNT1)이 형성 위치를 가이드 할 수 있으므로, 상기 컨택홀 형성 공정의 공정 마진을 확보할 수 있으며, 보다 세밀한 구조의 회로 설계가 가능하다.
도 12a 내지 12e는 본 발명의 일 실시예에 따른 표시 장치의 하나의 화소의 배선 레이 아웃을 나타낸 평면도들이다.
도 12a 내지 12e를 참조하면, 상기 표시 장치는 본 발명의 일 실시예에 따른 화소 구조를 구현하기 위해, 도면에 도시된 바와 같은 평면 레이아웃을 가질 수 있다.
제1 액티브 패턴(ACT1)은 상기 화소 구조에 포함되는 제1 박막 트랜지스터(T1)의 소스, 드레인 및 채널 영역을 포함할 수 있다. 제1 게이트 패턴(GAT1)은 상기 제1 박막 트랜지스터(T1)의 게이트 전극, 스토리지 커패시터의 스토리지 전극, 게이트 라인 등의 신호 배선을 포함할 수 있다. 제2 게이트 패턴(GAT2)은 상기 스토리지 커패시터의 다른 스토리지 전극을 포함할 수 있다. 제2 액티브 패턴(ACT2)은 상기 화소 구조에 포함되는 제2 박막 트랜지스터(T2)의 소스, 드레인 및 채널 영역을 포함할 수 있다. 제3 게이트 패턴(GAT3)은 고리 더미 패턴(RD), 발광 제어 라인 등의 신호 배선을 포함할 수 있다. 제1 데이터 패턴(SD1)은 전극(EE) 및 데이터 라인 등의 신호 배선을 포함할 수 있다.
여기서, 상기 제1 데이터 패턴(SD1)은 상기 고리 더미 패턴(RD)을 통과하는 컨택홀(CNT) 또는 고리 더미 패턴이 없는 컨택홀(CNTa)을 통해 다른 배선층과 연결될 수 있는데, 상기 컨택홀(CNT)은 비교적 깊은 깊이를 갖는 컨택홀로써, 상기 제1 데이터 패턴(SD1)과 상기 제1 액티브 패턴(ACT1) 사이, 상기 제1 데이터 패턴(SD1)과 상기 제1 게이트 패턴(GAT1) 사이, 또는 상기 제1 데이터 패턴(SD1)과 상기 제2 게이트 패턴(GAT2)을 연결할 수 있다. 이때, 상기 컨택홀(CNT)은 비교적 깊은 깊이를 갖지만, 상기 고리 더미 패턴(RD)을 통과하도록 형성되며, 상기 고리 더미 패턴(RD)이 상기 컨택홀(CNT)의 형성 위치가 다소 어긋나더라도, 인접하는 배서과의 쇼트 불량을 방지할 수 있음은 앞서 설명한 바와 같다. (도 7 등 참조)
특히, 서로 인접하는 두 컨택홀(예를 들면, 상기 전극(EE)의 두 컨택홀(CNT, CNTa)의 경우, 하나는 상기 고리 더미 패턴(RD)을 통과하고, 다른 하나는 그렇지 않도록 형성할 수 있다. 이를 통해, 상기 컨택홀들 간의 간격을 좁혀, 설계 마진을 확보하면서도, 쇼트 방지를 구현할 수 있을 것이다.
구체적으로, 폴리 실리콘을 포함하는 상기 제1 박막 트랜지스터(T1)는 상기 고리 더미 패턴(RD)을 통과하는 상기 컨택홀(CNT)을 통해 제1 데이터 패턴(SD1)의 전극(EE)과 연결되고, 상기 전극(EE)은 산화물 반도체를 포함하는 상기 제2 박막 트랜지스터(T2)와 고리 더미 패턴이 없는 상기 컨택홀(CNTa)를 통해 연결될 수 있다.
한편, 도 12a 내지 12e에 나타난 화소 구조의 레이아웃은 일 실시예에 해당하며, 본 발명에 따른 표시 장치의 화소 구조는 이에 한정되지 않는다.
도 13은 본 발명의 실시예들에 따른 전자 기기를 나타내는 블록도이고, 도 14a는 도 13의 전자 기기가 텔레비전으로 구현된 일 예를 나타내는 도면이며, 도 14b는 도 13의 전자 기기가 스마트폰으로 구현된 일 예를 나타내는 도면이다.
도 13 내지 도 14b를 참조하면, 전자 기기(500)는 프로세서(510), 메모리 장치(520), 스토리지 장치(530), 입출력 장치(540), 파워 서플라이(550) 및 표시 장치(560)를 포함할 수 있다. 이 때, 상기 표시 장치(560)는 도 1의 표시 장치에 상응할 수 있다. 상기 전자 기기(500)는 비디오 카드, 사운드 카드, 메모리 카드, USB 장치 등과 통신하거나, 또는 다른 시스템들과 통신할 수 있는 여러 포트(port)들을 더 포함할 수 있다. 일 실시예에서, 도 11a에 도시된 바와 같이, 상기 전자 기기(500)는 텔레비전으로 구현될 수 있다. 다른 실시예에서, 도 11b에 도시된 바와 같이, 상기 전자 기기(500)는 스마트폰으로 구현될 수 있다. 다만, 이것은 예시적인 것으로서 상기 전자 기기(500)는 그에 한정되지 않는다. 예를 들어, 상기 전자 기기(500)는 휴대폰, 비디오폰, 스마트패드(smart pad), 스마트 워치(smart watch), 태블릿(tablet) PC, 차량용 네비게이션, 컴퓨터 모니터, 노트북, 헤드 마운트 디스플레이(head mounted display; HMD) 등으로 구현될 수도 있다.
상기 프로세서(510)는 특정 계산들 또는 태스크(task)들을 수행할 수 있다. 실시예에 따라, 상기 프로세서(510)는 마이크로프로세서(micro processor), 중앙 처리 유닛(Central Processing Unit; CPU), 어플리케이션 프로세서(Application Processor; AP) 등일 수 있다. 상기 프로세서(510)는 어드레스 버스(address bus), 제어 버스(control bus) 및 데이터 버스(data bus) 등을 통해 다른 구성 요소들에 연결될 수 있다. 실시예에 따라, 상기 프로세서(510)는 주변 구성 요소 상호 연결(Peripheral Component Interconnect; PCI) 버스와 같은 확장 버스에도 연결될 수 있다. 상기 메모리 장치(520)는 상기 전자 기기(500)의 동작에 필요한 데이터들을 저장할 수 있다. 예를 들어, 상기 메모리 장치(520)는 이피롬(Erasable Programmable Read-Only Memory; EPROM) 장치, 이이피롬(Electrically Erasable Programmable Read-Only Memory; EEPROM) 장치, 플래시 메모리 장치(flash memory device), 피램(Phase Change Random Access Memory; PRAM) 장치, 알램(Resistance Random Access Memory; RRAM) 장치, 엔에프지엠(Nano Floating Gate Memory; NFGM) 장치, 폴리머램(Polymer Random Access Memory; PoRAM) 장치, 엠램(Magnetic Random Access Memory; MRAM), 에프램(Ferroelectric Random Access Memory; FRAM) 장치 등과 같은 비휘발성 메모리 장치 및/또는 디램(Dynamic Random Access Memory; DRAM) 장치, 에스램(Static Random Access Memory; SRAM) 장치, 모바일 DRAM 장치 등과 같은 휘발성 메모리 장치를 포함할 수 있다. 상기 스토리지 장치(530)는 솔리드 스테이트 드라이브(Solid State Drive; SSD), 하드 디스크 드라이브(Hard Disk Drive; HDD), 씨디롬(CD-ROM) 등을 포함할 수 있다. 상기 입출력 장치(540)는 키보드, 키패드, 터치패드, 터치스크린, 마우스 등과 같은 입력 수단 및 스피커, 프린터 등과 같은 출력 수단을 포함할 수 있다. 상기 파워 서플라이(550)는 상기 전자 기기(500)의 동작에 필요한 파워를 공급할 수 있다.
상기 표시 장치(560)는 상기 버스들 또는 다른 통신 링크를 통해서 다른 구성 요소들에 연결될 수 있다. 실시예에 따라, 상기 표시 장치(560)는 상기 입출력 장치(540)에 포함될 수도 있다. 상술한 바와 같이, 상기 표시 장치(560)는 고리 더미 패턴 및 상기 고리 더미 패턴을 통해 형성되는 컨택홀을 포함하므로, 세밀한 구조의 회로 패턴을 가질 수 있고, 쇼트 불량을 방지할 수 있다. 다만, 이에 대해서는 상술한 바 있으므로, 그에 대한 중복되는 설명은 생략하기로 한다.
본 발명은 유기 발광 표시 장치 및 이를 포함하는 다양한 전자 기기들에 적용될 수 있다. 예를 들어, 본 발명은 휴대폰, 스마트폰, 비디오폰, 스마트패드, 스마트 워치, 태블릿 PC, 차량용 네비게이션, 텔레비전, 컴퓨터 모니터, 노트북, 헤드 마운트 디스플레이 등에 적용될 수 있다.
이상에서는 본 발명의 예시적인 실시예들을 참조하여 설명하였지만, 해당 기술 분야에서 통상의 지식을 가진 자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100: 베이스 기판 110: 버퍼층
120: 제1 게이트 절연층 130: 제2 게이트 절연층
140: 층간 절연층 150: 비아 절연층
180: 발광 구조물 ACT: 액티브 패턴
GE: 게이트 전극 SE: 소스 전극
DE: 드레인 전극 TFT: 박막 트랜지스터
RD: 고리 더미 패턴 CNT: 박막 트랜지스터
PDL: 화소 정의막 TFE: 박막 봉지층

Claims (21)

  1. 베이스 기판;
    상기 베이스 기판 상에 배치되는 제1 액티브 패턴;
    상기 액티브 패턴 상에 배치되는 제1 절연층;
    상기 제1 절연층 상에 배치되는 제1 게이트 전극;
    상기 제1 게이트 전극 상에 배치되는 제2 절연층;
    상기 제2 절연층 상에 배치되는 고리 더미 패턴;
    상기 고리 더미 패턴이 배치된 상기 제2 절연층 상에 배치되는 제3 절연층; 및
    상기 제3 절연층 상에 배치되고, 상기 제3 절연층, 상기 제2 절연층 및 상기 제1 절연층을 통해 형성되고, 상기 고리 더미 패턴의 구멍을 통과하는 컨택홀을 통해 상기 액티브 패턴과 전기적으로 연결되는 제1 드레인 전극을 포함하는 표시 장치.
  2. (도 2등)
    제1 항에 있어서,
    평면상에서, 상기 컨택홀의 상부의 둘레는 상기 고리 더미 패턴과 적어도 일부가 중첩하는 것을 특징으로 하는 표시 장치.
  3. (도 2a)
    제2 항에 있어서,
    평면상에서, 상기 컨택홀의 상기 상부의 둘레가 상기 고리 더미 패턴의 내주 보다 크고, 상기 고리 더미 패턴의 외주 보다 작은 것을 특징으로 하는 표시 장치.
  4. 제1 항에 있어서,
    상기 드레인 전극과 상기 고리 더미 패턴이 서로 접촉하는 것을 특징으로 하는 표시 장치.
  5. 제1 항에 있어서,
    상기 고리 더미 패턴은 상기 제1 게이트 전극과 일부 중첩하는 것을 특징으로 하는 표시 장치.
  6. 제1 항에 있어서,
    평면상에서, 상기 고리 더미 패턴의 상기 구멍 내에 컨택홀의 하부면이 위치하는 것을 특징으로 하는 표시 장치.
  7. 제1 항에 있어서,
    평면상에서, 상기 컨택홀 모양은 원, 사각형, 또는 모서리가 둥근 사각형이며,
    평면상에서, 상기 고리 더미 패턴은 원, 사각형, 또는 모서리가 둥근 사각형의 고리 형태인 것을 특징으로 하는 표시 장치.
  8. 제1 항에 있어서,
    상기 제2 절연층과 상기 제3 절연층 사이에 배치되는 제1 층간 절연층;
    상기 제1 층간 절연층과 상기 제3 절연층 사이에 배치되는 제2 액티브 패턴; 및
    상기 제2 액티브 패턴 상에 배치되는 제2 게이트 전극을 더 포함하는 것을 특징으로 하는 표시 장치.
  9. 제8 항에 있어서,
    상기 제1 절연층, 상기 제2 절연층, 상기 제1 층간 절연층 및 상기 제3 절연층의 두께는 10000Å(옹스트롬) 이상인 것을 특징으로 하는 표시 장치.
  10. 제8 항에 있어서,
    상기 제1 층간 절연층과 상기 제3 절연층 사이에 배치되고, 상기 고리 더미 패턴과 중첩하는 상부 고리 더미 패턴을 더 포함하는 것을 특징으로 하는 표시 장치.
  11. 제10 항에 있어서,
    상기 상부 고리 더미 패턴과 상기 제1 층간 절연층 사이 및 상기 제2 게이트 전극과 상기 제1 층간 절연층 사이에 배치되는 절연 패턴을 더 포함하는 것을 특징으로 하는 표시 장치.
  12. 제11 항에 있어서,
    상기 상부 고리 더미 패턴의 내주의 폭이 상기 고리 더미 패턴의 내주의 폭보다 큰 것을 특징으로 하는 표시 장치.
  13. 제1 항에 있어서,
    상기 제1 게이트 전극과 중첩하고 상기 고리 더미 패턴과 이격되는 스토리지 전극을 더 포함하는 것을 특징으로 하는 표시 장치.
  14. 제1 항에 있어서,
    상기 제3 절연층과 상기 제2 절연층 사이에 배치되는 층간 절연층;
    상기 층간 절연층과 상기 제2 절연층 사이에 배치되고, 상기 제1 게이트 전극과 중첩하는 스토리지 전극을 더 포함하고,
    상기 고리 더미 패턴은 상기 층간 절연층과 상기 제3 절연층 사이에 배치되는 것을 특징으로 하는 표시 장치.
  15. 제1 항에 있어서,
    상기 제3 절연층과 상기 제2 절연층 사이에 배치되는 층간 절연층;
    상기 층간 절연층과 상기 제2 절연층 사이에 배치되고, 상기 제1 게이트 전극과 중첩하는 스토리지 전극을 더 포함하고,
    상기 고리 더미 패턴은 상기 층간 절연층과 상기 제2 절연층 사이에 배치되고, 상기 스토리지 전극과 동일한 층에 배치되는 것을 특징으로 하는 표시 장치.
  16. 제1 항에 있어서,
    상기 드레인 전극이 배치된 상기 제3 절연층 상에 배치되는 비아 절연층; 및
    상기 비아 절연층 상에 배치되는 발광 구조물을 더 포함하는 것을 특징으로 하는 표시 장치.
  17. (도 12의 평면상의 EE 전극 주변 모양)
    제8 항에 있어서,
    상기 제1 드레인 전극은 상기 제2 액티브 패턴과 상기 제3 절연층을 통해 형성되는 제1 컨택홀을 통해 전기적으로 연결되고,
    상기 컨택홀과 상기 제1 컨택홀은 평면상에서 서로 인접하여 배치되고, 상기 제1 컨택홀에는 상기 제1 컨택홀에 대응하는 고리 더미 패턴이 형성되지 않는 것을 특징으로 하는 표시 장치.
  18. 베이스 기판 상에 제1 액티브 패턴을 형성하는 단계;
    상기 제1 액티브 패턴 상에 제1 절연층을 형성하는 단계;
    상기 제1 절연층 상에 제1 게이트 전극을 형성하는 단계;
    상기 제1 게이트 전극 상에 제2 절연층을 형성하는 단계;
    상기 제2 절연층 상에 상기 제1 액티브 패턴과 중첩하는 고리 더미 패턴을 형성하는 단계;
    상기 고리 더미 패턴 상에 제3 절연층을 형성하는 단계;
    상기 제3 절연층, 상기 고리 더미 패턴의 구멍, 상기 제2 절연층 및 상기 제1 절연층을 차례로 관통하여 상기 제1 액티브 패턴의 일부를 노출시키는 컨택홀을 형성하는 단계; 및
    상기 컨택홀을 채워 상기 제1 액티브 패턴과 전기적으로 연결되는 드레인 전극을 형성하는 단계를 포함하는 표시 장치의 제조 방법.
  19. 제18 항에 있어서,
    상기 컨택홀의 깊이는 10000Å(옹스트롬) 이상인 것을 특징으로 하는 표시 장치의 제조 방법.
  20. 제18 항에 있어서,
    상기 제3 절연층을 형성하기 전에, 상기 제2 절연층 상에 층간 절연층을 형성하는 단계; 및
    상기 층간 절연층 상에 상기 고리 더미 패턴과 중첩하는 상부 고리 더미 패턴을 형성하는 단계를 더 포함하고,
    상기 컨택홀은 상기 제3 절연층, 상기 상부 고리 더미 패턴이 구멍, 상기 층간 절연층, 상기 고리 더미 패턴의 구멍, 상기 제2 절연층 및 상기 제1 절연층을 차례로 관통하는 것을 특징으로 하는 표시 장치의 제조 방법.
  21. 베이스 기판;
    상기 베이스 기판 상에 배치되는 제1 도전 패턴;
    상기 제1 도전 패턴이 상에 배치되는 제1 절연층;
    상기 제1 절연층 상에 배치되는 제2 도전 패턴;
    상기 제2 도전 패턴 상에 배치되는 제2 절연층;
    상기 제2 절연층 상에 배치되는 고리 더미 패턴;
    상기 고리 더미 패턴 상에 배치되는 제3 절연층; 및
    상기 제3 절연층 상에 배치되는 제3 도전 패턴을 포함하고,
    상기 제3 절연층, 상기 제2 절연층 및 상기 제1 절연층을 통해 컨택홀이 형성되고, 상기 컨택홀은 상기 고리 더미 패턴의 구멍을 통과하고,
    상기 제3 도전 패턴이 상기 컨택홀 내부에 배치되어, 상기 제1 도전 패턴과 전기적으로 연결되는 것을 특징으로 하는 표시 장치.
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