KR20220140920A - 표시 장치 및 표시 장치의 제조 방법 - Google Patents

표시 장치 및 표시 장치의 제조 방법 Download PDF

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Abstract

표시 장치는 기판, 기판 위에 배치되며, 제1 영역, 제1 영역으로부터 이격되는 제2 영역 및 제1 영역과 제2 영역 사이에 위치하는 제3 영역을 포함하는 액티브 패턴, 액티브 패턴 위에 배치되며, 액티브 패턴의 제3 영역과 중첩하는 제1 더미 부분 및 제1 더미 부분과 이격되는 도전 부분을 포함하는 제1 도전 패턴, 및 제1 도전 패턴 위에 배치되는 복수의 도전 패턴들을 포함하고, 제1 도전 패턴의 제1 더미 부분은 복수의 도전 패턴들 및 액티브 패턴으로부터 전기적으로 절연될 수 있다. 이에 따라, 표시 장치의 액티브 패턴에서 발생하는 정전기가 감소하여, 표시 장치의 표시 성능이 향상될 수 있다.

Description

표시 장치 및 표시 장치의 제조 방법{DISPLAY DEVICE AND METHOD OF MANUFACTURING DISPLAY DEVICE}
본 발명은 표시 장치에 관한 것이다. 보다 상세하게는, 본 발명은 표시 장치 및 표시 장치의 제조 방법에 관한 것이다.
표시 장치는 복수의 화소들을 포함할 수 있다. 복수의 화소들 각각은 광을 발광할 수 있다. 복수의 화소들 각각은 광을 발광하기 위한 화소 회로를 포함할 수 있다.
화소 회로는 액티브 패턴 및 액티브 패턴 위에 배치되는 복수의 도전층들을 포함할 수 있다. 이 경우, 화소 회로의 액티브 패턴에서 정전기가 발생하여, 화소 회로가 손상될 수 있다. 화소 회로가 손상되는 경우, 표시 장치의 표시 성능이 저하될 수 있다.
본 발명의 일 목적은 표시 성능이 향상된 표시 장치를 제공하는 것이다.
본 발명의 다른 목적은 표시 성능을 향상시킬 수 있는 표시 장치의 제조 방법을 제공하는 것이다.
다만, 본 발명의 목적이 이와 같은 목적들에 한정되는 것은 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
전술한 본 발명의 일 목적을 달성하기 위하여, 실시예들에 따른 표시 장치는 기판, 상기 기판 위에 배치되며, 제1 영역, 상기 제1 영역으로부터 이격되는 제2 영역 및 상기 제1 영역과 상기 제2 영역 사이에 위치하는 제3 영역을 포함하는 액티브 패턴, 상기 액티브 패턴 위에 배치되며, 상기 액티브 패턴의 상기 제3 영역과 중첩하는 제1 더미 부분 및 상기 제1 더미 부분과 이격되는 도전 부분을 포함하는 제1 도전 패턴 및 상기 제1 도전 패턴 위에 배치되는 복수의 도전 패턴들을 포함하고, 상기 제1 도전 패턴의 상기 제1 더미 부분은 상기 복수의 도전 패턴들 및 상기 액티브 패턴으로부터 전기적으로 절연될 수 있다.
일 실시예에 있어서, 상기 액티브 패턴과 상기 제1 도전 패턴의 상기 도전 부분은 트랜지스터를 정의할 수 있다.
일 실시예에 있어서, 상기 액티브 패턴의 상기 제3 영역은 상기 액티브 패턴의 상기 제1 영역을 상기 액티브 패턴의 상기 제2 영역으로부터 전기적으로 절연시킬 수 있다.
일 실시예에 있어서, 상기 제1 도전 패턴의 상기 제1 더미 부분은 상기 액티브 패턴의 상기 제1 영역 및 상기 제2 영역과 중첩하지 않을 수 있다.
일 실시예에 있어서, 상기 제1 도전 패턴의 상기 제1 더미 부분은 상기 제1 도전 패턴의 상기 도전 부분으로부터 전기적으로 절연될 수 있다.
일 실시예에 있어서, 상기 복수의 도전 패턴들은, 상기 제1 도전 패턴 위에 배치되는 제2 도전 패턴 및 상기 제2 도전 패턴 위에 배치되는 제3 도전 패턴을 포함할 수 있다.
일 실시예에 있어서, 상기 복수의 도전 패턴들은, 상기 제3 도전 패턴 위에 배치되는 제4 도전 패턴을 더 포함할 수 있다.
일 실시예에 있어서, 표시 장치는 구동 전류를 생성하는 구동 트랜지스터, 상기 구동 전류에 기초하여 발광하는 발광 다이오드, 상기 구동 트랜지스터의 게이트 전극에 제1 초기화 전압을 제공하는 구동 초기화 트랜지스터 및 상기 발광 다이오드의 애노드 전극에 상기 제1 초기화 전압과 다른 제2 초기화 전압을 제공하는 다이오드 초기화 트랜지스터를 더 포함할 수 있다.
일 실시예에 있어서, 상기 제1 영역은 상기 구동 초기화 트랜지스터의 입력 전극이고, 상기 제2 영역은 상기 다이오드 초기화 트랜지스터의 입력 전극일 수 있다.
일 실시예에 있어서, 표시 장치는 상기 제1 초기화 전압을 전송하고, 상기 제1 영역에 전기적으로 연결되는 제1 초기화 전압선 및 상기 제2 초기화 전압을 전송하고, 상기 제2 영역에 전기적으로 연결되는 제2 초기화 전압선을 더 포함할 수 있다.
일 실시예에 있어서, 표시 장치는 구동 전류를 생성하는 구동 트랜지스터, 상기 구동 트랜지스터의 게이트 전극에 연결되는 제1 전극 및 상기 제1 전극에 중첩하는 제2 전극을 포함하는 스토리지 커패시터, 상기 구동 전류에 기초하여 발광하는 발광 다이오드, 상기 스토리지 커패시터의 상기 제1 전극에 초기화 전압을 제공하는 초기화 트랜지스터 및 상기 스토리지 커패시터의 상기 제2 전극에 기준 전압을 제공하는 기준 트랜지스터를 더 포함할 수 있다.
일 실시예에 있어서, 상기 제1 영역은 상기 초기화 트랜지스터의 출력 전극이고, 상기 제2 영역은 상기 기준 트랜지스터의 출력 전극일 수 있다.
일 실시예에 있어서, 표시 장치는 상기 초기화 전압을 전송하고, 상기 초기화 트랜지스터의 입력 전극에 전기적으로 연결되는 초기화 전압선 및 상기 기준 전압을 전송하고, 상기 기준 트랜지스터의 입력 전극에 전기적으로 연결되는 기준 전압선을 더 포함할 수 있다.
일 실시예에 있어서, 상기 액티브 패턴은 제4 영역, 상기 제4 영역으로부터 이격되는 제5 영역 및 상기 제4 영역과 상기 제5 영역 사이에 위치하는 제6 영역을 더 포함하고, 상기 제1 도전 패턴은, 상기 액티브 패턴의 상기 제6 영역과 중첩하는 제2 더미 부분을 더 포함하며, 상기 제1 도전 패턴의 상기 제2 더미 부분은 상기 복수의 도전 패턴들 및 상기 액티브 패턴으로부터 전기적으로 절연될 수 있다.
일 실시예에 있어서, 표시 장치는 상기 스토리지 커패시터의 상기 제2 전극에 데이터 전압을 제공하는 스위칭 트랜지스터 및 상기 구동 트랜지스터로부터 상기 구동 전류를 제공받아, 상기 구동 전류를 상기 발광 다이오드에 전달하는 발광 제어 트랜지스터를 더 포함할 수 있다.
일 실시예에 있어서, 상기 제4 영역은 상기 스위칭 트랜지스터의 출력 전극이고, 상기 제5 영역은 상기 발광 제어 트랜지스터의 입력 전극일 수 있다.
전술한 본 발명의 다른 목적을 달성하기 위하여, 실시예들에 따른 표시 장치의 제조 방법은 기판 위에 제1 영역, 상기 제1 영역으로부터 이격되는 제2 영역 및 상기 제1 영역과 상기 제2 영역 사이에 위치하는 제3 영역을 포함하는 액티브 패턴을 형성하는 단계, 상기 액티브 패턴 위에 상기 액티브 패턴의 상기 제3 영역과 중첩하는 더미 부분 및 상기 더미 부분과 이격되는 도전 부분을 포함하는 제1 도전 패턴을 형성하는 단계, 상기 제1 도전 패턴을 마스크로 하여 상기 액티브 패턴에 불순물을 도핑하는 단계 및 상기 제1 도전 패턴 위에 복수의 도전 패턴들을 형성하는 단계를 포함하며, 상기 더미 부분은 상기 액티브 패턴 및 상기 복수의 도전 패턴들로부터 전기적으로 절연될 수 있다.
일 실시예에 있어서, 상기 액티브 패턴의 상기 제3 영역에는 상기 불순물이 도핑되지 않을 수 있다.
일 실시예에 있어서, 상기 제1 도전 패턴의 상기 더미 부분은 상기 제1 도전 패턴의 상기 도전 부분으로부터 전기적으로 절연될 수 있다.
일 실시예에 있어서, 상기 제1 도전 패턴의 상기 더미 부분은 상기 액티브 패턴의 상기 제1 영역 및 상기 제2 영역과 중첩하지 않을 수 있다.
전술한 바와 같이, 본 발명의 실시예들에 따른 표시 장치는 제3 영역을 포함하는 액티브 패턴 및 제3 영역과 중첩하고 액티브 패턴 및 복수의 도전층들과 전기적으로 절연되는 제1 더미 부분을 포함하는 제1 도전 패턴을 포함할 수 있다. 이에 따라, 액티브 패턴의 정전기 발생이 상대적으로 감소할 수 있어, 표시 장치의 표시 성능이 향상될 수 있다.
전술한 바와 같이, 본 발명의 실시예들에 따른 표시 장치의 제조 방법은 제3 영역을 포함하는 액티브 패턴 위에 제3 영역과 중첩하고 액티브 패턴 및 복수의 도전층들과 전기적으로 절연되는 더미 부분을 포함하는 제1 도전 패턴을 형성하고, 제1 도전 패턴을 마스크로 하여 상기 액티브 패턴에 불순물을 도핑할 수 있다. 이에 따라, 표시 장치 제조 과정에서 액티브 패턴의 정전기 발생이 상대적으로 감소할 수 있어, 표시 성능을 향상시킬 수 있는 표시 장치의 제조 방법이 제공될 수 있다.
다만, 본 발명의 효과가 전술한 효과에 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
도 1은 본 발명의 일 실시예에 따른 표시 장치를 도시한 평면도이다.
도 2는 도 1의 화소의 일 실시예를 나타내는 회로도이다.
도 3 내지 도 9는 서로 인접하는 복수의 화소들에 포함된 화소 회로를 설명하기 위한 도면들이다.
도 10은 도 1의 화소의 다른 실시예를 나타내는 회로도이다.
도 11 내지 도 20은 서로 인접하는 복수의 화소들에 포함된 화소 회로를 설명하기 위한 도면들이다.
도 21 내지 도 26은 본 발명의 실시예들에 따른 표시 장치의 제조 방법을 나타내는 단면도들이다.
이하, 첨부한 도면들을 참조하여, 본 발명의 실시예들에 따른 표시 장치 및 표시 장치의 제조 방법을 보다 상세하게 설명한다. 첨부된 도면들 상의 동일한 구성 요소들에 대해서는 동일하거나 유사한 참조 부호들을 사용한다.
도 1은 본 발명의 일 실시예에 따른 표시 장치를 도시한 평면도이다.
도 1을 참조하면, 표시 장치(1000)는 표시 영역(DA) 및 비표시 영역(NDA)을 포함할 수 있다.
표시 영역(DA)은 표시 장치(1000)에서 영상이 표시되는 영역일 수 있다. 표시 장치(1000)는 표시 영역(DA)에서 복수의 화소(PX)들을 포함할 수 있다. 화소들(PX)은 제1 방향(DR1) 및 제1 방향(DR1)에 교차하는 제2 방향(DR2)을 따라 행렬 형태로 배열될 수 있다. 복수의 화소(PX)들 각각은 빛을 발광할 수 있다. 표시 장치(1000)는 복수의 화소(PX)들 각각이 발광하는 빛을 조합하여 영상을 표시할 수 있다.
비표시 영역(NDA)은 표시 장치(1000)에서 영상이 표시되지 않는 영역일 수 있다. 비표시 영역(NDA)에는 복수의 화소(PX)들을 구동하기 위한 구동부가 배치될 수 있다. 상기 구동부는 복수의 화소(PX)들과 전기적으로 연결될 수 있다.
도 2는 도 1의 화소의 일 실시예를 나타내는 회로도이다.
도 2를 참조하면, 화소(PX)는 화소 회로(PXC) 및 발광 다이오드(LD)를 포함할 수 있다. 화소 회로(PXC)는 제1 내지 제7 트랜지스터들(T1, T2, T3, T4, T5, T6, T7) 및 스토리지 커패시터(CST)를 포함할 수 있다.
제1 트랜지스터(T1)는 제1 전원 전압선(ELVDD) 및 발광 다이오드(LD)의 애노드 전극에 전기적으로 연결되고, 데이터선(DATA)이 제공하는 데이터 신호에 상응하는 구동 전류를 발광 다이오드(LD)에 제공할 수 있다. 다시 말해, 제1 트랜지스터(T1)는 구동 트랜지스터일 수 있다.
제2 트랜지스터(T2)는 데이터선(DATA)과 제1 트랜지스터(T1)의 입력 전극 사이에 연결되고, 스캔선(GW)이 제공하는 스캔 신호에 응답하여 상기 데이터 신호를 제1 트랜지스터(T1)의 입력 전극에 제공할 수 있다. 다시 말해, 제2 트랜지스터(T2)는 스위칭 트랜지스터일 수 있다.
제3 트랜지스터(T3)는 제1 트랜지스터(T1)의 게이트 전극과 제1 트랜지스터(T1)의 출력 전극 사이에 연결되고, 상기 스캔 신호에 응답하여 제1 트랜지스터(T1)를 다이오드 연결시킴으로써 제1 트랜지스터(T1)의 문턱 전압을 보상할 수 있다. 다시 말해, 제3 트랜지스터(T3)는 보상 트랜지스터일 수 있다.
제4 트랜지스터(T4)는 제1 초기화 전압선(VINT1)과 제1 트랜지스터(T1)의 게이트 전극 사이에 연결되고, 제1 초기화 제어선(GI)이 제공하는 제1 초기화 제어 신호에 응답하여 제1 초기화 전압선(VINT1)이 제공하는 제1 초기화 전압을 제1 트랜지스터(T1)의 게이트 전극에 제공할 수 있다. 다시 말해, 제4 트랜지스터(T4)는 구동 초기화 트랜지스터일 수 있다.
제5 트랜지스터(T5)는 제1 전원 전압선(ELVDD)과 제1 트랜지스터(T1)의 입력 전극 사이에 연결되고, 제6 트랜지스터(T6)는 제1 트랜지스터(T1)의 출력 전극과 발광 다이오드(LD)의 애노드 전극 사이에 연결될 수 있다. 제5 트랜지스터(T5) 및 제6 트랜지스터(T6) 각각은 발광 제어선(EM)이 제공하는 발광 제어 신호에 응답하여 상기 구동 전류를 발광 다이오드(LD)의 상기 애노드 전극에 제공할 수 있다. 다시 말해, 제5 트랜지스터(T5) 및 제6 트랜지스터(T6) 각각은 발광 제어 트랜지스터일 수 있다.
제7 트랜지스터(T7)는 제2 초기화 전압선(VINT2)과 발광 다이오드(LD)의 상기 애노드 전극 사이에 연결되고, 제2 초기화 제어선(GB)이 제공하는 제2 초기화 제어 신호에 응답하여 제2 초기화 전압선(VINT2)이 제공하는 제2 초기화 전압을 발광 다이오드(LD)의 애노드 전극에 제공할 수 있다. 다시 말해, 제7 트랜지스터(T7)는 다이오드 초기화 트랜지스터일 수 있다. 상기 제2 초기화 전압의 전압 레벨은 상기 제1 초기화 전압의 전압 레벨과 다를 수 있다. 일 실시예에 있어서, 상기 제2 초기화 전압의 전압 레벨은 상기 제1 초기화 전압의 전압 레벨보다 낮을 수 있다.
일 실시예에 있어서, 트랜지스터들(T1, T2, T3, T4, T5, T6, T7) 각각의 입력 전극 및 출력 전극은 각각 소스 전극 및 드레인 전극일 수 있다. 그러나, 본 발명은 이에 한정되지 아니하고, 트랜지스터들(T1, T2, T3, T4, T5, T6, T7) 각각의 입력 전극 및 출력 전극은 각각 드레인 전극 및 소스 전극일 수도 있다.
스토리지 커패시터(CST)는 제1 전원 전압선(ELVDD)과 제1 트랜지스터(T1)의 게이트 전극 사이에 연결될 수 있다. 예를 들어, 스토리지 커패시터(CST)의 제1 전극은 제1 트랜지스터(T1)의 게이트 전극에 연결될 수 있으며, 스토리지 커패시터(CST)의 제2 전극은 제1 전원 전압선(ELVDD)에 연결될 수 있다. 스토리지 커패시터(CST)는 제1 전원 전압선(ELVDD)과 제1 트랜지스터(T1)의 게이트 전극 사이의 전압을 유지할 수 있다.
발광 다이오드(LD)는 제6 트랜지스터(T6)의 출력 전극과 제2 전원 전압선(ELVSS) 사이에 연결될 수 있다. 발광 다이오드(LD)는 상기 구동 전류에 기초하여 광을 방출할 수 있다.
본 실시예에 있어서, 제4 트랜지스터(T4)에 인가되는 상기 제1 초기화 전압을 제공하는 제1 초기화 전압선(VINT1)과 제7 트랜지스터(T7) 에 인가되는 상기 제2 초기화 전압을 제공하는 제2 초기화 전압선(VINT2)이 분리됨에 따라, 제1 트랜지스터(T1)와 발광 다이오드(LD)가 서로 다른 전압들에 의해 초기화될 수 있다.
도 3 내지 도 9는 서로 인접하는 복수의 화소들에 포함된 화소 회로를 설명하기 위한 도면들이다. 도 3은 액티브 패턴(ATV)을 나타내는 평면도이다. 도 4는 제1 도전 패턴(C1)을 나타내는 평면도이다. 도 5는 액티브 패턴(ATV) 및 제1 도전 패턴(C1)을 나타내는 평면도이다. 도 6은 제2 도전 패턴(C2)을 나타내는 평면도이다. 도 7은 제3 도전 패턴(C3)을 나타내는 평면도이다. 도 8은 액티브 패턴(ATV), 제1 도전 패턴(C1), 제2 도전 패턴(C2) 및 제3 도전 패턴(C3)을 나타내는 평면도이다. 도 9는 도 8의 I-I` 선을 따라 자른 단면도이다.
도 3 내지 도 9를 참조하면, 화소 회로는 기판(SUB), 기판(SUB) 위에 배치되는 액티브 패턴(ATV), 액티브 패턴(ATV) 위에 배치되는 제1 도전 패턴(C1), 제1 도전 패턴(C1) 위에 배치되는 복수의 도전 패턴들을 포함할 수 있다. 상기 복수의 도전 패턴들은 제1 도전 패턴(C1) 위에 배치되는 제2 도전 패턴(C2) 및 제2 도전 패턴(C2) 위에 배치되는 제3 도전 패턴(C3)을 포함할 수 있다.
액티브 패턴(ATV)과 제1 도전 패턴(C1) 사이에는 제1 절연층(IL1)이 배치될 수 있다. 제1 도전 패턴(C1)과 제2 도전 패턴(C2) 사이에는 제2 절연층(IL2)이 배치될 수 있다. 제2 도전 패턴(C2)과 제3 도전 패턴(C3) 사이에는 제3 절연층(IL3)이 배치될 수 있다. 제3 절연층(IL3) 위에는 제3 도전 패턴(C3)을 커버하는 제4 절연층(IL4)이 배치될 수 있다.
제1 내지 제3 도전 패턴들(C1, C2, C3)은 도전성 물질을 포함할 수 있다. 예를 들어, 상기 도전성 물질은 금속, 합금, 금속 질화물, 도전성 금속 산화물, 투명 도전성 물질 등을 포함할 수 있다.
도 3을 다시 참조하면, 액티브 패턴(ATV)은 다결정 실리콘을 포함할 수 있다. 또는, 액티브 패턴(ATV)은 산화물 반도체를 포함할 수도 있다. 예를 들어, 상기 산화물 반도체는 인듐(In), 갈륨(Ga), 주석(Sn), 지르코늄(Zr), 바나듐(V), 하프늄(Hf), 카드뮴(Cd), 저마늄(Ge), 크로뮴(Cr), 타이타늄(Ti), 및 아연(Zn)으로 구성된 그룹으로부터 선택된 적어도 하나를 포함할 수 있다.
액티브 패턴(ATV)은 제1 영역(A1), 제2 영역(A2) 및 제3 영역(A3)을 포함할 수 있다. 제2 영역(A2)은 제1 영역(A1)으로부터 이격될 수 있다. 제3 영역(A3)은 제1 영역(A1)과 제2 영역(A2) 사이에 위치할 수 있다. 일 실시예에 있어서, 제1 영역(A1)은 제4 트랜지스터(T4)의 입력 전극이고, 제2 영역(A2)은 제7 트랜지스터(T7(N-1))의 입력 전극일 수 있다. 예를 들어, 제4 트랜지스터(T4)는 N번째 행의 화소에 포함되고, 제7 트랜지스터(T7(N-1))는 N-1번째 행의 화소에 포함될 수 있다.
제3 영역(A3)의 전기 전도성은 상대적으로 낮을 수 있다. 이에 따라, 액티브 패턴(ATV)의 제3 영역(A3)은 액티브 패턴(ATV)의 제1 영역(A1)을 액티브 패턴(ATV)의 제2 영역(A2)으로부터 전기적으로 절연시킬 수 있다.
도 4 및 도 5를 다시 참조하면, 제1 도전 패턴(C1)은 제1 더미 부분(D1) 및 제1 더미 부분(D1)과 이격되는 도전 부분을 포함할 수 있다. 상기 도전 부분은 초기화 제어선(GI(N)/GB(N-1)), 스캔선(GW), 제1 스토리지 전극(SE1) 및 발광 제어선(EM)을 포함할 수 있다. 상기 도전 부분은 액티브 패턴(ATV)과 중첩하며 트랜지스터를 정의할 수 있다.
초기화 제어선(GI(N)/GB(N-1))은 제1 방향(DR1)으로 연장될 수 있다. 초기화 제어선(GI(N)/GB(N-1))은 액티브 패턴(ATV)의 일부와 중첩할 수 있다. 초기화 제어선(GI(N)/GB(N-1))과 액티브 패턴(ATV)이 중첩하는 부분은 N번째 행의 화소에 포함되는 제4 트랜지스터(T4)와 N-1번째 행의 화소에 포함되는 제7 트랜지스터(T7(N-1))를 정의할 수 있다. 초기화 제어선(GI(N)/GB(N-1))을 통해 N번째 행의 화소에 포함되는 제4 트랜지스터(T4)의 게이트 전극으로 제1 초기화 제어 신호가 제공될 수 있으며, N-1번째 행의 화소에 포함되는 제7 트랜지스터(T7(N-1))의 게이트 전극으로 제2 초기화 제어 신호가 제공될 수 있다.
N번째 행의 화소에 포함되는 제4 트랜지스터(T4)의 입력 전극은 액티브 패턴(ATV)의 제1 영역(A1)일 수 있다. N-1번째 행의 화소에 포함되는 제7 트랜지스터(T7(N-1))의 입력 전극은 액티브 패턴(ATV)의 제2 영역(A2)일 수 있다.
스캔선(GW)은 초기화 제어선(GI(N)/GB(N-1))으로부터 제2 방향(DR2)으로 이격될 수 있다. 스캔선(GW)은 제1 방향(DR1)으로 연장될 수 있다. 스캔선(GW)은 액티브 패턴(ATV)과 중첩하며 제2 트랜지스터(T2) 및 제3 트랜지스터(T3)를 정의할 수 있다. 스캔선(GW)을 통해 제2 트랜지스터(T2)의 게이트 전극 및 제3 트랜지스터(T3)의 게이트 전극으로 스캔 신호가 제공될 수 있다.
제1 스토리지 전극(SE1)은 스캔선(GW)으로부터 제2 방향(DR2)으로 이격될 수 있다. 제1 스토리지 전극(SE1)은 액티브 패턴(ATV)과 중첩하며 제1 트랜지스터(T1)를 정의할 수 있다. 또한, 제1 스토리지 전극(SE1)은 스토리지 커패시터(CST)의 제1 전극일 수 있다.
발광 제어선(EM)은 제1 스토리지 전극(SE1)으로부터 제2 방향(DR2)으로 이격될 수 있다. 발광 제어선(EM)은 액티브 패턴(ATV)과 중첩하며 제5 트랜지스터(T5) 및 제6 트랜지스터(T6)를 정의할 수 있다. 발광 제어선(EM)을 통해 제5 트랜지스터(T5)의 게이트 전극 및 제6 트랜지스터(T6)의 게이트 전극으로 발광 제어 신호가 제공될 수 있다.
제1 더미 부분(D1)은 초기화 제어선(GI(N)/GB(N-1))과 스캔선(GW) 사이에 배치될 수 있다. 제1 더미 부분(D1)은 상기 도전 부분으로부터 이격될 수 있다. 예를 들어, 제1 더미 부분(D1)은 초기화 제어선(GI(N)/GB(N-1)) 및 스캔선(GW)과 이격될 수 있다. 제1 더미 부분(D1)은 액티브 패턴(ATV)의 제1 영역(A1) 및 제2 영역(A2)과 중첩하지 않을 수 있다. 제1 더미 부분(D1)은 액티브 패턴(ATV)의 제3 영역(A3)과 중첩할 수 있다.
도 6을 다시 참조하면, 제2 도전 패턴(C2)은 제1 가로 초기화 전압선(VINT1_H), 제2 가로 초기화 전압선(VINT2_H), 제1 안정화 전극(P1) 및 제2 스토리지 전극(SE2)을 포함할 수 있다.
제1 가로 초기화 전압선(VINT1_H)은 제1 방향(DR1)으로 연장될 수 있다. 제2 가로 초기화 전압선(VINT2_H)은 제1 가로 초기화 전압선(VINT1_H)으로부터 제2 방향(DR2)으로 이격될 수 있다. 제2 가로 초기화 전압선(VINT2_H)은 제1 방향(DR1)으로 연장될 수 있다. 제1 안정화 전극(P1)은 제2 가로 초기화 전압선(VINT2_H)으로부터 제2 방향(DR2)으로 이격될 수 있다. 제2 스토리지 전극(SE2)은 제1 안정화 전극(P1)으로부터 제2 방향(DR2)으로 이격될 수 있다. 제2 스토리지 전극(SE2)은 제1 방향(DR1)으로 연장될 수 있다. 제2 스토리지 전극(SE2)은 평면도 상 제2 스토리지 전극(SE2)을 관통하는 홈을 가질 수 있다. 제2 스토리지 전극(SE2)은 스토리지 커패시터(CST)의 제2 전극일 수 있다.
도 7 및 도 8을 다시 참조하면, 제3 도전 패턴(C3)은 데이터선(DATA), 제1 전원 전압선(ELVDD), 제1 세로 초기화 전압선(VINT1_V), 제2 세로 초기화 전압선(VINT2_V), 제1 브릿지 전극(V1), 제2 브릿지 전극(V2) 및 제3 브릿지 전극(V3)을 포함할 수 있다.
데이터선(DATA)은 제2 방향(DR2)으로 연장될 수 있다. 데이터선(DATA)은 액티브 패턴(ATV)과 전기적으로 연결될 수 있다. 데이터선(DATA)을 통해 제2 트랜지스터(T2)의 입력 전극으로 데이터 신호가 제공될 수 있다.
제1 전원 전압선(ELVDD)은 데이터선(DATA)으로부터 제1 방향(DR1)으로 이격될 수 있다. 제1 전원 전압선(ELVDD)은 제2 방향(DR2)으로 연장될 수 있다. 제1 전원 전압선(ELVDD)은 액티브 패턴(ATV), 제1 안정화 전극(P1) 및 제2 스토리지 전극(SE2)과 전기적으로 연결될 수 있다. 제1 전원 전압선(ELVDD)을 통해 제5 트랜지스터(T5)의 입력 전극, 스토리지 커패시터(CST)의 제2 전극 및 제1 안정화 전극(P1)으로 제1 전원 전압이 제공될 수 있다.
제1 브릿지 전극(V1)은 제1 전원 전압선(ELVDD)과 제1 방향(DR1)으로 이격될 수 있다. 제1 브릿지 전극(V1)은 액티브 패턴(ATV) 및 제1 스토리지 전극(SE1)과 전기적으로 연결될 수 있다. 제1 브릿지 전극(V1)은 제1 트랜지스터(T1)의 게이트 전극과 제4 트랜지스터(T4)의 출력 전극을 연결시킬 수 있다.
제2 브릿지 전극(V2)은 제1 전원 전압선(ELVDD)과 제1 방향(DR1)으로 이격될 수 있다. 제2 브릿지 전극(V2)은 액티브 패턴(ATV) 및 제1 가로 초기화 전압선(VINT1_H)과 전기적으로 연결될 수 있다. 제2 브릿지 전극(V2)은 제4 트랜지스터(T4)의 입력 전극(예를 들어, 액티브 패턴(ATV)의 제1 영역(A1))과 제1 가로 초기화 전압선(VINT1_H)을 연결시킬 수 있다.
제2 세로 초기화 전압선(VINT2_V)은 제1 브릿지 전극(V1)으로부터 제1 방향(DR1)으로 이격될 수 있다. 제2 세로 초기화 전압선(VINT2_V)은 제2 방향(DR2)으로 연장될 수 있다. 제2 세로 초기화 전압선(VINT2_V)은 액티브 패턴(ATV) 및 제2 가로 초기화 전압선(VINT2_H)과 전기적으로 연결될 수 있다. 제2 세로 초기화 전압선(VINT2_V)을 통해 N-1번째 행의 화소에 포함되는 제7 트랜지스터(T7(N-1))의 입력 전극(예를 들어, 액티브 패턴(ATV)의 제2 영역(A2))으로 제2 초기화 전압이 제공될 수 있다.
제1 세로 초기화 전압선(VINT1_V)은 제2 세로 초기화 전압선(VINT2_V)으로부터 제1 방향(DR1)으로 이격될 수 있다. 제1 세로 초기화 전압선(VINT1_V)은 액티브 패턴(ATV) 및 제1 가로 초기화 전압선(VINT1_H)과 전기적으로 연결될 수 있다. 제1 세로 초기화 전압선(VINT1_V), 제1 가로 초기화 전압선(VINT1_H) 및 제2 브릿지 전극(V2)을 통해 N번째 행의 화소에 포함되는 제4 트랜지스터(T4)의 입력 전극(예를 들어, 액티브 패턴(ATV)의 제1 영역(A1))으로 제1 초기화 전압이 제공될 수 있다.
제3 브릿지 전극(V3)은 제1 세로 초기화 전압선(VINT1_V)으로부터 제1 방향(DR1)으로 이격될 수 있다. 제3 브릿지 전극(V3)은 액티브 패턴(ATV) 및 제2 가로 초기화 전압선(VINT2_V)에 전기적으로 연결될 수 있다.
도 3 내지 도 9를 다시 참조하면, 제1 더미 부분(D1)은 액티브 패턴(ATV), 제2 도전 패턴(C2), 제3 도전 패턴(C3), 초기화 제어선(GI(N)/GB(N-1)), 스캔선(GW), 제1 스토리지 전극(SE1) 및 발광 제어선(EM)으로부터 전기적으로 절연될 수 있다. 예를 들어, 제1 더미 부분(D1)과 액티브 패턴(ATV)은 제1 절연층(IL1)에 의해 전기적으로 절연될 수 있으며, 제1 더미 부분(D1)과 제2 도전 패턴(C2)은 제2 절연층(IL2)에 의해 전기적으로 절연될 수 있고, 제1 더미 부분(D1)과 초기화 제어선(GI(N)/GB(N-1))은 제1 및 제2 절연층들(IL1, IL2)에 의해 전기적으로 절연될 수 있으며, 제1 더미 부분(D1)과 스캔선(GW)은 제1 및 제2 절연층들(IL1, IL2)에 의해 전기적으로 절연될 수 있다.
도 10은 도 1의 화소의 다른 실시예를 나타내는 회로도이다.
도 10을 참조하면, 화소(PX)는 화소 회로(PXC) 및 발광 다이오드(LD)를 포함할 수 있다. 화소 회로(PXC)는 제1 내지 제9 트랜지스터들(T1, T2, T3, T4, T5, T6, T7, T8, T9), 스토리지 커패시터(CST) 및 홀드 커패시터(CHD)를 포함할 수 있다.
제1 트랜지스터(T1)는 제1 전원 전압선(ELVDD)과 발광 다이오드(LD)의 애노드 전극 사이에 전기적으로 연결되고, 제1 트랜지스터(T1)의 게이트 전극은 스토리지 커패시터(CST)의 제1 전극에 연결될 수 있다. 제1 트랜지스터(T1)는 데이터선(DATA)이 제공하는 데이터 신호에 상응하는 구동 전류를 발광 다이오드(LD)에 제공할 수 있다. 즉, 제1 트랜지스터(T1)는 구동 트랜지스터일 수 있다.
제2 트랜지스터(T2)는 데이터선(DATA)과 스토리지 커패시터(CST)의 제2 전극 사이에 연결될 수 있다. 제2 트랜지스터(T2)는 스캔선(GW)이 제공하는 스캔 신호에 응답하여 상기 데이터 신호를 스토리지 커패시터(CST)의 제2 전극에 제공할 수 있다. 즉, 제2 트랜지스터(T2)는 스위칭 트랜지스터일 수 있다.
제3 트랜지스터(T3)는 제1 트랜지스터(T1)의 게이트 전극과 제1 트랜지스터(T1)의 출력 전극 사이에 연결될 수 있다. 제3 트랜지스터(T3)는 보상 제어선(GC)이 제공하는 보상 제어 신호에 응답하여 제1 트랜지스터(T1)를 다이오드 연결시킴으로써 제1 트랜지스터(T1)의 문턱 전압을 보상할 수 있다. 즉, 제3 트랜지스터(T3)는 보상 트랜지스터일 수 있다.
제4 트랜지스터(T4)는 초기화 전압선(VINT)과 스토리지 커패시터(CST)의 제1 전극 사이에 연결될 수 있다. 제4 트랜지스터(T4)는 제1 초기화 제어선(GB1)이 제공하는 제1 초기화 제어 신호에 응답하여 초기화 전압선(VINT)이 제공하는 초기화 전압을 제1 트랜지스터(T1)의 게이트 전극에 제공할 수 있다. 즉, 제4 트랜지스터(T4)는 구동 초기화 트랜지스터일 수 있다.
제5 트랜지스터(T5)는 기준 전압선(VREF)과 스토리지 커패시터(CST)의 제2 전극 사이에 연결될 수 있다. 제5 트랜지스터(T5)는 상기 보상 제어 신호에 응답하여 기준 전압선(VREF)이 제공하는 기준 전압을 스토리지 커패시터(CST)의 제2 전극에 제공할 수 있다. 즉 제5 트랜지스터(T5)는 기준 트랜지스터일 수 있다.
제6 트랜지스터(T6)는 제1 트랜지스터(T1)의 출력 전극과 발광 다이오드(LD)의 애노드 전극 사이에 연결될 수 있다. 제6 트랜지스터(T6)는 제2 발광 제어선(EM2)이 제공하는 제2 발광 제어 신호에 응답하여 상기 구동 전류를 발광 다이오드(LD)에 제공할 수 있다. 즉 제6 트랜지스터(T6)는 발광 제어 트랜지스터일 수 있다.
제7 트랜지스터(T7)는 초기화 전압선(VINT)과 발광 다이오드(LD)의 애노드 전극 사이에 연결될 수 있다. 제7 트랜지스터(T7)는 제2 초기화 제어선(GB2)이 제공하는 제2 초기화 제어 신호에 응답하여 상기 초기화 전압을 발광 다이오드(LD)의 애노드 전극에 제공할 수 있다. 즉, 제7 트랜지스터(T7)는 다이오드 초기화 트랜지스터일 수 있다.
제8 트랜지스터(T8)은 바이어스 전압선(VBIAS)과 제1 트랜지스터(T1)의 입력 전극 사이에 연결될 수 있다. 제8 트랜지스터(T8)는 제3 초기화 제어선(GB3)이 제공하는 제3 초기화 제어 신호에 응답하여 바이어스 전압선(VBIAS)이 제공하는 바이어스 전압을 제1 트랜지스터(T1)의 입력 전극에 제공할 수 있다. 일 실시예에 있어서, 상기 제3 초기화 제어 신호는 상기 제2 초기화 제어 신호와 같을 수 있다.
제9 트랜지스터(T9)는 제1 전원 전압선(ELVDD)과 제1 트랜지스터(T1)의 입력 전극 사이에 연결될 수 있다. 제9 트랜지스터(T9)는 제1 발광 제어선(EM1)이 제공하는 제1 발광 제어 신호에 응답하여 제1 전원 전압선(ELVDD)이 제공하는 제1 전원 전압을 제1 트랜지스터(T1)의 입력 전극에 제공할 수 있다. 일 실시예에 있어서, 상기 제1 발광 제어 신호와 상기 제2 발광 제어 신호는 신호 파형이 실질적으로 같고, 신호 타이밍이 서로 다를 수 있다.
일 실시예에 있어서, 트랜지스터들(T1, T2, T3, T4, T5, T6, T7, T8, T9) 각각의 입력 전극 및 출력 전극은 각각 소스 전극 및 드레인 전극일 수 있다. 그러나, 본 발명은 이에 한정되지 아니하고, 트랜지스터들(T1, T2, T3, T4, T5, T6, T7, T8, T9) 각각의 입력 전극 및 출력 전극은 각각 드레인 전극 및 소스 전극일 수도 있다.
홀드 커패시터(CHD)는 제1 전원 전압선(ELVDD)과 스토리지 커패시터(CST)의 제2 전극 사이에 연결될 수 있다. 홀드 커패시터(CHD)는 제1 전원 전압선(ELVDD)과 스토리지 커패시터(CST)의 제2 전극 사이의 전압을 유지할 수 있다.
스토리지 커패시터(CST)는 제1 트랜지스터(T1)의 게이트 전극과 제2 트랜지스터(T2)의 출력 전극 사이에 연결될 수 있다. 스토리지 커패시터(CST)는 제1 트랜지스터(T1)의 게이트 전극과 제2 트랜지스터(T2)의 출력 전극 사이의 전압을 유지할 수 있다.
도 11 내지 도 20은 서로 인접하는 복수의 화소들에 포함된 화소 회로를 설명하기 위한 도면들이다. 도 11은 액티브 패턴(ATV)을 나타내는 평면도이다. 도 12는 제1 도전 패턴(C1)을 나타내는 평면도이다. 도 13은 액티브 패턴(ATV) 및 제1 도전 패턴(C1)을 나타내는 평면도이다. 도 14는 제2 도전 패턴(C2)을 나타내는 평면도이다. 도 15는 제3 도전 패턴(C3)을 나타내는 평면도이다. 도 16은 액티브 패턴(ATV), 제1 도전 패턴(C1), 제2 도전 패턴(C2) 및 제3 도전 패턴(C3)을 나타내는 평면도이다. 도 17은 제4 도전 패턴(C4)을 나타내는 평면도이다. 도 18은 액티브 패턴(ATV), 제1 도전 패턴(C1), 제2 도전 패턴(C2), 제3 도전 패턴(C3) 및 제4 도전 패턴(C4)을 나타내는 평면도이다. 도 19는 도 18의 II-II`선을 따라 자른 단면도이다. 도 20은 도 18의 III-III`선을 따라 자른 단면도이다.
도 11 내지 도 20을 참조하면, 화소 회로는 기판(SUB), 기판(SUB) 위에 배치되는 액티브 패턴(ATV), 액티브 패턴(ATV) 위에 배치되는 제1 도전 패턴(C1), 제1 도전 패턴(C1) 위에 배치되는 복수의 도전 패턴들을 포함할 수 있다. 상기 복수의 도전 패턴들은 제1 도전 패턴(C1) 위에 배치되는 제2 도전 패턴(C2), 제2 도전 패턴(C2) 위에 배치되는 제3 도전 패턴(C3) 및 제3 도전 패턴(C3) 위에 배치되는 제4 도전 패턴(C4)을 포함할 수 있다.
액티브 패턴(ATV)과 제1 도전 패턴(C1) 사이에는 제1 절연층(IL1)이 배치될 수 있다. 제1 도전 패턴(C1)과 제2 도전 패턴(C2) 사이에는 제2 절연층(IL2)이 배치될 수 있다. 제2 도전 패턴(C2)과 제3 도전 패턴(C3) 사이에는 제3 절연층(IL3)이 배치될 수 있다. 제3 도전 패턴(C3)과 제4 도전 패턴(C4) 사이에는 제4 절연층(IL4)이 배치될 수 있다. 제4 절연층(IL4) 위에는 제4 도전 패턴(C4)을 커버하는 제5 절연층(IL5)이 배치될 수 있다.
제1 내지 제4 도전 패턴들(C1, C2, C3, C4)은 도전성 물질을 포함할 수 있다. 예를 들어, 상기 도전성 물질은 금속, 합금, 금속 질화물, 도전성 금속 산화물, 투명 도전성 물질 등을 포함할 수 있다.
도 11을 다시 참조하면, 액티브 패턴(ATV)은 다결정 실리콘을 포함할 수 있다. 또는, 액티브 패턴(ATV)은 산화물 반도체를 포함할 수 있다.
액티브 패턴(ATV)은 제1 영역(A1), 제2 영역(A2) 및 제3 영역(A3)을 포함할 수 있다. 제2 영역(A2)은 제1 영역(A1)으로부터 이격될 수 있다. 제3 영역(A3)은 제1 영역(A1)과 제2 영역(A2)의 사이에 위치할 수 있다. 일 실시예에 있어서, 제1 영역(A1)은 제5 트랜지스터(T5)의 출력 전극이고, 제2 영역(A2)은 제3 트랜지스터(T3)의 출력 전극 및 제4 트랜지스터(T4)의 출력 전극일 수 있다.
제3 영역(A3)의 전기 전도성은 상대적으로 낮을 수 있다. 이에 따라, 액티브 패턴(ATV)의 제3 영역(A3)은 액티브 패턴(ATV)의 제1 영역(A1)을 액티브 패턴(ATV)의 제2 영역(A2)으로부터 전기적으로 절연시킬 수 있다.
액티브 패턴(ATV)은 제4 영역(A4), 제5 영역(A5) 및 제6 영역(A6)을 더 포함할 수 있다. 제4 영역(A4)은 제5 영역(A5)으로부터 이격될 수 있다. 제6 영역(A6)은 제4 영역(A4)와 제5 영역(A5)의 사이에 위치할 수 있다. 일 실시예에 있어서, 제4 영역(A4)은 제2 트랜지스터(T2)의 출력 전극이고, 제5 영역(A5)은 제6 트랜지스터(T6)의 입력 전극일 수 있다.
제6 영역(A6)의 전기 전도성은 상대적으로 낮을 수 있다. 이에 따라, 액티브 패턴(ATV)의 제6 영역(A6)은 액티브 패턴(ATV)의 제4 영역(A4)을 액티브 패턴(ATV)의 제5 영역(A5)으로부터 전기적으로 절연시킬 수 있다.
도 12 및 도 13을 다시 참조하면, 제1 도전 패턴(C1)은 제1 및 제2 더미 부분들(D1, D2) 및 제1 및 제2 더미 부분들(D1, D2)과 이격되는 도전 부분을 포함할 수 있다. 상기 도전 부분은 제1 내지 제9 게이트 전극들(G1, G2, G3, G4, G5, G6, G7, G8, G9) 및 제1 홀드 전극(HE1)을 포함할 수 있다.
제1 내지 제9 게이트 전극들(G1, G2, G3, G4, G5, G6, G7, G8, G9)은 액티브 패턴(ATV)과 중첩하며, 제1 내지 제9 트랜지스터들(T1, T2, T3, T4, T5, T6, T7, T8, T9)을 정의할 수 있다. 제1 게이트 전극(G1)은 스토리지 커패시터(CST)의 제1 전극일 수 있다.
예를 들어, 제5 트랜지스터(T5)의 출력 전극은 액티브 패턴(ATV)의 제1 영역(A1)일 수 있으며, 제5 트랜지스터(T5)의 게이트 전극은 제5 게이트 전극(G5)일 수 있다.
예를 들어, 제3 트랜지스터(T3)의 출력 전극은 액티브 패턴(ATV)의 제2 영역(A2)일 수 있으며, 제3 트랜지스터(T3)의 게이트 전극은 제3 게이트 전극(G3)일 수 있다.
예를 들어, 제4 트랜지스터(T4)의 출력 전극은 액티브 패턴(ATV)의 제2 영역(A2)일 수 있으며, 제4 트랜지스터(T4)의 게이트 전극은 제4 게이트 전극(G4)일 수 있다.
예를 들어, 제2 트랜지스터(T2)의 출력 전극은 액티브 패턴(ATV)의 제4 영역(A4)일 수 있으며, 제2 트랜지스터(T2)의 게이트 전극은 제2 게이트 전극(G2)일 수 있다.
예를 들어, 제6 트랜지스터(T6)의 입력 전극은 액티브 패턴(ATV)의 제5 영역(A5)일 수 있으며, 제6 트랜지스터(T6)의 게이트 전극은 제6 게이트 전극(G6)일 수 있다.
제1 홀드 전극(HE1)은 홀드 커패시터(CHD)의 제1 전극일 수 있다. 제1 홀드 전극(HE1)은 액티브 패턴(ATV)과 중첩하지 않을 수 있다.
제1 더미 부분(D1)은 제1 게이트 전극(G1)으로부터 제2 방향(DR2)으로 이격될 수 있다. 제1 더미 부분(D1)은 액티브 패턴(ATV)의 제1 영역(A1) 및 제2 영역(A2)과 중첩하지 않을 수 있다. 제1 더미 부분(D1)은 액티브 패턴(ATV)의 제3 영역(A3)과 중첩할 수 있다.
제2 더미 부분(D2)은 제2 게이트 전극(G2)으로부터 제1 방향(DR1)으로 이격될 수 있다. 제2 더미 부분(D2)은 액티브 패턴(ATV)의 제4 영역(A4) 및 제5 영역(A5)과 중첩하지 않을 수 있다. 제2 더미 부분(D2)은 액티브 패턴(ATV)의 제6 영역(A6)과 중첩할 수 있다.
도 14를 다시 참조하면, 제2 도전 패턴(C2)은 제2 스토리지 전극(SE2), 제2 홀드 전극(HE2) 및 제1 내지 제3 안정화 전극들(P1, P2, P3)을 포함할 수 있다.
제2 스토리지 전극(SE2)은 제1 게이트 패턴(G1)과 중첩할 수 있다. 제2 스토리지 전극(SE2)은 평면도 상 제2 스토리지 전극(SE2)을 관통하는 홈을 포함할 수 있다. 제2 스토리지 전극(SE2)은 스토리지 커패시터(CST)의 제2 전극일 수 있다.
제2 홀드 전극(HE2)은 제1 홀드 전극(HE1)과 중첩할 수 있다. 제2 홀드 전극(HE2)은 평면도 상 제2 홀드 전극(HE2)을 관통하는 홈을 포함할 수 있다. 제2 홀드 전극(HE2)은 홀드 커패시터(CHD)의 제2 전극일 수 있다.
도 15 및 도 16을 다시 참조하면, 제3 도전 패턴(C3)은 제1 내지 제3 초기화 제어선들(GB1, GB2, GB3), 가로 기준 전압선(VREF_H), 보상 제어선(GC), 바이어스 전압선(VBIAS), 제1 및 제2 발광 제어선들(EM1, EM2), 제1 가로 전원 전압선(ELVDD_H), 제1 내지 제5 브릿지 전극들(BR1, BR2, BR3, BR4, BR5), 스캔선(GW) 및 가로 초기화 전압선(VINT_H)을 포함할 수 있다.
제1 초기화 제어선(GB1)은 제1 방향(DR1)으로 연장될 수 있다. 제1 초기화 제어선(GB1)은 제4 게이트 전극(G4)과 전기적으로 연결될 수 있다. 제1 초기화 제어선(GB1)을 통해 제4 트랜지스터(T4)의 게이트 전극으로 제1 초기화 제어 신호가 제공될 수 있다.
가로 기준 전압선(VREF_H)은 제1 방향(DR1)으로 연장될 수 있다. 가로 기준 전압선(VERF_H)은 제1 초기화 제어선(GB1)으로부터 제2 방향(DR2)으로 이격될 수 있다. 가로 기준 전압선(VREF_H)은 액티브 패턴(ATV), 제2 안정화 전극(P2) 및 제3 안정화 전극(P3)과 전기적으로 연결될 수 있다. 수평 기준 전압선(VREF_H)을 통해 제5 트랜지스터(T5)의 입력 전극, 제2 안정화 전극(P2) 및 제3 안정화 전극(P3)으로 기준 전압이 제공될 수 있다.
보상 제어선(GC)은 제1 방향(DR1)으로 연장될 수 있다. 보상 제어선(GC)은 가로 기준 전압선(VREF_H)으로부터 제2 방향(DR2)으로 이격될 수 있다. 보상 제어선(GC)은 제3 게이트 전극(G3) 및 제5 게이트 전극(G5)과 각각 전기적으로 연결될 수 있다. 보상 제어선(GC)을 통해 제3 트랜지스터(T3)의 게이트 전극 및 제5 트랜지스터(T5)의 게이트 전극으로 보상 제어 신호가 제공될 수 있다.
바이어스 전압선(VBIAS)은 제1 방향(DR1)으로 연장될 수 있다. 바이어스 전압선(VBIAS)은 보상 제어선(GC)으로부터 제2 방향(DR2)으로 이격될 수 있다. 바이어스 전압선(VBIAS)은 액티브 패턴(ATV)과 전기적으로 연결될 수 있다. 바이어스 전압선(VBIAS)을 통해 제8 트랜지스터(T8)의 입력 전극으로 바이어스 전압이 제공될 수 있다.
제3 초기화 제어선(GB3)은 제1 방향(DR1)으로 연장될 수 있다. 제3 초기화 제어선(GB3)은 바이어스 전압선(VBIAS)으로부터 제2 방향(DR2)으로 이격될 수 있다. 제3 초기화 제어선(GB3)은 제8 게이트 전극(G8)과 전기적으로 연결될 수 있다. 제3 초기화 제어선(GB3)을 통해 제8 트랜지스터(T8)의 게이트 전극으로 제3 초기화 제어 신호가 제공될 수 있다.
제1 발광 제어선(EM1)은 제1 방향(DR1)으로 연장될 수 있다. 제1 발광 제어선(EM1)은 제3 초기화 제어선(GB3)으로부터 제2 방향(DR2)으로 이격될 수 있다. 제1 발광 제어선(EM1)은 제9 게이트 전극(G9)과 전기적으로 연결될 수 있다. 제1 발광 제어선(EM1)을 통해 제9 트랜지스터(T9)의 게이트 전극으로 제1 발광 제어 신호가 제공될 수 있다.
제1 가로 전원 전압선(ELVDD_H)은 제1 발광 제어선(EM1)으로부터 제2 방향(DR2)으로 이격될 수 있다. 제1 가로 전원 전압선(ELVDD_H)은 제2 홀드 전극(HE2) 및 액티브 패턴(ATV)과 전기적으로 연결될 수 있다. 제1 가로 전원 전압선(ELVDD_H)을 통해 홀드 커패시터(CHD)의 제2 전극 및 제9 트랜지스터(T9)의 입력 전극으로 제1 전원 전압이 제공될 수 있다.
스캔선(GW)은 제1 방향(DR1)으로 연장될 수 있다. 스캔선(GW)은 제1 가로 전원 전압선(ELVDD_H)으로부터 제2 방향(DR2)으로 이격될 수 있다. 스캔선(GW)은 제2 게이트 전극(G2)과 전기적으로 연결될 수 있다. 스캔선(GW)을 통해 제2 트랜지스터(T2)의 게이트 전극으로 스캔 신호가 제공될 수 있다.
제2 발광 제어선(EM2)은 제1 방향(DR1)으로 연장할 수 있다. 제2 발광 제어선(EM2)은 스캔선(GW)으로부터 제2 방향(DR2)으로 이격될 수 있다. 제2 발광 제어선(EM2)은 제6 게이트 전극(G6)과 전기적으로 연결될 수 있다. 제2 발광 제어선(EM2)을 통해 제6 트랜지스터(T6)의 게이트 전극으로 제2 발광 제어 신호가 제공될 수 있다.
제2 초기화 제어선(GB2)은 제1 방향(DR1)으로 연장될 수 있다. 제2 초기화 제어선(GB2)은 제2 발광 제어선(EM2)으로부터 제2 방향(DR2)으로 이격될 수 있다. 제2 초기화 제어선(GB2)은 제7 게이트 전극(G7)과 전기적으로 연결될 수 있다. 제2 초기화 제어선(GB2)을 통해 제7 트랜지스터(T7)의 게이트 전극으로 제2 초기화 신호가 제공될 수 있다.
가로 초기화 전압선(VINT_H)은 제1 방향(DR1)으로 연장될 수 있다. 가로 초기화 전압선(VINT_H)은 제2 초기화 제어선(GB2)으로부터 제2 방향(DR2)으로 이격될 수 있다. 가로 초기화 전압선(VINT_H)은 액티브 패턴(ATV) 및 N+1번째 행의 화소에 포함되는 제1 안정화 패턴(P1(N+1))과 전기적으로 연결될 수 있다. 가로 초기화 전압선(VINT_H)을 통해 제7 트랜지스터(T7)의 입력 전극으로 초기화 전압이 제공될 수 있다.
제1 브릿지 전극(BR1)은 액티브 패턴(ATV) 및 제2 스토리지 전극(SE2)과 전기적으로 연결될 수 있다. 제1 브릿지 전극(BR1)은 제5 트랜지스터(T5)의 출력 전극(예를 들어, 액티브 패턴(ATV)의 제1 영역(A1))과 제2 스토리지 전극(SE2)을 연결시킬 수 있다.
제2 브릿지 전극(BR2)은 액티브 패턴(ATV) 및 제1 게이트 전극(G1)과 전기적으로 연결될 수 있다. 제2 브릿지 전극(BR2)은 제4 트랜지스터(T4)의 출력 전극(예를 들어, 액티브 패턴(ATV)의 제2 영역(A2))과 제1 트랜지스터(T1)의 게이트 전극을 연결시킬 수 있다.
제3 브릿지 전극(BR3)은 액티브 패턴(ATV), 제2 스토리지 전극(SE2) 및 제1 홀드 전극(HE1)과 전기적으로 연결될 수 있다. 제3 브릿지 전극(BR3)은 제2 트랜지스터(T2)의 출력 전극, 스토리지 커패시터(CST)의 제2 전극 및 홀드 커패시터(CHD)의 제1 전극을 연결시킬 수 있다.
제4 브릿지 전극(BR4)은 액티브 패턴(ATV)과 전기적으로 연결될 수 있다. 제4 브릿지 전극(BR4)은 제2 트랜지스터(T2)의 입력 전극과 전기적으로 연결될 수 있다.
제5 브릿지 전극(BR5)은 액티브 패턴(ATV)과 전기적으로 연결될 수 있다.
도 17 및 도 18을 다시 참조하면, 제4 도전 패턴(C4)은 데이터선(DATA), 제6 브릿지 전극(BR6), 제1 세로 전원 전압선(ELVDD_V), 세로 기준 전압선(VREF_V) 및 세로 초기화 전압선(VINT_V)을 포함할 수 있다.
데이터선(DATA)은 제2 방향(DR2)으로 연장될 수 있다. 데이터선(DATA)은 제4 브릿지 전극(BR4)과 전기적으로 연결될 수 있다. 데이터선(DATA)을 통해 제4 브릿지 전극(BR4)에 전기적으로 연결된 제2 트랜지스터(T2)의 입력 전극으로 데이터 신호가 제공될 수 있다.
제1 세로 전원 전압선(ELVDD_V)은 제2 방향(DR2)으로 연장될 수 있다. 제1 세로 전원 전압선(ELVDD_V)은 데이터선(DATA)으로부터 제1 방향(DR1)으로 이격될 수 있다. 제1 세로 전원 전압선(ELVDD_V)은 제1 가로 전원 전압선(ELVDD_H)과 전기적으로 연결될 수 있다.
세로 기준 전압선(VREF_V)은 제2 방향(DR2)으로 연장될 수 있다. 세로 기준 전압선(VREF_V)은 제1 세로 전원 전압선(ELVDD_V)으로부터 제1 방향(DR1)으로 이격될 수 있다. 세로 기준 전압선(VREF_V)은 가로 기준 전압선(VREF_H)과 전기적으로 연결될 수 있다.
세로 초기화 전압선(VINT_V)은 제2 방향(DR2)으로 연장될 수 있다. 세로 초기화 전압선(VINT_V)은 세로 기준 전압선(VREF_V)으로부터 제1 방향(DR1)으로 이격될 수 있다. 세로 초기화 전압선(VINT_V)은 가로 초기화 전압선(VINT_H)과 전기적으로 연결될 수 있다.
제6 브릿지 전극(BR6)은 제5 브릿지 전극(BR5) 및 발광 다이오드(LD)의 애노드 전극과 전기적으로 연결될 수 있다.
도 10 내지 도 20을 다시 참조하면, 제1 더미 부분(D1)은 액티브 패턴(ATV), 제2 도전 패턴(C2), 제3 도전 패턴(C3), 제4 도전 패턴(C4), 제1 내지 제9 게이트 전극들(G1, G2, G3, G4, G5, G6, G7, G8, G9), 제1 홀드 전극(HE1) 및 제2 더미 부분(D2)으로부터 전기적으로 절연될 수 있다.
또한, 제2 더미 부분(D2)은 액티브 패턴(ATV), 제2 도전 패턴(C2), 제3 도전 패턴(C3), 제4 도전 패턴(C4), 제1 내지 제9 게이트 전극들(G1, G2, G3, G4, G5, G6, G7, G8, G9), 제1 홀드 전극(HE1) 및 제1 더미 부분(D1)으로부터 전기적으로 절연될 수 있다.
도 21 내지 도 26은 본 발명의 실시예들에 따른 표시 장치의 제조 방법을 나타내는 단면도들이다.
도 21을 참조하면, 캐리어 기판(CR) 위에 기판(SUB)을 형성하고, 기판(SUB)위에 액티브 패턴(ACT)을 형성할 수 있다. 액티브 패턴(ACT)은 도 2 내지 도 20을 참조하여 설명한 액티브 패턴(ATV)과 실질적으로 동일할 수 있다.
액티브 패턴(ACT)은 제1 영역(B1), 제1 영역(B1)과 이격되는 제2 영역(B2) 및 제1 영역(B1)과 제2 영역(B2) 사이에 배치되는 제3 영역(B3)을 포함할 수 있다.
예를 들어, 액티브 패턴(ACT)의 제1 영역(B1) 및 제2 영역(B2)은 도 2 내지 도 9를 참조하여 설명한 액티브 패턴(ATV)의 제1 영역(A1) 및 제2 영역(A2)과 실질적으로 동일할 수 있으며, 액티브 패턴(ACT)의 제3 영역(B3)은 도 2 내지 도 9를 참조하여 설명한 액티브 패턴(ATV)의 제3 영역(A3)과 실질적으로 동일할 수 있다.
다른 예를 들면, 액티브 패턴(ACT)의 제1 영역(B1) 및 제2 영역(B2)은 도 10 내지 도 20을 참조하여 설명한 액티브 패턴(ATV)의 제1 영역(A1) 및 제2 영역(A2)과 실질적으로 동일할 수 있으며, 액티브 패턴(ACT)의 제3 영역(B3)은 도 10 내지 도 20을 참조하여 설명한 액티브 패턴(ATV)의 제3 영역(A3)과 실질적으로 동일할 수 있다.
또 다른 예를 들면, 액티브 패턴(ACT)의 제1 영역(B1) 및 제2 영역(B2)은 도 10 내지 도 20을 참조하여 설명한 액티브 패턴(ATV)의 제4 영역(A4) 및 제5 영역(A5)과 실질적으로 동일할 수 있으며, 액티브 패턴(ACT)의 제3 영역(B3)은 도 10 내지 도 20을 참조하여 설명한 액티브 패턴(ATV)의 제6 영역(A6)과 실질적으로 동일할 수 있다.
도 22를 참조하면, 기판(SUB) 위에 액티브 패턴(ACT)을 커버하는 제1 절연층(IL1)을 형성할 수 있다. 제1 절연층(IL1)은 무기 절연 물질을 포함할 수 있다.
도 23을 참조하면, 기판(SUB)위에 제1 도전 패턴을 형성할 수 있다. 상기 제1 도전 패턴은 도 2 내지 도 9를 참조하여 설명한 제1 도전 패턴(G1)과 실질적으로 동일할 수 있다. 또는, 상기 제1 도전 패턴은 도 10 내지 도 20을 참조하여 설명한 제1 도전 패턴(G1)과 실질적으로 동일할 수 있다.
상기 제1 도전 패턴은 액티브 패턴(ACT)의 제3 영역(B3)과 중첩하는 더미 부분(DP) 및 더미 부분(DP)과 이격되는 도전 부분을 포함할 수 있다. 더미 부분(DP)은 액티브 패턴(ACT)의 제1 영역(B1) 및 제2 영역(B2)과 중첩하지 않을 수 있다.
예를 들어, 더미 부분(DP)은 도 2 내지 도 9를 참조하여 설명한 제1 더미 부분(D1)일 수 있으며, 더미 부분(DP)과 이격되는 상기 도전 부분은 도 2 내지 도 9를 참조하여 설명한 초기화 제어선(GI(N)/GB(N-1)), 스캔선(GW), 제1 스토리지 전극(SE1) 및 발광 제어선(EM)일 수 있다.
다른 예를 들면, 더미 부분(DP)은 도 10 내지 도 20을 참조하여 설명한 제1 더미 부분(D1)일 수 있으며, 더미 부분(DP)과 이격되는 상기 도전 부분은 도 10 내지 도 20을 참조하여 설명한 제1 내지 제9 게이트 전극들(G1, G2, G3, G4, G5, G6, G7, G8, G9) 및 제1 홀드 전극(HE1)일 수 있다.
또 다른 예를 들면, 더미 부분(DP)은 도 10 내지 도 20을 참조하여 설명한 제2 더미 부분(D2)일 수 있으며, 더미 부분(DP)과 이격되는 상기 도전 부분은 도 10 내지 도 20을 참조하여 설명한 제1 내지 제9 게이트 전극들(G1, G2, G3, G4, G5, G6, G7, G8, G9) 및 제1 홀드 전극(HE1)일 수 있다.
도 24를 참조하면, 상기 제1 도전 패턴을 마스크로 하여 액티브 패턴(ACT)에 불순물(IP)을 도핑할 수 있다. 이 경우, 액티브 패턴(ACT)에서 상기 제1 도전 패턴과 중첩하는 영역에는 불순물(IP)이 도핑되지 않을 수 있다. 불순물(IP)을 도핑하는 방법에는 제한이 없으며, 여러 공지의 방법들이 이용될 수 있다.
도 25를 참조하면, 더미 부분(DP)은 액티브 패턴(ACT)의 제3 영역(B3)과 중첩하므로, 액티브 패턴(ACT)의 제3 영역(B3)에는 불순물(IP)이 도핑되지 않을 수 있다.
액티브 패턴(ACT)의 제1 영역(B1) 및 제2 영역(B2)은 상기 제1 도전 패턴과 중첩하지 않을 수 있으며, 이에 따라, 액티브 패턴(ACT)의 제1 영역(B1) 및 제2 영역(B2)에는 불순물(IP)이 도핑될 수 있다.
이에 따라, 액티브 패턴(ACT)의 제3 영역(B3)은 전기 전도성이 상대적으로 낮을 수 있으며, 액티브 패턴(ACT)의 제3 영역(B3)은 액티브 패턴(ACT)의 제1 영역(B1)을 액티브 패턴(ACT)의 제2 영역(B2)으로부터 전기적으로 절연시킬 수 있다.
도 26을 참조하면, 제1 절연층(IL1) 위에 제2 절연층(IL2)을 형성할 수 있다. 제2 절연층(IL2)은 차례로 적층되는 복수의 절연층들을 포함할 수 있다. 제2 절연층(IL2)은 상기 복수의 절연층들 중 서로 인접하는 두 개의 절연층들 사이에 배치되는 도전 패턴을 더 포함할 수 있다.
예를 들어, 상기 도전 패턴은 도 2 내지 도 9를 참조하여 설명한 제2 도전 패턴(C2) 및 제3 도전 패턴(C3)을 포함할 수 있다.
다른 예를 들면, 상기 도전 패턴은 도 10 내지 도 20을 참조하여 설명한 제2 도전 패턴(C2), 제3 도전 패턴(C3) 및 제4 도전 패턴(C4)을 포함할 수 있다.
이 경우, 더미 부분(DP)은 액티브 패턴(ACT) 및 상기 도전 패턴으로부터 전기적으로 절연될 수 있다.
이상, 본 발명의 예시적인 실시예들에 따른 표시 장치 및 표시 장치의 제조 방법에 대하여 도면들을 참조하여 설명하였지만, 설시한 실시예들은 예시적인 것으로서 하기의 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위에서 해당 기술 분야에서 통상의 지식을 가진 자에 의하여 수정 및 변경될 수 있을 것이다.
본 발명의 예시적인 실시예들에 따른 표시 장치 및 표시 장치의 제조 방법은 컴퓨터, 휴대폰, 스마트폰, 스마트패드 등을 포함하는 표시 장치 및 이의 제조 방법에 적용될 수 있다.
PX : 화소 ATV : 액티브 패턴
C1 : 제1 도전 패턴 C2 : 제2 도전 패턴
C3 : 제3 도전 패턴 C4 : 제4 도전 패턴
A1, A2, A3, A4, A5, A6 : 제1 내지 제6 영역
D1 : 제1 더미 부분 D2 : 제2 더미 부분

Claims (20)

  1. 기판;
    상기 기판 위에 배치되며, 제1 영역, 상기 제1 영역으로부터 이격되는 제2 영역 및 상기 제1 영역과 상기 제2 영역 사이에 위치하는 제3 영역을 포함하는 액티브 패턴;
    상기 액티브 패턴 위에 배치되며, 상기 액티브 패턴의 상기 제3 영역과 중첩하는 제1 더미 부분 및 상기 제1 더미 부분과 이격되는 도전 부분을 포함하는 제1 도전 패턴; 및
    상기 제1 도전 패턴 위에 배치되는 복수의 도전 패턴들을 포함하고,
    상기 제1 도전 패턴의 상기 제1 더미 부분은 상기 복수의 도전 패턴들 및 상기 액티브 패턴으로부터 전기적으로 절연되는 표시 장치.
  2. 제1항에 있어서, 상기 액티브 패턴과 상기 제1 도전 패턴의 상기 도전 부분은 트랜지스터를 정의하는 것을 특징으로 하는 표시 장치.
  3. 제1항에 있어서, 상기 액티브 패턴의 상기 제3 영역은 상기 액티브 패턴의 상기 제1 영역을 상기 액티브 패턴의 상기 제2 영역으로부터 전기적으로 절연시키는 것을 특징으로 하는 표시 장치.
  4. 제1항에 있어서, 상기 제1 도전 패턴의 상기 제1 더미 부분은 상기 액티브 패턴의 상기 제1 영역 및 상기 제2 영역과 중첩하지 않는 것을 특징으로 하는 표시 장치.
  5. 제1항에 있어서, 상기 제1 도전 패턴의 상기 제1 더미 부분은 상기 제1 도전 패턴의 상기 도전 부분으로부터 전기적으로 절연되는 것을 특징으로 하는 표시 장치.
  6. 제1항에 있어서, 상기 복수의 도전 패턴들은,
    상기 제1 도전 패턴 위에 배치되는 제2 도전 패턴; 및
    상기 제2 도전 패턴 위에 배치되는 제3 도전 패턴을 포함하는 것을 특징으로 하는 표시 장치.
  7. 제6항에 있어서, 상기 복수의 도전 패턴들은,
    상기 제3 도전 패턴 위에 배치되는 제4 도전 패턴을 더 포함하는 것을 특징으로 하는 표시 장치.
  8. 제1항에 있어서,
    구동 전류를 생성하는 구동 트랜지스터;
    상기 구동 전류에 기초하여 발광하는 발광 다이오드;
    상기 구동 트랜지스터의 게이트 전극에 제1 초기화 전압을 제공하는 구동 초기화 트랜지스터; 및
    상기 발광 다이오드의 애노드 전극에 상기 제1 초기화 전압과 다른 제2 초기화 전압을 제공하는 다이오드 초기화 트랜지스터를 더 포함하는 것을 특징으로 하는 표시 장치.
  9. 제8항에 있어서, 상기 제1 영역은 상기 구동 초기화 트랜지스터의 입력 전극이고, 상기 제2 영역은 상기 다이오드 초기화 트랜지스터의 입력 전극인 것을 특징으로 하는 표시 장치.
  10. 제8항에 있어서, 상기 제1 초기화 전압을 전송하고, 상기 제1 영역에 전기적으로 연결되는 제1 초기화 전압선 및 상기 제2 초기화 전압을 전송하고, 상기 제2 영역에 전기적으로 연결되는 제2 초기화 전압선을 더 포함하는 것을 특징으로 하는 표시 장치.
  11. 제1항에 있어서,
    구동 전류를 생성하는 구동 트랜지스터;
    상기 구동 트랜지스터의 게이트 전극에 연결되는 제1 전극 및 상기 제1 전극에 중첩하는 제2 전극을 포함하는 스토리지 커패시터;
    상기 구동 전류에 기초하여 발광하는 발광 다이오드;
    상기 스토리지 커패시터의 상기 제1 전극에 초기화 전압을 제공하는 초기화 트랜지스터; 및
    상기 스토리지 커패시터의 상기 제2 전극에 기준 전압을 제공하는 기준 트랜지스터를 더 포함하는 것을 특징으로 하는 표시 장치.
  12. 제11항에 있어서, 상기 제1 영역은 상기 기준 트랜지스터의 출력 전극이고, 상기 제2 영역은 상기 초기화 트랜지스터의 출력 전극인 것을 특징으로 하는 표시 장치.
  13. 제12항에 있어서,
    상기 초기화 전압을 전송하고, 상기 초기화 트랜지스터의 입력 전극에 전기적으로 연결되는 초기화 전압선; 및
    상기 기준 전압을 전송하고, 상기 기준 트랜지스터의 입력 전극에 전기적으로 연결되는 기준 전압선을 더 포함하는 것을 특징으로 하는 표시 장치.
  14. 제11항에 있어서,
    상기 액티브 패턴은 제4 영역, 상기 제4 영역으로부터 이격되는 제5 영역 및 상기 제4 영역과 상기 제5 영역 사이에 위치하는 제6 영역을 더 포함하고,
    상기 제1 도전 패턴은, 상기 액티브 패턴의 상기 제6 영역과 중첩하는 제2 더미 부분을 더 포함하며,
    상기 제1 도전 패턴의 상기 제2 더미 부분은 상기 복수의 도전 패턴들 및 상기 액티브 패턴으로부터 전기적으로 절연되는 것을 특징으로 하는 표시 장치.
  15. 제14항에 있어서, 상기 스토리지 커패시터의 상기 제2 전극에 데이터 전압을 제공하는 스위칭 트랜지스터; 및
    상기 구동 트랜지스터로부터 상기 구동 전류를 제공받아, 상기 구동 전류를 상기 발광 다이오드에 전달하는 발광 제어 트랜지스터를 더 포함하는 것을 특징으로 하는 표시 장치.
  16. 제15항에 있어서, 상기 제4 영역은 상기 스위칭 트랜지스터의 출력 전극이고,
    상기 제5 영역은 상기 발광 제어 트랜지스터의 입력 전극인 것을 특징으로 하는 표시 장치.
  17. 기판 위에 제1 영역, 상기 제1 영역으로부터 이격되는 제2 영역 및 상기 제1 영역과 상기 제2 영역 사이에 위치하는 제3 영역을 포함하는 액티브 패턴을 형성하는 단계;
    상기 액티브 패턴 위에 상기 액티브 패턴의 상기 제3 영역과 중첩하는 더미 부분 및 상기 더미 부분과 이격되는 도전 부분을 포함하는 제1 도전 패턴을 형성하는 단계;
    상기 제1 도전 패턴을 마스크로 하여 상기 액티브 패턴에 불순물을 도핑하는 단계; 및
    상기 제1 도전 패턴 위에 복수의 도전 패턴들을 형성하는 단계를 포함하며,
    상기 더미 부분은 상기 액티브 패턴 및 상기 복수의 도전 패턴들로부터 전기적으로 절연되는 표시 장치의 제조 방법.
  18. 제17항에 있어서, 상기 액티브 패턴의 상기 제3 영역에는 상기 불순물이 도핑되지 않는 것을 특징으로 하는 표시 장치의 제조 방법.
  19. 제17항에 있어서, 상기 제1 도전 패턴의 상기 더미 부분은 상기 제1 도전 패턴의 상기 도전 부분으로부터 전기적으로 절연되는 것을 특징으로 하는 표시 장치의 제조 방법.
  20. 제17항에 있어서, 상기 제1 도전 패턴의 상기 더미 부분은 상기 액티브 패턴의 상기 제1 영역 및 상기 제2 영역과 중첩하지 않는 것을 특징으로 하는 표시 장치의 제조 방법.
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