JP2008502933A

JP2008502933A - Ｏｌｅｄ画素レイアウト

Info

Publication number: JP2008502933A
Application number: JP2007516017A
Authority: JP
Inventors: ワリド・ベンツァルティ
Original assignee: コミツサリアタレネルジーアトミーク
Priority date: 2004-06-18
Filing date: 2005-06-17
Publication date: 2008-01-31
Also published as: FR2871939A1; US20080054784A1; WO2006092473A1; EP1756797A1; FR2871939B1

Abstract

本発明は、光放射が生成され、とりわけ、例えばＯＬＥＤタイプのスクリーンまたはディスプレイの強化された画素を形成するために使われるマイクロ電子デバイスに関わる。

Description

本発明は、光放射が発散されうる、また、例えばＯＬＥＤ（＜＜有機発光ディスプレイ＞＞）タイプのディスプレイまたはスクリーンの、強化された画素マトリクスを形成するのに使うことができるマイクロエレクトロニックデバイスに関わる。

ＯＬＥＤタイプのスクリーンは、有機ＯＬＥＤダイオードの発光特性を使ったフラット（平板）スクリーンである。スクリーンまたはディスプレイピクセルと関連付けられるＯＬＥＤダイオードの発光を調整するために、画素に集積化される電流アドレッシング(current-addressing)デバイスが一般に提供される。

ＯＬＥＤタイプの発光ダイオード１０に関連付けられるデバイスの、このようなアドレッシングの従来技術による例について、図１に示す。この模範的なアドレッシングデバイスは、まず第１に、１１と表示したスイッチとして動作される第１の薄膜トランジスタまたはＴＦＴを含み、その開路または閉路は、それ（第１の薄膜トランジスタまたはＴＦＴ）のゲート上に印加される電圧として、例えばｖlinと表示した電圧としての選択信号によって制御される。

アドレッシングデバイスは、１２と表示した少なくとも１つの第２の薄膜トランジスタまたはＴＦＴをさらに含み、それによる電流ｉdは、制御電圧ｖdatに応じて発光ダイオード１０の入力に提供でき、電流ｉdはダイオード１０による放射を発生させる。

制御電圧ｖdatは、ダイオード１０によって発せられた放射が好ましく設定されるような光強度値または輝度値に依存する。選択信号ｖlinのある値に対して、第１のトランジスタ１１は＜＜閉＞＞状態にセットされうる。次に、制御電圧ｖdatが、第１の薄膜トランジスタ１１のドレイン上に印加され、第１のトランジスタ１１のソースに接続された第２の薄膜トランジスタ１２のゲートに伝達され、次に第２のトランジスタ１２が発光ダイオード１０の入力に電流ｉdを発生する。このように第２のトランジスタ１２は、ダイオード１０の入力において電流変調装置(current modulator)の役割を果たす。

そのドレインとそのソースの間の電圧変動に対する最大の電流安定度と最小の検出感度からの利益を得るために、第２のトランジスタ１２は一般に、例えば、第２のトランジスタ１２のドレインに印加される＋１６Ｖ程度のＶddで表示されたバイアス電圧により、飽和状態においてバイアスがかけられる。

今述べたタイプのスクリーンまたはディスプレイ画素アドレッシングデバイスにおいて、第１のトランジスタ１１と第２のトランジスタ１２は、例えばアモルファスシリコンまたは多結晶シリコンをベースとする活性層で形成された、ＴＦＴタイプのトランジスタでありうる。

とりわけ、特許文献１に記載された代案においては、このようなアドレッシングデバイスの電流変調トランジスタ１２が、場合に応じて電圧＋Ｖddにバイアスされた２つの共通ドレイントランジスタに置き換えられ、そしてそれぞれのソースが発光ダイオード１０の電極に接続される。この特許文献１に記載のように、この代案によってＯＬＥＤ画素マトリクスを生産する方法の収率を改善することが可能である。この収率は、この場合、製造方法の終盤で使われる回路の個数と、製造方法で最初に扱われる回路の全個数との間の比率によって定義される。

このアドレッシングデバイスは、＜＜ストレージ＞＞キャパシタ（記憶キャパシタ）と呼ばれるキャパシタ１３も有し、これは、制御信号ｖdatが第２の薄膜トランジスタ１２のゲートに伝達された時にこの信号を維持するために提供される。

キャパシタ１３は、一般的に、１４と表示したその電極の１つが電流変調トランジスタ１２のゲートと第１のスイッチングトランジスタ１１のソースに接続し、一方で他の電極１５が接地（アース）または固定された電圧に接続されるように設計されている。この接地またはこの固定電圧は、一般にラインまたはバスによって提供され、そのラインやバスの役割は、例えば前述の特許文献１と、さらに特許文献２に記載されているように、ストレージキャパシタＣｓの前記第２の電極にバイアスをかけることを排他的に専門としている。画素のマトリクスでは、異なる画素のストレージキャパシタ（コンデンサ）Ｃｓにバイアスをかけるのに使われるラインまたはバスのレイアウトは、一般に、それらのラインまたはそれらのバスが、例えばデータ信号あるいは電流変調手段にバイアスをかけるための信号を転送するための他のラインと交差するようになっており、＜＜クロストーク＞＞とも呼ばれるノイズ源となりうる。

このタイプのデバイスにおけるトランジスタ１１と１２の漏洩現象を補正するために、キャパシタ１３の容量（キャパシタンス）値は一般に高く、そのキャパシタのかなりのかさばりを誘発する。このかさばりは画素の開口率を制限しうる。しかも、特定のラインによってストレージキャパシタＣｓの第２の電極にバイアスをかけることと、このキャパシタによって生じるかさばりは、画素の様々な部品のお互いに対するレイアウトのデリケートさを生み出している。
欧州特許出願公開第１１９３７４１Ａ２号明細書欧州特許出願公開第１２９８６３４号明細書

部品のレイアウトの最適化と、このタイプの回路におけるエレクトロルミネセント(electroluminescent：電子発光)手段のレイアウトの観点からのアドレッシングデバイスのサイズの縮小とが、絶えず追及されている。

従って、例えばＯＬＥＤタイプのための、とりわけ開口率に関するスクリーンまたはディスプレイの画素の性能を改善することについての課題が提起される。また、このような画素をアドレッシングするための装置の電子的性能を改善することについての課題も提起される。

本発明は、複数の画素を含むマトリクスが提供された、光放射が生成されうるマイクロ電子デバイスであって、それぞれの前記画素は層のスタック（積層）によって形成され、かつ
・入力電流に応じて光放射を発生することができるエレクトロルミニセント手段と、
・データのラインによって転送された制御信号に従って前記エレクトロルミニセント手段の前記インプット電流を変調することができる電流変調手段と、
・前記データのラインに接続され（関係付けられ）、選択信号に応じて前記電流変調手段に前記制御信号を伝達することが可能となるか、またはならない、スイッチング手段と、
・前記スイッチング手段に接続され、前記スイッチング手段の方に前記選択信号を転送することができる選択ラインと、
・前記電流変調手段に接続され、前記電流変調手段にバイアスをかけるための信号を転送することができるバイアスラインと、
・前記電流変調手段の入力において前記制御信号を維持することができ、また前記電流変調手段に接続された第１の電極、マトリクスの他の画素を選択するための他のラインまたは前記バイアスラインに接続されたキャパシタの第２の電極を有するストレージキャパシタと、
を有することを特徴とするマイクロ電子デバイスを提案する。

電流変調手段は複数層の前記スタック内のスイッチング手段とストレージキャパシタとの間に位置することができる。

このようなレイアウトは、それぞれの画素内の様々なライン間、あるいは半導体領域および／または金属領域間の交差数に関する制限を提供することができる。

デバイスのレイアウトの可能性によれば、電流変調手段と、さらにストレージキャパシタの少なくとも１部は、バイアスラインとエレクトロルミニセント手段との間に位置することもできる。

本発明による画素のマトリクスでは、キャパシタの前記第２の電極はラインまたはバスに接続されず、その役割は、特に、また排他的に、それ（第２の電極）にバイアスをかけることを専門とはしているが、他の機能、例えば他の画素を選択するための信号を転送する機能、あるいは、例えば前記画素の電流変調手段にバイアスをかける機能を持ったラインのためのものである。

これにより、明らかに、前記画素の部品をレイアウトすることを容易にするだけでなく、マトリクスのそれぞれの画素内のスペースの獲得をも容易にすることが可能である。このスペースの獲得により、サイズを減少した画素を得ること、および／または、前記画素のそれぞれの開口率を改善することが可能である。これにより、同じ画素内で電気信号を転送できるライン間の交差数を減らすこともでき、従ってそれらの交差によって生じうる＜＜クロストーク＞＞タイプの干渉を減らすこともできる。

電流変調手段はバイアスラインに接続される。これにより、マトリクスのそれぞれの画素と標準的なアドレッシング電子回路とを関連付けることができ、特定のアドレッシング回路から自身を保護することが可能である。

本発明によるマイクロ電子デバイスの実施の態様によれば、変調手段は前記制御信号を受け取ることができる少なくとも１つのゲートを含み、ゲート材料層と呼ばれる層から形成され、その状況で、ストレージキャパシタの第１の電極が前記ゲートと接続され、ゲート材料層とは異なる活性層と呼ばれる層から形成されうる。

キャパシタの第２の電極と他の画素を選択するための前記他のラインは同じ層、例えばゲート材料層から接続され、形成される。

このようなレイアウトにより、それぞれの画素内のライン間、あるいは半導体領域および／または金属領域間の交差数を制限でき、ノイズのみならず回路短絡の危険性をできる。

前記エレクトロルミニセント手段は有機物特性からなる少なくとも１つの層によって形成された電極を有することができる。そして前記マトリクスはＯＬＥＤ画素マトリクスでありうる。

前記スイッチング手段は少なくとも１つの薄膜トランジスタを有することができる。電流変調手段については、少なくとも１つの薄膜トランジスタを有することができる。

一つの可能性によれば、電流変調手段も薄膜トランジスタを有することができる。

一つの選択肢によれば、共通のドレイン領域を共有する第１の薄膜トランジスタと第２の薄膜トランジスタとを有することができる。

キャパシタの第２の電極が他の画素を選択するための他のラインに接続されるならば、前記他の画素は前記一の画素の隣接した画素であり、例えば、画素のマトリクスにおける、後者（前記一の画素）と同じ縦の列上に位置することができる。ストレージキャパシタは、５０μｍまたは画素の幅の半分の距離を超えて前記隣接した画素を選択するために前記他のラインに接触することができる。

ストレージキャパシタはいくつかの形状をとることができる。有利な実施の態様によれば、それは、バイアスラインとエレクトロルミニセント手段との間に位置する一の部分、および、エレクトロルミニセント手段と前記他の画素を選択するための前記ラインとの間に位置する他の部分を含む。

本発明によるデバイスの特定の実施の態様によれば、前記ストレージキャパシタは、それぞれの画素内の部品のレイアウトを容易にすることができるようなＬ字形を特に持つことができる。この特定の形状により、「Ｌ」を構成する１つのバーが他の画素を選択するためのラインと接触しかつそれと平行であるとき、良好な電気的特性を持ったストレージキャパシタを得ることもできる。

本発明による画素マトリクスにおいて、ストレージキャパシタは場合に応じて並列に配置された２つのキャパシタで形成されうる。

本発明は、複数の画素を含むマトリクスが提供された、光放射が生成されうるマイクロ電子デバイスであって、それぞれの前記画素は層のスタックによって形成され、かつ
・入力電流に応じて光放射を発生することができるエレクトロルミニセント手段と、
・電流変調手段と、
・前記データのラインに接続され、選択信号に応じて前記電流変調手段に前記制御信号を伝達することが可能となるか、またはならない、スイッチング手段と、
・前記スイッチング手段に接続され、前記スイッチング手段の方に前記選択信号を転送することができる選択ラインと、
・前記電流変調手段に接続され、前記電流変調手段にバイアスをかけるための信号を転送することができるバイアスラインと、
・前記電流変調手段の入力において前記制御信号を維持することができ、また前記電流変調手段に接続された第１の電極、前記バイアスラインに接続されたキャパシタの第２の電極を有するストレージキャパシタであって、前記電流変調手段が前記ストレージキャパシタと前記スイッチング手段との間の前記スタック内に位置するようにしたキャパシタと、
を有することを特徴とするマイクロ電子デバイスにも接続されている。

１つの可能性によれば、変調手段は前記制御信号を受け取ることができる少なくとも１つのゲートを含み、ゲート材料層と呼ばれる層から形成され、ストレージキャパシタの第１の電極は前記ゲートと接続され、ゲート材料層とは異なる「活性層」と呼ばれる層から形成されうる。

本発明は、添付の図面を参照しつつ、専ら示唆的に、かつ決して限定的でない方法で与えられた模範的な実施形態の説明を読むことで、より良く理解されるであろう。

図面をより読みやすくするため、図面で示された異なる部分は必ずしも統一的な尺度に従っていない。

さて、本発明によって実施されるマイクロ電子デバイスを図２と関連付けながら説明する。このデバイスは、画素またはＯＬＥＤタイプセルに、ｍのライン（ｍは整数）または＜＜横の列＞＞（この図に規定されている基準直交座標系

の

軸方向に沿う）、およびｐのカラム（ｐは整数）または＜＜縦の列＞＞（基準直交座標系

の

軸方向に沿う）のマトリクスを有する。

図２において、画素Ｐは明確に識別され、それは、まず第一に、例えばＯＥＬと表示したＯＬＥＤタイプダイオードのような、有機物特性からなるエレクトロルミニセント手段を有する。このＯＥＬダイオードは、例えば第１の薄膜トランジスタＴＦＴ２ａおよびＴＦＴ２ｂと表示した第２の薄膜トランジスタのような電流変調手段によって、入力部に供給される電流に応じて光放射を発することができる。第１の薄膜トランジスタＴＦＴ２ａおよび第２の薄膜トランジスタＴＦＴ２ｂのそれぞれのソース領域は、ＯＥＬダイオードのアノードにそれぞれ接続されている。電流変調手段は、あるバイアス電圧＋Ｖdd、例えば＋１６Ｖによりバイアスがかけられ、ＴＦＴ２ａとＴＦＴ２ｂトランジスタに共通なドレイン領域に接続され、ＰＬと表示したバイアスラインによってその電圧が転送される。

この例では、バイアスラインＰＬは画素のマトリクスの縦の列と同じ方向に延在する。バイアスラインＰＬは、マトリクスの画素Ｐと同じ縦の列に属する幾つかの画素によって、あるいはマトリクスの画素Ｐと同じ縦の列に属する画素の全体に対してさえ共有できる。

電流変調手段ＴＦＴ２ａとＴＦＴ２ｂから画素ＰのＯＥＬダイオードの方に発せられた電流は、ＤＬと表示されまた＜＜データライン＞＞とも呼ばれるラインによって転送された制御電圧ｖdatに特に依存する。このデータラインＤＬは、この例ではマトリクスの縦の列の方向に延在する。データラインＤＬは、いくつかの画素によって、あるいは画素Ｐと同じ縦の列に属する画素の全体によってさえ共有できる。

データラインＤＬは、スイッチング手段に接続され、例えばＴＦＴ１と表示した薄膜トランジスタ形状をとる。ＴＦＴ１トランジスタのソースはＴＦＴ２ａとＴＦＴ２ｂトランジスタのゲートに接続されている。ＴＦＴ１トランジスタによって、制御電圧ｖdatは、ｖselと表示した選択信号と呼ばれる信号に応じてＴＦＴ２ａトランジスタのゲートに伝えられるかまたは伝えられないかの、いずれかにできる。

選択信号ｖselは例えばトランジスタＴＦＴ１のゲートに印加される。

画素Ｐの選択電圧ｖselは、この例ではマトリクスの横の列と同じ方向に延在し、選択ラインと呼ばれ、ＳＬと表示したラインによって転送される。この選択ラインＳＬは幾つかの画素によって、あるいは画素Ｐと同じ縦の列に属する画素の全体によってさえ共有できる。従って、この例では、マトリクスの画素は横の列毎にアドレッシングされる。

画素Ｐは、制御信号ｖdatが電流変調手段ＴＦＴ２ａとＴＦＴ２ｂに伝達された時に、この信号を維持することができる、ストレージキャパシタＣｓと呼ばれるキャパシタをさらに有する。キャパシタＣｓは、変調トランジスタＴＦＴ２ａとＴＦＴ２ｂのそれぞれのゲートにその電極の１つが接続されるようにレイアウトされるが、一方、その第２の電極は、接地または固定電圧ラインの役割を果たすラインまたはバスに接続される。

画素内の強化されたレイアウトによれば、変調トランジスタＴＦＴ２ａとＴＦＴ２ｂはスイッチングトランジスタとストレージキャパシタＣｓとの間に位置することができる。このようなレイアウトは画素内のクロストークノイズと呼ばれるノイズの縮小を提供することができる。

キャパシタＣｓの第２の電極に接続されたラインまたはバスは、この例では画素Ｐに隣接する他の画素Ｐ’の選択ラインＳＬ’に対応し、それ（画素Ｐ）と同じ縦の列上に位置する。隣接する画素Ｐ’に属する選択ラインＳＬ’は、前記隣接する画素Ｐ’を選択するための信号の転送を提供する。

この模範的なマトリクスでは、画素が横の列毎にアドレッシングされるのに応じて、画素Ｐと関連付けられたＯＥＬダイオードの光強度が変えられると、選択ラインＳＬが画素Ｐに選択信号ｖselを転送するが、それに対し、前記隣接する画素Ｐ’の他の選択ラインＳＬ’は不活性となり、いかなる選択信号をも転送しない。Ｐ’は、好ましくは前にアドレッシングされたラインに隣接する画素である。実際に、もしＰ’がＰの後でアドレッシングされるならば、キャパシタＣｓの端子上の電荷は、電極として使用するラインのアドレッシングの際に変わる可能性が高い。そして他の選択ラインＳＬ’はキャパシタＣｓの第２の電極の接地の役割を果たすことができる。ＳＬ’が不活性な場合、それは例えば−２Ｖと＋２Ｖの間、一般には０Ｖ近くの固定電圧に保たれる。

この例では、所定の画素のためにラインまたはバスは使われずに、その役割は排他的にまた特にストレージキャパシタＣｓの第２の電極にバイアスをかけることを専門としている。この例でのこのバイアスは、前記隣接する画素Ｐ’を選択するためのラインＳＬ’によって提供され、またそれは前記隣接する画素Ｐ’を選択するための信号を転送する役割をも持っている。

このような画素レイアウトは標準的なアドレッシング電子回路、例えばＬＣＤ（液晶ディスプレイ）マトリクスのために使われるタイプの回路と互換性をもつことができる。

先に説明した模範的なデバイスの代案によれば、共通のドレインを備えるトランジスタＴＦＴ２ａとＴＦＴ２ｂは、場合に応じて単一の薄膜トランジスタに置き換えることができ、それに対しては、ドレインはラインＰＬによってバイアスをかけられ、ソースはエレクトロルミニセント手段ＯＥＬのアノードに接続され、そしてゲートはストレージキャパシタの第１の電極に接続される。この変調トランジスタはスイッチングトランジスタとストレージキャパシタの間に位置することができる。

図３は先に説明した模範的なデバイスの代案を示す。マトリクスのそれぞれの画素において構成され、また画素Ｐに特徴的なストレージキャパシタはここではＣ’’ｓと表示され、まず電流変調トランジスタＴＦＴ２ａとＴＦＴ２ｂのゲートに接続された第１の電極と、そして画素ＰのバイアスラインＰＬに接続された第２の電極を有している。

この例では、所定の画素に対して先に説明した例のように、ラインまたはバスは使われずに、その役割は排他的にまた特にストレージキャパシタの第２の電極にバイアスをかけることを専門としている。このバイアスは、電流変調トランジスタＴＦＴ２ａとＴＦＴ２ｂにバイアスをかける信号がさらに転送されうるラインＰＬによって提供される。画素内のレイアウトは、電流変調トランジスタＴＦＴ２ａとＴＦＴ２ｂがスイッチングトランジスタとストレージキャパシタの間に位置するようなものにできる。このようなレイアウトは画素内の＜＜クロストーク＞＞ノイズと呼ばれるノイズの減少を提供することができる。

バイアスラインＰＬは、例えば＋１６Ｖ程度の固定電圧に保たれ、制御電圧ｖdatと画素Ｐの選択電圧ｖselのためにを使われる電圧レベルは、図２に関連して先に説明した例で使われるものとは異なることになる。通常、ｖdatは１０Ｖ程度で、ｖselは１５Ｖ程度である。

図４は上部から見た技術的スタックまたは層のスタックを示し、図２に関連して先に説明したタイプのＯＬＥＤセルまたは画素マトリクスの一部である。このスタックの例示においては、電気信号を転送するためのラインまたはバスによりそれぞれの側面において画定された画素Ｐを明確に見ることができる。

画素Ｐは、それに属する１１２と表示したラインと、マトリクスの画素Ｐと同じ横の列に位置する隣接した画素Ｐ’’に属する３１２と表示した他のラインとによって明確に画定される。ライン１１２と３１２は、図４に規定されている基準直交座標系

の

軸に平行な方向に延在し、それはマトリクスの１つの縦の列と同じ方向に対応する。ライン１１２と３１２は、画素Ｐの制御信号ｖdatを転送することができるデータラインＤＬと、隣接する画素Ｐ’’の制御信号を転送することができるＤＬ’’と表示したデータラインと、にそれぞれ対応する。

画素Ｐは、それに属する１０６と表示したラインの他のペアと、マトリクスの画素Ｐと同じ縦の列に位置する隣接した他の画素Ｐ’に属する２０６と表示した他のものとによってさらに画定される。

ライン１０６と２０６は、マトリクスの１つの縦の列と同じ方向に対応する基準直交座標系

の

軸に平行な方向に延在する。ライン１０６と２０６は、画素Ｐの制御信号ｖselを転送することができる選択ラインＳＬと、隣接する画素を選択するための信号ｖsel’を転送することができるデータＳＬ’の他のラインと、にそれぞれ対応する。

この例の画素Ｐのレイアウトは、スイッチングトランジスタＴＦＴ１が、データＤＬのラインと選択ラインＳＬとの間の交差点のみならず、電流変調トランジスタＴＦＴ２ａとＴＦＴ２ｂにも近接して配置されるようなものである。トランジスタＴＦＴ２ａとＴＦＴ２ｂについては、ＯＥＬ発光ダイオードの電極に対応する長方形の１４０と表示した領域と、１２８と表示したラインとの間に配置され、そして基準直交座標系

の

軸に平行な方向に延在し、またそれは前記電流変調トランジスタＴＦＴ２ａとＴＦＴ２ｂのバイアスラインＰＬに対応する。薄層のスタック内において、変調トランジスタＴＦＴ２ａとＴＦＴ２ｂも、スイッチングトランジスタＴＦＴ１とストレージキャパシタＣｓとの間に位置しうる。このレイアウトにおいては、画素における横と縦の半導体および／または金属領域、あるいはラインの間の交差点の数を減らすことが可能である。これによって、クロストークタイプノイズまたは交差点からのノイズと、回路短絡の危険性を減少できる。

画素Ｐのストレージキャパシタについては、発光ダイオードの電極１４０の形状に適合している。このストレージキャパシタＣｓは、発光ダイオードの電極１４０とバイアスラインＰＬの間に位置する第１の部分と、前記隣接する画素ｐ’の選択ラインＳＬ’と発光ダイオードの電極１４０の間に位置する第２の部分と、を含む。

前記技術的スタックは、例えばポリシリコンをベースとして特に活性層により形成され、さらにそのパターンが図５Ａの平面図で示されている。この活性層の１００と表示した領域において、スイッチングトランジスタＴＦＴ１のドレイン領域１００ａと、さらにソース領域１００ｂが明確に形成される。

１０２と表示した他の領域においては、第１の電流変調トランジスタＴＦＴ２ａのソース領域１０２、第２の電流変調トランジスタＴＦＴ２ｂの他のソース領域１０２ｂと、さらに第１および第２の電流変調トランジスタに共通なドレイン領域１０２ｃが、それぞれ形成される。

「Ｌ」字の形をとっている１０４と表示した活性層の他の領域については、ストレージキャパシタＣｓの第１の電極に対応する。この第１の電極は、例えばＳｉ０_２をベースとする絶縁体（図示せず）で覆われ、その絶縁体はトランジスタＴＦＴ１、ＴＦＴ２ａ、およびＴＦＴ２ｂのゲート絶縁膜とそれぞれ同じ層内に形成されうる。

領域１００、１０２、１０４のレイアウトは、領域１０２が領域１００と領域１０４の間に位置するようなものでありうる。換言すれば、電流変調トランジスタＴＦＴ２ａとＴＦＴ２ｂの活性領域が、スイッチングトランジスタＴＦＴ１の活性層とストレージキャパシタＣｓの第１の電極との間に位置する。

例えばアルミニウムなどのゲート材料をベースとする層はゲートとキャパシタＣｓの前記絶縁体の上にある。ゲート材料をベースとするこの層のパターンを図５Ｂに示すが、画素Ｐを選択するための前記ラインＳＬに対応するライン１０６を明確に有している。

１０７ａ、１０７ｂ、１０７ｃと表示した並列領域は、それぞれライン１０６に接続されている。図４にスタックで示したように、これらの並列領域１０７ａ、１０７ｂ、１０７ｃは活性層の領域１００（図５Ａ）の一部を覆い、スイッチングトランジスタＴＦＴ１のためのマルチゲート構造を形成する。

ゲート材料をベースとする層は部分１０８と１０９をも有し、図４にスタックで示したように、第１のスイッチングトランジスタＴＦＴ２ａのゲートと第２のスイッチングトランジスタＴＦＴ２ｂのゲートとにそれぞれ対応する活性層の領域１０２の一部を覆う。

「Ｌ」字の形をとっている、図５Ｂで１１０と表示したゲート材料層の他の領域については、ストレージキャパシタＣｓの第２の電極に対応する。第１のスイッチングトランジスタＴＦＴ２ａのゲートと第２のスイッチングトランジスタＴＦＴ２ｂのゲートとにそれぞれ対応するゲート材料をベースとする層の部分１０８と１０９は、ゲート材料をベースとする層の領域１１０から分離される。

第２の電極については、前記隣接する画素Ｐ’の選択ラインＳＬ’に対応する、２０６と表示したラインに接続されている。それによって、キャパシタの第２の電極と画素Ｐ’の選択ラインＳＬ’とは、同じ層、特にゲート材料層から接続および形成できる。

ライン２０６はキャパシタの第２の電極に対する固定電圧ラインか接地ラインとして使用される。本発明による画素は、特にストレージキャパシタの第２の電極に対する接地ラインまたは固定電圧ラインを専門とする役割を持った、いかなるラインも領域も有しない。この例では、その役割を果たし、かつ、隣接する画素Ｐ’のためにの選択ラインＳＬ’としても使用されるライン２０６がそれである。

領域１１０の１１０ａと表示した部分は、基準直交座標系

の

軸に平行な方向に延在し、そして「Ｌ」字形の横のバーを形成する。この部分１００ａは５０μｍ程度、例えば５８μｍである長さｄ１を持ち、そして距離ｄ１と等しい距離に亘って隣接する画素Ｐ’の選択ラインＳＬ’に接触している。

キャパシタＣｓの第２の電極と隣接する画素の選択ラインＳＬ’との間の接触距離は、キャパシタＣｓの形状に応じて変化しうる。

キャパシタの第２の電極と選択ラインＳＬ’の間の接触距離は、例えば１２０μｍ×３６０μｍ規模の画素に対して例えば１０μｍから９０μｍが可能であり、あるいは、例えば最低で画素の幅の１／５から最高で画素の幅の４／５までが可能である。キャパシタＣｓの第２の電極を形成する領域１１０は、１．２ｐＦ程度のキャパシタの静電容量に対して、例えば３，３００μｍ^２程度の表面積を持つことができる。この領域１１０の１１０ｂと表示した他の部分は、「Ｌ」字形の横のバーを形成し、そして基準直交座標系

の

軸に平行な方向に延在する。この部分１００ｂは６０μｍ程度、例えば６７μｍである長さｄ１を持つ。

本発明によって実施した画素は、「Ｌ」字の形状に限定されない。この「Ｌ」字形状により、キャパシタの第２の電極と、隣接する画素Ｐ’の選択ラインＳＬ’との間に、かなりの接触距離を保持することが可能となり、ストレージキャパシタＣｓの良好な電気的特性を可能にし、一方でその（ストレージキャパシタの）かさばりを制限することができる。

例えばＳｉ０_２などの誘電体材料（図示せず）をベースとする層は、ゲート材料をベースとする層１１１上に配置される。図５Ｃに示したパターンの金属層が、誘電体材料をベースとする前記層の上に構築される。例えばモリブデンをベースとするこの金属層に、ライン１１２が形成され、それは画素ＰのデータラインＤＬに対応する。このデータラインＤＬに属する１１４と表示したノードは、１１５と表示した縦のコンタクトまたはビアを通して、ＴＦＴ１トランジスタのドレイン領域に電気的に接続されている。

金属層としても形成された第２のノード１１６は、スイッチングトランジスタＴＦＴ１のソース領域と第１の電流変調トランジスタＴＦＴ２ａのゲート１０８との間に、１１７および１１８と表示した垂直のコンタクトまたはビアを通して接続を提供することができる。同じこの金属層において、１２１および１２２と表示した垂直のコンタクトまたはビアを通した１２０と表示した第３の接続ノードは、第１の電流変調トランジスタＴＦＴ２のソース領域と、ＯＥＬ発光ダイオードのためのアノードとして使用される１４０と表示した領域との間に電気的接続を提供する。

１２４と表示した第４の接続ノードについては、１２５および１２６と表示した垂直のコンタクトを通して第２の電流変調トランジスタＴＦＴ２ｂのソース領域とＯＥＬダイオードのアノード領域１４０との間に電気的接続を提供する。

１２８と表示した第５の接続ノードは同じく金属層で形成され、キャパシタＣｓの第１の電極と電流変調トランジスタＴＦＴ２ａのゲート領域との間に、垂直のコンタクト１２９および１３０を通して接続を提供する役割を持っている。

ストレージキャパシタの第１の電極は、電流変調トランジスタＴＦＴ２ａの前記ゲートに接続し、またそれによって、制御信号を受け取ることができる。ストレージキャパシタの第１の電極と電流変調トランジスタＴＦＴ２ａのゲートは異なる層から形成される。

電流変調トランジスタＴＦＴａとＴＦＴ２ｂのバイアスラインＰＬに対応する１３１と表示したラインは、金属層にも形成される。垂直のコンタクト１３３を通して、このバイアスラインＰＬに属する１３２と表示した接続ノードは、トランジスタＴＦＴ２ａとＴＦＴ２ｂに共通のドレイン領域に電気的に接続される。

この技術的スタックは、図５Ｂに示した金属層と、さらに図５Ｄに示した他の層の上に、さらにパシベーション層を有することができ、上記他の層はそのパシベーション層の上にあって、ＯＥＬ発光ダイオードのアノードを形成する領域１４０が作られる。この領域１４０はＩＴＯ（インジウムスズ酸化物）をベースとし、そして図５Ｄにおいて基準直交座標系

の

軸に平行な方向に規定される、長さＬ、例えば２５０μｍ程度、例として２５３μｍ程度の例えば長方形の形状を持つことができる。

例えば光放射を発することのできるＡｌｑ３をベースとし、キャリア（図示せず）の注入された有機物特性からなる少なくとも１つの層によって、図４、および図５Ａ〜図５Ｄに示したスタックが、ＯＥＬ発光ダイオードのアノードを形成するＩＴＯベースの層の上に完成される。本発明によって実施された画素では、ストレージキャパシタＣｓの第２の電極のためにいかなる特定の電力供給部もバイアスラインも使わない。この第２の電極が他の画素の選択ラインＳＬ‘に接続されるのに応じて、技術的スタックについて今説明した画素は、従来技術による画素よりも少ない数のバスを持ち、そしてそれは前記画素のレイアウトにおけるスペースの利益を明確に提供してその開口率を改善し、あるいは、従来技術に比較して減少した大きさの画素の形成をおそらく実現することができる。

本発明による画素内のバスの数が減少するのに応じて、同一画素内で電気信号が転送されるバスまたはライン間の交差数も減少され、そしてそれらの交差に起因するある特定のノイズまたはクロストーク現象を明確に減少することができる。

図６は先に説明したタイプの、他の模範的な技術的スタックを示すが、それぞれの画素に含まれたストレージキャパシタの構造および形状のレベルが明確に異なっている。

この例では、画素内に含まれたストレージキャパシタＣｓが、互いに並列配置された２つのキャパシタＣ'ｓ１とＣ‘ｓ２で形成されている、という点で、図４と関連して示したものとは異なっている。さらに、キャパシタＣ’ｓは長方形の形状（この図６に規定されている基準直交座標系

の

軸に平行な長軸）を持っており、またバイアスラインＰＬと発光ダイオードの電極１４０との間に配置されつつ構築される。

図６の技術的スタックは明確に活性層を有し、そのパターンを図７Ａに示す。その活性層のパターンは、４０４と表示した領域において明確に、先に説明した模範的なスタックに含まれる活性層とは異なっており、キャパシタＣ'ｓ１のための第１の電極を形成し、この例では、基準直交座標系

の

軸に平行な長軸の長方形の形状を持つ。活性層の４０２と表示した領域は、変調トランジスタＴＦＴ２ａとＴＦＴ２ｂの活性層を形成し、キャパシタＣ'ｓ１の第１の電極と、スイッチングトランジスタＴＦＴ１の活性層の役割を果たす活性層の４００と表示した他の領域と、の間に位置する。

図６の技術的スタックは、活性層の上に、４１１と表示したゲート材料をベースとする層をも有し、そのパターンを図７Ｂに示す。４１１と表示したゲート材料をベースとする層のパターンの間で、基準直交座標系

の

軸に平行な長軸の長方形をもつ形状の４１０と表示した領域が、キャパシタＣ'ｓ１のための第２の電極を形成する。先に説明した画素の例としてのこの第２の電極は画素Ｐに隣接する他の画素Ｐ’の選択ラインＳＬ’に接続され、そのマトリクスの画素Ｐと同じ縦の列上に位置する。４１０と表示した領域はキャパシタＣ’ｓ２のための電極を形成する。ゲート材料層の領域は、４０８および４０９と表示した部分を含み、第１の変調トランジスタＴＦＴ２ａのゲートと第２の変調トランジスタＴＦＴ２ｂのゲートとを形成することができ、領域４１０と１０７ａ、１０７ｂ、１０７ｃと表示した並列の領域との間に位置し、スイッチングトランジスタＴＦＴ１のためのマルチゲート構造を形成する。

この技術的スタックは、ゲート材料４１１をベースとする層の上に位置する４３５と表示した金属層をさらに有し、そのパターンを図７Ｃに示す。バイアスラインＰＬのみならずデータラインＤＬは、金属層４３５に明確に形成される。先に説明した模範的なスタックの金属層２３５に比較して、金属層４３５は、基準直交座標系

の

軸に平行な長軸をもつ長方形の形状の、４３６と表示した追加のパターンを明確に有する。パターン４３６はキャパシタＣ'ｓ２のための他の電極を形成する。この第２の電極は、活性層４０５内に形成されたキャパシタＣ'ｓ１の第１の電極に、４３７と表示したビアまたは垂直のコンタクトを通して接続されている。パターン４３６は金属層４３５内に形成された追加の他のパターン４３８に接続され、そしてビアまたは垂直のコンタクト４３９を通して第１の電流変調トランジスタＴＦＴ２ｂのゲートに接続される。

これは、発光表面における利益を提供するようにコンタクト（埋設コンタクト）を作ることができるような、ここでの選択肢である。このタイプのコンタクトは、図５Ｃにおいて非常に良好に使うことができるであろう。

図８Ａおよび図８Ｂは、図３に関連して先に説明したマトリクスに含めたタイプの、画素の代案の技術的スタックを平面図によって示す。

図８Ａに、活性層から形成された領域５００、５０２、５０４を示す。領域５０２は電流変調トランジスタのための活性領域として使用され、スイッチングトランジスタの活性領域の役割を果たす領域５００とストレージキャパシタの第１の電極として使用される領域５０４との間に位置する。

図８Ｂでは、活性層の上に位置したゲート材料をベースとする層と、層５１１の上に位置した他の金属層５３５とを示す。ゲート材料をベースとする層では、領域５１０が、例えば画素ＰのバイアスラインＰＬのその長軸に平行な長方形の形状に、明確に形成される。画素ＰのバイアスラインＰＬについては、金属層５３５に形成される。

ゲート材料層の領域５１０は、ストレージキャパシタＣ’’ｓの第２の電極を形成する。領域５１０と比較したバイアスラインＰＬのレイアウトは、領域５１０とラインＰＬの同じ平面上への直角投映が少なくとも部分的に一致するようなものである。領域５１０は垂直のコンタクト５３２を通してバイアスラインＰＬに電気的に接続される。従ってバイアスラインＰＬは、キャパシタＣ’’ｓの１つの電極に対する固定電圧ラインとして使用される。キャパシタＣ’’ｓの他の電極（この図に示さない）は、金属層５３５に形成された相互接続５３７を通して、電流変調トランジスタＴＦＴ２ａのゲートに連結または接続されている。

この選択肢によれば、この技術的スタックにおいて、電流変調トランジスタＴＦＴ２ａとＴＦＴ２ｂはスイッチングトランジスタとストレージキャパシタＣｓとの間に位置することができる。電流変調トランジスタＴＦＴ２ａとＴＦＴ２ｂ、およびストレージキャパシタＣｓは、バイアスラインＰＬと発光ダイオードとの間に位置することができる。

従来技術によるＯＬＥＤ画素の電気回路図を示す。本発明による模範的な画素マトリクスの電気回路図を示す。本発明による模範的な画素マトリクスの電気回路図を示す。本発明による画素のマトリクスにおいて構成される層の模範的なスタックを示す。上記のようなスタックの様々な層のパターンを示す。上記のようなスタックの様々な層のパターンを示す。上記のようなスタックの様々な層のパターンを示す。上記のようなスタックの様々な層のパターンを示す。本発明による画素の別のマトリクスにおいて構成される層の他のスタックを示す。上記のようなスタックの様々な層のパターンを示す。上記のようなスタックの様々な層のパターンを示す。上記のようなスタックの様々な層のパターンを示す。本発明によるさらに別のＯＬＥＤ画素マトリクスにおいて構成される層の他の模範的なスタックを示す。本発明によるさらに別のＯＬＥＤ画素マトリクスにおいて構成される層の他の模範的なスタックを示す。

符号の説明

１０発光ダイオード
１１トランジスタ
１２電流変調トランジスタ
ＴＦＴ２ａ第１の薄膜トランジスタ（電流変調手段）
ＴＦＴ２ｂ第２の薄膜トランジスタ（電流変調手段）
ＴＦＴ１薄膜トランジスタ
ＯＥＬＯＬＥＤタイプダイオード
Ｃｓストレージキャパシタ（コンデンサ）
Ｃ’ｓストレージキャパシタ
Ｃ'ｓ１、Ｃ’ｃ２キャパシタ
Ｃ’’ｓストレージキャパシタはここでは
ＰＬバイアスライン
ＤＬデータライン
ＤＬ’’ データライン
ＳＬ選択ライン
ＳＬ’ 選択ライン
Ｐ画素
Ｐ’ 画素
ｖlin 選択信号
Ｖdd バイアス電圧
ｖsel 選択信号
ｖdat 制御電圧
ｖsel’ 隣接画素の選択信号

Claims

複数の画素を含むマトリクスが提供された、光放射が生成されうるマイクロ電子デバイスであって、それぞれの前記画素は層のスタックによって形成され、かつ
・入力電流に応じて光放射を発生することができるエレクトロルミニセント手段（ＯＥＬ）と、
・データのライン（ＤＬ）によって転送された制御信号に従って前記エレクトロルミニセント手段の前記インプット電流を変調することができる電流変調手段（ＴＦＴ２ａ，ＴＦＴ２ｂ）と、
・前記データのライン（ＤＬ）に接続され、選択信号に応じて前記電流変調手段に前記制御信号を伝達することが可能となるか、またはならない、スイッチング手段（ＴＦＴ１）と、
・前記スイッチング手段に接続され、前記スイッチング手段の方に前記選択信号を転送することができる選択ライン（ＳＬ）と、
・前記電流変調手段に接続され、前記電流変調手段にバイアスをかけるための信号を転送することができるバイアスライン（ＰＬ）と、
・前記電流変調手段の入力において前記制御信号を維持することができ、また前記電流変調手段に接続された第１の電極、他の画素（Ｐ’）を選択するためのライン（ＳＬ’）に接続された第２の電極を有するストレージキャパシタであって、かつ前記スタック内で前記電流変調手段が前記ストレージキャパシタと前記スイッチング手段との間に位置するようにしたキャパシタ（Ｃｓ）と、
を有することを特徴とするマイクロ電子デバイス。
前記ストレージキャパシタ（Ｃｓ）は、少なくとも５０μｍまたは画素（Ｐ）の幅の半分の距離を超えて前記他の隣接した画素（Ｐ’）を選択するために前記ライン（ＳＬ’）に接続されることを特徴とする請求項１に記載のマイクロ電子デバイス。
前記ストレージキャパシタ（Ｃｓ）は、前記バイアスライン（ＰＬ）と前記エレクトロルミニセント手段との間に位置する部分と、前記エレクトロルミニセント手段と前記他の画素（Ｐ’）を選択するための前記ライン（ＳＬ’）との間に位置する他の部分と、を有することを特徴とする請求項１または２に記載のマイクロ電子デバイス。
複数の画素を含むマトリクスが提供された、光放射が生成されうるマイクロ電子デバイスであって、それぞれの前記画素は層のスタックによって形成され、かつ
・入力電流に応じて光放射を発生することができるエレクトロルミニセント手段（ＯＥＬ）と、
・電流変調手段と、
・前記データのライン（ＤＬ）に接続され、選択信号に応じて前記電流変調手段に前記制御信号を伝達することが可能となるか、またはならない、スイッチング手段（ＴＦＴ１）と、
・前記スイッチング手段に接続され、前記スイッチング手段の方に前記選択信号を転送することができる選択ライン（ＳＬ）と、
・前記電流変調手段に接続され、前記電流変調手段にバイアスをかけるための信号を転送することができるバイアスライン（ＰＬ）と、
・前記電流変調手段の入力において前記制御信号を維持することができ、また前記電流変調手段に接続された第１の電極、前記バイアスライン（ＰＬ）に接続されたキャパシタの第２の電極を有するストレージキャパシタであって、前記電流変調手段が前記ストレージキャパシタと前記スイッチング手段との間の前記スタック内に位置するようにしたキャパシタ（Ｃｓ）と、
を有することを特徴とするマイクロ電子デバイス。
前記電流変調手段は少なくとも１つの薄膜トランジスタを有することを特徴とする請求項１から４のいずれか１項に記載のマイクロ電子デバイス。
前記電流変調手段は、共通のドレイン領域および共通のソース領域を共有する第１の薄膜トランジスタ（ＴＦＴ２ａ）と第２の薄膜トランジスタ（ＴＦＴ２ｂ）とを有することを特徴とする請求項１から５のいずれか１項に記載のマイクロ電子デバイス。
前記ストレージキャパシタはＬ字形をしていることを特徴とする請求項１から６のいずれか１項に記載のマイクロ電子デバイス。
前記ストレージキャパシタ（Ｃ’ｓ）は、並列に配置された２つのキャパシタ（Ｃ'ｓ１，Ｃ’ｃ２）により形成されていることを特徴とする請求項１から７のいずれか１項に記載のマイクロ電子デバイス。
前記マトリクスは、少なくとも１つの活性層、トランジスタのゲート材料をベースとする少なくとも１つの層、少なくとも１つの金属層、を有する薄層のスタックにより形成され、前記ストレージキャパシタ（Ｃｓ）は、前記活性層に形成された電極（Ｃ'ｓ１）、および前記ゲート材料層内に形成された電極が提供された第１のキャパシタ（Ｃ'ｓ１）と、さらに
前記金属層内に形成された電極、および前記第１のキャパシタの前記他の電極と共通の電極が提供された第２のキャパシタ（Ｃ’ｓ２）と、から形成される
ことを特徴とする請求項８に記載のマイクロ電子デバイス。
前記スイッチング手段（ＴＦＴ１）は少なくとも１つの薄膜トランジスタを有することを特徴とする請求項１から９のいずれか１項に記載のマイクロ電子デバイス。
前記エレクトロルミニセント手段は有機物特性からなる少なくとも１つの層によって形成された電極を有し、前記マトリクスはＯＬＥＤ画素マトリクスであることを特徴とする請求項１から１０のいずれか１項に記載のマイクロ電子デバイス。