KR20220124325A - 표시 장치 - Google Patents

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KR20220124325A
KR20220124325A KR1020210027644A KR20210027644A KR20220124325A KR 20220124325 A KR20220124325 A KR 20220124325A KR 1020210027644 A KR1020210027644 A KR 1020210027644A KR 20210027644 A KR20210027644 A KR 20210027644A KR 20220124325 A KR20220124325 A KR 20220124325A
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KR1020210027644A
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차나현
손선권
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삼성디스플레이 주식회사
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Abstract

본 발명의 일 실시예에 의하면, 화소, 화소 회로 영역, 및 상기 화소 회로 영역의 적어도 일부를 둘러싸는 인접 영역을 포함하는 표시 장치로서, 적어도 일부가 상기 인접 영역 내 배치되고, 제1 방향으로 연장되는 제1 라인들; 적어도 일부가 상기 인접 영역 내 배치되고, 상기 제1 방향과 수직인 제2 방향으로 연장되는 제2 라인들; 상기 제2 방향으로 연장되고, 상기 제1 라인들 및 상기 제2 라인들 상에 배치된 정렬 전극층; 을 포함하고, 상기 정렬 전극층은 상기 화소 화소 회로 영역 내에서 제1 개수 구비되고, 상기 인접 영역 내에서 제2 개수 구비되고, 상기 제1 개수는 상기 제2 개수보다 큰, 표시 장치가 제공될 수 있다.

Description

표시 장치{DISPLAY DEVICE}
본 발명은 표시 장치에 관한 것이다.
최근 정보 디스플레이에 관한 관심이 고조됨에 따라, 표시 장치에 대한 연구 개발이 지속적으로 이루어지고 있다.
본 발명의 일 과제는, 배선들이 효율적으로 배치되어, 개구율이 향상된 표시 장치를 제공하는 것이다.
본 발명의 또 다른 과제는, 휘도 얼룩 시인이 방지되어, 외부 시인성이 개선된 표시 장치를 제공하는 것이다.
본 발명의 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 통상의 기술자에게 명확하게 이해될 수 있을 것이다.
본 발명의 일 실시예에 의하면, 화소, 화소 회로 영역, 및 상기 화소 회로 영역의 적어도 일부를 둘러싸는 인접 영역을 포함하는 표시 장치로서, 적어도 일부가 상기 인접 영역 내 배치되고, 제1 방향으로 연장되는 제1 라인들; 적어도 일부가 상기 인접 영역 내 배치되고, 상기 제1 방향과 수직인 제2 방향으로 연장되는 제2 라인들; 상기 제2 방향으로 연장되고, 상기 제1 라인들 및 상기 제2 라인들 상에 배치된 정렬 전극층; 을 포함하고, 상기 정렬 전극층은 상기 화소 화소 회로 영역 내에서 제1 개수 구비되고, 상기 인접 영역 내에서 제2 개수 구비되고, 상기 제1 개수는 상기 제2 개수보다 큰, 표시 장치가 제공될 수 있다.
실시예에 따라, 상기 정렬 전극층 중 적어도 일부는 상기 인접 영역 내 배치됨 없이 상기 화소 회로 영역 내 배치되는, 표시 장치가 제공될 수 있다.
실시예에 따라, 상기 정렬 전극층은 상기 화소 회로 영역 내 배치됨 없이 상기 인접 영역 내 배치된 루트 전극층을 포함하고, 상기 루트 전극층은 상기 화소 회로 영역 내 배치된 상기 정렬 전극들 중 적어도 일부와 이격된, 표시 장치가 제공될 수 있다.
실시예에 따라, 상기 제2 라인들은, 데이터 신호를 제공할 수 있는 데이터 라인들을 포함하고, 상기 데이터 라인들은 제1 데이터 라인, 제2 데이터 라인, 및 제3 데이터 라인을 포함하고, 상기 제1 데이터 라인, 상기 제2 데이터 라인, 및 상기 제3 데이터 라인은 각각 평면 상에서 볼 때, 상기 정렬 전극층 중 어느 하나와 중첩하는, 표시 장치가 제공될 수 있다.
실시예에 따라, 상기 화소는 제1 색의 광을 발산할 수 있는 제1 부화소, 제2 색의 광을 발산할 수 있는 제2 부화소, 및 제3 색의 광을 발산할 수 있는 제3 부화소를 포함하고, 상기 화소 회로 영역 내 배치된 상기 정렬 전극층은, 제1 캐소드 전극층, 제2 캐소드 전극층, 제3 캐소드 전극층, 제1 애노드 전극층, 제2 애노드 전극층, 제3 애노드 전극층, 제1 플로팅 전극층, 제2 플로팅 전극층, 및 제3 플로팅 전극층을 포함하고, 상기 제1 캐소드 전극층, 상기 제1 애노드 전극층, 및 상기 제1 플로팅 전극층은 상기 제1 부화소의 상기 정렬 전극층이고, 상기 제2 캐소드 전극층, 상기 제2 애노드 전극층, 및 상기 제2 플로팅 전극층은 상기 제2 부화소의 상기 정렬 전극층이고, 상기 제3 캐소드 전극층, 상기 제3 애노드 전극층, 및 상기 제3 플로팅 전극층은 상기 제3 부화소의 상기 정렬 전극층인, 표시 장치가 제공될 수 있다.
실시예에 따라, 상기 루트 전극층은 제1 루트 전극층 및 제2 루트 전극층을 포함하고, 상기 제1 캐소드 전극층은 상기 제1 루트 전극층과 이격되고, 상기 제3 플로팅 전극층은 상기 제2 루트 전극층과 이격되는, 표시 장치가 제공될 수 있다.
실시예에 따라, 상기 인접 영역은 제1 인접 영역, 제2 인접 영역, 및 제3 인접 영역을 포함하고, 상기 제1 인접 영역은 상기 화소 회로 영역과 상기 제1 방향으로 중첩하고, 상기 제2 인접 영역 및 상기 제3 인접 영역은 상기 화소 회로 영역과 상기 제2 방향으로 중첩하고, 상기 화소 회로 영역과 상기 제1 인접 영역의 상기 제1 방향으로의 너비합은 상기 제2 인접 영역 또는 상기 제3 인접 영역의 상기 제1 방향으로의 너비보다 작은, 표시 장치가 제공될 수 있다.
실시예에 따라, 상기 제1 캐소드 전극층, 상기 제1 애노드 전극층, 및 상기 제1 플로팅 전극층은 상기 제1 방향을 따라서 순차적으로 배치되고, 상기 제3 플로팅 전극층, 상기 제3 애노드 전극층, 및 상기 제3 캐소드 전극층은 상기 제1 방향을 따라서 순차적으로 배치되는, 표시 장치가 제공될 수 있다.
실시예에 따라, 상기 제1 라인들은 메인 스캔 라인을 포함하고, 상기 제2 라인들은 상기 메인 스캔 라인과 컨택부에서 전기적으로 연결된 서브 스캔 라인을 포함하고, 상기 서브 스캔 라인은 상기 제3 캐소드 전극층과 중첩하는, 표시 장치가 제공될 수 있다.
실시예에 따라, 상기 컨택부는 평면 상에서 볼 때, 상기 제3 캐소드 전극층과 중첩하는, 표시 장치가 제공될 수 있다.
실시예에 따라, 상기 제3 캐소드 전극층의 상기 제1 방향으로의 너비는 상기 제3 애노드 전극층 및 상기 제3 플로팅 전극층 각각의 상기 제1 방향으로의 너비보다 큰, 표시 장치가 제공될 수 있다.
실시예에 따라, 상기 화소는, 제1 발광 소자 및 제2 발광 소자를 포함하고, 상기 제1 발광 소자는 상기 제3 캐소드 전극층과 상기 제3 애노드 전극층 사이에 배치되고, 상기 제2 발광 소자는 상기 제3 애노드 전극층과 상기 제3 플로팅 전극층 사이에 배치되는, 표시 장치가 제공될 수 있다.
실시예에 따라, 상기 제1 발광 소자의 일단은 제1 컨택 전극과 전기적으로 연결되고, 상기 제1 발광 소자의 타단은 제2 컨택 전극과 전기적으로 연결되고, 상기 제2 발광 소자의 일단은 상기 제2 컨택 전극과 전기적으로 연결되고, 상기 제2 발광 소자의 타단은 제3 컨택 전극과 전기적으로 연결되는, 표시 장치가 제공될 수 있다.
실시예에 따라, 상기 화소는 상기 정렬 전극층에 의해 정의되는 사로 영역 내에 배열되는 발광 소자; 를 더 포함하는, 표시 장치가 제공될 수 있다.
실시예에 따라, 상기 제2 라인들은 상기 인접 영역에서 상기 제2 개수 구비되고, 상기 제2 라인들 각각은 상기 정렬 전극층과 중첩하는, 표시 장치가 제공될 수 있다.
본 발명의 또 다른 실시예에 의하면, 화소, 화소 회로 영역, 및 상기 화소 회로 영역의 적어도 일부를 둘러싸는 인접 영역을 포함하는 표시 장치로서, 상기 인접 영역 내 배치되고, 제1 방향으로 연장되는 제1 라인들; 상기 제1 방향과 수직인 제2 방향으로 연장되는 제2 라인들; 및 상기 제2 방향으로 연장되고, 상기 제1 라인들 및 상기 제2 라인들 상에 배치된 정렬 전극층; 을 포함하고, 상기 제1 라인들은 상기 화소에 포함된 트랜지스터에 스캔 신호를 제공할 수 있는 메인 스캔 라인을 포함하고, 상기 제2 라인들은 상기 메인 스캔 라인과 컨택부를 통해 전기적으로 연결된 서브 스캔 라인을 포함하고, 상기 서브 스캔 라인은 상기 인접 영역 내에 배치된 상기 정렬 전극층 중 어느 하나와 중첩하는, 표시 장치가 제공될 수 있다.
실시예에 따라, 상기 화소는, 제1 발광 소자 및 제2 발광 소자를 포함하고, 상기 정렬 전극층은 캐소드 전극층, 애노드 전극층, 및 플로팅 전극층을 포함하고, 상기 제1 발광 소자는 상기 캐소드 전극층과 상기 애노드 전극층 사이에 배치되고, 상기 제2 발광 소자는 상기 애노드 전극층과 상기 플로팅 전극층 사이에 배치되고, 상기 캐소드 전극층의 적어도 일부는 평면 상에서 볼 때, 상기 서브 스캔 라인과 중첩하는, 표시 장치가 제공될 수 있다.
실시예에 따라, 상기 캐소드 전극층의 상기 제1 방향으로의 너비는 상기 애노드 전극층 및 상기 플로팅 전극층의 상기 제1 방향으로의 너비보다 크고, 상기 플로팅 전극층, 상기 애노드 전극층, 및 상기 캐소드 전극층은 상기 제1 방향으로 순차적으로 배열되는, 표시 장치가 제공될 수 있다.
본 발명의 과제의 해결 수단이 상술한 해결 수단들로 제한되는 것은 아니며, 언급되지 아니한 해결 수단들은 본 명세서 및 첨부된 도면으로부터 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
본 발명의 일 실시예에 의하면, 배선들이 효율적으로 배치되어, 개구율이 향상된 표시 장치가 제공될 수 있다.
본 발명의 또 다른 과제는, 휘도 얼룩 시인이 방지되어, 외부 시인성이 개선된 표시 장치가 제공될 수 있다.
본 발명의 효과가 상술한 효과들로 제한되는 것은 아니며, 언급되지 아니한 효과들은 본 명세서 및 첨부된 도면으로부터 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
도 1 및 도 2는 일 실시예에 따른 발광 소자를 나타내는 사시도 및 단면도이다.
도 3은 실시예에 따른 표시 장치를 나타낸 블록도이다.
도 4는 실시예에 따른 표시 장치에 포함된 화소부를 나타낸 도면이다.
도 5는 실시예에 따른 화소에 포함된 화소 회로를 나타낸 회로도이다.
도 6은 실시예에 따른 표시 장치에 포함된 적층 구조를 설명하기 위한 도면이다.
도 7 내지 도 9는 실시예에 따른 화소를 구성하는 전극 구성들을 나타낸 레이아웃 도면들이다.
도 10은 도 8의 EA1에 대한 확대도이다.
도 11은 도 8의 EA2에 대한 확대도이다.
도 12는 도 10의 Ⅰ~Ⅰ’에 따른 단면도이다.
도 13은 도 9의 Ⅱ~Ⅱ’에 따른 단면도이다.
도 14는 도 9의 Ⅲ~Ⅲ’에 따른 단면도이다.
도 15는 도 8의 EA3 의 확대도이다.
본 명세서에 기재된 실시예는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 사상을 명확히 설명하기 위한 것이므로, 본 발명이 본 명세서에 기재된 실시예에 의해 한정되는 것은 아니며, 본 발명의 범위는 본 발명의 사상을 벗어나지 아니하는 수정예 또는 변형예를 포함하는 것으로 해석되어야 한다.
본 명세서에서 사용되는 용어는 본 발명에서의 기능을 고려하여 가능한 현재 널리 사용되고 있는 일반적인 용어를 선택하였으나 이는 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자의 의도, 관례 또는 새로운 기술의 출현 등에 따라 달라질 수 있다. 다만, 이와 달리 특정한 용어를 임의의 의미로 정의하여 사용하는 경우에는 그 용어의 의미에 관하여 별도로 기재할 것이다. 따라서 본 명세서에서 사용되는 용어는 단순한 용어의 명칭이 아닌 그 용어가 가진 실질적인 의미와 본 명세서의 전반에 걸친 내용을 토대로 해석되어야 한다.
본 명세서에 첨부된 도면은 본 발명을 용이하게 설명하기 위한 것으로 도면에 도시된 형상은 본 발명의 이해를 돕기 위하여 필요에 따라 과장되어 표시된 것일 수 있으므로 본 발명이 도면에 의해 한정되는 것은 아니다.
본 명세서에서 본 발명에 관련된 공지의 구성 또는 기능에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우에 이에 관한 자세한 설명은 필요에 따라 생략하기로 한다.
본 발명은 표시 장치에 관한 것이다. 이하에서는, 도 1 내지 도 15를 참조하여, 실시예에 따른 표시 장치에 관하여 설명한다.
도 1 및 도 2에는 실시예에 따른 표시 장치(도 3의 '100' 참조)에 포함되는 발광 소자(LD)에 관하여 도시되었다. 도 1 및 도 2는 일 실시예에 따른 발광 소자를 나타내는 사시도 및 단면도이다. 도 1 및 도 2에서는 기둥형 발광 소자(LD)를 도시하였으나, 발광 소자(LD)의 종류 및/또는 형상이 이에 한정되지는 않는다.
도 1 및 도 2를 참조하면, 발광 소자(LD)는 제1 반도체층(11) 및 제2 반도체층(13), 및 제1 및 제2 반도체층들(11, 13)의 사이에 개재된 활성층(12)을 포함할 수 있다. 일 예로, 발광 소자(LD)의 연장 방향을 길이(L) 방향이라고 하면, 발광 소자(LD)는 길이(L) 방향을 따라 순차적으로 적층된 제1 반도체층(11), 활성층(12), 및 제2 반도체층(13)을 포함할 수 있다.
발광 소자(LD)는 일 방향을 따라 연장된 기둥 형상으로 제공될 수 있다. 발광 소자(LD)는 제1 단부(EP1)와 제2 단부(EP2)를 가질 수 있다. 발광 소자(LD)의 제1 단부(EP1)에는 제1 및 제2 반도체층들(11, 13) 중 하나가 인접할 수 있다. 발광 소자(LD)의 제2 단부(EP2)에는 제1 및 제2 반도체층들(11, 13) 중 나머지 하나가 인접할 수 있다.
실시예에 따르면, 발광 소자(LD)는 식각 방식 등을 통해 기둥 형상으로 제조된 발광 소자일 수 있다. 본 명세서에서, 기둥 형상이라 함은 원 기둥 또는 다각 기둥 등과 같이 길이(L) 방향으로 긴(즉, 종횡비가 1보다 큰) 로드 형상(rod-like shape), 또는 바 형상(bar-like shape)을 포괄하며, 그 단면의 형상이 특별히 한정되지는 않는다. 예를 들어, 발광 소자(LD)의 길이(L)는 그 직경(D)(또는, 횡단면의 폭)보다 클 수 있다.
실시예에 따르면, 발광 소자(LD)는 나노 스케일 내지 마이크로 스케일(nanometer scale to micrometer scale) 정도로 작은 크기를 가질 수 있다. 일 예로, 발광 소자(LD)는 각각 나노 스케일 내지 마이크로 스케일 범위의 직경(D)(또는, 폭) 및/또는 길이(L)를 가질 수 있다. 다만, 발광 소자(LD)의 크기가 이에 제한되는 것은 아니며, 발광 소자(LD)를 이용한 발광 장치를 광원으로 이용하는 장치의 설계 조건에 따라 발광 소자(LD)의 크기는 다양하게 변경될 수 있다.
제1 반도체층(11)은 제1 도전형의 반도체층일 수 있다. 예를 들어, 제1 반도체층(11)은 N형 반도체층을 포함할 수 있다. 일 예로, 제1 반도체층(11)은 InAlGaN, GaN, AlGaN, InGaN, AlN, InN 중 어느 하나의 반도체 재료를 포함하며, Si, Ge, Sn 등과 같은 제1 도전형 도펀트가 도핑된 N형 반도체층을 포함할 수 있다. 다만, 제1 반도체층(11)을 구성하는 물질이 이에 한정되는 것은 아니며, 이 외에도 다양한 물질로 제1 반도체층(11)을 구성할 수 있다.
활성층(12)은 제1 반도체층(11) 상에 배치되며, 단일 양자 우물(single-quantum well) 또는 다중 양자 우물(multi-quantum well) 구조로 형성될 수 있다. 활성층(12)의 위치는 발광 소자(LD)의 종류에 따라 다양하게 변경될 수 있다.
활성층(12)의 상부 및/또는 하부에는 도전성 도펀트가 도핑된 클래드층(미도시)이 형성될 수 있다. 일 예로, 클래드층은 AlGaN층 또는 InAlGaN층으로 형성될 수 있다. 실시예에 따라, AlGaN, InAlGaN 등의 물질이 활성층(12)을 형성하는 데에 이용될 수 있으며, 이 외에도 다양한 물질이 활성층(12)을 구성할 수 있다.
제2 반도체층(13)은 활성층(12) 상에 배치되며, 제1 반도체층(11)과 상이한 타입의 반도체층을 포함할 수 있다. 예를 들어, 제2 반도체층(13)은 P형 반도체층을 포함할 수 있다. 일 예로, 제2 반도체층(13)은 InAlGaN, GaN, AlGaN, InGaN, AlN, InN 중 적어도 하나의 반도체 재료를 포함하며, Mg 등과 같은 제2 도전형 도펀트가 도핑된 P형 반도체층을 포함할 수 있다. 다만, 제2 반도체층(13)을 구성하는 물질이 이에 한정되는 것은 아니며, 이 외에도 다양한 물질이 제2 반도체층(13)을 구성할 수 있다.
발광 소자(LD)의 양단에 문턱 전압 이상의 전압을 인가하게 되면, 활성층(12)에서 전자-정공 쌍이 결합하면서 발광 소자(LD)가 발광하게 된다. 이러한 원리를 이용하여 발광 소자(LD)의 발광을 제어함으로써, 발광 소자(LD)를 표시 장치의 화소를 비롯한 다양한 발광 장치의 광원으로 이용할 수 있다.
실시예에 따르면, 발광 소자(LD)는 표면에 제공된 절연막(INF)을 더 포함할 수 있다. 절연막(INF)은 적어도 활성층(12)의 외주면을 둘러싸도록 발광 소자(LD)의 표면에 형성될 수 있으며, 이외에도 제1 및 제2 반도체층들(11, 13)의 일 영역을 더 둘러쌀 수 있다. 절연막(INF)은 단일막 혹은 이중막으로 형성될 수 있으나, 이에 한정되지 않고, 복수의 막으로 구성될 수 있다. 일 예로, 절연막(INF)은 제1 재료를 포함하는 제1 절연막 및 상기 제1 재료와는 상이한 제2 재료를 포함하는 제2 절연막을 포함할 수 있다.
실시예에 따르면, 절연막(INF)은 서로 다른 극성을 가지는 발광 소자(LD)의 양 단부를 노출할 수 있다. 예를 들어, 절연막(INF)은 발광 소자(LD)의 제1 및 제2 단부(EP1, EP2)에 위치한 제1 및 제2 반도체층들(11, 13) 각각의 일단을 노출할 수 있다. 다른 실시예에서, 절연막(INF)은 서로 다른 극성을 가지는 발광 소자(LD)의 제1 및 제2 단부(EP1, EP2)와 인접한 제1 및 제2 반도체층들(11, 13)의 측부를 노출할 수도 있다.
실시예에 따르면, 절연막(INF)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 알루미늄 산화물(AlOx), 및 타이타늄 산화물(TiOx) 중 적어도 하나의 절연 물질을 포함하여 단일층 또는 다중층으로 구성될 수 있으나, 이에 한정되지 않는다. 예를 들어, 다른 실시예에 따르면, 절연막(INF)은 생략될 수도 있다.
실시예에 따르면, 발광 소자(LD)의 표면, 특히 활성층(12)의 외주면을 커버하도록 절연막(INF)이 제공되는 경우, 발광 소자(LD)의 전기적 안정성이 확보될 수 있다. 또한, 발광 소자(LD)의 표면에 절연막(INF)이 제공되면, 발광 소자(LD)의 표면 결함을 최소화하여 수명 및 효율을 향상시킬 수 있다. 아울러, 다수의 발광 소자들(LD)이 서로 밀접하여 배치되어 있는 경우에도 발광 소자들(LD)의 사이에서 원치 않는 단락이 발생하는 것을 방지할 수 있다.
실시예에 따르면, 발광 소자(LD)는 제1 반도체층(11), 활성층(12), 제2 반도체층(13), 및/또는 이들을 감싸는 절연막(INF) 외 추가적인 구성을더 포함할 수 있다. 예를 들면, 발광 소자(LD)는 제1 반도체층(11), 활성층(12) 및/또는 제2 반도체층(13)의 일단 측에 배치된 하나 이상의 형광체층, 활성층, 반도체층 및/또는 전극층을 추가적으로 포함할 수 있다. 일 예로, 발광 소자(LD)의 제1 및 제2 단부들(EP1, EP2)에는 각각 컨택 전극층이 더 배치될 수 있다.
도 3은 실시예에 따른 표시 장치를 나타낸 블록도이다.
표시 장치(100)는 시각 데이터를 사용자에게 제공하도록 구성된 장치를 의미한다. 표시 장치(100)는 도 1 및 도 2를 참조하여 상술된 발광 소자(LD)를 광원으로 이용하는 전자 장치일 수 있다. 실시예에 따르면, 표시 장치(100)는 태블릿 피씨, 텔레비전, 스마트 폰, 혹은 노트북 등일 수 있으나, 특정 예시에 한정되지 않는다.
실시예에 따르면, 표시 장치(100)는 화소부(110), 스캔 구동부(120), 데이터 구동부(130), 보상부(140), 및 제어부(150)를 포함할 수 있다.
화소부(110)는 스캔 라인(SL) 및 데이터 라인(DL)에 접속되는 복수의 부화소(SPX)들을 포함할 수 있다. 실시예에 따르면, 부화소(SPX)들 중 적어도 어느 하나는 화소(도 4의 'PX' 참조)를 구성할 수 있다. 예를 들어, 부화소(SPX)들은 하나의 화소(PX)를 구성하는 제1 내지 제3 부화소들(도 4의 'SPX1 내지 SPX3' 참조)을 포함할 수 있다.
스캔 구동부(120)는 화소부(110)의 일측에 배치될 수 있다. 스캔 구동부(120)는 제어부(150)로부터 제1 제어 신호(SCS)를 수신할 수 있다. 스캔 구동부(120)는 제1 제어 신호(SCS)에 응답하여 스캔 라인(SL)들에 스캔 신호를 공급할 수 있다.
실시예에 따르면, 제1 제어 신호(SCS)는 스캔 구동부(120)의 구동 타이밍을 제어하기 위한 신호일 수 있다. 제1 제어 신호(SCS)는 스캔 신호를 위한 스캔 개시 신호 및 복수의 클럭 신호를 포함할 수 있다. 상기 스캔 신호는 해당 스캔 신호가 공급되는 트랜지스터의 타입에 상응하는 게이트-온 레벨로 설정될 수 있다.
데이터 구동부(130)는 화소부(110)의 일측에 배치될 수 있다. 데이터 구동부(130)는 제어부(150)로부터 제2 제어 신호(DCS)를 수신할 수 있다. 데이터 구동부(130)는 제2 제어 신호(DCS)에 응답하여 데이터 라인(DL)에 데이터 신호를 공급할 수 있다.
실시예에 따르면, 제2 제어 신호(DCS)는 데이터 구동부(130)의 구동 타이밍을 제어하기 위한 신호일 수 있다.
보상부(140)는 센싱 라인(SENL)을 통해 부화소(SPX)로부터 추출되는 센싱값(전류 혹은 전압 정보)을 제공받을 수 있다. 보상부(140)는 상기 센싱 값에 기초하여, 부화소(SPX)의 열화를 보상하는 보상 값을 생성할 수 있다. 예를 들어, 보상부(140)는 제1 트랜지스터(도 5의 'T1' 참조) 및/또는 발광 소자(LD)의 특성 변화에 관한 정보(일 예로, 제1 트랜지스터(T1)의 문턱 전압 변화, 이동도 변화, 및 기타 특성 변화)를 획득할 수 있다. 보상부(140)는 상기 특성 변화에 관한 정보를 기초하여 데이터 신호를 보상하는 보상 값을 산출하여, 제어부(150) 혹은 데이터 구동부(130)에 제공될 수 있다.
실시예에 따르면, 보상부(140)는 제어부(150)로부터 제3 제어 신호(CCS)를 수신할 수 있다. 보상부(140)는 제3 제어 신호(CCS)에 응답하여 부화소(SPX)에 센싱 신호를 공급할 수 있다.
실시예에 따르면, 제3 제어 신호(CCS)는 부화소(SPX)들의 센싱 및 열화 보상을 위한 보상부(140)의 구동을 제어하기 위한 신호일 수 있다.
제어부(150)는 제1 제어 신호(SCS), 제2 제어 신호(DCS), 및 제3 제어 신호(CCS)를 획득할 수 있다. 제어부(150)는 제1 제어 신호(SCS) 및 제2 제어 신호(DCS)를 생성하여 각각 스캔 구동부(120) 및 데이터 구동부(130)에 제공할 수 있다. 제어부(150)는 제3 제어 신호(CCS)를 생성하여, 보상부(140)에 제공할 수 있다.
실시예에 따르면, 스캔 구동부(120)와 데이터 구동부(130)가 화소부(110)의 일측에 배치된 단변 구동(single side driving) 구조가 제공될 수 있다.
이하에서는, 설명의 편의를 위해, 단변 구동 구조를 포함한 표시 장치(100)를 기준으로 설명한다.
실시예에 따르면, 표시 장치(100)에 단변 구동 구조를 적용하기 위해, 스캔 라인(SL)은 메인 스캔 라인(SML) 및 서브 스캔 라인(SSL)을 포함할 수 있다.
메인 스캔 라인(SML)은 적어도 하나의 서브 스캔 라인(SSL)과 접속될 수 있다. 예를 들어, 도 3에서와 같이, 하나의 메인 스캔 라인(SML)에 두 개의 서브 스캔 라인(SSL)이 전기적으로 접속될 수 있다.
메인 스캔 라인(SML)은 제1 방향(DR1)으로 연장되어, 이에 대응하는 화소행의 부화소(SPX)에 접속될 수 있다. 메인 스캔 라인(SML)은 부화소(SPX)에 스캔 신호를 공급할 수 있다.
서브 스캔 라인(SSL)은 제2 방향(DR2)으로 연장되어, 컨택부(CP)에서 메인 스캔 라인(SML)과 접속될 수 있다. 서브 스캔 라인(SSL)은 스캔 구동부(120)와 메인 스캔 라인(SML)을 전기적으로 연결할 수 있다.
화소행 방향은 수평 방향으로, 제1 방향(DR1)을 의미할 수 있다. 화소열 방향은 수직 방향으로, 제2 방향(DR2)을 의미할 수 있다. 화소행 및 화소열은 서브 화소(SPX)의 배열에 의해 정의될 수 있다. 화소행은 메인 스캔 라인(SML)에 의해 정의될 수 있다.
서브 스캔 라인(SSL)이 메인 스캔 라인(SML)에 전기적으로 접속되는 경우, 각 접점에 인접한 부분과 각 접점으로부터 이격된 부분 사이에 RC 로드(RC 지연) 편차가 커질 수 있다. 이러한 RC 로드 편차를 줄이기 위하여, 메인 스캔 라인(SML)은 복수의 서브 스캔 라인(SSL)에 접속될 수 있다. 즉 복수개 구비된 컨택부(CP)들을 통하여 스캔 신호가 메인 스캔 라인(SML)에 공급되므로, 메인 스캔 라인(SML) 내 위치별 RC 로드 편차가 상대적으로 감소될 수 있다.
데이터 라인(DL)은 화소열(일 예로, 제2 방향(DR2))을 따라 연장되어, 부화소(SPX)에 접속될 수 있다. 데이터 라인(DL)은 접속된 부화소(SPX)에 데이터 신호를 공급할 수 있다.
도 3에서는, 스캔 구동부(120), 데이터 구동부(130), 보상부(140), 및 제어부(150)를 구분하여 도시되었으나, 스캔 구동부(120), 데이터 구동부(130), 보상부(140), 및 제어부(150) 중 적어도 일부는 하나의 모듈 또는 IC칩(integrated circuit chip)으로 통합될 수 있다. 예를 들어, 제어부(150)의 적어도 일부의 구성 및/또는 기능은 데이터 구동부(130)에 포함될 수 있다.
도면에 도시되지 않았으나, 실시예에 따라, 스캔 구동부(120)는 화소부(110)의 일부 영역의 구동을 각각 담당하는 복수의 스캔 구동부들(예를 들어, 복수의 스캔 구동 칩들 또는 스캔 구동 회로들)로 구성될 수 있다. 데이터 구동부(130)는 화소부(110)의 일부 영역의 구동을 각각 담당하는 복수의 데이터 구동부들(예를 들어, 복수의 데이터 구동 칩들 또는 데이터 구동 회로들)로 구성될 수 있다.
도 4는 실시예에 따른 표시 장치에 포함된 화소부를 나타낸 도면이다.
도 4를 참조하면, 화소(PX)는 제1 부화소(SPX1), 제2 부화소(SPX2), 및 제3 부화소(SPX3)를 포함할 수 있다.
도 4에서는 설명의 편의상, 도 3을 참조하여 상술한 데이터 라인(DL)에 포함되는 제1 내지 제18 데이터 라인(DL1 내지 DL18) 및 스캔 라인(SL)에 포함되는 제1 내지 제4 스캔 라인(SL1 내지 SL4)을 기준으로 설명한다.
실시예에 따르면, 부화소들(SPX1, SPX2, SPX3)은 각각 데이터 라인들(DL1 내지 DL18) 중 어느 하나 및 스캔 라인들(SL1 내지 SL4) 중 어느 하나에 접속될 수 있다.
실시예에 따르면, 제1 부화소(SPX1), 제2 부화소(SPX2), 및 제3 부화소(SPX3)는 서로 다른 색상의 광을 발산할 수 있다. 제1 부화소(SPX1), 제2 부화소(SPX2), 및 제3 부화소(SPX3)는 하나의 화소(PX)를 구성할 수 있다. 예를 들어, 제1 부화소(SPX1)는 적색광을 발산할 수 있고, 제2 부화소(SPX2)는 녹색광을 발산할 수 있고, 제3 부화소(SPX3)는 청색광을 발산할 수 있다.
실시예에 따르면, 단변 구동 구조에서는, 스캔 구동부(120)와 데이터 구동부(130)가 서로 동일한 측면에 배치되어, 데이터 라인들(DL1 내지 DL18) 및 서브 스캔 라인들(SSL1, SSL2)은 동일한 방향(일 예로, 제2 방향(DR2))으로 연장될 수 있다.
실시예에 따르면, 제1 서브 스캔 라인(SSL1)은 제1 메인 스캔 라인(SML1) 및 제2 메인 스캔 라인(SML2)에 모두 접속될 수 있다. 예를 들어, 제1 서브 스캔 라인(SSL1)은 제1 컨택부(CP1)를 통해 제1 메인 스캔 라인(SML1)에 접속되고, 제2 컨택부(CP2)를 통해 제2 메인 스캔 라인(SML2)에 접속될 수 있다. 제1 메인 스캔 라인(SML1)과 제1 서브 스캔 라인(SSL1)은 제1 화소행에 대응하는 제1 스캔 라인(SL1)을 형성하고, 제1 서브 스캔 라인(SSL1)과 제2 메인 스캔 라인(SML2)은 제2 화소행에 대응하는 제2 스캔 라인(SL2)을 형성할 수 있다. 따라서, 제1 스캔 라인(SL1)과 제2 스캔 라인(SL2)으로 스캔 신호가 동시에 공급될 수 있다.
실시예에 따르면, 복수의 화소행에 스캔 신호가 동시에 공급되도록, 하나의 서브 스캔 라인(SSL)이 복수의 메인 스캔 라인(SML)들에 접속될 수 있다.
실시예에 따르면, 데이터 라인들(DL1 내지 DL18)은 서로 인접한 화소행의 부화소들(SPX)에 연결되지 않을 수 있다. 예를 들어, 제1 데이터 라인(DL1)은 첫 번째 화소열의 짝수 번째 화소행들의 제1 부화소(SPX1)들에 접속되고, 제2 데이터 라인(DL2)은 첫 번째 화소열의 홀수 번째 화소행들의 제1 부화소(SPX1)들에 접속될 수 있다. 제3 데이터 라인(DL3)은 두 번째 화소열의 짝수 번째 화소행들의 제2 부화소(SPX2)들에 접속되고, 제4 데이터 라인(DL4)은 두 번째 화소열의 홀수 번째 화소행들의 제2 부화소(SPX2)들에 접속될 수 있다. 제5 데이터 라인(DL5)은 세 번째 화소열의 짝수 번째 화소행들의 제3 부화소(SPX3)들에 접속되고, 제6 데이터 라인(DL6)은 세 번째 화소열의 홀수 번째 화소행들의 제3 부화소(SPX3)들에 접속될 수 있다.
실시예에 따르면, 제1 서브 스캔 라인(SSL1)과 제2 서브 스캔 라인(SSL2) 사이에 하나의 화소(PX)가 위치할 수 있다. 이러한 추세로 컨택부(CP)들 및 서브 스캔 라인들(SSL)이 소정의 간격으로 배치될 수 있다.
이와 같이, 표시 장치(100)의 단변 구동 구조에서는, 화소부(110) 내에서 스캔 라인들(SL)은 각각 컨택부(CP)들에 연결될 수 있다.
실험적으로, 컨택부들(CP1 내지 CP4)은 부화소들(SPX1, SPX2, SPX3)에 인접한 배선들과 간섭될 수 있다. 이에 따라, 컨택부들(CP1 내지 CP4)이 배열된 사선 영역을 따라 휘도 얼룩의 시인이 발생될 위험이 존재한다. 하지만, 실시예에 따르면, 컨택부들(CP1 내지 CP4) 및 서브 스캔 라인(SSL)들은 소정의 전극 구성에 의해 차폐되어, 휘도 얼룩의 시인이 방지될 수 있다. 이에 대한 상세한 내용은 도 13을 참조하여 후술한다.
도 5는 실시예에 따른 화소에 포함된 화소 회로를 나타낸 회로도이다.
도 5에 도시된 부화소(SPXij)는 도 3 및 도 4를 참조하여 상술한 부화소(SPX)들 중 어느 하나로서, 제i 스캔 라인(SLi), 제j 데이터 라인(DLj), 제i 센싱 신호 라인(SELi), 및 제j 센싱 라인(SENLj)에 연결된 부화소(SPX)를 의미할 수 있다. (이 때, i, j는 자연수)
도 5를 참조하면, 부화소(SPXij)는 발광 소자(LD) 및 화소 회로(PXC)를 포함할 수 있다.
발광 소자(LD)는 제1 전원(VDD)와 제2 전원(VSS) 사이에 연결될 수 있다. 발광 소자(LD)의 일 단부(일 예로, P형 반도체)는 화소 회로(PXC) 및 제1 전원선(PL1)을 경유하여 제1 전원(VDD)에 연결되고, 발광 소자(LD)의 타 단부(일 예로, N형 반도체)는 제2 전원선(PL2)을 경유하여 제2 전원(VSS)에 연결될 수 있다.
실시예에 따르면, 발광 소자(LD)는 화소 회로(PXC)를 통해 구동 전류가 공급될 때, 상기 구동 전류에 대응하는 휘도의 광을 발산할 수 있다.
실시예에 따르면, 발광 소자(LD)들은 제1 전원(VDD)과 제2 전원(VSS)의 사이에서 다양한 연결 구조를 통해 서로 연결될 수 있다. 일 예로, 발광 소자(LD)들은 서로 병렬로만 연결되거나, 서로 직렬로만 연결될 수 있다. 또는, 발광 소자(LD)들은 직/병렬 혼합 구조로 연결될 수 있다.
제1 전원(VDD)과 제2 전원(VSS)은 발광 소자(LD)들이 광을 발산할 수 있도록 서로 상이한 전위를 가질 수 있다. 예를 들어, 제1 전원(VDD)은 제2 전원(VSS)보다 높은 전위로 설정될 수 있다.
실시예에 따르면, 제1 전원(VDD)과 제2 전원(VSS)은 부화소(SPXij)의 발광 기간 중 광이 발산될 수 있을 정도의 전위차를 가질 수 있다.
화소 회로(PXC)는 제1 전원(VDD)과 발광 소자(LD) 사이를 연결할 수 있다. 화소 회로(PXC)는 제1 트랜지스터(T1), 제2 트랜지스터(T2), 제3 트랜지스터(T3), 및 스토리지 커패시터(Cst)를 포함할 수 있다.
제1 트랜지스터(T1)의 일 전극은 제1 전원(VDD)에 연결되고, 타 전극은 발광 소자(LD)의 일 전극(일 예로, 애노드 전극)에 연결될 수 있다. 제1 트랜지스터(T1)의 게이트 전극은 제1 노드(N1)에 연결될 수 있다. 제1 트랜지스터(T1)는 제1 노드(N1)를 통해 인가된 전압에 대응하여 발광 소자(LD)에 흐르는 전류를 제어할 수 있다.
제2 트랜지스터(T2)의 일 전극은 제j 데이터 라인(DLj)에 연결되고, 타 전극은 제1 노드(N1)에 연결될 수 있다. 제2 트랜지스터(T2)의 게이트 전극은 제i 스캔 라인(SLi)에 연결될 수 있다. 제2 트랜지스터(T2)는 제i 스캔 라인(SLi)으로부터 스캔 신호가 공급될 때, 턴-온되고, 이 때, 제j 데이터 라인(DLj)으로부터 제공된 데이터 신호를 제1 노드(N1)로 전달할 수 있다.
제3 트랜지스터(T3)의 일 전극은 제j 센싱 라인(SENLj)에 연결되고, 타 전극은 제2 노드(N2)에 연결될 수 있다. 제3 트랜지스터(T3)의 게이트 전극은 제i 센싱 신호 라인(SELi)에 연결될 수 있다. 제3 트랜지스터(T3)는 제i 센싱 신호 라인(SELi)으로부터 제공된 센싱 신호에 응답하여 턴-온되는 경우, 제j 센싱 라인(SENLj)을 통해 기준 전압이 제2 노드(N2)로 제공될 수 있다.
실시예에 따르면, 상기 기준 전압은 발광 소자(LD)와 연결된 제1 트랜지스터(T1)의 전극(일 예로, 제1 트랜지스터(T1)의 소스 전극)의 전압을 일정한 값으로 설정 혹은 초기화하는 역할을 수행할 수 있다. 일 예에 따르면, 상기 기준 전압은 제2 전원(VSS)의 전압 이하로 설정될 수 있다.
실시예에 따르면, 제3 트랜지스터(T3)는 제i 센싱 신호 라인(SELi)으로부터 제공된 센싱 신호에 응답하여 턴-온되는 경우, 센싱 전류를 제j 센싱 라인(SENLj)으로 전달할 수 있다.
실시예에 따르면, 상기 센싱 전류는 보상부(140)에 제공될 수 있다. 상기 센싱 전류는 제1 트랜지스터(T1)의 이동도 및 문턱 전압의 변화량을 산출하기 위해 이용될 수 있다.
스토리지 커패시터(Cst)는 제1 노드(N1)(또는, 제1 트랜지스터(T1)의 게이트 전극)와 제2 노드(N2)(또는, 제1 트랜지스터(T1)의 타 전극) 사이에 연결될 수 있다. 스토리지 커패시터(Cst)는 제1 노드(N1)의 전압과 제2 노드(N2)의 전압 간 차이에 관한 정보를 저장할 수 있다.
한편, 화소 회로(PXC)의 구조는 도 5에 도시된 구조에 한정되지 않으며, 다양한 형태의 구조가 구현될 수 있다.
또한, 본 실시예에서, 제1 내지 제3 트랜지스터(T1~T3)는 N형 트랜지스터를 기준으로 도시되었으나, 이에 한정되지 않고 실시예에 따라 제1 내지 제3 트랜지스터(T1~T3)는 P형 트랜지스터로 구성될 수 있다.
도 6은 실시예에 따른 표시 장치에 포함된 적층 구조를 설명하기 위한 도면이다.
도 6을 참조하면, 실시예에 따른 표시 장치에 포함된 적층 구조는 기판(SUB), 배리어 전극층(BML), 버퍼층(BFL), 액티브층(ACT), 게이트 절연층(GI), 게이트 전극층(GE), 층간 절연층(ILD), 소스/드레인 전극층(SDL), 보호층(PSV), 및 정렬 전극층(ELT)이 순차적으로 적층된 구조에서 적어도 일부가 패터닝된 형태를 가질 수 있다.
기판(SUB)은 표시 장치(100)의 베이스 부재를 구성하는 것으로서, 경성 또는 연성의 기판이나 필름을 의미할 수 있다.
버퍼층(BFL)은 반도체를 포함하는 액티브층(ACT)에 불순물이 확산되거나 투습을 방지하기 위한 층을 의미할 수 있다. 일 실시예에 따르면, 버퍼층(BFL)은 실리콘 질화물(SiNx), 실리콘 산화물(SiOx), 실리콘 산질화물(SiOxNy), 알루미늄 산화물(AlOx) 등과 같은 금속 산화물 중 적어도 하나를 포함할 수 있다.
액티브층(ACT)은 반도체를 포함하는 층일 수 있다. 예를 들어, 액티브층(ACT)은 폴리실리콘(polysilicon), 아몰퍼스 실리콘(amorphous silicon) 및 산화물 반도체 중 적어도 하나를 포함할 수 있다. 실시예에 따르면, 액티브층(ACT)은 각 트랜지스터들(T1~T3)의 채널을 구성할 수 있으며, 소스/드레인 전극층(SDL)과 접촉하는 부분에는 불순물이 도핑될 수 있다.
배리어 전극층(BML), 게이트 전극층(GE), 소스/드레인 전극층(SDL), 및 정렬 전극층(ELT)은 도전체를 포함하는 층일 수 있다. 배리어 전극층(BML), 게이트 전극층(GE), 및 소스/드레인 전극층(SDL) 각각은 단일층 혹은 다중층으로 구성될 수 있다. 일 실시예에 따르면, 배리어 전극층(BML), 게이트 전극층(GE), 및 소스/드레인 전극층(SDL) 각각은 금(Au), 은(Ag), 알루미늄(Al), 몰리브덴(Mo), 크롬(Cr), 타이타늄(Ti), 니켈(Ni), 네오디뮴(Nd), 구리(Cu), 및 백금(Pt) 중 어느 하나를 포함할 수 있다.
게이트 절연층(GI), 층간 절연층(ILD), 및 보호층(PSV)은 액티브층(ACT), 게이트 전극층(GE), 소스/드레인 전극층(SDL), 및 정렬 전극층(ELT)을 서로 전기적으로 분리하기 위하여 각 층들 사이에 개재될 수 있다. 실시예에 따르면, 게이트 절연층(GI), 층간 절연층(ILD), 및 보호층(PSV)에 형성된 컨택홀을 통해 필요한 전극 패턴들은 서로 전기적으로 연결될 수 있다.
실시예에 따르면, 게이트 절연층(GI), 층간 절연층(ILD), 및 보호층(PSV)은 실리콘 질화물(SiNx), 실리콘 산화물(SiOx), 실리콘 산질화물(SiOxNy), 및 알루미늄 산화물(AlOx) 중 적어도 하나를 포함할 수 있다. 실시예에 따라, 게이트 절연층(GI), 층간 절연층(ILD), 및 보호층(PSV)은 유기 재료를 포함할 수 있으며, 단일 혹은 복수의 층으로 구성될 수 있다.
이하에서는, 도 7 내지 도 9를 참조하여, 제1 부화소(SPX1), 제2 부화소(SPX2), 및 제3 부화소(SPX3)의 전극 구성에 관하여 설명한다. 이상에 대하여 설명한 내용과 중복되는 내용은 생략하거나 설명을 간략히하도록 한다.
도 7 내지 도 9는 실시예에 따른 화소를 구성하는 전극 구성들을 나타낸 레이아웃 도면들이다.
도 7 내지 도 9에는 제1 부화소(SPX1), 제2 부화소(SPX2), 및 제3 부화소(SPX3)의 전극 구성들이 도시되었다. 도 7에는, 도 6을 참조하여 상술한 배리어 전극층(BML), 액티브층(ACT), 및 게이트 전극층(GE)이 도시되었다. 도 8에는, 도 6을 참조하여 상술한 소스/드레인 전극층(SDL) 및 정렬 전극층(ELT)이 도시되었다. 도 9에는, 배리어 전극층(BML), 액티브층(ACT), 게이트 전극층(GE), 소스/드레인 전극층(SDL), 및 정렬 전극층(ELT) 각각의 위치가 대응되도록 도 7과 도 8이 서로 중첩하여 도시되었다. 도 7 내지 도 9에서, 소스/드레인 전극층(SDL)은 굵은 실선 테두리로 표시되었고, 서로 다른 전극 패턴들을 전기적으로 연결하기 위한 컨택홀들은 네모 박스에 x자로 표시되었다.
화소(PX)는 중심 영역(220) 및 인접 영역(240)을 포함할 수 있다.
중심 영역(220)은 화소 회로(PXC)가 배치된 영역을 의미할 수 있다. 예를 들어, 중심 영역(220) 내에는 제1 내지 제3 트랜지스터(T1 내지 T3)가 배치될 수 있다. 중심 영역(220)은 화소 회로 영역으로 지칭될 수 있다.
인접 영역(240)은 중심 영역(220)의 적어도 일부를 둘러싸는 형태로 제공될 수 있다. 인접 영역(240)은 제1 인접 영역(242), 제2 인접 영역(244), 및 제3 인접 영역(246)을 포함할 수 있다.
인접 영역(240)은 중심 영역(220) 내에 배치된 회로 구성(일 예로, 제1 내지 제3 트랜지스터(T1 내지 T3))에 전기적 정보를 제공하기 위한 배선이 배치된 영역을 의미할 수 있다.
실시예에 따르면, 제2 인접 영역(244) 및 제3 인접 영역(246)의 제1 방향(DR1)으로의 너비는, 중심 영역(220)과 제1 인접 영역(242)의 제1 방향(DR1)으로의 너비합보다 작을 수 있다. 제2 인접 영역(244)과 제3 인접 영역(246)의 너비가 상대적으로 좁게 구현되어, 표시 장치(100)의 개구율이 향상될 수 있다.
실시예에 따르면, 센싱 라인(SENL), 제1 전원(VDD), 복수의 데이터 라인들(DL_a, DL_b, DL_c), 전원 라인(VL), 메인 스캔 라인(SML), 서브 스캔 라인(SSL), 및 제2 전원(VSS) 각각의 적어도 일부는 인접 영역(240) 내 배치될 수 있다.
실시예에 따르면, 제1 인접 영역(242)은 중심 영역(220)의 일측면에 배치될 수 있다. 제1 인접 영역(242)과 중심 영역(220)은 제1 방향(DR1)으로 중첩할 수 있다.
실시예에 따르면, 제2 인접 영역(244) 및 제3 인접 영역(246)은 각각 중심 영역(220)의 타측면에 배치될 수 있다. 제2 인접 영역(244) 및 제3 인접 영역(246)은 중심 영역(220)과 제2 방향(DR2)으로 중첩할 수 있다.
도 9에는 제1 인접 영역(242)이 중심 영역(220)의 우측편에 배치된 것을 기준으로 설명하였으나, 이에 한정되지 않는다. 실시예에 따라, 제1 중심 영역(220)과 제1 방향(DR1)으로 중첩하는 제1 인접 영역(242)은 중심 영역(220)의 좌측 혹은 양측에 모두 배치될 수 있다.
제1 내지 제3 트랜지스터들(T1 내지 T3)은 중심 영역(220) 내에 배치될 수 있다.
제1 트랜지스터(T1)는 제1_a 트랜지스터(T1_a), 제1_b 트랜지스터(T1_b), 및 제1_c 트랜지스터(T1_c)를 포함할 수 있다. 제2 트랜지스터(T2)는 제2_a 트랜지스터(T2_a), 제2_b 트랜지스터(T2_b), 및 제2_c 트랜지스터(T2_c)를 포함할 수 있다. 제3 트랜지스터(T3)는 제3_a 트랜지스터(T3_a), 제3_b 트랜지스터(T3_b), 및 제3_c 트랜지스터(T3_c)를 포함할 수 있다.
제1_a 트랜지스터(T1_a), 제2_a 트랜지스터(T2_a), 제3_a 트랜지스터(T3_a), 및 제1 커패시터(Cst_a)는 제1 색상의 광을 발산할 수 있는 제1 부화소(SPX1)의 화소 회로(PXC)를 구성할 수 있다.
제1_b 트랜지스터(T1_b), 제2_b 트랜지스터(T2_b), 제3_b 트랜지스터(T3_b), 및 제2 커패시터(Cst_b)는 제2 색상의 광을 발산할 수 있는 제2 부화소(SPX2)의 화소 회로(PXC)를 구성할 수 있다.
제1_c 트랜지스터(T1_c), 제2_c 트랜지스터(T2_c), 제3_c 트랜지스터(T3_c), 및 제3 커패시터(Cst_c)는 제3 색상의 광을 발산할 수 있는 제3 부화소(SPX3)의 화소 회로(PXC)를 구성할 수 있다.
실시예에 따르면, 제1 내지 제3 트랜지스터들(T1 내지 T3)의 채널은 액티브층(ACT)에 형성될 수 있고, 제1 내지 제3 트랜지스터들(T1 내지 T3)의 게이트 전극은 게이트 전극층(GE)에 형성될 수 있으며, 제1 내지 제3 트랜지스터들(T1 내지 T3)의 일전극 및 타전극은 소스/드레인 전극층(SDL)에 형성될 수 있다.
실시예에 따르면, 제1 내지 제3 커패시터들(Cst_a, Cst_b, Cst_c) 각각의 일전극 및 타전극은 각각 게이트 전극층(GE) 및 소스/드레인 전극층(SD)에 형성될 수 있다.
센싱 라인(SENL)은 제3 트랜지스터(T3)의 일전극과 전기적으로 연결될 수 있다. 센싱 라인(SENL)은 제2 인접 영역(244) 및 제3 인접 영역(246) 내 배치될 수 있다. 센싱 라인(SENL)은 제2 방향(DR2)으로 연장되어, 중심 영역(220)을 통과할 수 있다.
제1 전원(VDD)은 제1 트랜지스터(T1)의 일전극과 전기적으로 연결될 수 있다. 제1 전원(VDD)은 제2 인접 영역(244) 및 제3 인접 영역(246) 내 배치될 수 있다. 제1 전원(VDD)은 제2 방향(DR2)으로 연장되어, 중심 영역(220)을 통과할 수 있다.
복수의 데이터 라인들(DL_a, DL_b, DL_c)은 제2 방향(DR2)으로 연장되어, 중심 영역(220)을 통과할 수 있다.
실시예에 따르면, 복수의 데이터 라인들(DL_a, DL_b, DL_c)은 제2 트랜지스터(T2)의 일전극과 전기적으로 연결될 수 있다. 예를 들어, 제a 데이터 라인(DL_a)은 제2_a 트랜지스터(T2_a)와 전기적으로 접속되고, 제b 데이터 라인(DL_b)은 제2_b 트랜지스터(T2_b)와 전기적으로 접속되며, 제c 데이터 라인(DL_c)은 제2_c 트랜지스터(T2_c)와 전기적으로 접속될 수 있다.
전원 라인(VL)은 제3 부화소(SPX3)의 제2 전원(VSS)이 이동하는 경로일 수 있다. 실시예에 따르면, 제2 전원(VSS)을 통해 제공된 전기적 정보는 제3_a 전극층(ELT3_a)을 경유하여 전원 라인(VL)에 인가될 수 있다. 전원 라인(VL)은 제2 방향(DR2)으로 연장되되, 중심 영역(220)에 통과됨 없이, 제1 인접 영역(242)을 통과할 수 있다.
메인 스캔 라인(SML)은 제1 방향(DR1)으로 연장되고, 중심 영역(220)의 하부에 배치된 제3 인접 영역(246) 내 배치될 수 있다.
실시예에 따르면, 메인 스캔 라인(SML)은 제2 트랜지스터(T2)의 게이트 전극에 전기적으로 연결될 수 있다. 예를 들어, 메인 스캔 라인(SML)은 제2_a 트랜지스터(T2_a), 제2_b 트랜지스터(T2_b), 및 제2_c 트랜지스터(T2_c) 각각의 게이트 전극에 전기적으로 연결될 수 있다.
실시예에 따르면, 메인 스캔 라인(SML)은 컨택부(CP)를 통해 제1 인접 영역(242) 내 배치된 서브 스캔 라인(SSL)과 전기적으로 연결될 수 있다. 일 실시예에 따르면, 서브 스캔 라인(SSL)의 스캔 신호는 컨택부(CP)를 통해 메인 스캔 라인(SML)에 제공될 수 있다.
서브 스캔 라인(SSL)은 제2 방향(DR2)으로 연장되고, 중심 영역(220)의 측면에 배치된 제1 인접 영역(242) 내 배치될 수 있다.
실시예에 따르면, 서브 스캔 라인(SSL)은 컨택부(CP)를 통해 메인 스캔 라인(SML)에 전기적으로 연결되어 전기적 신호를 인가할 수 있다.
실시예에 따르면, 서브 스캔 라인(SSL)은 정렬 전극층(ELT) 중 하나인 제3_a 전극층(ELT3_a)과 중첩할 수 있다. 이에 관한 상세한 내용은 도 13을 참조하여 후술한다.
제2 전원(VSS)은 제1 방향(DR1)으로 연장되고, 중심 영역(220)의 하부에 배치된 제3 인접 영역(246) 내 배치될 수 있다. 제2 전원(VSS)은 컨택 부재(CNT)를 통해 정렬 전극층(ELT)과 전기적으로 연결되어, 발광 소자(LD)에 전원을 공급하도록 구성될 수 있다.
실시예에 따르면, 제2 전원(VSS)은 컨택 부재(CNT)를 통해 정렬 전극층(ELT)에 전기적으로 연결될 수 있다.
상술딘 라인들 중, 메인 스캔 라인(SML), 제2 전원(VSS)은 제1 라인들로 지칭될 수 있다. 상기 제1 라인들은 적어도 일부가 인접 영역(240) 내 배치되고, 적어도 일부가 제1 방향(DR1)으로 연장된 배선들을 의미할 수 있다.
상술된 라인들 중, 제1 전원(VDD), 센싱 라인(SENL), 복수의 데이터 라인들(DL_a, DL_b, DL_c), 전원 라인(VL), 서브 스캔 라인(SSL)은 제2 라인들로 지칭될 수 있다. 상기 제2 라인들은 적어도 일부가 인접 영역(240) 내 배치되고, 적어도 일부가 제2 방향(DR2)으로 연장된 배선들을 의미할 수 있다.
도면에 별도 도시되지 않았으나, 센싱 신호 라인이 더 배치될 수 있다. 상기 센싱 신호 라인은 도 5를 참조하여 상술한 제i 센싱 신호 라인(SELi)을 의미할 수 있다. 상기 센싱 신호 라인은 실시예에 따라 메인 스캔 라인(SML)과 유사하게 제1 방향(DR1)으로 연장되고, 제3 인접 영역(246) 내 배치될 수 있다.
정렬 전극층(ELT)은 소스/드레인 전극층(SDL) 상에 배치되어, 부화소(SPX)에 제공되는 전기적 신호를 인가하는 경로로 기능할 수 있다. 정렬 전극층(ELT)은 상기 제1 라인들 및 상기 제2 라인들 상에 배치될 수 있다.
실시예에 따르면, 정렬 전극층(ELT)은 발광 소자(LD)가 배치되도록 구성된 사로 영역을 정의하는 구성을 의미할 수 있다. 복수의 정렬 전극층(ELT) 사이에는 평면 상에서 볼 때, 발광 소자(LD)가 배치될 수 있다.
제1 부화소(SPX1)의 정렬 전극층(ELT)은 제1_a 전극층(ELT1_a), 제1_b 전극층(ELT1_b), 및 제1_c 전극층(ELT1_c)을 포함할 수 있다.
제2 부화소(SPX2)의 정렬 전극층(ELT)은 제2_a 전극층(ELT2_a), 제2_b 전극층(ELT2_b), 및 제2_c 전극층(ELT2_c)을 포함할 수 있다.
제3 부화소(SPX3)의 정렬 전극층(ELT)은 제3_a 전극층(ELT3_a), 제3_b 전극층(ELT3_b), 및 제3_c 전극층(ELT3_c)을 포함할 수 있다.
실시예에 따르면, 제1_a 전극층(ELT1_a), 제2_a 전극층(ELT2_a), 및 제3_a 전극층(ELT3_a)은 각각의 부화소들(SPX1 내지 SPX3)에 포함된 발광 소자(LD)와 제2 전원(VSS)을 전기적으로 연결할 수 있다.
실시예에 따르면, 제1_b 전극층(ELT1_b), 제2_b 전극층(ELT2_b), 및 제3_b 전극층(ELT3_b)은 각각의 부화소들(SPX1 내지 SPX3)에 포함된 발광 소자(LD)에 애노드 신호(일 예로, 구동 트랜지스터로 기능하는 제1 트랜지스터(T1)로부터 인가되는 전기적 신호)를 인가하는 전기적 경로로 기능할 수 있다.
실시예에 따르면, 제1_c 전극층(ELT1_c), 제2_c 전극층(ELT2_c), 및 제3_c 전극층(ELT3_c)은 각각의 부화소들(SPX1 내지 SPX3)에 포함된 발광 소자(LD)에 제2 전원(VSS) 혹은 애노드 신호(일 예로, 구동 트랜지스터로 기능하는 제1 트랜지스터(T1)로부터 인가되는 전기적 신호)를 인가하는 전기적 경로로 기능할 수 있다.
이하에서는, 도 10 내지 도 12를 참조하여, 실시예에 따른 표시 장치(100)의 발광 소자(LD)를 포함한 구조에 관하여 설명한다.
도 10은 도 8의 EA1에 대한 확대도이다. 도 10은 제1 부화소(SPX1)의 구조를 나타낸 평면도일 수 있다.
도 10을 참조하면, 제1 부화소(SPX1)는 발광 소자(LD), 정렬 전극층(ELT)에 포함된 제1_a 전극층(ELT1_a), 제1_b 전극층(ELT1_b), 및 제1_c 전극층(ELT1_c)을 포함할 수 있다. 발광 소자(LD)는 제1 발광 소자(LD1) 및 제2 발광 소자(LD2)를 포함할 수 있다.
실시예에 따르면, 제1 발광 소자(LD1)는, 일단이 구동 트랜지스터(일 예로, 제1_a 트랜지스터(T1_a))와 전기적으로 연결되고, 타단이 제2 전원(VSS)으로부터 전원을 공급받을 수 있는 발광 소자를 의미할 수 있다.
예를 들어, 제2 전원(VSS)은 제1 컨택 전극(CNE1)(일 예로, 캐소드 컨택 전극(CNE_N))을 통해 제1 발광 소자(LD1)의 일단에 전원을 공급할 수 있다. 제2 전원(VSS)은 컨택 부재(CNT)를 통해 제1_a 전극층(ELT1_a)에 전기적으로 연결될 수 있다. 그리고 제1_a 트랜지스터(T1_a)는 제2 컨택 전극(CNE2)(일 예로, 애노드 컨택 전극(CNE_P))을 통해 제1 발광 소자(LD1)의 타단에 전기적 신호를 제공할 수 있다. 이에 따라, 제2 전원(VSS)으로부터 제공된 전기적 신호(전류)의 흐름 방향과 제1_a 트랜지스터(T1_a)로부터 제공된 전기적 신호(전류)의 흐름 방향은 서로 동일할 수 있다.
실시예에 따르면, 제2 발광 소자(LD2)는 일단이 구동 트랜지스터(일 예로, 제1_a 트랜지스터(T1_a))와 전기적으로 연결되고, 일단이 부가적으로 제2 전원(VSS)로부터 전원을 공급받을 수 있는 발광 소자를 의미할 수 있다.
예를 들어, 제2 전원(VSS)은 제2 컨택 전극(CNE2)을 통해 제2 발광 소자(LD2)의 일단에 전원을 공급할 수 있다. 그리고 제1_a 트랜지스터(T1_a)는 제2 컨택 전극(CNE2)을 통해 제2 발광 소자(LD2)의 일단에 전기적 신호를 제공할 수 있다. 이에 따라, 제2 전원(VSS)으로부터 제공된 전기적 신호(전류)의 흐름 방향과 제1_a 트랜지스터(T1_a)로부터 제공된 전기적 신호(전류)의 흐름 방향은 서로 반대일 수 있다.
실시예에 따르면, 제3 컨택 전극(CNE3)(일 예로, 캐소드 컨택 전극(CNE_N))은 제2 발광 소자(LD2)의 타단에 전기적으로 연결될 수 있다.
실시예에 따르면, 제1_a 전극층(ELT1_a), 제1_b 전극층(ELT1_b), 및 제1_c 전극층(ELT1_c)은 제1 방향(DR1)을 따라서 순차적으로 배치되어, 제2 방향(DR2)으로 연장된 복수의 사로 영역을 정의할 수 있다. 예를 들어, 제1_a 전극층(ELT1_a)과 제1_b 전극층(ELT1_b) 사이에는 사로 영역이 정의되어, 제1 발광 소자(LD1)가 배치될 수 있다. 마찬가지로, 제1_b 전극층(ELT1_b)과 제1_c 전극층(ELT1_c) 사이에는 사로 영역이 정의되어 제2 발광 소자(LD2)가 배치될 수 있다.
실시예에 따르면, 제1_a 전극층(ELT1_a)은 캐소드 신호가 제공되는 정렬 전극층일 수 있다. 제1_b 전극층(ELT1_b)은 애노드 신호가 제공되는 정렬 전극층일 수 있다. 제1_c 전극층(ELT1_c)은 애노드 신호 및 캐소드 신호가 제공되는 정렬 전극층일 수 있다.
실시예에 따르면, 제1_a 전극층(ELT1_a)은 캐소드 정렬 전극층으로 지칭될 수 있다. 제1_b 전극층(ELT1_b)은 애노드 정렬 전극층으로 지칭될 수 있다. 제1_c 전극층(ELT1_c)은 플로팅(floating) 정렬 전극층 혹은 유동 정렬 전극층으로 지칭될 수 있다.
제2 부화소(SPX2)의 구조는 제1 부화소(SPX1)의 구조에 대응할 수 있다. 실시예에 따르면, 제2 부화소(SPX2)는 제1 발광 소자(LD1), 제2 발광 소자(LD2), 제2_a 전극층(ELT2_a), 제2_b 전극층(ELT2_b), 및 제2 전극층(ELT2_c)을 포함할 수 있다. 이 때, 제1 발광 소자(LD1)는 제2_a 전극층(ELT2_a)과 제2_b 전극층(ELT2_b) 사이에 배치될 수 있고, 제2 발광 소자(LD2)는 제2_b 전극층(ELT2_b)과 제3 전극층(ELT2_c) 사이에 배치될 수 있다.
실시예에 따르면, 제2_a 전극층(ELT2_a)은 캐소드 신호가 제공되는 정렬 전극층일 수 있다. 제2_b 전극층(ELT2_b)은 애노드 신호가 제공되는 정렬 전극층일 수 있다. 제2_c 전극층(ELT2_c)은 애노드 신호 및 캐소드 신호가 제공되는 정렬 전극층일 수 있다.
실시예에 따르면, 제2_a 전극층(ELT2_a), 제2_b 전극층(ELT2_b), 및 제2_c 전극층(ELT2_c)은 제1 방향(DR1)을 따라서 순차적으로 배치될 수 있다.
제2_a 전극층(ELT2_a)은 캐소드 정렬 전극층으로 지칭될 수 있다. 제2_b 전극층(ELT2_b)은 애노드 정렬 전극층으로 지칭될 수 있다. 제2_c 전극층(ELT2_c)은 플로팅 정렬 전극층 혹은 유동 정렬 전극층으로 지칭될 수 있다.
제3 부화소(SPX3)는 제1 부화소(SPX1) 및 제2 부화소(SPX2)와 일부 상이한 구조를 포함할 수 있다. 도 11을 참조하여, 제3 부화소(SPX3)의 구조에 관하여 설명한다. 도 11은 도 8의 EA2에 대한 확대도이다. 도 11은 제3 부화소(SPX3)의 구조를 나타낸 평면도일 수 있다.
도 11을 참조하면, 제3 부화소(SPX3)는 제1 발광 소자(LD1), 제2 발광 소자(LD2), 제3_a 전극층(ELT3_a), 제3_b 전극층(ELT3_b), 및 제3_c 전극층(ELT3_c)을 포함할 수 있다.
실시예에 따르면, 제1 발광 소자(LD1)는 제3_a 전극층(ELT3_a)과 제3_b 전극층(ELT3_b) 사이에 배치될 수 있다. 제2 발광 소자(LD2)는 제3_b 전극층(ELT3_b)과 제3_c 전극층(ELT3_c) 사이에 배치될 수 있다.
실시예에 따르면, 제2 전원(VSS)은 제4 컨택 전극(CNE4)(일 예로, 캐소드 컨택 전극(CNE_N))을 통해 제1 발광 소자(LD1)의 일단에 전원을 공급할 수 있다.
실시예에 따르면, 제1_c 트랜지스터(T1_c)(도 11에 도시되지 않음)는 제5 컨택 전극(CNE5)(일 예로, 애노드 컨택 전극(CNE_P))을 통해 제1 발광 소자(LD1)의 타단에 전기적 신호를 제공할 수 있다.
실시예에 따르면, 제5 컨택 전극(CNE5)은 제2 발광 소자(LD2)의 일단에 전기적 신호를 제공할 수 있다.
실시예에 따르면, 제6 컨택 전극(CNE6)(일 예로, 캐소드 컨택 전극(CNE_N))은 제2 발광 소자(LD2)의 타단에 전기적으로 연결될 수 있다.
실시예에 따르면, 제3_a 전극층(ELT3_a)은 캐소드 신호가 제공되는 정렬 전극층일 수 있다. 제3_b 전극층(ELT3_b)은 애노드 신호가 제공되는 정렬 전극층일 수 있다. 제3_c 전극층(ELT3_c)은 애노드 신호 및 캐소드 신호가 제공되는 정렬 전극층일 수 있다.
실시예에 따르면, 제3_c 전극층(ELT3_c), 제3_b 전극층(ELT3_b), 및 제3_a 전극층(ELT3_a)은 제1 방향(DR1)을 따라서 순차적으로 배치될 수 있다.
실시예에 따르면, 제3_a 전극층(ELT3_a)의 너비는, 제3_b 전극층(ELT3_b) 및 제3_c 전극층(ELT3_c)의 너비보다 클 수 있다. 이에 따라, 제3_a 전극층(ELT3_a)은 하부에 배치된 서브 스캔 라인(SSL)을 적어도 커버할 수 있다.
제3_a 전극층(ELT3_a)은 캐소드 정렬 전극층으로 지칭될 수 있다. 제3_b 전극층(ELT3_b)은 애노드 정렬 전극층으로 지칭될 수 있다. 제3_c 전극층(ELT3_c)은 플로팅 정렬 전극층 혹은 유동 정렬 전극층으로 지칭될 수 있다.
도 12는 도 10의 Ⅰ~Ⅰ'에 따른 단면도이다. 도 12는 발광 소자(LD)가 포함된 층의 구조를 설명하기 위한 도면일 수 있다. 도 12에는 제1 부화소(SPX1)의 구조가 단면으로 도시되었다. 이상에서 상술한 내용과 중복되는 내용은 간략히하거나 생략하도록 한다.
도 12를 참조하면, 제1 부화소(SPX1)는 기판(SUB) 상에 배치된 제1_a 트랜지스터(T1_a)를 포함할 수 있다. 제1_a 트랜지스터(T1_a)는 제1 트랜지스터 전극(TE1), 제2 트랜지스터 전극(TE2), 게이트 전극층(GE), 및 액티브층(ACT)을 포함할 수 있다. 실시예에 따르면, 제1 트랜지스터 전극(TE1)은 제1_a 트랜지스터(T1_a)의 소스 전극이고, 제2 트랜지스터 전극(TE2)은 제1_a 트랜지스터(T1_a)의 드레인 전극일 수 있다.
제1 부화소(SPX1)에 포함된 버퍼층(BFL), 제1_a 트랜지스터(T1_a), 게이트 절연층(GI), 층간 절연층(ILD), 제2 전원선(PL2), 및 보호층(PSV)을 포함한 구성은 화소 회로부를 구성할 수 있다.
제1 부화소(SPX1)는 상기 화소 회로부 상에 배치된 표시 소자부(DPL)를 포함할 수 있다.
표시 소자부(DPL)는 뱅크(BNK), 정렬 전극층(ELT)에 포함된 제1_a 전극층(ELT1_a)과 제1_b 전극층(ELT1_b), 제1 절연층(INS1), 제1 컨택 전극(CNE1), 제1 발광 소자(LD1), 제2 컨택 전극(CNE2), 및 제2 절연층(INS2)을 포함할 수 있다. 본 도면에서는 발광 소자(LD) 중 제1 발광 소자(LD1)를 기준으로 설명한다.
뱅크(BNK)는 상부 방향으로 돌출된 형상을 가질 수 있다. 상기 상부 방향은 제1 발광 소자(LD1)의 표시 방향으로서, 제3 방향(DR3)을 의미할 수 있다. 뱅크(BNK) 상에는 제1_a 전극층(ELT1_a) 및 제1_b 전극층(ELT1_b)이 배치되어, 반사 격벽이 형성되어, 제1 발광 소자(LD1)의 광 효율이 개선될 수 있다.
제1_a 전극층(ELT1_a)은 컨택 부재(CNT)를 통해 제2 전원선(PL2)과 전기적으로 연결되어, 제2 전원(VSS)으로부터 전원을 공급받을 수 있다.
제1_b 전극층(ELT1_b)은 컨택 부재(CNT)를 통해 제1 트랜지스터 전극(TE1)과 전기적으로 연결되어, 전기적 정보(일 예로, 애노드 신호)를 제공받을 수 있다.
제1 절연층(INS1)은 보호층(PSV) 상에 배치될 수 있다. 제1 절연층(INS1)은 실리콘 질화물(SiNx), 실리콘 산화물(SiOx), 실리콘 산질화물(SiOxNy) 및 알루미늄 산화물(AlOx) 중 적어도 하나를 포함할 수 있다. 제1 절연층(INS1)은 전극 구성 간 전기적 연결을 안정시키고, 외부 영향을 감쇄시킬 수 있다.
제1 절연층(INS1) 상에는 제1 발광 소자(LD1)가 위치할 수 있다. 일 예에 따르면, 제1 절연층(INS1)은 소정의 홈을 가질 수 있고, 제1 발광 소자(LD1)의 적어도 일부가 상기 홈으로부터 형성된 단부에 접하고, 제1 발광 소자(LD1)의 또 다른 일부가 상기 홈로 인해 형성된 또 다른 단부에 접할 수 있다.
제2 절연층(INS2)은 제1 발광 소자(LD1) 상에 배치될 수 있다. 제2 절연층(INS2)은 제1 발광 소자(LD1)의 활성층(12)에 대응되는 영역을 커버하도록 형성될 수 있다. 실시예에 따르면, 제2 절연층(INS2)은 유기 재료 혹은 무기 재료 중 어느 하나를 포함할 수 있다. 실시예에 따라, 제2 절연층(INS2)은 제1 발광 소자(LD1)의 배면 상에 구비된 공간을 채울 수 있다.
제1 컨택 전극(CNE1) 및 제2 컨택 전극(CNE2)은 제1 절연층(INS1) 상에 배치될 수 있다. 제1 컨택 전극(CNE1) 및 제2 컨택 전극(CNE2)은 각각 제1 절연층(INS1)에 형성된 컨택홀을 통해 제1_a 전극층(ELT1_a) 및 제1_b 전극층(ELT1_b)에 전기적으로 연결될 수 있다.
실시예에 따르면, 제1 컨택 전극(CNE1) 및 제2 컨택 전극(CNE2)은 투명 전도성 물질을 포함할 수 있다. 일 예에 따르면, 제1 컨택 전극(CNE1)은 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide) 및 ITZO(Indium Tin Zinc Oxide)를 포함한 도전성 물질 중 적어도 어느 하나를 포함할 수 있다.
제1 발광 소자(LD1), 및 전극 구성 등에 관한 배치 관계는 도 12를 참조하여 상술한 예시에 한정되지 않으며, 변형 가능한 다양한 실시 형태에 따른 배치 관계가 구현될 수 있다.
이하에서는, 도 13 및 도 15를 참조하여, 실시예에 따른 전극 구조에 관하여 상세히 설명한다.
도 13은 실시예에 따른 서브 스캔 라인(SSL)의 정렬 전극층(ELT)에 의한 차폐 구조를 설명하기 위한 도면일 수 있다.
도 13은 도 9의 Ⅱ~Ⅱ'에 따른 단면도이다.
도 13을 참조하면, 전원 라인(VL) 및 서브 스캔 라인(SSL)은 제3_a 전극층(ELT3_a)과 중첩할 수 있다. 실시예에 따르면, 전원 라인(VL) 및 서브 스캔 라인(SSL)은 캐소드 정렬 전극층과 중첩할 수 있다. 전원 라인(VL) 및 서브 스캔 라인(SSL)은 평면 상에서 볼 때, 플로팅 정렬 전극층(일 예로, 제3_c 전극층(ELT3_c))과 중첩하지 않을 수 있다. 실시예에 따르면, 도 13에 도시되지 않았으나, 메인 스캔 라인(SML)과 서브 스캔 라인(SSL)이 서로 중첩하는 컨택부(CP)는 제3_a 전극층(ELT3_a)과 중첩할 수 있다.
실시예에 따르면, 전원 라인(VL)은 배리어 전극층(BML), 게이트 전극층(GE), 소스/드레인 전극층(SDL) 각각의 적어도 일부로 구성될 수 있다.
실시예에 따르면, 서브 스캔 라인(SSL)은 배리어 전극층(BML), 게이트 전극층(GE), 소스/드레인 전극층(SDL) 각각의 적어도 일부로 구성될 수 있다.
상술한 바와 같이, 서브 스캔 라인(SSL)은 부화소(SPX)에 인가되기 위한 스캔 신호가 제공되는 경로일 수 있다. 실시예에 따르면, 서브 스캔 라인(SSL)은 실시예에 따라 캐소드 정렬 전극층으로 기능하는 제3_a 전극층(ELT3_a)과 중첩할 수 있고, 이에 따라 서브 스캔 라인(SSL)의 제3_a 전극층(ELT3_a)에 대한 영향이 저감될 수 있다. 즉 실시예에 따르면, 정렬 전극층(ELT) 중 하나인 제3_a 전극층(ELT3_a)의 서브 스캔 라인(SSL)에 대한 차폐 구조로 인하여, 전기적 신호에 대한 신뢰성이 개선될 수 있다.
또한, 실시예에 따르면, 컨택부들(CP1 내지 CP4) 및 서브 스캔 라인(SSL)은 제3_a 전극층(ELT3_a)에 의해 차폐되어, 인접한 배선 간 간섭이 방지될 수 있다. 예를 들어, 서브 스캔 라인(SSL)은 제3_a 전극층(ELT3_a)에 의해 차폐되어, 인접한 부화소(SPX) 중 어느 하나의 배선에 대한 영향이 감소될 수 있다.
또한, 실시예에 따르면, 컨택부들(CP1 내지 CP4) 및 서브 스캔 라인(SSL)과 중첩하는 정렬 전극층(ELT)은 적어도 플로팅 정렬 전극층이 아니도록 제공될 수 있다. 이로 인하여, 플로팅 정렬 전극층에서 제공되는 전기적 신호의 방향 변경으로 인한 타 배선에 대한 전기적 영향이 더욱 방지될 수 있다.
이하에서는, 도 14 및 도 15를 참조하여, 실시예에 따른 전극 포괄 구조에 관하여 상세히 설명한다.
도 14는 도 9의 Ⅲ~Ⅲ'에 따른 단면도이다. 도 15는 도 8의 EA3 의 확대도이다.
도 14를 참조하면, 센싱 라인(SENL), 제1 전원(VDD), 제a 데이터 라인(DL_a), 제b 데이터 라인(DL_b), 제c 데이터 라인(DL_c), 전원 라인(VL), 및 서브 스캔 라인(SSL) 각각은, 배리어 전극층(BML), 게이트 전극층(GE), 소스/드레인 전극층(SDL) 각각의 적어도 일부로 구성될 수 있다. 다만, 각각의 라인을 구성하는 전극 구조는 상술된 예시에 한정되지 않는다.
실시예에 따르면, 센싱 라인(SENL)은 평면 상에서 볼 때 정렬 전극층(ELT) 중 어느 하나와 중첩할 수 있다. 예를 들어, 센싱 라인(SENL)은 제1_a 전극층(ELT1_a)과 중첩할 수 있다.
실시예에 따르면, 제1 전원(VDD)은 평면 상에서 볼 때 정렬 전극층(ELT) 중 어느 하나와 중첩할 수 있다. 예를 들어, 제1 전원(VDD)은 제1_b 전극층(ELT1_b)과 중첩할 수 있다.
실시예에 따르면, 제a 데이터 라인(DL_a)은 평면 상에서 볼 때 정렬 전극층(ELT) 중 어느 하나와 중첩할 수 있다. 예를 들어, 제a 데이터 라인(DL_a)은 제1 루트(root) 전극층(320)과 중첩할 수 있다.
도 15를 참조하면, 제1 루트 전극층(320)은 제1_c 전극층(ELT1_c)과 연결될 수 있다. 제1 루트 전극층(320)은 제2_a 전극층(ELT2_a)과 이격될 수 있다. 제1 루트 전극층(320)은 중심 영역(220) 내 배치됨 없이 인접 영역(240) 내 배치될 수 있다.
실시예에 따르면, 제1 루트 전극층(320)은 제2_a 전극층(ELT2_a)과 연결되도록 형성된 이후, 제조 공정 중 별도 절단 공정에 의해 제2_a 전극층(ELT2_a)과 분리될 수 있다. 실시예에 따르면, 제1 루트 전극층(320)과 제2_a 전극층(ELT2_a)은 최초 형성 시 동일 공정 내 형성된 이후, 양 전극층 사이 적어도 일부가 제거되어 분리될 수 있다. 이에 따라, 제2_a 전극층(ELT2_a)은 인접 영역(240) 내 배치됨 없이 중심 영역(220) 내 배치될 수 있다.
실시예에 따르면, 제b 데이터 라인(DL_b)은 평면 상에서 볼 때 정렬 전극층(ELT) 중 어느 하나와 중첩할 수 있다. 예를 들어, 제b 데이터 라인(DL_b)은 제2_b 전극층(ELT2_b)과 중첩할 수 있다.
실시예에 따르면, 제c 데이터 라인(DL_c)은 평면 상에서 볼 때 정렬 전극층(ELT) 중 어느 하나와 중첩할 수 있다. 예를 들어, 제c 데이터 라인(DL_c)은 제2 루트 전극층(340)과 중첩할 수 있다.
도 15를 참조하면, 제2 루트 전극층(340)은 제2_c 전극층(ELT2_c)과 연결될 수 있다. 제2 루트 전극층(340)은 제3_c 전극층(ELT3_c)과 이격될 수 있다. 제2 루트 전극층(340)은 중심 영역(220) 내 배치됨 없이 인접 영역(240) 내 배치될 수 있다.
실시예에 의하면, 제2 루트 전극층(340)은 제3_c 전극층(ELT3_c)과 연결되도록 형성된 이후, 제조 공정 중 별도 절단 공정에 의해 제3_c 전극층(ELT3_c)과 분리될 수 있다. 실시예에 따르면, 제2 루트 전극층(340)과 제3_c 전극층(ELT3_c)은 최초 형성 시 동일 공정 내 형성된 이후, 양 전극층 사이 적어도 일부가 제거되어 분리될 수 있다.
실시예에 따르면, 전원 라인(VL)은 평면 상에서 볼 때 정렬 전극층(ELT) 중 어느 하나와 중첩할 수 있다. 예를 들어, 전원 라인(VL)은 제3_b 전극층(ELT3_b)과 중첩할 수 있다.
실시예에 따르면, 서브 센싱 라인(SSL)은 평면 상에서 볼 때 정렬 전극층(ELT) 중 어느 하나와 중첩할 수 있다. 예를 들어, 서브 센싱 라인(SSL)은 제3_a 전극층(ELT3_a)과 중첩할 수 있다.
실시예에 따르면, 정렬 전극층(ELT) 중 적어도 일부들은 인접 영역(240) 내 배치되지 않을 수 있다. 예를 들어, 제2_a 전극층(ELT2_a)과 제3_c 전극층(ELT3_c)은 인접 영역(240) 내에 배치되지 않을 수 있다. 인접 영역(240) 내 배치되지 않는 정렬 전극층(ELT) 중 적어도 일부들은 증착 공정에 의해 형성될 시, 인접 영역(240) 내 배치된 정렬 전극층(ELT) 중 적어도 일부와 연결된 상태로 제공될 수 있고, 이후 별도의 절단 공정이 수행되어 분리될 수 있다. 이에 따라, 제3_c 전극층(ELT3_c)은 인접 영역(240) 내 배치됨 없이 중심 영역(220) 내 배치될 수 있다.
실시예에 따르면, 인접 영역(240) 내에서 정의되는 정렬 전극층(ELT)의 개수는 중심 영역(220) 내에서 정의되는 전극층(ELT)의 개수보다 작도록 제공될 수 있다. 예를 들어, 중심 영역(220) 내 배치된 정렬 전극층(ELT)은 제1 개수 구비되고, 인접 영역(240) 내 배치된 정렬 전극층(ELT)은 제2 개수 구비되며, 상기 제1 개수는 상기 제2 개수보다 클 수 있다.
실시예에 따르면, 인접 영역(240) 내에서 정의되는 상기 제2 라인들의 개수는 인접 영역(240) 내에서 정의되는 정렬 전극층(ELT)의 개수와 동일하게 제공되되, 상기 제2 라인들 각각은 정렬 전극층(ELT) 각각과 중첩할 수 있다.
실시예에 따르면, 표시 장치(100)의 개구율을 증가시키기 위해서, 표시 장치(100)의 개구(opening)에는 별도의 배선 혹은 전극 구성이 배치되지 않을 필요성이 존재한다. 실시예에 따른, 인접 영역(240) 내 배선들 및/또는 전극 구성들의 배치에 의하면 전극 밀집도를 향상시키도록 구성될 수 있고, 이에 따라 표시 장치(100)의 개구율이 증가될 수 있다
이상의 설명은 본 발명의 기술 사상을 예시적으로 설명한 것에 불과한 것으로서, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 다양한 수정 및 변형이 가능할 것이다. 따라서, 이상에서 설명한 본 발명의 실시예들은 서로 별개로 또는 조합되어 구현되는 것도 가능하다.
따라서, 본 발명에 개시된 실시 예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시 예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
PX: 화소 DL: 데이터 라인
SPX: 부화소 SUB: 기판
LD: 발광 소자 BML: 배리어 전극층
11: 제1 반도체층 BFL: 버퍼층
12: 활성층 ACT: 액티브층
13: 제2 반도체층 GI: 게이트 절연층
100: 표시 장치 GE: 게이트 전극층
110: 화소부 ILD: 층간 절연층
120: 스캔 구동부 SDL: 소스/드레인 전극층
130: 데이터 구동부 PSV: 보호층
140: 보상부 ELT: 정렬 전극층
150: 제어부 SENL: 센싱 라인
SL: 스캔 라인 VDD: 제1 전원
SML: 메인 스캔 라인 VSS: 제2 전원
SSL: 서브 스캔 라인 320: 제1 루트 전극층
VL: 전원 라인 340: 제2 루트 전극층
CNT: 컨택 부재 CP: 컨택부

Claims (18)

  1. 화소, 화소 회로 영역, 및 상기 화소 회로 영역의 적어도 일부를 둘러싸는 인접 영역을 포함하는 표시 장치로서,
    적어도 일부가 상기 인접 영역 내 배치되고, 제1 방향으로 연장되는 제1 라인들;
    적어도 일부가 상기 인접 영역 내 배치되고, 상기 제1 방향과 수직인 제2 방향으로 연장되는 제2 라인들;
    상기 제2 방향으로 연장되고, 상기 제1 라인들 및 상기 제2 라인들 상에 배치된 정렬 전극층들; 을 포함하고,
    상기 정렬 전극층들은 상기 화소 화소 회로 영역 내에서 제1 개수 구비되고, 상기 인접 영역 내에서 제2 개수 구비되고,
    상기 제1 개수는 상기 제2 개수보다 큰, 표시 장치.
  2. 제1 항에 있어서,
    상기 정렬 전극층들 중 적어도 일부는 상기 인접 영역 내 배치됨 없이 상기 화소 회로 영역 내 배치되는, 표시 장치.
  3. 제2 항에 있어서,
    상기 정렬 전극층들은 상기 화소 회로 영역 내 배치됨 없이 상기 인접 영역 내 배치된 루트 전극층을 포함하고,
    상기 루트 전극층은 상기 화소 회로 영역 내 배치된 상기 정렬 전극층들 중 적어도 일부와 이격된, 표시 장치.
  4. 제1 항에 있어서,
    상기 제2 라인들은, 데이터 신호를 제공할 수 있는 데이터 라인들을 포함하고,
    상기 데이터 라인들은 제1 데이터 라인, 제2 데이터 라인, 및 제3 데이터 라인을 포함하고,
    상기 제1 데이터 라인, 상기 제2 데이터 라인, 및 상기 제3 데이터 라인은 각각 평면 상에서 볼 때, 상기 정렬 전극층 중 어느 하나와 중첩하는, 표시 장치.
  5. 제3 항에 있어서,
    상기 화소는 제1 색의 광을 발산할 수 있는 제1 부화소, 제2 색의 광을 발산할 수 있는 제2 부화소, 및 제3 색의 광을 발산할 수 있는 제3 부화소를 포함하고,
    상기 화소 회로 영역 내 배치된 상기 정렬 전극층은, 제1 캐소드 전극층, 제2 캐소드 전극층, 제3 캐소드 전극층, 제1 애노드 전극층, 제2 애노드 전극층, 제3 애노드 전극층, 제1 플로팅 전극층, 제2 플로팅 전극층, 및 제3 플로팅 전극층을 포함하고,
    상기 제1 캐소드 전극층, 상기 제1 애노드 전극층, 및 상기 제1 플로팅 전극층은 상기 제1 부화소의 상기 정렬 전극층이고,
    상기 제2 캐소드 전극층, 상기 제2 애노드 전극층, 및 상기 제2 플로팅 전극층은 상기 제2 부화소의 상기 정렬 전극층이고,
    상기 제3 캐소드 전극층, 상기 제3 애노드 전극층, 및 상기 제3 플로팅 전극층은 상기 제3 부화소의 상기 정렬 전극층인, 표시 장치.
  6. 제5 항에 있어서,
    상기 루트 전극층은 제1 루트 전극층 및 제2 루트 전극층을 포함하고,
    상기 제1 캐소드 전극층은 상기 제1 루트 전극층과 이격되고,
    상기 제3 플로팅 전극층은 상기 제2 루트 전극층과 이격되는, 표시 장치.
  7. 제5 항에 있어서,
    상기 인접 영역은 제1 인접 영역, 제2 인접 영역, 및 제3 인접 영역을 포함하고,
    상기 제1 인접 영역은 상기 화소 회로 영역과 상기 제1 방향으로 중첩하고,
    상기 제2 인접 영역 및 상기 제3 인접 영역은 상기 화소 회로 영역과 상기 제2 방향으로 중첩하고,
    상기 화소 회로 영역과 상기 제1 인접 영역의 상기 제1 방향으로의 너비합은 상기 제2 인접 영역 또는 상기 제3 인접 영역의 상기 제1 방향으로의 너비보다 작은, 표시 장치.
  8. 제 5 항에 있어서,
    상기 제1 캐소드 전극층, 상기 제1 애노드 전극층, 및 상기 제1 플로팅 전극층은 상기 제1 방향을 따라서 순차적으로 배치되고,
    상기 제3 플로팅 전극층, 상기 제3 애노드 전극층, 및 상기 제3 캐소드 전극층은 상기 제1 방향을 따라서 순차적으로 배치되는, 표시 장치.
  9. 제5 항에 있어서,
    상기 제1 라인들은 메인 스캔 라인을 포함하고,
    상기 제2 라인들은 상기 메인 스캔 라인과 컨택부에서 전기적으로 연결된 서브 스캔 라인을 포함하고,
    상기 서브 스캔 라인은 상기 제3 캐소드 전극층과 중첩하는, 표시 장치.
  10. 제9 항에 있어서,
    상기 컨택부는 평면 상에서 볼 때, 상기 제3 캐소드 전극층과 중첩하는, 표시 장치.
  11. 제9 항에 있어서,
    상기 제3 캐소드 전극층의 상기 제1 방향으로의 너비는 상기 제3 애노드 전극층 및 상기 제3 플로팅 전극층 각각의 상기 제1 방향으로의 너비보다 큰, 표시 장치.
  12. 제5 항에 있어서,
    상기 화소는, 제1 발광 소자 및 제2 발광 소자를 포함하고,
    상기 제1 발광 소자는 상기 제3 캐소드 전극층과 상기 제3 애노드 전극층 사이에 배치되고,
    상기 제2 발광 소자는 상기 제3 애노드 전극층과 상기 제3 플로팅 전극층 사이에 배치되는, 표시 장치.
  13. 제12 항에 있어서,
    상기 제1 발광 소자의 일단은 제1 컨택 전극과 전기적으로 연결되고,
    상기 제1 발광 소자의 타단은 제2 컨택 전극과 전기적으로 연결되고,
    상기 제2 발광 소자의 일단은 상기 제2 컨택 전극과 전기적으로 연결되고,
    상기 제2 발광 소자의 타단은 제3 컨택 전극과 전기적으로 연결되는, 표시 장치.
  14. 제1 항에 있어서,
    상기 화소는 상기 정렬 전극층에 의해 정의되는 사로 영역 내에 배열되는 발광 소자; 를 더 포함하는, 표시 장치.
  15. 제1 항에 있어서,
    상기 제2 라인들은 상기 인접 영역에서 상기 제2 개수 구비되고,
    상기 제2 라인들 각각은 상기 정렬 전극층과 중첩하는, 표시 장치.
  16. 화소, 화소 회로 영역, 및 상기 화소 회로 영역의 적어도 일부를 둘러싸는 인접 영역을 포함하는 표시 장치로서,
    상기 인접 영역 내 배치되고, 제1 방향으로 연장되는 제1 라인들;
    상기 제1 방향과 수직인 제2 방향으로 연장되는 제2 라인들; 및
    상기 제2 방향으로 연장되고, 상기 제1 라인들 및 상기 제2 라인들 상에 배치된 정렬 전극층; 을 포함하고,
    상기 제1 라인들은 상기 화소에 포함된 트랜지스터에 스캔 신호를 제공할 수 있는 메인 스캔 라인을 포함하고,
    상기 제2 라인들은 상기 메인 스캔 라인과 컨택부를 통해 전기적으로 연결된 서브 스캔 라인을 포함하고,
    상기 서브 스캔 라인은 상기 인접 영역 내에 배치된 상기 정렬 전극층 중 어느 하나와 중첩하는, 표시 장치.
  17. 제16 항에 있어서,
    상기 화소는, 제1 발광 소자 및 제2 발광 소자를 포함하고,
    상기 정렬 전극층은 캐소드 전극층, 애노드 전극층, 및 플로팅 전극층을 포함하고,
    상기 제1 발광 소자는 상기 캐소드 전극층과 상기 애노드 전극층 사이에 배치되고,
    상기 제2 발광 소자는 상기 애노드 전극층과 상기 플로팅 전극층 사이에 배치되고,
    상기 캐소드 전극층의 적어도 일부는 평면 상에서 볼 때, 상기 서브 스캔 라인과 중첩하는, 표시 장치.
  18. 제17 항에 있어서,
    상기 캐소드 전극층의 상기 제1 방향으로의 너비는 상기 애노드 전극층 및 상기 플로팅 전극층의 상기 제1 방향으로의 너비보다 크고,
    상기 플로팅 전극층, 상기 애노드 전극층, 및 상기 캐소드 전극층은 상기 제1 방향으로 순차적으로 배열되는, 표시 장치.
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