KR102605335B1 - 발광 표시 장치 및 그의 제조 방법 - Google Patents

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Abstract

본 발명의 일 실시예에 의한 발광 표시 장치는, 복수의 화소 영역들을 포함하는 표시 영역과, 상기 표시 영역의 외곽에 배치되는 비표시 영역을 포함하는 기판; 상기 표시 영역에 배치되는 복수의 회로 소자들을 포함하는 화소 회로층; 상기 화소 회로층 상부의 상기 표시 영역에 배치되는 복수의 발광 소자들을 포함하는 표시 소자층; 및 상기 비표시 영역에 배치되며, 각각 다층 구조를 가지는 제1 정렬 배선 및 제2 정렬 배선을 포함한다. 그리고, 상기 제1 및 제2 정렬 배선들 각각은, 상기 표시 소자층에 배치된 적어도 하나의 전극과 동일한 층에 배치되는 메인 배선; 및 상기 메인 배선에 전기적으로 연결되며 상기 화소 회로층에 배치된 적어도 하나의 전극과 동일한 층에 배치되는 적어도 하나의 서브 배선을 포함한다.

Description

발광 표시 장치 및 그의 제조 방법{LIGHT EMITTING DISPLAY DEVICE AND FABRICATING METHOD OF THE SAME}
본 발명의 실시예는 발광 표시 장치 및 그의 제조 방법에 관한 것이다.
발광 표시 장치는 발광 다이오드(Light Emitting Diode)와 같은 발광 소자를 화소의 광원으로 이용하여 고화질의 영상을 표시한다. 발광 다이오드는 열악한 환경 조건에서도 비교적 양호한 내구성을 나타내며, 수명 및 휘도 측면에서도 우수한 성능을 나타낸다.
최근, 신뢰성이 높은 무기 결정 구조의 재료를 이용하여 초소형의 발광 다이오드를 제조하고, 이를 발광 표시 장치의 패널(이하, "발광 표시 패널"이라 함)에 배치하여 차세대 화소 광원으로 이용하기 위한 연구가 진행되고 있다. 이러한 연구의 일환으로서, 마이크로 스케일 또는 나노 스케일 정도로 작은 초소형의 발광 다이오드를 제조하고, 이를 각 화소의 광원으로 이용하는 발광 표시 장치에 대한 개발이 진행되고 있다.
본 발명이 이루고자 하는 기술적 과제는, 각각의 화소 영역에 발광 소자들을 용이하게 정렬하면서 제조 효율을 높일 수 있도록 한 발광 표시 장치 및 그의 제조 방법을 제공하는 것이다.
본 발명의 일 실시예에 의한 발광 표시 장치는, 복수의 화소 영역들을 포함하는 표시 영역과, 상기 표시 영역의 외곽에 배치되는 비표시 영역을 포함하는 기판; 상기 표시 영역에 배치되는 복수의 회로 소자들을 포함하는 화소 회로층; 상기 화소 회로층 상부의 상기 표시 영역에 배치되는 복수의 발광 소자들을 포함하는 표시 소자층; 및 상기 비표시 영역에 배치되며, 각각 다층 구조를 가지는 제1 정렬 배선 및 제2 정렬 배선을 포함한다. 그리고, 상기 제1 및 제2 정렬 배선들 각각은, 상기 표시 소자층에 배치된 적어도 하나의 전극과 동일한 층에 배치되는 메인 배선; 및 상기 메인 배선에 전기적으로 연결되며 상기 화소 회로층에 배치된 적어도 하나의 전극과 동일한 층에 배치되는 적어도 하나의 서브 배선을 포함한다.
실시예에 따라, 상기 제1 및 제2 정렬 배선들은, 상기 표시 영역을 사이에 두고 상기 기판의 서로 다른 단부에 마주하여 배치될 수 있다.
실시예에 따라, 상기 제1 정렬 배선은 상기 표시 영역의 화소들과 분리되고, 상기 제2 정렬 배선은 상기 표시 영역의 화소들과 연결될 수 있다.
실시예에 따라, 상기 표시 소자층은, 상기 화소 회로층 상부의 각 화소 영역에 배치된 제1 화소 전극 및 제2 화소 전극과, 상기 각 화소 영역의 제1 및 제2 화소 전극들의 사이에 배치된 상기 발광 소자들을 포함할 수 있다.
실시예에 따라, 상기 제1 및 제2 정렬 배선들 각각의 메인 배선은, 상기 제1 및 제2 화소 전극들 중 적어도 하나와 동일한 층에 배치될 수 있다.
실시예에 따라, 상기 제1 및 제2 화소 전극들은 상기 각 화소 영역에서 서로 동일한 층에 이격되어 배치될 수 있다. 그리고, 상기 발광 소자들의 제1 단부는 해당 화소의 제1 화소 전극에 전기적으로 연결되고, 상기 발광 소자들의 제2 단부는 해당 화소의 제2 화소 전극에 전기적으로 연결될 수 있다.
실시예에 따라, 상기 표시 소자층은, 상기 발광 소자들의 제1 단부 상에 배치되어 상기 발광 소자들의 제1 단부를 각각의 제1 화소 전극에 연결하는 제1 컨택 전극들과, 상기 발광 소자들의 제2 단부 상에 배치되어 상기 발광 소자들의 제2 단부를 각각의 제2 화소 전극에 연결하는 제2 컨택 전극들을 더 포함할 수 있다.
실시예에 따라, 상기 발광 소자들 각각은, 제1 도전성 도펀트가 도핑된 제1 도전성 반도체층, 제2 도전성 도펀트가 도핑된 제2 도전성 반도체층 및 상기 제1 도전성 반도체층과 상기 제2 도전성 반도체층의 사이에 제공된 활성층을 포함할 수 있다.
실시예에 따라, 상기 발광 소자들 각각은 마이크로 스케일 또는 나노 스케일의 크기를 가진 막대형 발광 다이오드일 수 있다.
실시예에 따라, 상기 발광 표시 장치는, 상기 기판과 상기 표시 소자층의 사이에 순차적으로 적층된 제1 절연층, 제2 절연층, 제3 절연층 및 제4 절연층을 더 포함할 수 있다.
실시예에 따라, 상기 화소 회로층은, 상기 표시 영역의 각 화소 영역에 배치된 트랜지스터를 포함할 수 있다. 그리고, 상기 트랜지스터는, 상기 기판과 상기 제1 절연층의 사이에 배치된 반도체층과, 상기 제1 절연층 및 상기 제2 절연층의 사이에 배치되며 상기 반도체층의 적어도 일 영역과 중첩되는 게이트 전극과, 상기 제3 절연층 및 상기 제4 절연층의 사이에 배치되며 상기 반도체층에 전기적으로 연결되는 제1 전극을 포함할 수 있다.
실시예에 따라, 상기 화소 회로층은, 상기 표시 영역의 각 화소 영역에 배치된 커패시터를 더 포함할 수 있다. 그리고, 상기 커패시터는, 상기 제2 절연층 및 상기 제3 절연층의 사이에 배치되는 제1 커패시터 전극과, 상기 반도체층, 상기 게이트 전극 및 상기 제1 전극 중 적어도 하나와 동일한 층에 배치되는 제2 커패시터 전극을 포함할 수 있다.
실시예에 따라, 상기 적어도 하나의 서브 배선은, 상기 제3 절연층 및 상기 제4 절연층의 사이에 배치된 제1 서브 배선과, 상기 제2 절연층 및 상기 제3 절연층의 사이에 배치된 제2 서브 배선과, 상기 제1 절연층 및 상기 제2 절연층의 사이에 배치된 제3 서브 배선과, 상기 기판과 상기 제1 절연층의 사이에 배치된 제4 서브 배선 중 적어도 하나를 포함할 수 있다.
실시예에 따라, 상기 적어도 하나의 서브 배선은, 상기 제1 내지 제4 서브 배선들 중 적어도 두 개의 서브 배선들을 포함한 다층 구조를 가질 수 있다.
본 발명의 일 실시예에 의한 발광 표시 장치의 제조 방법은, 표시 영역 및 비표시 영역을 포함한 기판을 준비하는 단계; 상기 기판의 표시 영역 상에 화소 회로층을 형성함과 동시에, 상기 기판의 비표시 영역 상에 제1 정렬 배선 및 제2 정렬 배선 각각의 서브 배선을 형성하는 단계; 상기 표시 영역의 각 화소 영역 상에 제1 화소 전극 및 제2 화소 전극을 형성함과 동시에, 상기 기판의 비표시 영역 상에 상기 제1 정렬 배선 및 상기 제2 정렬 배선 각각의 메인 배선을 형성하는 단계; 상기 각 화소 영역 상에 복수의 발광 소자들을 공급하고, 상기 제1 정렬 배선 및 상기 제2 정렬 배선에 전원을 인가하여 상기 발광 소자들을 정렬하는 단계; 및 상기 발광 소자들 각각의 제1 단부 및 제2 단부를 각각 상기 제1 화소 전극 및 상기 제2 화소 전극에 연결하는 제1 컨택 전극 및 제2 컨택 전극을 형성하는 단계를 포함한다.
실시예에 따라, 상기 서브 배선을 형성하는 단계는, 상기 화소 회로층에 적어도 하나의 전극을 형성함과 동시에, 상기 적어도 하나의 전극과 동일한 층에 적어도 하나의 서브 배선을 형성하는 단계를 포함할 수 있다.
실시예에 따라, 상기 메인 배선을 형성하는 단계는, 상기 제1 및 제2 정렬 배선들 각각의 서브 배선 상에, 상기 각각의 서브 배선과 전기적으로 연결되도록 상기 제1 및 제2 정렬 배선들 각각의 메인 배선을 형성하는 단계를 포함할 수 있다.
본 발명의 실시예에 의한 발광 표시 장치 및 그의 제조 방법에 의하면, 표시 영역 외곽의 비표시 영역에 배치된 제1 및 제2 정렬 배선들을 이용해 표시 영역의 각 화소 영역에 전계를 인가할 수 있다. 이에 따라, 각 화소 영역에 발광 소자들을 용이하게 정렬할 수 있다.
특히, 본 발명의 실시예에서, 상기 제1 및 제2 정렬 배선들 각각은, 복수의 발광 소자들을 포함하는 표시 소자층에 배치된 적어도 하나의 전극과 동일한 층에 배치되는 메인 배선과, 화소 회로층에 배치된 적어도 하나의 전극과 동일한 층에 배치되는 서브 배선을 포함하는 다층 구조를 가진다. 상기 실시예에 의하면, 별도의 마스크 공정을 추가하지 않고도 제1 및 제2 정렬 배선 각각의 저항을 낮춰 전압 강하를 저감할 수 있다. 이에 따라, 발광 소자들의 정렬 단계에서 각 화소의 제1 및 제2 화소 전극들에 원하는 전압을 전달할 수 있게 된다.
또한, 이 경우 원장 기판 상에서도 각각의 발광 표시 패널에 대응하는 각각의 셀 영역에 원하는 전압을 균일하게 전달할 수 있게 된다. 이에 따라, 발광 표시 장치의 각 화소 영역에 발광 소자들을 용이하게 정렬하면서도 발광 표시 장치의 제조 효율을 높일 수 있다.
도 1은 본 발명의 일 실시예에 의한 발광 소자를 나타내는 사시도이다.
도 2는 본 발명의 일 실시예에 의한 발광 표시 패널을 개략적으로 나타내는 평면도이다.
도 3은 도 2의 발광 표시 패널에 구비될 수 있는 화소의 실시예를 나타내는 회로도이다.
도 4는 본 발명의 일 실시예에 의한 화소의 구조를 나타내는 평면도로서, 특히 각 화소의 표시 소자층에 배치되는 발광 유닛의 레이아웃 실시예를 도시한 평면도이다.
도 5a 내지 도 5e는 본 발명의 일 실시예에 의한 발광 소자들의 배치 방법 및 이를 통해 제조된 발광 표시 패널을 도시한 평면도이다.
도 6 내지 도 20은 각각 본 발명의 일 실시예에 의한 발광 표시 장치의 구조를 나타내는 단면도로서, 구체적으로 도 5e에 도시된 발광 표시 패널의 Ⅰ~Ⅰ'선에 대응되는 단면의 서로 다른 실시예를 도시한 것이다.
도 21은 본 발명의 일 실시예에 의한 발광 표시 장치의 제조 방법을 나타내는 순서도이다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예를 도면에 예시하고 본문에 상세하게 설명하고자 한다. 다만, 본 발명은 이하에서 개시되는 실시예에 한정되지는 않으며, 다양한 형태로 변경되어 실시될 수 있을 것이다.
한편, 도면에서 본 발명의 특징과 직접적으로 관계되지 않은 일부 구성 요소는 본 발명을 명확하게 나타내기 위하여 생략되었을 수 있다. 또한, 도면 상의 일부 구성 요소는 그 크기나 비율 등이 다소 과장되어 도시되었을 수 있다. 도면 전반에서 동일 또는 유사한 구성 요소들에 대해서는 비록 다른 도면 상에 표시되더라도 가능한 한 동일한 참조 번호 및 부호를 부여하고, 중복되는 설명은 생략하기로 한다.
본 출원에서, 제1, 제2 등의 용어는 다양한 구성 요소들을 구별하여 설명하는데 사용될 뿐, 상기 구성 요소들이 상기 용어에 의해 한정되지는 않는다. 또한, 어떤 요소 또는 부분이 다른 요소 또는 부분과 연결 또는 결합되어 있다고 할 때, 이는 직접적으로 연결 또는 결합되어 있는 경우뿐 아니라 그 중간에 다른 소자를 사이에 두고 간접적으로 연결 또는 결합되어 있는 경우도 포함한다. 또한, 이하의 설명에서 규정하는 특정 위치 또는 방향 등은 상대적인 관점에서 기술한 것이며, 이는 보는 관점이나 방향에 따라서는 반대로 변경될 수도 있음에 유의하여야 할 것이다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예 및 그 밖에 당업자가 본 발명의 내용을 쉽게 이해하기 위하여 필요한 사항에 대하여 상세히 설명하기로 한다. 아래의 설명에서, 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현도 포함한다.
도 1은 본 발명의 일 실시예에 의한 발광 소자(LD)를 나타내는 사시도이다. 도 1에서는 발광 소자(LD)의 일 예로서 원 기둥 형상의 막대형 발광 다이오드를 도시하였으나, 본 발명에 의한 발광 소자(LD)의 종류 및/또는 형상 등이 이에 한정되지는 않는다.
도 1을 참조하면, 본 발명의 일 실시예에 의한 발광 소자(LD)는, 제1 도전성 반도체층(11) 및 제2 도전성 반도체층(13)과, 상기 제1 및 제2 도전성 반도체층들(11, 13)의 사이에 제공된 활성층(12)을 포함할 수 있다. 일 예로, 발광 소자(LD)는 제1 도전성 반도체층(11), 활성층(12) 및 제2 도전성 반도체층(13)이 순차적으로 적층된 적층체로 구성될 수 있다.
실시예에 따라, 발광 소자(LD)는 일 방향을 따라 연장된 막대 형상으로 제공될 수 있다. 발광 소자(LD)의 연장 방향을 길이 방향이라고 하면, 발광 소자(LD)는 상기 길이 방향을 따라 일측 단부와 타측 단부를 가질 수 있다.
실시예에 따라, 발광 소자(LD)의 일측 단부에는 제1 및 제2 도전성 반도체층들(11, 13) 중 하나가 배치되고, 상기 발광 소자(LD)의 타측 단부에는 상기 제1 및 제2 도전성 반도체층들(11, 13) 중 나머지 하나가 배치될 수 있다.
실시예에 따라, 발광 소자(LD)는 막대 형상으로 제조될 수 있다. 여기서, "막대형"이라 함은 원 기둥 또는 다각 기둥 등과 같이 길이 방향으로 긴(즉, 종횡비가 1보다 큰) 로드 형상(rod-like shape), 혹은 바 형상(bar-like shape)을 포괄하며, 그 단면의 형상이 특별히 한정되지는 않는다. 예컨대, 발광 소자(LD)의 길이는 그 직경(또는, 단면의 너비)보다 클 수 있다.
실시예에 따라, 발광 소자(LD)는 마이크로 스케일 또는 나노 스케일 정도로 작은 크기, 일 예로 마이크로 스케일 또는 나노 스케일 정도의 직경 및/또는 길이를 가질 수 있다. 다만, 발광 소자(LD)의 크기가 이에 한정되지는 않는다. 예컨대, 발광 소자(LD)를 이용하는 발광 표시 장치 등의 설계 조건에 따라 상기 발광 소자(LD)의 크기는 다양하게 변경될 수 있다.
제1 도전성 반도체층(11)은 일 예로 적어도 하나의 n형 반도체층을 포함할 수 있다. 예컨대, 제1 도전성 반도체층(11)은 InAlGaN, GaN, AlGaN, InGaN, AlN, InN 중 어느 하나의 반도체 재료를 포함하며, Si, Ge, Sn 등과 같은 제1 도전성 도펀트가 도핑된 n형 반도체층을 포함할 수 있다. 다만, 제1 도전성 반도체층(11)을 구성하는 물질이 이에 한정되는 것은 아니며, 이 외에도 다양한 물질로 제1 도전성 반도체층(11)을 구성할 수 있다.
활성층(12)은 제1 도전성 반도체층(11) 상에 배치되며, 단일 또는 다중 양자 우물 구조로 형성될 수 있다. 일 실시예에서, 활성층(12)의 상부 및/또는 하부에는 도전성 도펀트가 도핑된 클래드층(미도시)이 형성될 수도 있다. 일 예로, 상기 클래드층은 AlGaN층 또는 InAlGaN층으로 형성될 수 있다. 실시예에 따라, AlGaN, AlInGaN 등의 물질이 활성층(12)을 형성하는 데에 이용될 수 있으며, 이 외에도 다양한 물질이 활성층(12)을 구성할 수 있다.
발광 소자(LD)의 양단에 소정 전압 이상의 전계를 인가하게 되면, 활성층(12)에서 전자-정공 쌍이 결합하면서 발광 소자(LD)가 발광하게 된다. 이러한 원리를 이용하여 발광 소자(LD)의 발광을 제어함으로써, 상기 발광 소자(LD)를 화소의 광원으로 이용할 수 있다.
제2 도전성 반도체층(13)은 활성층(12) 상에 배치되며, 제1 도전성 반도체층(11)과 상이한 타입의 반도체층을 포함할 수 있다. 일 예로, 제2 도전성 반도체층(13)은 적어도 하나의 p형 반도체층을 포함할 수 있다. 예컨대, 제2 도전성 반도체층(13)은 InAlGaN, GaN, AlGaN, InGaN, AlN, InN 중 적어도 하나의 반도체 재료를 포함하며, Mg 등과 같은 제2 도전성 도펀트가 도핑된 p형 반도체층을 포함할 수 있다. 다만, 제2 도전성 반도체층(13)을 구성하는 물질이 이에 한정되는 것은 아니며, 이 외에도 다양한 물질이 제2 도전성 반도체층(13)을 구성할 수 있다.
일 실시예에서, 발광 소자(LD)는 상술한 제1 도전성 반도체층(11), 활성층(12) 및 제2 도전성 반도체층(13) 외에도 추가적인 구성 요소를 더 포함할 수 있다. 일 예로, 발광 소자(LD)는 제1 도전성 반도체층(11), 활성층(12) 및/또는 제2 도전성 반도체층(13)의 상부 및/또는 하부에 배치된 하나 이상의 형광체층, 활성층, 반도체층 및/또는 전극층을 추가적으로 포함할 수 있다.
또한, 실시예에 따라, 발광 소자(LD)는 절연성 피막(14)을 더 포함할 수 있다. 실시예에 따라, 절연성 피막(14)은 적어도 활성층(12)의 외주면을 둘러싸도록 형성될 수 있으며, 이외에도 제1 및 제2 도전성 반도체층들(11, 13)의 적어도 일부를 더 둘러쌀 수 있다.
한편, 도 1에서는 발광 소자(LD)의 적층 구조를 명확히 보여주기 위하여 절연성 피막(14)의 일부를 삭제하여 도시하였으나, 상기 절연성 피막(14)은 발광 소자(LD)의 양 단부를 제외한 외주면(예컨대, 원 기둥의 측면)을 전체적으로 둘러쌀 수 있다. 또는, 다른 실시예에서 절연성 피막(14)은 제1 도전성 반도체층(11), 활성층(12) 및/또는 제2 도전성 반도체층(13)의 측면 중 일부 영역만을 덮을 수도 있다. 또는, 또 다른 실시예에서는, 절연성 피막(14)이 생략될 수도 있다.
실시예에 따라, 절연성 피막(14)은 투명한 절연 물질을 포함할 수 있다. 예를 들어, 절연성 피막(14)은 SiO2, Si3N4, Al2O3 및 TiO2로 이루어지는 군으로부터 선택된 하나 이상의 절연 물질을 포함할 수 있으나, 이에 한정되지는 않는다. 즉, 절연성 피막(14)은 현재 공지된 다양한 절연 물질로 구성될 수 있다.
발광 소자(LD)에 절연성 피막(14)이 제공되면, 상기 발광 소자(LD)의 활성층(12)이 도시되지 않은 제1 및/또는 제2 화소 전극 등과 단락되는 것을 방지할 수 있다. 이에 따라, 발광 소자(LD)의 전기적 안정성을 확보할 수 있다.
또한, 발광 소자(LD)의 표면에 절연성 피막(14)을 형성함에 의해 상기 발광 소자(LD)의 표면 결함을 최소화하여 수명 및 효율을 향상시킬 수 있다. 또한, 각각의 발광 소자(LD)에 절연성 피막(14)이 형성되면, 다수의 발광 소자들(LD)이 서로 밀접하여 배치되어 있는 경우에도 상기 발광 소자들(LD)의 사이에서 원치 않는 단락이 발생하는 것을 방지할 수 있다.
상술한 발광 소자(LD)는 발광 표시 장치를 비롯하여 다양한 종류의 표시 장치에서 광원으로 이용될 수 있다. 일례로, 발광 표시 패널의 각 화소 영역에 적어도 하나의 발광 소자(LD)를 배치하고, 이를 통해 각 화소의 발광 유닛을 구성할 수 있다. 다만, 본 발명에서 발광 소자(LD)의 적용 분야가 표시 장치에 한정되지는 않는다. 예컨대, 발광 소자(LD)는 조명 장치와 같이 광원을 필요로 하는 다른 종류의 발광 장치에도 이용될 수 있다.
도 2는 본 발명의 일 실시예에 의한 발광 표시 패널(110)을 개략적으로 나타내는 평면도이다. 그리고, 도 3은 도 2의 발광 표시 패널(110)에 구비될 수 있는 화소(PXL)의 실시예를 나타내는 회로도이다. 실시예에 따라, 도 2 및 도 3에서는 표시 영역(DA)을 중심으로 발광 표시 패널(110)의 구조를 간략하게 도시하기로 한다. 다만, 실시예에 따라서는 도시되지 않은 적어도 하나의 구동 회로부(일 예로, 주사 구동부 및 데이터 구동부) 및/또는 복수의 배선들이 발광 표시 패널(110)에 더 배치될 수도 있다.
도 2를 참조하면, 발광 표시 패널(110)은, 기판(SUB)과, 상기 기판(SUB) 상에 배치된 다수의 화소들(PXL)을 포함할 수 있다. 구체적으로, 발광 표시 패널(110)은, 영상을 표시하기 위한 표시 영역(DA)과, 상기 표시 영역(DA)을 제외한 비표시 영역(NDA)을 포함할 수 있다. 그리고, 기판(SUB) 상의 표시 영역(DA)에는 화소들(PXL)이 배치될 수 있다.
실시예에 따라, 표시 영역(DA)은 발광 표시 패널(110)의 중앙 영역에 배치되고, 비표시 영역(NDA)은 상기 표시 영역(DA)을 둘러싸도록 상기 발광 표시 패널(110)의 가장자리 영역에 배치될 수 있다. 다만, 표시 영역(DA) 및 비표시 영역(NDA)의 위치가 이에 한정되지는 않으며, 이들의 위치는 변경될 수 있다.
기판(SUB)은 경성 기판 또는 가요성 기판일 수 있으며, 그 재료나 물성이 특별히 한정되지는 않는다. 예컨대, 기판(SUB)은 유리 또는 강화 유리로 구성된 경성 기판, 또는 플라스틱 또는 금속 재질의 박막 필름으로 구성된 가요성 기판일 수 있다.
기판(SUB) 상의 일 영역은 표시 영역(DA)으로 규정되어 화소들(PXL)이 배치되고, 나머지 영역은 비표시 영역(DA)으로 규정된다. 일 예로, 기판(SUB)은, 각각의 화소(PXL)가 형성되는 복수의 화소 영역들을 포함한 표시 영역(DA)과, 상기 표시 영역(DA)의 외곽에 배치되는 비표시 영역(NA)을 포함할 수 있다. 비표시 영역(NA)에는 표시 영역(DA)의 화소들(PXL)에 연결되는 각종 배선들 및/또는 내장 회로부가 배치될 수 있다.
화소들(PXL) 각각은 해당 주사 신호 및 데이터 신호에 의해 구동되는 적어도 하나의 발광 소자(LD), 일 예로 도 1에 도시된 적어도 하나의 막대형 발광 다이오드를 포함할 수 있다. 예를 들어, 화소들(PXL) 각각은 마이크로 스케일 또는 나노 스케일 정도로 작은 크기를 가지며 서로 병렬로 연결된 복수의 막대형 발광 다이오드들을 포함할 수 있다. 상기 복수의 막대형 발광 다이오드들은 각 화소(PXL)의 광원을 구성할 수 있다.
일 실시예에서, 각각의 화소(PXL)는 도 3 등에 도시된 능동형 화소로 구성될 수 있다. 다만, 화소들(PXL)의 종류, 구조 및/또는 구동 방식이 특별히 한정되지는 않는다. 예컨대, 각각의 화소(PXL)는 현재 공지된 다양한 구조의 수동형 또는 능동형 발광 표시 장치의 화소로 구성될 수 있다.
도 3을 참조하면, 각각의 화소(PXL)는 데이터 신호에 대응하는 휘도의 빛을 생성하기 위한 발광 유닛(EMU)과, 상기 발광 유닛(EMU)을 구동하기 위한 화소 회로(PXC)를 포함할 수 있다.
실시예에 따라, 발광 유닛(EMU)은 제1 및 제2 화소 전원(VDD, VSS)의 사이에 병렬로 연결된 복수의 발광 소자들(LD)을 포함할 수 있다. 여기서, 제1 및 제2 화소 전원(VDD, VSS)은 발광 소자들(LD)이 발광할 수 있도록 서로 다른 전위를 가질 수 있다. 일 예로, 제1 화소 전원(VDD)은 고전위 화소 전원으로 설정되고, 제2 화소 전원(VSS)은 저전위 화소 전원으로 설정될 수 있다. 그리고, 각 화소(PXL)의 발광 기간 동안 제1 및 제2 화소 전원(VDD, VSS)의 전위 차는 발광 소자들(LD)의 문턱 전압 이상으로 설정될 수 있다.
한편, 도 3에서는 각 화소(PXL)의 발광 유닛(EMU)을 구성하는 복수의 발광 소자들(LD)이 제1 및 제2 화소 전원(VDD, VSS)의 사이에 서로 동일한 방향(일 예로, 순방향)으로 병렬 연결된 실시예를 도시하였으나, 본 발명이 이에 한정되지는 않는다. 예컨대, 다른 실시예에서는 상기 발광 소자들(LD) 중 일부는 제1 및 제2 화소 전원(VDD, VSS)의 사이에 순방향으로 연결되고, 다른 일부는 역방향으로 연결될 수 있고, 제1 및 제2 화소 전원(VDD, VSS) 중 하나는 교류 전압의 형태로 공급될 수 있다. 이 경우, 상기 발광 소자들(LD)은 연결 방향이 동일한 그룹 별로 교번적으로 발광할 수 있다. 또는, 또 다른 실시예에서는, 각 화소(PXL)가 단일의 발광 소자(LD)만을 포함할 수도 있다.
실시예에 따라, 각각의 발광 유닛(EMU)을 구성하는 발광 소자들(LD)의 일 단부는 제1 화소 전극(미도시)을 통해 해당 화소 회로(PXC)에 공통으로 접속되며, 상기 화소 회로(PXC)를 통해 제1 화소 전원(VDD)에 접속될 수 있다. 그리고, 상기 발광 소자들(LD)의 다른 단부는 제2 화소 전극(미도시)을 통해 제2 화소 전원(VSS)에 공통으로 접속될 수 있다.
각각의 발광 유닛(EMU)은 해당 화소 회로(PXC)를 통해 공급되는 구동 전류에 대응하는 휘도로 발광할 수 있다. 이에 따라, 표시 영역(DA)에서 소정의 영상이 표시될 수 있다.
한편, 각각의 화소(PXL) 내부에 발광 소자들(LD)을 정렬할 때, 각 발광 유닛(EMU)의 제1 화소 전극 및 제2 화소 전극은 각각 도시되지 않은 제1 정렬 배선 및 제2 정렬 배선에 연결될 수 있다. 이때, 제1 정렬 배선에는 교류 전압(AC)이 인가되고, 제2 정렬 배선에는 그라운드 전압(GND)이 인가될 수 있다. 또는, 다른 실시예에서, 제1 정렬 배선에는 그라운드 전압이 인가되고, 제2 정렬 배선에는 교류 전압이 인가될 수도 있다.
이와 같이 제1 정렬 배선 및 제2 정렬 배선 각각에 서로 상이한 레벨의 전압이 인가되면, 제1 화소 전극과 제2 화소 전극의 사이에서 전계가 형성되면서, 상기 제1 및 제2 화소 전극들의 사이에 발광 소자들(LD)이 정렬할 수 있게 된다.
화소 회로(PXC)는 해당 화소(PXL)의 주사선(Si) 및 데이터선(Dj)에 접속될 수 있다. 일 예로, 화소(PXL)가 표시 영역(DA)의 i번째 행 및 j번째 열에 배치되었다고 할 때, 상기 화소(PXL)의 화소 회로(PXC)는 표시 영역(DA)의 i번째 주사선(Si) 및 j번째 데이터선(Dj)에 접속될 수 있다.
또한, 실시예에 따라 화소 회로(PXC)는 적어도 하나의 다른 주사선에 더 접속될 수도 있다. 예컨대, 표시 영역(DA)의 i번째 행에 배치된 각각의 화소(PXL)는 i-1번째 주사선(Si-1) 및/또는 i+1번째 주사선(Si+1)에 더 접속될 수도 있다. 또한, 실시예에 따라 화소 회로(PXC)는 제1 및 제2 화소 전원들(VDD, VSS) 외에도 제3의 전원에 더 연결될 수 있다. 예컨대, 화소 회로(PXC)는 초기화 전원(Vint)에도 연결될 수 있다.
일 실시예에서, 화소 회로(PXC)는 제1 내지 제7 트랜지스터(T1 내지 T7)와 스토리지 커패시터(Cst)를 포함할 수 있다.
제1 트랜지스터(T1; 구동 트랜지스터)의 일 전극, 일 예로, 소스 전극은 제5 트랜지스터(T5)를 경유하여 제1 화소 전원(VDD)에 접속되고, 다른 일 전극, 일 예로, 드레인 전극은 제6 트랜지스터(T6)를 경유하여 발광 소자들(LD)의 일측 단부에 접속될 수 있다. 그리고, 제1 트랜지스터(T1)의 게이트 전극은 제1 노드(N1)에 접속될 수 있다. 이러한 제1 트랜지스터(T1)는, 제1 노드(N1)의 전압에 대응하여, 발광 소자들(LD)을 경유하여 제1 화소 전원(VDD)과 제2 화소 전원(VSS)의 사이에 흐르는 구동 전류를 제어한다.
제2 트랜지스터(T2; 스위칭 트랜지스터)는 해당 데이터선(Dj)과 제1 트랜지스터(T1)의 소스 전극 사이에 접속된다. 그리고, 제2 트랜지스터(T2)의 게이트 전극은 해당 주사선(Si)에 접속된다. 이와 같은 제2 트랜지스터(T2)는 상기 주사선(Si)으로부터 게이트-온 전압(일 예로, 로우 전압)의 주사 신호가 공급될 때 턴-온되어 상기 데이터선(Dj)을 제1 트랜지스터(T1)의 소스 전극에 전기적으로 연결한다. 따라서, 제2 트랜지스터(T2)가 턴-온되면, 상기 데이터선(Dj)으로부터 공급되는 데이터 신호가 제1 트랜지스터(T1)로 전달된다.
제3 트랜지스터(T3)는 제1 트랜지스터(T1)의 드레인 전극과 제1 노드(N1) 사이에 접속된다. 그리고, 제3 트랜지스터(T3)의 게이트 전극은 해당 주사선(Si)에 접속된다. 이와 같은 제3 트랜지스터(T3)는 상기 주사선(Si)으로부터 게이트-온 전압의 주사 신호가 공급될 때 턴-온되어 제1 트랜지스터(T1)의 드레인 전극과 제1 노드(N1)를 전기적으로 연결한다. 따라서, 제3 트랜지스터(T3)가 턴-온될 때 제1 트랜지스터(T1)는 다이오드 형태로 접속된다.
제4 트랜지스터(T4)는 제1 노드(N1)와 초기화 전원(Vint) 사이에 접속된다. 그리고, 제4 트랜지스터(T4)의 게이트 전극은 이전 주사선, 일 예로 i-1번째 주사선(Si-1)에 접속된다. 이와 같은 제4 트랜지스터(T4)는 i-1번째 주사선(Si-1)으로 게이트-온 전압의 주사 신호가 공급될 때 턴-온되어 초기화 전원(Vint)의 전압을 제1 노드(N1)로 전달한다. 여기서, 초기화 전원(Vint)은 데이터 신호의 최저 전압 이하의 전압을 가질 수 있다.
제5 트랜지스터(T5)는 제1 화소 전원(VDD)과 제1 트랜지스터(T1) 사이에 접속된다. 그리고, 제5 트랜지스터(T5)의 게이트 전극은 해당 발광 제어선, 일 예로 i번째 발광 제어선(Ei)에 접속된다. 이와 같은 제5 트랜지스터(T5)는 상기 발광 제어선(Ei)으로 게이트-오프 전압의 발광 제어신호가 공급될 때 턴-오프되고, 그 외의 경우에 턴-온된다.
제6 트랜지스터(T6)는 제1 트랜지스터(T1)와 발광 소자들(LD)의 일 단부 사이에 접속된다. 그리고, 제6 트랜지스터(T6)의 게이트 전극은 해당 발광 제어선, 일 예로 i번째 발광 제어선(Ei)에 접속된다. 이와 같은 제6 트랜지스터(T6)는 상기 발광 제어선(Ei)으로 게이트-오프 전압의 발광 제어신호가 공급될 때 턴-오프되고, 그 외의 경우에 턴-온된다.
제7 트랜지스터(T7)는 발광 소자들(LD)의 일 단부와 초기화 전원(Vint) 사이에 접속된다. 그리고, 제7 트랜지스터(T7)의 게이트 전극은 다음 단의 주사선들 중 어느 하나, 일 예로 i+1번째 주사선(Si+1)에 접속된다. 이와 같은 제7 트랜지스터(T7)는 상기 i+1번째 주사선(Si+1)으로 게이트-온 전압의 주사 신호가 공급될 때 턴-온되어 초기화 전원(Vint)의 전압을 발광 소자들(LD)의 일 단부로 공급한다.
스토리지 커패시터(Cst)는 제1 화소 전원(VDD)과 제1 노드(N1) 사이에 접속된다. 이와 같은 스토리지 커패시터(Cst)는 각 프레임 기간에 제1 노드(N1)로 공급되는 데이터 신호 및 제1 트랜지스터(T1)의 문턱전압에 대응하는 전압을 저장한다.
한편, 도 3에서는 화소 회로(PXC)에 포함되는 트랜지스터들, 예컨대 제1 내지 제7 트랜지스터들(T1 내지 T7)을 모두 P타입의 트랜지스터로 도시하였으나, 본 발명이 이에 한정되지는 않는다. 일 예로, 제1 내지 제7 트랜지스터들(T1 내지 T7) 중 적어도 하나는 N타입의 트랜지스터로 변경될 수도 있다.
도 4는 본 발명의 일 실시예에 의한 화소(PXL)의 구조를 나타내는 평면도로서, 특히 각 화소(PXL)의 표시 소자층에 배치되는 발광 유닛(EMU)의 레이아웃 실시예를 도시한 평면도이다. 편의상, 도 4에서는 발광 소자들(LD)이 모두 제1 방향(DR1), 일 예로 수평 방향으로 정렬된 것으로 도시하였으나, 발광 소자들(LD)의 배열 방향이 이에 한정되지는 않는다. 예를 들어, 발광 소자들(LD) 중 적어도 하나는 사선 방향으로 정렬되어 있을 수도 있다. 또한, 도 4에서는 각각의 전극을 단일의 전극층으로만 도시하는 등 발광 유닛(EMU)의 구조를 단순화하여 도시하기로 한다. 다만, 본 발명이 이에 한정되지는 않는다. 일 예로, 도 4에 도시된 전극들 중 적어도 하나는 다층 구조로 구성될 수 있고, 실시예에 따라서는 도시되지 않은 적어도 하나의 도전층 및/또는 절연층이 각각의 발광 유닛(EMU)에 더 배치될 수도 있음은 물론이다.
한편, 도 4의 발광 유닛(EMU)은 도 2 및 도 3에 도시된 화소(PXL)의 광원을 구성할 수 있으며, 이외에도 다양한 발광 장치의 광원을 구성할 수 있다. 편의상, 이하에서는 도 4를 도 3과 결부하여 본 실시예에 의한 발광 유닛(EMU)의 구조를 설명하기로 한다.
도 3 및 도 4를 참조하면, 각각의 발광 유닛(EMU)은 제1 화소 전극(ELT1) 및 제2 화소 전극(ELT2)과, 상기 제1 및 제2 화소 전극들(ELT1, ELT2)의 사이에 접속된 다수의 발광 소자들(LD)을 포함할 수 있다. 다만, 본 발명이 도 3 및 도 4에 도시된 실시예에 한정되지는 않는다. 예컨대, 적어도 하나의 발광 유닛(EMU)은 단일의 발광 소자(LD)만을 구비할 수도 있다. 실시예에 따라, 각각의 발광 유닛(EMU)은 각각의 화소(PXL)를 형성하기 위한 화소 영역에 배치될 수 있으며, 도시되지 않은 격벽 또는 댐 구조물 등에 의해 둘러싸일 수 있다.
실시예에 따라, 제1 화소 전극(ELT1) 및 제2 화소 전극(ELT2)은 서로 이격되어 배치되며, 적어도 일 영역이 서로 마주하도록 배치될 수 있다. 일 예로, 제1 화소 전극(ELT1) 및 제2 화소 전극(ELT2)은 동일한 층에 소정 간격만큼 이격되어 나란히 배치될 수 있다. 다만, 본 발명이 이에 한정되지는 않는다. 예컨대, 제1 및 제2 화소 전극들(ELT1, ELT2)의 형상 및/또는 상호 배치 관계 등은 다양하게 변경될 수 있다.
실시예에 따라, 제1 화소 전극(ELT1)은 해당 화소의 화소 회로, 일 예로 도 3에 도시된 화소 회로(PXC)에 접속될 수 있다. 예컨대, 제1 화소 전극(ELT1)은 제1 컨택홀(CH1)을 경유하여 화소 회로(PXC)에 접속될 수 있다. 실시예에 따라, 각각의 화소 회로(PXC)는 해당 화소 영역에 배치된 발광 소자들(LD)의 하부에 위치될 수 있다. 예컨대, 각각의 화소 회로(PXC)는 상기 발광 소자들(LD) 하부의 화소 회로층에 형성될 수 있다.
실시예에 따라, 제1 화소 전극(ELT1) 및 제1 연결 전극(CNL1)은 각각의 화소 영역 내에서 서로 다른 방향을 따라 연장될 수 있다. 일 예로, 제1 연결 전극(CNL1)이 제1 방향(DR1)을 따라 연장된다고 할 때, 제1 화소 전극(ELT1)은 상기 제1 방향(DR1)과 교차하는 제2 방향(DR2)을 따라 연장될 수 있다.
또한, 실시예에 따라 제1 화소 전극(ELT1) 및 제1 연결 전극(CNL1)은 서로 일체로 연결될 수 있다. 예컨대, 제1 화소 전극(ELT1)은 제1 연결 전극(CNL1)으로부터 적어도 한 갈래로 분기되어 형성될 수 있다. 다만, 본 발명이 이에 한정되지는 않는다. 예컨대, 다른 실시예에서는 제1 화소 전극(ELT1) 및 제1 연결 전극(CNL1)이 개별적으로 형성되어, 도시되지 않은 적어도 하나의 컨택홀 또는 비아홀 등을 통해 서로 전기적으로 연결될 수도 있다.
실시예에 따라, 제2 화소 전극(ELT2)은 제2 화소 전원(VSS)에 접속될 수 있다. 예컨대, 제2 화소 전극(ELT2)은 제2 연결 전극(CNL2), 제2 컨택홀(CH2) 및 제2 화소 전원선(미도시)을 경유하여 제2 화소 전원(VSS)에 접속될 수 있다. 실시예에 따라, 제2 화소 전원(VSS)을 공급하기 위한 제2 화소 전원선의 일 영역은 발광 소자들(LD) 하부의 화소 회로층에 배치될 수 있으나, 이에 한정되지는 않는다.
실시예에 따라, 제2 화소 전극(ELT2) 및 제2 연결 전극(CNL2)은 각각의 화소 영역 내에서 서로 다른 방향을 따라 연장될 수 있다. 일 예로, 제2 연결 전극(CNL2)이 제1 방향(DR1)을 따라 연장된다고 할 때, 제2 화소 전극(ELT2)은 상기 제1 방향(DR1)과 교차하는 제2 방향(DR2)을 따라 연장될 수 있다.
또한, 실시예에 따라 제2 화소 전극(ELT2) 및 제2 연결 전극(CNL2)은 서로 일체로 연결될 수 있다. 예컨대, 제2 화소 전극(ELT2)은 제2 연결 전극(CNL2)으로부터 적어도 한 갈래, 일 예로 복수의 갈래로 분기되어 형성될 수 있다. 다만, 본 발명이 이에 한정되지는 않는다. 예컨대, 다른 실시예에서는 제2 화소 전극(ELT2) 및 제2 연결 전극(CNL2)이 개별적으로 형성되어, 도시되지 않은 적어도 하나의 컨택홀 또는 비아홀 등을 통해 서로 전기적으로 연결될 수도 있다.
실시예에 따라, 제1 화소 전극(ELT1) 및 제2 화소 전극(ELT2)의 사이에는 복수의 발광 소자들(LD)이 배열될 수 있다. 일 예로, 제1 화소 전극(ELT1) 및 제2 화소 전극(ELT2)이 서로 대향하도록 배치된 영역에는, 복수의 발광 소자들(LD)이 병렬로 연결될 수 있다.
이러한 발광 소자들(LD)은 각 화소(PXL)의 제1 및 제2 화소 전극들(ELT1, ELT2)의 사이에 전기적으로 연결된다. 예컨대, 발광 소자들(LD)의 일 단부는 해당 화소(PXL)의 제1 화소 전극(ELT1)에 전기적으로 연결되고, 상기 발광 소자들(LD)의 다른 단부는 해당 화소(PXL)의 제2 화소 전극(ELT2)에 전기적으로 연결될 수 있다.
일 실시예에서, 발광 소자들(LD)의 일 단부는 제1 화소 전극(ELT1) 상에 직접적으로 배치되지 않고, 적어도 하나의 컨택 전극, 일 예로 제1 컨택 전극(CNE1)을 통해 제1 화소 전극(ELT1)에 전기적으로 연결될 수 있다. 다만, 본 발명이 이에 한정되지는 않는다. 예컨대, 다른 실시예에서, 발광 소자들(LD)의 일 단부는 제1 화소 전극(ELT1)과 직접적으로 접촉되어, 상기 제1 화소 전극(ELT1)에 전기적으로 연결될 수도 있다.
이와 유사하게, 발광 소자들(LD)의 다른 단부는 제2 화소 전극(ELT2) 상에 직접적으로 배치되지 않고, 적어도 하나의 컨택 전극, 일 예로 제2 컨택 전극(CNE2)을 통해 제2 화소 전극(ELT2)에 전기적으로 연결될 수 있다. 다만, 본 발명이 이에 한정되지는 않는다. 예컨대, 다른 실시예에서, 발광 소자들(LD)의 다른 단부는 제2 화소 전극(ELT2)과 직접적으로 접촉되어, 상기 제2 화소 전극(ELT2)에 전기적으로 연결될 수도 있다.
실시예에 따라, 발광 소자들(LD)은 무기 결정 구조의 재료를 이용한 초소형의, 일 예로 나노 또는 마이크로 스케일 정도로 작은 크기의, 발광 다이오드일 수 있다. 예컨대, 각각의 발광 소자(LD)는 도 1에 도시된 바와 같은 초소형의 막대형 발광 다이오드일 수 있다. 실시예에 따라, 이러한 발광 소자들(LD)은 소정의 용액 내에 분산된 형태로 준비되어, 잉크젯 방식 등을 이용해 각 화소(PXL)의 발광 유닛(EMU)에 공급될 수 있다. 일 예로, 발광 소자들(LD)은 휘발성 용매에 섞여 각각의 발광 유닛(EMU)에 투하될 수 있다. 이때, 제1 및 제2 화소 전극들(ELT1, ELT2) 각각으로 소정의 전압을 공급하게 되면, 상기 제1 및 제2 화소 전극들(ELT1, ELT2)의 사이에 전계가 형성되면서, 상기 제1 및 제2 화소 전극들(ELT1, ELT2)의 사이에 발광 소자들(LD)이 자가 정렬하게 된다. 발광 소자들(LD)이 정렬된 이후에는 용매를 휘발시키거나 이 외의 다른 방식으로 제거하여 제1 및 제2 화소 전극들(ELT1, ELT2)의 사이에 발광 소자들(LD)이 안정적으로 배치되도록 할 수 있다. 또한, 이러한 발광 소자들(LD)의 양 단부에 각각 제1 컨택 전극(CNE1) 및 제2 컨택 전극(CNE2)을 형성함으로써, 상기 발광 소자들(LD)을 제1 및 제2 화소 전극들(ELT1, ELT2)의 사이에 안정적으로 연결할 수 있다.
실시예에 따라, 제1 컨택 전극(CNE1)은 발광 소자들(LD)의 일 단부 및 제1 화소 전극(ELT1)의 적어도 일 영역을 덮도록 형성되어, 상기 발광 소자들(LD)의 일 단부 및 제1 화소 전극(ELT1)을 물리적 및/또는 전기적으로 연결할 수 있다. 유사하게, 제2 컨택 전극(CNE2)은 발광 소자들(LD)의 다른 단부 및 제2 화소 전극(ELT2)의 적어도 일 영역을 덮도록 형성되어, 상기 발광 소자들(LD)의 다른 단부 및 제2 화소 전극(ELT2)을 물리적 및/또는 전기적으로 연결할 수 있다.
각 화소(PXL)의 발광 유닛(EMU)에 배치된 복수의 발광 소자들(LD)이 모여 해당 화소(PXL)의 광원을 구성할 수 있다. 일 예로, 각각의 프레임 기간 동안 적어도 한 화소(PXL)의 발광 유닛(EMU)으로 구동 전류가 공급되면, 상기 화소(PXL)의 제1 및 제2 화소 전극들(ELT1, ELT2)의 사이에 순방향으로 연결된 발광 소자들(LD)이 발광하면서 상기 구동 전류에 대응하는 휘도의 빛을 방출할 수 있다.
도 5a 내지 도 5e는 본 발명의 일 실시예에 의한 발광 소자들(LD)의 배치 방법 및 이를 통해 제조된 발광 표시 패널(110)을 도시한 평면도이다. 실시예에 따라, 도 5a 내지 도 5e에서는 하나의 원장 기판(100) 상에서 복수의 발광 표시 패널들(110)을 동시에 형성한 이후, 절단 공정을 통해 상기 발광 표시 패널들(110)을 개별적으로 분리하는 실시예를 도시하기로 한다.
먼저 도 1 내지 도 5a를 참조하면, 원장 기판(100)은 복수의 발광 표시 패널들(110)을 형성하기 위한 복수의 셀 영역들(110A)을 포함할 수 있다. 여기서, 원장 기판(100)은 하나의 대형 기판(SUB) 상에서 다수의 발광 표시 패널들(110)을 동시에 제조하기 위한 것으로서, 이를 위한 베이스 부재가 되는 기판(SUB)과 더불어, 상기 기판(SUB) 상에 형성된 전극들, 배선들 및/또는 회로 소자들을 포괄할 수 있다.
기판(SUB)의 각 셀 영역(110A)은, 복수의 화소 영역들(PXA)을 포함하는 표시 영역(DA)과, 상기 표시 영역(DA)의 외곽에 배치되는 비표시 영역(NDA)을 포함할 수 있다. 여기서, 각각의 화소 영역(PXA)은 각각의 화소(PXL)가 형성되는 영역일 수 있고, 각각의 셀 영역(110A)은 각각의 발광 표시 패널(110)이 형성되는 영역으로서 스크라이빙 라인(SCL)에 의해 규정될 수 있다.
각 셀 영역(110A)의 표시 영역(DA)에는 제1 및 제2 화소 전극들(ELT1, ELT2)이 형성될 수 있다. 실시예에 따라, 각각의 제1 화소 전극(ELT1)은 각각의 제1 연결 전극(CNE1)을 통해 제1 정렬 배선(AL1)에 전기적으로 연결되고, 각각의 제2 화소 전극(ELT2)은 각각의 제2 연결 전극(CNE2)을 통해 제2 정렬 배선(AL2)에 전기적으로 연결될 수 있다. 실시예에 따라, 발광 소자들(LD)의 정렬 공정이 완료되기 이전의 단계에서는, 각 셀 영역(110A)의 내부에 형성된 제1 및 제2 화소 전극들(ELT1, ELT2)이 각각 제1 및 제2 정렬 배선들(AL1, AL2)에 공통으로 연결될 수 있다.
실시예에 따라, 제1 및 제2 화소 전극들(ELT1, ELT2)의 하부에는 복수의 회로 소자들을 포함한 화소 회로층이 배치될 수 있다. 일 예로, 제1 및 제2 화소 전극들(ELT1, ELT2)이 배치된 층과 기판(SUB)의 사이에는 도 3의 화소 회로(PXC)를 구성하는 각종 회로 소자들 및/또는 이에 연결되는 각종 배선들을 포함한 화소 회로층이 배치될 수 있다.
각 셀 영역(110A)의 비표시 영역(NDA)에는 제1 및 제2 정렬 배선들(AL1, AL2)이 배치될 수 있다. 예컨대, 각 셀 영역(110A)의 내부에서, 제1 및 제2 정렬 배선들(AL1, AL2)은 표시 영역(DA)을 사이에 두고 기판(SUB)의 서로 다른 단부에 마주하여 배치될 수 있다. 일 예로, 각 셀 영역(110A)의 내부에서, 제1 정렬 배선(AL1)은 표시 영역(DA) 좌측의 비표시 영역(NDA)에 배치되고, 제2 정렬 배선(AL2)은 상기 표시 영역(DA) 우측의 비표시 영역(NDA)에 배치될 수 있다.
실시예에 따라, 각각의 제1 정렬 배선(AL1)은 복수의 셀 영역들(110A)에 형성된 제1 화소 전극들(ELT1)에 공통으로 연결되고, 각각의 제2 정렬 배선(AL2)은 상기 복수의 셀 영역들(110A)에 형성된 제2 화소 전극들(ELT2)에 공통으로 연결될 수 있다. 또한, 각각의 제1 정렬 배선(AL1)은 원장 기판(100)의 일 영역(예컨대, 가장자리 영역)에 배치된 소정의 제1 정렬 패드(AP1)에 연결되고, 각각의 제2 정렬 배선(AL2)은 소정의 제2 정렬 패드(AP2)에 연결될 수 있다.
일 실시예에서, 원장 기판(100)의 각 열에 제2 방향(DR2)을 따라 복수의 셀 영역들(110A)이 배치되었다고 할 때, 상기 원장 기판(100)의 각 열에는, 해당 열에 배치된 셀 영역들(110A)의 제1 화소 전극들(ELT1)에 공통으로 연결되는 적어도 하나의 제1 정렬 배선(AL1)과, 해당 열에 배치된 셀 영역들(110A)의 제2 화소 전극들(ELT2)에 공통으로 연결되는 적어도 하나의 제2 정렬 배선(AL2)이 배치될 수 있다.
또한, 일 실시예에서, 원장 기판(100)의 각 행에 제1 방향(DR1)을 따라 복수의 셀 영역들(110A)이 배치되었다고 할 때, 상기 원장 기판(100)은, 열 단위로 셀 영역들(110A)의 제1 및 제2 화소 전극들(ELT1, ELT2)을 각각 소정의 제1 및 제2 정렬 패드들(AL1, AL2)에 연결하기 위한 복수의 제1 및 제2 정렬 배선들(AL1, AL2)을 포함할 수 있다. 다만, 본 발명이 이에 한정되지는 않는다. 예컨대, 다른 실시예에서는 원장 기판(100)의 각 열 및 각 행에 각각 복수의 셀 영역들(110A)이 배치되었더라도, 상기 원장 기판(100)에 형성된 제1 화소 전극들(ELT1) 모두가 하나의 제1 정렬 배선(AL1)을 통해 하나의 제1 정렬 패드(AL1)에 공통으로 연결되거나, 상기 원장 기판(100)에 형성된 제2 화소 전극들(ELT2) 모두가 하나의 제2 정렬 배선(AL2)을 통해 하나의 제2 정렬 패드(AL2)에 공통으로 연결될 수도 있다. 또는, 또 다른 실시예에서는 원장 기판(100)이 단일의 열 및/또는 행에 배치된 복수의 셀 영역들(110A)과, 상기 셀 영역들(110A)의 제1 및 제2 화소 전극들(ELT1, ELT2)을 한 쌍의 제1 및 제2 정렬 패드들(AP1, AP2)에 공통으로 연결하기 위한 한 쌍의 제1 및 제2 정렬 배선들(AL1, AL2)을 포함할 수도 있다.
한편, 본 발명의 일 실시예에서, 제1 및 제2 정렬 배선들(AL1, AL2) 각각은 다층 구조로 구성될 수 있다. 일 예로, 제1 및 제2 정렬 배선들(AL1, AL2) 각각은, 제1 및 제2 화소 전극들(ELT1, ELT2) 중 적어도 하나와 동일한 층에 배치되는 메인 배선(미도시) 및 서브 배선(미도시)을 포함한 다층 구조를 가질 수 있다. 예컨대, 제1 정렬 배선(AL1)은 적어도 하나의 제3 컨택홀(CH3)을 통해 서로 전기적으로 연결되는 메인 배선 및 서브 배선을 가질 수 있고, 제2 정렬 배선(AL2)은 적어도 하나의 제4 컨택홀(CH4)을 통해 서로 전기적으로 연결되는 메인 배선 및 서브 배선을 가질 수 있다. 여기서, 제1 정렬 배선(AL1)에 형성되는 제3 컨택홀(CH3)의 크기, 형상 및/또는 개수와, 제2 정렬 배선(AL2)에 형성되는 제4 컨택홀(CH4)의 크기, 형상 및/또는 개수가 특별히 한정되지는 않으며, 이는 다양하게 변경 실시될 수 있다.
실시예에 따라, 각각의 메인 배선은, 제1 및/또는 제2 화소 전극들(ELT1, ELT2)과 동시에 형성되어, 상기 제1 및/또는 제2 화소 전극들(ELT1, ELT2)과 동일한 층에 배치될 수 있다. 또한, 실시예에 따라, 각각의 서브 배선은, 해당 메인 배선의 하부에 상기 메인 배선과 중첩되도록 배치될 수 있다. 일 예로, 각각의 서브 배선은 화소 회로층에 형성되는 적어도 하나의 전극과 동시에 형성되어, 상기 적어도 하나의 전극과 동일한 층에 배치될 수 있다. 제1 및 제2 정렬 배선들(AL1, AL2)의 다층 구조와 관련한 다양한 실시예에 대해서는 후술하기로 한다.
상술한 바와 같이, 제1 및 제2 정렬 배선들(AL1, AL2)을 각각 다층 구조로 형성하게 되면, 상기 제1 및 제2 정렬 배선들(AL1, AL2)의 저항을 효과적으로 줄일 수 있다. 이에 따라, 후속되는 발광 소자들(LD)의 정렬 단계에서, 상기 제1 및 제2 정렬 배선들(AL1, AL2) 각각에서 발생하는 전압 강하를 저감 또는 최소화할 수 있게 된다. 따라서, 상기 발광 소자들(LD)의 정렬하는 단계에서, 각 화소(PXL)의 제1 및 제2 화소 전극들(ELT1, ELT2)에 원하는 정렬 전압을 전달할 수 있게 된다.
또한, 제1 및 제2 정렬 배선들(AL1, AL2)을 각각 다층 구조로 형성하여 저항을 낮추게 되면, 원장 기판(100) 상에 배치된 복수의 셀 영역들(110A) 각각에 원하는 정렬 전압을 균일하게 전달할 수 있게 된다. 이에 따라, 원장 기판(100) 상에서 복수의 셀 영역들(110A)에 대한 발광 소자들(LD)의 정렬 공정을 동시에 진행하면서도 각각의 제1 및 제2 화소 전극들(ELT1, ELT2)의 사이에 발광 소자들(LD)을 효과적으로 정렬할 수 있게 된다. 이에 따라, 발광 표시 장치의 품질 및 제조 효율을 높일 수 있다.
도 1 내지 도 5b를 참조하면, 원장 기판(100)의 각 화소 영역(PXA)에 발광 소자들(LD)을 공급하고, 제1 및 제2 정렬 패드들(AP1, AP2)에 소정의 전압을 인가함에 의해 각각의 화소 영역(PXA)에 전계를 인가 또는 형성할 수 있다. 이에 따라, 상기 발광 소자들(LD)이 해당 화소 영역(PXA)의 제1 및 제2 화소 전극들(ELT1, ELT2)의 사이에 자가 정렬하게 된다.
실시예에 따라, 제1 정렬 패드(AP1)에는 소정의 교류 전압이 인가되고, 제2 정렬 패드(AP2)에는 그라운드 전압이 인가될 수 있다. 또는, 다른 실시예에서는, 제1 정렬 패드(AP1)에 그라운드 전압이 인가되고, 제2 정렬 패드(AP2)에 교류 전압이 인가될 수도 있다.
제1 및 제2 정렬 패드들(AP1, AP2)에 인가된 전압은 각각 제1 및 제2 정렬 배선들(AL1, AL2)을 경유하여 각 화소 영역(PXA)의 제1 및 제2 화소 전극들(ELT1, ELT2)로 전달된다. 이에 따라, 제1 및 제2 화소 전극들(ELT1, ELT2)의 사이에 전계가 형성되면서 각 화소 영역(PXA)에 투입된 발광 소자들(LD)이 제1 및 제2 화소 전극들(ELT1, ELT2)의 사이에 정렬하게 된다.
실시예에 따라, 발광 소자들(LD)은 소정의 용액 내에 분산되어 잉크젯 방식 등을 통해 각 화소 영역(PXA)에 공급될 수 있다. 다만, 발광 소자들(LD)의 공급 방식이 이에 한정되지는 않으며, 이 외에도 다양한 방식을 통해 발광 소자들(LD)을 각각의 화소 영역(PXA)에 공급할 수 있다.
실시예에 따라, 발광 소자들(LD)의 공급 및 정렬 단계는 순차 또는 동시에 진행될 수 있다. 일 예로, 각각의 화소 영역(PXA)에 발광 소자들(LD)을 공급함과 동시에, 해당 화소 영역(PXA)의 제1 및 제2 화소 전극들(ELT1, ELT2)에 소정의 전압을 공급하여 상기 발광 소자들(LD)을 정렬할 수 있다. 또는, 다른 실시예에서는, 각각의 화소 영역(PXA)에 발광 소자들(LD)을 공급한 이후에, 해당 화소 영역(PXA)의 제1 및 제2 화소 전극들(ELT1, ELT2)에 소정의 전압을 공급하여 상기 발광 소자들(LD)을 정렬할 수도 있다. 즉, 본 발명에서 발광 소자들(LD)의 공급 및 정렬 단계의 순서 및/또는 그 방식 등이 특별히 한정되지는 않는다.
도 1 내지 도 5c를 참조하면, 발광 소자들(LD)의 공급 및 정렬이 완료된 이후에는, 각각의 화소(PXL)가 독립적으로 구동할 수 있도록 화소 영역들(PXA)의 사이에서 제1 및/또는 제2 화소 전극들(ELT1, ELT2)을 분리한다. 일 예로, 각 화소(PXL)의 제1 화소 전극(ELT1)이 해당 화소(PXL)의 화소 회로(PXC)에 연결된다고 할 때, 화소 영역들(PXA)의 사이에서 서로 연결되어 있던 제1 화소 전극들(ELT1) 사이의 연결을 끊어줌으로써, 제1 화소 전극들(ELT1)을 화소(PXL) 별로 분리할 수 있다. 또한, 이 경우 각각의 제1 정렬 배선(AL1)은 표시 영역(DA)의 화소들(PXL)과 분리될 수 있다.
한편, 각 화소(PXL)의 나머지 화소 전극, 예컨대 제2 화소 전극들(ELT2)의 경우에는 각각의 셀 영역(110A)별로 동일한 제2 화소 전원선에 공통으로 연결될 수 있다. 따라서, 화소 영역들(PXA)의 사이에서 제2 화소 전극들(ELT2)을 서로 분리하지 않고 연결한 상태로 유지할 수 있다. 또한, 이 경우 각각의 제2 정렬 배선(AL2)은 표시 영역(DA)의 화소들(PXL)과 연결된 상태로 남을 수 있다. 다만, 본 발명이 이에 한정되지는 않으며, 예컨대 다른 실시예에서는 화소 영역들(PXA)의 사이에서 제2 화소 전극들(ELT2)도 서로 분리할 수 있다.
도 1 내지 도 5d를 참조하면, 발광 소자들(LD)의 양단에 각각 제1 및 제2 컨택 전극들(CNE1, CNE2)을 형성하여 상기 발광 소자들(LD)의 양단을 각각 제1 및 제2 화소 전극들(ELT1, ELT2)에 물리적 및/또는 전기적으로 연결한다. 한편, 본 실시예에서는 도 5c에 도시된 바와 같이 화소 영역들(PXA)의 사이에서 제1 및/또는 제2 화소 전극들(ELT1, ELT2)을 분리한 이후, 도 5d에 도시된 바와 같이 각 화소 영역(PXA)에 제1 및 제2 컨택 전극들(CNE1, CNE2)을 형성하였으나, 본 발명이 이에 한정되지는 않는다. 예컨대, 도 5c에 도시된 제1 및/또는 제2 화소 전극들(ELT1, ELT2)의 분리 공정과, 도 5d에 도시된 제1 및 제2 컨택 전극들(CNE1, CNE2)의 형성 공정은 반대의 순서로 진행될 수도 있다. 일 예로, 도 5d에 도시된 제1 및 제2 컨택 전극들(CNE1, CNE2)을 먼저 형성한 이후, 도 5c에 도시된 바와 같이 화소 영역들(PXA)의 사이에서 제1 화소 전극들(ELT1)을 서로 분리할 수도 있다.
도 1 내지 도 5e를 참조하면, 복수의 발광 소자들(LD)을 포함한 표시 소자층의 형성 및 이를 보호하기 위한 보호층(미도시) 등의 형성이 완료된 이후, 스크라이빙 라인(SCL)을 따른 절단 공정을 진행한다. 이에 따라, 원장 기판(100)에 배치된 복수의 셀 영역들(110A)을 개별적으로 분리함으로써, 각각의 발광 표시 패널(110)을 제조할 수 있다.
하나의 원장 기판(100) 상에서 형성된 복수의 발광 표시 패널들(110)이 서로 분리되면, 상기 제1 및 제2 정렬 배선들(AL1, AL2) 각각의 적어도 일단은 단선된 상태로 남을 수 있다. 이러한 제1 및 제2 정렬 배선들(AL1, AL2)은, 개개의 발광 표시 패널(110) 상에서 기판(SUB)의 외곽부에 배치된 외곽 배선부(OLU)의 형태로 남을 수 있다.
도 6 내지 도 20은 각각 본 발명의 일 실시예에 의한 발광 표시 장치의 구조를 나타내는 단면도로서, 구체적으로 도 5e에 도시된 발광 표시 패널(110)의 Ⅰ~Ⅰ'선에 대응되는 단면의 서로 다른 실시예를 도시한 것이다.
먼저 도 1 내지 도 6을 참조하면, 기판(SUB) 상의 표시 영역(DA)에는 화소 회로층(PCL) 및 표시 소자층(LDL)이 순차적으로 배치된다. 예컨대, 화소 회로층(PCL)은 기판(SUB)의 일면 상에 형성되고, 표시 소자층(LDL)은 화소 회로층(PCL)이 형성된 기판(SUB)의 일면 상에 형성될 수 있다.
실시예에 따라, 화소 회로층(PCL)은 표시 영역(DA)에 배치되는 복수의 회로 소자들을 포함한다. 예를 들어, 화소 회로층(PCL)은 각각의 화소 영역(PXA)에 형성되어 각각의 화소 회로(PXC)를 구성하는 복수의 회로 소자들을 포함할 수 있다. 일 예로, 화소 회로층(PCL)은 각각의 화소 영역(PXA)에 배치된 적어도 하나의 트랜지스터(T) 및 스토리지 커패시터(Cst)를 포함할 수 있다.
편의상, 도 6에서는 각각의 제1 화소 전극(ELT1)을 통해 해당 화소(PXL)의 발광 소자(LD)에 연결되는 하나의 트랜지스터(T), 일 예로 도 3의 제6 트랜지스터(T6)만을 도시하였으나, 각각의 화소 회로(PXC)를 구성하는 트랜지스터들, 일 예로 도 3의 제1 내지 제7 트랜지스터(T1 내지 T7)는 실질적으로 동일 또는 유사한 단면 구조를 가질 수 있다. 또한, 본 발명에서, 각 트랜지스터(T)의 구조가 도 6 등에 도시된 실시예에 한정되지는 않는다. 예컨대, 각각의 트랜지스터(T)는 현재 공지된 다양한 단면 구조를 가질 수 있다. 또한, 본 발명의 다른 실시예에서, 각각의 화소 회로(PXC)를 구성하는 복수의 트랜지스터들은 서로 다른 타입 및/또는 구조를 가질 수도 있다.
또한, 화소 회로층(PCL)은 복수의 절연막들을 포함한다. 일 예로, 화소 회로층(PCL)은 기판(SUB)의 일면 상에 순차적으로 적층된 제1, 제2, 제3 및 제4 절연층들(INS1, INS2, INS3, INS4)을 포함할 수 있다. 실시예에 따라, 제1, 제2, 제3 및 제4 절연층들(INS1, INS2, INS3, INS4)은 기판(SUB)과 표시 소자층(LDL)의 사이에 순차적으로 적층될 수 있다. 또한, 화소 회로층(PCL)은 기판(SUB)과 회로 소자들의 사이에 배치된 적어도 한 층의 버퍼층(BFL)을 추가적으로 포함할 수 있다. 실시예에 따라, 제1 내지 제4 절연층들(INS1, INS2, INS3, INS4)과 버퍼층(BFL) 중 적어도 하나는 표시 영역(DA) 및 비표시 영역(NDA)을 포함한 기판(SUB)의 일면 상에 형성될 수 있다.
실시예에 따라, 버퍼층(BFL)은 각각의 트랜지스터(T)에 불순물이 확산되는 것을 방지할 수 있다. 상기 버퍼층(BFL)은 단일층으로 구성될 수 있으나, 적어도 2중층 이상의 다중층으로 구성될 수도 있다. 버퍼층(BFL)이 다중층으로 제공될 경우, 각 층은 동일한 재료로 형성되거나 또는 서로 다른 재료로 형성될 수 있다. 한편, 실시예에 따라서는 버퍼층(BFL)이 생략될 수도 있다.
실시예에 따라, 각각의 트랜지스터(T)는 반도체층(SCL), 게이트 전극(GE), 제1 전극(ET1) 및 제2 전극(ET2)을 포함한다. 한편, 실시예에 따라 도 6에서는 각각의 트랜지스터(T)가 반도체층(SCL)과 별개로 형성된 제1 전극(ET1) 및 제2 전극(ET2)을 구비하는 실시예를 도시하였으나, 본 발명이 이에 한정되지는 않는다. 예컨대, 다른 실시예에서는 각각의 화소 영역(PXA)에 배치되는 적어도 하나의 트랜지스터(T)가 별개의 제1 및/또는 제2 전극들(ET1, ET2)을 구비하는 대신, 상기 제1 및/또는 제2 전극들(ET1, ET2)이 각각의 반도체층(SCL)과 통합되어 구성될 수도 있다.
반도체층(SCL)은 버퍼층(BFL) 상에 배치될 수 있다. 일 예로, 반도체층(SCL)은 버퍼층(BFL)이 형성된 기판(SUB)과 제1 절연막(INS1)의 사이에 배치될 수 있다. 이러한 반도체층(SCL)은 제1 전극(ET1)에 접촉되는 제1 영역과, 제2 전극(ET2)에 접촉되는 제2 영역과, 상기 제1 및 제2 영역들의 사이에 위치된 채널 영역을 포함할 수 있다. 실시예에 따라, 상기 제1 및 제2 영역들 중 하나는 소스 영역이고, 다른 하나는 드레인 영역일 수 있다.
실시예에 따라, 반도체층(SCL)은 폴리 실리콘, 아몰퍼스 실리콘, 산화물 반도체 등으로 이루어진 반도체 패턴일 수 있다. 또한, 반도체층(SCL)의 채널 영역은 불순물이 도핑되지 않는 반도체 패턴으로서 진성 반도체일 수 있고, 상기 반도체층(SCL)의 제1 및 제2 영역들은 각각 소정의 불순물이 도핑된 반도체 패턴일 수 있다.
게이트 전극(GE)은 제1 절연막(INS1)을 사이에 개재하고 반도체층(SCL) 상에 배치될 수 있다. 일 예로, 게이트 전극(GE)은 제1 및 제2 절연막들(INS1, INS2)의 사이에 배치되며, 반도체층(SCL)의 적어도 일 영역과 중첩될 수 있다.
제1 및 제2 전극들(ET1, ET2)은 적어도 한 층의 절연막, 일 예로 복수의 절연막을 사이에 개재하고 반도체층(SCL) 상에 배치될 수 있다. 예를 들어, 제1 및 제2 전극들(ET1, ET2)은 제3 및 제4 절연막들(INS3, INS4)의 사이에 배치될 수 있다. 이러한 제1 및 제2 전극들(ET1, ET2)은 반도체층(SCL)에 전기적으로 연결될 수 있다. 예를 들어, 제1 및 제2 전극들(ET1, ET2) 각각은 제1 내지 제3 절연막들(INS1 내지 INS3)을 관통하는 각각의 컨택홀을 통해 각각 반도체층(SCL)의 제1 영역 및 제2 영역에 접촉될 수 있다.
한편, 실시예에 따라 제1 및 제2 전극들(ET1, ET2) 중 어느 하나는 제4 절연막(INS4)을 관통하는 적어도 하나의 컨택홀에 의해 상기 제4 절연막(INS4)의 상부에 배치된 제1 화소 전극(ELT1)에 전기적으로 연결될 수 있다. 다만, 이는 각 트랜지스터(T1)의 접속 위치 등에 따라 트랜지스터 별로 다를 수 있다.
실시예에 따라, 스토리지 커패시터(Cst)는 서로 다른 층에 이격되어 배치된 제1 및 제2 커패시터 전극들(CSE1, CSE2)을 포함할 수 있다. 일 예로, 제1 커패시터 전극(CSE1)은 제2 및 제3 절연막들(INS2, INS3)의 사이에 배치될 수 있다. 그리고, 제2 커패시터 전극(CST2)은 트랜지스터(T)를 구성하는 적어도 하나의 도전층, 예컨대, 반도체층(SCL), 게이트 전극(GE), 제1 및 제2 전극들(ET1, ET2) 중 적어도 하나와 동일한 층에 배치될 수 있다. 일 예로, 제2 커패시터 전극(CST2)은 트랜지스터(T)의 게이트 전극(GE)과 함께 제1 및 제2 절연막들(INS1, INS2)의 사이에 배치될 수 있다.
한편, 편의상 도 6에서는 제1 및 제2 커패시터 전극들(CSE1, CSE2) 각각을 단일층으로 도시하였으나, 본 발명이 이에 한정되지는 않는다. 예컨대, 제1 및 제2 커패시터 전극들(CSE1, CSE2) 중 적어도 하나는 다중층으로 구성될 수도 있으며, 상기 제1 및 제2 커패시터 전극들(CSE1, CSE2)의 적층 구조 및/또는 그 위치는 다양하게 변경될 수 있다.
실시예에 따라, 표시 소자층(LDL)은 화소 회로층(PCL) 상부의 표시 영역(DA)에 배치되는 복수의 발광 소자들(LD)을 포함할 수 있다. 예컨대, 표시 소자층(LDL)은 각각의 화소 영역(PXA)에서 화소 회로층(PCL)의 상부에 형성되어 각각의 발광 유닛(EMU)을 구성하는 복수의 발광 소자들(LD)을 포함할 수 있다.
편의상, 도 6에서는 하나의 발광 소자(LD)만을 도시하였으나, 실시예에 따라 각 화소 영역(PXA)의 내부에는 복수의 발광 소자들(LD)이 배치될 수 있다. 또한, 각 화소 영역(PXA)에서, 발광 소자들(LD)은 실질적으로 동일한 층에 배치되어, 서로 동일 또는 유사한 단면 구조 및/또는 접속 구조를 가질 수 있다. 또한, 본 발명에서, 각 발광 소자(LD)의 구조 및 배치가 도 6에 도시된 실시예에 한정되지는 않는다. 예컨대, 각각의 발광 소자(LD)는 현재 공지된 다양한 단면 구조 및/또는 접속 구조를 가질 수 있다.
실시예에 따라, 표시 소자층(LDL)은 각각의 화소 영역(PXA)에 배치된 제1 및 제2 화소 전극들(ELT1, ELT2)과, 서로 대응하는 제1 및 제2 화소 전극들(ELT1, ELT2)의 사이에 배치된 발광 소자들(LD)과, 상기 발광 소자들(LD) 각각의 제1 및 제2 단부들(EP1, EP2) 상에 배치된 제1 및 제2 컨택 전극들(CNE1, CNE2)을 포함할 수 있다. 이 외에도 표시 소자층(LDL)은 적어도 하나의 도전막 및/또는 절연막 등을 추가적으로 포함할 수 있다. 일 예로, 표시 소자층(LDL)은 제1 및 제2 격벽들(PW1, PW2), 제1 및 제2 캡핑층들(CPL1, CPL2), 및 제5 내지 제7 절연막들(INS5 내지 INS7) 중 적어도 하나를 더 포함할 수 있다.
실시예에 따라, 화소 회로층(PCL)의 제4 절연막(INS4) 상에는 제1 및 제2 격벽들(PW1, PW2)이 배치될 수 있다. 일 예로, 제1 및 제2 격벽들(PW1, PW2)은 제4 절연막(INS4) 상에 소정 간격 이격되어 배치될 수 있다. 이러한 제1 및 제2 격벽들(PW1, PW2)은 각각의 화소 영역(PXA) 내에서 발광 영역을 구획할 수 있다.
실시예에 따라, 제1 및 제2 격벽들(PW1, PW2) 각각은 무기 재료 또는 유기 재료를 포함하는 절연 물질을 포함할 수 있으나, 제1 및 제2 격벽들(PW1, PW2)의 구성 물질이 이에 한정되지는 않는다. 또한, 제1 및 제2 격벽들(PW1, PW2) 각각은 측면이 소정 각도로 경사진 사다리꼴 형상을 가질 수 있으나, 제1 및 제2 격벽들(PW1, PW2)의 형상이 이에 한정되지는 않는다. 예컨대, 제1 및 제2 격벽들(PW1, PW2) 각각은 반타원, 원형, 사각형 등의 다양한 형상을 가질 수 있다.
실시예에 따라, 제1 및 제2 격벽들(PW1, PW2) 등이 제공된 화소 영역(PXA) 상에는 제1 및 제2 화소 전극들(ELT1, ELT1)과 제1 및 제2 연결 전극들(CNL1, CNL2)이 배치될 수 있다. 일 예로, 제1 및 제2 화소 전극들(ELT1, ELT1)은 제1 및 제2 격벽들(PW1, PW2)이 형성된 기판(SUB) 상에 소정 간격 이격되어 배치될 수 있다. 그리고, 제1 및 제2 연결 전극들(CNL1, CNL2)은 각각 제1 및 제2 화소 전극들(ELT1, ELT1)과 일체로 연결될 수 있다.
실시예에 따라, 제1 화소 전극들(ELT1)은 각각의 제1 격벽(PW1) 상에 배치되고, 제2 화소 전극들(ELT2)은 각각의 제2 격벽(PW2) 상에 배치될 수 있다. 실시예에 따라, 제1 및 제2 화소 전극들(ELT1, ELT2) 중 어느 하나는 애노드 전극일 수 있으며, 나머지 하나는 캐소드 전극일 수 있다.
이러한 제1 및 제2 화소 전극들(ELT1, ELT2)은 각각 제1 및 제2 격벽들(PW1, PW2)의 형상에 대응되는 형상을 가질 수 있다. 일 예로, 제1 화소 전극들(ELT1)은 각각의 제1 격벽(PW1)의 경사도에 대응되는 경사를 가질 수 있고, 제2 화소 전극들(ELT2)은 각각의 제2 격벽(PW2)의 경사도에 대응되는 경사를 가질 수 있다.
또한, 제1 및 제2 화소 전극들(ELT1, ELT2)은 동일 평면 상에 배치될 수 있으며, 동일한 높이를 가질 수 있다. 이와 같이, 제1 및 제2 화소 전극들(ELT1, ELT2)이 동일한 높이를 가지면, 발광 소자들(LD)이 제1 및 제2 화소 전극들(ELT1, ELT2)의 사이에 보다 안정적으로 연결될 수 있다. 다만, 본 발명이 이에 한정되지는 않으며, 제1 및 제2 화소 전극들(ELT1, ELT2)의 형상, 구조 및/또는 상호 배치 관계는 다양하게 변경될 수 있다.
실시예에 따라, 제1 및 제2 화소 전극들(ELT1, ELT2)은 각각 반사 전극으로 구성될 수 있으나, 이에 한정되지는 않는다. 예컨대, 제1 및 제2 화소 전극들(ELT1, ELT2) 각각은 일정한 반사율을 갖는 도전성 재료로 이루어질 수 있다. 일 예로, 제1 및 제2 화소 전극들(ELT1, ELT2)은 Ag, Mg, Al, Pt, Pd, Au, Ni, Nd, Ir, Cr, 이들의 합금과 같은 금속, ITO(indium tin oxide), IZO(indium zinc oxide), ZnO(zinc oxide), ITZO(indium tin zinc oxide)와 같은 도전성 산화물, PEDOT와 같은 도전성 고분자 중 적어도 하나를 포함할 수 있으나, 이에 한정되지는 않는다. 또한, 제1 및 제2 화소 전극들(ELT1, ELT2) 각각은 단일층 또는 다중층으로 구성될 수 있으며, 그 적층 구조가 한정되지는 않는다.
이러한 제1 및 제2 화소 전극들(ELT1, ELT2)은 발광 소자들(LD) 각각의 양 단부들(EP1, EP2)에서 방출되는 광을 화상이 표시되는 방향(일 예로, 정면 방향)으로 진행되게 할 수 있다. 특히, 제1 및 제2 화소 전극들(ELT1, ELT2)이 각각 제1 및 제2 격벽들(PW1, PW2)의 형상에 대응되는 경사를 가지게 되면, 발광 소자들(LD) 각각의 양 단부들(EP1, EP2)에서 출사된 광은 제1 및 제2 화소 전극들(ELT1, ELT2)에 의해 반사되어 정면 방향으로 더욱 진행될 수 있다. 이에 따라, 발광 소자들(LD)에서 출사된 광의 효율이 향상될 수 있다.
또한, 본 발명의 일 실시예에서, 제1 및 제2 격벽들(PW1, PW2)도 반사 부재로 기능할 수도 있다. 일 예로, 제1 및 제2 격벽들(PW1, PW2)은 그 상부에 제공된 제1 및 제2 화소 전극들(ELT1, ELT2)과 함께 발광 소자들(LD) 각각에서 출사된 광의 효율을 향상시키는 반사 부재로 기능할 수 있다.
실시예에 따라, 제1 및 제2 화소 전극들(ELT1, ELT1) 등이 제공된 화소 영역(PXA) 상에는 제1 및 제2 캡핑층들(CPL1, CPL2)이 배치될 수 있다. 일 예로, 제1 캡핑층들(CPL1)은 각각의 제1 화소 전극(ELT1)을 덮도록 상기 제1 화소 전극(ELT1) 상에 배치되고, 제2 캡핑층들(CPL2)은 각각의 제2 화소 전극(ELT2)을 덮도록 상기 제2 화소 전극(ELT2) 상에 배치될 수 있다.
실시예에 따라, 제1 및 제2 캡핑층들(CPL1, CPL2)은 발광 소자들(LD) 각각에서 방출되는 광의 손실을 최소화하기 위하여 IZO와 같은 투명 도전성 재료로 이루어질 수 있다. 다만, 본 발명이 이에 한정되지는 않으며, 제1 및 제2 캡핑층들(CPL1, CPL2)의 구성 물질은 변경될 수 있다.
이러한 제1 및 제2 캡핑층들(CPL1, CPL2)은 발광 표시 장치의 제조 공정 시 발생하는 불량 등으로 인해 제1 및 제2 화소 전극들(ELT1, ELT1)이 손상되는 것을 방지하며, 상기 제1 및 제2 화소 전극들(ELT1, ELT1)과 화소 회로층(PCL) 사이의 접착력을 강화할 수 있다. 다만, 제1 및 제2 캡핑층들(CPL1, CPL2) 중 적어도 하나는 실시예에 따라서는 생략될 수도 있다.
실시예에 따라, 제1 및 제2 캡핑층들(CPL1, CPL2) 등이 제공된 각각의 화소 영역(PXA) 상에는 제1 절연 패턴들(INP1)이 배치될 수 있다. 실시예에 따라, 제1 절연 패턴(INP1)들은 화소 회로층(PCL)과 발광 소자들(LD) 각각의 사이에 배치될 수 있으며, 제1 및 제2 캡핑층들(CPL1, CPL2)의 일 영역을 덮을 수 있다. 각각의 제1 절연 패턴(INP1)은 각각의 발광 소자(LD)를 안정적으로 지지하며 상기 발광 소자(LD)의 이탈을 방지할 수 있다. 실시예에 따라, 제1 절연 패턴들(INP1)은 표시 소자층(LDL)에 형성되는 어느 하나의 절연막과 동시에 형성되거나, 또는 독립적으로 형성될 수 있다.
실시예에 따라, 제1 절연 패턴들(INP1) 등이 제공된 각각의 화소 영역(PXA) 상에는 발광 소자들(LD)이 공급 및 정렬될 수 있다. 예컨대, 발광 소자들(LD)은 제1 및 제2 화소 전극들(ELT1, ELT2)의 사이에 형성된 전계를 통해 자가 정렬하도록 유도되어, 각 화소 영역(PXA)의 제1 및 제2 화소 전극들(ELT1, ELT2) 사이에 배치될 수 있다.
실시예에 따라, 발광 소자들(LD)이 제공된 각각의 화소 영역(PXA) 상에는 상기 발광 소자들(LD) 각각의 상면 일부를 덮는 제2 절연 패턴들(INP2)이 배치될 수 있다. 실시예에 따라, 제2 절연 패턴들(INP2)은 표시 소자층(LDL)에 형성되는 어느 하나의 절연막과 동시에 형성되거나, 또는 독립적으로 형성될 수 있다.
한편, 제1 캡핑층들(CPL1)의 상면 일부에는 제5 절연층(INS5)이 형성될 수 있다. 실시예에 따라, 제5 절연층(INS)은 제1 및 제2 절연 패턴들(INP1, INP2) 중 어느 하나의 절연 패턴을 형성하는 단계에서 상기 어느 하나의 절연 패턴과 동시에 형성되거나, 또는 독립적으로 형성될 수 있다. 또한, 실시예에 따라서는, 제5 절연층(INS)이 생략될 수도 있다.
실시예에 따라, 제2 절연 패턴들(INP2) 및 제5 절연층(INS5) 등이 제공된 각각의 화소 영역(PXA) 상에는 제1 컨택 전극들(CNE1)이 배치될 수 있다. 실시예에 따라, 제1 컨택 전극들(CNE1)은 각각의 제1 캡핑층(CPL1)을 커버하며 상기 제1 캡핑층(CPL1)을 통해 각각의 제1 화소 전극(ELT1)에 전기적으로 연결될 수 있다. 실시예에 따라, 제1 캡핑층들(CPL1)이 생략되는 경우, 제1 컨택 전극들(CNE1)은 각각의 제1 화소 전극(ELT1) 상에 직접 제공되어 상기 제1 화소 전극(ELT1)에 바로 연결될 수도 있다. 또한, 제1 컨택 전극들(CNE1) 각각은 해당 화소 영역(PXA)에 배치된 적어도 하나의 발광 소자(LD)의 제1 단부(EP1)를 커버하며, 상기 적어도 하나의 발광 소자(LD)의 제1 단부(EP1)를 각각의 제1 화소 전극(ELT1)에 연결할 수 있다.
실시예에 따라, 제1 컨택 전극들(CNE1) 등이 제공된 각각의 화소 영역(PXA) 상에는 제6 절연층(INS6)이 배치될 수 있다. 실시예에 따라, 제6 절연층(INS6)은 제1 컨택 전극들(CNE1) 및 제5 절연층(INS5)을 커버하도록 제공될 수 있다.
실시예에 따라, 제6 절연층(INS6) 등이 제공된 각각의 화소 영역(PXA) 상에는 제2 컨택 전극들(CNE2)이 배치될 수 있다. 실시예에 따라, 제2 컨택 전극들(CNE2)은 각각의 제2 캡핑층(CPL2)을 커버하며 상기 제2 캡핑층(CPL2)을 통해 각각의 제2 화소 전극(ELT2)에 전기적으로 연결될 수 있다. 실시예에 따라 제2 캡핑층들(CPL2)이 생략되는 경우, 제2 컨택 전극들(CNE2)은 각각의 제2 화소 전극(ELT2) 상에 직접 제공되어 상기 제2 화소 전극(ELT2)에 바로 연결될 수도 있다. 또한, 제2 컨택 전극들(CNE2) 각각은 해당 화소 영역(PXA)에 배치된 적어도 하나의 발광 소자(LD)의 제2 단부(EP2)를 커버하며, 상기 적어도 하나의 발광 소자(LD)의 제2 단부(EP2)를 각각의 제2 화소 전극(ELT2)에 연결할 수 있다.
실시예에 따라, 제2 컨택 전극들(CNE2) 등이 제공된 각각의 화소 영역(PXA) 상에는 제7 절연층(INS7) 및 오버 코트층(OC) 등이 배치될 수 있다. 실시예에 따라, 제7 절연층(INS7)은 표시 영역(DA) 및 비표시 영역(NDA)을 포함한 기판(SUB)의 일면 상에 제공되고, 오버 코트층(OC)은 상기 제7 절연층(INS7)의 상면을 커버하도록 제공될 수 있다.
한편, 본 발명의 일 실시예에서, 각 셀 영역(110A)의 비표시 영역(NDA) 상에는 제1 및 제2 정렬 배선들(AL1, AL2)이 배치될 수 있다. 제1 및 제2 정렬 배선들(AL1, AL2) 각각은 기판(SUB) 상의의 비표시 영역(NDA)에 배치되며, 각각 다층 구조를 가질 수 있다.
편의상, 도 6에서는 어느 하나의 제1 정렬 배선(AL1)의 단면을 통해 제1 및 제2 정렬 배선들(AL1, AL2)의 단면 구조에 대한 실시예를 포괄적으로 보여주기로 한다. 예컨대, 제1 및 제2 정렬 배선들(AL1, AL2)은 실질적으로 동일 또는 유사한 단면 구조를 가질 수 있다.
다만, 본 발명이 이에 한정되지는 않는다. 예컨대, 다른 실시예에서 제1 및 제2 정렬 배선들(AL1, AL2)은 각각 다층 구조를 가지되, 상기 제1 및 제2 정렬 배선들(AL1, AL2)은 서로 다른 층에 배치된 도전막을 포함할 수 있다. 일 예로, 각각의 제1 정렬 배선(AL1)은 도 6 내지 도 20의 실시예들 중 어느 하나의 실시예에 도시된 단면 구조를 가지고, 각각의 제2 정렬 배선(AL2)은 도 6 내지 도 20의 실시예들 중 다른 하나의 실시예에서 제1 정렬 배선(AL1)의 일 예로 도시된 단면 구조를 가질 수 있다.
실시예에 따라, 제1 및 제2 정렬 배선들(AL1, AL2) 각각은, 메인 배선(MAL)과, 상기 메인 배선(MAL)에 전기적으로 연결되는 적어도 하나의 서브 배선(SUL), 일 예로 제1 서브 배선(SUL1)을 포함할 수 있다.
실시예에 따라, 제1 및 제2 정렬 배선들(AL1, AL2) 각각의 메인 배선(MAL)은 표시 소자층(LDL)의 적어도 하나의 전극과 동일한 층에 배치될 수 있다. 예를 들어, 각각의 메인 배선(MAL)은 제1 및 제2 화소 전극들(ELT1, ELT2) 중 적어도 하나와 동일한 층에 배치될 수 있다. 일 예로, 제1 및 제2 화소 전극들(ELT1, ELT2)은 동일한 공정 단계에서 동일한 층 상에 서로 이격되어 형성되고, 각각의 메인 배선(MAL)은 상기 제1 및 제2 화소 전극들(ELT1, ELT2)을 형성하는 공정 단계에서, 상기 제1 및 제2 화소 전극들(ELT1, ELT2)과 동일한 층에 형성될 수 있다. 이 경우, 각각의 제1 정렬 배선(AL1)을 구성하는 메인 배선(MAL)은 적어도 하나의 셀(110A) 내부에 배치되는 제1 화소 전극들(ELT1)과 일체로 형성되고, 각각의 제2 정렬 배선(AL2)을 구성하는 메인 배선(MAL)은 적어도 하나의 셀(110A) 내부에 배치되는 제2 화소 전극들(ELT2)과 일체로 형성될 수 있다.
또는, 다른 실시예에서, 각각의 메인 배선(MAL)은 제1 및 제2 캡핑층들(CPL1, CPL2)과 제1 및 제2 컨택 전극들(CNE1, CNE2) 중 적어도 하나와 동일한 층에 배치될 수도 있다. 일 예로, 각각의 메인 배선(MAL)은 제1 및 제2 캡핑층들(CPL1, CPL2)을 형성하는 공정 단계에서 상기 제1 및 제2 캡핑층들(CPL1, CPL2)과 동일한 층에 형성되거나, 제1 및 제2 컨택 전극들(CNE1, CNE2)을 형성하는 공정 단계에서 상기 제1 및 제2 컨택 전극들(CNE1, CNE2)과 동일한 층에 형성될 수 있다.
또는, 또 다른 실시예에서, 각각의 메인 배선(MAL)은 제1 및 제2 화소 전극들(ELT1, ELT2), 제1 및 제2 캡핑층들(CPL1, CPL2), 및 제1 및 제2 컨택 전극들(CNE1, CNE2) 중 서로 다른 층에 배치된 복수의 전극들 각각과 동일한 층에 배치된 복수의 도전층들을 포함한 다층 구조로 구성될 수도 있다.
실시예에 따라, 제1 및 제2 정렬 배선들(AL1, AL2) 각각의 서브 배선은 화소 회로층(PCL)에 형성되는 적어도 하나의 전극과 동일한 층에 배치될 수 있다. 일 예로, 제1 및 제2 정렬 배선들(AL1, AL2) 각각의 서브 배선은, 트랜지스터(T)의 제1 전극(ET1)과 함께 제3 및 제4 절연층들(INS3, INS4)의 사이에 배치된 제1 서브 배선(SUL1)을 포함할 수 있다.
또는, 다른 실시예에서, 제1 및 제2 정렬 배선들(AL1, AL2) 각각의 서브 배선은, 도 7에 도시된 바와 같이 제1 커패시터 전극(CSE1)과 함께 제2 및 제3 절연층들(INS2, INS3)의 사이에 배치된 제2 서브 배선(SUL2)을 포함하거나, 도 8에 도시된 바와 같이 트랜지스터(T)의 게이트 전극(GE) 및 제2 커패시터 전극(CSE2)과 함께 제1 및 제2 절연층들(INS1, INS2)의 사이에 배치된 제3 서브 배선(SUL3)을 포함할 수 있다. 또는, 또 다른 실시예에서, 제1 및 제2 정렬 배선들(AL1, AL2) 각각의 서브 배선은, 도 9에 도시된 바와 같이 트랜지스터(T)의 반도체층(SCL)과 함께 기판(SUB) 상의 버퍼층(BFL)과 제1 절연막(INS1)의 사이에 배치된 제4 서브 배선(SUL4)을 포함할 수도 있다.
또한, 실시예에 따라, 제1 및 제2 정렬 배선들(AL1, AL2) 각각의 서브 배선은, 제3 및 제4 절연층들(INS3, INS4)의 사이에 배치된 제1 서브 배선(SUL1)과, 제2 및 제3 절연층들(INS2, INS3)의 사이에 배치된 제2 서브 배선(SUL2)과, 제1 및 제2 절연층들(INS1, INS2)의 사이에 배치된 제3 서브 배선(SUL3)과, 기판(SUB)과 제1 절연막(INS1)의 사이에 배치된 제4 서브 배선(SUL4) 중 적어도 두 개의 서브 배선들을 포함한 다층 구조를 가질 수도 있다.
일 예로, 도 10에 도시된 바와 같이 제1 및 제2 정렬 배선들(AL1, AL2) 각각의 서브 배선(SUL)은, 제1 및 제2 서브 배선들(SUL1, SUL2)을 포함한 다층 구조를 가질 수 있다. 또는, 다른 실시예에서, 제1 및 제2 정렬 배선들(AL1, AL2) 각각의 서브 배선(SUL)은, 도 11에 도시된 바와 같이 제1 및 제3 서브 배선들(SUL1, SUL3)을 포함하거나, 도 12에 도시된 바와 같이 제1 및 제4 서브 배선들(SUL1, SUL4)을 포함하거나, 도 13에 도시된 바와 같이 제2 및 제3 서브 배선들(SUL2, SUL3)을 포함하거나, 도 14에 도시된 바와 같이 제2 및 제4 서브 배선들(SUL2, SUL4)을 포함하거나, 도 15에 도시된 바와 같이 제3 및 제4 서브 배선들(SUL3, SUL4)을 포함한 이중 구조를 가질 수 있다.
또는, 제1 및 제2 정렬 배선들(AL1, AL2) 각각의 서브 배선은, 도 16에 도시된 바와 같이 제1, 제2 및 제3 서브 배선들(SUL1, SUL2, SUL3)을 포함하거나, 도 17에 도시된 바와 같이 제1, 제2 및 제4 서브 배선들(SUL1, SUL2, SUL4)을 포함하거나, 도 18에 도시된 바와 같이 제1, 제3 및 제4 서브 배선들(SUL1, SUL3, SUL4)을 포함하거나, 도 19에 도시된 바와 같이 제2, 제3 및 제4 서브 배선들(SUL2, SUL3, SUL4)을 포함한 삼중 구조를 가질 수 있다.
또는, 제1 및 제2 정렬 배선들(AL1, AL2) 각각의 서브 배선은, 도 20에 도시된 바와 같이 제1, 제2, 제3 및 제4 서브 배선들(SUL1, SUL2, SUL3, SUL4)을 모두 포함한 사중 구조를 가질 수도 있을 것이다.
즉, 본 발명에서, 제1 및 제2 정렬 배선들(AL1, AL2) 각각의 다층 구조는 다양하게 변경될 수 있다. 특히, 상술한 실시예들에서와 같이, 표시 영역(DA)에 형성되는 전극들 중 적어도 일부와 동일한 층에 배치되는 메인 배선(MAL) 및 서브 배선(SUL)을 포함하도록 다층 구조의 제1 및 제2 정렬 배선들(AL1, AL2)을 구성하게 되면, 별도의 마스크 공정을 추가하지 않고도 제1 및 제2 정렬 배선들(AL1, AL2) 각각의 저항을 효과적으로 낮출 수 있다. 이에 따라, 발광 소자들(LD)의 정렬 단계에서 각 화소 영역(PXA)에 배치된 제1 및 제2 화소 전극들(ELT1, ELT2)에 원하는 정렬 전압을 전달할 수 있게 된다. 또한, 이 경우 복수의 발광 표시 패널들(110)을 동시에 제조하기 위한 원장 기판(100) 상에서 각각의 발광 표시 패널(110)을 제조하기 위한 각각의 셀 영역(110A)에 원하는 정렬 전압을 균일하게 전달할 수 있게 된다. 이에 따라, 발광 표시 장치의 각 화소 영역(PXA)에 발광 소자들(LD)을 용이하게 정렬함과 아울러, 발광 소자들(LD)의 정렬 품질을 높이고, 발광 표시 장치의 제조 효율을 높일 수 있다.
도 21은 본 발명의 일 실시예에 의한 발광 표시 장치의 제조 방법을 나타내는 순서도이다. 이하에서는, 도 1 내지 도 20에서 설명한 실시예들과 도 21을 결부하여, 본 발명의 일 실시예에 의한 발광 표시 장치의 제조 방법을 개략적으로 설명하기로 한다.
<ST100>
우선, 발광 표시 장치, 특히 본 발명의 실시예에 의한 발광 표시 패널(110)을 제조하기 위한 기판(SUB)을 준비한다. 실시예에 따라, 기판(SUB)은 복수의 발광 표시 패널들(110)을 동시에 제조하기 위한 원장 기판(100)의 베이스 부재일 수 있으나, 이에 한정되지는 않는다. 예컨대, 다른 실시예에서, 기판(SUB)은 각각의 발광 표시 패널(110)을 개별적으로 제조하기 위한 베이스 부재일 수도 있다.
실시예에 따라, 기판(SUB)에는 적어도 하나의 발광 표시 패널(110)에 대응하는 표시 영역(DA) 및 비표시 영역(NDA)이 정의될 수 있다. 일 예로, 기판(SUB)은 각각의 발광 표시 패널(110)을 제조하기 위한 각각의 셀 영역(110A)을 포함하고, 각각의 셀 영역(110A)은 표시 영역(DA) 및 비표시 영역(NDA)을 포함할 수 있다. 실시예에 따라, 각각의 표시 영역(DA)은 복수의 화소 영역들(PXA)을 포함하고, 각각의 비표시 영역(NDA)은 해당 표시 영역(DA)의 외곽에 배치될 수 있다.
<ST200>
기판(SUB)이 준비되면, 상기 기판(SUB)의 각 표시 영역(DA) 상에 화소 회로층(PCL)을 형성함과 동시에, 상기 기판(SUB)의 비표시 영역(NDA) 상에 제1 및 제2 정렬 배선들(AL1, AL2) 각각의 서브 배선(SUL)을 형성한다. 실시예에 따라, 각각의 서브 배선(SUL)은 화소 회로층(PCL)에 형성되는 적어도 하나의 전극과 동일한 공정 단계에서 동일한 층에 형성될 수 있다. 또한, 각각의 서브 배선(SUL)은 단일층 또는 다중층으로 구성될 수 있다. 즉, 각각의 서브 배선(SUL)을 형성하는 단계는, 화소 회로층(PCL)에 적어도 하나의 전극을 형성함과 동시에, 상기 적어도 하나의 전극과 동일한 층에 적어도 하나의 서브 배선, 일 예로 제1 내지 제4 서브 배선들(SUL1 내지 SUL4) 중 적어도 하나를 형성하는 단계를 포함할 수 있다.
<ST300>
다음으로, 화소 회로층(PCL) 및 제1 및 제2 정렬 배선들(AL1, AL2)의 서브 배선(SUL)이 형성된 기판(SUB) 상에, 제1 및 제2 화소 전극들(ELT1, ELT2)을 형성함과 동시에, 제1 및 제2 정렬 배선들(AL1, AL2) 각각의 메인 배선(MAL)을 형성한다. 실시예에 따라, 제1 및 제2 화소 전극들(ELT1, ELT2)은 각 표시 영역(DA)의 화소 영역들(PXA) 각각에 형성될 수 있다. 그리고, 제1 및 제2 정렬 배선들(AL1, AL2)의 메인 배선들(MAL)은 각각 제1 화소 전극들(ELT1) 및 제2 화소 전극들(ELT2)에 연결될 수 있다. 또한, 제1 및 제2 정렬 배선들(AL1, AL2)의 메인 배선들(MAL)은 상기 제1 및 제2 정렬 배선들(AL1, AL2) 각각의 서브 배선(SUL)에 전기적으로 연결될 수 있다. 일 예로, 각각의 메인 배선(MAL)을 형성하는 단계는, 제1 및 제2 정렬 배선들(AL1, AL2) 각각의 서브 배선(SUL) 상에, 상기 각각의 서브 배선(SUL)과 전기적으로 연결되도록 상기 제1 및 제2 정렬 배선들(AL1, AL2) 각각의 메인 배선(MAL)을 형성하는 단계를 포함할 수 있다.
<ST400>
다음으로, 제1 및 제2 화소 전극들(ELT1, ELT2)과 제1 및 제2 정렬 배선들(AL1, AL2)이 형성된 기판(SUB) 상에, 발광 소자들(LD)을 공급한다. 실시예에 따라, 잉크젯 방식 등을 비롯한 다양한 방식을 이용해 표시 영역(DA)의 각 화소 영역(PXA) 상에 복수의 발광 소자들(LD)을 공급할 수 있다. 또한, 발광 소자들(LD)의 공급과 동시에, 또는 그 이후에, 제1 및 제2 정렬 패드들(AP1, AP2)을 통해 제1 및 제2 정렬 배선들(AL1, AL2)에 전원을 인가함으로써, 상기 제1 및 제2 정렬 배선들(AL1, AL2)에 연결된 제1 및 제2 화소 전극들(ELT1, ELT2)의 사이에 발광 소자들(LD)을 정렬한다.
<ST500>
다음으로, 발광 소자들(LD)이 정렬된 기판(SUB) 상에, 제1 및 제2 컨택 전극들(CNE1, CNE2)을 형성한다. 실시예에 따라, 각각의 제1 컨택 전극(CNE1)은 발광 소자들(LD) 중 적어도 하나의 제1 단부(EP1)를 해당 화소 영역(PXA)에 배치된 제1 화소 전극(ELT1)에 연결할 수 있다. 그리고, 각각의 제2 컨택 전극(CNE2)은 발광 소자들(LD) 중 적어도 하나의 제2 단부(EP2)를 해당 화소 영역(PXA)에 배치된 제2 화소 전극(ELT2)에 연결할 수 있다.
<ST600>
다음으로, 스크라이빙 라인(SCL) 등을 따라 절단 공정을 진행함으로써, 원장 기판(100) 상에서 함께 형성된 발광 표시 패널들(110)을 개별적으로 분리한다. 이후에는, 각각의 발광 표시 패널(110)에 대한 모듈 공정 등을 진행할 수 있다.
본 발명의 기술 사상은 전술한 실시예에 따라 구체적으로 기술되었으나, 상기 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 지식을 가진 자라면 본 발명의 기술 사상의 범위 내에서 다양한 변형 예가 가능함을 이해할 수 있을 것이다.
본 발명의 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라, 특허 청구범위에 의해 정해져야만 할 것이다. 또한, 특허 청구범위의 의미 및 범위, 그리고 그 균등 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
100: 원장 기판 110: 발광 표시 패널
AL1, AL2: 정렬 배선 AP1, AP2: 정렬 패드
CNE1, CNE2: 컨택 전극 CNL1, CNL2: 연결 전극
DA: 표시 영역 ELT1, ELT2: 화소 전극
EMU: 발광 유닛 LD: 발광 소자
LDL: 표시 소자층 MAL: 메인 배선
NDA: 비표시 영역 PCL: 화소 회로층
PXA: 화소 영역 PXC: 화소 회로
PXL: 화소 SUL: 서브 배선

Claims (17)

  1. 복수의 화소 영역들을 포함하는 표시 영역과, 상기 표시 영역의 외곽에 배치되는 비표시 영역을 포함하는 기판;
    상기 표시 영역에 배치되는 복수의 회로 소자들을 포함하는 화소 회로층;
    상기 화소 회로층 상부의 상기 표시 영역에 배치되는 제1 화소 전극, 제2 화소 전극, 및 상기 제1 화소 전극과 상기 제2 화소 전극 사이에 배치된 복수의 발광 소자들을 포함하는 표시 소자층; 및
    상기 비표시 영역에 배치되며, 각각 다층 구조를 가지는 제1 정렬 배선 및 제2 정렬 배선을 포함하며,
    상기 제1 및 제2 정렬 배선들 각각은,
    상기 제1 화소 전극 및 상기 제2 화소 전극과 동일한 층에 배치되는 메인 배선; 및
    상기 메인 배선에 전기적으로 연결되며 상기 화소 회로층에 배치된 적어도 하나의 전극과 동일한 층에 배치되는 적어도 하나의 서브 배선을 포함하고,
    상기 제1 화소 전극과 상기 제2 화소 전극은 평면 상에서 볼 때 서로 이격되는, 발광 표시 장치.
  2. 제1항에 있어서,
    상기 제1 및 제2 정렬 배선들은, 상기 표시 영역을 사이에 두고 상기 기판의 서로 다른 단부에 마주하여 배치되는 발광 표시 장치.
  3. 제1항에 있어서,
    상기 제1 정렬 배선은 상기 표시 영역의 화소들과 분리되고,
    상기 제2 정렬 배선은 상기 표시 영역의 화소들과 연결된 발광 표시 장치.
  4. 삭제
  5. 삭제
  6. 제1항에 있어서,
    상기 발광 소자들의 제1 단부는 해당 화소의 제1 화소 전극에 전기적으로 연결되고, 상기 발광 소자들의 제2 단부는 해당 화소의 제2 화소 전극에 전기적으로 연결되는 발광 표시 장치.
  7. 제6항에 있어서,
    상기 표시 소자층은,
    상기 발광 소자들의 제1 단부 상에 배치되어 상기 발광 소자들의 제1 단부를 각각의 제1 화소 전극에 연결하는 제1 컨택 전극들; 및
    상기 발광 소자들의 제2 단부 상에 배치되어 상기 발광 소자들의 제2 단부를 각각의 제2 화소 전극에 연결하는 제2 컨택 전극들을 더 포함하는 발광 표시 장치.
  8. 제1항에 있어서,
    상기 발광 소자들 각각은,
    제1 도전성 도펀트가 도핑된 제1 도전성 반도체층;
    제2 도전성 도펀트가 도핑된 제2 도전성 반도체층; 및
    상기 제1 도전성 반도체층과 상기 제2 도전성 반도체층의 사이에 제공된 활성층을 포함하는 발광 표시 장치.
  9. 제8항에 있어서,
    상기 발광 소자들 각각은 마이크로 스케일 또는 나노 스케일의 크기를 가진 막대형 발광 다이오드인 발광 표시 장치.
  10. 제1항에 있어서,
    상기 기판과 상기 표시 소자층의 사이에 순차적으로 적층된 제1 절연층, 제2 절연층, 제3 절연층 및 제4 절연층을 더 포함하는 발광 표시 장치.
  11. 제10항에 있어서,
    상기 화소 회로층은, 상기 표시 영역의 각 화소 영역에 배치된 트랜지스터를 포함하며,
    상기 트랜지스터는,
    상기 기판과 상기 제1 절연층의 사이에 배치된 반도체층;
    상기 제1 절연층 및 상기 제2 절연층의 사이에 배치되며 상기 반도체층의 적어도 일 영역과 중첩되는 게이트 전극; 및
    상기 제3 절연층 및 상기 제4 절연층의 사이에 배치되며 상기 반도체층에 전기적으로 연결되는 제1 전극을 포함하는 발광 표시 장치.
  12. 제11항에 있어서,
    상기 화소 회로층은, 상기 표시 영역의 각 화소 영역에 배치된 커패시터를 더 포함하며,
    상기 커패시터는,
    상기 제2 절연층 및 상기 제3 절연층의 사이에 배치되는 제1 커패시터 전극; 및
    상기 반도체층, 상기 게이트 전극 및 상기 제1 전극 중 적어도 하나와 동일한 층에 배치되는 제2 커패시터 전극을 포함하는 발광 표시 장치.
  13. 제11항에 있어서,
    상기 적어도 하나의 서브 배선은,
    상기 제3 절연층 및 상기 제4 절연층의 사이에 배치된 제1 서브 배선;
    상기 제2 절연층 및 상기 제3 절연층의 사이에 배치된 제2 서브 배선;
    상기 제1 절연층 및 상기 제2 절연층의 사이에 배치된 제3 서브 배선; 및
    상기 기판과 상기 제1 절연층의 사이에 배치된 제4 서브 배선; 중 적어도 하나를 포함하는 발광 표시 장치.
  14. 제13항에 있어서,
    상기 적어도 하나의 서브 배선은, 상기 제1 내지 제4 서브 배선들 중 적어도 두 개의 서브 배선들을 포함한 다층 구조를 가지는 발광 표시 장치.
  15. 화소 영역들을 포함하는 표시 영역 및 비표시 영역을 포함한 기판을 준비하는 단계;
    상기 기판의 표시 영역 상에 화소 회로층을 형성함과 동시에, 상기 기판의 비표시 영역 상에 제1 정렬 배선 및 제2 정렬 배선 각각의 서브 배선을 형성하는 단계;
    상기 화소 영역들 각각에 제1 화소 전극 및 제2 화소 전극을 형성함과 동시에, 상기 기판의 비표시 영역 상에 상기 제1 정렬 배선 및 상기 제2 정렬 배선 각각의 메인 배선을 형성하는 단계;
    상기 화소 영역들 각각에 복수의 발광 소자들을 공급하고, 상기 제1 정렬 배선 및 상기 제2 정렬 배선에 전원을 인가하여 상기 발광 소자들을 정렬하는 단계; 및
    상기 발광 소자들 각각의 제1 단부 및 제2 단부를 각각 상기 제1 화소 전극 및 상기 제2 화소 전극에 연결하는 제1 컨택 전극 및 제2 컨택 전극을 형성하는 단계를 포함하는 발광 표시 장치의 제조 방법.
  16. 제15항에 있어서,
    상기 서브 배선을 형성하는 단계는, 상기 화소 회로층에 적어도 하나의 전극을 형성함과 동시에, 상기 적어도 하나의 전극과 동일한 층에 적어도 하나의 서브 배선을 형성하는 단계를 포함하는 발광 표시 장치의 제조 방법.
  17. 제15항에 있어서,
    상기 메인 배선을 형성하는 단계는, 상기 제1 및 제2 정렬 배선들 각각의 서브 배선 상에, 상기 각각의 서브 배선과 전기적으로 연결되도록 상기 제1 및 제2 정렬 배선들 각각의 메인 배선을 형성하는 단계를 포함하는 발광 표시 장치의 제조 방법.
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