KR102413716B1 - 표시패널 - Google Patents

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KR102413716B1
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송승기
유찬솔
하진주
김준형
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삼성디스플레이 주식회사
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Abstract

표시패널은 표시영역 및 비표시영역을 포함하는 제1 베이스 기판, 상기 제1 베이스 기판과 마주하며 이격된 제2 베이스 기판, 상기 제2 베이스 기판 상에 배치된 절연층과 상기 제1 베이스 기판 사이에 배치되고, 상기 절연층과 접촉하는 제1 절연구조물, 상기 제1 베이스 기판의 측면과 정렬된 측면을 갖고, 상기 제1 베이스 기판 상에 배치된 신호라인, 상기 신호라인에 중첩하고, 상기 제1 절연구조물와 접촉하며, 상기 제1 베이스 기판의 상기 측면과 정렬된 측면을 갖는 제2 절연구조물을 포함한다. 접속패드는 상기 제1 베이스 기판의 상기 측면, 상기 신호라인의 상기 측면, 및 상기 제2 절연구조물의 상기 측면에 접촉한다. 상기 제2 절연구조물은 상기 표시영역에 비-중첩한 유기패턴을 포함한다.

Description

표시패널{DISPLAY PANEL}
본 발명은 표시패널에 관한 것으로, 좀 더 상세히는 견고한 구조의 표시패널에 관한 것이다.
일반적으로, 표시패널이 제조된 후 표시패널에 회로기판을 연결한다. 예컨대, TAB(Tape Automated Bonding) 실장 방식은 이방성 도전 필름(ACF: Anisotropic Conductive Film)을 이용하여 회로기판을 표시패널에 본딩한다.
최근 들어 베젤영역(또는 비표시영역)을 감소시키기 위한 표시패널의 설계안들이 다양히 연구되고 있다.
본 발명은 회로기판과 신호라인의 전기적 연결 특성이 양호한 표시패널을 제공하는 것을 목적으로 한다.
본 발명의 일 실시예에 따른 표시패널은 제1 베이스 기판, 제2 베이스 기판, 절연층, 제1 절연구조물, 화소, 신호라인, 제2 절연구조물, 및 접속패드를 포함한다. 상기 제1 베이스 기판은 표시영역 및 비표시영역을 포함한다. 상기 제2 베이스 기판은 상기 제1 베이스 기판과 마주하며 이격된다. 상기 절연층은 상기 제1 베이스 기판과 상기 제2 베이스 기판 사이에 배치된다. 상기 제1 절연구조물은 상기 절연층과 상기 제1 베이스 기판 사이에 배치되고, 상기 절연층과 접촉한다. 상기 화소는 상기 제1 베이스 기판과 상기 제2 베이스 기판 사이에 배치되고, 상기 표시영역에 중첩한다. 상기 신호라인은 상기 제1 베이스 기판의 측면과 실질적으로 정렬된 측면을 갖고, 상기 제1 베이스 기판 상에 배치된다. 상기 제2 절연구조물은 상기 신호라인에 중첩하고, 상기 제1 절연구조물과 접촉하며, 상기 제1 베이스 기판의 상기 측면과 실질적으로 정렬된 측면을 갖는다. 상기 접속패드는 상기 제1 베이스 기판의 상기 측면, 상기 신호라인의 상기 측면, 및 상기 제2 절연구조물의 상기 측면에 접촉하는 접속패드를 포함한다. 상기 제2 절연구조물은 상기 표시영역에 비-중첩한 유기패턴을 포함한다.
상기 제2 절연구조물은, 상기 유기패턴 상에 배치된 무기층을 더 포함할 수 있다.
상기 화소는, 제1 전극, 상기 제1 전극과 절연된 제2 전극, 상기 제1 전극에 전기적으로 연결되는 박막 트랜지스터, 및 상기 제1 전극과 상기 제2 전극 사이에 형성되는 전계에 의해 제어되는 액정층을 포함할 수 있다.
상기 박막 트랜지스터 중첩하는 스페이서를 더 포함하고, 상기 제1 전극과 상기 제2 전극은 서로 중첩하고, 상기 제1 베이스 기판의 두께방향으로 이격되어 배치되며 상기 무기층은 상기 박막 트랜지스터에 중첩하도록 연장되고, 상기 제2 전극은 상기 박막 트랜지스터에 중첩한다. 상기 스페이서는 상기 무기층의 상기 박막 트랜지스터 중첩하는 부분과 상기 제2 전극의 상기 박막 트랜지스터 중첩하는 부분 사이에 배치된다.
상기 제1 절연구조물과 상기 스페이서는 동일한 물질을 포함할 수 있다.
상기 제1 베이스 기판과 상기 제1 전극 사이에 배치되고, 상기 제1 전극과 중첩하는 컬러필터를 더 포함할 수 있다.
상기 무기층은 상기 컬러필터와 중첩하도록 연장되고, 상기 무기층은 상기 컬러필터에 접촉할 수 있다.
상기 유기패턴은 상기 컬러필터와 동일한 물질을 포함할 수 있다.
상기 신호라인은 상기 박막 트랜지스터의 제어전극과 동일한 층 상에 배치될 수 있다.
상기 제2 절연구조물의 상기 유기패턴과 이격된 밀봉구조물을 더 포함하고, 상기 밀봉구조물은 상기 액정층을 에워싸을 수 있다.
상기 신호라인 및 상기 제2 절연구조물과 중첩하는 플로팅 전극을 더 포함하고, 상기 플로팅 전극은 상기 신호라인 및 상기 제2 절연구조물의 상기 유기패턴 사이에 배치될 수 있다.
상기 플로팅 전극은 상기 박막 트랜지스터의 입력전극과 동일한 층 상에 배치될 수 있다.
상기 접속패드와 전기적으로 연결되는 회로기판을 더 포함할 수 있다.
상기 화소는, 제1 전극, 상기 제1 전극과 절연된 제2 전극, 상기 제1 전극에 전기적으로 연결되는 박막 트랜지스터 및 상기 제1 전극과 상기 제2 전극 사이에 배치된 발광층을 포함할 수 있다.
상기 신호라인은 구리를 포함하고, 상기 접속패드는 실버 페이스트를 포함할 수 있다.
본 발명의 일 실시예에 따른 표시패널은 제1 베이스 기판, 제2 베이스 기판, 액정층, 전극들, 밀봉구조물, 절연구조물, 신호라인, 및 접속패드를 포함한다. 상기 액정층은 상기 제1 베이스 기판과 상기 제2 베이스 기판 사이에 배치된다. 상기 밀봉구조물은 상기 제1 베이스 기판과 상기 제2 베이스 기판 사이에 배치되어 상기 액정층을 에워싼다. 상기 절연구조물은 상기 제1 베이스 기판과 상기 제2 베이스 기판 사이에 배치되고, 상기 밀봉구조물의 외측에 배치되고, 상기 제1 베이스 기판의 측면과 실질적으로 정렬된 측면을 갖고, 상기 밀봉구조물과 적층구조가 다르다. 상기 신호라인은 상기 제1 베이스 기판의 상기 측면과 실질적으로 정렬된 측면을 갖고, 상기 제1 베이스 기판 상에 배치되고, 상기 절연구조물과 중첩한다. 상기 접속패드는 상기 제1 베이스 기판의 상기 측면, 상기 신호라인의 상기 측면, 및 상기 절연구조물의 상기 측면에 접촉한다.
상기 절연구조물은 상기 밀봉구조물을 에워싼다.
상기 밀봉구조물은 단층 구조를 갖고, 상기 절연구조물은 적어도 적층된 2층의 유기층들을 포함할 수 있다.
상기 절연구조물은 상기 2층의 유기층들 사이에 배치된 무기층을 더 포함할 수 있다.
서로 이격된 제1 전극과 제2 전극을 포함하고, 상기 액정층은 상기 제1 전극과 상기 제2 전극 사이에 배치되고, 상기 밀봉구조물은 상기 제1 전극과 상기 제2 전극 중 어느 하나에 접촉하고, 상기 절연구조물은 상기 제1 전극 및 상기 제2 전극과 이격될 수 있다.
상술한 바에 따르면, 접속패드가 표시패널의 측면에 배치됨으로써 회로기판이 표시패널의 측면에서 접속될 수 있다. 회로기판과 표시패널의 접속영역이 측면 상에 정의됨으로써 비표시영역의 면적이 감소될 수 있다.
절연구조물이 표시패널의 측면 및 신호라인의 측면과 실질적으로 정렬됨으로써 그라인딩 공정과 같은 제조공정에서 신호라인이 손상/변형되는 것을 방지할 수 있다. 신호라인의 측면에 정의된 접촉면적이 확보됨으로써 회로기판과 표시패널의 접촉 저항이 감소될 수 있다.
도 1은 본 발명의 실시예에 따른 표시장치의 사시도이다.
도 2는 본 발명의 실시예에 따른 표시장치의 평면도이다.
도 3은 본 발명의 실시예에 따른 표시패널의 표시영역의 사시도이다.
도 4는 본 발명의 실시예에 따른 표시패널의 비표시영역의 사시도이다.
도 5는 본 발명의 실시예에 따른 화소의 등가회로도이다.
도 6a 내지 도 6c는 본 발명의 실시예에 따른 표시패널의 표시영역의 단면도이다.
도 7은 본 발명의 실시예에 따른 표시패널의 비표시영역의 단면도이다.
도 8은 본 발명의 실시예에 따른 표시패널의 비표시영역의 단면 사진이다.
도 9a는 본 발명의 실시예에 따른 표시패널의 제조방법에 이용되는 작업패널의 평면도이다.
도 9b는 본 발명의 실시예에 따른 표시패널의 제조방법에 이용되는 작업패널의 단면도이다.
도 9c는 도 10b에 도시된 작업패널로부터 절단된 예비 표시패널의 단면도이다.
도 9d는 비교예에 따른 표시패널의 단면도이다.
도 10은 본 발명의 실시예에 따른 표시패널의 비표시영역의 단면도이다.
도 11은 본 발명의 실시예에 따른 화소의 등가회로도이다.
도 12는 본 발명의 실시예에 따른 표시패널의 표시영역의 단면도이다.
도 13은 본 발명의 실시예에 따른 표시패널의 비표시영역의 단면도이다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용하였다. 첨부된 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 위하여 실제보다 확대 또는 축소하여 도시한 것이다. 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들 의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
도 1은 본 발명의 실시예에 따른 표시장치(DD)의 사시도이다. 도 2는 본 발명의 실시예에 따른 표시장치(DD)의 평면도이다. 도 3은 본 발명의 실시예에 따른 표시패널(DP)의 표시영역(DA)의 사시도이다. 도 4는 본 발명의 실시예에 따른 표시패널(DP)의 비표시영역(NDA)의 사시도이다.
도 1 및 도 2를 참조하면, 표시장치(DD)는 표시패널(DP), 게이트 구동유닛(GDC), 데이터 구동유닛(DDC), 메인회로기판(PB) 및 신호제어부(SC)를 포함한다. 별도로 도시하지 않았으나, 표시장치(DD)는 샤시부재 또는 몰딩부재를 더 포함할 수 있고, 표시패널(DP)의 종류에 따라 백라이트 유닛을 더 포함할 수 있다.
표시패널(DP)은 액정 표시 패널(liqid crystal display panel), 플라즈마 표시 패널(plasma display panel), 전기영동 표시 패널(electrophoretic display panel), MEMS 표시 패널(microelectromechanical system display panel) 및 일렉트로웨팅 표시 패널(electrowetting display panel) 중 어느 하나 일 수 있고, 특별히 제한되지 않는다.
표시패널(DP)은 제1 표시기판(100) 및 제1 표시기판(100) 상에 배치된 제2 표시기판(200)을 포함할 수 있다. 도 1에 도시되지 않았으나, 제1 표시기판(100)과 제2 표시기판(200) 사이에는 소정의 갭이 형성될 수 있다.
도 1에 도시된 것과 같이, 표시패널(DP)은 표시면(DP-IS)을 통해 이미지를 표시할 수 있다. 표시면(DP-IS)은 제1 방향축(DR1) 및 제2 방향축(DR2)이 정의하는 면과 평행한다. 표시면(DP-IS)은 표시영역(DA)과 비표시영역(NDA)을 포함할 수 있다. 비표시영역(NDA)은 표시면(DP-IS)의 테두리를 따라 정의되고, 표시영역(DA)을 에워싸을수 있다.
표시면(DP-IS)의 법선 방향, 즉 표시패널(DP)의 두께 방향은 제3 방향축(DR3)이 지시한다. 이하에서 설명되는 각 층들 또는 유닛들의 전면(또는 상면)과 배면(또는 하면)은 제3 방향축(DR3)에 의해 구분된다. 그러나, 본 실시예에서 도시된 제1 내지 제3 방향축들(DR1, DR2, DR3)은 예시에 불과하고 제1 내지 제3 방향축들(DR1, DR2, DR3)이 지시하는 방향들은 상대적인 개념으로서 다른 방향들로 변환될 수 있다. 이하, 제1 내지 제3 방향들은 제1 내지 제3 방향축들(DR1, DR2, DR3) 각각 이 지시하는 방향으로써 동일한 도면 부호를 참조한다.
본 발명의 일 실시예에서 평면형 표시면을 구비한 표시패널(DP)을 도시하였으나, 이에 제한되지 않는다. 표시장치(DD)는 곡면형 표시면 또는 입체형 표시면을 포함할 수도 있다. 입체형 표시면은 서로 다른 방향을 지시하는 복수 개의 표시영역들을 포함할 수도 있다.
게이트 구동유닛(GDC)과 데이터 구동유닛(DDC) 각각은 회로기판(GCB, DCB)과 구동칩(GC, DC)을 포함할 수 있다. 회로기판(GCB, DCB)은 절연층과 도전층이 적층된 구조를 갖는다. 도전층은 복수 개의 신호라인들을 포함할 수 있다. 게이트 구동유닛(GDC)과 데이터 구동유닛(DDC)은 표시패널(DP)의 신호라인과 전기적으로 접속되기 위해 표시패널(DP)의 측면에 결합될 수 있다. 게이트 구동유닛(GDC)과 데이터 구동유닛(DDC)이 표시패널(DP)의 측면에 결합됨으로써 비표시영역(NDA)이 축소될 수 있다.
게이트 구동유닛(GDC)과 데이터 구동유닛(DDC)이 표시패널(DP)의 서로 다른 측면에 결합된 것으로 도시하였으나, 본 발명의 일 실시예에서 어느 하나는 생략될 수 있다. 게이트 구동유닛(GDC)과 데이터 구동유닛(DDC)은 서로 동일한 측면에 배치되거나, 게이트 구동유닛(GDC)은 OSG(oxide silicon gate driver circuit) 또는 ASG(amorphose silicon gate driver circuit) 공정을 통해 표시패널(DP)에 집적화될 수 있다.
메인회로기판(PB)은 데이터 구동유닛(DDC)의 회로기판(DCB)과 연결될 수 있다. 이방성 도전 필름(ACF) 또는 솔더볼 등을 통해서 전기적으로 접속될 수 있다. 신호 제어부(SC)는 메인 회로기판(PB)에 실장될 수 있다. 신호 제어부(SC)는 외부의 그래픽 제어부(미 도시)로부터 영상 데이터 및 제어신호를 수신한다. 신호 제어부(SC)는 게이트 구동유닛(GDC) 및 데이터 구동유닛(DDC)에 제어신호를 제공할 수 있다.
본 발명의 일 실시예에서 게이트 구동유닛(GDC)의 회로기판(GCB)과 연결되는 메인회로기판을 더 포함할 수도 있다. 본 발명의 일 실시예에서 데이터 구동유닛(DDC)의 구동칩(DC)은 메인회로기판(PB)에 실장될 수도 있다.
도 2는 표시패널(DP)에 포함된 신호라인들(GL1~GLn, DL1~DLm, PL-G, PL-D) 및 화소들(PX11~PXnm)의 평면상 배치관계를 도시하였다. 신호라인들(GL1~GLn, DL1~DLm, PL-G, PL-D)은 복수 개의 게이트 라인들(GL1~GLn), 복수 개의 데이터 라인들(DL1~DLm) 및 보조 신호라인들(PL-G, PL-D)을 포함할 수 있다.
복수 개의 게이트 라인들(GL1~GLn) 은 제1 방향(DR1)으로 연장되고 제2 방향(DR2)으로 나열되고, 복수 개의 데이터 라인들(DL1~DLm)은 복수 개의 게이트 라인들(GL1~GLn)과 절연 교차한다.
복수 개의 게이트 라인들(GL1~GLn)과 복수 개의 데이터 라인들(DL1~DLm)은 표시영역(DA)에 중첩하게 배치된다. 보조 신호라인들(PL-G, PL-D)은 비표시영역(NDA)에 중첩하게 배치되고, 복수 개의 게이트 라인들(GL1~GLn)과 복수 개의 데이터 라인들(DL1~DLm)에 연결된다.
복수 개의 게이트 라인들(GL1~GLn)에 연결되는 제1 보조 신호라인들(PL-G)은 복수 개의 게이트 라인들(GL1~GLn)과 동일한 층 상에 배치되고 일체의 형상을 이룰 수 있다. 데이터 라인들(DL1~DLm)에 연결되는 제2 보조 신호라인들(PL-D)은 복수 개의 데이터 라인들(DL1~DLm)과 다른 층 상에 배치될 수 있다. 데이터 라인들(DL1~DLm)과 제2 보조 신호라인들(PL-D) 사이에 배치된 적어도 하나의 절연층을 관통하는 컨택홀(CH)을 통해 데이터 라인들(DL1~DLm)과 제2 보조 신호라인들(PL-D) 중 대응하는 신호라인들이 전기적으로 연결될 수 있다.
본 발명의 일 실시예에서 컨택홀(CH)은 생략되고 데이터 라인들(DL1~DLm)과 제2 보조 신호라인들(PL-D)은 동일한 층 상에 배치될 수도 있다. 본 실시예에서 복수 개의 게이트 라인들(GL1~GLn)과 제1 보조 신호라인들(PL-G)이 구분되는 것으로 설명하였으나, 서로 연결된 게이트 라인과 제1 보조 신호라인은 하나의 신호라인으로 정의될 수도 있다. 이때 서로 연결된 게이트 라인과 제1 보조 신호라인은 하나의 신호라인의 서로 다른 부분으로 정의될 수 있다.
신호라인들(GL1~GLn, DL1~DLm, PL-G, PL-D)은 미 도시된 또 다른 신호라인들을 더 포함할 수도 있다. 예컨대, 복수 개의 게이트 구동유닛들(GDC)을 전기적으로 연결하기 위한 신호라인 및 복수 개의 게이트 구동유닛들(GDC)과 메인회로기판(PB)를 연결하기 위한 신호라인을 더 포함할 수 있다.
화소들(PX11~PXnm) 각각은 복수 개의 게이트 라인들(GL1~GLn) 중 대응하는 게이트 라인과 복수 개의 데이터 라인들(DL1~DLm) 중 대응하는 데이터 라인에 연결된다. 화소들(PX11~PXnm) 각각은 화소 구동회로 및 표시소자를 포함할 수 있다.
매트릭스 형태의 화소들(PX11~PXnm)을 예시적으로 도시하였으나, 이에 제한되지 않는다. 화소들(PX11~PXnm)은 펜타일 형태로 배치될 수 있다.
도 3은 표시영역(DA)의 중심부분을 부분적으로 도시하였다. 표시영역(DA)은 화소영역들(PXA)과 주변영역(NPXA)을 포함할 수 있다. 주변영역(NPXA)은 화소영역들(PXA)을 에워싸고, 화소영역들(PXA)의 경계영역에 해당할 수 있다. 화소영역들(PXA)은 화소들(PX11~PXnm)과 동일한 형태로 배열될 수 있다.
화소영역들(PXA)은 실질적으로 컬러를 표시하는 영역으로, 투과형 표시패널에서는 투과영역에 대응하고, 발광형 표시패널에서는 발광영역에 대응할 수 있다. 화소영역들(PXA)은 표시하는 컬러에 따라 복수 개의 그룹들로 구분될 수 있다. 즉, 화소영역들(PXA)은 주요색(primary color) 중 하나를 표시할 수 있다. 주요색은 레드, 그린, 블루, 및 화이트를 포함할 수 있다.
제1 표시기판(100)과 제2 표시기판(200) 사이에 소정의 갭(GP)이 정의된다. 도 2를 참조하여 설명한 신호라인들(GL1~GLn, DL1~DLm, PL-G, PL-D)은 제1 표시기판(100)과 제2 표시기판(200) 중 어느 하나에 포함될 수 있다. 화소들(PX11~PXnm)은 제1 표시기판(100)과 제2 표시기판(200) 중 어느 하나에 포함되거나, 화소들(PX11~PXnm)의 일부 구성은 제1 표시기판(100)에 포함되고, 화소들(PX11~PXnm)의 다른 일부 구성은 제2 표시기판(200)에 포함될 수 있다. 화소들(PX11~PXnm)은 제1 표시기판(100)의 베이스 기판과 제2 표시기판(200)의 베이스 기판 사이에 배치된다.
도 4는 게이트 구동유닛(GDC)과 데이터 구동유닛(DDC)이 접속될 수 있는 비표시영역(NDA)의 일부분을 도시하였다. 도 4에는 제2 보조 신호라인들(PL-D)이 배치된 일부분을 도시하였다.
표시패널(DP)의 측면에 실질적으로 정렬된 측면을 갖는 절연구조물(IS)이 제2 보조 신호라인들(PL-D)과 중첩하게 배치된다. 절연구조물(IS)은 다층구조를 가질수 있다. 도 4에는 2층 구조의 절연구조물(IS)을 예시적으로 도시하였다. 절연구조물(IS)의 제1 절연구조물(IS1)과 절연구조물의 제2 절연구조물(IS2) 중 어느 하나는 제1 표시기판(100)과 제2 표시기판(200) 주 어느 하나의 일부를 구성할 수 있다.
일부만 도시하였으나, 절연구조물(IS)은 평면상에서 표시패널(DP)의 에지를 따라 연장될 수 있고, 폐라인을 이룰 수 있다.
제1 표시기판(100)과 제2 표시기판(200) 사이에는 밀봉구조물(SS)이 더 배치될 수 있다. 밀봉구조물(SS)은 절연구조물(IS)보다 내측에, 즉 표시영역(DA)에 더 인접하게, 배치된다. 밀봉구조물(SS)은 갭(GP)을 에워싸을 수 있다. 즉, 제1 표시기판(100), 제2 표시기판(200), 밀봉구조물(SS)은 밀폐된 소정의 공간을 정의할 수 있다.
밀봉구조물(SS)은 절연구조물(IS)과 다른 층 구조를 가질 수 있다. 밀봉구조물(SS)은 단층구조를 가질 수 있다. 밀봉구조물(SS)은 광경화성 유기재료, 열경화성 유기재료를 포함하거나, 유리 플릿 실링재를 포함할 수 있다.
도 5는 본 발명의 실시예에 따른 화소(PXij)의 등가회로도이다. 도 6a 내지 도 6c는 본 발명의 실시예에 따른 표시패널(DP)의 표시영역(DA)의 단면도이다. 도 7은 본 발명의 실시예에 따른 표시패널(DP)의 비표시영역(NDA)의 단면도이다. 도 8은 본 발명의 실시예에 따른 표시패널(DP)의 비표시영역(NDA)의 단면 사진이다.
도 5 내지 도 8은 표시패널(DP)의 일 예로써 액정표시패널을 도시하였다. 도 5에는 i번째 게이트라인(GLi)과 j번째 데이터라인(DLj)에 연결된 화소(PXij)를 예시적으로 도시하였다.
화소(PXij)는 박막 트랜지스터(TR, 이하 트랜지스터), 액정 커패시터(Clc), 및 스토리지 커패시터(Cst)를 포함할 수 있다. 액정 커패시터(Clc)는 표시소자에 대응하고, 트랜지스터(TR) 및 스토리지 커패시터(Cst)는 화소 구동회로일 수 있다. 액정표시패널의 동작 모드에 따라 트랜지스터(TR)와 스토리지 커패시터(Cst)의 개수는 변경될 수 있다.
액정 커패시터(Clc)는 트랜지스터(TR)로부터 출력된 화소 전압을 충전한다. 액정 커패시터(Clc)에 충전된 전하량에 따라 액정층(LCL)에 포함된 액정 방향자의 배열이 변화된다. 다시 말해 액정 방향자는 액정 커패시터의 2개의 전극 사이에 형성되는 전계에 의해 제어된다. 액정 방향자의 배열에 따라 액정층으로 입사된 광은 투과되거나 차단된다.
스토리지 커패시터(Cst)는 액정 커패시터(Clc)에 병렬로 연결된다. 스토리지 커패시터(Cst)는 액정 방향자의 배열을 일정한 구간 동안 유지시킨다.
트랜지스터(TR)는 i번째 게이트 라인(GLi)에 연결된 제어전극(GE), 제어전극(GE)에 중첩하는 활성화부(AL), j번째 데이터 라인(DLj)에 연결된 입력전극(SE), 및 입력전극(SE)와 이격되어 배치된 출력전극(DE)을 포함한다.
액정 커패시터(Clc)는 화소전극(PE)과 공통전극(CE)을 포함한다. 스토리지 커패시터(Cst)는 화소전극(PE)과 화소전극(PE)에 중첩하는 스토리지 라인(STL)의 일부분을 포함한다.
제1 베이스 기판(DS1)의 일면 상에 i번째 게이트 라인(GLi) 및 스토리지 라인(STL)이 배치된다. 제어전극(GE)은 i번째 게이트 라인(GLi)으로부터 분기된다. i번째 게이트 라인(GLi) 및 스토리지 라인(STL)은 알루미늄(Al), 은(Ag), 구리(Cu), 몰리브덴(Mo), 크롬(Cr), 탄탈륨(Ta), 티타늄(Ti) 등의 금속 또는 이들의 합금 등을 포함할 수 있다. i번째 게이트 라인(GLi) 및 스토리지 라인(STL)은 다층 구조, 예컨대 티타늄층과 구리층을 포함할 수 있다.
제1 베이스 기판(BS1)은 유리기판 또는 플라스틱기판일 수 있다. 제1 베이스 기판(BS1)의 일면 상에 상기 제어전극(GE) 및 스토리지 라인(STL)을 커버하는 제1 절연층(10)이 배치된다. 제1 절연층(10)은 무기물 및 유기물 중 적어도 어느 하나를 포함할 수 있다. 제1 절연층(10)은 실리콘 나이트라이드층, 실리콘 옥시 나이트라이드층, 실리콘 옥사이드층, 티타늄옥사이드층, 또는 알루미늄옥사이드층 등을 포함할 수 있다. 제1 절연층(10)은 다층 구조, 예컨대 실리콘 나이트라이드층과 실리콘 옥사이드층을 포함할 수 있다.
제1 절연층(10) 상에 제어전극(GE)과 중첩하는 활성화부(AL)가 배치된다. 활성화부(AL)는 반도체층(SCL)과 오믹 컨택층(OCL)을 포함할 수 있다. 제1 절연층(10) 상에 상기 반도체층(SCL)이 배치되고, 반도체층(SCL) 상에 상기 오믹 컨택층(OCL)이 배치된다.
반도체층(SCL)은 아몰포스 실리콘 또는 폴리 실리콘을 포함할 수 있다. 또한, 반도체층(SCL)은 금속 산화물 반도체를 포함할 수 있다. 오믹 컨택층(OCL)은 반도체층보다 고밀도로 도핑된 도펀트를 포함할 수 있다. 오믹 컨택층(OCL)은 이격된 2개의 부분을 포함할 수 있다. 본 발명의 일 실시예에서 오믹 컨택층(OCL)은 일체의 형상을 가질 수 있다.
활성화부(AL) 상에 출력전극(DE)과 입력전극(SE)이 배치된다. 출력전극(DE)과 입력전극(SE)은 서로 이격되어 배치된다. 출력전극(DE)과 입력전극(SE) 각각은 제어전극(GE)에 부분적으로 중첩한다.
제1 절연층(10) 상에 활성화부(AL), 출력전극(DE), 및 입력전극(SE)을 커버하는 제2 절연층(20)이 배치된다. 제2 절연층(20)은 무기물 및 유기물 중 적어도 어느 하나를 포함할 수 있다. 제1 절연층(10)은 실리콘 나이트라이드층, 실리콘 옥시 나이트라이드층, 실리콘 옥사이드층, 티타늄옥사이드층, 또는 알루미늄옥사이드층 등을 포함할 수 있다. 제2 절연층(20)은 다층 구조, 예컨대 실리콘 나이트라이드층과 실리콘 옥사이드층을 포함할 수 있다.
도 6a에는 스태거 구조를 갖는 트랜지스터(TR)를 예시적으로 도시하였으나, 트랜지스터(TR)의 구조는 이에 제한되지 않는다. 트랜지스터(TR)는 플래너 구조를 가질 수도 있다.
제2 절연층(20) 상에 제3 절연층(30)이 배치된다. 제3 절연층(30)은 평탄면을 제공하는 단층의 유기층일 수 있다. 본 실시예에서 제3 절연층(30)은 복수 개의 컬러필터들을 포함할 수 있다. 컬러필터는 적어도 화소영역(PXA, 도 3 참조)을 완전히 커버한다. 주변영역(NPXA)에서 이웃한 화소들의 컬러필터들이 부분적으로 중첩할 수도 있다.
제3 절연층(30) 상에 제4 절연층(40)이 배치된다. 제4 절연층(40)은 컬러필터들을 커버하는 무기층일 수 있다. 제4 절연층(40)은 실리콘 나이트라이드층, 실리콘 옥시 나이트라이드층, 실리콘 옥사이드층, 티타늄옥사이드층, 또는 알루미늄옥사이드층 등을 포함할 수 있다. 제4 절연층(40)은 다층 구조, 예컨대 실리콘 나이트라이드층과 실리콘 옥사이드층을 포함할 수 있다.
제4 절연층(40) 상에 화소전극(PE)이 배치된다. 화소전극(PE)은 제2 절연층(20), 제3 절연층(30), 및 제4 절연층(40)을 관통하는 컨택홀(CH10)을 통해 상기 출력전극(DE)에 연결된다. 제4 절연층(40) 상에 상기 화소전극(PE)을 커버하는 배향막(미 도시)이 배치될 수 있다.
제2 베이스 기판(BS2)은 유리기판 또는 플라스틱기판일 수 있다. 제2 베이스 기판(BS2)의 하면 상에 블랙매트릭스층(BM)이 배치된다. 블랙매트릭스층(BM)은 주변영역(NPXA, 도 3 참조)에 대응하는 형상을 가질 수 있다. 즉, 블랙매트릭스층(BM)에는 화소영역들(PXA)에 대응하는 개구부들이 정의될 수 있다.
제2 베이스 기판(BS2)의 하면 상에 블랙매트릭스층(BM)을 커버하는 절연층들이 배치된다. 도 6a에는 평탄면을 제공하는 제5 절연층(50)이 예시적으로 도시되었다. 제4 절연층(40)은 유기물질을 포함할 수 있다.
제2 베이스 기판(BS2)의 하면 상에 공통전극(CE)이 배치된다. 공통전극(CE)에는 공통 전압이 인가된다. 공통 전압과 화소 전압과 다른 값을 갖는다. 한편, 도 6a에 도시된 화소(PXij)의 단면은 하나의 예시에 불과하다. 제1 표시기판(100)과 제2 표시기판(200)은 뒤집어 질 수 있다.
본 실시예에서 VA(Vertical Alignment)모드의 액정 표시패널을 예시적으로 설명하였으나, 본 발명의 일 실시예에서 IPS(in-plane switching) 모드 또는 FFS(fringe-field switching) 모드, PLS(Plane to Line Switching) 모드, SVA(Super Vertical Alignment) 모드, SS-VA(Surface-Stabilized Vertical Alignment) 모드의 액정 표시패널이 적용될 수 있다.
도 6b에는 IPS(in-plane switching) 모드의 액정 표시패널을, 도 6c에는 PLS(Plane to Line Switching) 모드 의 액정 표시패널을 예시적으로 도시하였다. IPS(in-plane switching) 모드의 액정 표시패널에 있어서 화소전극(PE)과 공통전극(CE)은 동일한 층 상에 배치될 수 있다. 화소전극(PE)과 공통전극(CE) 각각은 복수 개의 가지부들을 포함할 수 있고, 화소전극(PE)의 가지부들과 공통전극(CE)의 가지부들은 교번하게 배치될 수 있다. 공통전극(CE)은 컨택홀(CH10)을 통해서 공통전압을 수신하는 신호라인, 예컨대 스토리지 라인(STL)에 연결될 수 있다.
PLS(Plane to Line Switching) 모드의 액정 표시패널에 있어서, 화소전극(PE)과 공통전극(CE)은 제4 절연층(40) 사이에 두고 배치된다. 화소전극(PE)은 복수 개의 가지부들을 포함하거나, 복수 개의 슬릿들을 포함할 수 있다.
제1 표시기판(100)과 제2 표시기판(200) 사이에는 스페이서(CS)가 배치될 수 있다. 스페이서(CS)는 갭(GP, 도 3 참조)을 유지시킨다. 스페이서(CS)는 감광성 유기물질을 포함할 수 있다. 스페이서(CS)는 비화소영역(NPXA)에 중첩한다. 스페이서(CS)는 트랜지스터(TR)에 중첩할 수 있다.
도 7에 도시된 것과 같이, 보조 신호라인(PL-D)의 측면(PL-DS)은 제1 베이스 기판(BS1)의 측면(BS1-S)과 실질적으로 정렬된다. 절연구조물(IS)의 측면은 제1 베이스 기판(BS1)의 측면(BS1-S)과 실질적으로 정렬된다. 절연구조물(IS)은 제2 표시기판(200)의 절연층(50)에 접촉하는 제1 절연구조물(IS1)을 포함한다. 제1 절연구조물(IS1)은 절연층(50)과 제1 베이스 기판(BS1) 사이에 배치된다. 절연층(50)의 하측에 배향막이 배치되는 경우 제1 절연구조물(IS1)은 배향막과 접촉할 수 있다. 배향막은 또 하나의 절연층으로 정의될 수 있다.
제1 절연구조물(IS1)은 도 6에 도시된 스페이서(CS)와 동일한 물질을 포함할 수 있다. 후술하는 것과 같이, 제2 작업기판(200-W, 9a 내지 도 9c 참조)을 제조함에 있어서 제1 절연구조물(IS1)과 스페이서(CS)는 동일 공정에 의해 형성될 수 있다.
절연구조물(IS)은 제1 표시기판(100)의 일부를 구성하는 제2 절연구조물(IS2)을 포함한다. 제2 절연구조물(IS2)의 측면은 제1 베이스 기판(BS1)의 측면(BS1-S)과 실질적으로 정렬된다. 제2 절연구조물(IS2)은 2층 구조를 가질 수 있다. 제1 층(IS2-1)은 유기물을 포함할 수 있다. 제1 층(IS2-1)은 제3 절연층(30, 도 6 참조)과 동일한 물질을 포함할 수 있다. 제1 층(IS2-1)은 컬러필터(CF)와 동일한 물질을 포함할 수 있다. 제2 층(IS2-2)은 무기물을 포함할 수 있다. 제2 층(IS2-2)은 제4 절연층(40)의 일부분일 수 있다. 본 발명의 일 실시예에서 제2 층(IS2-2)은 생략될 수도 있다.
접속패드(CP)는 표시패널(DP)의 측면에 배치된다. 접속패드(CP)는 복수 개 제공될 수 있고, 복수 개의 접속패드들(CP)은 보조 신호라인들(PL-D)의 측면들(PL-DS)마다 접촉할 수 있다. 접속패드(CP)는 제1 베이스 기판(BS1)의 측면(BS1-S), 보조 신호라인(PL-D)의 측면(PL-DS), 절연구조물(IS)의 측면에 접촉할 수 있다. 제2 절연구조물(IS2)의 측면(IS2-S)에 접촉하는 접속패드(CP)를 예시적으로 도시하였다. 접속패드(CP)는 금속 페이스트일 수 있다. 금속 페이스트는 금속과 절연물질의 혼합물을 포함한다. 접속패드(CP)는 실버 페이스트일 수 있다.
접속패드(CP)는 이방성 도전 필름(ACF: Anisotropic Conductive Film)을 통해서 회로기판(DCB)의 패드(DCB-P)와 전기적으로 접속될 수 있다. 이방성 도전 필름(ACF: Anisotropic Conductive Film)은 솔더 페이스트로 대체될 수 있고, 접속패드(CP)는 회로기판(DCB)의 패드(DCB-P)와 직접 접속될 수 도 있다.
밀봉구조물(SS)은 절연구조물(IS)의 내측에 배치되고, 제2 전극(CE)와 제4 절연층 사이에 배치된다. 배향막들이 배치되는 경우, 밀봉구조물(SS)은 배향막들 사이에 배치된다. 블랙매트릭스층(BM)은 비표시영역(NDA)에도 배치된다.
도 8에는 절연구조물(IS)에 중첩하는 보조 신호라인(PL-D) 및 보조 신호라인(PL-D)에 연결된 접속패드(CP)가 도시되었다. 절연구조물(IS)이 배치됨으로써 표시패널(DP)의 측면부근에서의 제1 표시기판(100)과 제2 표시기판(200) 사이의 갭이 제거될 수 있다. 그에 따라 후술하는 제조공정에서 보조 신호라인(PL-D)의 말단 부분의 손상이 발생하지 않는다.
도 9a는 본 발명의 실시예에 따른 표시패널(DP)의 제조방법에 이용되는 작업패널(WP)의 평면도이다. 도 9b는 본 발명의 실시예에 따른 표시패널(DP)의 제조방법에 이용되는 작업패널(WP)의 단면도이다. 도 9c는 도 10b에 도시된 작업패널(WP)으로부터 절단된 예비 표시패널의 단면도이다. 도 9d는 비교예에 따른 표시패널(DP)의 단면도이다.
도 9a에 도시된 것과 같이, 작업패널(WP)에 설정된 복수 개의 셀영역들(DP-C, 이하 셀영역들)에 동일한 공정을 진행하여, 셀영역들(DP-C)마다 표시패널(DP, 도 5 내지 도 7 참조)을 형성한다. 좀더 구체적으로, 제1 작업기판(100-W)과 제2 작업기판(200-W)을 결합시켜 작업패널(WP)을 형성한다. 제1 작업기판(100-W)은 셀영역들(DP-C)마다 도 5 내지 도 7 참조한 제1 표시기판(100)의 구조와 동일한 구조를 갖고, 제2 작업기판(200-W)은 셀영역들(DP-C)마다 도 5 내지 도 7 참조한 제2 표시기판(200)의 구조와 동일한 구조를 갖는다.
도 9b에 도시된 것과 같이, 작업패널(WP)의 경계영역(BA)에는 셀영역들(DP-C)의 구조물로부터 연장된 일부 구조물이 배치된다. 도 9b에 도시된 절단라인(CL)을 따라 작업패널(WP)을 절단(스크라이빙 공정)하여 셀영역들(DP-C) 마다 도 9c에 도시된 예비-표시패널(DP-P)을 분리시킨다.
도 9c에 도시된 예비-표시패널(DP-P)은 도 7에 도시된 표시패널(DP) 대비 측면이 불균일한 상태이다. 연마기(GM)을 이용하여 예비-표시패널(DP-P)의 측면을 연마한다(글라인딩 공정). 글라인딩 공정에 의해 절연구조물(IS)의 측면, 보조 신호라인(PL-D)의 측면, 제1 베이스기판(BS1)의 측면, 제2 베이스기판(BS2)의 측면 등이 실질적으로 정렬될 수 있다. 보조 신호라인(PL-D)의 단면 형상은 연마 방식(연마기(GM)의 회전방향)에 따라 달라질 수 있으나, 연마 방식과 무관하게 보조 신호라인(PL-D)의 측면과 제1 베이스기판(BS1)의 측면은 실질적으로 정렬될 수 있다. 도 8에 도시된 보조 신호라인(PL-D)의 측면은 도 9c에 도시된 연마기(GM)의 회전방향에 의해 형성된 것이다.
본 명세서에서 "실질적으로 정렬되었다"는 것은 절연구조물(IS)의 측면, 보조 신호라인(PL-D)의 측면, 제1 베이스기판(BS1)의 측면, 제2 베이스기판(BS2)의 측면 등이 하나의 면을 이루는 것으로 제한되지 않고, 공정 오차, 공정에 따른 변형을 포함한다. 예컨대, 보조 신호라인(PL-D)의 측면은 연마기(GM)에 의해 미세한 곡면을 가질 수 있다. 보조 신호라인(PL-D)의 곡면형 측면을 정의하는 모서리는 절연구조물(IS)의 측면을 정의하는 모서리와 정렬될 수 있다.
글라인딩 공정에 있어서, 절연구조물(IS)은 보조 신호라인(PL-D)의 말단이 손상/변형되는 것을 방지할 수 있다. 연마기(GM)의 마찰에 의해 표시패널(DP-P)의 측면이 변형되지 않도록 절연구조물(IS)이 제1 표시기판(100)과 제2 표시기판(200)을 지지하기 때문이다.
도 9d는 비교예에 따른 표시패널(DP-S)의 단면을 도시하였다. 도 8에 대응하는 단면을 도시하였는데, 절연구조물(IS)이 배치될 영역(GP-E)에 절연구조물(IS)이 배치되지 않음으로써 해당 영역에 글라인딩 공정에서 발생한 슬러지들이 채워졌다. 또한, 제1 베이스 기판(BS1)의 슬러지가 보조 신호라인(PL-D)의 측면을 커버하여 보조 신호라인(PL-D)과 접속패드(CP)의 접속이 완전히 이루어지지 못했다. 즉, 보조 신호라인(PL-D))과 접속패드(CP)의 컨택 저항이 증가했다.
도 10은 본 발명의 실시예에 따른 표시패널(DP)의 비표시영역(NDA)의 단면도이다. 도 10은 도 7에 대응하는 단면을 도시하였다. 이하, 도 1 내지 도 9d를 참조하여 설명한 표시패널(DP)과 동일한 구성에 대한 상세한 설명은 생략한다.
도 1 내지 도 8을 참조하여 설명한 표시패널(DP) 대비 본 실시예에 따른 표시패널(DP)은 플로팅 전극(FE)을 더 포함한다. 플로팅 전극(FE)은 보조 신호라인(PL-D) 및 제2 절연구조물(IS2)의 제1 층(IS2-1)과 중첩한다. 플로팅 전극(FE)은 보조 신호라인(PL-D)과 제2 절연구조물(IS2)의 제1 층(IS2-1) 사이에 배치된다. 플로팅 전극(FE)은 트랜지스터의 입력전극(SE)과 동일한 층 상에 배치될 수 있다.
플로팅 전극(FE)의 측면은 제1 베이스기판(BS1)의 측면에 정렬될 수 있다. 접속패드(CP)와 플로팅 전극(FE)의 측면이 접촉될 수 있다.
도 8에는 플로팅 전극(FE)이 도시되었다. 플로팅 전극(FE)은 보조 신호라인(PL-D)의 상측에 배치되어, 글라인딩 공정시 보조 신호라인(PL-D)에 인가되는 스트레스를 견뎌주기 때문에 보조 신호라인(PL-D)이 손상/변형되는 것을 방지할 수 있다.
도 11은 본 발명의 실시예에 따른 화소(PXij)의 등가회로도이다. 도 12는 본 발명의 실시예에 따른 표시패널(DP)의 표시영역(DA)의 단면도이다. 도 13은 본 발명의 실시예에 따른 표시패널(DP)의 비표시영역(NDA)의 단면도이다.
도 5 내지 도 8에 있어서 액정표시패널을 예시적으로 설명하였으나, 본 발명은 도 11 내지 도 13에 도시된 것과 같이 유기발광표시패널에 적용될 수 있다. 이하, 액정표시패널과 유기발광표시패널 사이의 차이점을 중심으로 설명한다.
도 11에 도시된 것과 같이, 화소(PXij)는 유기발광 다이오드(OLED)와 화소 구동회로를 포함할 수 있다. 유기발광 다이오드(OLED)는 전면 발광형 다이오드이거나, 배면 발광형 다이오드일 수 있다. 화소 구동회로는 제1 박막 트랜지스터(TR1, 또는 스위칭 트랜지스터), 제2 박막 트랜지스터(TR2, 또는 구동 트랜지스터), 및 커패시터(Cst)를 포함할 수 있다. 제1 전원 전압(ELVDD)은 제2 박막 트랜지스터(TT2)에 제공되고, 제2 전원 전압(ELVSS)은 유기발광 다이오드(OLED)에 제공된다. 제2 전원 전압(ELVSS)은 제1 전원 전압(ELVDD) 보다 낮은 전압일 수 있다. 화소 구동회로는 이에 제한되지 않고 변형될 수 있다. 화소 구동회로는 복수 개의 트랜지스터들을 더 포함할 수 있고, 더 많은 개수의 커패시터들을 포함할 수 있다. 유기발광 다이오드(OLED)는 전원 라인(PL)과 제2 박막 트랜지스터(TT2) 사이에 접속될 수도 있다.
도 12에 도시된 것과 같이, 제1 베이스기판(BS1) 상에 회로 소자층(DP-CL), 표시 소자층(DP-OLED), 및 박막 봉지층(TFE)이 순차적으로 배치된다. 본 실시예에서 회로 소자층(DP-CL)은 무기막인 버퍼막(BFL), 제1 절연층(10) 및 제2 절연층(20)을 포함하고, 제3 절연층(30)을 포함할 수 있다. 제1 절연층(10) 및 제2 절연층(20)은 무기막이고, 제3 절연층(30)은 유기막일 수 있다. 무기막 및 유기막의 재료는 특별히 제한되지 않고, 본 발명의 일 실시예에서 버퍼막(BFL)은 선택적으로 배치/생략될 수 있다.
버퍼막(BFL) 상에 제1 박막 트랜지스터(TR1)의 반도체 패턴(OSP1: 이하 제1 반도체 패턴), 제2 박막 트랜지스터(TR2)의 반도체 패턴(OSP2: 이하 제2 반도체 패턴)이 배치된다. 제1 반도체 패턴(OSP1) 및 제2 반도체 패턴(OSP2)은 아몰포스 실리콘, 폴리 실리콘, 금속 산화물 반도체에서 선택될 수 있다.
제1 반도체 패턴(OSP1) 및 제2 반도체 패턴(OSP2) 상에 제1 절연층(10)이 배치된다. 제1 절연층(10) 상에는 제1 박막 트랜지스터(TR1)의 제어전극(GE1: 이하, 제1 제어전극) 및 제2 박막 트랜지스터(TR2)의 제어전극(GE2: 이하, 제2 제어전극)이 배치된다. 제1 제어전극(GE1) 및 제2 제어전극(GE2)은 주사 라인들(GL, 도 11 참조)과 동일한 포토리소그래피 공정에 따라 제조될 수 있다.
제1 절연층(10) 상에는 제1 제어전극(GE1) 및 제2 제어전극(GE2)을 커버하는 제2 절연층(20)이 배치된다. 제2 절연층(20) 상에 제1 박막 트랜지스터(TR1)의 입력전극(DE1: 이하, 제1 입력전극) 및 출력전극(SE1: 제1 출력전극), 제2 박막 트랜지스터(TR2)의 입력전극(DE2: 이하, 제2 입력전극) 및 출력전극(SE2: 제2 출력전극)이 배치된다.
제1 입력전극(DE1)과 제1 출력전극(SE1)은 제1 절연층(10) 및 제2 절연층(20)을 관통하는 제1 관통홀(CH1)과 제2 관통홀(CH2)을 통해 제1 반도체 패턴(OSP1)에 각각 연결된다. 제2 입력전극(DE2)과 제2 출력전극(SE2)은 제1 절연층(10) 및 제2 절연층(20)을 관통하는 제3 관통홀(CH3)과 제4 관통홀(CH4)을 통해 제2 반도체 패턴(OSP2)에 각각 연결된다. 한편, 본 발명의 다른 실시예에서 제1 박막 트랜지스터(TR1) 및 제2 박막 트랜지스터(TR2) 중 일부는 바텀 게이트 구조로 변형되어 실시될 수 있다.
제2 절연층(20) 상에 제1 입력전극(DE1), 제2 입력전극(DE2), 제1 출력전극(SE1), 및 제2 출력전극(SE2)을 커버하는 제3 절연층(30)이 배치된다. 중간 유기막은 평탄면을 제공할 수 있다.
제3 절연층(30) 상에는 표시 소자층(DP-OLED)이 배치된다. 표시 소자층(DP-OLED)은 화소 정의막(PDL) 및 유기발광 다이오드(OLED)를 포함할 수 있다. 화소 정의막(PDL)은 유기물질을 포함할 수 있다. 제3 절연층(30) 상에 제1 전극(AE)이 배치된다. 제1 전극(AE)은 제3 절연층(30)을 관통하는 제5 관통홀(CH5)을 통해 제2 출력전극(SE2)에 연결된다. 화소 정의막(PDL)에는 개구부(OP)가 정의된다. 화소 정의막(PDL)의 개구부(OP)는 제1 전극(AE)의 적어도 일부분을 노출시킨다. 본 발명의 일 실시예에서 화소 정의막(PDL)은 생략될 수도 있다.
표시영역(DA)은 화소영역(PXA, 또는 발광영역)과 화소영역(PXA)에 인접한 주변영역(NPXA, 또는 비발광영역)을 포함할 수 있다. 주변영역(NPXA)은 화소영역(PXA)을 에워쌀 수 있다. 본 실시예에서 화소영역(PXA)은 개구부(OP)에 의해 노출된 제1 전극(AE)의 일부영역에 대응하게 정의되었다.
본 발명의 일 실시예에서 화소영역(PXA)은 제1 및 제2 박막 트랜지스터들(TR1, TR2) 중 적어도 하나에 중첩할 수 있다. 개구부(OP)가 더 넓어지고, 제1 전극(AE), 및 후술하는 발광층(EML)도 더 넓어질 수 있다.
정공 제어층(HCL)은 화소영역(PXA)과 주변영역(NPXA)에 공통으로 배치될 수 있다. 별도로 도시되지 않았으나, 정공 제어층(HCL)과 같은 공통층은 화소영역들(PXA, 도 3 참조)에 공통으로 형성될 수 있다.
정공 제어층(HCL) 상에 발광층(EML)이 배치된다. 발광층(EML)은 개구부(OP)에 대응하는 영역에 배치될 수 있다. 즉, 발광층(EML)은 화소영역들(PXA) 각각에 분리되어 형성될 수 있다. 발광층(EML)은 유기물질 및/또는 무기물질을 포함할 수 있다. 발광층(EML)은 소정의 유색 컬러광을 생성할 수 있다.
본 실시예에서 패터닝된 발광층(EML)을 예시적으로 도시하였으나, 발광층(EML)은 화소영역들(PXA, 도 3 참조)에 공통적으로 배치될 수 있다. 이때, 발광층(EML)은 백색 광을 생성할 수도 있다. 또한, 발광층(EML)은 텐덤(tandem)이라 지칭되는 다층구조를 가질 수 있다.
발광층(EML) 상에 전자 제어층(ECL)이 배치된다. 별도로 도시되지 않았으나, 전자 제어층(ECL)은 화소영역들(PXA, 도 3 참조)에 공통으로 형성될 수 있다. 전자 제어층(ECL) 상에 제2 전극(CE)이 배치된다. 제2 전극(CE)은 화소영역들(PXA, 도 3 참조)에 공통적으로 배치된다.
제2 전극(CE) 상에 박막 봉지층(TFE)이 배치된다. 박막 봉지층(TFE)은 화소영역들(PXA, 도 3 참조)에 공통적으로 배치된다. 본 실시예에서 박막 봉지층(TFE)은 제2 전극(CE)을 직접 커버한다. 본 발명의 일 실시예에서, 박막 봉지층(TFE)과 제2 전극(CE) 사이에는, 제2 전극(CE)을 커버하는 캡핑층이 더 배치될 수 있다. 이때 박막 봉지층(TFE)은 캡핑층을 직접 커버할 수 있다.
본 발명의 일 실시예에서 유기발광 다이오드(OLED)는 발광층(EML)에서 생성된 광의 공진 거리를 제어하기 위한 공진 구조물을 더 포함할 수 있다. 공진 구조물은 제1 전극(AE)과 제2 전극(CE) 사이에 배치되며, 공진 구조물의 두께는 발광층(EML)에서 생성된 광의 파장에 따라 결정될 수 있다.
제2 베이스기판(BS2)은 박막 봉지층(TFE)과 이격되어 배치된다. 제2 베이스기판(BS2)은 유리기판 또는 플라스틱기판을 포함할 수 있다. 제2 베이스기판(BS2) 자체가 제2 표시기판인 것으로 도시하였으나, 제2 베이스기판(BS2)의 상면 또는 하면에는 다양한 기능층들이 더 배치될 수 있다.
도 13에 도시된 것과 같이, 박막 봉지층(TFE), 전자 제어층(ECL) 및 정공 제어층(HCL)이 비표시영역(NDA)으로 연장된다. 제2 베이스기판(BS2)과 제1 베이스기판(BS1) 사이에 절연구조물(IS)이 배치된다. 절연구조물(IS)의 측면은 제1 베이스기판(BS1)의 측면과 정렬된다. 본 실시예에서 2층 구조의 절연구조물(IS)을 예시적으로 도시하였으나 이에 제한되지 않는다.
절연구조물(IS)의 제1 절연구조물(IS1)과 제2 절연구조물(IS2)은 도 7에서 설명한 제1 절연구조물(IS1)과 제2 절연구조물(IS2)과 동일할 수 있으나, 이에 제한되지 않는다. 제1 절연구조물(IS1)과 제2 절연구조물(IS2) 각각이 유기층을 포함하면 충분하다.
절연구조물(IS)은 제1 표시기판(100)의 최상측면과 제2 표시기판(200)의 최하측면 사이에 배치된다. 본 실시예에서 제1 표시기판(100)의 최상측면은 박막 봉지층(TFE)이 제공하고, 제2 표시기판(200)의 최하측면은 제2 베이스기판(BS2)이 제공하는 것으로 도시하였으나, 이에 제한되지 않는다. 예컨대, 박막 봉지층(TFE), 전자 제어층(ECL) 및 정공 제어층(HCL)은 비표시영역(NDA)에 배치되지 않을 수 있고, 제1 표시기판(100)의 최상측면은 화소 정의막(PDL)이 제공할 수도 있다.
이상에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자 또는 해당 기술 분야에 통상의 지식을 갖는 자라면, 후술될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허청구범위에 의해 정하여져야만 할 것이다.
DD: 표시장치 DP: 표시패널
IS: 절연 구조물 밀봉 구조물: SS
PL-D: 신호라인

Claims (20)

  1. 표시영역 및 비표시영역을 포함하는 제1 베이스 기판;
    상기 제1 베이스 기판과 마주하며 이격된 제2 베이스 기판;
    상기 제1 베이스 기판과 상기 제2 베이스 기판 사이에 배치된 절연층;
    상기 절연층과 상기 제1 베이스 기판 사이에 배치되고, 상기 절연층과 접촉하는 제1 절연구조물;
    상기 제1 베이스 기판과 상기 제2 베이스 기판 사이에 배치되고, 상기 표시영역에 중첩하는 화소;
    상기 제1 베이스 기판의 측면과 실질적으로 정렬된 측면을 갖고, 상기 제1 베이스 기판 상에 배치된 신호라인;
    상기 신호라인에 중첩하고, 상기 제1 절연구조물과 접촉하며, 상기 제1 베이스 기판의 상기 측면과 실질적으로 정렬된 측면을 갖는 제2 절연구조물; 및
    상기 제1 베이스 기판의 상기 측면, 상기 신호라인의 상기 측면, 및 상기 제2 절연구조물의 상기 측면에 접촉하는 접속패드를 포함하고,
    상기 제2 절연구조물은 상기 표시영역에 비-중첩한 유기패턴을 포함하는 표시패널.
  2. 제1 항에 있어서,
    상기 제2 절연구조물은,
    상기 유기패턴 상에 배치된 무기층을 더 포함하는 표시패널.
  3. 제2 항에 있어서,
    상기 화소는,
    제1 전극;
    상기 제1 전극과 절연된 제2 전극;
    상기 제1 전극에 전기적으로 연결되는 박막 트랜지스터; 및
    상기 제1 전극과 상기 제2 전극 사이에 형성되는 전계에 의해 제어되는 액정층을 포함하는 표시패널.
  4. 제3 항에 있어서,
    상기 박막 트랜지스터 중첩하는 스페이서를 더 포함하고,
    상기 제1 전극과 상기 제2 전극은 서로 중첩하고, 상기 제1 베이스 기판의 두께방향으로 이격되어 배치되며,
    상기 무기층은 상기 박막 트랜지스터에 중첩하도록 연장되고, 상기 제2 전극은 상기 박막 트랜지스터에 중첩하며,
    상기 스페이서는 상기 무기층의 상기 박막 트랜지스터 중첩하는 부분과 상기 제2 전극의 상기 박막 트랜지스터 중첩하는 부분 사이에 배치된 표시패널.
  5. 제4 항에 있어서,
    상기 제1 절연구조물과 상기 스페이서는 동일한 물질을 포함하는 표시패널.
  6. 제3 항에 있어서,
    상기 제1 베이스 기판과 상기 제1 전극 사이에 배치되고, 상기 제1 전극과 중첩하는 컬러필터를 더 포함하는 표시패널.
  7. 제6 항에 있어서,
    상기 무기층은 상기 컬러필터와 중첩하도록 연장되고, 상기 무기층은 상기 컬러필터에 접촉하는 표시패널.
  8. 제7 항에 있어서,
    상기 유기패턴은 상기 컬러필터와 동일한 물질을 포함하는 표시패널.
  9. 제3 항에 있어서,
    상기 신호라인은 상기 박막 트랜지스터의 제어전극과 동일한 층 상에 배치되 표시패널.
  10. 제3 항에 있어서,
    상기 제2 절연구조물의 상기 유기패턴과 이격된 밀봉구조물을 더 포함하고, 상기 밀봉구조물은 상기 액정층을 에워싸는 표시패널.
  11. 제3 항에 있어서,
    상기 신호라인 및 상기 제2 절연구조물과 중첩하는 플로팅 전극을 더 포함하고, 상기 플로팅 전극은 상기 신호라인 및 상기 제2 절연구조물의 상기 유기패턴 사이에 배치된 표시패널.
  12. 제11 항에 있어서,
    상기 플로팅 전극은 상기 박막 트랜지스터의 입력전극과 동일한 층 상에 배치되 표시패널.
  13. 제1 항에 있어서,
    상기 접속패드와 전기적으로 연결되는 회로기판을 더 포함하는 표시패널.
  14. 제1 항에 있어서,
    상기 화소는,
    제1 전극;
    상기 제1 전극과 절연된 제2 전극;
    상기 제1 전극에 전기적으로 연결되는 박막 트랜지스터; 및
    상기 제1 전극과 상기 제2 전극 사이에 배치된 발광층을 포함하는 표시패널.
  15. 제1 항에 있어서,
    상기 신호라인은 구리를 포함하고, 상기 접속패드는 실버 페이스트를 포함하는 표시패널.
  16. 제1 베이스 기판;
    상기 제1 베이스 기판과 마주하며 이격된 제2 베이스 기판;
    상기 제1 베이스 기판과 상기 제2 베이스 기판 사이에 배치된 전극들;
    상기 제1 베이스 기판과 상기 제2 베이스 기판 사이에 배치된 액정층;
    상기 제1 베이스 기판과 상기 제2 베이스 기판 사이에 배치되어 상기 액정층을 에워싸는 밀봉구조물;
    상기 제1 베이스 기판과 상기 제2 베이스 기판 사이에 배치되고, 상기 밀봉구조물의 외측에 배치되고, 상기 제1 베이스 기판의 측면과 실질적으로 정렬된 측면을 갖고, 상기 밀봉구조물과 적층구조가 다른 절연구조물;
    상기 제1 베이스 기판의 상기 측면과 실질적으로 정렬된 측면을 갖고, 상기 제1 베이스 기판 상에 배치되고, 상기 절연구조물과 중첩하는 신호라인;
    상기 제1 베이스 기판의 상기 측면, 상기 신호라인의 상기 측면, 및 상기 절연구조물의 상기 측면에 접촉하는 접속패드를 포함하는 표시패널.
  17. 제16 항에 있어서,
    상기 절연구조물은 상기 밀봉구조물을 에워싸는 표시패널.
  18. 제16 항에 있어서,
    상기 밀봉구조물은 단층 구조를 갖고,
    상기 절연구조물은 적어도 적층된 2층의 유기층들을 포함하는 표시패널.
  19. 제18 항에 있어서,
    상기 절연구조물은 상기 2층의 유기층들 사이에 배치된 무기층을 더 포함하는 표시패널.
  20. 제18 항에 있어서,
    상기 전극들은 서로 이격된 제1 전극과 제2 전극을 포함하고, 상기 액정층은 상기 제1 전극과 상기 제2 전극 사이에 배치되고,
    상기 밀봉구조물은 상기 제1 전극과 상기 제2 전극 중 어느 하나에 접촉하고, 상기 절연구조물은 상기 제1 전극 및 상기 제2 전극과 이격된 표시패널.
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