JP2019152930A - センサ付き表示装置 - Google Patents

Abstract

【課題】検出性能を向上できるようにしたセンサ付き表示装置を提供する。【解決手段】センサ付き表示装置は、表示領域ＡＡと、表示領域の周辺に位置する周辺領域ＮＡＡとを有する基板と、表示領域ＡＡに配置され、行列状に並ぶ複数の検出電極と、複数の検出電極にそれぞれ接続する複数の検出配線ＴＬ２と、を備える。基板の平面視による形状は、平面視で曲線状の部位５を含む。複数の検出電極は、第１電極と、第１電極とは平面視による形状が異なる第２電極ＤＥ２−１、ＤＥ２−２と、を有する。第２電極は、曲線状の部位５と隣り合う位置に配置される。複数の検出配線は、第１電極に接続する第１配線と、第２電極ＤＥ２に接続する第２配線ＴＬ２と、を有する。第２配線ＴＬ２は、表示領域ＡＡから周辺領域ＮＡＡを通って第２電極ＤＥ２と平面視で重なる位置まで延設される。【選択図】図５

Description

本発明は、センサ付き表示装置に関する。

近年、いわゆるタッチパネルと呼ばれる、外部近接物体を検出可能なタッチ検出装置が注目されている。タッチパネルは、液晶表示装置等の表示装置上に装着又は一体化されて、タッチ検出機能付き表示装置として用いられている。例えば、特許文献１のタッチスクリーンパネルでは、検出電極がマトリクス状に複数設けられている。特許文献１のタッチスクリーンパネルでは、検出電極の静電容量変化に基づいて表示領域のタッチ検出を行う。

米国特許出願公開第２０１６／０２０２８２９号明細書

タッチ検出装置において、検出性能の向上が望まれている。

本発明は、検出性能を向上できるようにしたセンサ付き表示装置を提供することを目的とする。

一態様に係るセンサ付き表示装置は、表示領域と、前記表示領域の周辺に位置する周辺領域とを有する基板と、前記表示領域に配置され、行列状に並ぶ複数の検出電極と、前記複数の検出電極にそれぞれ接続する複数の検出配線と、を備え、前記基板の平面視による形状は、平面視で曲線状の部位を含み、前記複数の検出電極は、第１電極と、前記第１電極とは平面視による形状が異なる第２電極と、を有し、前記第２電極は前記曲線状の部位と隣り合う位置に配置され、前記複数の検出配線は、前記第１電極に接続する第１配線と、前記第２電極に接続する第２配線と、を有し、前記第２配線は、前記表示領域から前記周辺領域を通って前記第２電極と平面視で重なる位置まで延設される。

別の態様に係るセンサ付き表示装置は、基板と、前記基板に配置され、行列状に並ぶ複数の検出電極と、前記複数の検出電極にそれぞれ接続する複数の検出配線と、を備え、前記基板の平面視による形状は、平面視で曲線状の部位を含み、前記複数の検出電極は、第１電極と、前記第１電極とは平面視による形状が異なる第２電極と、を有し、前記第２電極は前記曲線状の部位と隣り合う位置に配置され、前記複数の検出配線は、前記第１電極に接続する第１配線と、前記第２電極に接続する第２配線と、を有し、前記第２配線は、前記第１配線の一方の側に位置する第１線部と、前記第１線部に接続し、前記第１配線の端部と前記基板の縁部との間に位置する第４線部と、前記第１配線又は前記第１配線の延長線を挟んで、前記一方の反対側に位置する第５線部と、を有する。

図１は、実施形態１に係るセンサ付き表示装置の構成例を示す平面図である。 図２は、実施形態１に係る表示領域の画素配列を表す回路図である。 図３は、実施形態１に係る第１基板の構成例を示す平面図である。 図４は、図３をＩＶ−ＩＶ’線で切断した断面図である。 図５は、実施形態１に係る第２検出電極と第２検出配線との接続の一例を示す平面図である。 図６は、実施形態１に係る第２検出電極と、第２検出配線との接続の一例（別の例）を示す平面図である。 図７は、実施形態１に係るブラックマトリクス層の構成例を示す平面図である。 図８は、実施形態１に係る第３検出電極と第３検出配線との接続の一例を示す平面図である。 図９は、実施形態１に係る第３検出配線の位置関係を示す平面図である。 図１０は、実施形態１に係る第１基板の凹部付近に設けられる第１ダミー画素領域及び第２ダミー画素領域の一例を示す平面図である。 図１１は、第１基板の角部付近に設けられる第１ダミー画素領域及び第２ダミー画素領域の一例を示す平面図である。 図１２は、実施形態１に係る画素トランジスタの構成例を示す平面図である。 図１３は、第１ダミー画素トランジスタの構成例を示す平面図である。 図１４は、実施形態１に係る第２ダミー画素トランジスタの構成例を示す平面図である。 図１５は、図１２に示す画素トランジスタをＸＶ−ＸＶ’線で切断した断面図である。 図１６は、図１３に示す第１ダミー画素トランジスタをＸＶＩ−ＸＶＩ’線で切断した断面図である。 図１７は、図１４に示す第１ダミー画素トランジスタをＸＶＩＩ−ＸＶＩＩ’線で切断した断面図である。 図１８は、第１実施形態に係る第１ダミー画素トランジスタの接続例を示す平面図である。 図１９は、第１実施形態に係る第１ダミー画素トランジスタと第２ダミー画素トランジスタとの接続例を示す平面図である。 図２０は、実施形態２に係る検出配線の引き回しの一例を示す平面図である。 図２１は、実施形態２の変形例に係る検出配線の引き回しを示す平面図である。 図２２は、図２１をＸＸＩＩ−ＸＸＩＩ’線で切断した断面図である。 図２３は、図２１をＸＸＩＩＩ−ＸＸＩＩＩ’線で切断した断面図である。 図２４は、本実施形態の変形例に係る信号線と副画素の形状を示す平面図である。 図２５は、本実施形態の変形例に係る信号線と検出配線の形状を示す平面図である。

本発明を実施するための形態（実施形態）につき、図面を参照しつつ詳細に説明する。以下の実施形態に記載した内容により本発明が限定されるものではない。また、以下に記載した構成要素には、当業者が容易に想定できるもの、実質的に同一のものが含まれる。さらに、以下に記載した構成要素は適宜組み合わせることが可能である。なお、開示はあくまで一例にすぎず、当業者において、発明の主旨を保っての適宜変更について容易に想到し得るものについては、当然に本発明の範囲に含有されるものである。また、図面は説明をより明確にするため、実際の態様に比べ、各部の幅、厚さ、形状等について模式的に表される場合があるが、あくまで一例であって、本発明の解釈を限定するものではない。また、本明細書と各図において、既出の図に関して前述したものと同様の要素には、同一の符号を付して、詳細な説明を適宜省略することがある。

（実施形態１）
図１は、実施形態１に係るセンサ付き表示装置の構成例を示す平面図である。図２は、実施形態１に係る表示領域の画素配列を表す回路図である。なお、以下の説明においては、ＸＹＺ直交座標系を設定し、ＸＹＺ直交座標系を参照しつつ各部材の位置関係について説明する。第１方向をＸ軸方向、第１方向と直交する第２方向をＹ軸方向、Ｘ軸方向及びＹ軸方向のそれぞれに直交する方向（すなわち、Ｘ−Ｙ平面に垂直な方向）をＺ軸方向とする。本明細書において、平面視とは、Ｘ軸とＹ軸とに平行なＸ−Ｙ平面の法線方向から見ることを意味する。本明細書において、上側とはＹ軸の矢印側を意味し、下側とはＹ軸の矢印の反対側を意味し、右側とはＸ軸の矢印側を意味し、左側とはＸ軸の矢印の反対側を意味する。

図１に示すように、実施形態１に係るセンサ付き表示装置１００は、第１基板ＳＵＢ１と、第１基板ＳＵＢ１と対向する位置に設けられた第２基板ＳＵＢ２と、を備える。センサ付き表示装置１００は、例えば、タッチ検出機能付きの液晶パネルであり、第１基板ＳＵＢ１と第２基板ＳＵＢ２との間に液晶層（図示せず）が設けられている。第１基板ＳＵＢ１は、例えばＴＦＴ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）基板である。第２基板ＳＵＢ２は、対向基板である。

なお、センサ付き表示装置１００には、第１基板ＳＵＢ１、第２基板ＳＵＢ２の他にも、バックライト等の照明装置や、その他の付帯機器が必要に応じて付設されるが、図１ではそれらの図示を省略している。また、本実施形態において、センサ付き表示装置１００はタッチ検出機能付きの液晶パネルに限定されるものではない。例えば、センサ付き表示装置１００は、タッチ検出機能付きの有機ＥＬ（Ｅｌｅｃｔｒｏ Ｌｕｍｉｎｅｓｃｅｎｃｅ）パネルであってもよい。

第１基板ＳＵＢ１において第２基板ＳＵＢ２と対向する領域には、それぞれＸ軸方向及びＹ軸方向に延びる複数の配線（例えば、図２に示すゲート線ＧＬ、信号線ＳＬ、検出配線ＴＬ）が設けられている。第１基板ＳＵＢ１において、ゲート線ＧＬと信号線ＳＬとが交差する部分が表示の最小単位、すなわち、図２に示す副画素ＳＰＸに対応している。その副画素が複数個、マトリクス状に配列することによって全体の表示領域ＡＡが形成されている。また、図示しないが、例えば液晶層と第２基板ＳＵＢ２との間には、ブラックマトリクス層ＢＭ（後述の図７参照）を含むカラーフィルタが配置されている。カラーフィルタは、第２基板ＳＵＢ２において、第１基板ＳＵＢ１と対向する面に印刷されていてもよい。

図１に示すように、センサ付き表示装置１００は、表示領域ＡＡと、表示領域ＡＡの外周に位置する周辺領域ＮＡＡとを有する。周辺領域ＮＡＡは、例えば、画像を表示しない額縁領域である。周辺領域ＮＡＡは、例えばブラックマトリクス層ＢＭで覆われている。後述の図７に示すように、表示領域ＡＡと周辺領域ＮＡＡとの境界線ＢＬは、ブラックマトリクス層ＢＭによって画定されている。

第１基板ＳＵＢ１は、第２基板ＳＵＢ２の外側へ張出す張出し部１Ｅを有する。張出し部１Ｅに、ドライバＩＣ２と外部接続端子３とが設けられている。表示領域ＡＡ内に設けられている複数の配線（例えば、図２に示すゲート線ＧＬ、信号線ＳＬ、検出配線ＴＬ）は、ドライバＩＣ２に接続されている。また、ドライバＩＣ２は、外部接続端子３を介して、外部の機器との間で信号を送受する。

なお、本実施形態において、ドライバＩＣ２は、第１基板ＳＵＢ１に接続する他の配線基板に設けられていてもよい。例えば、第１基板ＳＵＢ１の張出し部１Ｅには、フレキシブルプリント回路基板（以下、ＦＰＣ（Ｆｌｅｘｉｂｌｅ ｐｒｉｎｔｅｄ ｃｉｒｃｕｉｔｓ））が取り付けられており、ＦＰＣにドライバＩＣ２が実装されていてもよい。この場合、張出し部１ＥとＦＰＣとの接合は、図示しない異方性導電フィルム（ＡＣＦ（Ａｎｉｓｏｔｒｏｐｉｃ Ｃｏｎｄｕｃｔｉｖｅ Ｆｉｌｍ））を介して行われていてもよい。

第１基板ＳＵＢ１及び第２基板ＳＵＢ２は、例えばガラス基板である。または、第１基板ＳＵＢ１及び第２基板ＳＵＢ２は、ガラス基板に限らず可撓性を有する樹脂基板であってもよい。

図２に示すように、第１基板ＳＵＢ１には、各副画素ＳＰＸのスイッチング素子である画素トランジスタＴｒ、信号線ＳＬ、ゲート線ＧＬ、検出配線ＴＬ、検出配線ＴＬが接続する検出電極ＤＥ等が形成されている。信号線ＳＬは、画素電極ＰＥに画素信号を供給するための配線である。ゲート線ＧＬは、各画素トランジスタＴｒを駆動する駆動信号を供給するための配線である。信号線ＳＬ及びゲート線ＧＬは、第１基板ＳＵＢ１の表面と平行な平面に延出する。

表示領域ＡＡは、マトリクス状に配列された複数の副画素ＳＰＸを有している。副画素ＳＰＸは、それぞれ画素トランジスタＴｒ及び液晶ＬＣを備えている。画素トランジスタＴｒは、薄膜トランジスタにより構成されるものであり、この例では、ｎチャネルのＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型のＴＦＴで構成されている。画素電極ＰＥと検出電極ＤＥとの間に絶縁膜５３（後述の図４参照）が設けられ、これらによって保持容量Ｃｓが形成される。

カラーフィルタは、例えば赤（Ｒ）、緑（Ｇ）、青（Ｂ）の３色に着色されたカラーフィルタの色領域が周期的に配列されている。図２に示す各副画素ＳＰＸに、Ｒ、Ｇ、Ｂの３色の色領域３２Ｒ、３２Ｇ、３２Ｂが１組として対応付けられる。そして、３色の色領域３２Ｒ、３２Ｇ、３２Ｂに対応する副画素ＳＰＸを１組として画素ＰＸが構成される。なお、カラーフィルタは、４色以上の色領域を含んでいてもよい。

各画素ＰＸを構成する副画素ＳＰＸに対応して、後述の画素電極ＰＥが設けられている。センサ付き表示装置１００が表示動作を行うための画素信号は、図示しないソースドライバから画素電極ＰＥに供給される。ソースドライバは、例えばドライバＩＣ２に内蔵されている。また、表示動作の際に、直流の電圧信号である表示用の駆動信号が、検出配線ＴＬを介して検出電極ＤＥに供給される。これにより、検出電極ＤＥは、複数の画素電極ＰＥに対する共通電極として機能する。また、検出電極ＤＥは、タッチ検出における検出電極として機能する。

例えば、センサ付き表示装置１００は、表示動作（表示期間）と、自己静電容量方式のタッチ検出動作（タッチ検出期間）とを時分割に行う。表示動作において、ドライバＩＣ２に含まれる検出電極ドライバ（図示せず）は、全ての検出電極ＤＥに対して、表示用の駆動信号を供給する。また、タッチ検出において、検出電極ドライバは、検出電極ＤＥに対して、同時又は時分割的にタッチ検出用の駆動信号を供給する。タッチ検出用の駆動信号は、検出配線ＴＬを介して検出電極ＤＥに供給される。

検出電極ＤＥは、検出電極ＤＥのそれぞれの静電容量変化に応じたセンサ出力信号を、図示しないアナログフロントエンド回路（以下、ＡＦＥ（Ａｎａｌｏｇ Ｆｒｏｎｔ Ｅｎｄ））に出力する。ＡＦＥは、例えばドライバＩＣ２に内蔵されている。各検出電極ＤＥからのセンサ出力信号に基づいて、表示領域ＡＡのタッチ検出が行われる。このように、検出電極ＤＥは、表示動作の際に共通電極として機能するとともに、自己静電容量方式によるタッチ検出の際に検出電極として機能する。

図３は、実施形態１に係る第１基板の構成例を示す平面図である。図４は、図３をＩＶ−ＩＶ’線で切断した断面図である。なお、図３では、図面の複雑化を回避するために、検出電極ＤＥよりも上層側に位置する第２平坦化膜４３、検出電極ＤＥ、絶縁膜５３及び画素電極ＰＥの図示を省略している。また、図３では、図面の複雑化を回避するために、検出配線ＴＬを実線で示しているが、検出配線ＴＬは検出電極ＤＥの下層側に位置する。

図４に示すように、第１基板ＳＵＢ１は、基材１（後述の図１５参照）の上方に設けられた半導体層ＳＣと、半導体層ＳＣを覆う絶縁膜１３と、絶縁膜１３上に設けられた層間絶縁膜２３と、層間絶縁膜２３上に設けられた信号線ＳＬと、を備える。絶縁膜１３及び層間絶縁膜２３には、コンタクトホールＣＨ１が設けられている。コンタクトホールＣＨ１を介して、信号線ＳＬは半導体膜ＳＣに接続している。なお、図示しないが、絶縁膜１３と層間絶縁膜２３との間には、ゲート線ＧＬ（図２参照）が配置されている。

例えば、基材１は、ガラスや可撓性の樹脂基板で構成されている。ゲート線ＧＬは、モリブデンを含む材料で構成されている。絶縁膜１３は、ゲート絶縁膜である。絶縁膜１３は、シリコン酸化膜及びシリコン窒化膜等の無機絶縁膜で構成されている。一例を挙げると、絶縁膜１３は、基材１側からシリコン酸化膜、シリコン窒化膜がこの順で積層された積層構造の膜で構成されている。半導体膜ＳＣは、ポリシリコン膜で構成されている。層間絶縁膜２３は、シリコン酸化膜及びシリコン窒化膜等の無機絶縁膜で構成されている。一例を挙げると、層間絶縁膜２３は、基材１側からシリコン酸化膜、シリコン窒化膜、シリコン酸化膜がこの順で積層された積層構造の膜で構成されている。信号線ＳＬと、画素トランジスタＴｒのドレインＳＬＤ（後述の図１２、図１５参照）は、チタン及びアルミニウムとで構成されている。一例を挙げると、信号線ＳＬとドレインＳＬＤは、基材１側からチタン、アルミニウム、チタンがこの順で積層された積層構造の膜で構成されている。

また、第１基板ＳＵＢ１は、層間絶縁膜２３上に設けられた第１平坦化膜３３と、第１平坦化膜３３上に設けられた検出配線ＴＬと、第１平坦化膜３３上に設けられて検出配線ＴＬを覆う第２平坦化膜４３と、第２平坦化膜４３上に設けられた検出電極ＤＥと、検出電極ＤＥ上に設けられた絶縁膜５３と、絶縁膜５３上に設けられた画素電極ＰＥと、を備える。

例えば、第１平坦化膜３３及び第２平坦化膜４３は、アクリル樹脂等の有機絶縁膜で構成されている。また、第２平坦化膜４３については無機絶縁膜で構成されたものであっても良く、無機絶縁膜で構成するものであっても良い。検出電極ＤＥ及び画素電極ＰＥは、透光性の導電膜であるＩＴＯ（Ｉｎｄｉｕｍ Ｔｉｎ Ｏｘｉｄｅ）で構成されている。絶縁膜５３は、シリコン窒化膜等の無機絶縁膜で構成されている。

図４に示すように、本実施形態において、検出電極ＤＥは、第１基板ＳＵＢ１の表示領域ＡＡに行列状に複数配置される。例えば、検出電極ＤＥは、Ｘ軸方向に複数配列されるとともに、Ｙ軸方向に複数配列される。検出電極ＤＥにはそれぞれ検出配線ＴＬが接続される。

本実施形態では、１個の検出電極ＤＥに対して１本の検出配線ＴＬが、複数の箇所で接続されている。また、１個の検出電極ＤＥに対する１本の検出配線ＴＬのコンタクト数（コンタクトホールＣＨ３の数）は、複数となっている。検出配線ＴＬは、Ｘ軸方向に延設された線幅を有している。また、検出配線ＴＬは、Ｘ軸方向に間隔を有して複数配列されている。検出電極ＤＥは、それぞれ検出配線ＴＬを介してドライバＩＣ２に接続されている。また、ドライバＩＣ２から引き出された１本の検出配線ＴＬが表示領域ＡＡにおいて複数に分岐された検出配線ＴＬを構成するものであっても良く、この場合１個の検出電極ＤＥに対して複数本の検出配線が複数の箇所で接続されることとなる。図３においては、分かりやすさの為、ドライバＩＣ２から引き出された１本の検出配線ＴＬが表示領域ＡＡにおいて複数本分岐された配線構造であったとしても１本の線で示している。

図３に示すように、Ｙ軸方向に並ぶ検出電極ＤＥの各列において、検出配線ＴＬとの接続は、例えば左側から右側に降順となっている。Ｙ軸方向に並ぶ検出電極ＤＥの各列において、最も上側に位置する検出電極ＤＥには、最も左側に位置する検出配線ＴＬが接続している。また、Ｙ軸方向に並ぶ検出電極ＤＥの各列において、最も下側に位置する検出電極ＤＥには、最も右側に位置する検出配線ＴＬが接続している。Ｙ軸方向に並ぶ検出電極ＤＥの各列において、より下側に位置する検出電極ＤＥほど、より右側に位置する検出配線ＴＬに接続している。

図３に示すように、第１基板ＳＵＢ１は、平面視で矩形ではなく、異形状となっている。第１基板ＳＵＢ１の外周は、曲線を含む角部４と、曲線を含む凹部５とを有する。凹部５は、ノッチともいう。例えば、第１基板ＳＵＢ１の外周は、Ｘ軸方向に平行な第１辺６ａと、Ｙ軸方向に平行な第２辺６ｂとを有する。図３において、第１辺６ａは第１基板ＳＵＢ１の上側の縁辺であり、第２辺６ｂは第１基板ＳＵＢ１の左右の側の縁辺である。角部４は、Ｘ軸方向に平行な第１辺６ａと、Ｙ軸方向に平行な第２辺６ｂとが接続する部分である。角部４は曲線となっている。また、第１基板ＳＵＢ１の外周は、平面視で、第１辺６ａから表示領域ＡＡに向かって凹む凹部５、を有する。凹部５は、Ｘ軸方向に平行な第３辺５ａと、Ｙ軸方向に平行な第４辺５ｂと、第３辺５ａと第４辺５ｂとを接続する隅部５ｃと、を有する。隅部５ｃは曲線となっている。

第１基板ＳＵＢ１と貼り合せされる第２基板ＳＵＢ２（図１参照）も、平面視で矩形ではなく、異形状となっている。例えば、第２基板ＳＵＢ２の外周は、曲線を含む角部と、曲線を含む凹部とを有する。第２基板ＳＵＢ２の平面視による形状は、第１基板ＳＵＢ１から張出し部１Ｅ（図１参照）を除いた形状及び大きさと一致する。

検出電極ＤＥは、平面視による形状が矩形である第１検出電極ＤＥ１と、第１検出電極ＤＥ１とは平面視による形状及び大きさ（面積）の少なくとも一方が異なる第２検出電極ＤＥ２と、第１検出電極ＤＥ１とは平面視による形状及び大きさ（面積）の少なくとも一方が異なる第３検出電極ＤＥ３と、を有する。第２検出電極ＤＥ２は、凹部５と隣り合う位置に配置されている。例えば、凹部５の左右の両側に、第２検出電極ＤＥ２が配置されている。第３検出電極ＤＥ３は、角部４と隣り合う位置に配置されている。

第２検出電極ＤＥ２において、凹部５と隣り合う縁辺は、凹部５に平行、又はほぼ平行となっている。例えば、第２検出電極ＤＥ２において、凹部５の隅部５ｃと隣り合う縁辺は、隅部５ｃに沿って湾曲している。同様に、第３検出電極ＤＥ３において、角部４と隣り合う縁辺は、角部４に平行、又はほぼ平行となっている。例えば、第３検出電極ＤＥ３において、角部４と隣り合う縁辺は、角部４に沿って湾曲している。

以下の説明では、検出配線ＴＬのうち、第１検出電極ＤＥ１に接続する配線を第１検出配線ＴＬ１といい、第２検出電極ＤＥ２に接続する配線を第２検出配線ＴＬ２といい、第３検出電極ＤＥ３に接続する配線を第３検出配線ＴＬ３という。

図５は、実施形態１に係る第２検出電極と第２検出配線との接続の一例を示す平面図である。図５に示すように、第２検出配線ＴＬ２は、表示領域ＡＡを通り、凹部５近傍の周辺領域ＮＡＡを通って、第２検出電極ＤＥ２−２に接続している。例えば、第２検出配線ＴＬ２は、第１線部ＴＬ２１と、第２線部ＴＬ２２と、第３線部ＴＬ２３と、を有する。第１線部ＴＬ２１は、表示領域ＡＡに位置する。第１線部ＴＬ２１の一端はドライバＩＣ２（図３参照）に接続し、第１線部ＴＬ２１の他端は第２線部ＴＬ２２に接続している。第２線部ＴＬ２２は、周辺領域ＮＡＡに位置する。第３線部ＴＬ２３は、表示領域ＡＡに位置する。第３線部ＴＬ２３の一端は第２線部ＴＬ２２に接続し、第３線部ＴＬ２３の他端はコンタクトホールＣＨ３を介して第２検出電極ＤＥ２−２に接続している。

また、第２検出電極ＤＥ２は、表示領域ＡＡから周辺領域ＮＡＡに延出している。第２検出電極ＤＥ２において凹部５と隣り合う側の端部は、凹部５に沿って湾曲している。また、周辺領域ＮＡＡにおいて、第２検出配線ＴＬ２の第２線部ＴＬ２２は、第２検出電極ＤＥ２−２のうちの周辺領域ＮＡＡに延出している部分と平面視で重なっている。例えば、周辺領域ＮＡＡに位置する第２線部ＴＬ２２は、第２検出電極ＤＥ２−２と平面視で重なっている。これにより、第２検出配線ＴＬ２は、寄生容量を低減することができる。

また、第２線部ＴＬ２２の少なくとも一部は、１本の配線で構成されている。これにより、第２検出電極ＤＥ２−２において、周辺領域ＮＡＡに延出する部分の幅が狭い場合でも、第２検出電極ＤＥ２−２と平面視で重なるように第２検出配線ＴＬ２を延設することが可能となっている。図５は、１個の第２検出電極ＤＥ２に接続する第２検出配線ＴＬ２は４本であり、その４本の第２検出配線ＴＬ２が周辺領域ＮＡＡにおいて１本になる例を示している。

第３線部ＴＬ２３は、複数本の配線に分岐して第２検出電極ＤＥ２−２に接続している。これにより、第２検出配線ＴＬ２と第２検出電極ＤＥ２−２とのコンタクト数を増やすことが容易となっている。

なお、図５では、第２線部ＴＬ２２が、Ｘ軸方向に平行な配線と、Ｙ軸方向に平行な配線とが交互に直列に接続されてジグザグ状となっているが、これはあくまで一例である。第２線部ＴＬ２２において、Ｘ軸方向に平行な配線の長さと、Ｙ軸方向に平行な配線の長さとをそれぞれ短くすると共に、これらを交互に多数接続することによって、第２線部ＴＬ２２は曲線状又はほぼ曲線状となる。

また、図５では、第２検出電極ＤＥ２−１、ＤＥ２−２がＹ軸方向に並び、第２検出電極ＤＥ２−２に接続する検出配線ＴＬ２は、第２検出電極ＤＥ２−１と平面視で重なる位置を通る場合を例示した。しかしながら、これはあくまで一例である。図６は、実施形態１に係る第２検出電極と、第２検出配線との接続の一例（別の例）を示す平面図である。図６に示すように、本実施形態では、第２検出電極ＤＥ２−１、ＤＥ２−２は、１つの連続した第２検出電極ＤＥ２であってもよい。このような構成であっても、第２検出配線ＴＬ２は、表示領域ＡＡから周辺領域ＮＡＡを通って第２検出電極ＤＥ２に接続する。

図７は、実施形態１に係るブラックマトリクス層の構成例を示す平面図である。本実施形態ではブラックマトリクス層ＢＭの単位面積当たりの開口率に差を設けることによって、表示領域ＡＡと周辺領域ＮＡＡとの間に境界線ＢＬが形成されている。周辺領域ＮＡＡにおけるブラックマトリクス層ＢＭの単位面積当たりの開口率は、０％である。これに対し、表示領域ＡＡにおけるブラックマトリクス層ＢＭの単位面積当たりの開口率は、０％よりも大きい。

例えば、表示領域ＡＡは、画素ＰＸとして、第１画素ＰＸ１、第２画素ＰＸ２、第３画素ＰＸ３、第４画素ＰＸ４及び第５画素ＰＸ５を有する。第１画素ＰＸ１、第２画素ＰＸ２、第３画素ＰＸ３、第４画素ＰＸ４及び第５画素ＰＸ５では、ブラックマトリクス層ＢＭの単位面積当たりの開口率がそれぞれ異なる。

第１画素ＰＸ１と重なる位置のブラックマトリクス層ＢＭは、３つの第１開口部ＡＰ１を有する。第２画素ＰＸ２と重なる位置のブラックマトリクス層ＢＭは、３つの第２開口部ＡＰ２を有する。第３画素ＰＸ３と重なる位置のブラックマトリクス層ＢＭは、３つの第３開口部ＡＰ３を有する。第４画素ＰＸ４と重なる位置のブラックマトリクス層ＢＭは、３つの第４開口部ＡＰ４を有する。第５画素ＰＸ５と重なる位置のブラックマトリクス層ＢＭは、３つの第５開口部ＡＰ５を有する。

各開口部の面積（つまり、開口率）は、第１開口部ＡＰ１、第２開口部ＡＰ２、第３開口部ＡＰ３、第４開口部ＡＰ４、第５開口部ＡＰ５の順に小さくなっている。第１開口部ＡＰ１の開口面積が最も大きく、第５開口部ＡＰ５の開口面積が最も小さい。これにより、第１画素ＰＸ１、第２画素ＰＸ２、第３画素ＰＸ３、第４画素ＰＸ４及び第５画素ＰＸ５の順に、光の透過率が小さくなっている。

本実施形態では、Ｘ軸方向及びＹ軸方向において、表示領域ＡＡから周辺領域ＮＡＡに近づくほど、光の透過率が小さくなるように、第１開口部ＡＰ１、第２開口部ＡＰ２、第３開口部ＡＰ３、第４開口部ＡＰ４、第５開口部ＡＰ５が配置されている。これにより、ブラックマトリクス層ＢＭは、曲線状の境界線ＢＬを画定している。

図８は、実施形態１に係る第３検出電極と第３検出配線との接続の一例を示す平面図である。図８に示すように、第３検出配線ＴＬ３は、表示領域ＡＡを通り、角部４近傍の周辺領域ＮＡＡを通って、第３検出電極ＤＥ３に接続している。例えば、第３検出配線ＴＬ３は、第１線部ＴＬ３１と、第２線部ＴＬ３２と、第３線部ＴＬ３３と、を有する。第１線部ＴＬ３１は、表示領域ＡＡに位置する。第１線部ＴＬ３１の一端はドライバＩＣ２（図３参照）に接続し、第１線部ＴＬ３１の他端は第２線部ＴＬ３２に接続している。第２線部ＴＬ３２は、周辺領域ＮＡＡに位置する。第３線部ＴＬ３３は、表示領域ＡＡに位置する。第３線部ＴＬ３３の一端は第２線部ＴＬ３２に接続し、第３線部ＴＬ３３の他端はコンタクトホールＣＨ３を介して第３検出電極ＤＥ３に接続している。

また、第３検出電極ＤＥ３は、表示領域ＡＡから周辺領域ＮＡＡに延出している。周辺領域ＮＡＡにおいて、第３検出配線ＴＬ３は、第３検出電極ＤＥ３のうちの周辺領域ＮＡＡに延出している部分と平面視で重なっている。例えば、周辺領域ＮＡＡに位置する第２線部ＴＬ３２は、第３検出電極ＤＥ３と平面視で重なっている。これにより、第３検出配線ＴＬ３は、寄生容量を低減することができる。

また、第２線部ＴＬ３２の少なくとも一部は、１本の配線で構成されている。これにより、第３検出電極ＤＥ３において、周辺領域ＮＡＡに延出する部分の幅が狭い場合でも、第３検出電極ＤＥ３と平面視で重なるように第３検出配線ＴＬ３を延設することが可能となっている。

また、第３線部ＴＬ３３は、複数本の配線に分岐して第３検出電極ＤＥ３に接続している。これにより、第３検出配線ＴＬ３と第３検出電極ＤＥ３とのコンタクト数を増やすことが容易となっている。

また、図８では、第２線部ＴＬ３２が、Ｘ軸方向に平行な配線と、Ｙ軸方向に平行な配線とが交互に直列に接続された態様を例示している。このような態様でも、Ｘ軸方向に平行な配線の１本当たりの長さと、Ｙ軸方向に平行な配線の１本当たりの長さとをそれぞれ短くすることによって、第２線部ＴＬ３２は実質的に曲線となる。

なお、図８では、第２線部ＴＬ３２が、Ｘ軸方向に平行な配線と、Ｙ軸方向に平行な配線とが交互に直列に接続されてジグザグ状となっているが、これはあくまで一例である。第２線部ＴＬ３２において、Ｘ軸方向に平行な配線の長さと、Ｙ軸方向に平行な配線の長さとをそれぞれ短くすると共に、これらを交互に多数接続することによって、第２線部ＴＬ３２は曲線状又はほぼ曲線状となる。

図９は、実施形態１に係る第３検出配線の位置関係を示す平面図である。図９に示すように、第３検出電極ＤＥ３は、表示領域ＡＡから周辺領域ＮＡＡに延出している。周辺領域ＮＡＡにおいて、第３検出配線ＴＬ３の第２線部ＴＬ３２は、第３検出電極ＤＥ３のうちの周辺領域ＮＡＡに延出している部分と平面視で重なっている。また、周辺領域ＮＡＡにおいて、第３検出電極ＤＥ３と、第１基板ＳＵＢ１の縁部６との間には、ゲートドライバ等の周辺回路が配置される周辺回路領域ＧＣＡが設けられている。第２線部ＴＬ３２は、平面視で、表示領域ＡＡと周辺回路領域ＧＣＡとに挟まれている。

図１０は、第１基板の凹部付近に設けられる第１ダミー画素領域及び第２ダミー画素領域の一例を示す平面図である。図１１は、第１基板の角部付近に設けられる第１ダミー画素領域及び第２ダミー画素領域の一例を示す平面図である。検出電極ＤＥの端部は平面視において周辺領域ＮＡＡまで延在しており、第１ダミー画素領域ＤＡ１における第１ダミー画素トランジスタＤＴｒ１（後述の図１３、図１６参照）及び第２ダミー画素領域ＤＡ２における第２ダミー画素トランジスタＤＴｒ２（後述の図１４、図１７参照）に重なるものであっても良い。また、第２検出配線ＴＬ２の第２線部ＴＬ２２（図５参照）、第３検出配線ＴＬ３の第２線部ＴＬ２３（図８参照）は、第１ダミー画素領域ＤＡ１及び第２ダミー画素領域ＤＡ２に形成されるものであっても良い。

本実施形態において、第２検出電極ＤＥ２と平面視で重なる位置は、第１検出電極ＤＥ１と平面視で重なる位置と比べて、表示に寄与する有効画素数が少なく、ゲート線ＧＬの負荷（寄生容量）が小さい。同様に、第３検出電極ＤＥ３と平面視で重なる位置は、第１検出電極ＤＥ１と平面視で重なる位置と比べて、表示に寄与する有効画素数が少なく、ゲート線ＧＬの負荷（寄生容量）が小さい。このため、第２検出電極ＤＥ２及び第３検出電極ＤＥ３が並ぶ行と、第２検出電極ＤＥ２及び第３検出電極ＤＥ３が並ばない行（つまり、第１検出電極ＤＥ１のみが並ぶ行）とでは、ゲート線ＧＬの容量差に起因して、表示に輝度差が生じる可能性がある。また、第２検出電極ＤＥ２及び第３検出電極ＤＥ３が並ぶ行内においても、凹部５の曲線に沿って有効画素数が変化するため、表示に輝度差が生じる可能性がある。

このような可能性を考慮し、輝度差を低減するため、本実施形態では、図１０に示すように、凹部５近傍の周辺領域ＮＡＡに第１ダミー画素領域ＤＡ１が設けられている。第１ダミー領域ＤＡ１では、ゲート線ＧＬに負荷調整用の第１ダミー画素トランジスタＤＴｒ１が接続されている。また、図１１に示すように、角部４近傍の周辺領域ＮＡＡにも第１ダミー画素領域ＤＡ１が設けられている。角部４近傍の第１ダミー領域ＤＡ１でも、ゲート線ＧＬに負荷調整用の第１ダミー画素トランジスタＤＴｒ１が接続されている。

また、第１基板ＳＵＢ１の製造工程や、第１基板ＳＵＢ１と第２基板ＳＵＢ２との貼り合せ工程では、第１基板ＳＵＢ１の角部４や凹部５に、製造装置が近接する場合がある。
第１基板ＳＵＢ１と製造装置との間に大きな電位差があると、角部４や凹部５に静電気放電（以下、ＥＳＤ（Ｅｌｅｃｔｒｏ Ｓｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ））が生じる可能性がある。この可能性を低減するため、本実施形態では、図１０に示すように、凹部５近傍の周辺領域ＮＡＡに第２ダミー画素領域ＤＡ２が設けられている。第２ダミー画素領域ＤＡ２は、第１ダミー画素領域ＤＡ１よりも、第１基板ＳＵＢ１の縁部６側に位置する。第２ダミー領域ＤＡ２では、ゲート線ＧＬにＥＳＤ対策用の第２ダミー画素トランジスタＤＴｒ２が接続されている。また、図１１に示すように、角部４近傍の周辺領域ＮＡＡにも第２ダミー画素領域ＤＡ２が設けられている。角部４近傍の第２ダミー領域ＤＡ２でも、ゲート線ＧＬにＥＳＤ対策用の第２ダミー画素トランジスタＤＴｒ２が接続されている。

次に、第１ダミー画素トランジスタ及び第２ダミー画素トランジスタの各構成について、画素トランジスタＴｒ（図２参照）の構成と比較しながら説明する。図１２は、実施形態１に係る画素トランジスタの構成例を示す平面図である。図１３は、実施形態１に係る第１ダミー画素トランジスタの構成例を示す平面図である。図１４は、実施形態１に係る第２ダミー画素トランジスタの構成例を示す平面図である。図１５は、図１２に示す画素トランジスタをＸＶ−ＸＶ’線で切断した断面図である。図１６は、図１３に示す第１ダミー画素トランジスタをＸＶＩ−ＸＶＩ’線で切断した断面図である。図１７は、図１４に示す第１ダミー画素トランジスタをＸＶＩＩ−ＸＶＩＩ’線で切断した断面図である。なお、図１２から図１４では、図面の複雑化を回避するため、図１５から図１７の各断面図に示される層の一部を省略している。

図１２及び図１５に示すように、画素トランジスタＴｒは、例えば、基材１の一方の面１ａ上に設けられたゲート線ＧＬをゲート電極Ｇ１１、Ｇ１２とする。画素トランジスタＴｒは、例えばトップゲート型である。ゲート線ＧＬは、絶縁膜１３上に形成され、層間絶縁膜２３で覆われている。絶縁膜１３と基材１との間に半導体膜ＳＣが設けられている。層間絶縁膜２３上に信号線ＳＬと、ドレインＳＬＤとが設けられている。信号線ＳＬは、絶縁膜１３と層間絶縁膜２３とに設けられたコンタクトホールＣＨ１を介して半導体膜ＳＣに接続している。また、ドレインＳＬＤは、絶縁膜１３と層間絶縁膜２３とに設けられたコンタクトホールＣＨ２を介して半導体膜ＳＣに接続している。層間絶縁膜２３上に第１平坦化膜３３が設けられている。信号線ＳＬと、ドレインＳＬＤは、第１平坦化膜３３で覆われている。また、第１平坦化膜３３上に検出配線ＴＬと、第２平坦化膜４３とが設けられている。検出配線ＴＬは、第２平坦化膜４３で覆われている。第２平坦化膜４３上に検出電極ＤＥと絶縁膜５３とが設けられている。検出電極ＤＥは、第２平坦化膜４３に設けられたコンタクトホールＣＨ３を介して検出配線ＴＬに接続されている。また、絶縁膜５３上に画素電極ＰＥが設けられている。画素電極ＰＥは、絶縁膜５３、第２平坦化膜４３及び第１平坦化膜３３に設けられたコンタクトホールＣＨ４を介してドレインＳＬＤに接続している。

図１３及び図１６に示すように、第１ダミー画素トランジスタＤＴｒ１は、図１２及び図１５に示した画素トランジスタＴｒからドレインＳＬＤと、画素電極ＰＥとを除いた構成を有する。第１ダミー画素トランジスタＤＴｒ１も、例えばトップゲート型である。第１ダミー画素トランジスタＤＴｒ１は、基材１の一方の面１ａ上に設けられたゲート線ＧＬをゲート電極Ｇ２１、Ｇ２２とする。第１ダミー画素トランジスタＤＴｒ１において、半導体膜ＳＣは、信号線ＳＬのみと接続しており、信号線ＳＬの電位に固定されている。

第１ダミー画素トランジスタＤＴｒ１の半導体膜ＳＣの幅は、画素トランジスタＴｒの半導体膜ＳＣの幅よりも太いことが好ましい。例えば、図１２に示すように、画素トランジスタＴｒにおいて、ドレイン側のゲート電極Ｇ１２の幅をＷ１１とする。幅Ｗ１１は、画素トランジスタＴｒにおいて、ドレイン側の半導体膜ＳＣの幅でもある。また、図１３に示すように、第１ダミー画素トランジスタＤＴｒ１において、ドレイン側のゲート電極Ｇ２２の幅をＷ２１とする。幅Ｗ２１は、第１ダミー画素トランジスタＤＴｒ１において、ドレイン側の半導体膜ＳＣの幅でもある。本実施形態では、Ｗ１１＜Ｗ２１であることが好ましい。これにより、第１ダミー画素トランジスタＤＴｒ１に接続するゲート線ＧＬの寄生容量を大きくすることができる。

また、図１３に示す半導体膜ＳＣの幅はドレイン側の幅だけ太くする構造に限らず、ソース側のゲート電極Ｇ２１と重なる半導体膜ＳＣを太くする構造でもよい。例えば、ソース側のゲート電極Ｇ２１と重なる半導体膜ＳＣの幅を、ドレイン側のゲート電極Ｇ２２の幅Ｗ２１と同じ太さにしてもよい。さらに、より寄生容量を大きくするために、第１ダミー画素トランジスタＤＴｒ１の半導体層ＳＣは、ドレイン側のゲート電極Ｇ２２とソース側のゲート電極Ｇ２１の両方の幅を、幅Ｗ２１のように太くする構造が好ましい。

図１４及び図１７に示すように、第２ダミー画素トランジスタＤＴｒ２は、図１３及び図１６に示した第１ダミー画素トランジスタＤＴｒ１から検出配線ＴＬと、信号線ＳＬとを除いた構成を有する。第２ダミー画素トランジスタＤＴｒ２も、例えばトップゲート型である。第２ダミー画素トランジスタＤＴｒ２は、基材１の一方の面１ａ上に設けられたゲート線ＧＬをゲート電極Ｇ３１、Ｇ３２とする。第２ダミー画素トランジスタＤＴｒ２において、半導体膜ＳＣは、どことも接続しておらず、電気的にフローティング状態にある。

第２ダミー画素トランジスタＤＴｒ２のゲート電極Ｇ３１、Ｇ３２間の距離は、画素トランジスタＴｒのゲート電極Ｇ１１、Ｇ１２間の距離よりも短いことが好ましい。例えば、図１２に示すように、画素トランジスタＴｒにおいて、ゲート電極Ｇ１１、Ｇ１２間の距離をＷ１２とする。図１４に示すように、第２ダミー画素トランジスタＤＴｒ２において、ゲート電極Ｇ３１、Ｇ３２間の距離をＷ３２とする。本実施形態では、Ｗ１２＞Ｗ３２であることが好ましい。これにより、１本のゲート線ＧＬにより多くの第２ダミー画素トランジスタＤＴｒ２を接続することが容易となる。

なお、図１２から図１４では、画素トランジスタＴｒ、第１ダミー画素トランジスタＤＴｒ１及び第２ダミー画素トランジスタＤＴｒ２がそれぞれトップゲート型である場合を示しているが、これはあくまで一例である。本実施形態において、画素トランジスタＴｒ、第１ダミー画素トランジスタＤＴｒ１及び第２ダミー画素トランジスタＤＴｒ２はそれぞれボトムゲート型であってもよい。ボトムゲート型の場合、ゲート線ＧＬは半導体膜ＳＣと基材１との間に位置し、少なくともゲート線ＧＬと半導体膜ＳＣとの間に絶縁膜が介在する。

図１８は、第１実施形態に係る第１ダミー画素トランジスタの接続例を示す平面図である。図１８に示すように、第１ダミー画素領域ＤＡ１（図１０、図１１参照）を通る１本のゲート線ＧＬに、複数の第１ダミー画素トランジスタＤＴｒ１が接続される。これにより、第１ダミー画素領域ＤＡ１を通るゲート線ＧＬの寄生容量を増やすことができる。第１ダミー画素トランジスタＤＴｒの個数が多いほど、また、上記の幅Ｗ２１（図１３参照）が太いほど、ゲート線ＧＬの寄生容量は増大する。

また、本実施形態では、第１ダミー画素領域ＤＡ１を通るゲート線ＧＬは、１本が複数本に分岐していてもよい。例えば、図１８に示すように、第１ダミー画素領域ＤＡ１を通るゲート線ＧＬから、支線ＧＬ１が分岐していてもよい。また、支線ＧＬ１にも、１個以上の第１ダミー画素トランジスタＤＴｒ１が接続してもよい。これにより、第１ダミー画素領域ＤＡ１を通るゲート線ＧＬに、より多くの第１ダミー画素トランジスタＤＴｒ１を接続することが可能である。また、第１ダミー画素領域ＤＡ１の空き領域に第１ダミー画素トランジスタＤＴｒ１を効率よく配置することが可能となる。

例えば、図１８において、表示領域ＡＡと第１ダミー領域ＤＡ１との境界線ＢＬは、右肩下がりの曲線となっている。このため、図１８に示す第１ダミー領域ＤＡ１は、右側に進むほど下側に広くなっている。ゲート線ＧＬから分岐した支線ＧＬ１は、図１８の下側へ延び、そこからさらに右側へ延びている。これにより、第１ダミー領域ＤＡ１において、右下側に広がる空き領域に第１ダミー画素トランジスタＤＴｒ１を配置することが可能となる。

図１９は、第１実施形態に係る第１ダミー画素トランジスタと第２ダミー画素トランジスタとの接続例を示す平面図である。図１９に示すように、１本のゲート線ＧＬに複数の第１ダミー画素トランジスタＤＴｒ１と複数の第２ダミー画素トランジスタＤＴｒ２とが接続している。上述したように、第２ダミー画素トランジスタＤＴｒ２の半導体膜ＳＣは、電気的にフローティング状態にある。このため、第２ダミー画素トランジスタＤＴｒ２にＥＳＤが生じても、第２ダミー画素トランジスタＤＴｒ２から、第１ダミー画素トランジスタＤＴｒ１や画素トランジスタＴｒに電流が流れることを防ぐことができる。

以上説明したように、実施形態１に係るセンサ付き表示装置１００によれば、表示領域ＡＡと、表示領域ＡＡの周辺に位置する周辺領域ＮＡＡとを有する基板（例えば、第１基板ＳＵＢ１）と、表示領域ＡＡに配置され、行列状に並ぶ複数の検出電極ＤＥと、複数の検出電極ＤＥにそれぞれ接続する複数の検出配線ＴＬと、を備える。第１基板ＳＵＢ１の平面視による形状は、平面視で曲線状の部位（例えば、凹部５又は角部４）を含む。複数の検出電極ＤＥは、第１電極（例えば、第１検出電極ＤＥ１）と、第１検出電極ＤＥ１とは平面視による形状が異なる第２電極（例えば、第２検出電極ＤＥ２又は第３検出電極ＤＥ３）と、を有する。第２電極は曲線状の部位と隣り合う位置に配置される。複数の検出配線ＴＬは、第１検出電極ＤＥ１に接続する第１配線（例えば、第１検出配線ＴＬ１）と、第２電極に接続する第２配線（例えば、第２検出配線ＴＬ２又は第３検出配線ＴＬ３）と、を有する。第２検出配線ＴＬ２（または、第３検出配線ＴＬ３）は、表示領域ＡＡから周辺領域ＮＡＡを通って第２検出電極ＤＥ２（または、第３検出電極ＤＥ３）と平面視で重なる位置まで延設される。

これによれば、第２配線が表示領域から周辺領域に出ることなくそのまま第２電極と平面視で重なる位置まで延設される場合と比べて、第２電極に対する第２配線の引き回しの自由度が向上する。例えば、第２検出電極ＤＥ２（または、第３検出電極ＤＥ３）に対する第２検出配線ＴＬ２（または、第３検出配線ＴＬ３）の引き回しの自由度が向上する。これにより、第１検出電極ＤＥ１とは形状が異なる、異形状の第２検出電極ＤＥ２（又は、第３検出電極ＤＥ３）と第２検出配線ＴＬ２（または、第３検出配線ＴＬ３）とのコンタクト数を増加させることが容易となる。コンタクト数の増加に応じて、第２検出電極ＤＥ２（又は、第３検出電極ＤＥ３）と第２検出配線ＴＬ２（または、第３検出配線ＴＬ３）とのコンタクト抵抗を低減することが可能となる。これにより、異形状の第２検出電極ＤＥ２（又は、第３検出電極ＤＥ３）に対してセンサ時定数（センサの応答性）の向上が可能となる。したがって、検出性能を向上したセンサ付き表示装置１００を提供することが可能となる。

また、第２検出配線ＴＬ２（または、第３検出配線ＴＬ３）は、表示領域ＡＡに位置する第１線部（例えば、第１線部ＴＬ２１又は第１線部ＴＬ３１）と、第１線部に接続し、周辺領域ＮＡＡに位置する第２線部（例えば、第２線部ＴＬ２２又は第２線部ＴＬ３２）と、第２線部に接続し、表示領域ＡＡに位置する第３線部（例えば、第３線部ＴＬ２３又は第３線部ＴＬ３３）と、を有する。第２検出電極ＤＥ２（又は、第３検出電極ＤＥ３）の面積は、周辺領域ＮＡＡに延出している部分よりも表示領域ＡＡに位置する部分の方が大きい。このため、第２検出配線ＴＬ２（または、第３検出配線ＴＬ３）と第２検出電極ＤＥ２（又は、第３検出電極ＤＥ３）とのコンタクト数を増加させることがさらに容易となる。

また、第１基板ＳＵＢ１は、平面視で、第１基板ＳＵＢ１の縁部（例えば、第１辺６ａ）から表示領域ＡＡ側に凹んだ凹部５を有する。凹部５が上記した曲線状の部位である。これによれば、凹部５の周辺において、センサ時定数の向上が可能となる。

また、第１基板ＳＵＢ１は、平面視で、角部４を有する。角部４が上記した曲線状の部位である。これによれば、角部４の周辺において、センサ時定数の向上が可能となる。

また、第２検出配線ＴＬ２（または、第３検出配線ＴＬ３）は、複数本に分岐して第２検出電極ＤＥ２（または、第３検出電極ＤＥ３）に接続する。これにより、第２検出配線ＴＬ２（または、第３検出配線ＴＬ３）と第２検出電極ＤＥ２（または、第３検出電極ＤＥ３）とのコンタクト数を増加させることがさらに容易となる。

また、センサ付き表示装置１００は、表示領域ＡＡに配置される複数の画素トランジスタＴｒと、周辺領域ＮＡＡに配置される第１ダミー画素トランジスタＤＴｒ１と、画素トランジスタＴｒのゲートと第１ダミー画素トランジスタＤＴｒのゲートとを接続するゲート線ＧＬと、画素トランジスタＴｒのソースと第１ダミー画素トランジスタのソースとを接続する信号線ＳＬと、複数の画素電極ＰＥと、をさらに備える。画素トランジスタＴｒは画素電極ＰＥに接続する。第１ダミー画素トランジスタＤＴｒは画素電極ＰＥに接続しない。

これによれば、第２検出電極ＤＥ２（または、第３検出電極ＤＥ３）と重なる位置を通るゲート線ＧＬの負荷（寄生容量）を高めることができる。第２検出電極ＤＥ２（または、第３検出電極ＤＥ３）と重なる位置を通るゲート線ＧＬの寄生容量を、第２検出電極ＤＥ２（または、第３検出電極ＤＥ３）と重なる位置を通らないゲート線ＧＬの寄生容量に近づけることができる。これにより、表示領域ＡＡ内の輝度差を低減することができる。

また、第１ダミー画素トランジスタＤＴｒのゲート幅Ｗ２１は、画素トランジスタＴｒのゲート幅Ｗ１１よりも大きい。これによれば、第２検出電極ＤＥ２（または、第３検出電極ＤＥ３）と重なる位置を通るゲート線ＧＬの寄生容量をさらに高めることができる。

また、センサ付き表示装置１００は、周辺領域ＮＡＡにおいて、第１ダミー画素トランジスタＤＴｒと第１基板ＳＵＢ１の縁部６との間に配置される第２ダミー画素トランジスタＤＴｒ２、をさらに備える。第２ダミー画素トランジスタＤＴｒ２のゲートは、ゲート線ＧＬに接続する。第２ダミー画素トランジスタＤＴｒ２のソースは、電気的にどことも接続しない（電気的にフローティング状態である）。これによれば、第２ダミー画素トランジスタＤＴｒ２にＥＳＤが生じても、第２ダミー画素トランジスタＤＴｒ２から、第１ダミー画素トランジスタＤＴｒ１や画素トランジスタＴｒに電流が流れることを防ぐことができる。例えば、製造過程でのＥＳＤ対策として有効である。

また、第２検出電極ＤＥ（または、第３検出電極ＤＥ３）は、第２線部ＴＬ２２（または、第２線部ＴＬ３２）に重畳する。

また、第２検出電極ＤＥ（または、第３検出電極ＤＥ３）は、第１ダミー画素トランジスタＤＴｒ１と第２ダミー画素トランジスタＤＴｒ２に梁上する。

なお、実施形態１では、第２検出配線ＴＬ２（又は、第３検出配線ＴＬ３）は、表示領域ＡＡにおいて第２検出電極ＤＥ２（又は、第３検出電極ＤＥ３）に接続することを説明したが、本実施形態はこれに限定されない。本実施形態では、第２検出配線ＴＬ２（又は、第３検出配線ＴＬ３）は、周辺領域ＮＡＡにおいて第２検出電極ＤＥ２（又は、第３検出電極ＤＥ３）に接続してもよい。

（実施形態２）
実施形態１では、第２検出配線ＴＬ２（または、第３検出配線ＴＬ３）は、表示領域ＡＡから凹部５近傍（または、角部４近傍）の周辺領域ＮＡＡを通って異形状の第２検出電極ＤＥ２（または、第３検出電極ＤＥ３）に接続することを説明した。これにより、例えば、検出電極ＤＥのＹ軸方向における並び順と、検出電極ＤＥに接続する検出配線ＴＬのＸ軸方向における並び順とを一致させることできる、ということを説明した。しかしながら、本実施形態において、第２検出配線ＴＬ２（または、第３検出配線ＴＬ３）の周辺領域ＮＡＡにおける引き回しは、実施形態１に示す態様に限定されない。

図２０は、実施形態２に係る検出配線の引き回しの一例を示す平面図である。図２０に示すように、第１検出電極ＤＥ１に接続する第１検出配線ＴＬ１は、第１基板ＳＵＢ１の下側（例えば、図３に示したドライバＩＣ２側）の端部に、端子部ＴＬ１Ｔを有する。端子部ＴＬ１Ｔは、Ｘ軸方向に並んでいる。端子部ＴＬ１ＴのＸ軸方向における並び順は、第１検出配線ＴＬ１の接続先である第１検出電極ＤＥ１のＹ軸方向における並び順と一致している。

第２検出配線ＴＬ２は、第１線部ＴＬ２１と、第１線部ＴＬ２１に接続する第４線部ＴＬ２４と、第４線部ＴＬ２４に接続する第５線部ＴＬ２５と、を有する。第４線部ＴＬ２４は、第１基板ＳＵＢ１の下側の周辺領域ＮＡＡにおいて、Ｘ軸方向に延設されている。第４線部ＴＬ２４は、Ｘ軸方向に並ぶ複数の端子部ＴＬ１Ｔと、第１基板ＳＵＢ１の下側の縁部６との間に位置する。第４線部ＴＬ２４は、信号線ＳＬと平面視で交差している。第４線部ＴＬ２４と信号線ＳＬとの間は、第１平坦化膜３３（図４参照）によって絶縁されている。第５線部ＴＬ２５は、第１基板ＳＵＢ１の下側の周辺領域ＮＡＡにおいて、Ｙ軸方向に延設されている。第５線部ＴＬ２５は、平面視で、第１検出配線ＴＬ１の延長線を挟んで第１線部ＴＬ２１の反対側に位置する。第５線部ＴＬ２５の先端が、第２検出配線ＴＬ２の端子部ＴＬ２Ｔとなっている。これにより、検出配線ＴＬの端子部ＴＬ１Ｔ、ＴＬ２ＴのＸ軸方向における並びは、検出配線ＴＬの接続先である検出電極ＤＥのＹ軸方向の並び順と一致している。

以上説明したように、実施形態２に係るセンサ付き表示装置１００によれば、第２検出配線ＴＬ２は、第１検出配線ＴＬ１の一方の側に位置する第１線部ＴＬ２１と、第１線部ＴＬ２１に接続し、第１検出配線ＴＬ１の端部（例えば、端子部ＴＬ１Ｔ）と第１基板ＳＵＢ１の縁部６との間に位置する第４線部ＴＬ２４と、第１検出配線ＴＬ１又は第１検出配線ＴＬ１の延長線を挟んで、一方の反対側に位置する第５線部ＴＬ２５と、を有する。これによれば、第２検出電極ＤＥ２のＹ軸方向における並び順と、第２検出電極ＤＥ２に接続する第２検出配線ＴＬ２のＸ軸方向における並び順とを一致させることが容易となる。

なお、図２０に示す態様は、第２検出配線ＴＬ２だけでなく、第３検出配線ＴＬ３にも適用してよい。この場合、図２０に示す第２検出配線ＴＬ２は第３検出配線ＴＬ３に置き換え、第２検出電極ＤＥ２は第３検出電極ＤＥ３に置き換えればよい。

（変形例）
実施形態２では、第１検出配線ＴＬ１及び第２検出配線ＴＬ２（または、第３検出配線ＴＬ３）が、図２０に示す態様よりもさらに第１基板ＳＵＢ１の下側（つまり、ドライバＩＣ２側）まで引き出されていてもよい。その場合、第１検出配線ＴＬ１及び第２検出配線ＴＬ２（または、第３検出配線ＴＬ３）は、検出配線ＴＬとは異なる他の層に設けられた配線（例えば、信号線ＳＬと同一の層に設けられた配線）を利用して、第１基板ＳＵＢ１の下側まで引き出されてもよい。また、この場合、信号線ＳＬは、ゲート線ＧＬと同一の層に設けられた配線を利用して、第１基板ＳＵＢ１の下側まで引き出されてもよい。

図２１は、実施形態２の変形例に係る検出配線の引き回しを示す平面図である。図２２は、図２１をＸＸＩＩ−ＸＸＩＩ’線で切断した断面図である。図２３は、図２１をＸＸＩＩＩ−ＸＸＩＩＩ’線で切断した断面図である。図２１から図２３に示すように、第１検出配線ＴＬ１は、第１平坦化膜３３に設けられたコンタクトホールＣＨ１１を介して、第１検出配線ＴＬ１’に接続している。第２検出配線ＴＬ２は、第１平坦化膜３３に設けられたコンタクトホールＣＨ１２を介して、第２検出配線ＴＬ２’に接続している。例えば、第１検出配線ＴＬ１’及び第２検出配線ＴＬ２’は、信号線ＳＬと同一の層に設けられた配線である。第１検出配線ＴＬ１’及び第２検出配線ＴＬ２’は信号線ＳＬと同一種類の材料（例えば、チタン及びアルミニウム）で構成されており、信号線ＳＬと同一の厚みを有する。第１検出配線ＴＬ１’及び第２検出配線ＴＬ２’は、信号線ＳＬと同一の工程で同時に形成される。

また、信号線ＳＬは、層間絶縁膜２３に設けられたコンタクトホールＣＨ１３を介して、信号線ＳＬ’に接続している。例えば、信号線ＳＬ’は、ゲート線ＧＬと同一の層に設けられた配線である。信号線ＳＬ’はゲート線ＧＬと同一種類の材料（例えば、チタン及びアルミニウム）で構成されており、ゲート線ＧＬと同一の厚みを有する。信号線ＳＬ’は、ゲート線ＧＬと同一の工程で同時に形成される。このような構成であれば、第１検出配線ＴＬ１及び第２検出配線ＴＬ２は、信号線ＳＬと接することなく、第１基板ＳＵＢ１のさらに下側まで引き出される。

なお、図２１から図２３に示す態様は、第２検出配線ＴＬ２だけでなく、第３検出配線ＴＬ３にも適用してよい。この場合、図２１から図２３において、第２検出配線ＴＬ２は第３検出配線ＴＬ３に置き換える。

また、上記の実施形態１、２では、例えば図１２、図１８等に示したように、信号線ＳＬがＹ軸方向に平行な直線状であることを示した。しかしながら、これはあくまで一例である。本実施形態において、信号線ＳＬはＹ軸方向に平行な直線状に限定されるものではない。例えば、信号線ＳＬは、Ｙ軸方向に向かってジグザグ状に延設されていてもよい。また、信号線ＳＬと平面視で重なる位置に配置される検出配線ＴＬも、Ｙ軸方向に向かってジグザグ状に延設されていてもよい。

図２４は、本実施形態の変形例に係る信号線と副画素の形状を示す平面図である。図２５は、本実施形態の変形例に係る信号線と検出配線の形状を示す平面図である。図２４に示すように、副画素ＳＰＸの平面視による形状は、例えば、平行四辺形、又は、平行四辺形に近い形であってもよい。信号線ＳＬは、副画素ＳＰＸに沿って延設されている。

信号線ＳＬは、Ｙ軸方向に向かってジグザグ状に延設されている。例えば、信号線ＳＬは、Ｙ軸方向と平面視で斜めに交差する第１直線部ＳＬａと、Ｙ軸方向及び第１直線部ＳＬａの長手方向とそれぞれ斜めに交差する第２直線部ＳＬｂと、を有し、第１直線部ＳＬａと第２直線部ＳＬｂとが交互に直列に接続された構造を有する。

また、図２５に示すように、検出配線ＴＬも、Ｙ軸方向に向かってジグザグ状に延設されている。例えば、検出配線ＴＬは、Ｙ軸方向と平面視で斜めに交差する第１直線部ＴＬａと、Ｙ軸方向及び第１直線部ＴＬａの長手方向と斜めに交差する第２直線部ＴＬｂと、を有し、第１直線部ＴＬａと第２直線部ＴＬｂとが交互に直列に接続された構造を有する。このような構成であっても、実施形態１、２と同様の効果を奏する。

以上、本発明の好適な実施の形態を説明したが、本発明はこのような実施の形態に限定されるものではない。実施の形態で開示された内容はあくまで一例にすぎず、本発明の趣旨を逸脱しない範囲で種々の変更が可能である。例えば、本実施の形態において検出電極と検出配線は共に第１基板に形成されるものであったが、第２基板に形成されるものであってもよく、第２基板の第１基板と反対側の面に検出電極と検出配線を備えた外付けのセンサ機能を持つ基板（外付けタッチパネル）にも用いることができる。本発明の趣旨を逸脱しない範囲で行われた適宜の変更についても、当然に本発明の技術的範囲に属する。

１ 基材
１Ｅ 張出し部
２ ドライバＩＣ
３ 外部接続端子
４ 角部
５ 凹部
６ 縁部
１３、５３ 絶縁膜
２３ 層間絶縁膜
３３ 第１平坦化膜
４３ 第２平坦化膜
１００ センサ付き表示装置
ＡＡ 表示領域
ＢＬ 境界線
ＢＭ ブラックマトリクス層
ＣＨ１、ＣＨ２、ＣＨ３、ＣＨ４、ＣＨ１１、ＣＨ１２、ＣＨ１３ コンタクトホール
ＤＡ１ 第１ダミー画素領域
ＤＡ２ 第２ダミー画素領域
ＤＥ 検出電極
ＤＥ１ 第１検出電極
ＤＥ２、ＤＥ２−１、ＤＥ２−２ 第２検出電極
ＤＥ３ 第３検出電極
ＤＴｒ１ 第１ダミー画素トランジスタ
ＤＴｒ２ 第２ダミー画素トランジスタ
ＧＬ ゲート線
ＧＬ１ 支線
ＮＡＡ 周辺領域
ＳＣ 半導体膜
ＳＬ 信号線
ＳＬＤ ドレイン
ＳＵＢ１ 第１基板
ＳＵＢ２ 第２基板
ＴＬ 検出配線
ＴＬ１ 第１検出配線
ＴＬ２ 第２検出配線
ＴＬ２１ 第１線部
ＴＬ２２ 第２線部
ＴＬ２３ 第３線部
ＴＬ３ 第３検出配線
ＴＬ３１ 第１線部
ＴＬ３２ 第２線部
ＴＬ３３ 第３線部
Ｔｒ 画素トランジスタ

Claims (11)

1. 表示領域と、前記表示領域の周辺に位置する周辺領域とを有する基板と、
   前記表示領域に配置され、行列状に並ぶ複数の検出電極と、
   前記複数の検出電極にそれぞれ接続する複数の検出配線と、を備え、
   前記基板の平面視による形状は、平面視で曲線状の部位を含み、
   前記複数の検出電極は、
   第１電極と、
   前記第１電極とは平面視による形状が異なる第２電極と、を有し、
   前記第２電極は前記曲線状の部位と隣り合う位置に配置され、
   前記複数の検出配線は、
   前記第１電極に接続する第１配線と、
   前記第２電極に接続する第２配線と、を有し、
   前記第２配線は、
   前記表示領域から前記周辺領域を通って前記第２電極と平面視で重なる位置まで延設される、センサ付き表示装置。
2. 前記第２配線は、
   前記表示領域に位置する第１線部と、
   前記第１線部に接続し、前記周辺領域に位置する第２線部と、
   前記第２線部に接続し、前記表示領域に位置する第３線部と、を有する請求項１に記載のセンサ付き表示装置。
3. 前記基板は、
   平面視で、前記基板の縁部から前記表示領域側に凹んだ凹部を有し、
   前記凹部が前記曲線状の部位である、請求項１又は２に記載のセンサ付き表示装置。
4. 前記基板は、平面視で角部を有し、
   前記角部が前記曲線状の部位である、請求項１から３のいずれか１項に記載のセンサ付き表示装置。
5. 前記第２配線は、複数本に分岐して前記第２電極に接続する、請求項１から４のいずれか１項に記載のセンサ付き表示装置。
6. 前記表示領域に配置される複数の画素トランジスタと、
   前記周辺領域に配置される第１ダミー画素トランジスタと、
   前記画素トランジスタのゲートと前記第１ダミー画素トランジスタのゲートとを接続するゲート線と、
   前記画素トランジスタのソースと前記第１ダミー画素トランジスタのソースとを接続する信号線と、
   複数の画素電極と、をさらに備え、
   前記画素トランジスタは前記画素電極に接続し、
   前記第１ダミー画素トランジスタは前記画素電極に接続しない、請求項１から５のいずれか１項に記載のセンサ付き表示装置。
7. 前記第１ダミー画素トランジスタのゲート幅は、前記画素トランジスタのゲート幅よりも大きい、請求項６に記載のセンサ付き表示装置。
8. 前記周辺領域において、前記第１ダミー画素トランジスタと前記基板の縁部との間に配置される第２ダミー画素トランジスタ、をさらに備え、
   前記第２ダミー画素トランジスタのゲートは、前記ゲート線に接続し、
   前記第２ダミー画素トランジスタのソースは、電気的にどことも接続しない、請求項６又は７に記載のセンサ付き表示装置。
9. 前記第２電極は、前記第２線部に重畳する、請求項２に記載のセンサ付き表示装置。
10. 前記第２電極は、前記第１ダミー画素トランジスタと前記第２ダミー画素トランジスタに梁上する、請求項８に記載のセンサ付き表示装置。
11. 基板と、
    前記基板に配置され、行列状に並ぶ複数の検出電極と、
    前記複数の検出電極にそれぞれ接続する複数の検出配線と、を備え、
    前記基板の平面視による形状は、平面視で曲線状の部位を含み、
    前記複数の検出電極は、
    第１電極と、
    前記第１電極とは平面視による形状が異なる第２電極と、を有し、
    前記第２電極は前記曲線状の部位と隣り合う位置に配置され、
    前記複数の検出配線は、
    前記第１電極に接続する第１配線と、
    前記第２電極に接続する第２配線と、を有し、
    前記第２配線は、
    前記第１配線の一方の側に位置する第１線部と、
    前記第１線部に接続し、前記第１配線の端部と前記基板の縁部との間に位置する第４線部と、
    前記第１配線又は前記第１配線の延長線を挟んで、前記一方の側の反対側に位置する第５線部と、を有するセンサ付き表示装置。