KR20200143558A

KR20200143558A - 표시 장치

Info

Publication number: KR20200143558A
Application number: KR1020190070040A
Authority: KR
Inventors: 박경순; 조승환; 최종현
Original assignee: 삼성디스플레이 주식회사
Priority date: 2019-06-13
Filing date: 2019-06-13
Publication date: 2020-12-24
Also published as: US20200394967A1; CN112086063A; US11610555B2; EP3751388A1; US11386851B2; US20220351690A1

Abstract

표시 장치는 모서리가 둥근 사각형 형상의 영역 내에 복수의 데이터 라인들이 배열되고, 둥근 모서리 부분에 대응하는 제1 영역 및 상기 제1 영역과 인접한 직선 모서리 부분에 대응하는 제2 영역을 포함하는 표시부, 및 데이터 전압들을 출력하는 복수의 출력 채널들을 포함하고, 홀수 번째 출력 채널들은 상기 제2 영역에 배열된 데이터 라인들의 배열 순서로 데이터 전압들을 출력하고, 짝수 번째 출력 채널들은 상기 제1 영역에 데이터 라인들의 역 배열 순서로 데이터 전압을 출력하는 데이터 구동 회로를 포함한다.

Description

표시 장치{DISPLAY APPARATUS}

본 발명은 표시 장치에 관한 것으로, 보다 상세하게는 제조 비용을 줄이기 위한 표시 장치에 관한 것이다.

최근 들어, 기술의 발전에 힘입어 소형, 경량화 되면서 성능은 더욱 뛰어난 디스플레이 제품들이 생산되고 있다. 지금까지 디스플레이 장치에는 기존 브라운관 텔레비전(cathode ray tube: CRT)이 성능이나 가격 면에서 많은 장점을 가지고 널리 사용되었으나, 소형화 또는 휴대성의 측면에서 CRT의 단점을 극복하고, 소형화, 경량화 및 저전력 소비 등의 장점을 갖는 표시 장치, 예를 들면 플라즈마 표시 장치, 액정 표시 장치 및 유기 발광 표시 장치 등이 주목을 받고 있다.

상기 표시 장치는 영상이 표시되는 표시부와 이를 둘러싸는 비표시 영역인 주변부를 포함한다. 베젤리스(bezel-less) 디스플레이 또는 인피니티(infinity) 디스플레이 등의 상기 주변부를 축소한 표시 장치의 수요 증가와 함께, 상기 표시부의 모서리가 둥근 형태 등의 다양한 형상의 표시 장치를 개발하고 있다.

이에 본 발명의 기술적 과제는 이러한 점에서 착안된 것으로, 본 발명의 목적은 데이터 구동 회로의 출력 순서를 제어하여 팬아웃 라인의 배열 구조를 개선하기 위한 표시 장치를 제공하는 것이다.

상기한 본 발명의 목적을 실현하기 위한 일 실시예에 따른 표시 장치는 모서리가 둥근 사각형 형상의 영역 내에 복수의 데이터 라인들이 배열되고, 둥근 모서리 부분에 대응하는 제1 영역 및 상기 제1 영역과 인접한 직선 모서리 부분에 대응하는 제2 영역을 포함하는 표시부, 및 데이터 전압들을 출력하는 복수의 출력 채널들을 포함하고, 홀수 번째 출력 채널들은 상기 제2 영역에 배열된 데이터 라인들의 배열 순서로 데이터 전압들을 출력하고, 짝수 번째 출력 채널들은 상기 제1 영역에 데이터 라인들의 역 배열 순서로 데이터 전압을 출력하는 데이터 구동 회로를 포함한다.

본 발명의 일 실시예에 있어서, 상기 표시 장치는 상기 데이터 구동 회로와 상기 제2 영역 사이의 팬아웃 영역에 배열되고, 상기 복수의 출력 채널들과 연결된 복수의 팬아웃 라인들을 더 포함할 수 있다.

본 발명의 일 실시예에 있어서, 상기 제1 및 제2 영역에 배열된 복수의 우회 라인들을 더 포함하고, 상기 복수의 우회 라인들 각각은 상기 제2 영역에 배열된 데이터 라인들 사이에 배열되고, 팬아웃 라인과 연결된 단부를 포함하는 제1 직선부, 상기 데이터 라인들과 교차하는 교차부, 및 상기 제1 영역에 배열된 데이터 라인들 사이에 배열되고 상기 제1 영역에 배열된 데이터 라인과 연결된 단부를 포함하는 제2 직선부를 포함할 수 있다.

본 발명의 일 실시예에 있어서, 홀수 번째 팬아웃 라인은 상기 홀수 번째 출력 채널과 상기 제2 영역에 배열된 데이터 라인을 서로 연결하고, 짝수 번째 팬아웃 라인은 상기 짝수 번째 출력 채널과 상기 제2 영역에 배열된 우회 라인을 서로 연결할 수 있다.

본 발명의 일 실시예에 있어서, 상기 표시부는 상기 제2 영역과 인접하고 직선 모서리 부분에 대응하는 제3 영역을 더 포함할 수 있다.

본 발명의 일 실시예에 있어서, 상기 데이터 구동 회로는 상기 제3 영역에 배열된 데이터 라인들의 배열 순서로 데이터 전압들을 출력하는 복수의 출력 채널들을 더 포함할 수 있다.

상기한 본 발명의 목적을 실현하기 위한 일 실시예에 따른 표시 장치는 모서리가 둥근 사각형 형상의 영역 내에 복수의 데이터 라인들이 배열되고, 둥근 모서리 부분에 대응하는 제1 영역 및 상기 제1 영역과 인접한 직선 모서리 부분에 대응하는 제2 영역을 포함하는 표시부, 및 n개 출력 채널들로 묶은 그룹 별로 데이터 전압을 출력하는 n-디먹스 및 복수의 데이터 전압들을 출력하는 복수의 출력 채널들을 포함하고, 홀수 번째 그룹들의 출력 채널들은 상기 제2 영역에 배열된 데이터 라인들의 배열 순서로 데이터 전압들을 출력하고, 짝수 번째 그룹들의 출력 채널들은 상기 제1 영역에 데이터 라인들의 역 배열 순서로 데이터 전압을 출력하는 데이터 구동 회로를 포함한다.

본 발명의 일 실시예에 있어서, 상기 데이터 구동 회로와 상기 제2 영역 사이의 팬아웃 영역에 배열되고, 상기 복수의 출력 채널들과 연결된 복수의 팬아웃 라인들을 더 포함할 수 있다.

본 발명의 일 실시예에 있어서, 상기 데이터 구동 회로가 2-디먹스를 포함하는 경우, 제4N-3 출력 채널과 연결된 제4N-3 팬아웃 라인은 상기 제2 영역에 배열된 제1 데이터 라인과 연결되고, 제4N-2 출력 채널과 연결된 제4N-2 팬아웃 라인은 상기 제2 영역에 배열된 제2 데이터 라인과 연결되고, 제4N-1 출력 채널과 연결된 제4N-1 팬아웃 라인은 상기 제2 영역에 배열된 제1 및 제2 데이터 라인들 사이의 제1 우회 라인의 제1 직선부와 연결되고, 제4N 출력 채널과 연결된 제4N 팬아웃 라인은 상기 제2 영역에 배열된 제2 및 제3 데이터 라인들 사이의 제2 우회 라인의 제1 직선부와 연결될 수 있다(N은 1, 2, 3,… 자연수).

본 발명의 일 실시예에 있어서, 상기 데이터 구동 회로가 4-디먹스를 포함하는 경우, 제8N-7 출력 채널과 연결된 제8N-7 팬아웃 라인은 상기 제2 영역에 배열된 제1 데이터 라인과 연결되고, 제8N-6 출력 채널과 연결된 제8N-6 팬아웃 라인은 상기 제2 영역에 배열된 제2 데이터 라인과 연결되고, 제8N-5 출력 채널과 연결된 제8N-5 팬아웃 라인은 상기 제2 영역에 배열된 제3 데이터 라인과 연결되고, 제8N-4 출력 채널과 연결된 제8N-4 팬아웃 라인은 상기 제2 영역에 배열된 제4 데이터 라인과 연결되고, 제8N-3 출력 채널과 연결된 제8N-3 팬아웃 라인은 상기 제2 영역에 배열된 제1 및 제2 데이터 라인들 사이의 제1 우회 라인의 제1 직선부와 연결되고, 제8N-2 출력 채널과 연결된 제8N-2 팬아웃 라인은 상기 제2 영역에 배열된 제2 및 제3 데이터 라인들 사이의 제2 우회 라인의 제1 직선부와 연결되고, 제8N-1 출력 채널과 연결된 제8N-1 팬아웃 라인은 상기 제2 영역에 배열된 제3 및 제4 데이터 라인들 사이의 제3 우회 라인의 제1 직선부와 연결되고, 제8N 출력 채널과 연결된 제8N 팬아웃 라인은 상기 제2 영역에 배열된 제4 및 제5 데이터 라인들 사이의 제4 우회 라인의 제1 직선부와 연결될 수 있다(N은 1, 2, 3,… 자연수).

본 발명의 일 실시예에 있어서, 상기 표시부는 상기 제2 영역과 인접하고 상기 직선 모서리 부분에 대응하는 제3 영역을 더 포함할 수 있다.

상기한 본 발명의 목적을 실현하기 위한 일 실시예에 따른 표시 장치는 모서리가 둥근 사각형 형상의 영역 내에 복수의 데이터 라인들이 배열되고, 둥근 모서리 부분에 대응하는 제1 영역 및 상기 제1 영역과 인접한 직선 모서리 부분에 대응하는 제2 영역을 포함하는 표시부, 및 n개 출력 라인들로 묶은 그룹 별로 데이터 전압을 출력하는 n-디먹스 및 상기 n-디먹스의 복수의 출력 라인들과 연결된 복수의 출력 채널들을 포함하고, 홀수 번째 출력 채널들은 상기 제2 영역에 배열된 데이터 라인들의 배열 순서로 데이터 전압들을 출력하고, 짝수 번째 출력 채널들은 상기 제1 영역에 데이터 라인들의 역 배열 순서로 데이터 전압을 출력하는 데이터 구동 회로를 포함한다.

본 발명의 일 실시예에 있어서, 상기 데이터 구동 회로가 2-디먹스를 포함하는 경우, 제4N-3 출력 라인은 제4N-3 출력 채널과 연결되고, 제4N-2 출력 라인은 제4N-1 출력 채널과 연결되고, 제4N-1 출력 라인은 제4N-2 출력 채널과 연결되고, 제4N 출력 라인은 제4N 출력 채널과 연결될 수 있다 (N은 1, 2, 3,… 자연수)

본 발명의 일 실시예에 있어서, 상기 데이터 구동 회로가 4-디먹스를 포함하는 경우, 제8N-7 출력 라인은 제8N-7 출력 채널과 연결되고, 제8N-6 출력 라인은 제8N-5 출력 채널과 연결되고, 제8N-5 출력 라인은 제8N-3 출력 채널과 연결되고, 제8N-4 출력 라인은 제8N-1 출력 채널과 연결되고, 제8N-3 출력 라인은 제8N-6 출력 채널과 연결되고, 제8N-2 출력 라인은 제8N-4 출력 채널과 연결되고, 제8N-1 출력 라인은 제8N-2 출력 채널과 연결되고, 제8N 출력 라인은 제8N 출력 채널과 연결될 수 있다(N은 1, 2, 3,… 자연수).

본 발명의 실시예들에 따르면, 상기 데이터 구동 회로의 복수의 출력 채널들로부터 출력되는 데이터 전압들의 순서를 변경함으로써 상기 팬아웃 라인들의 배열 구조를 단순화하여 표시 장치의 비표시 영역을 줄일 수 있고 라인 저항을 줄일 수 있다.

다만, 본 발명의 효과는 상기 효과들로 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.

도 1은 본 발명의 일 실시예에 따른 표시 장치의 평면도이다.
도 2는 도 1의 팬아웃 라인들과 연결된 구동 회로의 출력 채널들을 설명하기 위한 평면도이다.
도 3은 도 2의 I-I'선을 따라 절단한 표시 장치의 단면도이다.
도 4는 본 발명의 일 실시예에 따른 표시 장치의 팬아웃 라인들과 연결된 구동 회로의 출력 채널들을 설명하기 위한 평면도이다.
도 5는 본 발명의 일 실시예에 따른 표시 장치의 팬아웃 라인들과 연결된 구동 회로의 출력 채널들을 설명하기 위한 평면도이다.
도 6은 본 발명의 일 실시예에 따른 팬아웃 라인들과 연결된 구동 회로의 출력 채널들을 설명하기 위한 개념도이다.
도 7은 본 발명의 일 실시예에 따른 팬아웃 라인들과 연결된 구동 회로의 출력 채널들을 설명하기 위한 개념도이다.
도 8은 본 발명의 일 실시예에 따른 표시 장치의 평면도이다.
도 9는 도 8의 팬아웃 라인들과 연결된 구동 회로의 출력 채널들을 설명하기 위한 평면도이다.

이하, 도면들을 참조하여 본 발명의 바람직한 실시예들을 보다 상세하게 설명하기로 한다.

도 1은 본 발명의 일 실시예에 따른 표시 장치의 평면도이다.

도 1을 참조하면, 상기 표시 장치(1000)는 영상이 표시되는 표시부(DA) 및 상기 표시부(DA)에 인접하고 상기 표시부(DA)을 둘러싸는 주변부(PA)을 포함한다.

상기 표시부(DA)는 제1 방향(D1) 및 상기 제1 방향(D1)과 수직한 제2 방향(D2)으로 형성된 평면상에 모서리가 둥근 직사각형 형상을 가질 수 있다.

상기 표시부(DA)는 상기 제1 방향(D1)으로 연장된 중앙 선(CT)을 기준으로 좌우 대칭인 제1 측 영역(LA)과 제2 측 영역(RA)을 포함한다. 상기 제1 및 제2 측 영역들(LA, RA) 각각은 제1 영역(A1) 및 제2 영역(A2)을 포함한다. 상기 제1 영역(A1)은 상기 표시부(DA) 중 둥근 모서리 영역이고, 상기 제2 영역(A2)은 상기 둥근 모서리 영역과 인접한 상기 표시부(DA)의 직선 모서리 영역이다.

상기 표시부(DA)는 영상을 표시 하기 위해 매트릭스 형태로 배치되고 박막 트랜지스터를 포함하는 복수의 화소들, 상기 화소들과 전기적으로 연결되는 복수의 데이터 라인들(DL1,…, DLM)을 포함한다. 또한, 상기 표시부(DA)는 상기 복수의 데이터 라인들(DL1,…, DLM)과 교차하는 복수의 게이트 라인들을 포함할 수 있다.

상기 복수의 데이터 라인들(DL1,…, DLM)은 상기 제1 방향(D1)으로 연장되고 상기 제2 방향(D2)으로 배열된다. 상기 복수의 게이트 라인들은 상기 제2 방향(D2)으로 연장되고 상기 제1 방향(D1)으로 배열될 수 있다.

상기 제1 측 영역(LA)에는 제1 내지 제m 데이터 라인들(DL1,…, DLm)이 배열되고, 상기 제2 측 영역(RA)에는 제m+1 내지 제M 데이터 라인들(DLm+1,…, DLM)이 배열될 수 있다.

상기 제1 측 영역(LA)의 제1 영역(A1)에는 상기 제1 내지 제m 데이터 라인들(DL1,…, DLm) 중 제1 내지 제k 데이터 라인들(DL1,…, DLk)이 배열되고, 상기 제1 측 영역(LA)의 제2 영역(A2)에는 제k+1 내지 제m 데이터 라인들(DLk+1,…, DLm)이 배열될 수 있다.

상기 제2 측 영역(RA)의 제1 영역(A1)에는 상기 제m+1 내지 제M 데이터 라인들(DLm+1,…, DLM) 중 제m+1 내지 제q 데이터 라인들(DLm+1,…, DLq)이 배열되고, 상기 제2 측 영역(RA)의 제2 영역(A2)에는 제q+1 내지 제M 데이터 라인들(DLq+1,…, DLM)이 배열될 수 있다. 여기서, k, m, q 및 M 은 k < m < q < M 와 같은 자연수이다.

상기 표시부(DA)는 복수의 우회 라인들(CL1,…, CLk 및 CLq+1,…, CLM)이 배열된 우회 라인 영역(CLA)을 포함한다. 복수의 우회 라인들(CL1,…, CLk 및 CLq+1,…, CLM) 각각은 데이터 라인들 사이에 배치되는 제1 직선부, 상기 제1 직선부와 마주하는 제2 직선부 및 상기 데이터 라인들과 교차하고 상기 제1 및 제2 직선부를 연결하는 교차부를 포함할 수 있다.

제1 내지 제k 우회 라인들(CL1,…, CLk)은 상기 제1 측 영역(LA)의 제1 영역(A1)에 배열된 상기 제1 내지 제k 데이터 라인들(DL1,…, DLk)과 연결된다.

또한, 제q+1 내지 제M 우회 라인들(CLq+1,…, CLM)은 상기 제2 측 영역(RA)의 제1 영역(A1)에 배열된 상기 제q+1 내지 제M 데이터 라인들(DLq+1,…, DLM)과 연결된다.

상기 주변부(PA)은 제1 비표시 영역(NDA1) 및 제2 비표시 영역(NDA2)을 포함할 수 있다.

상기 제1 비표시 영역(NDA1)은 상기 표시부(DA)의 상기 제2 영역들(A2)에 대응하는 상기 직선 모서리 부분으로부터 제1 방향(D1)으로 연장된 영역이다. 상기 제1 비표시 영역(NDA1)은 상기 표시부(DA)의 상기 제1 영역들(A1)에 대응하는 상기 둥근 모서리 부분에는 존재하지 않는다.

상기 제1 비표시 영역(NDA1)은 패드 영역(PDA) 및 팬아웃 영역(FOA)을 포함한다.

상기 패드 영역(PDA)은 데이터 구동 회로(200)가 실장되는 영역이고,상기 데이터 구동 회로(200)의 출력 채널들과 접촉되는 복수의 패드들이 배열될 수 있다.

상기 팬아웃 영역(FOA)은 복수의 팬아웃 라인들(FL)이 배열될 수 있다. 상기 복수의 팬아웃 라인들(FL)은 상기 데이터 구동 회로(200)의 복수의 출력 채널들과 상기 복수의 데이터 라인들(DL1,.., DLM) 및 복수의 우회 라인들(CL1,…, CLk 및 CLq+1,…, CLM)을 연결할 수 있다.

일 실시예에서, 상기 팬아웃 영역(FOA)은 벤딩 영역(BA)을 포함할 수있다. 상기 벤딩 영역(BA)은 모듈 조립 공정에서 상기 표시 장치의 후면 측으로 벤딩되는 영역이다.

상기 제2 비표시 영역(NDA2)은 상기 표시부(DA)의 외측 가장자리를 둘러싼다.

상기 둥근 모서리 부분에 대응하는 상기 제2 비표시 영역(NDA2)에는 상기 데이터 라인들과 상기 우회 라인들을 연결하는 복수의 콘택부들이 배치될 수 있고, 또한, 상기 직선 모서리 부분에 대응하는 상기 제2 비표시 영역(NDA2)에는 상기 팬아웃 라인들과 상기 데이터 라인들을 연결하는 복수의 콘택부들이 배치될 수 있다. 또한, 상기 제2 비표시 영역(NDA2)에는 복수의 게이트 라인들을 구동하는 복수의 게이트 신호들을 생성하는 게이트 구동 회로가 집적되어 배치될 수 있다.

도 2는 도 1의 팬아웃 라인들과 연결된 구동 회로의 출력 채널들을 설명하기 위한 평면도이다.

일 실시예에서, 상기 표시 장치는 제1 내지 제2880 데이터 라인들을 포함하고, 상기 데이터 구동 회로(200)는 상기 제1 내지 제2880 데이터 라인들 각각에 대응하는 데이터 전압을 출력하는 제1 내지 제 2880 출력 채널들을 포함할 수 있다.

도 1 및 도 2를 참조하면, 상기 표시부(DA)의 제1 측 영역(LA)과 상기 제2 측 영역(RA)은 상기 표시부(DA)의 중앙 선(CT)을 기준으로 좌우 대칭 구조를 가질 수 있다.

이하에서는 상기 표시부(DA)의 상기 제1 측 영역(LA)에 배열된 제1 내지 제1440 데이터 라인들(DL1,…, DL1440), 제1 내지 제720 우회 라인들(CL1,…, CL720), 상기 팬아웃 영역(FOA)에 배열된 제1 내지 제1440 팬아웃 라인들(FL1,,, FL1440) 및 상기 데이터 구동 회로(200)의 제1 내지 제1440 출력 채널들(CH1,…., CH1440)의 배열 관계 및 상호 연결 관계가 설명된다.

상기 제1 내지 제1440 데이터 라인들(DL1,…, DL1440)은 상기 제2 방향(D2)의 제1 측 방향(순방향, D21)을 따라서 순서대로 배열될 수 있다. 상기 제1 내지 제720 데이터 라인들(DL1,.., DL720)은 상기 제1 영역(A1)에서 상기 순방향(D21)을 따라서 순서대로 배열될 수 있다. 제721 내지 제1440 데이터 라인들(DL721,.., DL1440)은 상기 제2 영역(A2)에서 상기 순방향(D21)을 따라서 순서대로 배열될 수 있다.

상기 제1 내지 제1440 팬아웃 라인들(FL1,…, FL1440)은 상기 순방향(D21)을 따라서 순서대로 배열될 수 있다. 상기 제1 내지 제1440 팬아웃 라인들(FL1,…, FL1440) 중 홀수 번째 팬아웃 라인들(FL1, FL3,…, FL1439)은 상기 제2 영역(A2)에 배열된 제721 내지 제1440 데이터 라인들(DL721,…, DL1440)과 연결된다.

상기 제1 내지 제1440 팬아웃 라인들(FL1,…, FL1440) 중 짝수 번째 팬아웃 라인들(FL2, FL4,…, FLl440)은 제1 내지 제720 우회 라인들(CL1,…, CL720)과 연결된다.

상기 제1 내지 제720 우회 라인들(CL1,…, CL720)은 상기 제2 영역(A2)의 상기 제721 내지 제1440 데이터 라인들(DL721,.., DL1440) 사이에 배열된 제1 직선부들(L1) 및 상기 제1 영역(A1)의 상기 제1 내지 제720 데이터 라인들(DL1,.., DL720) 사이에 배열된 제2 직선부들(L2) 및 상기 제1 및 제2 영역들(A, A2)에 배열된 제1 내지 제1440 데이터 라인들(DL1,…, DL1440)과 교차하는 교차부들(L3)을 포함할 수 있다.

예를 들면, 제1 우회 라인(CL1)의 제1 직선부(L1)는 제1440 팬아웃 라인(FL1440)의 단부에 연결되고, 상기 제1 우회 라인(CL1)의 제2 직선부(L2)는 제1 데이터 라인(DL1)의 단부에 연결된다.

제720 우회 라인(CL720)의 제1 직선부(L1)는 제2 팬아웃 라인(FL2)의 단부에 연결되고, 상기 제720 우회 라인(CL720)의 제2 직선부(L2)는 제720 데이터 라인(DL720)의 단부에 연결된다.

상기 데이터 구동 회로(200)는 복수의 출력 채널들(CH1,…, CH1440)을 포함한다.

제1 내지 제1440 출력 채널들(CH1,…, CH1440)은 상기 순방향(D21)을 따라서 배열되고, 상기 순방향(D21)으로 배열된 상기 복수의 팬아웃 라인들(FL1,…, FL1440)과 각각 연결된다.

상기 제1 내지 제1440 출력 채널들(CH1,…, CH1440) 중 홀수 번째 출력 채널들(CH1, CH3,…, CH1439)은 상기 제2 영역(A2)에 배열된 상기 제721 내지 제1440 데이터 라인들(DL721,…, DL1440)의 순서대로 데이터 전압들을 출력한다.

상기 제1 내지 제1440 출력 채널들(CH1,…, CH1440) 중 짝수 번째 출력 채널들(CH2, CH4,.., CH1440)은 상기 제1 영역(A1)에 배열된 상기 제1 내지 제720 데이터 라인들(DL1,…, DL720)의 역 순서대로 데이터 전압들을 출력한다.

이상에서 설명된 바와 같이, 상기 데이터 구동 회로의 복수의 출력 채널들 중 홀수(또는 짝수) 번째 출력 채널들은 데이터 라인들과 바로 연결되고, 상기 복수의 출력 채널들 중 짝수(또는 홀수) 번째 출력 채널들은 우회 라인들을 통해 데이터 라인들과 연결된다. 상기 데이터 구동 회로의 홀수(또는 짝수) 번째 출력 채널들은 제2 영역에 배열된 데이터 라인들의 순서로 데이터 전압을 출력하고, 상기 데이터 구동 회로의 짝수(또는 홀수) 번째 출력 채널들은 제1 영역에 배열된 데이터 라인들의 역순으로 데이터 전압을 출력한다.

이와 같이, 상기 데이터 구동 회로의 복수의 출력 채널들로부터 출력되는 데이터 전압을 순서를 변경함으로써 상기 팬아웃 라인들의 배열 구조를 단순화하여 표시 장치의 비표시 영역(Dead Space)을 줄일 수 있고 라인 저항을 줄일 수 있다.

도 3은 도 2의 I-I'선을 따라 절단한 표시 장치의 단면도이다.

도 2 및 도 3을 참조하면, 상기 표시 장치는 표시부(DA) 및 제1 비표시 영역(NDA1)을 포함한다.

상기 표시 장치는 베이스 기판(100)을 포함하고, 상기 베이스 기판(100)의 표시부(DA)에는 박막 트랜지스터(TFT) 및 상기 박막 트랜지스터(TFT)와 연결된 유기 발광 다이오드(OLED, 180)이 배치될 수 있다.

상기 베이스 기판(100)은 투명한 또는 불투명한 재료로 구성될 수 있다. 예를 들면, 상기 베이스 기판(100)은 석영 기판, 합성 석영(synthetic quartz) 기판, 불화칼슘 기판, 불소가 도핑된 석영(F-doped quartz) 기판, 소다라임(sodalime) 유리 기판, 무알칼리(non-alkali) 유리 기판 등을 포함할 수 있다. 선택적으로, 상기 베이스 기판(100)은 연성을 갖는 투명 수지 기판으로 이루어질 수도 있다. 상기 베이스 기판(100)으로 이용될 수 있는 투명 수지 기판의 예로는 폴리이미드 기판을 들 수 있다. 이러한 경우, 상기 폴리이미드 기판은 제1 폴리이미드층, 배리어 필름층, 제2 폴리이미드층 등으로 구성될 수 있다. 예를 들면, 상기 폴리이미드 기판은 경질의 유리 기판 상에 제1 폴리이미드층, 배리어 필름층 및 제2 폴리이미드층이 적층된 구성을 가질 수 있다.

버퍼층(110)은 상기 베이스 기판(100)으로부터 금속 원자들이나 불순물들이 확산되는 현상을 방지할 수 있으며, 후술할 액티브 패턴(ACT)을 형성하기 위한 결정화 공정 동안 열의 전달 속도를 조절하여 실질적으로 균일한 액티브 패턴(ACT)을 수득하게 할 수 있다. 또한, 상기 버퍼층(110)은 상기 베이스 기판(100)의 표면이 균일하지 않을 경우, 상기 베이스 기판(100)의 표면의 평탄도를 향상시키는 역할을 수행할 수도 있다. 상기 버퍼층(110)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 실리콘 산탄화물(SiOxCy), 실리콘 탄질화물(SiCxNy) 등의 실리콘 화합물을 사용하여 형성될 수 있다.

액티브 패턴(ACT)이 상기 버퍼층(110) 상에 배치될 수 있다. 상기 액티브 패턴(ACT)은 비정질 실리콘을 포함하거나, 다결정 실리콘을 포함할 수 있다. 다른 실시예로, 상기 액티브 패턴(ACT)은 인듐(In), 갈륨(Ga), 스태늄(Sn), 지르코늄(Zr), 바나듐(V), 하프늄(Hf), 카드뮴(Cd), 게르마늄(Ge), 크롬(Cr), 티타늄(Ti) 및 아연(Zn)을 포함하는 군에서 선택된 적어도 하나 이상의 물질의 산화물 반도체를 포함할 수 있다.

액티브 패턴(ACT)은 상기 표시부(DA) 내에 배치되어 화소 구조를 이루는 박막 트랜지스터(TFT)에 포함될 수 있다. 상기 액티브 패턴(ACT)은 불순물이 도핑(doping)된 드레인 영역과 소스 영역 및 상기 드레인 영역과 상기 소스 영역 사이의 채널 영역을 포함할 수 있다.

제1 절연층(120)은 상기 액티브 패턴 상에 배치될 수 있다. 상기 제1 절연층(120)은 무기 절연 물질을 포함할 수 있다. 예를 들면, 상기 제1 절연층(120)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 실리콘 산탄화물(SiOxCy), 실리콘 탄질화물(SiCxNy) 등의 실리콘 화합물을 사용하여 형성될 수 있다.

제1 게이트 패턴은 상기 제1 절연층(120) 상에 배치될 수 있다. 상기 제1 게이트 패턴은 제1 게이트 금속층으로 형성될 수 있다. 상기 제1 게이트 패턴은 상기 표시부(DA)에 형성된 게이트 라인, 상기 게이트 라인과 연결된 게이트 전극(GE) 및 제1 스토리지 전극(E1)을 포함할 수 있고, 상기 비표시 영역(NDA1)에 형성된 복수의 팬아웃 라인들(FL1, F1439)을 포함할 수 있다.

상기 제1 게이트 패턴은 금속, 합금, 금속 질화물, 도전성 금속 산화물, 투명 도전성 물질 등을 사용하여 형성될 수 있다. 예를 들면, 상기 게이트 패턴은 전도성이 높은 구리, 알루미늄 등의 금속을 포함할 수 있다.

제2 절연층(130)은 상기 제1 게이트 패턴이 배치된 상기 제1 절연층(120) 상에 배치될 수 있다. 상기 제2 절연층(130)은 무기 절연 물질을 포함할 수 있다. 예를 들면, 상기 제2 절연층(130)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 실리콘 산탄화물(SiOxCy), 실리콘 탄질화물(SiCxNy) 등의 실리콘 화합물을 사용하여 형성될 수 있다.

제2 게이트 패턴은 상기 제2 절연층(130) 상에 배치될 수 있다. 상기 제2 게이트 패턴은 제2 게이트 금속층으로 형성될 수 있다. 상기 제2 게이트 패턴은 상기 표시부(DA)에 형성된 제2 스토리지 전극(E2)을 포함할 수 있고, 상기 비표시 영역(NDA1)에 형성된 복수의 팬아웃 라인들(FL2, FL1438)을 포함할 수 있다.

상기 제2 게이트 패턴은 금속, 합금, 금속 질화물, 도전성 금속 산화물, 투명 도전성 물질 등을 사용하여 형성될 수 있다. 예를 들면, 상기 게이트 패턴은 전도성이 높은 구리, 알루미늄 등의 금속을 포함할 수 있다.

제3 절연층(140)은 상기 제2 게이트 패턴이 배치된 상기 제2 절연층(120) 상에 배치될 수 있다. 상기 제3 절연층(140)은 무기 절연 물질을 포함할 수 있다. 예를 들면, 상기 제3 절연층(140)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 실리콘 산탄화물(SiOxCy), 실리콘 탄질화물(SiCxNy) 등의 실리콘 화합물을 사용하여 형성될 수 있다.

제1 소스 패턴은 상기 제3 절연층(140) 상에 배치될 수 있다. 상기 제1 소스 패턴은 제1 소스 금속층으로 형성될 수 있다. 상기 제1 소스 패턴은 상기 표시부(DA)에 형성된 데이터 라인(DL721, DL722, …, DL1440), 소스 전극(SE) 및 드레인 전극(DE)을 포함할 수 있고, 상기 비표시 영역(NDA1)에 형성된 전원 전압 라인(VL)을 포함할 수 있다.

상기 제1 소스 패턴은 복수의 층상 구조를 가질 수 있다. 예를 들면, 상기 제1 소스 패턴은 티타늄 층, 상기 티타늄 층 상의 알루미늄 층 및 상기 알루미늄 층 상의 티타늄을 포함할 수 있다.

제4 절연층(150)은 상기 제1 소스 패턴이 배치된 상기 제3 절연층(140) 상에 배치될 수 있다. 예를 들면, 상기 제4 절연층(150)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 실리콘 산탄화물(SiOxCy), 실리콘 탄질화물(SiCxNy)등의 실리콘 화합물을 사용하여 형성될 수 있다. 또는 상기 제4 절연층(150)은 포토레지스트, 폴리아크릴계 수지, 폴리이미드계 수지, 아크릴계 수지 등을 사용하여 형성할 수 있다.

제2 소스 패턴은 상기 제4 절연층(150) 상에 배치될 수 있다. 상기 제2 소스 패턴은 제2 소스 금속층으로 형성될 수 있다. 상기 제2 소스 패턴은 상기 표시부(DA)에 형성된 우회 라인들(CL1, CL2,…, CL720) 및 상기 드레인 전극(DE)과 연결되는 연결 전극(CE)를 포함할 수 있고, 상기 비표시 영역(NDA)에 형성된 우회 라인들(CL1, CL2,…, CL720)을 포함할 수 있다.

상기 제2 소스 패턴은 복수의 층상 구조를 가질 수 있다. 예를 들면, 상기 제2 소스 패턴은 티타늄 층, 상기 티타늄 층 상의 알루미늄 층 및 상기 알루미늄 층 상의 티타늄을 포함할 수 있다.

제5 절연층(160)은 상기 제2 소스 패턴이 배치된 상기 제4 절연층(150) 상에 배치될 수 있다. 예를 들면, 상기 제5 절연층(160)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 실리콘 산탄화물(SiOxCy), 실리콘 탄질화물(SiCxNy)등의 실리콘 화합물을 사용하여 형성될 수 있다. 또는 상기 제5 절연층(160)은 포토레지스트, 폴리아크릴계 수지, 폴리이미드계 수지, 아크릴계 수지 등을 사용하여 형성할 수 있다.

유기 발광 다이오드(180)은 상기 제5 절연층(160) 상에 배치될 수 있다.

상기 유기 발광 다이오드(180)은 제1 전극(181), 발광층(182) 및 제2 전극(183)을 포함할 수 있다.

상기 제1 전극(181)은 상기 제5 절연층(160) 상에 배치될 수 있다. 상기 표시 장치의 발광 방식에 따라, 상기 제1 전극(181)은 반사성을 갖는 물질 또는 투광성을 갖는 물질을 사용하여 형성될 수 있다. 예시적인 실시예들에 있어서, 상기 제1 전극(181)은 금속막, 합금막, 금속 질화물막, 도전성 금속 산화물막 및/또는 투명 도전성 물질막을 포함하는 단층 구조 또는 다층 구조로 형성될 수 있다.

상기 화소 정의막(PDL)은 상기 제1 전극(181)이 배치된 상기 비아 절연층(150) 상에 배치될 수 있다. 상기 화소 정의막(PDL)은 유기 물질, 무기 물질 등을 사용하여 형성될 수 있다. 예를 들면, 상기 화소 정의막(PDL)은 포토레지스트, 폴리아크릴계 수지, 폴리이미드계 수지, 아크릴계 수지, 실리콘 화합물 등을 사용하여 형성될 수 있다. 예시적인 실시예들에 따르면, 상기 화소 정의막(PDL)을 식각하여 상기 제1 전극(181)을 부분적으로 노출시키는 개구(opening)를 형성할 수 있다. 이러한 상기 화소 정의막(PDL)의 개구에 의해 상기 표시 장치의 발광 영역과 비발광 영역이 정의될 수 있다. 예를 들면, 상기 화소 정의막(PDL)의 개구가 위치하는 부분이 상기 발광 영역에 해당될 수 있으며, 상기 비발광 영역은 상기 화소 정의막(PDL)의 개구에 인접하는 부분에 해당될 수 있다.

상기 발광층(182)은 상기 화소 정의막(PDL)의 개구를 통해 노출되는 상기 제1 전극(181)상에 배치될 수 있다. 또한, 상기 발광층(182)은 상기 화소 정의막(PDL)의 상기 개구의 측벽 상으로 연장될 수 있다. 예시적인 실시예들에 있어서, 상기 발광층(182)은 유기 발광층(EL), 정공 주입층(HIL), 정공 수송층(HTL), 전자 수송층(ETL), 전자 주입층(EIL) 등을 포함하는 다층 구조를 가질 수 있다. 다른 실시예에서, 상기 유기 발광층을 제외하고, 상기 정공 주입층, 상기 정공 수송층, 상기 전자 수송층 및 상기 전자 주입층 등은 복수의 화소들에 대응되도록 공통적으로 형성될 수 있다. 상기 발광층(182)의 유기 발광층은 상기 표시 장치의 각 화소에 따라 적색광, 녹색광, 청색광 등과 같은 서로 상이한 색광들을 발생시킬 수 있는 발광 물질들을 사용하여 형성될 수 있다. 다른 예시적인 실시예들에 따르면, 상기 발광층(182)의 유기 발광층은 적색광, 녹색광, 청색광 등의 상이한 색광들을 구현할 수 있는 복수의 발광 물질들이 적층되어 백색광을 발광하는 구조를 가질 수도 있다. 이때, 상기 발광 구조물들은 복수의 화소들에 대응되도록 공통적으로 형성되고, 상기 컬러 필터층에 의해 각각의 화소들이 구분될 수 있다.

상기 제2 전극(183)은 상기 화소 정의막(PDL) 및 상기 발광층(182) 상에 배치될 수 있다. 상기 표시 장치의 발광 방식에 따라, 상기 제2 전극(183)은 투광성을 갖는 물질 또는 반사성을 갖는 물질을 포함할 수 있다. 예시적인 실시예들에 있어서, 상기 제2 전극(183)도 금속막, 합금막, 금속 질화물막, 도전성 금속 산화물막 및/또는 투명 도전성 물질막을 포함하는 단층 구조 또는 다층 구조로 형성될 수 있다.

박막 봉지층(TFE)은 상기 제2 전극(183) 상에 배치될 수 있다. 상기 박막 봉지층(TFE)은 외부의 습기 및 산소의 침투를 방지할 수 있다. 상기 박막 봉지층(TFE)은 적어도 하나의 유기층과 적어도 하나의 무기층을 구비할 수 있다. 적어도 하나의 유기층과 적어도 하나의 무기층은 서로 교번적으로 적층될 수 있다. 예를 들면, 상기 박막 봉지층(TFE)은 두 개의 무기층과 이들 사이의 한개의 유기층을 포함할 수 있으나, 이에 제한되지 않는다. 다른 실시예에 있어서, 상기 박막 봉지층 대신 외기 및 수분이 상기 표시 장치 내부로 침투하는 것을 차단하기 위한 밀봉기판이 제공될 수 있다.

본 실시예에 따르면, 상기 비표시 영역에 배열된 상기 복수의 팬아웃 라인들 중 일부는 제1 게이트 금속층으로 형성되고, 나머지 일부는 제2 게이트 금속층으로 형성될 수 있다. 또한, 상기 팬아웃 라인들과 교차하는 우회 라인들은 제2 소스 금속층으로 형성될 수 있다. 이에 따라서, 상기 팬아웃 라인들의 배열 간격을 줄일 수 있고, 결과적으로 상기 비표시 영역을 줄일 수 있다.

이하에서는 이전 실시예와 동일한 구성 요소는 동일한 도면 부호를 부여하여 설명하고 반복되는 설명은 생략한다.

도 4는 본 발명의 일 실시예에 따른 표시 장치의 팬아웃 라인들과 연결된 구동 회로의 출력 채널들을 설명하기 위한 평면도이다.

도 1 및 도 4를 참조하면, 상기 표시부(DA)의 상기 제1 측 영역(LA)에 배열된 제1 내지 제1440 데이터 라인들(DL1,…, DL1440), 제1 내지 제720 우회 라인들(CL1,…, CL720), 상기 팬아웃 영역(FOA)에 배열된 제1 내지 제1440 팬아웃 라인들(FL1,,, FL1440) 및 상기 데이터 구동 회로(210)의 제1 내지 제1440 출력 채널들(CH1,…., CH1440)의 배열 관계 및 상호 연결 관계가 설명된다.

상기 데이터 구동 회로(210)는 2-디먹스(Demux)(211) 및 복수의 출력 채널들(CH1,…, CH1440)을 포함한다.

상기 2-디먹스(211)는 2개 출력 라인들로 묶은 출력 그룹 별로 데이터 전압을 출력할 수 있다. 상기 2-디먹스(211)는 복수의 제1 스위치들(SW1) 및 복수의 제2 스위치들(SW2)을 포함할 수 있다.

상기 복수의 제1 스위치들(SW1)은 상기 복수의 출력 채널들(CH1,…, CH1440)의 예컨대, 홀수 번째 출력 채널들(CH1, CH3,.., CH1437, CH1439) 각각에 연결된다. 상기 제1 스위치들(SW1)은 제1 턴-온 제어 신호에 응답하여 턴-온하고, 상기 홀수 번째 출력 채널들(CH1, CH3,.., CH1437, CH1439) 각각은 해당하는 데이터 전압을 출력한다.

상기 복수의 제2 스위치들(SW2)은 상기 복수의 출력 채널들(CH1,…, CH1440)의 예컨대, 짝수 번째 출력 채널들(CH2, CH4,…, CH1436, CH1438) 각각에 연결된다. 상기 제2 스위치들(SW2)은 제2 턴-온 제어 신호에 응답하여 턴-온하고, 상기 짝수 번째 출력 채널들(CH2, CH4,…, CH1436, CH1438) 각각은 해당하는 데이터 전압을 출력한다.

상기 2-디먹스(211)는 프레임 구간의 1 수평 구간을 2 구간으로 분할한 상기 제1 턴-온 제어 신호 및 제2 턴-온 제어 신호에 기초하여 상기 복수의 출력 채널들(CH1,…, CH1440)에 1 수평 라인에 대응하는 데이터 전압들을 출력할 수 있다.

상기 복수의 출력 채널들(CH1, CH2,.., CH1439, 1440)은 상기 2-디먹스(211)의 구동에 따라서, 출력 채널이 2개씩 묶인 복수의 출력 그룹들(GP1, GP2, GP3,…, GP719, GP720)로 나누어질 수 있다.

상기 제1 내지 제1440 팬아웃 라인들(FL1,…, FL1440)은 상기 데이터구동 회로(210)의 상기 2-디먹스(211)의 구동에 대응하여 상기 복수의 출력 채널들(CH1,…, CH1440)과 연결될 수 있다.

제1 팬아웃 라인(FL1)은 제1 출력 채널(CH1)과 제721 데이터 라인(DL721)을 연결한다.

제2 팬아웃 라인(FL2)은 제3 팬아웃 라인(FL3)과 교차하여 제2 출력 채널(CH2)과 제722 데이터 라인(DL722)을 연결한다.

제3 팬아웃 라인(FL3)은 상기 제2 팬아웃 라인(FL2)과 교차하여 제3 출력 채널(CH3)과, 상기 제721 데이터 라인(DL721) 및 상기 제722 데이터 라인(DL722) 사이에 배치된 제720 우회 라인(CL720)을 연결한다.

제4 팬아웃 라인(FL4)은 제4 출력 채널(CH4)과, 상기 제722 데이터 라인(DL722) 및 제723 데이터 라인(DL723) 사이에 배치된 제719 우회 라인(CL719)을 연결한다.

또한, 제1437 팬아웃 라인(FL1437)은 제1437 출력 채널(CH1437)과 제1439 데이터 라인(DL1439)을 연결한다.

제1438 팬아웃 라인(FL1438)은 제1439 팬아웃 라인(FL1439)과 교차하여 제1438 출력 채널(CH1438)과 제1440 데이터 라인(DL1440)을 연결한다.

제1439 팬아웃 라인(FL1439)은 제1438 팬아웃 라인(FL1438)와 교차하여 제1439 출력 채널(CH1439)과, 상기 제1439 데이터 라인(DL1439) 및 상기 제1440 데이터 라인(DL1440) 사이에 배치된 제2 우회 라인(CL2)을 연결한다.

제1440 팬아웃 라인(FL1440)은 제1440 출력 채널(CH1440)과, 상기 제1440 데이터 라인(DL1440) 및 제1441 데이터 라인 사이에 배치된 제1 우회 라인(CL1)을 연결한다.

상기 데이터 구동 회로(210)의 제1 출력 그룹(GP1)은 제1 및 제2 출력 채널들(CH1, CH2)을 포함하고, 상기 데이터 구동 회로(210)의 제2 출력 그룹(GP2)는 제3 및 제4 출력 채널들(CH3, CH4)을 포함한다. 또한, 상기 데이터 구동 회로(210)의 제719 출력 그룹(GP719)은 제1437 및 제1438 출력 채널들(CH1437, CH1438)을 포함하고, 상기 데이터 구동 회로(210)의 제720 출력 그룹(GP720)은 제1439 및 제1440 출력 채널들(CH1439, CH1440)을 포함한다.

이와 같이, 상기 복수의 출력 그룹들(GP1, GP2, GP3,…, GP7719, GP720)은 상기 홀수 번째 출력 그룹들(GP1,…, GP719) 및 상기 짝수 번째 출력 그룹들(GP2,…, GP720)을 포함한다.

상기 홀수 번째 출력 그룹들(GP1,…, GP719)에 포함된 출력 채널들(CH1, CH2,…, CH1437, CH1438)은 상기 제2 영역(A2)에 배열된 상기 제721 내지 제1440 데이터 라인들(DL721,…, DL1440)과 순서대로 연결된다.

상기 홀수 번째 출력 그룹들(GP1,…, GP719)에 포함된 출력 채널들(CH1, CH2,…, CH1437, CH1438)은 상기 제2 영역(A2)에 배열된 상기 제721 내지 제1440 데이터 라인들(DL721,…, DL1440)의 순서대로 데이터 전압들을 출력한다.

상기 짝수 번째 출력 그룹들(GP2,…, GP720)에 포함된 출력 채널들(CH3, CH4,…, CH1439, CH1440)은 제1 내지 제720 우회 라인들(CL1,..., CL720)을 통해 상기 제1 영역(A1)에 배열된 상기 제1 내지 제720 데이터 라인들(DL1,…, DL720)과 역 순서대로 연결된다.

상기 짝수 번째 출력 그룹들(GP2,…, GP720)에 포함된 출력 채널들(CH3, CH4,…, CH1439, CH1440)은 상기 제1 영역(A1)에 배열된 상기 제1 내지 제720 데이터 라인들(DL1,…, DL720)의 역 순서대로 데이터 전압들을 출력한다.

예를 들면, 상기 제1 영역(A1)에는 제719 데이터 라인(DL719)에 연결된 제1 화소(P1) 및 제720 데이터 라인(DL720)에 연결된 제2 화소(P2)가 배열되고, 상기 제2 영역(A2)에는 제721 데이터 라인(DL721)에 연결된 제3 화소(P3) 및 제721 데이터 라인(DL722)에 연결된 제4 화소(P4)가 배열된다.

상기 2-디먹스(211)의 구동에 따라서, 1 수평 구간의 제1 구간에는 상기 제1 스위치들(SW1)이 턴-온 되고, 상기 1 수평 구간의 제2 구간에는 상기 제2 스위치들(SW2)이 턴-온 될 수 있다.

상기 제1 구간 동안, 상기 제1 출력 그룹(GP1)의 제1 출력 채널(CH1)은 상기 제2 영역(A2)의 제3 화소(P3)에 대응하는 데이터 전압을 출력하고, 상기 제2 출력 그룹(GP2)의 제3 출력 채널(CH3)은 상기 제1 영역(A1)의 제2 화소(P2)에 대응하는 데이터 전압을 출력한다.

상기 제2 구간 동안, 상기 제1 출력 그룹(GP1)의 제2 출력 채널(CH2)은 상기 제2 영역(A2)의 제4 화소(P4)에 대응하는 데이터 전압을 출력하고, 상기 제2 출력 그룹(GP2)의 제4 출력 채널(CH4)은 상기 제1 영역(A1)의 제1 화소(P1)에 대응하는 데이터 전압을 출력한다.

이상에서 설명된 바와 같이, 상기 2-디먹스를 포함하는 데이터 구동 회로는 출력 채널이 2개씩 묶인 복수의 출력 그룹들을 포함하고, 상기 데이터 구동 회로의 복수의 출력 그룹들에 연결된 복수의 팬아웃 라인들은 제4N-3, 제4N-2, 제4N-1 및 제4N 팬아웃 라인들이 서로 교차하는 구조를 갖는다(N은 1, 2, 3,…. 자연수).

상기 복수의 출력 그룹들 중 홀수(또는 짝수) 번째 출력 그룹들은 데이터 라인들과 바로 연결되고, 상기 복수의 출력 채널들 중 짝수(또는 홀수) 번째 출력 그룹들은 우회 라인들을 통해 데이터 라인들과 연결된다. 상기 데이터 구동 회로의 홀수(또는 짝수) 번째 출력 그룹들은 제2 영역에 배열된 데이터 라인들의 순서로 데이터 전압을 출력하고, 상기 데이터 구동 회로의 짝수(또는 홀수) 번째 출력 그룹들은 제1 영역에 배열된 데이터 라인들의 역순으로 데이터 전압을 출력한다.

도 5는 본 발명의 일 실시예에 따른 표시 장치의 팬아웃 라인들과 연결된 구동 회로의 출력 채널들을 설명하기 위한 평면도이다.

도 1 및 도 5를 참조하면, 상기 표시부(DA)의 상기 제1 측 영역(LA)에 배열된 제1 내지 제1440 데이터 라인들(DL1,…, DL1440), 제1 내지 제720 우회 라인들(CL1,…, CL720), 상기 팬아웃 영역(FOA)에 배열된 제1 내지 제1440 팬아웃 라인들(FL1,,, FL1440) 및 상기 데이터 구동 회로(220)의 제1 내지 제1440 출력 채널들(CH1,…., CH1440)의 배열 관계 및 상호 연결 관계가 설명된다.

상기 데이터 구동 회로(220)는 4-디먹스(Demux)(221) 및 복수의 출력 채널들(CH1,…, CH1440)을 포함한다.

상기 4-디먹스(221)는 4개 출력 라인들로 묶은 출력 그룹 별로 데이터 전압을 출력할 수 있다.

상기 4-디먹스(221)는 복수의 제1 스위치들(SW1), 복수의 제2 스위치들(SW2), 복수의 제3 스위치들(SW3) 및 복수의 제4 스위치들(SW4)을 포함할 수 있다.

상기 복수의 제1 스위치들(SW1)은 상기 복수의 출력 채널들(CH1,…, CH1440)의 예컨대, 제4N-3 출력 채널들(CH1, CH5,.., CH1437) 각각에 연결된다(N은 1,2,3,… 자연수). 상기 제1 스위치들(SW1)은 제1 턴-온 제어 신호에 응답하여 턴-온하고, 상기 제4N-3 출력 채널들(CH1, CH5,.., CH1437) 각각은 해당하는 데이터 전압을 출력한다.

상기 복수의 제2 스위치들(SW2)은 상기 복수의 출력 채널들(CH1,…, CH1440)의 예컨대, 제4N-2 출력 채널들(CH2, CH6,.., CH1438) 각각에 연결된다. 상기 제2 스위치들(SW2)은 제2 턴-온 제어 신호에 응답하여 턴-온하고, 상기 제4N-2 출력 채널들(CH2, CH6,.., CH1438) 각각은 해당하는 데이터 전압을 출력한다.

상기 복수의 제3 스위치들(SW3)은 상기 복수의 출력 채널들(CH1,…, CH1440)의 예컨대, 제4N-3 출력 채널들(CH3, CH7,.., CH1439) 각각에 연결된다. 상기 제3 스위치들(SW3)은 제3 턴-온 제어 신호에 응답하여 턴-온하고, 상기 제4N-3 출력 채널들(CH3, CH7,…, CH1439) 각각은 해당하는 데이터 전압을 출력한다.

상기 복수의 제4 스위치들(SW4)은 상기 복수의 출력 채널들(CH1,…, CH1440)의 예컨대, 제4N 출력 채널들(CH4, CH8,.., CH1440) 각각에 연결된다. 상기 제4 스위치들(SW4)은 제4 턴-온 제어 신호에 응답하여 턴-온하고, 상기 제4N 출력 채널들(CH4, CH8,.., CH1440) 각각은 해당하는 데이터 전압을 출력한다.

상기 4-디먹스(221)는 프레임 구간의 1 수평 구간을 4 구간으로 분할한 상기 제1 턴-온 제어 신호, 제2 턴-온 제어 신호, 제3 턴-온 제어 신호 및 제4 턴-온 제어 신호에 기초하여 상기 복수의 출력 채널들(CH1,…, CH1440)에 1 수평 라인에 대응하는 데이터 전압들을 출력할 수 있다.

상기 복수의 출력 채널들(CH1, CH2,.., CH1439, 1440)은 상기 4-디먹스(221)의 구동에 따라서, 출력 채널이 4개씩 묶인 복수의 출력 그룹들(GP1, GP2,…, GP359, GP360)로 나누어질 수 있다.

상기 제1 내지 제1440 팬아웃 라인들(FL1,…, FL1440)은 상기 데이터구동 회로(220)의 상기 4-디먹스(221)의 구동에 대응하여 상기 복수의 출력 채널들(CH1,…, CH1440)과 연결될 수 있다.

제2 팬아웃 라인(FL2)은 제5 팬아웃 라인(FL5)과 교차하여 제2 출력 채널(CH2)과 제722 데이터 라인(DL722)을 연결한다.

제3 팬아웃 라인(FL3)은 상기 제5 팬아웃 라인(FL5) 및 제6 팬아웃 라인(FL6)과 교차하여 제3 출력 채널(CH3)과 제723 데이터 라인(DL723)을 연결한다.

제4 팬아웃 라인(FL4)은 상기 제5 팬아웃 라인(FL5), 상기 제6 팬아웃 라인(FL6) 및 제7 팬아웃 라인(FL7)과 교차하여 제4 출력 채널(CH4)과 제724 데이터 라인(DL724)을 연결한다.

제5 팬아웃 라인(FL5)은 제5 출력 채널(CH5)과, 상기 제721 데이터 라인(DL721) 및 상기 제722 데이터 라인(DL722) 사이에 배치된 제720 우회 라인(CL720)을 연결한다.

제6 팬아웃 라인(FL6)은 제5 출력 채널(CH5)과, 상기 제722 데이터 라인(DL722) 및 제723 데이터 라인(DL723) 사이에 배치된 제719 우회 라인(CL719)을 연결한다.

제7 팬아웃 라인(FL7)은 제7 출력 채널(CH7)과, 상기 제723 데이터 라인(DL723) 및 제724 데이터 라인(DL724) 사이에 배치된 제718 우회 라인(CL718)을 연결한다.

제8 팬아웃 라인(FL8)은 제8 출력 채널(CH8)과, 상기 제724 데이터 라인(DL724) 및 제725 데이터 라인 사이에 배치된 제717 우회 라인(CL717)을 연결한다.

상기 데이터 구동 회로(220)의 제1 출력 그룹(GP1)은 제1, 제2, 제3 및 제4 출력 채널들(CH1, CH2, CH3, CH4)을 포함하고, 상기 데이터 구동 회로(220)의 제2 출력 그룹(GP2)는 제5, 제6, 제7 및 제8 출력 채널들(CH5, CH6, CH7, CH8)을 포함한다.

이와 같이, 상기 복수의 출력 그룹들(GP1, GP2, GP3,…, GP360)은 상기 홀수 번째 출력 그룹들(GP1,…, GP359) 및 상기 짝수 번째 출력 그룹들(GP2,…, GP360)을 포함한다.

상기 홀수 번째 출력 그룹들(GP1,…, GP359)에 포함된 출력 채널들(CH1, CH2, CH3, CH4,…)은 상기 제2 영역(A2)에 배열된 상기 제721 내지 제1440 데이터 라인들(DL721,…, DL1440)과 순서대로 연결된다.

상기 홀수 번째 출력 그룹들(GP1,…, GP359)에 포함된 출력 채널들(CH1, CH2, CH3, CH4,…)은 상기 제2 영역(A2)에 배열된 상기 제721 내지 제1440 데이터 라인들(DL721,…, DL1440)의 순서대로 데이터 전압들을 출력한다.

상기 짝수 번째 출력 그룹들(GP2,…, GP360)에 포함된 출력 채널들(CH5, CH6, CH7, CH8,…)은 제1 내지 제720 우회 라인들(CL1,..., CL720)을 통해 상기 제1 영역(A1)에 배열된 상기 제1 내지 제720 데이터 라인들(DL1,…, DL720)과 역 순서대로 연결된다.

상기 짝수 번째 출력 그룹들(GP2,…, GP360)에 포함된 출력 채널들(CH5, CH6, CH7, CH8,…)은 상기 제1 영역(A1)에 배열된 상기 제1 내지 제720 데이터 라인들(DL1,…, DL720)의 역 순서대로 데이터 전압들을 출력한다.

예를 들면, 상기 제1 영역(A1)에는 제717 데이터 라인(DL717)에 연결된 제1 화소(P1), 제718 데이터 라인(DL718)에 연결된 제2 화소(P2), 제719 데이터 라인(DL719)에 연결된 제3 화소(P3) 및 제720 데이터 라인(DL720)에 연결된 제4 화소(P4)가 배열된다. 상기 제2 영역(A2)에는 제721 데이터 라인(DL721)에 연결된 제5 화소(P5), 제722 데이터 라인(DL722)에 연결된 제6 화소(P6), 제723 데이터 라인(DL723)에 연결된 제7 화소(P7) 및 제724 데이터 라인(DL724)에 연결된 제8 화소(P8)가 배열된다.

상기 4-디먹스(221)의 구동에 따라서, 1 수평 구간의 제1 구간에는 상기 제1 스위치들(SW1)이 턴-온 되고, 상기 1 수평 구간의 제2 구간에는 상기 제2 스위치들(SW2)이 턴-온 되고, 상기 1 수평 구간의 제3 구간에는 상기 제3 스위치들(SW3)이 턴-온 되고, 상기 1 수평 구간의 제4 구간에는 상기 제4 스위치들(SW3)이 턴-온 될 수 있다.

상기 제1 구간 동안, 상기 제1 출력 그룹(GP1)의 제1 출력 채널(CH1)은 상기 제2 영역(A2)의 제5 화소(P5)에 대응하는 데이터 전압을 출력하고, 상기 제2 출력 그룹(GP2)의 제5 출력 채널(CH5)은 상기 제1 영역(A1)의 제4 화소(P4)에 대응하는 데이터 전압을 출력한다.

상기 제2 구간 동안, 상기 제1 출력 그룹(GP1)의 제2 출력 채널(CH2)은 상기 제2 영역(A2)의 제6 화소(P6)에 대응하는 데이터 전압을 출력하고, 상기 제2 출력 그룹(GP2)의 제6 출력 채널(CH6)은 상기 제1 영역(A1)의 제3 화소(P3)에 대응하는 데이터 전압을 출력한다.

상기 제3 구간 동안, 상기 제1 출력 그룹(GP1)의 제3 출력 채널(CH3)은 상기 제2 영역(A2)의 제7 화소(P7)에 대응하는 데이터 전압을 출력하고, 상기 제2 출력 그룹(GP2)의 제7 출력 채널(CH7)은 상기 제1 영역(A1)의 제2 화소(P2)에 대응하는 데이터 전압을 출력한다.

상기 제4 구간 동안, 상기 제1 출력 그룹(GP1)의 제4 출력 채널(CH4)은 상기 제2 영역(A2)의 제8 화소(P8)에 대응하는 데이터 전압을 출력하고, 상기 제2 출력 그룹(GP2)의 제8 출력 채널(CH8)은 상기 제1 영역(A1)의 제1 화소(P1)에 대응하는 데이터 전압을 출력한다.

이상에서 설명된 바와 같이, 상기 4-디먹스를 포함하는 데이터 구동 회로는 출력 채널이 4개씩 묶인 복수의 출력 그룹들을 포함하고, 상기 데이터 구동 회로의 복수의 출력 그룹들에 연결된 복수의 팬아웃 라인들은 제8N-7, 제8N-6, 제8N-5, 제8N-4, 제8N-3, 제8N-2, 제8N-1 및 제8N 팬아웃 라인들을 서로 교차하는 구조를 갖는다(N은 1, 2, 3,… 자연수).

도 6은 본 발명의 일 실시예에 따른 팬아웃 라인들과 연결된 구동 회로의 출력 채널들을 설명하기 위한 개념도이다.

도 6을 참조하면, 상기 데이터 구동 회로(230)는 2-디먹스(231) 및 복수의 출력 채널들(CH1,…, CH1440)을 포함한다.

상기 2-디먹스(231)는 2개 출력 라인들로 묶은 출력 그룹 별로 데이터 전압을 출력할 수 있다. 상기 2-디먹스(231)는 복수의 입력 단자들(IN1, IN2,.., IN720), 복수의 제1 스위치들(SW1), 복수의 제2 스위치들(SW2) 및 복수의 출력 라인들(OL1, OL2,…, OL1439, OL1440)을 포함한다.

상기 복수의 제1 스위치들(SW1)은 상기 복수의 입력 단자들(IN1, IN2,.., IN720)과 상기 복수의 출력 라인들(OL1, OL2,…, OL1439, OL1440) 중 예컨대, 홀수 번째 출력 라인들(OL1, OL3,.., OL1437, OL1439)을 연결한다.

상기 제1 스위치들(SW1)은 제1 턴-온 제어 신호에 응답하여 턴-온하고, 상기 홀수 번째 출력 라인들(OL1, OL3,.., OL1437, OL1439)에 해당하는 데이터 전압들을 출력한다.

상기 복수의 제2 스위치들(SW2)은 상기 복수의 입력 단자들(IN1, IN2,.., IN720)과 상기 복수의 출력 라인들(OL1, OL2,…, OL1439, OL1440) 중 예컨대, 짝수 번째 출력 라인들(OL2, OL4,.., OL1438, OL1440)을 연결한다.

상기 제2 스위치들(SW2)은 제2 턴-온 제어 신호에 응답하여 턴-온하고, 상기 짝수 번째 출력 라인들(OL2, OL4,.., OL1438, OL1440)에 해당하는 데이터 전압들을 출력한다.

상기 2-디먹스(231)의 상기 복수의 출력 라인들(OL1, OL2,…, OL1439, OL1440)은 상기 데이터 구동 회로(230)의 상기 복수의 출력 채널들(CH1,…, CH1440)과 연결된다.

제1 출력 라인(OL1)은 제1 출력 채널(CH1)과 연결되고, 제2 출력 라인(OL2)는 제3 출력 라인(OL1)과 교차하여 제3 출력 채널(CH3)과 연결된다.

제3 출력 라인(OL3)은 상기 제2 출력 라인(OL2)과 교차하여 제2 출력 채널(CH2)과 연결되고, 제4 출력 라인(OL4)은 제4 출력 채널(CH4)과 연결된다.

상기 데이터 구동 회로(230)의 상기 복수의 출력 채널들(CH1,…, CH1440)은 복수의 제1 내지 제1440 팬아웃 라인들(FL1,…, FL1440)과 각각 연결된다.

도 2를 참조하면, 상기 복수의 제1 내지 제1440 팬아웃 라인들(FL1,…, FL1440) 중 홀수 번째 팬아웃 라인들(FL1, FL3,…, FL1439)은 상기 제2 영역(A2)에 배열된 제721 내지 제1440 데이터 라인들(DL721,…, DL1440)과 순서대로 연결된다. 상기 제1 내지 제1440 팬아웃 라인들(FL1,…, FL1440) 중 짝수 번째 팬아웃 라인들(FL2, FL4,…, FLl440)은 제1 내지 제720 우회 라인들(CL1,…, CL720)을 통해 상기 제1 영역(A1)에 배열된 상기 제1 내지 제720 데이터 라인들(DL1,…, DL720)과 역 순서대로 연결된다.

상기 2-디먹스(231)의 구동에 따라서, 1 수평 구간의 제1 구간에는 상기 제1 스위치들(SW1)이 턴-온 되고, 상기 1 수평 구간의 제2 구간에는 상기 제2 스위치들(SW2)이 턴-온 될 수 있다.

상기 제1 구간 동안, 상기 제1 스위치들(SW1)에 연결된 2-디먹스(231)의 제1 출력 라인(OL1) 및 제3 출력 라인(OL3)은 데이터 전압들을 출력한다. 상기 제1 출력 라인(OL1)과 연결된 제1 출력 채널(CH1) 및 상기 제3 출력 라인(OL3)과 연결된 제2 출력 채널(CH2)은 상기 데이터 전압들을 출력한다.

도 2를 참조하면, 상기 제1 출력 채널(CH1)은 상기 제2 영역(A2)의 제5 화소(P5)에 대응하는 데이터 전압을 출력하고, 상기 제2 출력 채널(CH2)은 상기 제1 영역(A1)의 제4 화소(P4)에 대응하는 데이터 전압을 출력한다.

상기 제2 구간 동안, 상기 제2 스위치들(SW2)에 연결된 2-디먹스(231)의 제2 출력 라인(OL2) 및 제4 출력 라인(OL4)은 데이터 전압들을 출력한다. 상기 제2 출력 라인(OL2)과 연결된 제3 출력 채널(CH3) 및 상기 제4 출력 라인(OL4)과 연결된 제4 출력 채널(CH4)은 상기 데이터 전압들을 출력한다.

도 2를 참조하면, 상기 제3 출력 채널(CH3)은 상기 제2 영역(A2)의 제6 화소(P6)에 대응하는 데이터 전압을 출력하고, 상기 제4 출력 채널(CH4)은 상기 제1 영역(A1)의 제3 화소(P3)에 대응하는 데이터 전압을 출력한다.

이상에서 설명된 바와 같이, 상기 2-디먹스를 포함하는 데이터 구동 회로는 상기 2-디먹스의 제4N-3, 제4N-2, 제4N-1 및 제4N 출력 라인들을 서로 교차시켜 데이터 구동 회로의 복수의 출력 채널들과 연결시킨다. 이에 따라서, 상기 데이터 구동 회로의 복수의 출력 채널들 중 홀수(또는 짝수) 번째 출력 채널들은 데이터 라인들과 바로 연결되고, 상기 복수의 출력 채널들 중 짝수(또는 홀수) 번째 출력 채널들은 우회 라인들을 통해 데이터 라인들과 연결된다. 상기 데이터 구동 회로의 홀수(또는 짝수) 번째 출력 채널들은 제2 영역에 배열된 데이터 라인들의 순서로 데이터 전압을 출력하고, 상기 데이터 구동 회로의 짝수(또는 홀수) 번째 출력 채널들은 제1 영역에 배열된 데이터 라인들의 역순으로 데이터 전압을 출력한다.

이와 같이, 상기 데이터 구동 회로의 복수의 출력 채널들로부터 출력되는 데이터 전압을 순서를 변경함으로써 상기 팬아웃 라인들의 배열 구조를 단순화하여 표시 장치의 비표시 영역을 줄일 수 있고 라인 저항을 줄일 수 있다.

도 7은 본 발명의 일 실시예에 따른 팬아웃 라인들과 연결된 구동 회로의 출력 채널들을 설명하기 위한 개념도이다.

도 7을 참조하면, 상기 데이터 구동 회로(240)는 4-디먹스(241) 및 복수의 출력 채널들(CH1,…, CH1440)을 포함한다.

상기 4-디먹스(241)는 4개 출력 라인들로 묶은 출력 그룹 별로 데이터 전압을 출력할 수 있다.

상기 4-디먹스(241)는 복수의 입력 단자들(IN1, IN2,.., IN360), 복수의 제1 스위치들(SW1), 복수의 제2 스위치들(SW2), 복수의 제3 스위치들(SW3), 복수의 제4 스위치들(SW4) 및 복수의 출력 라인들(OL1, OL2,…, OL1439, OL1440)을 포함한다.

상기 복수의 제1 스위치들(SW1)은 상기 복수의 입력 단자들(IN1, IN2,.., IN360)과 상기 복수의 출력 라인들(OL1, OL2,…, OL1439, OL1440) 중 예컨대, 제4N-3 출력 라인들(OL1, OL5,..,OL1437)을 연결한다.

상기 복수의 제2 스위치들(SW2)은 상기 복수의 입력 단자들(IN1, IN2,.., IN360)과 상기 복수의 출력 라인들(OL1, OL2,…, OL1439, OL1440) 중 예컨대, 제4N-2 출력 라인들(OL2, OL6,..,OL1438)을 연결한다.

상기 복수의 제3 스위치들(SW3)은 상기 복수의 입력 단자들(IN1, IN2,.., IN360)과 상기 복수의 출력 라인들(OL1, OL2,…, OL1439, OL1440) 중 예컨대, 제4N-1 출력 라인들(OL3, OL7,..,OL1439)을 연결한다.

상기 복수의 제4 스위치들(SW4)은 상기 복수의 입력 단자들(IN1, IN2,.., IN360)과 상기 복수의 출력 라인들(OL1, OL2,…, OL1439, OL1440) 중 예컨대, 제4N 출력 라인들(OL4, OL8,..,OL1440)을 연결한다.

상기 4-디먹스(241)의 상기 복수의 출력 라인들(OL1, OL2,…, OL1439, OL1440)은 상기 데이터 구동 회로(230)의 상기 복수의 출력 채널들(CH1,…, CH1440)과 연결된다.

제1 출력 라인(OL1)은 제1 출력 채널(CH1)과 연결된다.

제2 출력 라인(OL2)은 제5 출력 라인(OL5)과 교차하여 제2 출력 채널(CH2)과 연결된다. 제3 출력 라인(OL3)은 상기 제5 출력 라인(OL5) 및 제6 출력 라인(OL6)과 교차하여 제3 출력 채널(CH3)과 연결된다. 제4 출력 라인(OL4)은 상기 제5 출력 라인(OL5), 상기 제6 출력 라인(OL6) 및 제7 출력 라인(OL7)과 교차하여 제4 출력 채널(CH4)과 연결된다.

제5 출력 라인(OL5)은 상기 제2, 제3 및 제4 출력 라인들(OL2, OL3, OL4)과 교차하여 제2 출력 채널(CH2)에 연결된다. 제6 출력 라인(OL6)은 상기 제3 및 제4 출력 라인들(OL3, OL4)과 교차하여 제4 출력 채널(CH4)에 연결된다. 제7 출력 라인(OL7)은 상기 제4 출력 라인(OL4)과 교차하여 제6 출력 채널(CH6)에 연결된다. 제8 출력 라인(OL8)은 제8 출력 채널(CH8)과 연결된다.

상기 4-디먹스(241)의 구동에 따라서, 1 수평 구간의 제1 구간에는 상기 제1 스위치들(SW1)이 턴-온 되고, 상기 1 수평 구간의 제2 구간에는 상기 제2 스위치들(SW2)이 턴-온 되고, 상기 1 수평 구간의 제3 구간에는 상기 제3 스위치들(SW3)이 턴-온 되고, 상기 1 수평 구간의 제4 구간에는 상기 제4 스위치들(SW3)이 턴-온 될 수 있다.

상기 제1 구간 동안, 상기 제1 스위치들(SW1)에 연결된 4-디먹스(241)의 제1 출력 라인(OL1) 및 제5 출력 라인(OL5)은 데이터 전압들을 출력한다. 상기 제1 출력 라인(OL1) 및 상기 제5 출력 라인(OL5)과 연결된 제1 출력 채널(CH1) 및 제2 출력 채널(CH1)은 데이터 전압들을 출력한다.

상기 제2 구간 동안, 상기 제2 스위치들(SW2)에 연결된 4-디먹스(241)의 제2 출력 라인(OL2) 및 제6 출력 라인(OL6)은 데이터 전압들을 출력한다. 상기 제2 출력 라인(OL2)과 연결된 제3 출력 채널(CH3) 및 상기 제6 출력 라인(OL6)과 연결된 제4 출력 채널(CH4)은 상기 데이터 전압들을 출력한다.

상기 제3 구간 동안, 상기 제3 스위치들(SW3)에 연결된 4-디먹스(241)의 제3 출력 라인(OL3) 및 제7 출력 라인(OL7)은 데이터 전압들을 출력한다. 상기 제3 출력 라인(OL3)과 연결된 제5 출력 채널(CH5) 및 상기 제7 출력 라인(OL7)과 연결된 제6 출력 채널(CH6)은 상기 데이터 전압들을 출력한다.

도 2를 참조하면, 상기 제5 출력 채널(CH5)은 상기 제2 영역(A2)의 제7 화소(P7)에 대응하는 데이터 전압을 출력하고, 상기 제6 출력 채널(CH6)은 상기 제1 영역(A1)의 제2 화소(P2)에 대응하는 데이터 전압을 출력한다.

상기 제4 구간 동안, 상기 제4 스위치들(SW4)에 연결된 4-디먹스(241)의 제4 출력 라인(OL4) 및 제8 출력 라인(OL8)은 데이터 전압들을 출력한다. 상기 제4 출력 라인(OL4)과 연결된 제7 출력 채널(CH7) 및 상기 제8 출력 라인(OL8)과 연결된 제8 출력 채널(CH8)은 상기 데이터 전압들을 출력한다.

도 2를 참조하면, 상기 제7 출력 채널(CH7)은 상기 제2 영역(A2)의 제8 화소(P8)에 대응하는 데이터 전압을 출력하고, 상기 제8 출력 채널(CH8)은 상기 제1 영역(A1)의 제1 화소(P1)에 대응하는 데이터 전압을 출력한다.

이상에서 설명된 바와 같이, 상기 4-디먹스를 포함하는 데이터 구동 회로는 상기 4-디먹스의 제8N-7, 제8N-6, 제8N-5, 제8N-4, 제8N-3, 제8N-2, 제8N-1 및 제8N 출력 라인들을 서로 교차시켜 데이터 구동 회로의 복수의 출력 채널들과 연결시킨다.

이에 따라서, 상기 데이터 구동 회로의 복수의 출력 채널들 중 홀수(또는 짝수) 번째 출력 채널들은 데이터 라인들과 바로 연결되고, 상기 복수의 출력 채널들 중 짝수(또는 홀수) 번째 출력 채널들은 우회 라인들을 통해 데이터 라인들과 연결된다. 상기 데이터 구동 회로의 홀수(또는 짝수) 번째 출력 채널들은 제2 영역에 배열된 데이터 라인들의 순서로 데이터 전압을 출력하고, 상기 데이터 구동 회로의 짝수(또는 홀수) 번째 출력 채널들은 제1 영역에 배열된 데이터 라인들의 역순으로 데이터 전압을 출력한다.

이하에서는 이전 실시예와 동일한 구성 요소는 동일한 도면 부호를 참조하여 설명하고 반복되는 설명을 생략한다.

도 8은 본 발명의 일 실시예에 따른 표시 장치의 평면도이다.

도 8을 참조하면, 상기 표시 장치(1000A)는 영상이 표시 되는 표시부(DA) 및 상기 표시부(DA)에 인접하고 상기 표시부(DA)을 둘러싸는 주변부(PA)을 포함한다.

상기 표시부(DA)는 상기 제1 방향(D1)으로 연장된 중앙 선(CT)을 기준으로 좌우 대칭인 제1 측 영역(LA)과 제2 측 영역(RA)을 포함한다.

상기 제1 및 제2 측 영역들(LA, RA) 각각은 제1 영역(A1), 제2 영역(A2) 및 제3 영역(A3)을 포함한다. 상기 제1 영역(A1)은 상기 표시부(DA) 중 둥근 모서리 부분에 대응하는 영역이고, 상기 제2 영역(A2)은 상기 둥근 모서리 부분인 상기 제1 영역(A1)과 인접한 제1 직선 모서리 부분에 대응하는 영역이고, 상기 제3 영역(A3)은 상기 제1 직선 모서리 부분과 인접한 제2 직선 모서리 부분에 대응하는 영역이다.

상기 제1 측 영역(LA)에는 제1 내지 제i 데이터 라인들(DL1,.., DLi)이 배열된다(i 는 자연수).

상기 제1 측 영역(LA)의 제1 영역(A1)에는 제1 내지 제k 데이터 라인들(DL1,…, DLk)이 배열되고, 상기 제1 측 영역(LA)의 제2 영역(A2)에는 제k+1 내지 제m 데이터 라인들(DLk+1,…, DLm)이 배열되고, 제1 측 영역(LA)의 제3 영역(A3)에는 제m+1 내지 제i 데이터 라인들(DLm+1,…, DLi)이 배열될 수 있다. 여기서, k, m 및 i는 k < m < i 와 같은 자연수이다.

상기 표시부(DA)는 복수의 우회 라인들(CL1,…, CLk)이 배열된 우회 라인 영역(CLA)을 포함한다. 상기 제1 측 영역(LA)의 제1 및 제2 영역들(A1, A2)에는 제1 내지 제k 우회 라인들(CL1,…, CLk)이 배열될 수 있다.

상기 제1 내지 제k 우회 라인들(CL1,…, CLk) 각각은 팬아웃 영역에 배열된 팬아웃 라인의 단부에 연결된 제1 직선부, 상기 제1 및 제2 영역들(A1, A2)에 배열된 데이터 라인들과 교차하는 교차부 및 상기 제1 영역(A1)에 배열된 데이터 라인의 단부에 연결된 제2 직선부를 포함할 수 있다.

예를 들면, 상기 제1 내지 제k 우회 라인들(CL1,…, CLk)은 상기 제1 영역(A1)에 배열된 상기 제1 내지 제k 데이터 라인들(DL1,…, DLk)과 연결될 수 있다.

상기 제3 영역(A3)에는 상기 제1 내지 제k 우회 라인들(CL1,…, CLk)이 배치되지 않고 상기 제m+1 내지 제i 데이터 라인들(DLm+1,…, DLi)만 배열될 수 있다.

상기 제2 측 영역(RA)은 상기 제1 측 영역(LA)과 대칭되는 제1, 제2및 제3 영역들(A1, A2, A3)을 포함하고, 상기 제1 측 영역(LA)에 배열된 복수의 데이터 라인들 및 복수의 우회 라인들과 대칭되는 복수의 데이터 라인들 및 복수의 우회 라인들이 배열될 수 있다.

상기 주변부(PA)는 제1 비표시 영역(NDA1) 및 제2 비표시 영역(NDA2)을 포함할 수 있다.

상기 제1 비표시 영역(NDA1)은 상기 표시부(DA)의 상기 제2 및 제3 영역들(A2, A3)에 대응하는 상기 직선 모서리 부분으로부터 제1 방향(D1)으로 연장된 영역이다. 상기 제1 비표시 영역(NDA1)은 상기 표시부(DA)의 상기 제1 영역(A1)에 대응하는 상기 둥근 모서리 부분에는 존재하지 않는다.

상기 제1 비표시 영역(NDA1)은 패드 영역(PDA) 및 팬아웃 영역(FOA)을 포함한다. 상기 팬아웃 영역(FOA)은 벤딩 영역(BA)을 포함할 수 있다.

도 9는 도 8의 팬아웃 라인들과 연결된 구동 회로의 출력 채널들을 설명하기 위한 평면도이다.

일 실시예에서, 상기 표시 장치는 제1 내지 제2880 데이터 라인들을 포함하고, 데이터 구동 회로(300)는 상기 제1 내지 제2880 데이터 라인들 각각에 대응하는 데이터 전압을 출력하는 제1 내지 제2880 출력 채널들을 포함할 수 있다.

도 8 및 도 9를 참조하면, 상기 표시부(DA)의 제1 측 영역(LA)과 상기 제2 측 영역(RA)은 상기 표시부(DA)의 중앙 선(CT)을 기준으로 좌우 대칭일 수 있다.

이하에서는 상기 표시부(DA)의 상기 제1 측 영역(LA)에 배열된 제1 내지 제1440 데이터 라인들(DL1,…, DL1440), 제1 내지 제680 우회 라인들(CL1,…, CL680), 상기 팬아웃 영역(FOA)에 배열된 제1 내지 제1440 팬아웃 라인들(FL1,,, FL1440) 및 상기 데이터 구동 회로(300)의 제1 내지 제1440 출력 채널들(CH1,…., CH1440)의 배열 관계 및 상호 연결 관계가 설명된다.

상기 제1 내지 제1440 데이터 라인들(DL1,…, DL1440)은 상기 제2 방향(D2)의 제1 측 방향(순방향, D21)을 따라서 순서대로 배열될 수 있다.

상기 제1 내지 제680 데이터 라인들(DL1,.., DL680)은 상기 제1 영역(A1)에서 상기 순방향(D21)을 따라서 순서대로 배열되고, 제681 내지 제1360 데이터 라인들(DL681,.., DL1360)은 상기 제2 영역(A2)에서 상기 순방향(D21)을 따라서 순서대로 배열되고, 제1361 내지 제1440 데이터 라인들(DL1361,…, DL1440)은 상기 제3 영역(A3)에서 상기 순방향(D21)을 따라서 순서대로 배열된다.

상기 제1 내지 제1440 팬아웃 라인들(FL1,…, FL1440)은 상기 순방향(D21)을 따라서 순서대로 배열될 수 있다.

상기 제1 및 제2 영역들(A1, A2)에 배열된 상기 제1 내지 제1360 데이터 라인들(DL1,…, DL1360)에 대응하는 제1 내지 제1360 팬아웃 라인들(FL1,.., FL1360) 중 홀수 번째 아웃 라인들(FL1, FL3,…, FL1359)은 상기 제2 영역(A2)에 배열된 제681 내지 제1360 데이터 라인들(DL681,…, DL1360)과 순서대로 연결된다.

상기 제1 내지 제1360 팬아웃 라인들(FL1,…, FL1360) 중 짝수 번째 팬아웃 라인들(FL2, FL4,…, FL1360)은 제1 내지 제680 우회 라인들(CL1,…, CL680)을 통해서 상기 제1 영역(A1)에 배열된 제1 내지 제680 데이터 라인들(DL1,…, DL680)과 역 순서대로 연결된다.

상기 제1 내지 제680 우회 라인들(CL1,…, CL680)의 제1 직선부들은 상기 제2 영역(A2)에 배열된 제681 내지 제1360 데이터 라인들(DL681,…, DL1360) 사이에 교대로 배열된다.

예를 들면, 제1 우회 라인(CL1)의 제1 직선부(L1)는 제1360 팬아웃 라인(FL1360)의 단부에 연결되고, 상기 제1 우회 라인(CL1)의 제2 직선부(L2)는 제1 데이터 라인(DL1)의 단부에 연결된다.

제680 우회 라인(CL680)의 제1 직선부(L1)은 제2 팬아웃 라인(FL2)의 단부에 연결되고, 상기 제680 우회 라인(CL680)의 제2 직선부(L2)는 제680 데이터 라인(DL680)의 단부에 연결된다.

상기 데이터 구동 회로(300)는 복수의 출력 채널들(CH1,…, CH1440)을 포함한다.

제1 내지 제1360 출력 채널들(CH1,…, CH1360) 중 홀수 번째 출력 채널들(CH1, CH3,…, CH1359)은 상기 제2 영역(A2)에 배열된 제681 내지 제1360 데이터 라인들(DL681,…, DL1360)의 순서대로 데이터 전압들을 출력한다.

상기 제1 내지 제1360 출력 채널들(CH1,…, CH1360) 중 짝수 번째 출력 채널들(CH2, CH4,…, CH1360)은 상기 제1 영역(A1)에 배열된 상기 제1 내지 제680 데이터 라인들(DL1,…, DL680)의 역 순서대로 데이터 전압들을 출력한다.

제1361 내지 제1440 출력 채널들(CH1361,…, CH1440)은 상기 제3 영역(A3)에 배열된 제1361 내지 제1440 데이터 라인들(DL1361,…, DL1440)의 순서대로 데이터 전압들을 출력한다.

상기 데이터 구동 회로의 복수의 출력 채널들 중 제1 출력 채널들의 홀수(또는 짝수) 번째 제1 출력 채널들은 데이터 라인들과 바로 연결되고, 상기 제1 출력 채널들의 짝수(또는 홀수) 번째 제1 출력 채널들은 우회 라인들을 통해 데이터 라인들과 연결되고, 상기 복수의 출력 채널들 중 제2 출력 채널들은 데이터 라인들과 바로 연결된다. 상기 홀수(또는 짝수) 번째 제1 출력 채널들은 제2 영역에 배열된 데이터 라인들의 순서로 데이터 전압을 출력하고, 상기 짝수(또는 홀수) 번째 제1 출력 채널들은 제1 영역에 배열된 데이터 라인들의 역순으로 데이터 전압을 출력하고, 상기 제2 출력 채널들은 제3 영역에 배열된 데이터 라인들의 순서로 데이터 전압을 출력한다.

본 발명의 다른 실시예에 따른 데이터 구동 회로는 도 4에 도시된 바와 같이, 2-디먹스를 포함할 수 있다.

이 경우, 상기 제1 및 제2 영역들(A1, A2)에 배열된 상기 제1 내지 제1360 데이터 라인들(DL1,…, DL1360)에 대응하는 제1 내지 제1360 팬아웃 라인들(FL1,.., FL1360)은 도 4에 도시된 바와 같이, 제4N-3, 제4N-2, 제4N-1 및 제4N 팬아웃 라인들이 서로 교차하는 구조로 교대로 배열된 데이터 라인 및 우회 라인과 연결될 수 있다(N은 1, 2, 3,…인 자연수). 한편, 제3 영역(A3)에 대응하는 제1361 내지 제1440 데이터 라인들(DL1361,…, DL1440)에 대응하는 제1361 내지 제1440 팬아웃 라인들(FL1361,.., FL1440)은 도 9에 도시된 바와 같이, 제3 영역(A3)의 1361 내지 제1440 데이터 라인들(DL1361,…, DL1440)에 교차되지 않고 바로 연결될 수 있다.

본 발명의 다른 실시예에 따른 데이터 구동 회로는 도 5에 도시된 바와 같이, 4-디먹스를 포함할 수 있다.

이 경우, 상기 제1 및 제2 영역들(A1, A2)에 배열된 상기 제1 내지 제1360 데이터 라인들(DL1,…, DL1360)에 대응하는 제1 내지 제1360 팬아웃 라인들(FL1,.., FL1360)은 도 5에 도시된 바와 같이, 제8N-7, 제8N-6, 제8N-5, 제8N-4, 제8N-3, 제8N-2, 제8N-1 및 제8N 팬아웃 라인들을 서로 교차하여 교대로 배열된 데이터 라인 및 우회 라인과 연결될 수 있다(N은 1, 2, 3,…인 자연수). 한편, 제3 영역(A3)에 대응하는 제1361 내지 제1440 데이터 라인들(DL1361,…, DL1440)에 대응하는 제1361 내지 제1440 팬아웃 라인들(FL1361,.., FL1440)은 도 9에 도시된 바와 같이, 제3 영역(A3)의 1361 내지 제1440 데이터 라인들(DL1361,…, DL1440)에 교차되지 않고 바로 연결될 수 있다.

본 발명의 다른 실시예에 따른 데이터 구동 회로는 도 6에 도시된 바와 같이, 제4N-3, 제4N-2, 제4N-1 및 제4N 출력 라인들이 서로 교차하는 2-디먹스를 포함할 수 있다(N은 1, 2, 3,…인 자연수).

이 경우, 상기 제1 및 제2 영역들(A1, A2)에 배열된 상기 제1 내지 제1360 데이터 라인들(DL1,…, DL1360)에 대응하는 제1 내지 제1360 팬아웃 라인들(FL1,.., FL1360)은 도 6에 도시된 바와 같이, 교대로 배열된 데이터 라인 및 우회 라인과 교차하지 않고 바로 연결될 수 있다. 또한, 제3 영역(A3)에 대응하는 제1361 내지 제1440 데이터 라인들(DL1361,…, DL1440)에 대응하는 제1361 내지 제1440 팬아웃 라인들(FL1361,.., FL1440)은 도 9에 도시된 바와 같이, 제3 영역(A3)의 1361 내지 제1440 데이터 라인들(DL1361,…, DL1440)에 교차되지 않고 바로 연결될 수 있다.

본 발명의 다른 실시예에 따른 데이터 구동 회로는 도 7에 도시된 바와 같이, 제8N-7, 제8N-6, 제8N-5, 제8N-4, 제8N-3, 제8N-2, 제8N-1 및 제8N 출력 라인들이 서로 교차하는 4-디먹스를 포함할 수 있다.

이 경우, 상기 제1 및 제2 영역들(A1, A2)에 배열된 상기 제1 내지 제1360 데이터 라인들(DL1,…, DL1360)에 대응하는 제1 내지 제1360 팬아웃 라인들(FL1,.., FL1360)은 도 7에 도시된 바와 같이, 교대로 배열된 데이터 라인 및 우회 라인과 교차하지 않고 바로 연결될 수 있다. 또한, 제3 영역(A3)에 대응하는 제1361 내지 제1440 데이터 라인들(DL1361,…, DL1440)에 대응하는 제1361 내지 제1440 팬아웃 라인들(FL1361,.., FL1440)은 도 9에 도시된 바와 같이, 제3 영역(A3)의 1361 내지 제1440 데이터 라인들(DL1361,…, DL1440)에 교차되지 않고 바로 연결될 수 있다.

이상의 본 발명의 실시예들에 따르면, 상기 데이터 구동 회로의 복수의 출력 채널들로부터 출력되는 데이터 전압들의 순서를 변경함으로써 상기 팬아웃 라인들의 배열 구조를 단순화하여 표시 장치의 비표시 영역을 줄일 수 있고 라인 저항을 줄일 수 있다.

본 발명은 유기 발광 표시 장치 및 이를 포함하는 다양한 전자 기기들에 적용될 수 있다. 예를 들어, 본 발명은 휴대폰, 스마트폰, 비디오폰, 스마트패드, 스마트 워치, 태블릿 PC, 차량용 네비게이션, 텔레비전, 컴퓨터 모니터, 노트북, 헤드 마운트 디스플레이 등에 적용될 수 있다.

이상에서는 본 발명의 예시적인 실시예들을 참조하여 설명하였지만, 해당 기술 분야에서 통상의 지식을 가진 자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

1000, 1000A : 표시 장치 DA : 표시부
PA : 주변부 FOA : 팬아웃 영역
CLA : 우회 라인 영역 VL : 전원 전압 라인
DL1,…, DLM : 데이터 라인 FL : 팬아웃 라인들
CL1,…, CLk, CLq,…, CM : 우회 라인
NDA1, NDA2 : 제1 및 제2 비표시 영역

Claims

모서리가 둥근 사각형 형상의 영역 내에 복수의 데이터 라인들이 배열되고, 둥근 모서리 부분에 대응하는 제1 영역 및 상기 제1 영역과 인접한 직선 모서리 부분에 대응하는 제2 영역을 포함하는 표시부; 및
데이터 전압들을 출력하는 복수의 출력 채널들을 포함하고, 홀수 번째 출력 채널들은 상기 제2 영역에 배열된 데이터 라인들의 배열 순서로 데이터 전압들을 출력하고, 짝수 번째 출력 채널들은 상기 제1 영역에 데이터 라인들의 역 배열 순서로 데이터 전압을 출력하는 데이터 구동 회로를 포함하는 표시 장치.
제1항에 있어서, 상기 데이터 구동 회로와 상기 제2 영역 사이의 팬아웃 영역에 배열되고, 상기 복수의 출력 채널들과 연결된 복수의 팬아웃 라인들을 더 포함하는 표시 장치.
제2항에 있어서, 상기 제1 및 제2 영역에 배열된 복수의 우회 라인들을 더 포함하고,
상기 복수의 우회 라인들 각각은
상기 제2 영역에 배열된 데이터 라인들 사이에 배열되고, 팬아웃 라인과 연결된 단부를 포함하는 제1 직선부,
상기 데이터 라인들과 교차하는 교차부, 및
상기 제1 영역에 배열된 데이터 라인들 사이에 배열되고 상기 제1 영역에 배열된 데이터 라인과 연결된 단부를 포함하는 제2 직선부를 포함하는 것을 특징으로 하는 표시 장치.
제2항에 있어서, 홀수 번째 팬아웃 라인은 상기 홀수 번째 출력 채널과 상기 제2 영역에 배열된 데이터 라인을 서로 연결하고,
짝수 번째 팬아웃 라인은 상기 짝수 번째 출력 채널과 상기 제2 영역에 배열된 우회 라인을 서로 연결하는 것을 특징으로 하는 표시 장치.
제2항에 있어서, 상기 표시부는 상기 제2 영역과 인접하고 직선 모서리 부분에 대응하는 제3 영역을 더 포함하는 표시 장치.
제5항에 있어서, 상기 데이터 구동 회로는 상기 제3 영역에 배열된 데이터 라인들의 배열 순서로 데이터 전압들을 출력하는 복수의 출력 채널들을 더 포함하는 표시 장치.
모서리가 둥근 사각형 형상의 영역 내에 복수의 데이터 라인들이 배열되고, 둥근 모서리 부분에 대응하는 제1 영역 및 상기 제1 영역과 인접한 직선 모서리 부분에 대응하는 제2 영역을 포함하는 표시부; 및
n개 출력 채널들로 묶은 그룹 별로 데이터 전압을 출력하는 n-디먹스 및 복수의 데이터 전압들을 출력하는 복수의 출력 채널들을 포함하고, 홀수 번째 그룹들의 출력 채널들은 상기 제2 영역에 배열된 데이터 라인들의 배열 순서로 데이터 전압들을 출력하고, 짝수 번째 그룹들의 출력 채널들은 상기 제1 영역에 데이터 라인들의 역 배열 순서로 데이터 전압을 출력하는 데이터 구동 회로를 포함하는 표시 장치.
제7항에 있어서, 상기 데이터 구동 회로와 상기 제2 영역 사이의 팬아웃 영역에 배열되고, 상기 복수의 출력 채널들과 연결된 복수의 팬아웃 라인들을 더 포함하는 표시 장치.
제8항에 있어서, 상기 제1 및 제2 영역에 배열된 복수의 우회 라인들을 더 포함하고,
상기 복수의 우회 라인들 각각은
상기 제2 영역에 배열된 데이터 라인들 사이에 배열되고, 팬아웃 라인과 연결된 단부를 포함하는 제1 직선부,
상기 데이터 라인들과 교차하는 교차부, 및
상기 제1 영역에 배열된 데이터 라인들 사이에 배열되고 상기 제1 영역에 배열된 데이터 라인과 연결된 단부를 포함하는 제2 직선부를 포함하는 것을 특징으로 하는 표시 장치.
제9항에 있어서, 상기 데이터 구동 회로가 2-디먹스를 포함하는 경우,
제4N-3 출력 채널과 연결된 제4N-3 팬아웃 라인은 상기 제2 영역에 배열된 제1 데이터 라인과 연결되고,
제4N-2 출력 채널과 연결된 제4N-2 팬아웃 라인은 상기 제2 영역에 배열된 제2 데이터 라인과 연결되고,
제4N-1 출력 채널과 연결된 제4N-1 팬아웃 라인은 상기 제2 영역에 배열된 제1 및 제2 데이터 라인들 사이의 제1 우회 라인의 제1 직선부와 연결되고,
제4N 출력 채널과 연결된 제4N 팬아웃 라인은 상기 제2 영역에 배열된 제2 및 제3 데이터 라인들 사이의 제2 우회 라인의 제1 직선부와 연결되는 것을 특징으로 하는 표시 장치(N은 1, 2, 3,… 자연수).
제9항에 있어서, 상기 데이터 구동 회로가 4-디먹스를 포함하는 경우,
제8N-7 출력 채널과 연결된 제8N-7 팬아웃 라인은 상기 제2 영역에 배열된 제1 데이터 라인과 연결되고,
제8N-6 출력 채널과 연결된 제8N-6 팬아웃 라인은 상기 제2 영역에 배열된 제2 데이터 라인과 연결되고,
제8N-5 출력 채널과 연결된 제8N-5 팬아웃 라인은 상기 제2 영역에 배열된 제3 데이터 라인과 연결되고,
제8N-4 출력 채널과 연결된 제8N-4 팬아웃 라인은 상기 제2 영역에 배열된 제4 데이터 라인과 연결되고,
제8N-3 출력 채널과 연결된 제8N-3 팬아웃 라인은 상기 제2 영역에 배열된 제1 및 제2 데이터 라인들 사이의 제1 우회 라인의 제1 직선부와 연결되고,
제8N-2 출력 채널과 연결된 제8N-2 팬아웃 라인은 상기 제2 영역에 배열된 제2 및 제3 데이터 라인들 사이의 제2 우회 라인의 제1 직선부와 연결되고,
제8N-1 출력 채널과 연결된 제8N-1 팬아웃 라인은 상기 제2 영역에 배열된 제3 및 제4 데이터 라인들 사이의 제3 우회 라인의 제1 직선부와 연결되고,
제8N 출력 채널과 연결된 제8N 팬아웃 라인은 상기 제2 영역에 배열된 제4 및 제5 데이터 라인들 사이의 제4 우회 라인의 제1 직선부와 연결되는 것을 특징으로 하는 표시 장치(N은 1, 2, 3,… 자연수).
제9항에 있어서, 상기 표시부는 상기 제2 영역과 인접하고 상기 직선 모서리 부분에 대응하는 제3 영역을 더 포함하는 표시 장치.
제12항에 있어서, 상기 데이터 구동 회로는 상기 제3 영역에 배열된 데이터 라인들의 배열 순서로 데이터 전압들을 출력하는 복수의 출력 채널들을 더 포함하는 표시 장치.
모서리가 둥근 사각형 형상의 영역 내에 복수의 데이터 라인들이 배열되고, 둥근 모서리 부분에 대응하는 제1 영역 및 상기 제1 영역과 인접한 직선 모서리 부분에 대응하는 제2 영역을 포함하는 표시부; 및
n개 출력 라인들로 묶은 그룹 별로 데이터 전압을 출력하는 n-디먹스 및 상기 n-디먹스의 복수의 출력 라인들과 연결된 복수의 출력 채널들을 포함하고, 홀수 번째 출력 채널들은 상기 제2 영역에 배열된 데이터 라인들의 배열 순서로 데이터 전압들을 출력하고, 짝수 번째 출력 채널들은 상기 제1 영역에 데이터 라인들의 역 배열 순서로 데이터 전압을 출력하는 데이터 구동 회로를 포함하는 표시 장치.
제14항에 있어서, 상기 데이터 구동 회로와 상기 제2 영역 사이의 팬아웃 영역에 배열되고, 상기 복수의 출력 채널들과 연결된 복수의 팬아웃 라인들을 더 포함하는 표시 장치.
제14항에 있어서, 상기 제1 및 제2 영역에 배열된 복수의 우회 라인들을 더 포함하고,
상기 복수의 우회 라인들 각각은
상기 제2 영역에 배열된 데이터 라인들 사이에 배열되고, 팬아웃 라인과 연결된 단부를 포함하는 제1 직선부,
상기 데이터 라인들과 교차하는 교차부, 및
상기 제1 영역에 배열된 데이터 라인들 사이에 배열되고 상기 제1 영역에 배열된 데이터 라인과 연결된 단부를 포함하는 제2 직선부를 포함하는 것을 특징으로 하는 표시 장치.
제14항에 있어서, 상기 데이터 구동 회로가 2-디먹스를 포함하는 경우,
제4N-3 출력 라인은 제4N-3 출력 채널과 연결되고,
제4N-2 출력 라인은 제4N-1 출력 채널과 연결되고,
제4N-1 출력 라인은 제4N-2 출력 채널과 연결되고,
제4N 출력 라인은 제4N 출력 채널과 연결되는 것을 특징으로 하는 표시 장치(N은 1, 2, 3,… 자연수).
제14항에 있어서, 상기 데이터 구동 회로가 4-디먹스를 포함하는 경우,
제8N-7 출력 라인은 제8N-7 출력 채널과 연결되고,
제8N-6 출력 라인은 제8N-5 출력 채널과 연결되고,
제8N-5 출력 라인은 제8N-3 출력 채널과 연결되고,
제8N-4 출력 라인은 제8N-1 출력 채널과 연결되고,
제8N-3 출력 라인은 제8N-6 출력 채널과 연결되고,
제8N-2 출력 라인은 제8N-4 출력 채널과 연결되고,
제8N-1 출력 라인은 제8N-2 출력 채널과 연결되고,
제8N 출력 라인은 제8N 출력 채널과 연결되는 것을 특징으로 하는 표시 장치(N은 1, 2, 3,… 자연수).
제14항에 있어서, 상기 표시부는 상기 제2 영역과 인접하고 직선 모서리 부분에 대응하는 제3 영역을 더 포함하는 표시 장치.
제19항에 있어서, 상기 데이터 구동 회로는 상기 제3 영역에 배열된 데이터 라인들의 배열 순서로 데이터 전압들을 출력하는 복수의 출력 채널들을 더 포함하는 표시 장치.