KR102367450B1 - 표시 장치 - Google Patents

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Abstract

표시 장치는 제1 기판, 상기 제1 기판에 마주하는 제2 기판, 상기 제1 기판과 상기 제2 기판 사이에 배치되는 표시 소자, 광 차단 패턴, 및 센싱 라인을 포함한다. 상기 제1 기판은 화소 영역에서 베이스 기판 상에 배치되는 박막 트랜지스터, 상기 박막 트랜지스터 상에 배치되는 제1 보호막, 상기 제1 보호막 상에 배치되는 컬러 필터, 및 상기 컬러 필터 상에 배치되는 제2 보호막을 구비할 수 있다. 상기 표시 소자는 상기 제2 보호막 상에 배치되는 제1 전극, 상기 제1 전극 상에 배치되는 제3 보호막, 상기 화소 영역에서 상기 제3 보호막 상에 배치되고 제1 콘택 홀을 통하여 상기 박막 트랜지스터에 접속되는 제2 전극, 및 상기 제1 전극과 상기 제2 전극에 의해 형성되는 전계에 의해 광을 투과 또는 차단시킬 수 있는 광학층을 구비할 수 있다. 상기 광 차단 패턴은 상기 화소 영역의 외곽에 배치되며, 상기 센싱 라인은 상기 광 차단 패턴 상에 배치되고, 제2 콘택 홀을 통하여 상기 제1 전극에 접속할 수 있다.

Description

표시 장치{DISPLAY APPARATUS}
본 발명은 표시 장치에 관한 것이다.
터치 스크린은 사용자가 표시 장치를 보면서 터치 스크린 내의 터치 센서를 누르거나 터치하여 미리 정해진 정보를 입력하는 입력 장치의 한 종류이다. 상기 터치 스크린은 표시 패널에 설치될 수 있다.
특히, 최근에는 스마트폰, 태블릿 PC 등과 같은 휴대용 단말기의 슬림화를 위하여, 상기 표시 패널의 내부에 터치 스크린을 구성하고 있다. 특히, 상기 표시 패널의 셀 내부에 터치 스크린을 구성하는 소자들을 배치하는 인셀 타입(In-cell type) 터치 스크린 일체형 표시 장치가 개발되고 있다.
본 발명의 일 목적은 터치 스크린을 구성하는 소자들이 셀 내부에 배치되는 터치 스크린 일체형 표시 장치를 제공하는 것이다.
본 발명의 일 목적을 달성하기 위한 표시 장치는 제1 기판, 상기 제1 기판에 마주하는 제2 기판, 상기 제1 기판과 상기 제2 기판 사이에 배치되는 표시 소자, 광 차단 패턴, 및 센싱 라인을 포함한다. 상기 제1 기판은 화소 영역에서 베이스 기판 상에 배치되는 박막 트랜지스터, 상기 박막 트랜지스터 상에 배치되는 제1 보호막, 상기 제1 보호막 상에 배치되는 컬러 필터, 및 상기 컬러 필터 상에 배치되는 제2 보호막을 구비할 수 있다. 상기 표시 소자는 상기 제2 보호막 상에 배치되는 제1 전극, 상기 제1 전극 상에 배치되는 제3 보호막, 상기 화소 영역에서 상기 제3 보호막 상에 배치되고 제1 콘택 홀을 통하여 상기 박막 트랜지스터에 접속되는 제2 전극, 및 상기 제1 전극과 상기 제2 전극에 의해 형성되는 전계에 의해 광을 투과 또는 차단시킬 수 있는 광학층을 구비할 수 있다. 상기 광 차단 패턴은 상기 화소 영역의 외곽에 배치되며, 상기 센싱 라인은 상기 광 차단 패턴 상에 배치되고, 제2 콘택 홀을 통하여 상기 제1 전극에 접속할 수 있다.
상기 박막 트랜지스터는 게이트 라인 및 데이터 라인에 접속하며, 상기 센싱 라인은 상기 게이트 라인에 평행하고, 상기 센싱 라인의 적어도 일부는 상기 게이트 라인과 중첩할 수 있다.
상기 박막 트랜지스터는 게이트 라인 및 데이터 라인에 접속하며, 상기 광 차단 패턴은 상기 게이트 라인에 평행한 제1 광 차단 패턴 및 상기 데이터 라인에 평행한 제2 광 차단 패턴을 구비하고, 상기 센싱 라인은 상기 제1 광 차단 패턴 상에 배치되고 상기 게이트 라인에 평행한 제1 라인 및 상기 제2 광 차단 패턴 상에 배치되고 상기 데이터 라인에 평행한 제2 라인을 구비할 수 있다. 여기서, 상기 제1 라인의 적어도 일부는 상기 게이트 라인과 중첩하며, 상기 제2 라인의 적어도 일부는 상기 데이터 라인과 중첩할 수 있다.
상기 박막 트랜지스터는 게이트 전극, 반도체층, 상기 게이트 전극과 상기 반도체층 사이에 배치되는 게이트 절연막, 소스 전극 및 드레인 전극을 포함하며, 상기 게이트 절연막, 상기 제1 보호막, 상기 제3 보호막은 실리콘 산화물 및 실리콘 질화물 중 적어도 하나를 포함할 수 있다. 상기 컬러 필터, 상기 제2 보호막 및 상기 광 차단 패턴은 유기 물질을 포함할 수 있다.
상기 제1 전극은 공통 전압이 인가되는 공통 전극이며, 상기 센싱 라인을 통해 터치 스캔 신호가 입력되는 센싱 전극일 수 있다.
상기 제1 전극 및 상기 제2 전극은 투명 도전성 산화물을 포함할 수 있다.
또한, 본 발명의 일 실시예에 따른 표시 장치는 화소 영역을 구비한느 베이스 기판 상에 배치되고 게이트 라인에 접속하는 게이트 전극; 상기 게이트 라인 및 상기 게이트 전극 상에 배치되는 게이트 절연막; 상기 게이트 절연막 상에 배치되고, 적어도 일부가 상기 게이트 전극과 중첩하는 반도체층; 상기 반도체층의 일단에 접속하고 데이터 라인에 접속하는 소스 전극; 상기 반도체층의 타단에 접속하고 상기 소스 전극과 이격되어 배치되는 드레인 전극; 상기 소스 전극 및 상기 드레인 전극을 커버하는 제1 보호막; 상기 제1 보호막 상에 배치되는 컬러 필터; 상기 컬러 필터 상에 배치되는 제2 보호막; 상기 제2 보호막 상에 배치되는 공통 전극; 상기 공통 전극 상에 배치되는 제3 보호막; 상기 화소 영역 내에서 상기 제3 보호막 상에 배치되고, 상기 드레인 전극에 접속하는 화소 전극; 상기 화소 영역 외곽에 배치되고, 상기 게이트 라인 및 상기 데이터 라인 중 적어도 하나에 평행한 광 차단 패턴; 상기 광 차단 패턴 상에 배치되고, 콘택 홀을 통하여 상기 공통 전극에 접속하는 센싱 라인; 상기 베이스 기판에 마주하는 대향 기판; 및 상기 화소 전극 및 상기 대향 기판 사이에 배치되는 액정층을 포함할 수 있다.
상술한 바와 같은 표시 장치는 터치 스크린을 구성하는 소자를 표시 패널의 내부에 구비할 수 있다. 또한, 표시 소자의 전극 중 하나가 센싱 전극 역할을 수행하므로, 상기 표시 장치의 슬림화에 유리하다.
도 1은 본 발명의 일 실시예에 따른 표시 장치를 설명하기 위한 평면도이다.
도 2는 도 1에 도시된 표시 패널의 일부 확대 평면도이다.
도 3은 도 2의 I-I' 라인에 따른 단면도이다.
도 4는 도 2의 II-II' 라인에 따른 단면도이다.
도 5는 본 발명의 다른 실시예에 따른 표시 패널의 일부 확대 평면도이다.
도 6은 도 5의 III-III' 라인에 따른 단면도이다.
도 7은 도 5의 IV-IV' 라인에 따른 단면도이다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예를 보다 상세하게 설명한다.
도 1은 본 발명의 일 실시예에 따른 표시 장치를 설명하기 위한 평면도이다.
도 1을 참조하면, 표시 장치는 표시 패널(100) 및 터치 구동부(200)를 포함할 수 있다.
상기 표시 패널(100)은 터치 스크린(미도시)이 내장되어 있으며, 상기 터치 스크린은 사용자의 터치 위치를 감지할 수 있다. 상기 표시 패널(100)은 제1 기판(미도시), 제2 기판(미도시), 및 상기 제1 기판과 상기 제2 기판 사이에 배치된 표시 소자(미도시)를 포함할 수 있다. 상기 제1 기판 및 상기 제2 기판 중 하나는 게이트 라인, 상기 게이트 라인과 교차하는 데이터 라인, 및 상기 게이트 라인과 상기 데이터 라인에 접속하는 적어도 하나의 박막 트랜지스터를 포함할 수 있다.
상기 표시 소자는 상기 박막 트랜지스터에 접속할 수 있다. 상기 표시 소자는 액정 표시 소자(liquid crystal display device, LCD device), 전기 영동 표시 소자(electrophoretic display device, EPD device), 전기 습윤 표시 소자(electrowetting display device, EWD device), 및 유기 발광 표시 소자(organic light emitting display device, OLED device) 중 어느 하나일 수 있다. 한편, 본 실시예에서는 설명의 편의를 위하여 상기 표시 소자로 상기 액정 표시 소자를 예로서 설명한다. 또한, 도면에는 도시하지 않았으나, 상기 표시 소자는 백라이트 유닛으로부터 제공되는 광을 이용하여 영상을 표시할 수 있다.
또한, 상기 표시 패널(100)은 복수의 센싱 전극(TSE)들 및 복수의 센싱 라인(SL)들을 포함할 수 있다. 상기 센싱 전극(TSE)들은 상기 표시 패널(100)의 구동을 위하여 공통 전압이 인가되면, 각 화소 영역에 배치된 화소 전극(미도시)과 함께 액정을 구동하는 공통 전극으로 동작할 수 있다. 또한, 상기 센싱 전극(TSE)들은 터치 감지를 위하여 터치 스캔 신호가 인가되면, 터치 위치를 감지하는 센싱 전극으로 동작할 수 있다.
상기 센싱 라인(SL)들은 상기 센싱 전극(TSE)들과 상기 터치 구동부(200)를 연결한다. 예를 들면, 상기 터치 구동부(200)로부터 인가된 터치 스캔 신호를 상기 센싱 전극(TSE)들로 전달하며, 상기 센싱 전극(TSE)들로부터 수신되는 정전 용량의 변화를 상기 터치 구동부(200)로 전달할 수 있다.
상기 터치 구동부(200)는 상기 센싱 전극(TSE)들로부터 터치 감지를 위해 상기 센싱 전극(TSE)들로 공급될 상기 터치 스캔 신호를 생성한다. 상기 터치 구동부(200) 및 상기 표시 패널(100) 사이에 배치되는 스위칭부(210)는 상기 터치 스캔 신호를 스위칭하여 상기 표시 패널(100)의 센싱 전극(TSE)으로 상기 터치 스캔 신호를 전송할 수 있다.
도 2는 도 1에 도시된 표시 패널의 일부 확대 평면도이며, 도 3은 도 2의 I-I' 라인에 따른 단면도이며, 도 4는 도 2의 II-II' 라인에 따른 단면도이다.
도 2 내지 도 4를 참조하면, 표시 패널(100)은 제1 기판(110), 상기 제1 기판(110)에 마주하는 제2 기판(120), 및 상기 제1 기판(110)과 상기 제2 기판(120) 사이에 배치되는 표시 소자(DD)를 포함할 수 있다.
상기 제1 기판(110)은 화소 영역을 구비하는 베이스 기판(SUB), 및 상기 화소 영역에서 상기 베이스 기판(SUB) 상에 배치된 적어도 하나의 박막 트랜지스터(TFT)를 포함할 수 있다. 상기 박막 트랜지스터(TFT)는 상기 표시 소자(DD)와 접속할 수 있다.
상기 베이스 기판(SUB)은 투명 절연 물질을 포함하여 광의 투과가 가능하다. 또한, 상기 베이스 기판(SUB)은 경성(Rigid) 기판 또는 가요성(Flexible) 기판일 수 있다. 상기 경성 기판은 유리 기판, 석영 기판, 유리 세라믹 기판 및 결정질 유리 기판을 포함할 수 있다. 상기 가요성 기판은 고분자 유기물을 포함하는 필름 기판 및 플라스틱 기판을 포함할 수 있다. 상기 베이스 기판(SUB)에 채용되는 물질은 제조 공정시 높은 처리 온도에 대해 저항성(또는 내열성)을 갖는 것이 바람직하다.
상기 박막 트랜지스터(TFT)는 게이트 라인(GL)과 데이터 라인(DL)에 연결될 수 있다. 또한, 상기 박막 트랜지스터(TFT)는 게이트 전극(GE), 반도체층(SCL), 소스 전극(SE) 및 드레인 전극(DE)을 포함할 수 있다.
상기 게이트 전극(GE)은 상기 베이스 기판(SUB) 상에 배치될 수 있다. 또한, 상기 게이트 전극(GE)은 상기 게이트 라인(GL)에 접속될 수 있다. 또한, 상기 게이트 라인(GL) 및 상기 게이트 전극(GE)과 상기 베이스 기판(SUB) 사이에는 절연막(미도시)이 배치될 수도 있다.
상기 게이트 라인(GL) 및 상기 게이트 전극(GE) 상에는 게이트 절연막(GI)이 배치되어, 상기 게이트 전극(GE) 및 상기 반도체층(SCL)을 절연시킬 수 있다. 즉, 상기 게이트 절연막(GI)은 상기 게이트 라인(GL) 및 상기 게이트 전극(GE)과 상기 반도체층(SCL) 사이에 배치될 수 있다. 상기 게이트 절연막(GI)은 실리콘 산화물(SiOx) 및 실리콘 질화물(SiNx) 중 적어도 하나를 포함할 수 있다. 예를 들면, 상기 게이트 절연막(GI)은 상기 실리콘 산화물막 및 상기 실리콘 질화물막이 적층된 구조를 가질 수 있다.
상기 반도체층(SCL)은 상기 게이트 절연막(GI) 상에 배치되며, 상기 반도체층(SCL)의 적어도 일부는 상기 게이트 전극될 수 있다. 상기 반도체층(SCL)은 비정질 실리콘(a-Si), 다결정 실리콘(p-Si) 및 산화물 반도체 중 하나를 포함할 수 있다. 또한, 상기 반도체층(SCL)에서, 상기 소스 전극(SE) 및 상기 드레인 전극(DE)과 접속하는 영역은 불순물이 도핑 또는 주입된 소스 영역 및 드레인 영역일 수 있다. 상기 소스 영역 및 상기 드레인 영역 사이의 영역은 채널 영역일 수 있다. 여기서, 상기 산화물 반도체는 Zn, In, Ga, Sn 및 이들의 혼합물 중 적어도 하나를 포함할 수 있다. 예를 들면, 상기 산화물 반도체는 IGZO(Indium-Gallium-Zinc Oxide)를 포함할 수 있다.
상기 소스 전극(SE)은 상기 반도체층(SCL)의 일단에 접속될 수 있다. 또한, 상기 소스 전극(SE)은 상기 데이터 라인(DL)에 접속될 수 있다. 상기 드레인 전극(DE)은 상기 반도체층(SCL)의 타단에 접속하고, 상기 소스 전극(SE)과 이격되어 배치될 수 있다.
한편, 상기에서는 박막 트랜지스터(TFT)의 상기 게이트 전극(GE)이 상기 반도체층(SCL) 하부에 위치하는 바텀 게이트 구조의 박막 트랜지스터를 예로서 설명하였으나, 이에 한정되는 것은 아니다. 예를 들면, 상기 박막 트랜지스터(TFT)는 상기 게이트 전극(GE)이 상기 반도체층(SCL) 상부에 위치하는 탑 게이트 구조의 박막 트랜지스터일 수도 있다.
상기 박막 트랜지스터(TFT)가 배치된 상기 베이스 기판(SUB) 상에는 제1 보호막(PSV1)이 배치될 수 있다. 상기 제1 보호막(PSV1)은 상기 박막 트랜지스터(TFT)를 커버할 수 있다. 상기 제1 보호막(PSV1)은 실리콘 질화물 및 실리콘 산화물 중 적어도 하나를 포함할 수 있다. 예를 들면, 상기 제1 보호막(PSV1)은 실리콘 질화물막, 및 상기 실리콘 질화물막 상에 배치되는 실리콘 산화물막을 포함할 수 있다.
상기 제1 보호막(PSV1) 상에는 컬러 필터(CF)가 배치될 수 있다. 상기 컬러 필터(CF)는 유기 절연 물질을 포함하는 유기 용매 및 상기 유기 용매에 분산되어 색상을 구현하는 염료 또는 안료를 포함할 수 있다. 따라서, 상기 컬러 필터(CF)는 외부에서 제공되는 광을 이용하여 색상을 구현할 수 있다. 상기 컬러 필터(CF)는 적색, 녹색, 청색, 시안, 마젠타, 및 황색 중 하나의 색상을 가질 수 있다. 또한, 상기 컬러 필터(CF)의 두께는 2.0 내지 2.5㎛일 수 있다.
상기 컬러 필터(CF) 상에는 제2 보호막(PSV2)이 배치될 수 있다. 상기 제2 보호막(PSV2)은 투명한 유기 절연 물질을 포함할 수 있다. 예를 들면, 상기 제2 보호막(PSV2)은 아크릴계 수지(acrylic resin), 에폭시계 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드계 수지(polyamide resin), 폴리이미드계 수지(polyimide rein), 불포화 폴리에스테르계 수지(unsaturated polyester resin), 폴리페닐렌 에테르계 수지(poly-phenylene ether resin), 폴리페닐렌설파이드계 수지(poly-phenylene sulfide resin), 및 벤조사이클로부텐 수지(benzocyclobutene resin) 중 적어도 하나를 포함할 수 있다. 여기서, 상기 제2 보호막(PSV2)의 두께는 1.0 내지 2.0㎛일 수 있다.
상기 표시 소자(DD)는 상기 제2 보호막(PSV2) 상에 배치될 수 있다. 상기 표시 소자층(DD)은 상기 제2 보호막(PSV2) 상에 배치되는 제1 전극(CE), 상기 제1 전극(CE) 상에 배치되는 제3 보호막(PSV3), 상기 제3 보호막(PSV3) 상에 배치되고 제1 콘택 홀(CH1)을 통하여 상기 드레인 전극(DE)에 접속되는 제2 전극(PE), 및 상기 제1 전극(CE)과 상기 제2 전극(PE)에 의해 발생하는 전계에 의해 광을 투과시키거나 광을 차단할 수 있는 광학층(LC)을 포함할 수 있다. 여기서, 상기 광학층(LC)은 복수의 액정 분자들을 포함하는 액정층일 수 있다. 따라서, 상기 광학층(LC)은 상기 제1 전극(CE)과 상기 제2 전극(PE)에 의해 발생하는 전계에 의해 광을 투과시키거나 광을 차단할 수 있다.
상기 제1 전극(CE)은 투명 도전성 산화물을 포함할 수 있다. 예를 들면, 상기 제1 전극(CE)은 ITO(Indium Tin Oxide) 및 IZO(Indium Zinc Oxide) 중 하나를 포함할 수 있다. 상기 제1 전극(CE)에는 공통 전압이 인가될 수 있다. 따라서, 상기 제1 전극(CE)은 상기 제2 전극(PE)과 함께 상기 액정 분자들을 구동시키는 공통 전극으로 동작할 수 있다.
또한, 상기 제1 전극(CE)은 터치 구동부(200)에 연결되는 센싱 전극(TSE)의 역할을 수행할 수 있다. 즉, 상기 제1 전극(CE)은 터치 스캔 신호가 인가되면, 사용자의 터치 위치를 감지하는 센싱 전극으로 동작할 수 있다.
상기 제3 보호막(PSV3)은 상기 제1 보호막(PSV1)과 동일한 물질을 포함할 수 있다. 예를 들면, 상기 제3 보호막(PSV3)은 실리콘 질화물막, 및 상기 실리콘 질화물막 상에 배치되는 실리콘 산화물막을 포함할 수 있다.
상기 제2 전극(PE)은 상기 박막 트랜지스터(TFT)를 통하여 구동 신호가 인가되면, 상기 제1 전극(CE)과 함께 상기 액정 분자들을 구동시키는 화소 전극으로 동작할 수 있다. 상기 제2 전극(PE)은 상기 제1 전극(CE)과 동일한 물질을 포함할 수 있다. 즉, 상기 제2 전극(PE)은 ITO(Indium Tin Oxide) 및 IZO(Indium Zinc Oxide) 중 하나를 포함할 수 있다. 또한, 제2 전극(PE)은 복수의 가지부(PE1)들 및 상기 가지부(PE1)들을 연결하는 연결부(PE2)를 포함할 수 있다. 여기서, 상기 연결부(PE2)는 상기 드레인 전극(DE)에 접속할 수 있다.
한편, 상기 제3 보호막(PSV3) 상의 일부에는 광 차단 패턴(BM)이 배치될 수 있다. 상기 광 차단 패턴(BM)은 상기 화소 영역의 외곽에 배치될 수 있다. 상기 광 차단 패턴(BM)은 상기 게이트 라인(GL)에 평행할 수 있다.
상기 광 차단 패턴(BM)의 두께는 3.5 내지 4.0㎛일 수 있다. 상기 광 차단 패턴(BM)은 광을 차단할 수 있는 물질을 포함할 수 있다. 예를 들면, 상기 광 차단 패턴(BM)은 유기 절연 물질을 포함하는 유기 용매 및 상기 유기 용매에 분산된 광 차단 물질을 포함할 수 있다. 상기 광 차단 물질은 카본 블랙, 크롬 및 크롬 산화물 중 적어도 하나를 포함할 수 있다. 따라서, 상기 광 차단 패턴(BM)은 상기 광 차단 패턴(BM)을 사이에 두고 서로 인접하는 화소 영역들에서 출사된 광이 서로 간섭하는 것을 방지할 수 있다.
상기 광 차단 패턴(BM) 상에는 센싱 라인(SL)이 상기 게이트 라인(GL)에 평행하게 배치될 수 있다. 상기 센싱 라인(SL)을 통하여 터치 감지를 위한 터치 스캔 신호가 상기 제1 전극(CE)에 인가되면, 상기 제1 전극(CE)은 터치 위치를 감지하는 터치 전극으로 동작할 수 있다.
상기 센싱 라인(SL)의 적어도 일부는 상기 게이트 라인(GL)과 중첩할 수 있다. 상기 센싱 라인(SL)은 일부가 돌출되어, 제2 콘택 홀(CH2)을 통하여 상기 제1 전극(CE)과 접속할 수 있다. 따라서, 상기 센싱 라인(SL) 및 게이트 라인(GL)이 중첩하는 영역에서 기생 캐패시터(parasitic capacitor)가 형성될 수 있다. 상기 기생 캐패시터의 정전 용량인 기생 캐패시턴스(parasitic capacitance)는 상기 게이트 라인(GL)에 인가되는 스캔 신호의 지연을 유발할 수 있다. 또한, 상기 기생 캐패시턴스는 상기 센싱 라인(SL)에 인가되는 터치 스캔 신호 또는 상기 센싱 라인(SL)을 통해 전송되는 터치 감지 신호의 지연을 유발할 수 있다. 따라서, 상기 표시 패널(100)에서, 상기 센싱 라인(SL) 및 상기 게이트 라인(GL)에 의한 상기 기생 캐패시턴스가 최소화되어야 한다.
본 실시예에서, 상기 센싱 라인(SL)은 상기 광 차단 패턴(BM) 상에 배치된다. 따라서, 상기 게이트 라인(GL) 및 상기 센싱 라인(SL) 사이에는 상기 게이트 절연막(GI), 상기 제1 보호막(PSV1), 상기 제2 보호막(PSV2), 상기 컬러 필터(CF), 상기 제3 보호막(PSV3) 및 상기 광 차단 패턴(BM)이 배치될 수 있다. 여기서, 상기 컬러 필터(CF), 상기 제2 보호막(PSV2) 및 상기 광 차단 패턴(BM)은 유기 물질을 포함할 수 있다. 일반적으로 상기 컬러 필터(CF), 상기 제2 보호막(PSV2) 및 상기 광 차단 패턴(BM)의 두께는 무기 절연 물질을 포함하는 상기 게이트 절연막(GI), 상기 제1 보호막(PSV1) 및 상기 제3 보호막(PSV3)의 두께에 비하여 클 수 있다. 따라서, 상기 게이트 절연막(GI), 상기 제1 보호막(PSV1), 상기 제2 보호막(PSV2), 상기 컬러 필터(CF), 상기 제3 보호막(PSV3) 및 상기 광 차단 패턴(BM)에 의하여 상기 센싱 라인(SL) 및 상기 게이트 라인(GL)은 상기 기생 캐패시턴스를 최소화할 수 있을 정도로 서로 이격될 수 있다. 즉, 캐패시턴스는 캐패시터의 두 전극 사이의 거리에 반비례하므로, 상기 센싱 라인(SL) 및 상기 게이트 라인(GL) 사이에서 형성되는 상기 기생 캐패시턴스는 최소화될 수 있다.
한편, 본 실시예에서는 상기 표시 소자(DD)가 상기 제1 전극(CE) 및 상기 제2 전극(PE)이 상기 제1 기판(110) 상에 배치되고, 상기 광학층(LC)이 상기 제2 전극(CE)과 상기 제2 기판(120) 사이에 배치되는 구조를 예로서 설명하였으나, 이에 한정되는 것이 아니다. 예를 들면, 상기 표시 소자(DD)가 상기 제1 전극(CE), 상기 제2 전극(PE) 및 상기 제1 전극(CE)과 제2 전극(PE) 사이에 배치되는 광학층(LC)을 구비하는 구조를 가질 수도 있다. 여기서, 상기 제1 전극(CE) 및 상기 제2 전극(PE) 중 하나, 예를 들면, 상기 제1 전극(CE)이 상기 제2 기판(120) 상에 배치될 수 있다.
상기 제2 기판(120)은 제1 기판(110)에 마주하는 대향 기판일 수 있으며, 실런트를 통하여 상기 제1 기판(110)과 합착될 수 있다. 상기 제2 기판(120)은 상기 제1 기판(110)과 동일한 물질을 포함할 수 있다.
이하, 도 5 내지 도 7을 통하여 본 발명의 다른 실시예를 설명한다. 도 5 내지 도 7에 있어서, 도 1 내지 도 4에 도시된 구성 요소와 동일한 구성 요소는 동일한 참조번호를 부여하고, 그에 대하여 간략히 설명한다. 또한, 도 5 내지 도 7에서는 중복된 설명을 피하기 위하여 도 1 내지 도 4와 다른 점을 위주로 설명한다.
도 5는 본 발명의 다른 실시예에 따른 표시 패널의 일부 확대 평면도이며, 도 6은 도 5의 III-III' 라인에 따른 단면도이며, 도 7은 도 5의 IV-IV' 라인에 따른 단면도이다.
도 5 내지 도 7을 참조하면, 표시 패널(100)은 제1 기판(110), 상기 제1 기판(110)에 마주하는 제2 기판(120), 및 상기 제1 기판(110)과 상기 제2 기판(120) 사이에 배치되는 표시 소자(DD)를 포함할 수 있다.
상기 제1 기판(110)은 베이스 기판(SUB), 및 상기 베이스 기판(SUB) 상에 배치된 적어도 하나의 박막 트랜지스터(TFT)를 포함할 수 있다.
상기 박막 트랜지스터(TFT)는 게이트 라인(GL)과 데이터 라인(DL)에 연결될 수 있다. 또한, 상기 박막 트랜지스터(TFT)는 게이트 전극(GE), 반도체층(SCL), 소스 전극(SE) 및 드레인 전극(DE)을 포함할 수 있다.
상기 게이트 라인(GL) 및 상기 게이트 전극(GE) 상에는 게이트 절연막(GI)이 배치되고, 상기 게이트 절연막(GI)은 상기 게이트 전극(GE) 및 상기 반도체층(SCL)을 절연시킬 수 있다.
상기 박막 트랜지스터(TFT)가 배치된 상기 베이스 기판(SUB) 상에는 제1 보호막(PSV1)이 배치되고, 상기 제1 보호막(PSV1) 상에는 컬러 필터(CF)가 배치되며, 상기 컬러 필터(CF) 상에는 제2 보호막(PSV2)이 배치될 수 있다.
상기 표시 소자(DD)는 상기 제2 보호막(PSV2) 상에 배치될 수 있다. 상기 표시 소자(DD)는 제1 콘택 홀(CH1)을 통하여 상기 드레인 전극(DE)과 접속할 수 있다.
상기 표시 소자(DD)는 상기 제2 보호막(PSV2) 상에 배치되는 제1 전극(CE), 상기 제1 전극(CE) 상에 배치되는 제3 보호막(PSV3), 상기 제3 보호막(PSV3) 상에 배치되고 제1 콘택 홀(CH1)을 통하여 상기 드레인 전극(DE)에 접속되는 제2 전극(PE), 및 상기 제1 전극(CE)과 상기 제2 전극(PE)에 의해 발생하는 전계에 의해 광을 투과시키거나 광을 차단할 수 있는 광학층(LC)을 포함할 수 있다. 여기서, 상기 광학층(LC)은 복수의 액정 분자들을 포함하는 액정층일 수 있다. 따라서, 상기 광학층(LC)은 상기 제1 전극(CE)과 상기 제2 전극(PE)에 의해 발생하는 전계에 의해 광을 투과시키거나 광을 차단할 수 있다.
상기 제3 보호막(PSV3) 상의 일부에는 광 차단 패턴(BM)이 배치될 수 있다. 상기 광 차단 패턴(BM)은 상기 게이트 라인(GL)에 평행한 제1 광 차단 패턴(BM1) 및 상기 데이터 라인(DL)에 평행한 제2 광 차단 패턴(BM2)을 구비할 수 있다. 따라서, 상기 제1 광 차단 패턴(BM1) 및 상기 제2 광 차단 패턴(BM2)은 서로 교차할 수 있다.
상기 광 차단 패턴(BM) 상에는 센싱 라인(SL)이 배치될 수 있다. 상기 센싱 라인(SL)은 상기 제1 광 차단 패턴(BM1) 상에 배치되고 상기 게이트 라인(GL)에 평행한 제1 라인(SL1) 및 제1 광 차단 패턴(BM1) 상에 배치되고 상기 데이터 라인(DL)에 평행한 제2 라인(SL2)을 포함할 수 있다. 여기서, 상기 제1 라인(SL1)의 적어도 일부는 상기 게이트 라인(GL)과 중첩할 수 있다. 또한, 상기 제2 라인(SL2)의 적어도 일부는 상기 데이터 라인(DL)과 중첩할 수 있다. 상기 제2 라인(SL2)의 일단은 제2 콘택 홀(CH2)을 통하여 상기 제1 전극(CE)에 접속될 수 있다.
따라서, 상기 제1 라인(SL1)과 상기 게이트 라인(GL)가 중첩하는 영역 및 상기 제2 라인(SL2)과 상기 데이터 라인(DL)이 중첩하는 영역에서 기생 캐패시터가 형성될 수 있다. 상기 기생 캐패시터의 정전 용량인 기생 캐패시턴스는 상기 게이트 라인(GL)에 인가되는 스캔 신호 및 상기 데이터 라인(DL)에 인가되는 데이터 신호의 지연을 유발할 수 있다. 또한, 상기 기생 캐패시턴스는 상기 센싱 라인(SL)에 인가되는 터치 스캔 신호 또는 상기 센싱 라인(SL)을 통해 전송되는 터치 감지 신호의 지연을 유발할 수 있다. 따라서, 상기 표시 패널에서, 상기 센싱 라인(SL) 및 상기 게이트 라인(GL)에 의한 상기 기생 캐패시턴스가 최소화되어야 한다.
본 실시예에서, 상기 게이트 라인(GL) 및 상기 제1 라인(SL1) 사이에는 상기 게이트 절연막(GI), 상기 제1 보호막(PSV1), 상기 제2 보호막(PSV2), 상기 컬러 필터(CF), 상기 제3 보호막(PSV3) 및 상기 제1 광 차단 패턴(BM1)이 배치될 수 있다. 또한, 상기 데이터 라인(DL) 및 상기 제2 라인(SL2) 사이에는 상기 제1 보호막(PSV1), 상기 제2 보호막(PSV2), 상기 컬러 필터(CF), 상기 제3 보호막(PSV3) 및 제2 상기 광 차단 패턴(BM)이 배치될 수 있다.
여기서, 상기 컬러 필터(CF), 상기 제2 보호막(PSV2) 및 상기 광 차단 패턴(BM)은 유기 물질을 포함할 수 있다. 일반적으로 상기 컬러 필터(CF), 상기 제2 보호막(PSV2) 및 상기 광 차단 패턴(BM)의 두께는 무기 절연 물질을 포함하는 상기 게이트 절연막(GI), 상기 제1 보호막(PSV1) 및 상기 제3 보호막(PSV3)의 두께에 비하여 클 수 있다. 따라서, 상기 게이트 절연막(GI), 상기 제1 보호막(PSV1), 상기 제2 보호막(PSV2), 상기 컬러 필터(CF), 상기 제3 보호막(PSV3) 및 상기 광 차단 패턴(BM)에 의하여 상기 제1 라인(SL1) 및 상기 게이트 라인(GL)은 상기 기생 캐패시턴스를 최소화할 할 수 있을 정도로 서로 이격될 수 있다. 또한, 상기 제1 보호막(PSV1), 상기 제2 보호막(PSV2), 상기 컬러 필터(CF), 상기 제3 보호막(PSV3) 및 상기 광 차단 패턴(BM)에 의하여 상기 제2 라인(SL2) 및 상기 데이터 라인(DL)은 상기 기생 캐패시턴스를 최소화할 할 수 있을 정도로 서로 이격될 수 있다.
즉, 캐패시턴스는 캐패시터의 두 전극 사이의 거리에 반비례하므로, 상기 센싱 라인(SL) 및 상기 게이트 라인(GL) 사이에서 형성되는 상기 기생 캐패시턴스는 최소화될 수 있다.
이상의 상세한 설명은 본 발명을 예시하고 설명하는 것이다. 또한, 전술한 내용은 본 발명의 바람직한 실시 형태를 나타내고 설명하는 것에 불과하며, 전술한 바와 같이 본 발명은 다양한 다른 조합, 변경 및 환경에서 사용할 수 있으며, 본 명세서에 개시된 발명의 개념의 범위, 저술한 개시 내용과 균등한 범위 및/또는 당업계의 기술 또는 지식의 범위 내에서 변경 또는 수정이 가능하다. 따라서, 이상의 발명의 상세한 설명은 개시된 실시 상태로 본 발명을 제한하려는 의도가 아니다. 또한, 첨부된 청구범위는 다른 실시 상태도 포함하는 것으로 해석되어야 한다.
100 : 표시 패널 110 : 제1 기판
120 : 제2 기판 TSE : 센싱 전극
TFT : 박막 트랜지스터 GE : 게이트 전극
GL : 게이트 라인 SCL : 반도체층
SE : 소스 전극 DE : 드레인 전극
DL : 데이터 라인 GI : 게이트 절연막
PSV1 : 제1 보호막 PSV2 : 제2 보호막
CF : 컬러 필터 PSV3 : 제 보호막
DD : 표시 소자 CE : 제1 전극
PE : 제2 전극 LC : 광학층
BM : 광 차단 패턴 SL : 센싱 라인
200 : 터치 구동부 210 : 스위칭부

Claims (16)

  1. 화소 영역에서 베이스 기판 상에 배치되는 박막 트랜지스터, 상기 박막 트랜지스터 상에 배치되는 제1 보호막, 상기 제1 보호막 상에 배치되는 컬러 필터, 및 상기 컬러 필터 상에 배치되는 제2 보호막을 구비하는 제1 기판;
    상기 제1 기판에 마주하는 제2 기판;
    상기 제2 보호막 상에 배치되는 제1 전극, 상기 제1 전극 상에 배치되는 제3 보호막, 상기 화소 영역에서 상기 제3 보호막 상에 배치되고 제1 콘택 홀을 통하여 상기 박막 트랜지스터에 접속되는 제2 전극, 및 상기 제1 전극과 상기 제2 전극에 의해 형성되는 전계에 의해 광을 투과 또는 차단시킬 수 있는 광학층을 구비하며, 상기 제1 기판과 상기 제2 기판 사이에 배치되는 표시 소자;
    상기 제3 보호막 상에서 상기 화소 영역의 외곽에 배치되는 광 차단 패턴; 및
    상기 광 차단 패턴 상에 배치되고, 제2 콘택 홀을 통하여 상기 제1 전극에 접속하는 센싱 라인을 포함하며,
    상기 광 차단 패턴은 상기 제3 보호막과 상기 센싱 라인 사이에 배치되는 표시 장치.
  2. 제1 항에 있어서,
    상기 박막 트랜지스터는 게이트 라인 및 데이터 라인에 접속하며,
    상기 센싱 라인은 상기 게이트 라인에 평행하고, 상기 센싱 라인의 적어도 일부는 상기 게이트 라인과 중첩하는 표시 장치.
  3. 제1 항에 있어서,
    상기 박막 트랜지스터는 게이트 라인 및 데이터 라인에 접속하며,
    상기 광 차단 패턴은 상기 게이트 라인에 평행한 제1 광 차단 패턴 및 상기 데이터 라인에 평행한 제2 광 차단 패턴을 구비하고,
    상기 센싱 라인은 상기 제1 광 차단 패턴 상에 배치되고 상기 게이트 라인에 평행한 제1 라인 및 상기 제2 광 차단 패턴 상에 배치되고 상기 데이터 라인에 평행한 제2 라인을 구비하는 표시 장치.
  4. 제3 항에 있어서,
    상기 제1 라인의 적어도 일부는 상기 게이트 라인과 중첩하며, 상기 제2 라인의 적어도 일부는 상기 데이터 라인과 중첩하는 표시 장치.
  5. 제1 항에 있어서,
    상기 박막 트랜지스터는 게이트 전극, 반도체층, 상기 게이트 전극과 상기 반도체층 사이에 배치되는 게이트 절연막, 소스 전극 및 드레인 전극을 포함하며,
    상기 게이트 절연막 상기 제1 보호막, 상기 제3 보호막은 실리콘 산화물 및 실리콘 질화물 중 적어도 하나를 포함하는 표시 장치.
  6. 제5 항에 있어서,
    상기 컬러 필터, 상기 제2 보호막 및 상기 광 차단 패턴은 유기 물질을 포함하는 표시 장치.
  7. 제1 항에 있어서,
    상기 제1 전극은 공통 전압이 인가되는 공통 전극이며, 상기 센싱 라인을 통해 터치 스캔 신호가 입력되는 센싱 전극인 표시 장치.
  8. 제1 항에 있어서,
    상기 제1 전극 및 상기 제2 전극은 투명 도전성 산화물을 포함하는 표시 장치.
  9. 화소 영역을 구비하는 베이스 기판 상에 배치되고 게이트 라인에 접속하는 게이트 전극;
    상기 게이트 라인 및 상기 게이트 전극 상에 배치되는 게이트 절연막;
    상기 게이트 절연막 상에 배치되고, 적어도 일부가 상기 게이트 전극과 중첩하는 반도체층;
    상기 반도체층의 일단에 접속하고 데이터 라인에 접속하는 소스 전극;
    상기 반도체층의 타단에 접속하고 상기 소스 전극과 이격되어 배치되는 드레인 전극;
    상기 소스 전극 및 상기 드레인 전극을 커버하는 제1 보호막;
    상기 제1 보호막 상에 배치되는 컬러 필터;
    상기 컬러 필터 상에 배치되는 제2 보호막;
    상기 제2 보호막 상에 배치되는 공통 전극;
    상기 공통 전극 상에 배치되는 제3 보호막;
    화소 영역 내에서 상기 제3 보호막 상에 배치되고, 상기 드레인 전극에 접속하는 화소 전극;
    상기 화소 영역 외곽에 배치되고, 상기 게이트 라인 및 상기 데이터 라인 중 적어도 하나에 평행한 광 차단 패턴;
    상기 광 차단 패턴 상에 배치되고, 콘택 홀을 통하여 상기 공통 전극에 접속하는 센싱 라인;
    상기 베이스 기판에 마주하는 대향 기판; 및
    상기 화소 전극 및 상기 대향 기판 사이에 배치되는 액정층을 포함하며,
    상기 광 차단 패턴은 상기 제3 보호막과 상기 센싱 라인 사이에 배치되는 표시 장치.
  10. 제9 항에 있어서,
    상기 센싱 라인은 상기 게이트 라인에 평행하고, 상기 센싱 라인의 적어도 일부는 상기 게이트 라인과 중첩하는 표시 장치.
  11. 제9 항에 있어서,
    상기 광 차단 패턴은 상기 게이트 라인에 평행한 제1 광 차단 패턴 및 상기 데이터 라인에 평행한 제2 광 차단 패턴을 구비하고,
    상기 센싱 라인은 상기 제1 광 차단 패턴 상에 배치되고 상기 게이트 라인에 평행한 제1 라인 및 상기 제2 광 차단 패턴 상에 배치되고 상기 데이터 라인에 평행한 제2 라인을 구비하는 표시 장치.
  12. 제11 항에 있어서,
    상기 제1 라인의 적어도 일부는 상기 게이트 라인과 중첩하며, 상기 제2 라인의 적어도 일부는 상기 데이터 라인과 중첩하는 표시 장치.
  13. 제9 항에 있어서,
    상기 게이트 절연막, 상기 제1 보호막, 상기 제3 보호막은 실리콘 산화물 및 실리콘 질화물 중 적어도 하나를 포함하는 표시 장치.
  14. 제13 항에 있어서,
    상기 컬러 필터, 상기 제2 보호막 및 상기 광 차단 패턴은 유기 물질을 포함하는 표시 장치.
  15. 제9 항에 있어서,
    상기 공통 전극은 공통 전압이 인가되며, 상기 센싱 라인을 통해 터치 스캔 신호가 입력되는 센싱 전극인 표시 장치.
  16. 제9 항에 있어서,
    상기 공통 전극 및 상기 화소 전극은 투명 도전성 산화물을 포함하는 표시 장치.
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