KR20160142435A - 표시 장치 - Google Patents
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Abstract
표시 장치는 표시 영역 및 상기 표시 영역에 인접한 비표시 영역을 포함하는 제1 기판; 상기 제1 기판에 마주하는 제2 기판; 상기 제1 기판 및 상기 제2 기판 사이에 배치되는 표시 소자; 및 상기 비표시 영역에 배치되어, 상기 표시 소자에 표시 신호를 인가하는 팬아웃 라인을 포함할 수 있다. 상기 팬아웃 라인은 제1 도전층; 및 상기 제1 도전층 상에 배치되고, 상기 제1 도전층과 전기적으로 접속되는 제2 도전층을 포함하며, 상기 제1 도전층 및 상기 제2 도전층 중 하나의 도전층의 폭은 다른 도전층의 폭보다 클 수 있다.
Description
본 발명은 표시 장치에 관한 것이다.
일반적으로, 표시 장치는 두 기판 사이에 배치되는 표시 소자를 구동시켜 영상을 구현할 수 있다. 상기 표시 장치는 복수의 상기 표시 소자들을 구비하며, 상기 표시 소자들은 복수의 박막 트랜지스터들 각각에 접속한다.
상기 두 기판 중 적어도 하나에는 상기 박막 트랜지스터들이 배치되며, 상기 박막 트랜지스터들은 게이트 라인들 및 데이터 라인들에 각각 접속한다. 상기 게이트 라인들 및 상기 데이터 라인들은 팬아웃 라인들을 통하여 외부 회로와 접속할 수 있다.
상기 팬아웃 라인들은 위치에 따라 길이가 다르므로, 팬아웃 라인들 간의 배선 저항 차이가 발생할 수 있다. 상기 팬아웃 라인들 간의 배선 저항 차이에 의하여, 상기 팬아웃 라인들 간에 신호 전달 지연(RC DELAY) 편차가 발생한다. 상기 신호 전달 지연(RC DELAY) 편차는 상기 표시 장치의 표시 품질 저하를 유발한다.
본 발명의 일 목적은 팬아웃 라인들 간의 저항 차이가 감소된 표시 장치를 제공하는 것이다.
본 발명의 일 실시예에 따른 표시 장치는 표시 영역 및 상기 표시 영역에 인접한 비표시 영역을 포함하는 제1 기판; 상기 제1 기판에 마주하는 제2 기판; 상기 제1 기판 및 상기 제2 기판 사이에 배치되는 표시 소자; 및 상기 비표시 영역에 배치되어, 상기 표시 소자에 표시 신호를 인가하는 팬아웃 라인을 포함할 수 있다. 상기 팬아웃 라인은 제1 도전층; 및 상기 제1 도전층 상에 배치되고, 상기 제1 도전층과 전기적으로 접속되는 제2 도전층을 포함하며, 상기 제1 도전층 및 상기 제2 도전층 중 하나의 도전층의 폭은 다른 도전층의 폭보다 클 수 있다.
상기 제1 도전층 및 상기 제2 도전층 사이에 배치되고, 상기 제1 도전층을 노출시키는 적어도 하나의 콘택 홀을 구비하는 절연막을 더 포함하며, 상기 제2 도전층은 상기 콘택 홀을 통하여 상기 제1 도전층과 전기적으로 연결될 수 있다.
상기 하나의 도전층은 상기 다른 도전층과 중첩하는 제1 영역; 및 상기 제1 영역의 양측 중 적어도 일측에서 연장된 제2 영역을 포함할 수 있다. 상기 하나의 도전층은 상기 제1 영역의 양측에서 연장된 두 개의 상기 제2 영역을 포함할 수 있다.
또한, 본 발명의 일 실시예에 따른 표시 장치는 게이트 라인 및 데이터 라인에 접속되는 박막 트랜지스터가 배치되는 화소 영역을 포함하는 표시 영역, 및 상기 표시 영역에 인접한 비표시 영역을 포함하는 제1 기판; 상기 박막 트랜지스터에 접속하는 표시 소자; 상기 제1 기판에 마주하는 제2 기판; 상기 비표시 영역에 배치되고, 상기 게이트 라인에 연결되는 게이트 팬아웃 라인; 및 상기 비표시 영역에 배치되고, 상기 데이터 라인에 연결되는 데이터 팬아웃 라인을 포함할 수 있다. 상기 게이트 팬아웃 라인 및 상기 데이터 팬아웃 라인 중 적어도 하나는 제1 도전층; 및 상기 제1 도전층 상에 배치되고, 상기 제1 도전층과 전기적으로 접속되는 제2 도전층을 포함하며, 상기 제1 도전층 및 상기 제2 도전층 중 하나의 도전층의 폭은 다른 도전층의 폭보다 클 수 있다.
상술한 바와 같은 표시 장치의 팬아웃 라인, 특히 데이터 팬아웃 라인이 제1 도전층 및 상기 제1 도전층에 접속하는 제2 도전층을 포함하여 배선 저항이 감소될 수 있다. 또한, 상기 제1 도전층 및 상기 제2 도전층 중 하나의 도전층의 폭이 다른 도전층의 폭보다 크므로, 상기 팬아웃 라인의 단차가 감소할 수 있다. 따라서, 유기막 코팅 공정에서 상기 팬아웃 라인의 측부에서 발생할 수 있는 유기막 코팅 불량을 방지할 수 있다.
도 1은 본 발명의 일 실시예에 따른 표시 장치를 설명하기 위한 평면도이다.
도 2는 도 1의 EA1 영역의 확대도이다.
도 3은 도 2의 I-I' 라인에 따른 단면도이다.
도 4는 도 1의 EA2 영역의 확대도이다.
도 5 및 도 6은 도 4의 II-II' 라인에 따른 단면도이다.
도 7은 도 4의 III-III' 라인에 따른 단면도이다.
도 8 내지 도 11은 도 2의 I-I' 라인에 따른 공정 단면도이다.
도 12 내지 도 15는 도 4의 II-II' 라인에 따른 공정 단면도이다.
도 2는 도 1의 EA1 영역의 확대도이다.
도 3은 도 2의 I-I' 라인에 따른 단면도이다.
도 4는 도 1의 EA2 영역의 확대도이다.
도 5 및 도 6은 도 4의 II-II' 라인에 따른 단면도이다.
도 7은 도 4의 III-III' 라인에 따른 단면도이다.
도 8 내지 도 11은 도 2의 I-I' 라인에 따른 공정 단면도이다.
도 12 내지 도 15는 도 4의 II-II' 라인에 따른 공정 단면도이다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예를 보다 상세하게 설명한다.
도 1은 본 발명의 일 실시예에 따른 표시 장치를 설명하기 위한 평면도이며, 도 2는 도 1의 EA1 영역의 확대도이며, 도 3은 도 2의 I-I' 라인에 따른 단면도이며, 도 4는 도 1의 EA2 영역의 확대도이며, 도 5 및 도 6은 도 4의 II-II' 라인에 따른 단면도이며, 도 7은 도 4의 III-III' 라인에 따른 단면도이다.
도 1 내지 도 7을 참조하면, 표시 장치는 영상을 표시하는 표시 영역(DA), 및 상기 표시 영역(DA)에 인접하여 배치되는 비표시 영역(NDA)을 포함할 수 있다. 상기 표시 영역(DA)은 복수의 화소 영역(PX)들을 포함할 수 있다. 상기 화소 영역(PX)들은 표시 신호 중 스캔 신호를 인가하는 복수의 게이트 라인(GL)들, 및 상기 표시 신호 중 데이터 신호를 인가하는 복수의 데이터 라인(DL)들에 인접하여 배치될 수 있다. 상기 비표시 영역(NDA)은 상기 표시 영역(DA)에 인접한 팬아웃 영역(FA), 및 상기 팬아웃 영역(FA) 외부의 패드 영역(PA)을 포함할 수 있다.
상기 표시 장치는 제1 기판(110), 상기 제1 기판(110)에 마주하는 제2 기판(120), 및 상기 제1 기판(110)과 상기 제2 기판(120) 사이에 배치되는 표시 소자(DD)를 포함할 수 있다.
상기 제1 기판(110)은 제1 베이스 기판(SUB1) 및 상기 제1 베이스 기판(SUB1)의 각 화소 영역(PX)에 배치된 적어도 하나의 박막 트랜지스터(TFT)를 포함할 수 있다. 상기 박막 트랜지스터(TFT)는 상기 게이트 라인(GL)들 중 하나 및 상기 데이터 라인(DL)들 중 하나와 접속할 수 있다. 또한, 상기 박막 트랜지스터(TFT)는 상기 표시 소자(DD)와 접속할 수 있다.
상기 제1 베이스 기판(SUB1)은 투명 절연 물질을 포함하여 광의 투과가 가능하다. 상기 제1 베이스 기판(SUB1)은 경성(rigid) 기판일 수 있다. 예를 들면, 상기 제1 베이스 기판(SUB1)은 유리 베이스 기판, 석영 베이스 기판, 유리 세라믹 베이스 기판 및 결정질 유리 베이스 기판 중 하나일 수 있다.
상기 제1 베이스 기판(SUB1)은 가요성(flexible) 기판일 수도 있다. 여기서, 상기 제1 베이스 기판(SUB1)은 고분자 유기물을 포함하는 필름 베이스 기판 및 플라스틱 베이스 기판 중 하나일 수 있다. 예를 들면, 상기 제1 베이스 기판(SUB1)은 폴리에테르술폰(PES, polyethersulfone), 폴리아크릴레이트(polyacrylate), 폴리에테르이미드(PEI, polyetherimide), 폴리에틸렌 나프탈레이트(PEN, polyethyelenen naphthalate), 폴리에틸렌 테레프탈레이드(PET, polyethylene terephthalate), 폴리페닐렌 설파이드(PPS, polyphenylene sulfide), 폴리아릴레이트(PAR, polyarylate), 폴리이미드(PI, polyimide), 폴리카보네이트(PC, Polycarbonate), 트리아세테이트 셀룰로오스(TAC, Triacetate Cellulose), 및 셀룰로오스아세테이트 프로피오네이트(CAP, cellulose acetate propionate) 중 하나를 포함할 수 있다. 또한, 상기 제1 베이스 기판(SUB1)은 유리 섬유 강화플라스틱(FRP, Fiber glass reinforced plastic)을 포함할 수도 있다.
상기 제1 베이스 기판(SUB1)에 적용되는 물질은 상기 표시 패널(100)의 제조 공정 시, 높은 처리 온도에 대해 저항성(또는 내열성)을 갖는 것이 바람직하다.
상기 박막 트랜지스터(TFT)는 게이트 전극(GE), 반도체층(SCL), 상기 게이트 전극(GE)과 상기 반도체층(SCL)을 절연시키는 게이트 절연막(GI), 소스 전극(SE) 및 드레인 전극(DE)을 포함할 수 있다.
상기 게이트 전극(GE)은 상기 제1 베이스 기판(SUB1) 상에 배치될 수 있다. 또한, 상기 게이트 전극(GE)은 상기 게이트 라인(GL)에 접속될 수 있다. 또한, 상기 게이트 라인(GL) 및 상기 게이트 전극(GE)과 상기 제1 베이스 기판(SUB1) 사이에는 절연막(미도시)이 배치될 수도 있다.
상기 게이트 라인(GL) 및 상기 게이트 전극(GE) 상에는 상기 게이트 절연막(GI)이 배치될 수 있다. 즉, 상기 게이트 절연막(GI)은 상기 게이트 라인(GL) 및 상기 게이트 전극(GE)과 상기 반도체층(SCL) 사이에 배치될 수 있다. 상기 게이트 절연막(GI)은 실리콘 산화물(SiOx) 및 실리콘 질화물(SiNx) 중 적어도 하나를 포함할 수 있다. 예를 들면, 상기 게이트 절연막(GI)은 상기 실리콘 산화물막 및 상기 실리콘 질화물막이 적층된 구조를 가질 수 있다.
상기 반도체층(SCL)은 상기 게이트 절연막(GI) 상에 배치되며, 상기 반도체층(SCL)의 적어도 일부는 상기 게이트 전극(GE)과 중첩될 수 있다. 상기 반도체층(SCL)은 비정질 실리콘(a-Si), 다결정 실리콘(p-Si) 및 산화물 반도체 중 하나를 포함할 수 있다. 또한, 상기 반도체층(SCL)에서, 상기 소스 전극(SE) 및 상기 드레인 전극(DE)과 접속하는 영역은 불순물이 도핑 또는 주입된 소스 영역 및 드레인 영역일 수 있다. 상기 소스 영역 및 상기 드레인 영역 사이의 영역은 채널 영역일 수 있다. 여기서, 상기 산화물 반도체는 Zn, In, Ga, Sn 및 이들의 혼합물 중 적어도 하나를 포함할 수 있다. 예를 들면, 상기 산화물 반도체는 IGZO(Indium-Gallium-Zinc Oxide)를 포함할 수 있다.
상기 소스 전극(SE)의 일단은 상기 게이트 라인(GL)과 교차하는 데이터 라인(DL)에 접속할 수 있다. 예를 들면, 상기 소스 전극(SE)은 상기 데이터 라인(DL)의 일부가 돌출된 형상을 가질 수 있다. 상기 소스 전극(SE)의 타단은 상기 반도체층(SCL)의 일단에 접속할 수 있다.
상기 드레인 전극(DE)은 상기 소스 전극(SE)에서 이격되어 배치될 수 있다. 상기 드레인 전극(DE)의 일단은 상기 반도체층(SCL)의 타단에 접속할 수 있다. 상기 드레인 전극(DE)의 타단은 상기 표시 소자(DD)에 접속할 수 있다.
한편, 상기에서는 박막 트랜지스터(TFT)의 상기 게이트 전극(GE)이 상기 반도체층(SCL) 하부에 위치하는 바텀 게이트 구조의 박막 트랜지스터를 예로서 설명하였으나, 이에 한정되는 것은 아니다. 예를 들면, 상기 박막 트랜지스터(TFT)는 상기 게이트 전극(GE)이 상기 반도체층(SCL) 상부에 위치하는 탑 게이트 구조의 박막 트랜지스터일 수도 있다.
상기 제1 기판(110)은 상기 박막 트랜지스터(TFT) 상에 배치되는 보호막(PSV)을 더 포함할 수 있다. 상기 보호막(PSV)은 상기 박막 트랜지스터(TFT)를 커버하며, 상기 드레인 전극(DE)의 타단을 노출시킬 수 있다.
상기 보호막(PSV)은 무기 보호막 및 유기 보호막 중 적어도 하나를 포함할 수 있다. 예를 들면, 상기 보호막(PSV)은 상기 박막 트랜지스터(TFT)를 커버하는 무기 보호막 및 상기 보호 절연막 상에 배치되는 유기 보호막을 포함할 수 있다.
상기 무기 보호막은 실리콘 산화물(SiOx) 및 실리콘 질화물(SiNx) 중 적어도 하나를 포함할 수 있다. 예를 들면, 상기 무기 보호막은 상기 박막 트랜지스터(TFT)를 커버하고 실리콘 산화물을 포함하는 제1 무기 보호막, 및 상기 제1 무기 보호막 상에 배치되고 실리콘 질화물을 포함하는 제2 무기 보호막을 포함할 수 있다.
상기 유기 절연막은 광을 투과시킬 수 있는 유기 절연 물질을 포함할 수 있다. 예를 들면, 상기 유기 절연막은 아크릴계 수지(polyacrylates resin), 에폭시계 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드계 수지(polyamides resin), 폴리이미드계 수지(polyimides rein), 불포화 폴리에스테르계 수지(unsaturated polyesters resin), 폴리페닐렌 에테르계 수지(poly-phenylen ethers resin), 폴리페닐렌 설파이드계 수지(poly-phenylene sulfides resin), 및 벤조사이클로부텐 수지enzocyclobutene resin) 중 적어도 하나를 포함할 수 있다.
상기 팬아웃 영역(FA)에서, 상기 제1 베이스 기판(SUB1) 상에 복수의 게이트 팬아웃 라인(GFL)들 및 복수의 데이터 팬아웃 라인(DFL)들이 배치될 수 있다. 상기 게이트 팬아웃 라인(GFL)들은 상기 게이트 라인(GL)들에 각각 접속될 수 있으며, 상기 데이터 팬아웃 라인(DFL)들은 상기 데이터 라인(DL)들에 각각 접속될 수 있다.
상기 게이트 팬아웃 라인(GFL)들 및 상기 데이터 팬아웃 라인(DFL)들 중 적어도 하나, 예를 들면, 상기 데이터 팬아웃 라인(DFL)들은 제1 도전층(CL1) 및 상기 제1 도전층(CL1) 상에 배치되는 제2 도전층(CL2)을 포함할 수 있다.
상기 제1 도전층(CL1) 및 상기 제2 도전층(CL2) 사이에는 상기 게이트 절연막(GI)이 배치될 수 있다. 상기 게이트 절연막(GI)은 상기 제1 도전층(CL1)을 노출시키는 적어도 하나의 콘택 홀(CH)을 구비할 수 있다.
상기 제1 도전층(CL1)은 상기 게이트 라인(GL) 및 상기 게이트 전극(GE)과 동일 평면 상에 배치될 수 있다. 또한, 상기 제1 도전층(CL1)은 상기 게이트 라인(GL) 및 상기 게이트 전극(GE)과 동일한 물질을 포함할 수 있다. 즉, 상기 제1 도전층(CL1)은 상기 팬아웃 영역(FA)에서 상기 제1 베이스 기판(SUB1) 상에 배치될 수 있다.
상기 제2 도전층(CL2)은 상기 콘택 홀(CH)을 통하여 상기 제1 도전층(CL1)과 접속될 수 있다. 상기 제1 도전층(CL1) 및 상기 제2 도전층(CL2)이 접속되므로, 상기 데이터 팬아웃 라인(DFL)들은 저항이 감소하며, 상기 데이터 팬아웃 라인(DFL)들 간의 저항 차이가 감소될 수 있다. 상기 데이터 팬아웃 라인(DFL)들 간의 저항 차이가 감소하면, 상기 데이터 팬아웃 라인(DFL)들 간에 신호 전달 지연(RC DELAY) 편차가 감소한다. 신호 전달 지연(RC DELAY) 편차의 감소는 상기 표시 장치의 표시 품질을 향상시킬 수 있다.
상기 제2 도전층(CL2)은 제1 막(CL21) 및 상기 제1 막(CL21) 상에 배치되는 제2 막(CL22)을 포함할 수 있다. 상기 제1 막(CL21)은 상기 반도체층(SCL)과 동일한 물질을 포함할 수 있으며, 불순물이 도핑 또는 주입되어 도전성을 가질 수 있다. 상기 제2 막(CL22)은 상기 데이터 라인(DL), 상기 소스 전극(SE), 및 상기 드레인 전극(DE)과 동일한 물질을 포함할 수 있다.
상기 제1 도전층(CL1) 및 상기 제2 도전층(CL2) 중 하나의 폭은 다른 하나의 폭보다 클 수 있다.
예를 들면, 도 5에 도시된 바와 같이, 상기 제2 도전층(CL2)의 폭은 상기 제1 도전층(CL1)의 폭보다 클 수 있다. 여기서, 상기 제2 도전층(CL2)은 상기 제1 도전층(CL1)과 중첩하는 제1 영역(FR), 및 상기 제1 영역(FR)의 양측 중 적어도 일측에서 연장된 제2 영역(SR)을 구비할 수 있다. 상기 제2 도전층(CL2)은 상기 제1 영역(FR)의 양측에서 연장된 두 개의 상기 제2 영역(SR)들을 구비할 수 있다.
또한, 도 6에 도시된 바와 같이, 상기 제1 도전층(CL1)의 폭이 상기 제2 도전층(CL2)의 폭보다 클 수도 있다. 여기서, 상기 제1 도전층(CL1)은 상기 제2 도전층(CL2)과 중첩하는 제1 영역(FR), 및 상기 제1 영역(FR)의 양측 중 적어도 일측에서 연장된 제2 영역(SR)을 구비할 수 있다. 상기 제1 도전층(CL1)은 상기 제1 영역(FR)의 양측에서 연장된 두 개의 상기 제2 영역(SR)들을 구비할 수 있다.
상기 제1 도전층(CL1) 및 상기 제2 도전층(CL2) 중 하나의 폭은 다른 하나의 폭보다 크므로, 상기 제1 도전층(CL1) 및 상기 제2 도전층(CL2)의 폭이 동일한 경우에 비하여 상기 데이터 팬아웃 라인(DFL)들은 작은 단차를 가질 수 있다.
상기 패드 영역(PA)에서, 상기 제1 베이스 기판(SUB1) 상에는 복수의 게이트 패드(GP)들 및 복수의 데이터 패드(DP)들이 배치될 수 있다. 상기 게이트 패드(GP)들은 게이트 구동 회로(미도시) 및 상기 게이트 팬아웃 라인(GFL)들을 연결하며, 상기 데이터 패드(DP)들은 데이터 구동 회로(미도시) 및 상기 데이터 팬아웃 라인(DFL)들을 연결할 수 있다.
상기 제2 기판(120)은 상기 제1 기판(110)에 마주하는 대향 기판일 수 있다. 상기 제2 기판(120)은 제2 베이스 기판(SUB2), 광 차단 패턴(BM), 컬러 필터(CF) 및 오버 코트층(OC)을 포함할 수 있다.
상기 제2 베이스 기판(SUB2)은 상기 제1 베이스 기판(SUB1)과 동일한 물질을 포함할 수 있다. 즉, 상기 제2 베이스 기판(SUB2)은 경성 기판 또는 가요성 기판일 수 있다.
상기 광 차단 패턴(BM)은 상기 제2 베이스 기판(SUB2)의 상기 제1 기판(110)에 마주하는 면 상에 배치될 수 있다. 상기 광 차단 패턴(BM)은 상기 화소 영역(PX)들의 경계에 대응하여 배치될 수 있다. 또한, 상기 광 차단 패턴(BM)은 상기 액정 분자들의 오배열로 인한 빛샘을 방지할 수 있다.
상기 컬러 필터(CF)는 적색, 녹색, 청색, 사인, 마젠타 및 황색 중 하나의 색상을 가질 수 있다. 상기 컬러 필터는 상기 화소 영역(PX)에 대응하여 배치될 수 있다. 한편, 본 실시예에서는 상기 컬러 필터(CF)가 상기 제2 기판(120)에 포함되는 것을 예로서 설명하였으나, 이에 한정되는 것은 아니다. 예를 들면, 상기 컬러 필터(CF)는 상기 제1 기판(110)에 배치될 수도 있다.
상기 오버 코트층(OC)은 상기 컬러 필터(CF)를 커버하며, 상기 광 차단 패턴(BM) 및 상기 컬러 필터(CF)에 의한 단차를 감소시킬 수 있다.
상기 표시 소자(DD)는 상기 제1 기판(110) 및 상기 제2 기판(120) 사이에 배치되며, 상기 드레인 전극(DE)에 접속할 수 있다. 상기 표시 소자(DD)는 액정 표시 소자(liquid crystal display device, LCD device), 전기 영동 표시 소자(electrophoretic display device, EPD device), 전기 습윤 표시 소자(electrowetting display device, EWD device), 및 유기 발광 표시 소자(organic light emitting display device, OLED device) 중 어느 하나일 수 있다. 한편, 본 실시예에서는 설명의 편의를 위하여 상기 표시 소자(DD)로 상기 액정 표시 소자를 예로서 설명한다. 또한, 도면에는 도시하지 않았으나, 본 발명의 상기 표시 소자는 백라이트 유닛으로부터 제공되는 광을 이용하여 영상을 표시할 수 있다.
상기 표시 소자(DD)는 제1 전극(PE), 상기 제1 전극(PE)과 함께 전계를 형성하는 제2 전극(CE), 및 상기 전계에 의해 광을 투과시키거나, 광을 차단할 수 있는 광학층(LC)을 포함할 수 있다.
상기 제1 전극(PE)은 상기 보호막(PSV) 상에 배치되고, 상기 드레인 전극(DE)의 타단에 접속될 수 있다. 또한, 상기 제1 전극(PE)은 투명 도전성 산화물을 포함할 수 있다. 예를 들면, 상기 제1 전극(PE)은 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), AZO(Aluminum Zinc Oxide), GZO(gallium doped zinc oxide), ZTO(zinc tin oxide), GTO(Gallium tin oxide) 및 FTO(fluorine doped tin oxide) 중 적어도 하나를 포함할 수 있다.
상기 제2 전극(CE)은 상기 제1 전극(PE)과 절연될 수 있다. 상기 제2 전극(CE)은 상기 제1 전극(PE)과 동일한 물질을 포함할 수 있다. 상기 제2 전극(CE)은 외부에서 제공되는 공통 전압을 인가받을 수 있다. 상기 제2 전극(CE)은 상기 제2 기판(120)의 상기 오버 코트층(OC) 상에 배치될 수 있다.
상기 광학층(LC)은 복수의 액정 분자들을 포함할 수 있다. 즉, 상기 광학층(LC)은 액정층일 수 있다. 상기 액정 분자들은 상기 제1 전극(PE) 및 상기 제2 전극(CE)에 의해 형성되는 전계에 의해 특정 방향으로 배열되어 광의 투과도를 조절할 수 있다. 따라서, 상기 광학층(LC)은 상기 백라이트 유닛에서 제공되는 광을 투과시켜, 상기 표시 패널(100)이 영상을 표시할 수 있도록 한다.
한편, 본 실시예에서는 상기 표시 소자(DD)가 상기 제1 전극(PE), 상기 제2 전극(CE) 및 상기 제1 전극(PE)과 제2 전극(CE) 사이에 배치되는 광학층(LC)을 구비하는 구조를 예로서 설명하였으나, 이에 한정되는 것이 아니다. 예를 들면, 상기 표시 소자(DD)는 상기 제1 전극(PE) 및 상기 제2 전극(CE)이 상기 박막 트랜지스터 기판(110) 상에 배치되고, 상기 광학층(LC)이 상기 제1 전극(PE) 및 상기 제2 전극(CE)과 상기 대향 기판(120) 사이에 배치되는 구조를 가질 수도 있다. 여기서, 상기 제1 전극(PE) 및 상기 제2 전극(CE) 중 적어도 하나는 복수의 슬릿들을 포함할 수도 있다.
하기에서는 도 8 내지 도 15를 참조하여, 도 1 내지 도 6에 도시된 표시 장치의 제조 방법을 설명한다.
도 8 내지 도 11은 도 2의 I-I' 라인에 따른 공정 단면도이며, 도 12 내지 도 15는 도 4의 II-II' 라인에 따른 공정 단면도이다.
도 8 및 도 12를 참조하면, 표시 영역(DA) 및 비표시 영역(NDA)을 구비하는 제1 베이스 기판(SUB1)을 준비한다. 상기 표시 영역(DA)은 복수의 화소 영역(PX)들을 포함할 수 있다. 상기 비표시 영역(NDA)은 상기 표시 영역(DA)에 인접한 팬아웃 영역(FA), 및 상기 팬아웃 영역(FA) 외부의 패드 영역(PA)을 포함할 수 있다. 또한, 상기 제1 베이스 기판(SUB1)은 가요성 기판 또는 경성 기판일 수 있다.
각 화소 영역(PX)에서, 상기 제1 베이스 기판(SUB1) 상에 박막 트랜지스터(TFT)를 형성한다. 또한, 상기 박막 트랜지스터는 게이트 전극(GE), 반도체층(SCL), 소스 전극(SE) 및 드레인 전극(DE)을 포함할 수 있다.
상기 박막 트랜지스터(TFT)의 형성과 동시에, 상기 비표시 영역(NDA)에 게이트 팬아웃 라인(GFL)들 및 데이터 팬아웃 라인(DFL)들을 형성한다.
상기 박막 트랜지스터(TFT), 상기 게이트 팬아웃 라인(GFL)들 및 상기 데이터 팬아웃 라인(DFL)들은 하기와 같이 형성될 수 있다.
우선, 상기 제1 베이스 기판(SUB1) 상에 도전성 물질을 도포하여 제1 도전막을 형성한 후, 상기 제1 도전막을 패터닝하여 게이트 도전층을 형성한다. 상기 게이트 도전층은 서로 인접하는 화소 영역(PX)들 사이에 배치되는 게이트 라인(GL)들, 상기 게이트 라인(GL)들 중 하나에 접속되고 상기 화소 영역(PX)에 배치되는 게이트 전극(GE), 상기 팬아웃 영역(FA)의 일측에서 상기 게이트 라인(GL)들에 각각 접속되는 게이트 팬아웃 라인(GFL)들, 상기 패드 영역(PA)에서 상기 게이트 팬아웃 라인(GFL)들에 각각 접속되는 게이트 패드(GP)들, 및 상기 팬아웃 영역(FA)의 타측에서 데이터 팬아웃 라인(DFL)들의 제1 도전층(CL1)을 포함할 수 있다.
상기 게이트 도전층을 형성한 후, 상기 게이트 도전층을 커버하는 게이트 절연막(GI)을 형성한다. 상기 게이트 절연막(GI)은 실리콘 산화물(SiOx) 및 실리콘 질화물(SiNx) 중 적어도 하나를 포함할 수 있다. 예를 들면, 상기 게이트 절연막(GI)은 상기 게이트 도전층 상에 배치되고 실리콘 산화물을 포함하는 제1 게이트 절연막, 및 상기 제1 게이트 절연막 상에 배치되고 실리콘 질화물을 포함하는 제2 게이트 절연막을 구비할 수 있다.
상기 게이트 절연막(GI)을 형성한 후, 상기 게이트 절연막(GI)을 패터닝하여, 상기 제1 도전층(CL1)을 노출시키는 적어도 하나의 콘택 홀(CH)을 형성한다.
상기 콘택 홀(CH)을 형성한 후, 상기 게이트 절연막(GI) 상에 반도체 물질을 포함하는 반도체층(SCL)을 형성한다. 상기 반도체층(SCL)은 비정질 실리콘(a-Si), 다결정 실리콘(p-Si) 및 산화물 반도체 중 하나를 포함할 수 있다.
상기 반도체층(SCL)을 형성한 후, 상기 반도체층(SCL) 상에 도전성 물질을 도포하여 제2 도전막을 형성한다. 그런 다음, 상기 제2 도전막을 패터닝하여, 데이터 도전층을 형성한다. 상기 데이터 도전층은 소스 전극(SE), 드레인 전극(DE), 데이터 라인(DL)들, 서로 인접하는 화소 영역(PX)들 사이에 배치되고 상기 게이트 라인(GL)들과 교차하는 데이터 라인(DL)들, 상기 데이터 라인(DL)들 중 하나에서 연장되고 상기 반도체층(SCL)의 일단에 접속되는 소스 전극(SE), 상기 반도체층(SCL)의 타단에 접속되는 드레인 전극(DE), 상기 팬아웃 영역(FA)의 타측에서 상기 제1 도전층(CL1) 상에 배치되는 상기 데이터 팬아웃 라인(DFL)들의 제2 도전층(CL2), 및 상기 패드 영역(PA)에서 상기 제2 도전층(CL2)에 각각 접속되는 데이터 패드(DP)들을 포함할 수 있다.
따라서, 상기 제1 베이스 기판(SUB1), 상기 제1 베이스 기판(SUB1) 상에 배치된 복수의 게이트 라인(GL)들, 상기 게이트 라인(GL)들에 교차하는 복수의 데이터 라인(DL)들, 상기 게이트 라인(GL)들 및 상기 데이터 라인(DL)들에 각각 접속하는 박막 트랜지스터(TFT)들, 상기 게이트 라인(GL)들에 각각 접속하는 게이트 팬아웃 라인(GFL)들, 상기 데이터 라인(DL)들에 각각 접속하는 데이터 팬아웃 라인(DFL)들, 상기 게이트 팬아웃 라인(GFL)들에 각각 접속하는 게이트 패드(GP)들, 및 상기 데이터 팬아웃 라인(DFL)들에 각각 접속하는 데이터 패드(DP)들을 포함하는 제1 기판(110)이 형성될 수 있다.
상기 게이트 라인(GL)들 중 하나 및 상기 데이터 라인(DL)들 중 하나에 접속하는 상기 박막 트랜지스터(TFT)가 형성될 수 있다. 또한, 상기 박막 트랜지스터(TFT)와 함께 상기 게이트 팬아웃 라인(GFL)들 및 상기 데이터 팬아웃 라인(DFL)들이 형성될 수 있다.
상기 데이터 팬아웃 라인(DFL)들은 상기 제1 도전층(CL1) 및 상기 제2 도전층(CL2)을 포함할 수 있다. 상기 제2 도전층(CL2)은 상기 콘택 홀(CH)을 통하여 상기 제1 도전층(CL1)과 접속될 수 있다. 상기 제1 도전층(CL1) 및 상기 제2 도전층(CL2)이 접속되므로, 상기 데이터 팬아웃 라인(DFL)들은 저항이 감소할 수 있다.
상기 제2 도전층(CL2)은 제1 막(CL21) 및 상기 제1 막(CL21) 상에 배치되는 제2 막(CL22)을 포함할 수 있다. 상기 제1 막(CL21)은 상기 반도체층(SCL)과 동일한 물질을 포함할 수 있으며, 불순물이 도핑 또는 주입되어 도전성을 가질 수 있다. 상기 제2 막(CL22)은 상기 데이터 라인(DL), 상기 소스 전극(SE), 및 상기 드레인 전극(DE)과 동일한 물질을 포함할 수 있다.
또한, 상기 제1 도전층(CL1) 및 상기 제2 도전층(CL2) 중 하나의 폭은 다른 하나의 폭보다 클 수 있다. 예를 들면, 상기 제2 도전층(CL2)의 폭은 상기 제1 도전층(CL1)의 폭보다 클 수 있다. 여기서, 상기 제2 도전층(CL2)은 상기 제1 도전층(CL1)과 중첩하는 제1 영역(FR), 및 상기 제1 영역(FR)의 양측 중 적어도 일측에서 연장된 제2 영역(SR)을 구비할 수 있다. 상기 제2 도전층(CL2)은 상기 제1 영역(FR)의 양측에서 연장된 두 개의 제2 영역(SR)들을 구비할 수 있다.
상기 제1 도전층(CL1) 및 상기 제2 도전층(CL2) 중 하나의 폭은 다른 하나의 폭보다 크므로, 상기 제1 도전층(CL1) 및 상기 제2 도전층(CL2)의 폭이 동일한 경우에 비하여 상기 데이터 팬아웃 라인(DFL)들은 작은 단차를 가질 수 있다.
상기 데이터 도전층을 형성한 후, 상기 데이터 도전층을 커버하는 보호막(PSV)을 형성한다. 즉, 상기 보호막(PSV)은 상기 제1 기판(110)을 커버할 수 있다. 상기 보호막(PSV)은 무기 보호막 및 유기 보호막 중 적어도 하나를 포함할 수 있다. 예를 들면, 상기 보호막(PSV)은 상기 데이터 도전층을 커버하는 무기 보호막 및 상기 보호 절연막 상에 배치되는 유기 보호막을 포함할 수 있다.
상기 보호막(PSV)을 형성한 후, 상기 보호막(PSV) 상에 제1 포토레지스트 패턴(PR1)을 형성한다. 상기 제1 포토레지스트 패턴(PR1)은 상기 보호막(PSV) 상에 감광성 물질을 도포하여 제1 감광성 물질막을 형성한 후, 상기 제1 감광성 물질막을 노광하고 현상하여 형성될 수 있다. 여기서, 상기 제1 포토레지스트 패턴(PR1)은 상기 드레인 전극(DE)의 일부와 중첩하는 개구부를 구비할 수 있다.
한편, 상기 제1 도전층(CL1) 및 상기 제2 도전층(CL2)의 폭이 동일한 경우, 상기 데이터 팬아웃 라인(DFL)들은 큰 단차를 가지게 되며, 상기 데이터 팬아웃 라인(DFL)들의 측부에서 상기 제1 감광성 물질막의 코팅 불량이 발생할 수 있다. 그러나, 본 실시예와 같이, 상기 제1 도전층(CL1) 및 상기 제2 도전층(CL2) 중 하나의 폭은 다른 하나의 폭보다 크면, 상기 데이터 팬아웃 라인(DFL)들은 작은 단차를 가지므로, 상기 데이터 팬아웃 라인(DFL)들의 측부에서 상기 제1 감광성 물질막의 코팅 불량이 방지될 수 있다.
도 9 및 도 13을 참조하면, 상기 제1 포토레지스트 패턴(PR1)을 형성한 후, 식각 공정을 통하여 상기 보호막(PSV)을 패터닝한다. 상기 패터닝에 의해 상기 보호막(PSV)은 상기 드레인 전극(DE)을 노출시킬 수 있다.
그런 다음, 상기 제1 포토레지스트 패턴(PR1)을 제거한다.
상기 제1 포토레지스트 패턴(PR1)을 제거한 후, 상기 보호막(PSV) 상에 투명 도전성 산화물을 포함하는 투명 도전막(TCL)을 형성한다. 여기서, 상기 투명 도전막(TCL)은 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), AZO(Aluminum Zinc Oxide), GZO(gallium doped zinc oxide), ZTO(zinc tin oxide), GTO(Gallium tin oxide) 및 FTO(fluorine doped tin oxide) 중 적어도 하나를 포함할 수 있다.
상기 투명 도전막(TCL)을 형성한 후, 상기 투명 도전막(TCL) 상에 제2 포토레지스트 패턴(PR2)을 형성한다.
상기 제2 포토레지스트 패턴(PR2)은 상기 투명 도전막(TCL) 상에 감광성 물질을 도포하여 제2 감광성 물질막을 형성한 후, 상기 제2 감광성 물질막을 노광하고 현상하여 형성될 수 있다. 여기서, 상기 제2 포토레지스트 패턴(PR2)은 상기 투명 도전막(TCL)의 일부와 중첩하는 개구부를 구비할 수 있다.
한편, 상기 제1 도전층(CL1) 및 상기 제2 도전층(CL2)의 폭이 동일한 경우, 상기 데이터 팬아웃 라인(DFL)들은 큰 단차를 가지게 되며, 상기 데이터 팬아웃 라인(DFL)들의 측부에서 상기 제2 감광성 물질막의 코팅 불량이 발생할 수 있다. 그러나, 본 실시예와 같이, 상기 제1 도전층(CL1) 및 상기 제2 도전층(CL2) 중 하나의 폭은 다른 하나의 폭보다 크면, 상기 데이터 팬아웃 라인(DFL)들은 작은 단차를 가지므로, 상기 데이터 팬아웃 라인(DFL)들의 측부에서 상기 제2 감광성 물질막의 코팅 불량이 방지될 수 있다.
도 10 및 도 14를 참조하면, 상기 제2 포토레지스트 패턴(PR2)을 형성한 후, 식각 공정을 통하여 상기 투명 도전막(TCL)을 패터닝한다. 상기 투명 도전막(TCL)의 패터닝에 의해, 상기 드레인 전극(DE)에 접속하는 제1 전극(PE)이 형성될 수 있다.
그런 다음, 상기 제2 포토레지스트 패턴(PR2)을 제거한다.
도 11 및 도 15를 참조하면, 상기 제2 포토레지스트 패턴(PR2)을 제거한 후, 상기 제1 전극(PE) 상에 광학층(LC)을 배치한다. 상기 광학층(LC)은 복수의 액정 분자들을 포함하는 액정층일 수 있다. 상기 액정 분자들은 전계에 의해 특정 방향으로 배열되어, 외부, 예를 들면, 백라이트 유닛에서 제공되는 광을 이용하여 표시 장치가 영상을 표시할 수 있도록 한다.
상기 광학층(LC)을 배치한 후, 상기 광학층(LC) 상에 상기 제1 기판(110)에 마주하는 제2 기판(120)을 배치한다. 여기서, 상기 제2 기판(120)의 일면에는 상기 제1 전극(PE)과 함께 전계를 형성하는 제2 전극(CE)이 배치될 수 있다.
상기 제2 기판(120)은 제2 베이스 기판(SUB2), 광 차단 패턴(BM), 컬러 필터(CF) 및 오버 코트층(OC)을 포함할 수 있다. 상기 제2 베이스 기판(SUB2)은 상기 제1 베이스 기판(SUB1)과 동일한 물질을 포함할 수 있다. 상기 광 차단 패턴(BM)은 상기 제2 베이스 기판(SUB2)의 상기 제1 기판(110)에 마주하는 면 상에 배치될 수 있다. 상기 광 차단 패턴(BM)은 상기 화소 영역(PX)들의 경계에 대응하여 배치될 수 있다. 또한, 상기 광 차단 패턴(BM)은 상기 액정 분자들의 오배열로 인한 빛샘을 방지할 수 있다. 상기 컬러 필터(CF)는 적색, 녹색, 청색, 사인, 마젠타 및 황색 중 하나의 색상을 가질 수 있다. 상기 컬러 필터는 상기 화소 영역(PX)에 대응하여 배치될 수 있다. 상기 오버 코트층(OC)은 상기 컬러 필터(CF)를 커버하며, 상기 광 차단 패턴(BM) 및 상기 컬러 필터(CF)에 의한 단차를 감소시킬 수 있다.
상기 제2 전극(CE)은 상기 오버 코트층(OC) 상에 배치될 수 있다. 상기 제2 전극(CE)은 상기 제1 전극(PE)과 동일한 물질을 포함할 수 있다.
상기 제2 기판(120)을 상기 광학층 상에 배치한 후, 상기 제1 기판(110) 및 상기 제2 기판(120)을 봉지재(미도시)를 이용하여 합착한다. 따라서, 제1 기판(110), 상기 제1 기판(110)에 마주하는 제2 기판(120), 및 상기 제1 기판(110)과 상기 제2 기판(120) 사이에 배치되는 표시 소자(DD)를 포함하는 표시 장치를 제조할 수 있다.
상기 봉지재(미도시)는 상기 비표시 영역(NDA)에 배치될 수 있다. 상기 봉지재는 상기 광학층 물질이 외부로 누출되는 것을 방지할 수 있다.
이상의 상세한 설명은 본 발명을 예시하고 설명하는 것이다. 또한, 전술한 내용은 본 발명의 바람직한 실시 형태를 나타내고 설명하는 것에 불과하며, 전술한 바와 같이 본 발명은 다양한 다른 조합, 변경 및 환경에서 사용할 수 있으며, 본 명세서에 개시된 발명의 개념의 범위, 저술한 개시 내용과 균등한 범위 및/또는 당업계의 기술 또는 지식의 범위 내에서 변경 또는 수정이 가능하다. 따라서, 이상의 발명의 상세한 설명은 개시된 실시 상태로 본 발명을 제한하려는 의도가 아니다. 또한, 첨부된 청구범위는 다른 실시 상태도 포함하는 것으로 해석되어야 한다.
110 : 제1 기판
120 : 제2 기판
DA : 표시 영역 PX : 화소 영역
NDA : 비표시 영역 FA : 팬아웃 영역
PA : 패드 영역 SUB1 : 제1 베이스 기판
SUB2 : 제2 베이스 기판 GI : 게이트 절연막
GE : 게이트 전극 SCL : 반도체층
SE : 소스 전극 DE : 드레인 전극
PSV : 보호막 DD : 표시 소자
PE : 제1 전극 LC : 광학층
CE : 제2 전극 BM : 광 차단 패턴
CF : 컬러 필터 OC : 오버 코트층
DA : 표시 영역 PX : 화소 영역
NDA : 비표시 영역 FA : 팬아웃 영역
PA : 패드 영역 SUB1 : 제1 베이스 기판
SUB2 : 제2 베이스 기판 GI : 게이트 절연막
GE : 게이트 전극 SCL : 반도체층
SE : 소스 전극 DE : 드레인 전극
PSV : 보호막 DD : 표시 소자
PE : 제1 전극 LC : 광학층
CE : 제2 전극 BM : 광 차단 패턴
CF : 컬러 필터 OC : 오버 코트층
Claims (16)
- 표시 영역 및 상기 표시 영역에 인접한 비표시 영역을 포함하는 제1 기판;
상기 제1 기판에 마주하는 제2 기판;
상기 제1 기판 및 상기 제2 기판 사이에 배치되는 표시 소자; 및
상기 비표시 영역에 배치되어, 상기 표시 소자에 표시 신호를 인가하는 팬아웃 라인을 포함하며,
상기 팬아웃 라인은
제1 도전층; 및
상기 제1 도전층 상에 배치되고, 상기 제1 도전층과 전기적으로 접속되는 제2 도전층을 포함하며,
상기 제1 도전층 및 상기 제2 도전층 중 하나의 도전층의 폭은 다른 도전층의 폭보다 큰 표시 장치. - 제1 항에 있어서,
상기 제1 도전층 및 상기 제2 도전층 사이에 배치되고, 상기 제1 도전층을 노출시키는 적어도 하나의 콘택 홀을 구비하는 절연막을 더 포함하며,
상기 제2 도전층은 상기 콘택 홀을 통하여 상기 제1 도전층과 전기적으로 연결되는 표시 장치. - 제2 항에 있어서,
상기 하나의 도전층은
상기 다른 도전층과 중첩하는 제1 영역; 및
상기 제1 영역의 양측 중 적어도 일측에서 연장된 제2 영역을 포함하는 표시 장치. - 제2 항에 있어서,
상기 하나의 도전층은 상기 제1 영역의 양측에서 연장된 두 개의 상기 제2 영역을 구비하는 표시 장치. - 게이트 라인 및 데이터 라인에 접속되는 박막 트랜지스터가 배치되는 화소 영역을 포함하는 표시 영역, 및 상기 표시 영역에 인접한 비표시 영역을 포함하는 제1 기판;
상기 박막 트랜지스터에 접속하는 표시 소자;
상기 제1 기판에 마주하는 제2 기판;
상기 비표시 영역에 배치되고, 상기 게이트 라인에 연결되는 게이트 팬아웃 라인; 및
상기 비표시 영역에 배치되고, 상기 데이터 라인에 연결되는 데이터 팬아웃 라인을 포함하며,
상기 게이트 팬아웃 라인 및 상기 데이터 팬아웃 라인 중 적어도 하나는
제1 도전층; 및
상기 제1 도전층 상에 배치되고, 상기 제1 도전층과 전기적으로 접속되는 제2 도전층을 포함하며,
상기 제1 도전층 및 상기 제2 도전층 중 하나의 도전층의 폭은 다른 도전층의 폭보다 큰 표시 장치. - 제5 항에 있어서,
상기 제1 도전층 및 상기 제2 도전층 사이에 배치되고, 상기 제1 도전층을 노출시키는 적어도 하나의 콘택 홀을 구비하는 절연막을 더 포함하며,
상기 제2 도전층은 상기 콘택 홀을 통하여 상기 제1 도전층과 전기적으로 연결되는 표시 장치. - 제6 항에 있어서,
상기 제1 도전층은 게이트 라인과 동일 평면 상에 배치되는 표시 장치. - 제7 항에 있어서,
상기 제2 도전층은 데이터 라인과 동일한 물질을 포함하는 표시 장치. - 제8 항에 있어서,
상기 제2 도전층의 폭은 상기 제1 도전층의 폭보다 큰 표시 장치. - 제9 항에 있어서,
상기 제2 도전층은
상기 제1 도전층과 중첩하는 제1 영역; 및
상기 제1 영역의 양측 중 적어도 일측에서 연장된 제2 영역을 포함하는 표시 장치. - 제10 항에 있어서,
상기 제2 도전층은 상기 제1 영역의 양측에서 연장된 두 개의 상기 제2 영역을 구비하는 표시 장치. - 제8 항에 있어서,
상기 제1 도전층의 폭은 상기 제2 도전층의 폭보다 큰 표시 장치. - 제12 항에 있어서,
상기 제1 도전층은
상기 제2 도전층과 중첩하는 제1 영역; 및
상기 제1 영역의 양측 중 적어도 일측에서 연장된 제2 영역을 포함하는 표시 장치. - 제13 항에 있어서,
상기 제1 도전층은 상기 제1 영역의 양측에서 연장된 두 개의 상기 제2 영역을 구비하는 표시 장치. - 제8 항에 있어서,
상기 박막 트랜지스터는 게이트 전극, 반도체층, 상기 게이트 전극과 상기 반도체층을 절연시키는 게이트 절연막, 소스 전극 및 드레인 전극을 포함하며,
상기 절연막은 상기 게이트 절연막인 표시 장치. - 제15 항에 있어서,
상기 제2 도전층은
상기 절연막 상에 배치되는 제1 막; 및
상기 제1 막 상에 배치되는 제2 막을 포함하며,
상기 제1 막은 상기 반도체층과 동일한 물질을 포함하고, 상기 제2 막은 상기 소스 전극 및 상기 드레인 전극과 동일한 물질을 포함하는 표시 장치.
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