KR102485387B1 - 표시 장치 - Google Patents

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KR102485387B1
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Abstract

표시 장치는 복수의 데이터 라인들, 복수의 게이트 라인들, 복수의 박막 트랜지스터들, 복수의 화소들, 및 복수의 센싱 라인들을 포함한다. 상기 화소들은 제1 전극, 상기 제1 전극과 절연되고 상기 박막 트랜지스터 중 하나에 접속되는 제2 전극, 및 상기 제1 전극과 상기 제2 전극에 의해 형성되는 전계에 의해 광을 투과 또는 차단시킬 수 있는 광학층을 구비하고, 상기 게이트 라인들에 평행한 복수의 화소 행들 및 상기 데이터 라인들에 평행한 복수의 화소 열들을 포함할 수 있다. 상기 센싱 라인들은 상기 데이터 라인들 및 상기 게이트 라인들 중 적어도 하나와 평행하고, 상기 제1 전극에 접속할 수 있다. 상기 게이트 라인들은 상기 화소 행들의 전후에 배치되는 전단 게이트 라인들 및 후단 게이트 라인들을 포함하고, 서로 인접하는 화소 행들 사이에는 전 화소 행의 후단 게이트 라인 및 후 화소 행의 전단 게이트 라인이 배치되며, 서로 인접하는 데이터 라인들 사이에는 두 개의 화소 열이 배치될 수 있다.

Description

표시 장치{DISPLAY DEVICE}
본 발명은 표시 장치에 관한 것이다.
표시 패널에 부착된 터치 스크린을 포함하는 표시 장치가 개발되고 있다. 상기 터치 스크린은 정보 입력 장치의 하나이다. 사용자는 상기 표시 패널에서 구현되는 이미지를 시청하면서 상기 터치 스크린 내의 터치 센서를 누르거나 터치하여 정보를 입력할 수 있다.
최근에는 스마트폰, 태블릿 PC 등과 같은 휴대용 단말기의 슬림화를 위하여, 상기 표시 패널의 내부에 상기 터치 스크린을 구비하는 상기 표시 장치가 개발되고 있다.
본 발명의 일 목적은 터치 스크린을 구성하는 소자들이 표시 패널의 내부에 배치되는 터치 스크린 일체형 표시 장치를 제공하는 것이다.
본 발명의 일 목적을 달성하기 위한 표시 장치는 복수의 데이터 라인들, 복수의 게이트 라인들, 복수의 박막 트랜지스터들, 복수의 화소들, 및 복수의 센싱 라인들을 포함한다. 상기 박막 트랜지스터들은 상기 게이트 라인들 중 하나와 상기 데이터 라인들 중 하나에 각각 접속할 수 있다. 상기 화소들은 제1 전극, 상기 제1 전극과 절연되고 상기 박막 트랜지스터 중 하나에 접속되는 제2 전극, 및 상기 제1 전극과 상기 제2 전극에 의해 형성되는 전계에 의해 광을 투과 또는 차단시킬 수 있는 광학층을 구비하고, 상기 게이트 라인들에 평행한 복수의 화소 행들 및 상기 데이터 라인들에 평행한 복수의 화소 열들을 포함할 수 있다. 상기 센싱 라인들은 상기 제1 전극에 접속할 수 있다. 상기 게이트 라인들은 상기 화소 행들의 전후에 배치되는 전단 게이트 라인들 및 후단 게이트 라인들을 포함하고, 서로 인접하는 화소 행들 사이에는 전 화소 행의 후단 게이트 라인 및 후 화소 행의 전단 게이트 라인이 배치되며, 서로 인접하는 데이터 라인들 사이에는 두 개의 화소 열이 배치될 수 있다.
상기 센싱 라인들은 상기 데이터 라인들 및 상기 게이트 라인들 중 적어도 하나와 평행할 수 있다.
상기 센싱 라인들은 상기 데이터 라인들에 평행하고, 상기 서로 인접하는 데이터 라인들 사이의 두 개의 화소 열 사이에 배치될 수 있다. 상기 센싱 라인들은 상기 데이터 라인들과 교번 배치될 수 있다.
상기 센싱 라인들은 상기 게이트 라인들에 평행할 수 있다. 상기 센싱 라인들은 서로 인접하는 화소 행들 사이의 상기 전 화소 행의 후단 게이트 라인 및 상기 후 화소 행의 전단 게이트 라인 사이에 배치될 수 있다.
상기 센싱 라인들은 상기 게이트 라인들에 평행한 제1 센싱 라인, 및 상기 제1 센싱 라인에 접속하고 상기 데이터 라인들에 평행한 제2 센싱 라인을 포함할 수 있다. 상기 제1 센싱 라인은 서로 인접하는 화소 행들 사이의 상기 전 화소 행의 후단 게이트 라인 및 상기 후 화소 행의 전단 게이트 라인 사이에 배치될 수 있다. 상기 제2 센싱 라인들은 상기 데이터 라인들과 동일한 층 상에 배치되고, 상기 서로 인접하는 데이터 라인들 사이의 두 개의 화소 열 사이에 배치될 수 있다.
상기 제2 전극은 서로 이격되어 배치되는 복수의 가지부들, 및 상기 가지부들의 양단을 연결하는 연결부들을 포함할 수 있다.
상기 제2 전극은 가상의 기준선의 양측에 배치되는 제1 전극부 및 제2 전극부를 포함하고, 상기 제1 전극부 및 상기 제2 전극부는 복수의 가지부들 및 상기 가지부들의 적어도 일단을 연결하는 연결부를 포함할 수 있다.
상기 제1 전극부의 상기 가지부들 및 상기 제2 전극부의 상기 가지부들은 상기 기준선에 경사진 방향으로 연장될 수 있으며, 상기 제1 전극부 및 상기 제2 전극부는 상기 기준선을 기준으로 경사진 형상을 가질 수 있다.
상기 데이터 라인들 및 상기 센싱 라인들은 상기 제1 전극부에 대응하여 경사진 제1 경사부, 상기 제2 전극부에 대응하여 경사진 제2 경사부, 및 상기 제1 경사부와 상기 제2 경사부를 제외한 직선부를 포함할 수 있다.
제1 전극은 상기 화소들이 배치되는 영역들 중 복수의 영역들을 커버하는 센싱 전극들을 포함할 수 있다. 상기 센싱 전극들의 변들 중 상기 데이터 라인에 대응하는 변들의 상기 제1 경사부에 대응하는 영역은 상기 제1 경사부에 평행하고, 상기 제2 경사부에 대응하는 영역은 상기 제2 경사부에 평행하며, 상기 직선부에 대응하는 영역은 상기 직선부에 평행할 수 있다.
상기 센싱 전극들의 변들 중 상기 데이터 라인에 대응하는 변들은 상기 데이터 라인들과 중첩할 수 있다.
서로 이웃하는 상기 센싱 전극들 사이의 거리는 상기 데이터 라인들의 폭 이하일 수 있다.
또한, 본 발명의 일 목적에 따른 표시 장치는 제1 기판, 상기 제1 기판에 마주하는 제2 기판, 및 상기 제1 기판과 상기 제2 기판 사이에 배치되는 복수의 화소들을 포함할 수 있다. 상기 제1 기판은 베이스 기판, 상기 베이스 기판 상에 배치되는 복수의 게이트 라인들, 상기 게이트 라인들과 교차하는 복수의 데이터 라인들, 상기 게이트 라인들과 상기 데이터 라인들 중 적어도 하나와 동일한 층 상에 배치되는 복수의 센싱 라인들, 및 상기 게이트 라인들 중 하나와 상기 데이터 라인들 중 하나에 각각 접속하는 복수의 박막 트랜지스터들을 포함할 수 있다. 상기 화소들은 상기 게이트 라인들에 평행한 복수의 화소 행 및 상기 데이터 라인들에 평행한 복수의 화소 열을 포함하는 매트릭스 형태로 배열될 수 있다. 또한, 상기 화소들은 상기 센싱 라인과 접속하는 제1 전극, 상기 제1 전극 상에 배치되는 전극 절연막, 상기 전극 절연막 상에 배치되고 상기 박막 트랜지스터 중 하나에 접속되는 제2 전극, 및 상기 제1 전극과 상기 제2 전극에 의해 형성되는 전계에 의해 광을 투과 또는 차단시킬 수 있는 광학층을 구비할 수 있다.
상기 제2 전극은 서로 이격되어 배치되는 복수의 가지부들, 및 상기 가지부들의 양단을 연결하는 연결부들을 포함할 수 있다.
상술한 바와 같은 표시 장치는 터치 스크린을 구성하는 소자를 표시 패널의 내부에 구비할 수 있다. 또한, 화소의 전극 중 하나가 센싱 전극 역할을 수행하므로, 상기 표시 장치의 슬림화에 유리하다.
도 1은 본 발명의 일 실시예에 따른 표시 장치를 설명하기 위한 평면도이다.
도 2는 도 1의 센싱 전극들이 배치된 영역의 일부를 확대한 개념도이다.
도 3 내지 도 5는 동일한 행에 배치되고 서로 인접하는 두 화소, 상기 두 화소에 접속하는 게이트 라인들과 데이터 라인들, 및 센싱 라인을 설명하기 위한 평면도들이다.
도 6은 도 3의 I-I' 라인에 따른 단면도이다.
도 7은 도 3의 II-II' 라인에 따른 단면도이다.
도 8은 도 3의 III-III' 라인에 따른 단면도이다.
도 9는 본 발명의 다른 실시예에 따른 표시 장치를 설명하기 위한 일부 평면도이며, 도 10은 도 9의 IV-IV' 라인에 따른 단면도이다.
도 11은 본 발명의 또 다른 실시예에 따른 표시 장치를 설명하기 위한 일부 평면도이며, 도 12는 도 11의 V-V' 라인에 따른 단면도이다.
도 13은 본 발명의 또 다른 실시예에 따른 표시 장치의 일부 센싱 전극들을 설명하기 위한 평면도이며, 도 14는 도 13의 EA 영역의 확대도이다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예를 보다 상세하게 설명한다.
도 1은 본 발명의 일 실시예에 따른 표시 장치를 설명하기 위한 평면도이다.
도 1을 참조하면, 표시 장치는 표시 패널(100) 및 터치 구동부(200)를 포함할 수 있다.
상기 표시 패널(100)은 터치 스크린(미도시)이 내장되어 있으며, 상기 터치 스크린은 사용자의 터치 위치를 감지할 수 있다. 상기 표시 패널(100)은 제1 기판(미도시), 제2 기판(미도시), 및 상기 제1 기판과 상기 제2 기판 사이에 배치된 복수의 화소들을 포함할 수 있다. 상기 제1 기판 및 상기 제2 기판 중 하나는 복수의 게이트 라인들, 상기 게이트 라인들과 교차하는 복수의 데이터 라인들, 및 상기 게이트 라인들과 상기 데이터 라인들에 접속하는 복수의 박막 트랜지스터들을 포함할 수 있다. 각 화소는 상기 박막 트랜지스터들 중 하나에 접속할 수 있다.
상기 화소는 액정 표시 장치의 화소, 전기 영동 표시 장치의 화소, 전기 습윤 표시 장치의 화소, 및 유기 발광 표시 장치의 화소 중 어느 하나일 수 있다. 한편, 본 실시예에서는 설명의 편의를 위하여 상기 화소로 상기 액정 표시 장치의 화소를 예로서 설명한다. 또한, 도면에는 도시하지 않았으나, 본 발명의 상기 화소는 백라이트 유닛으로부터 제공되는 광을 이용하여 영상을 표시할 수 있다.
상기 화소는 제1 전극, 제2 전극, 및 상기 제1 전극과 상기 제2 전극이 형성하는 전계에 의해 광을 투과시키는 액정층을 포함할 수 있다. 상기 제1 전극 및 상기 제2 전극 중 하나, 예를 들면, 상기 제2 전극은 상기 박막 트랜지스터에 접속하여, 구동 신호를 인가받을 수 있다.
상기 제1 전극 및 상기 제2 전극 중 다른 하나, 예를 들면, 상기 제1 전극은 상기 제2 전극과 함께 전계를 형성하기 위하여 공통 전압 신호를 인가받을 수 있다. 또한, 상기 제1 전극은 복수의 화소 영역들을 커버하도록 패터닝된 복수의 전극 패턴들을 포함할 수 있다. 여기서, 상기 화소 영역들은 상기 화소들이 각각 배치되는 영역일 수 있다. 또한, 상기 전극 패턴들은 상기 터치 스크린의 센싱 전극들(TSE)일 수 있다. 즉, 상기 제1 전극은 복수의 센싱 전극들(TSE)를 포함할 수 있다.
상기 센싱 전극들(TSE)은 다각형, 예를 들면, 사각형 형상을 가질 수 있다. 또한, 상기 센싱 전극들(TSE)은 센싱 라인들(SL)을 통하여 상기 터치 구동부(200)에 접속될 수 있다. 따라서, 상기 센싱 전극들(TSE)은 상기 센싱 라인들(SL)을 통하여 터치 스캔 신호가 인가되면, 사용자의 터치 위치를 감지할 수 있다.
상기 센싱 라인들(SL)은 상기 터치 구동부(200)로부터 인가된 상기 터치 스캔 신호를 상기 센싱 전극들(TSE)로 전달할 수 있다. 또한, 상기 센싱 라인들(SL)은 상기 센싱 전극들(TSE)로부터 수신되는 터치 감지 신호, 예를 들면, 정전 용량의 변화를 상기 터치 구동부(200)로 전달할 수 있다.
상기 터치 구동부(200)는 터치 감지를 위한 상기 터치 스캔 신호를 생성하여 상기 센싱 전극들(TSE)로 전달할 수 있다. 상기 터치 구동부(200) 및 상기 표시 패널(100) 사이에 배치되는 스위칭부(210)는 상기 센싱 전극들(TSE)로 전달되는 상기 터치 스캔 신호를 스위칭할 수 있다.
도 2는 도 1의 센싱 전극들이 배치된 영역의 일부를 확대한 개념도이다.
도 1 및 도 2를 참조하면, 표시 패널(100)은 복수의 게이트 라인들(Gi(a), Gi(b), Gi+1(a), Gi+1(b)), 상기 게이트 라인들(Gi(a), Gi(b), Gi+1(a), Gi+1(b))과 교차하는 복수의 데이터 라인들(Dj, Dj+1), 상기 데이터 라인들(Dj, Dj+1)에 평행한 센싱 라인들(SL), 상기 게이트 라인들(Gi(a), Gi(b), Gi+1(a), Gi+1(b))과 상기 데이터 라인들(Dj, Dj+1)에 접속하는 박막 트랜지스터들(TFT), 및 복수의 화소 열 및 복수의 화소 행들에 배치된 복수의 화소들(P1, P2, P3, P4)을 포함할 수 있다. 상기 화소들(P1, P2, P3, P4)은 상기 박막 트랜지스터들(TFT)에 각각 접속할 수 있다.
상기 게이트 라인들(Gi(a), Gi(b), Gi+1(a), Gi+1(b))은 상기 화소 행들의 전후에 배치되는 전단 게이트 라인들(Gi(a), Gi+1(a)) 및 후단 게이트 라인들(Gi(b), Gi+1(b))을 포함할 수 있다. 또한, 전 화소 행의 후단 게이트 라인 및 후 화소 행의 전단 게이트 라인은 서로 인접하는 화소 행들 사이에 배치될 수 있다. 예를 들면, i(i는 자연수) 번째 화소 행의 후단 게이트 라인(Gi(b)) 및 i+1 번째 화소 행의 전단 게이트 라인(Gi+1(a))은 상기 i 번째 화소 행 및 상기 i+1 번째 화소 행들 사이에 배치될 수 있다.
서로 인접하는 데이터 라인들(Dj, Dj+1) 사이에는 두 개의 화소 열들이 배치될 수 있다.
상기 서로 인접하는 데이터 라인들(Dj, Dj+1) 사이에는 상기 센싱 라인들(SL) 중 하나가 배치될 수 있다. 상기 센싱 라인들(SL) 중 하나는 상기 서로 인접하는 데이터 라인들(Dj, Dj+1) 사이에 배치되는 두 개의 화소 열들 사이에 배치될 수 있다. 예를 들면, 상기 센싱 라인들(SL) 중 하나는 j(j는 자연수) 번째 화소 열 및 j+1 번째 화소 열 사이에 배치될 수 있다. 또한, 상기 센싱 라인들(SL)은 상기 데이터 라인들(Dj, Dj+1)과 교번 배치될 수도 있다.
이를 보다 상세히 설명하면, 상기 화소들(P1, P2, P3, P4)은 상기 i 번째 화소 행에 배치되고 서로 이웃하는 제1 화소(P1)와 제2 화소(P2), 및 상기 i+1 번째 화소 행에 배치되고 서로 이웃하는 제3 화소(P3)와 제4 화소(P4)을 포함할 수 있다. 상기 제1 화소(P1) 및 상기 제3 화소(P3)는 열 방향으로 서로 이웃하며, 상기 j 번째 화소 열에 배치될 수 있다. 상기 제1 화소(P1) 및 상기 제3 화소(P3)는 상기 j 번째 화소 열에 배치되는 데이터 라인(Dj)에 전기적으로 연결될 수 있다. 또한, 상기 제2 화소(P2) 및 상기 제4 화소(P4)는 열 방향으로 서로 이웃하며, 상기 j+1 번째 화소 열에 배치될 수 있다. 따라서, 상기 제2 화소(P2) 및 상기 제4 화소(P4)는 상기 j+1 번째 화소 열에 배치되는 데이터 라인(Dj+1)에 전기적으로 연결될 수 있다.
상기 i 번째 화소 행에 배치되는 전단 게이트 라인(Gi(a))은 상기 제1 화소(P1)에 전기적으로 연결될 수 있으며, 상기 i 번째 화소 행에 배치되는 후단 게이트 라인들(Gi(b))은 상기 제2 화소(P2)에 전기적으로 연결될 수 있다. 상기 i+1 번째 화소 행에 배치되는 전단 게이트 라인(Gi+1(a))은 상기 제3 화소(P3)에 전기적으로 연결될 수 있으며, 상기 i+1 번째 화소 행에 배치되는 후단 게이트 라인(Gi+1(b))은 상기 제4 화소(P4)에 전기적으로 연결될 수 있다. 즉, 상기 i 번째 화소 행에 배치되는 후단 게이트 라인(Gi(b)) 및 상기 i+1 번째 화소 행에 배치되는 전단 게이트 라인(Gi+1(a))은 서로 인접하여 배치될 수 있다.
또한, 상기 센싱 라인(SL)의 좌측에는 상기 제1 화소(P1)와 상기 제3 화소(P3)가 배치되며, 상기 센싱 라인(SL)의 우측에는 상기 제2 화소(P2)와 상기 제4 화소(P4)가 배치될 수 있다.
상기 i 번째 화소 행의 게이트 라인들(Gi(a), Gi(b)) 중 상기 전단 게이트 라인(Gi(a))에 게이트 신호가 인가되고, 상기 j 번째 화소 열의 데이터 라인(Dj)에 구동 신호가 인가되며, 상기 센싱 라인(SL)에 공통 전압 신호가 인가되면, 상기 제1 화소(P1)는 광을 투과시킬 수 있다.
상기 i 번째 화소 행의 게이트 라인들(Gi(a), Gi(b)) 중 상기 후단 게이트 라인(Gi(b))에 게이트 신호가 인가되고, 상기 j+1 번째 화소 열의 데이터 라인(Dj+1)에 구동 신호가 인가되며, 상기 센싱 라인(SL)에 공통 전압 신호가 인가되면, 상기 제2 화소(P2)는 광을 투과시킬 수 있다.
상기 i+1 번째 화소 행의 게이트 라인들(Gi+1(a), Gi+1(b)) 중 상기 전단 게이트 라인(Gi+1(a))에 게이트 신호가 인가되고, 상기 j 번째 화소 열의 데이터 라인(Dj)에 구동 신호가 인가되며, 상기 센싱 라인(SL)에 공통 전압 신호가 인가되면, 상기 제3 화소(P3)는 광을 투과시킬 수 있다.
상기 i+1 번째 화소 행의 게이트 라인들(Gi+1(a), Gi+1(b)) 중 상기 후단 게이트 라인(Gi+1(b))에 게이트 신호가 인가되고, 상기 j+1 번째 화소 열의 데이터 라인(Dj+1)에 구동 신호가 인가되며, 상기 센싱 라인(SL)에 공통 전압 신호가 인가되면, 상기 제4 화소(P4)는 광을 투과시킬 수 있다.
도 3 내지 도 5는 동일한 행에 배치되고 서로 인접하는 두 화소, 상기 두 화소에 접속하는 게이트 라인들과 데이터 라인들, 및 센싱 라인을 설명하기 위한 평면도들이며, 도 6은 도 3의 I-I' 라인에 따른 단면도이며, 도 7은 도 3의 II-II' 라인에 따른 단면도이며, 도 8은 도 3의 III-III' 라인에 따른 단면도이다.
도 1 내지 도 8을 참조하면, 표시 패널(100)은 제1 기판(110), 상기 제1 기판(110)에 마주하는 제2 기판(120), 및 상기 제1 기판(110)과 상기 제2 기판(120) 사이에 배치되는 복수의 화소들(P1, P2), 예를 들면, 제1 화소(P1) 및 제2 화소(P2)를 포함할 수 있다. 상기 제1 화소(P1) 및 상기 제2 화소(P2)는 동일한 화소 행에 배치될 수 있다.
상기 제1 기판(110)은 베이스 기판(SUB), 및 상기 베이스 기판(SUB) 상에 배치되는 박막 트랜지스터들(TFT1, TFT2)을 포함할 수 있다. 상기 박막 트랜지스터들(TFT1, TFT2)은 상기 제1 화소(P1)에 접속하는 제1 박막 트랜지스터(TFT1), 및 상기 제2 화소(P2)에 접속하는 제2 박막 트랜지스터(TFT2)를 포함할 수 있다.
상기 베이스 기판(SUB)은 절연 물질을 포함하며, 광을 투과시킬 수 있다. 상기 베이스 기판(SUB)은 경성(Rigid) 기판 또는 가요성(Flexible) 기판일 수 있다. 상기 경성 기판은 유리 기판, 석영 기판, 유리 세라믹 기판 및 결정질 유리 기판을 포함할 수 있다. 상기 가요성 기판은 고분자 유기물을 포함하는 필름 기판 및 플라스틱 기판을 포함할 수 있다. 또한, 상기 가요성 기판은 유리 섬유 강화플라스틱(FRP, Fiber glass reinforced plastic)을 포함할 수도 있다.
상기 베이스 기판(SUB)에 채용되는 물질은 제조 공정시 높은 처리 온도에 대해 저항성(또는 내열성)을 갖는 것이 바람직하다.
상기 베이스 기판(SUB) 상에는 복수의 게이트 라인들(Gi-1(b), Gi(a), Gi(b), Gi+1(a)), 및 상기 게이트 라인들(Gi-1(b), Gi(a), Gi(b), Gi+1(a))과 교차하는 복수의 데이터 라인들(Dj, Dj+1)이 배치될 수 있다.
상기 게이트 라인들(Gi-1(b), Gi(a), Gi(b), Gi+1(a))은 동일한 화소 행에 배치되는 전단 게이트 라인들(Gi(a), Gi+1(a)) 및 후단 게이트 라인들(Gi-1(b), Gi(b))을 포함할 수 있다.
상기 제1 박막 트랜지스터(TFT1) 및 상기 제2 박막 트랜지스터(TFT2)는 각각 상기 게이트 라인들(Gi-1(b), Gi(a), Gi(b), Gi+1(a)) 중 하나 및 상기 데이터 라인들(Dj, Dj+1) 중 하나에 접속될 수 있다. 예를 들면, 상기 제1 박막 트랜지스터(TFT1)는 i 번째 화소 행의 전단 게이트 라인(Gi(a)) 및 j 번째 화소 열의 데이터 라인(Dj)에 접속될 수 있다. 상기 제2 박막 트랜지스터(TFT2)는 상기 i 번째 화소 행의 후단 게이트 라인(Gi(b)) 및 j+1 번째 화소 열의 데이터 라인들(Dj+1)에 접속될 수 있다.
서로 인접하는 데이터 라인들(Dj, Dj+1) 사이에는 센싱 라인(SL)이 배치될 수 있다. 예를 들면, 상기 센싱 라인(SL)은 상기 제1 화소(P1) 및 상기 제2 화소(P2) 사이에 배치될 수 있다.
상기 제1 박막 트랜지스터(TFT1)와 상기 제2 박막 트랜지스터(TFT2)는 게이트 전극(GE), 반도체 활성층(SA), 소스 전극(SE) 및 드레인 전극(DE)을 포함할 수 있다.
상기 게이트 전극(GE)은 상기 게이트 라인들(Gi(a), Gi(b)) 중 하나에 접속될 수 있다. 예를 들면, 상기 제1 박막 트랜지스터(TFT1)의 상기 게이트 전극(GE)은 상기 i 번째 화소 행의 전단 게이트 라인들(Gi(a))에 접속할 수 있으며, 상기 제2 박막 트랜지스터(TFT2)의 상기 게이트 전극(GE)은 상기 i 번째 화소 행의 후단 게이트 라인(Gi(b))에 접속할 수 있다. 상기 게이트 전극(GE)은 상기 게이트 라인들(Gi-1(b), Gi(a), Gi(b), Gi+1(a))과 동일한 층, 예를 들면, 상기 베이스 기판(SUB) 상에 배치될 수 있다.
상기 게이트 라인들(Gi-1(b), Gi(a), Gi(b), Gi+1(a)) 및 상기 게이트 전극(GE) 상에는 게이트 절연막(GI)이 배치될 수 있다. 상기 게이트 절연막(GI)은 상기 게이트 전극(GE) 및 상기 반도체 활성층(SA)을 절연시킬 수 있다. 즉, 상기 게이트 절연막(GI)은 상기 게이트 전극(GE)과 상기 반도체 활성층(SA) 사이에 배치될 수 있다. 상기 게이트 절연막(GI)은 실리콘 산화물 및 실리콘 질화물 중 적어도 하나를 포함할 수 있다. 예를 들면, 상기 게이트 절연막(GI)은 상기 실리콘 산화물을 포함하는 절연막 및 상기 실리콘 질화물을 포함하는 절연막이 적층된 구조를 가질 수 있다.
상기 반도체 활성층(SA)은 상기 게이트 절연막(GI) 상에 배치될 수 있다. 상기 반도체 활성층(SA)의 적어도 일부는 상기 게이트 전극(GE)과 중첩할 수 있다. 상기 반도체 활성층(SA)은 비정질 실리콘(a-Si), 다결정 실리콘(p-Si) 및 산화물 반도체 물질 중 하나를 포함할 수 있다. 또한, 상기 반도체 활성층(SA)에서, 상기 소스 전극(SE) 및 상기 드레인 전극(DE)과 접속하는 영역은 불순물이 도핑 또는 주입되는 소스 영역 및 드레인 영역일 수 있다. 상기 소스 영역 및 상기 드레인 영역 사이의 영역은 채널 영역일 수 있다.
상기 소스 전극(SE)의 일단은 상기 반도체 활성층(SA)의 일단에 접속할 수 있으며, 상기 소스 전극(SE)의 타단은 데이터 라인들(Dj, Dj+1) 중 하나에 접속할 수 있다. 예를 들면, 상기 제1 박막 트랜지스터(TFT1)의 상기 소스 전극(SE)은 상기 j 번째 화소 열의 데이터 라인(Dj)에 접속할 수 있으며, 상기 제2 박막 트랜지스터(TFT2)의 상기 소스 전극(SE)은 상기 j+1 번째 화소 열의 데이터 라인(Dj+1)에 접속할 수 있다.
상기 드레인 전극(DE)은 상기 반도체 활성층(SA)의 타단에 접속하며, 상기 소스 전극(SE)과 이격되어 배치될 수 있다.
상기 데이터 라인들(Dj, Dj+1) 및 상기 센싱 라인(SL)은 상기 반도체 활성층(SA)과 동일한 물질을 포함하는 반도체 물질층(SCL), 및 상기 반도체 물질층(SCL) 상에 배치되는 도전층(CL)을 포함할 수 있다. 상기 도전층(CL)은 상기 소스 전극(SE) 및 상기 드레인 전극(DE)과 동일한 물질을 포함할 수 있다.
한편, 상기에서는 상기 박막 트랜지스터(TFT)로 상기 게이트 전극(GE)이 상기 반도체 활성층(SCL) 하부에 위치하는 바텀 게이트 구조의 박막 트랜지스터를 예로서 설명하였으나, 이에 한정되는 것은 아니다. 예를 들면, 상기 박막 트랜지스터(TFT)는 상기 게이트 전극(GE)이 상기 반도체 활성층(SCL) 상부에 위치하는 탑 게이트 구조의 박막 트랜지스터일 수도 있다.
상기 박막 트랜지스터들(TFT)이 배치된 상기 베이스 기판(SUB) 상에는 제1 보호막(PSV1)이 배치될 수 있다. 상기 제1 보호막(PSV1)은 상기 박막 트랜지스터들(TFT)을 커버할 수 있다. 상기 제1 보호막(PSV1)은 실리콘 산화물 및 실리콘 질화물 중 적어도 하나를 포함할 수 있다.
상기 제1 보호막(PSV1) 상에는 컬러 필터(CF)가 배치될 수 있다. 상기 컬러 필터(CF)는 유기 절연 물질을 포함하는 유기 용매, 및 상기 유기 용매에 분산되어 색상을 구현하는 염료 또는 안료를 포함할 수 있다. 따라서, 상기 컬러 필터(CF)는 외부에서 제공되는 광을 투과 또는 반사시켜 색상을 구현할 수 있다. 상기 컬러 필터(CF)는 적색, 녹색, 청색, 시안, 마젠타, 및 황색 중 하나의 색상을 가질 수 있다.
상기 컬러 필터(CF) 상에는 제2 보호막(PSV2)이 배치될 수 있다. 상기 제2 보호막(PSV2)은 상기 제1 보호막(PSV1)과 동일한 물질을 포함할 수 있다. 즉, 상기 제2 보호막(PSV2)은 실리콘 산화물 및 실리콘 질화물 중 적어도 하나를 포함할 수 있다.
상기 제2 보호막(PSV2) 상에는 상기 화소들(P1, P2)이 배치될 수 있다. 상기 화소들(P1, P2)은 상기 제2 보호막(PSV2) 상에 배치되는 제1 전극(CE), 상기 제1 전극(CE) 상에 배치되는 전극 절연막(PSV3), 상기 전극 절연막(PSV3) 상에 배치되고 콘택 홀을 통하여 상기 드레인 전극(DE)에 접속되는 제2 전극(PE), 및 상기 제2 전극(PE)과 상기 제2 전극(PE)에 의해 발생하는 전계에 의해 광을 투과시키거나 광을 차단할 수 있는 광학층(LC)을 포함할 수 있다. 상기 광학층(LC)은 복수의 액정 분자들을 포함하는 액정층일 수 있다.
상기 제1 전극(CE)은 투명 도전성 산화물을 포함할 수 있다. 예를 들면, 상기 제1 전극(CE)은 ITO(Indium Tin Oxide) 및 IZO(Indium Zinc Oxide) 중 하나를 포함할 수 있다.
또한, 상기 제1 전극(CE)은 복수의 화소 영역들을 커버하도록 패터닝된 전극 패턴들을 포함할 수 있다. 상기 제1 전극(CE)의 상기 전극 패턴들은 콘택 홀을 통하여 상기 센싱 라인(SL)과 접속될 수 있다.
상기 제1 전극(CE)의 상기 전극 패턴들은 상기 센싱 라인(SL)을 통하여 공통 전압 신호를 인가받을 수 있다. 따라서, 상기 제1 전극(CE)은 상기 제2 전극(PE)과 함께 전계를 형성하여 상기 액정 분자들을 구동시키는 공통 전극으로 동작할 수 있다.
상기 제1 전극(CE)의 상기 전극 패턴들은 상기 센싱 라인(SL)을 통하여 터치 스캔 신호를 인가받을 수 있다. 따라서, 상기 센싱 라인(SL)을 통하여 터치 스캔 신호가 인가되면, 상기 제1 전극(CE)은 사용자의 터치 위치를 감지하는 센싱 전극으로 동작할 수 있다. 상기 전극 패턴들은 도 1에 도시된 터치 스크린의 센싱 전극들(TSE)으로 동작할 수 있다.
상기 전극 절연막(PSV3)은 상기 제1 보호막(PSV1)과 동일한 물질을 포함할 수 있다. 예를 들면, 상기 전극 절연막(PSV3)은 실리콘 산화물 및 실리콘 질화물 중 적어도 하나를 포함할 수 있다.
상기 제2 전극(PE)은 상기 박막 트랜지스터들(TFT)을 통하여 구동 신호가 인가되면, 상기 제1 전극(CE)과 함께 전계를 형성하여 상기 액정 분자들을 구동시키는 화소 전극으로 동작할 수 있다. 상기 제2 전극(PE)은 상기 제1 전극(CE)과 동일한 물질을 포함할 수 있다.
상기 제2 전극(PE)은 도 3에 도시된 바와 같이, 서로 평행하고 서로 이격되어 배치되는 복수의 가지부들(PE1), 및 상기 가지부들(PE1)의 양단을 연결하는 연결부들(PE2)을 포함할 수 있다. 상기 연결부들(PE2) 중 하나는 상기 박막 트랜지스터(TFT)에 접속할 수 있다.
또한, 상기 제2 전극(PE)은 도 4 및 도 5에 도시된 바와 같이, 가상의 기준선의 양측에 배치되는 제1 전극부(PEP1) 및 제2 전극부(PEP2)을 포함할 수 있다. 상기 제1 전극부(PEP1) 및 상기 제2 전극부(PEP2)는 복수의 가지부들(PE1), 및 상기 가지부들(PE1)의 적어도 일단을 연결하는 연결부(PE2)을 포함할 수 있다.
상기 제1 전극부(PEP1)의 상기 가지부들(PE1) 및 상기 제2 전극부(PEP2)의 가지부들(PE1)은 상기 기준선에 경사진 방향으로 연장될 수 있다. 예를 들면, 상기 제1 전극부(PEP1)의 상기 가지부들(PE1) 및 상기 제2 전극부(PEP2)의 가지부들(PE1)은 상기 기준선을 기준으로 대칭인 방향으로 연장될 수 있다.
도 4에 도시된 바와 같이, 상기 제1 전극부(PEP1)의 상기 가지부들(PE1) 및 상기 제2 전극부(PEP2)의 상기 가지부들(PE1)은 서로 분리될 수도 있다.
도 5에 도시된 바와 같이, 상기 제1 전극부(PEP1)의 상기 가지부들(PE1) 및 상기 제2 전극부(PEP2)의 가지부들(PE1)은 서로 연결될 수도 있다. 또한, 상기 제2 전극(PE)의 상기 제1 전극부(PEP1) 및 상기 제2 전극부(PEP2)는 상기 기준선을 기준으로 경사진 형상을 가질 수 있다. 이 경우, 상기 데이터 라인들(Dj, Dj+1) 및 상기 센싱 라인(SL)은 상기 제1 전극부(PEP1) 및 상기 제2 전극부(PEP2)가 경사진 형상에 대응하여 꺽인 형상을 가질 수 있다.
예를 들면, 상기 데이터 라인들(Dj, Dj+1) 및 상기 센싱 라인(SL)은 상기 제1 전극부(PEP1)에 대응하여 경사진 제1 경사부(IP1), 상기 제2 전극부(PEP2)에 대응하여 경사진 제2 경사부(IP2), 및 상기 제1 경사부(IP1)와 상기 제2 경사부(IP2)를 제외한 평탄부(FP)를 구비할 수 있다.
상기 제2 기판(120)은 제1 기판(110)에 마주하는 대향 기판일 수 있으며, 실런트를 통하여 상기 제1 기판(110)과 합착될 수 있다. 상기 제2 기판(120)은 상기 제1 기판(110)과 동일한 물질을 포함할 수 있다.
상기와 같은 표시 장치는 상기 제1 전극(CE)이 터치 스크린의 센싱 전극 역할을 수행할 수 있다. 따라서, 상기 표시 패널(100)의 표면에 부착된 터치 스크린을 구비하는 표시 장치에 비하여, 상기 표시 장치의 두께가 감소할 수 있다.
이하, 도 9 내지 도 14를 통하여 본 발명의 다른 실시예들을 설명한다. 도 9 내지 도 14에 있어서, 도 1 내지 도 8에 도시된 구성 요소와 동일한 구성 요소는 동일한 참조번호를 부여하고, 그에 대하여 간략히 설명한다. 또한, 도 9 내지 도 14에서는 중복된 설명을 피하기 위하여 도 1 내지 도 8과 다른 점을 위주로 설명한다.
도 9는 본 발명의 다른 실시예에 따른 표시 장치를 설명하기 위한 일부 평면도이며, 도 10은 도 9의 IV-IV' 라인에 따른 단면도이다.
도 1, 도 2, 도 9 및 도 10을 참조하면, 표시 패널(100)은 제1 기판(110), 상기 제1 기판(110)에 마주하는 제2 기판(120), 및 상기 제1 기판(110)과 상기 제2 기판(120) 사이에 배치되는 복수의 화소들(P1, P2), 예를 들면, 제1 화소(P1) 및 제2 화소(P2)를 포함할 수 있다. 상기 제1 화소(P1) 및 상기 제2 화소(P2)는 동일한 화소 행에 배치될 수 있다.
상기 제1 기판(110)은 베이스 기판(SUB), 및 상기 베이스 기판(SUB) 상에 배치되는 박막 트랜지스터들(TFT)을 포함할 수 있다. 상기 박막 트랜지스터들(TFT)은 상기 제1 화소(P1)에 접속하는 제1 박막 트랜지스터(TFT1), 및 상기 제2 화소(P2)에 접속하는 제2 박막 트랜지스터(TFT2)를 포함할 수 있다.
또한, 상기 베이스 기판(SUB) 상에는 복수의 게이트 라인들(Gi-1(b), Gi(a), Gi(b), Gi+1(a)), 및 상기 게이트 라인들(Gi-1(b), Gi(a), Gi(b), Gi+1(a))과 교차하는 복수의 데이터 라인들(Dj, Dj+1)이 배치될 수 있다.
상기 게이트 라인들(Gi-1(b), Gi(a), Gi(b), Gi+1(a))은 동일한 화소 행에 배치되는 전단 게이트 라인들(Gi(a), Gi+1(a)) 및 후단 게이트 라인들(Gi-1(b), Gi(b))을 포함할 수 있다.
상기 제1 박막 트랜지스터(TFT1) 및 상기 제2 박막 트랜지스터(TFT2)는 각각 상기 게이트 라인들(Gi-1(b), Gi(a), Gi(b), Gi+1(a)) 중 하나 및 상기 데이터 라인들(Dj, Dj+1) 중 하나에 접속될 수 있다. 예를 들면, 상기 제1 박막 트랜지스터(TFT1)는 i 번째 화소 행의 전단 게이트 라인(Gi(a)) 및 j 번째 화소 열의 데이터 라인(Dj)에 접속될 수 있다. 상기 제2 박막 트랜지스터(TFT2)는 상기 i 번째 화소 행의 후단 게이트 라인(Gi(b)) 및 j+1 번째 화소 열의 데이터 라인들(Dj+1)에 접속될 수 있다.
또한, 상기 i 번째 화소 행의 후단 게이트 라인(Gi(b)) 및 i+1 번째 화소 행의 전단 게이트 라인(Gi+1(a)) 사이에는 센싱 라인(SL)이 배치될 수 있다. 상기 센싱 라인(SL)은 상기 게이트 라인들(Gi-1(b), Gi(a), Gi(b), Gi+1(a))과 평행할 수 있다. 상기 센싱 라인(SL)은 상기 게이트 라인들(Gi-1(b), Gi(a), Gi(b), Gi+1(a))과 동일한 층, 예를 들면, 베이스 기판(SUB) 상에 배치될 수 있다.
서로 인접하는 데이터 라인들(Dj, Dj+1) 사이에는 상기 제1 화소(P1) 및 상기 제2 화소(P2)가 배치될 수 있다.
상기 화소들(P1, P2)은 제1 전극(CE), 상기 제1 전극(CE) 상에 배치되는 전극 절연막(PSV3), 상기 전극 절연막(PSV3) 상에 배치되고 콘택 홀을 통하여 상기 드레인 전극(DE)에 접속되는 제2 전극(PE), 및 상기 제2 전극(PE)과 상기 제2 전극(PE)에 의해 발생하는 전계에 의해 광을 투과시키거나 광을 차단할 수 있는 광학층(LC)을 포함할 수 있다.
상기 제1 전극(CE)은 콘택 홀을 통하여 상기 센싱 라인(SL)과 접속될 수 있다. 상기 제1 전극(CE)은 상기 센싱 라인(SL)을 통하여 공통 전압 신호를 인가받을 수 있다. 따라서, 상기 제1 전극(CE)은 상기 제2 전극(PE)과 함께 전계를 형성하여 상기 액정 분자들을 구동시키는 공통 전극으로 동작할 수 있다.
또한, 상기 제1 전극(CE)은 상기 센싱 라인(SL)을 통하여 터치 스캔 신호를 인가받을 수 있다. 따라서, 상기 센싱 라인(SL)을 통하여 터치 스캔 신호가 인가되면, 상기 제1 전극(CE)은 사용자의 터치 위치를 감지하는 센싱 전극으로 동작할 수 있다.
도 11은 본 발명의 또 다른 실시예에 따른 표시 장치를 설명하기 위한 일부 평면도이며, 도 12는 도 11의 V-V' 라인에 따른 단면도이다.
도 1, 도 2, 도 11 및 도 12를 참조하면, 표시 패널(100)은 제1 기판(110), 상기 제1 기판(110)에 마주하는 제2 기판(120), 및 상기 제1 기판(110)과 상기 제2 기판(120) 사이에 배치되는 복수의 화소들(P1, P2), 예를 들면, 제1 화소(P1) 및 제2 화소(P2)를 포함할 수 있다. 상기 제1 화소(P1) 및 상기 제2 화소(P2)는 동일한 화소 행에 배치될 수 있다.
상기 제1 기판(110)은 베이스 기판(SUB), 및 상기 베이스 기판(SUB) 상에 배치되는 박막 트랜지스터들(TFT)을 포함할 수 있다. 상기 박막 트랜지스터들(TFT)은 상기 제1 화소(P1)에 접속하는 제1 박막 트랜지스터(TFT1), 및 상기 제2 화소(P2)에 접속하는 제2 박막 트랜지스터(TFT2)를 포함할 수 있다.
상기 베이스 기판(SUB) 상에는 복수의 게이트 라인들(Gi-1(b), Gi(a), Gi(b), Gi+1(a)), 및 상기 게이트 라인들(Gi-1(b), Gi(a), Gi(b), Gi+1(a))과 교차하는 복수의 데이터 라인들(Dj, Dj+1)이 배치될 수 있다.
상기 게이트 라인들(Gi-1(b), Gi(a), Gi(b), Gi+1(a))은 동일한 화소 행에 배치되는 전단 게이트 라인들(Gi(a), Gi+1(a)) 및 후단 게이트 라인들(Gi-1(b), Gi(b))을 포함할 수 있다.
상기 제1 박막 트랜지스터(TFT1) 및 상기 제2 박막 트랜지스터(TFT2)는 각각 상기 게이트 라인들(Gi-1(b), Gi(a), Gi(b), Gi+1(a)) 중 하나 및 상기 데이터 라인들(Dj, Dj+1) 중 하나에 접속될 수 있다. 예를 들면, 상기 제1 박막 트랜지스터(TFT1)는 i 번째 화소 행의 전단 게이트 라인(Gi(a)) 및 j 번째 화소 열의 데이터 라인(Dj)에 접속될 수 있다. 상기 제2 박막 트랜지스터(TFT2)는 상기 i 번째 화소 행의 후단 게이트 라인(Gi(b)) 및 j+1 번째 화소 열의 데이터 라인(Dj+1)에 접속될 수 있다.
서로 인접하는 데이터 라인들(Dj, Dj+1) 사이에는 상기 제1 화소(P1) 및 상기 제2 화소(P2)가 배치될 수 있다.
상기 센싱 라인들(SL)은 제1 센싱 라인(SL1) 및 제2 센싱 라인(SL2)을 포함할 수 있다. 상기 제1 센싱 라인(SL1) 및 상기 제2 센싱 라인(SL2)은 전기적으로 접속될 수 있다.
상기 제1 센싱 라인(SL1)은 상기 i 화소 행의 후단 게이트 라인(Gi(b)) 및 상기 i+1 번째 화소 행의 전단 게이트 라인(Gi+1(a)) 사이에 배치될 수 있다. 상기 제1 센싱 라인(SL1)은 상기 게이트 라인들(Gi-1(b), Gi(a), Gi(b), Gi+1(a))과 평행할 수 있다. 상기 제1 센싱 라인(SL1)은 상기 게이트 라인들(Gi-1(b), Gi(a), Gi(b), Gi+1(a))과 동일한 층, 예를 들면, 베이스 기판(SUB) 상에 배치될 수 있다.
상기 제2 센싱 라인(SL2)은 서로 인접하는 데이터 라인들(Dj, Dj+1) 사이에 배치될 수 있다. 예를 들면, 상기 제2 센싱 라인(SL2)은 상기 제1 화소(P1) 및 상기 제2 화소(P2) 사이에 배치될 수 있다.
상기 화소들(P1, P2)은 제1 전극(CE), 상기 제1 전극(CE) 상에 배치되는 전극 절연막(PSV3) 상기 전극 절연막(PSV3) 상에 배치되고 콘택 홀을 통하여 상기 드레인 전극(DE)에 접속되는 제2 전극(PE), 및 상기 제2 전극(PE)과 상기 제2 전극(PE)에 의해 발생하는 전계에 의해 광을 투과시키거나 광을 차단할 수 있는 광학층(LC)을 포함할 수 있다.
상기 제1 전극(CE)은 콘택 홀을 통하여 상기 센싱 라인(SL)과 접속될 수 있다. 상기 제1 전극(CE)은 상기 센싱 라인(SL), 예를 들면, 상기 제2 센싱 라인(SL2)을 통하여 공통 전압 신호를 인가받을 수 있다. 따라서, 상기 제2 센싱 라인(SL2)을 통하여 공통 전압 신호가 인가되면, 상기 제1 전극(CE)은 상기 제2 전극(PE)과 함께 전계를 형성하여 상기 액정 분자들을 구동시키는 공통 전극으로 동작할 수 있다.
또한, 상기 제1 전극(CE)은 상기 센싱 라인(SL), 예를 들면, 상기 제1 센싱 라인(SL1)을 통하여 터치 스캔 신호를 인가받을 수 있다. 따라서, 상기 센싱 라인(SL)을 통하여 터치 스캔 신호가 인가되면, 상기 제1 전극(CE)은 사용자의 터치 위치를 감지하는 센싱 전극으로 동작할 수 있다.
도 13은 본 발명의 또 다른 실시예에 따른 표시 장치의 일부 센싱 전극들을 설명하기 위한 평면도이며, 도 14는 도 13의 EA 영역의 확대도이다.
도 1, 도 2, 도 13 및 도 14를 참조하면, 표시 패널(100)은 제1 기판, 제2 기판, 및 상기 제1 기판과 상기 제2 기판 사이에 배치된 복수의 화소들(P1, P2)을 포함할 수 있다. 상기 제1 기판 및 상기 제2 기판 중 하나는 복수의 게이트 라인들(Gi-1(b), Gi(a), Gi(b), Gi+1(a)), 상기 게이트 라인들(Gi-1(b), Gi(a), Gi(b), Gi+1(a))과 교차하는 복수의 데이터 라인들(Dj, Dj+1), 및 상기 게이트 라인들(Gi-1(b), Gi(a), Gi(b), Gi+1(a))과 상기 데이터 라인들(Dj, Dj+1)에 접속하는 복수의 박막 트랜지스터들(TFT1, TFT2)을 포함할 수 있다. 각 화소(P1, P2)는 상기 박막 트랜지스터들(TFT1, TFT2) 중 하나에 접속할 수 있다.
상기 화소들(P1, P2)은 제1 전극, 제2 전극(PE), 및 상기 제1 전극과 상기 제2 전극(PE)이 형성하는 전계에 의해 광을 투과시키는 액정층을 포함할 수 있다.
상기 제1 전극 및 상기 제2 전극(PE) 중 하나, 예를 들면, 상기 제1 전극은 상기 제2 전극(PE)과 함께 전계를 형성하기 위하여 공통 전압 신호를 인가받을 수 있다. 또한, 상기 제1 전극은 복수의 화소 영역들을 커버하도록 패터닝된 전극 패턴들을 포함할 수 있다. 여기서, 상기 화소 영역들은 상기 화소들이 각각 배치되는 영역일 수 있다. 또한, 상기 전극 패턴들은 상기 터치 스크린의 센싱 전극들(TSE)일 수 있다.
상기 센싱 전극들(TSE)은 다각형, 예를 들면, 사각형 형상을 가질 수 있다. 또한, 상기 센싱 전극들(TSE)은 센싱 라인들(SL)을 통하여 상기 터치 구동부(200)에 접속될 수 있다. 따라서, 상기 센싱 전극들(TSE)은 상기 센싱 라인들(SL)을 통하여 터치 스캔 신호가 인가되면, 사용자의 터치 위치를 감지할 수 있다.
상기 제1 전극 및 상기 제2 전극(PE) 중 다른 하나, 예를 들면, 상기 제2 전극(PE)은 상기 박막 트랜지스터(TFT1, TFT2)에 접속하여, 구동 신호를 인가받을 수 있다.
상기 제2 전극(PE)은 가상의 기준선의 양측에 배치되는 제1 전극부(PEP1) 및 제2 전극부(PEP2)을 포함할 수 있다. 상기 제1 전극부(PEP1) 및 상기 제2 전극부(PEP2)는 복수의 가지부들(PE1), 및 상기 가지부들(PE1)의 적어도 일단을 연결하는 연결부들(PE2)을 포함할 수 있다.
상기 제1 전극부(PEP1)의 상기 가지부들(PE1) 및 상기 제2 전극부(PEP2)의 가지부들(PE1)은 상기 기준선에 경사진 방향으로 연장될 수 있다. 예를 들면, 상기 제1 전극부(PEP1)의 상기 가지부들(PE1) 및 상기 제2 전극부(PEP2)의 가지부들(PE1)은 상기 기준선을 기준으로 대칭인 방향으로 연장될 수 있다.
도 5에 도시된 바와 같이, 상기 제1 전극부(PEP1)의 상기 가지부들(PE1) 및 상기 제2 전극부(PEP2)의 가지부들(PE1)은 서로 연결될 수도 있다. 또한, 상기 제2 전극(PE)의 상기 제1 전극부(PEP1) 및 상기 제2 전극부(PEP2)는 상기 기준선을 기준으로 경사진 형상을 가질 수 있다. 이 경우, 상기 데이터 라인들(Dj, Dj+1) 및 상기 센싱 라인(SL)은 상기 제1 전극부(PEP1) 및 상기 제2 전극부(PEP2)가 경사진 형상에 대응하여 꺽인 형상을 가질 수 있다.
예를 들면, 상기 데이터 라인들(Dj, Dj+1) 및 상기 센싱 라인(SL)은 상기 제1 전극부(PEP1)에 대응하는 제1 경사부(IP1), 상기 제2 전극부(PEP2)에 대응하는 제2 경사부(IP2), 및 상기 제1 경사부(IP1) 및 상기 제2 경사부(IP2)를 제외한 영역은 평탄부(FP)를 구비할 수 있다.
한편, 상기 센싱 전극들(TSE)의 변들 중 적어도 일변, 예를 들면, 상기 데이터 라인들(Dj, Dj+1)에 대응하는 변들은 지그 재그 형상을 가질 수 있다. 상기 데이터 라인들(Dj, Dj+1)에 대응하는 상기 변들의 상기 제1 경사부(IP1)에 대응하는 영역은 상기 제1 경사부(IP1)에 평행할 수 있다. 상기 데이터 라인들(Dj, Dj+1)에 대응하는 상기 변들의 상기 제2 경사부(IP2)에 대응하는 영역은 상기 제2 경사부(IP2)에 평행할 수 있다. 상기 데이터 라인들(Dj, Dj+1)에 대응하는 상기 변들의 상기 평탄부(FP)에 대응하는 영역은 상기 평탄부(FP)에 평행할 수 있다.
또한, 상기 데이터 라인들(Dj, Dj+1)에 대응하는 상기 변들은 상기 데이터 라인들(Dj, Dj+1)과 중첩할 수 있다. 따라서, 서로 이웃하는 상기 센싱 전극들(TSE) 사이의 거리는 데이터 라인들(Dj, Dj+1)의 폭 이하일 수 있다. 상기 센싱 전극들(TSE)의 상기 데이터 라인들(Dj, Dj+1)에 대응하는 상기 변들은 상기 데이터 라인들(Dj, Dj+1)과 중첩하면, 상기 센싱 전극들(TSE)이 커버하지 못하는 영역에서 빛 샘 현상이 발생하는 것을 방지할 수 있다.
이상의 상세한 설명은 본 발명을 예시하고 설명하는 것이다. 또한, 전술한 내용은 본 발명의 바람직한 실시 형태를 나타내고 설명하는 것에 불과하며, 전술한 바와 같이 본 발명은 다양한 다른 조합, 변경 및 환경에서 사용할 수 있으며, 본 명세서에 개시된 발명의 개념의 범위, 저술한 개시 내용과 균등한 범위 및/또는 당업계의 기술 또는 지식의 범위 내에서 변경 또는 수정이 가능하다. 따라서, 이상의 발명의 상세한 설명은 개시된 실시 상태로 본 발명을 제한하려는 의도가 아니다. 또한, 첨부된 청구범위는 다른 실시 상태도 포함하는 것으로 해석되어야 한다.
100 표시 패널 110: 제1 기판
120: 제2 기판 TSE: 센싱 전극
TFT: 박막 트랜지스터 GE: 게이트 전극
Gi-1(b), Gi(a), Gi(b), Gi+1(a), Gi+1(b): 게이트 라인
SL: 센싱 라인 SCL: 반도체층
SE: 소스 전극 DE: 드레인 전극
Dj, Dj+1: 데이터 라인 GI: 게이트 절연막
PSV1: 제1 보호막 PSV2: 제2 보호막
CF: 컬러 필터 PSV3: 전극 절연막
P1, P2, P3, P4: 화소 CE: 제1 전극
PE: 제2 전극 LC: 광학층
200: 터치 구동부 210: 스위칭부

Claims (37)

  1. 서로 평행하게 배치되는 복수의 게이트 라인들;
    상기 게이트 라인들과 교차하는 복수의 데이터 라인들;
    상기 게이트 라인들 중 하나와 상기 데이터 라인들 중 하나에 각각 접속하는 복수의 박막 트랜지스터들;
    상기 박막트랜지스터들 상에 배치되어 상기 박막트랜지스터들을 커버하는 보호층;
    상기 보호층 상에 직접 배치된 컬러 필터;
    상기 컬러 필터 상에 배치되며 상기 컬러 필터를 커버하는 절연층;
    상기 절연층 상에 배치된 제1 전극, 상기 제1 전극과 절연되고 상기 박막 트랜지스터 중 하나에 접속되는 제2 전극, 및 상기 제1 전극과 상기 제2 전극에 의해 형성되는 전계에 의해 광을 투과 또는 차단시킬 수 있는 광학층을 구비하고, 상기 게이트 라인들에 평행한 복수의 화소 행들 및 상기 데이터 라인들에 평행한 복수의 화소 열들을 포함하는 매트릭스 형태로 배열되는 복수의 화소들; 및
    상기 제1 전극에 접속하며 상기 컬러 필터 하부에 배치되는 복수의 센싱 라인들을 포함하며,
    상기 게이트 라인들은 상기 화소 행들의 전후에 배치되는 전단 게이트 라인들 및 후단 게이트 라인들을 포함하고, 서로 인접하는 화소 행들 사이에는 전 화소 행의 후단 게이트 라인 및 후 화소 행의 전단 게이트 라인이 배치되며,
    서로 인접하는 데이터 라인들 사이에는 두 개의 화소 열이 배치되고,
    상기 제1 전극은 상기 화소들이 배치되는 영역들 중 복수의 영역들을 커버하는 센싱 전극들을 포함하고,
    상기 센싱 전극들은 상기 데이터 라인들 중 하나의 데이터 라인을 사이에 두고 이격되게 배치되는 서로 이웃한 센싱 전극들을 포함하고,
    상기 서로 이웃한 센싱 전극들 각각은 상기 하나의 데이터 라인과 중첩하는 적어도 하나의 변을 포함하며,
    상기 서로 이웃한 센싱 전극들 사이의 거리는 상기 하나의 데이터 라인의 폭 이하인 표시 장치.
  2. 제1 항에 있어서,
    상기 센싱 라인들은 상기 데이터 라인들과 상기 게이트 라인들 중 적어도 하나와 평행한 표시 장치.
  3. 제2 항에 있어서,
    상기 센싱 라인들은 상기 데이터 라인들에 평행하고, 상기 서로 인접하는 데이터 라인들 사이의 두 개의 화소 열 사이에 배치되는 표시 장치.
  4. 제3 항에 있어서,
    상기 센싱 라인들은 상기 데이터 라인들과 교번 배치되는 표시 장치.
  5. 제2 항에 있어서,
    상기 센싱 라인들은 상기 게이트 라인들에 평행한 표시 장치.
  6. 제5 항에 있어서,
    상기 센싱 라인들은 서로 인접하는 화소 행들 사이의 상기 전 화소 행의 후단 게이트 라인 및 상기 후 화소 행의 전단 게이트 라인 사이에 배치되는 표시 장치.
  7. 제2 항에 있어서,
    상기 센싱 라인들은 상기 게이트 라인들에 평행한 제1 센싱 라인, 및 상기 제1 센싱 라인에 접속하고 상기 데이터 라인들에 평행한 제2 센싱 라인을 포함하는 표시 장치.
  8. 제7 항에 있어서,
    상기 제1 센싱 라인은 서로 인접하는 화소 행들 사이의 전 화소 행의 후단 게이트 라인 및 후 화소 행의 전단 게이트 라인 사이에 배치되는 표시 장치.
  9. 제7 항에 있어서,
    상기 제2 센싱 라인들은 상기 데이터 라인들과 동일한 층 상에 배치되고, 상기 서로 인접하는 데이터 라인들 사이의 두 개의 화소 열 사이에 배치되는 표시 장치.
  10. 제3 항에 있어서,
    상기 제2 전극은 서로 이격되어 배치되는 복수의 가지부들, 및 상기 가지부들의 양단을 연결하는 연결부들을 포함하는 표시 장치.
  11. 제3 항에 있어서,
    상기 제2 전극은 가상의 기준선의 양측에 배치되는 제1 전극부 및 제2 전극부를 포함하고,
    상기 제1 전극부 및 상기 제2 전극부는 복수의 가지부들 및 상기 가지부들의 적어도 일단을 연결하는 연결부를 포함하는 표시 장치.
  12. 제11 항에 있어서,
    상기 제1 전극부의 상기 가지부들 및 상기 제2 전극부의 상기 가지부들은 상기 기준선에 경사진 방향으로 연장되는 표시 장치.
  13. 제12 항에 있어서,
    상기 제1 전극부 및 상기 제2 전극부는 상기 기준선을 기준으로 경사진 형상을 가지는 표시 장치.
  14. 제13 항에 있어서,
    상기 데이터 라인들 및 상기 센싱 라인들은 상기 제1 전극부에 대응하여 경사진 제1 경사부, 및 상기 제2 전극부에 대응하여 경사진 제2 경사부를 포함하는 표시 장치.
  15. 제14 항에 있어서,
    상기 데이터 라인들 및 상기 센싱 라인들은 상기 제1 경사부와 상기 제2 경사부를 제외한 직선부를 더 포함하는 표시 장치.
  16. 삭제
  17. 제14 항에 있어서,
    상기 센싱 전극들의 변들 중 상기 데이터 라인에 대응하는 변들의 상기 제1 경사부에 대응하는 영역은 상기 제1 경사부에 평행하고, 상기 제2 경사부에 대응하는 영역은 상기 제2 경사부에 평행한 표시 장치.
  18. 제17 항에 있어서,
    상기 데이터 라인들 및 상기 센싱 라인들은 상기 제1 경사부와 상기 제2 경사부를 제외한 직선부를 더 포함하고,
    상기 센싱 전극들의 변들 중 상기 데이터 라인에 대응하는 변들의 상기 직선부에 대응하는 영역은 상기 직선부에 평행한 표시 장치.
  19. 삭제
  20. 삭제
  21. 베이스 기판, 상기 베이스 기판 상에 배치되는 복수의 게이트 라인들, 상기 게이트 라인들과 교차하는 복수의 데이터 라인들, 상기 게이트 라인들과 상기 데이터 라인들 중 적어도 하나와 동일한 층 상에 배치되는 복수의 센싱 라인들, 및 상기 게이트 라인들 중 하나와 상기 데이터 라인들 중 하나에 각각 접속하는 복수의 박막 트랜지스터들을 포함하는 제1 기판;
    상기 제1 기판에 마주하는 제2 기판; 및
    상기 게이트 라인들에 평행한 복수의 화소 행 및 상기 데이터 라인들에 평행한 복수의 화소 열을 포함하는 매트릭스 형태로 배열되고, 상기 제1 기판과 상기 제2 기판 사이에 배치되는 복수의 화소들을 포함하며,
    상기 화소들은
    상기 박막트랜지스터들 상에 배치되어 상기 박막트랜지스터들을 커버하는 보호층;
    상기 보호층 상에 직접 배치된 컬러 필터;
    상기 컬러 필터 상에 배치되며 상기 컬러 필터를 커버하는 절연층;
    상기 절연층 상에 배치되며 상기 센싱 라인과 접속하는 제1 전극;
    상기 제1 전극 상에 배치되는 전극 절연막;
    상기 전극 절연막 상에 배치되고 상기 박막 트랜지스터 중 하나에 접속되는 제2 전극; 및
    상기 제1 전극과 상기 제2 전극에 의해 형성되는 전계에 의해 광을 투과 또는 차단시킬 수 있는 광학층을 구비하며,
    상기 게이트 라인들은 상기 화소 행들의 전후에 배치되는 전단 게이트 라인들 및 후단 게이트 라인들을 포함하고, 서로 인접하는 화소 행들 사이에는 전 화소 행의 후단 게이트 라인 및 후 화소 행의 전단 게이트 라인이 배치되며,
    서로 인접하는 데이터 라인들 사이에는 두 개의 화소열이 배치되고,
    상기 복수의 센싱 라인들은 상기 컬러 필터 하부에 배치되고,
    상기 제1 전극은 상기 화소들이 배치되는 영역들 중 복수의 영역들을 커버하는 센싱 전극들을 포함하고,
    상기 센싱 전극들은 상기 데이터 라인들 중 하나의 데이터 라인을 사이에 두고 이격되게 배치되는 서로 이웃한 센싱 전극들을 포함하고,
    상기 서로 이웃한 센싱 전극들 각각은 상기 하나의 데이터 라인과 중첩하는 적어도 하나의 변을 포함하며,
    상기 서로 이웃한 센싱 전극들 사이의 거리는 상기 하나의 데이터 라인의 폭 이하인 표시 장치.
  22. 제21 항에 있어서,
    상기 센싱 라인들은 상기 데이터 라인들과 동일한 층 상에 배치되고, 상기 데이터 라인들에 평행하며, 상기 서로 인접하는 데이터 라인들 사이의 두 개의 화소 열 사이에 배치되는 표시 장치.
  23. 제22 항에 있어서,
    상기 센싱 라인들은 상기 데이터 라인들과 교번 배치되는 표시 장치.
  24. 제21 항에 있어서,
    상기 센싱 라인들은 상기 게이트 라인들과 동일한 층 상에 배치되고, 상기 게이트 라인들에 평행한 표시 장치.
  25. 제24 항에 있어서,
    상기 센싱 라인들은 서로 인접하는 화소 행들 사이의 전 화소 행의 후단 게이트 라인 및 후 화소 행의 전단 게이트 라인 사이에 배치되는 표시 장치.
  26. 제21 항에 있어서,
    상기 센싱 라인들은 상기 게이트 라인들에 평행한 제1 센싱 라인, 및 상기 제1 센싱 라인에 접속하고 상기 데이터 라인들에 평행한 제2 센싱 라인을 포함하는 표시 장치.
  27. 제26 항에 있어서,
    상기 제1 센싱 라인은 상기 게이트 라인들과 동일한 층 상에 배치되고, 서로 인접하는 화소 행들 사이의 전 화소 행의 후단 게이트 라인 및 후 화소 행의 전단 게이트 라인 사이에 배치되는 표시 장치.
  28. 제26 항에 있어서,
    상기 제2 센싱 라인들은 상기 데이터 라인들과 동일한 층 상에 배치되고, 상기 서로 인접하는 데이터 라인들 사이에는 두 개의 화소열 사이에 배치되는 표시 장치.
  29. 제21 항에 있어서,
    상기 제2 전극은 서로 이격되어 배치되는 복수의 가지부들, 및 상기 가지부들의 양단을 연결하는 연결부들을 포함하는 표시 장치.
  30. 제22 항에 있어서,
    상기 제2 전극은 가상의 기준선의 양측에 배치되는 제1 전극부 및 제2 전극부를 포함하고,
    상기 제1 전극부 및 상기 제2 전극부는 복수의 가지부들 및 상기 가지부들의 적어도 일단을 연결하는 연결부를 포함하는 표시 장치.
  31. 제30 항에 있어서,
    상기 제1 전극부의 상기 가지부들 및 상기 제2 전극부의 상기 가지부들은 상기 기준선에 경사진 방향으로 연장되는 표시 장치.
  32. 제31 항에 있어서,
    상기 제1 전극부 및 상기 제2 전극부는 상기 기준선을 기준으로 경사진 형상을 가지는 표시 장치.
  33. 제32 항에 있어서,
    상기 데이터 라인들 및 상기 센싱 라인들은 상기 제1 전극부에 대응하여 경사진 제1 경사부, 및 상기 제2 전극부에 대응하여 경사진 제2 경사부를 포함하는 표시 장치.
  34. 삭제
  35. 제33 항에 있어서,
    상기 센싱 전극들의 변들 중 상기 데이터 라인에 대응하는 변들의 상기 제1 경사부에 대응하는 영역은 상기 제1 경사부에 평행하고, 상기 제2 경사부에 대응하는 영역은 상기 제2 경사부에 평행한 표시 장치.

  36. 삭제
  37. 삭제
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