KR102161810B1

KR102161810B1 - 표시 장치

Info

Publication number: KR102161810B1
Application number: KR1020140146273A
Authority: KR
Inventors: 이수연; 고준철; 김정택; 송아람; 임경호
Original assignee: 삼성디스플레이 주식회사
Priority date: 2014-10-27
Filing date: 2014-10-27
Publication date: 2020-10-07
Also published as: EP3016092A1; CN105551416A; KR20160049615A; CN105551416B; US9818327B2; US20160117965A1; EP3016092B1

Abstract

본 명세서의 일 실시예에 따른 표시 장치는 복수의 서브 픽셀들을 포함하는, 표시 패널, 상기 표시 패널의 제1 측에 인접하여 배치되고, 제1 신호들을 생성하는 제1 구동부 및 상기 제1 측에 인접하여 배치되고, 제2 신호들을 생성하는 제2 구동부를 포함하고, 상기 표시 패널은, 상기 제1 측에 일단부가 배치되어 상기 제1 신호들을 상기 제1 구동부로부터 상기 서브 픽셀들로 공급하는 수직 라인들, 상기 수직 라인들과 교차하고, 상기 제2 신호들을 상기 서브 픽셀들로 공급하는 사선 라인들, 상기 수직 라인들 및 상기 사선 라인들과 교차하는 교차 라인들을 포함하되, 상기 사선 라인들은 상기 제1 측에 일단부가 배치되는 제1 사선 라인들, 및 상기 제1 측과 인접한 제2 측에 일단부가 배치되는 제2 사선 라인들을 포함하고, 상기 교차 라인들은 상기 제1 측에 일단부가 배치되고 상기 제2 측에 타단부가 배치되어, 상기 제2 신호들을 상기 제2 구동부로부터 수신하여 상기 제2 사선 라인들로 공급할 수 있다.

Description

표시 장치{DISPLAY DEVICE}

본 명세서는 표시 장치에 관한 것으로, 보다 상세하게는 내로우 베젤을 실현할 수 있는 신규 구조의 표시 패널을 포함하는 표시 장치에 관한 것이다.

최근 수요자의 요구에 맞추어 표시 패널의 비표시 영역(베젤)을 최소화하려는 연구가 진행되고 있다. 하지만, 기존의 표시 패널 구조로는 게이트 구동부의 배치로 인해 표시 패널의 비표시 영역을 없애는 데 한계가 있다.

따라서, 데이터 구동부와 게이트 구동부를 표시 패널의 일측면에 함께 위치시키는 대신, 표시 패널 내부의 라인들을 효율적으로 배치하여 비표시 영역을 없애기 위한 표시 패널 구조가 연구 중에 있다.

최근에는, 표시 패널의 일측면에 위치한 데이터 구동부와 연결된 데이터 라인들은 수직 방향으로 연장되며, 동일한 일측면에 위치한 게이트 구동부와 연결된 게이트 라인들을 사선 방향으로 연장되는 구조가 개발되었다.

다만, 이 경우 게이트 구동부와 연결되지 않는 게이트 라인들이 존재하기 때문에, 해당 게이트 라인들을 게이트 구동부와 연결시키기 위해 수직 방향으로 연장된 게이트 라인들이 추가 되어야 했다. 이 때문에, 게이트 구동부로부터 픽셀까지 사선 방향으로 연결된 게이트 라인들의 길이가 갑작스럽게 증가하는 효과를 가져와, 로드가 증가하여 휘도 편차가 크게 발생한다는 문제점이 존재하였다.

본 명세서는 데이터 구동부와 게이트 구동부를 표시 패널의 일측면에 함께 배치된 표시 장치를 제공하고자 한다.

또한, 본 명세서는 게이트 라인의 길이가 갑작스럽게 증가함에 따라 발생할 수 있는 휘도 편차 문제를 개선하고자 한다.

또한, 본 명세서는 반전 구동되는 서브 픽셀들이 포함된 표시 장치를 제공하고자 한다.

상기 수직 라인들은 제1 방향으로 연장되고 제2 방향으로 배열되고, 상기 사선 라인들은 제3 방향으로 연장되고 제4 방향으로 배열되되, 상기 제1 내지 제4 방향은 서로 다른 방향일 수 있다.

상기 교차 라인들은 상기 제4 방향으로 연장되고 상기 제3 방향으로 배열될 수 있다.

상기 제1 방향은 상기 제1 측과 수직한 방향이며, 상기 제2 방향은 상기 제1 측과 평행한 방향일 수 있다.

상기 서브 픽셀들은 상기 표시 패널 상에서 상기 제1 방향 및 상기 제2 방향으로 배열될 수 있다.

상기 서브 픽셀들은 상기 제1 방향으로 배열된 서브 픽셀들 단위로 그룹핑되어 복수의 서브 픽셀 열로서 정의되며, 상기 서브 픽셀 열들과 상기 수직 라인들은 상기 표시 패널 상에서 교대로 배치될 수 있다.

상기 사선 라인들 및 상기 교차 라인들은 계단식 구조를 가질 수 있다.

상기 사선 라인들 및 상기 교차 라인들은 기설정된 서브 픽셀 수 단위로 꺾이는 상기 계단식 구조를 가질 수 있다.

상기 서브 픽셀들 각각은 상기 수직 라인들 중 대응하는 하나의 수직 라인 및 상기 사선 라인들 중 대응하는 하나의 사선 라인과 연결될 수 있다.

상기 수직 라인들, 상기 사선 라인들, 및 상기 교차 라인들은 서로 절연되어 평면상에서 교차될 수 있다.

상기 수직 라인들, 상기 사선 라인들, 및 상기 교차 라인들은 서로 다른 층에 배치되어 절연될 수 있다.

상기 표시 패널은, 상기 평면 상에서 중첩하는 상기 제2 사선 라인들과 상기 교차 라인들을 연결시키기 위한 컨택부를 더 포함한다.

상기 교차 라인들의 상기 타단부와 상기 제2 사선 라인들의 상기 일단부는 상기 컨택부를 통해 연결될 수 있다.

상기 서브 픽셀들은, 동일한 극성의 신호를 수신하는 서브 픽셀들 단위로 그룹핑되어 복수의 픽셀 그룹들로서 정의될 수 있다.

상기 서브 픽셀들은 그룹핑된 상기 픽셀 그룹 단위로 반전 구동될 수 있다.

상기 제1 신호들은 데이터 신호들이며, 상기 제1 구동부는 데이터 구동부이고, 상기 제2 신호들은 게이트 신호들이며, 상기 제2 구동부는 게이트 구동부일 수 있다.

상기 복수의 픽셀 그룹들 중 인접한 픽셀 그룹들에 각각 포함된 서브 픽셀들은, 서로 다른 극성의 상기 제1 신호들을 각각 공급받을 수 있다.

제1 픽셀 그룹에 포함된 제1 서브 픽셀들은 양극성의 제1 신호들을 공급받고, 상기 제1 픽셀 그룹과 인접한 제2 픽셀 그룹에 포함된 제2 서브 픽셀들은 음극성의 제1 신호들을 공급받을 수 있다.

상기 서브 픽셀들은, 상기 제2 신호들에 대응하여 동일한 사선 라인과 연결된 서브 픽셀들 단위로 순차적으로 구동될 수 있다.

상기 제1 신호들은 게이트 신호들이며, 상기 제1 구동부는 게이트 구동부이고, 상기 제2 신호들은 데이터 신호들이며, 상기 제2 구동부는 데이터 구동부일 수 있다.

상기 복수의 픽셀 그룹들 중 인접한 픽셀 그룹들에 각각 포함된 서브 픽셀들은, 서로 다른 극성의 상기 제2 신호들을 각각 공급받을 수 있다.

제3 픽셀 그룹에 포함된 제3 서브 픽셀들은 양극성의 제2 신호들을 공급받고, 상기 제3 픽셀 그룹과 인접한 제4 픽셀 그룹에 포함된 제4 서브 픽셀들은 음극성의 제2 신호들을 공급받을 수 있다.

상기 서브 픽셀들은, 상기 제1 신호들에 대응하여 동일한 수직 라인과 연결된 서브 픽셀들 단위로 순차적으로 구동될 수 있다.

데이터 구동부와 게이트 구동부가 표시 패널의 일측면에 함께 배치되기 때문에, 베젤이 최소화된 표시 패널이 포함된 표시 장치를 제공할 수 있다.

게이트 라인의 길이가 갑작스럽게 증가하지 않도록 대각 방향의 게이트 라인을 추가하여, 갑작스런 휘도 편차 문제를 개선할 수 있다.

서브 픽셀들이 반전 구동되기 때문에, 서브 픽셀들간에 발생할 수 있는 커플링이나 간섭 문제를 방지할 수 있다.

도 1은 표시 장치를 도시한 도면이다.
도 2는 수직 라인들, 사선 라인들, 대각 라인들을 포함하는 표시 패널의 평면도이다.
도 3은 복수의 서브 픽셀들을 포함하는 표시 패널의 평면도이다.
도 4a 및 도 4b는 도 3의 R 영역을 확대한 도면이다.
도 5a 및 도 5b는 도 3의 R 영역을 확대한 도면이다.
도 6a 내지 도 7c는 도 4a의 A 영역, B 영역, 및 C 영역의 단면도이다.

본 명세서에서 사용되는 용어는 본 명세서에서의 기능을 고려하면서 가능한 현재 널리 사용되는 일반적인 용어를 선택하였으나, 이는 당 분야에 종사하는 기술자의 의도, 관례 또는 새로운 기술의 출현 등에 따라 달라질 수 있다. 또한 특정 경우는 출원인이 임의로 선정한 용어도 있으며, 이 경우 해당되는 실시예의 설명 부분에서 그 의미를 기재할 것이다. 따라서 본 명세서에서 사용되는 용어는, 단순한 용어의 명칭이 아닌 그 용어가 아닌 실질적인 의미와 본 명세서의 전반에 걸친 내용을 토대로 해석되어야 함을 밝혀두고자 한다.

더욱이, 이하 첨부 도면들 및 첨부 도면들에 기재된 내용들을 참조하여 실시예를 상세하게 설명하지만, 실시예들에 의해 제한되거나 한정되는 것은 아니다.

도 1은 표시 장치를 도시한 도면이다.

도 1을 참조하면, 표시 장치(1)는 표시 패널(100), 연성인쇄회로기판(200), 인쇄회로기판(300), 제1 구동부(10), 제2 구동부(20), 및 컨트롤러(미도시)를 포함할 수 있다.

표시 패널(100)은 유기발광 표시 패널(oraganic light emitting display panel), 액정표시패널(liquid crystal display panel), 플라즈마 표시 패널(plasma display panel), 전기영동 표시패널(electrophoretic display panel), 및 일렉트로웨팅 표시 패널(electrowetting display panel)등의 다양한 표시 패널일 수 있다.

표시 패널(100)은 영상을 표시할 수 있다. 이를 위해, 표시 패널(100)은 게이트 신호 또는 데이터 신호를 각각 전송하기 위한 전송 라인들(VL1~VL2, DL1~DL3), 및 전송 라인들(VL1~VL2, DL1~DL3)과 연결된 복수의 서브 픽셀들(SP1~SP4)을 포함할 수 있다. 전송 라인들(VL1~VL2, DL1~DL3)은 수직 라인들(VL1~VL2), 사선 라인들(DL1~DL3), 및 교차 라인들(미도시)을 포함할 수 있다.

수직 라인들(VL1~VL2)은 표시 패널(100)의 제1 측에 일단부가 배치되어, 게이트 신호들 또는 데이터 신호들을 서브 픽셀들(SP1~SP4)로 공급하는 라인들을 의미할 수 있다. 또한, 사선 라인들(DL1~DL3) 및 교차 라인들은 수직 라인들(VL1~VL2)과 교차하고, 데이터 신호들 또는 게이트 신호들을 서브 픽셀들(SP1~SP4)로 공급하는 라인들을 의미할 수 있다. 상술한 라인들에 관한 보다 상세한 설명은 도 2와 관련하여 이하에서 후술하기로 한다.

표시 패널(100)은 복수의 수직 라인들(VL1~VL2) 중 대응하는 수직 라인과, 복수의 사선 라인들(DL1~DL3) 중 대응하는 사선 라인과 연결된 박막 트랜지스터(미도시) 및 상기 박막 트랜지스터에 연결된 서브 픽셀을 포함한다.

박막 트랜지스터는 게이트 전극, 소스 전극, 및 드레인 전극을 포함한다. 게이트 전극은 대응하는 수직 라인, 또는 대응하는 사선 라인과 연결되어 게이트 신호를 제공받을 수 있다. 소스 전극은 대응하는 사선 라인, 또는 대응하는 수직 라인과 연결되어 데이터 신호를 제공받을 수 있다. 드레인 전극은 서브 픽셀과 연결될 수 있다. 따라서, 박막 트랜지스터는 게이트 신호에 응답하여 공급받은 데이터 신호를 서브 픽셀에 공급할 수 있다. 박막 트랜지스터의 구조에 관한 보다 상세한 설명은 도 6a 내지 도 7c와 관련하여 이하에서 후술하기로 한다.

인쇄회로기판(300)은 표시 패널(100)의 제1 측에 인접하여 배치될 수 있다. 인쇄회로기판(300)은 표시 패널(100)을 구동시키기 위한 컨트롤러, 제1 구동부(10) 및 제2 구동부(20)를 포함할 수 있다. 여기서, 제1 및 제2 구동부(10, 20)는 데이터 구동부 및 게이트 구동부에 각각 해당할 수 있다. 또는, 제1 및 제2 구동부(10, 20)는 게이트 구동부 및 데이터 구동부에 각각 해당할 수 있다.

컨트롤러는 외부의 그래픽 제어기(미도시)로부터 제어 신호들을 수신할 수 있다. 컨트롤러는 수직 동기 신호, 수평 동기 신호, 메인 클락, 데이터 인에이블 신호 등의 제어 신호들을 공급받아 제1 및 제2 구동부(10, 20)를 제어하기 위한 다양한 제어 신호들을 출력할 수 있다.

제1 및 제2 구동부(10, 20)는 컨트롤러로부터 수신한 제어 신호들에 응답하여 제1 및 제2 신호들을 각각 생성할 수 있다. 예를 들어, 제1 구동부(10)가 데이터 구동부, 제2 구동부(20)가 게이트 구동부인 경우, 제1 구동부(10)는 제1 신호로서 데이터 신호를, 제2 구동부(20)는 제2 신호로서 게이트 신호를 각각 생성할 수 있다. 다른 예로서, 제1 구동부(10)가 게이트 구동부, 제2 구동부(20)가 데이터 구동부인 경우, 제1 구동부(10)는 제1 신호로서 게이트 신호를, 제2 구동부(20)는 제2 신호로서 데이터 신호를 각각 생성할 수 있다.

연성인쇄회로기판(200)은 표시 패널(100) 및 인쇄회로기판(300)을 전기적으로 연결시킬 수 있다. 연성인쇄회로기판(200)의 일단은 표시 패널(100)과, 타단은 인쇄회로기판(300)과 연결되어, 표시 패널(100) 및 인쇄회로기판(300)을 전기적으로 연결시킬 수 있다.

연성인쇄회로기판(200)은 플렉시블한 기판일 수 있다. 따라서, 연성인쇄회로기판(200)이 표시 패널(100)의 배면 방향으로 휘어짐에 따라 인쇄회로기판(300)이 표시 패널(100)의 배면에 위치할 수 있다.

도 1에는 제1 및 제2 구동부(10, 20)가 연성인쇄회로기판(200) 상에 배치된 표시 장치(1)를 기준으로 도시하였으나 이에 한정되지 않으며, 실시예에 따라서는 상술한 구동부들이 표시 패널(100), 또는 인쇄회로기판(300) 상에 배치될 수도 있다.

도 2는 수직 라인들, 사선 라인들, 대각 라인들을 포함하는 표시 패널의 평면도이다.

도 2를 참조하면, 표시 패널(100)은 표시 패널(100)의 제1 측(30)에 인접하여 배치되는 제1 및 제2 구동부(10, 20)로부터 제1 및 제2 신호들을 전송하기 위한 수직 라인들(VL1~VLn), 사선 라인들(DL1_1~DL1_n, DL2_1~DL2_n), 대각 라인들(CL1~CLn)을 포함할 수 있다. 여기서 표시 패널(100)의 제1 측(30)은 제1 및 제2 구동부(10, 20)와 인접한 표시 패널(100)의 한 측을 의미할 수 있다.

수직 라인들(VL1~VLn)은 표시 패널(100)의 평면상에서 제1 방향(D1)으로 연장되며, 제2 방향(D2)으로 배열될 수 있다. 여기서, 제1 방향(D1)은 제1 측(30)과 수직한 방향이고, 제2 방향(D2)은 제1 측(30)과 평행한 방향일 수 있다. 수직 라인들(VL1~VLn)의 일단부는 표시 패널(100)의 제1 측(30)에 배치될 수 있다. 따라서, 수직 라인들(VL1~VLn)은 제1 측(30)에 인접한 제1 구동부(10)로부터 제1 신호들을 수신하여 각 서브 픽셀들로 공급할 수 있다.

사선 라인들(DL1_1~DL1_n, DL2_1~DL2_n)은 표시 패널(100)의 평면상에서 제3 방향(D3)으로 연장되며, 제4 방향(D4)으로 배열될 수 있다. 여기서, 제3 및 제4 방향(D3, D4)은 제1 및 제2 방향(D1, D2)과는 다른 방향으로서, 제1 및 제2 방향(D1, D2)과 각각 교차하는 방향일 수 있다. 따라서, 제1 내지 제4 방향(D1~D4)은 서로 다른 방향을 나타낸다.

사선 라인들(DL1_1~DL1_n, DL2_1~DL2_n)은, 제1 측(30)에 일단부가 배치되는 제1 사선 라인들(DL1_1~DL1_n), 및 제1 측(30)과 인접한 제2 측(40)에 일단부가 배치되는 제2 사선 라인들(DL2_1~DL2_n)을 포함할 수 있다. 다시 말하면, 제1 사선 라인들(DL1_1~DL1_n)은 사선 라인들(DL1_1~DL1_n, DL2_1~DL2_n) 중, 제1 측(30)에 일단부가 배치되는 사선 라인들로 정의되고, 제2 사선 라인들(DL2_1~DL2_n)은 사선 라인들(DL1_1~DL1_n, DL2_1~DL2_n) 중 제1 측(30)에 일단부가 배치되지 않은 사선 라인들로 정의된다.

제1 사선 라인들(DL1_1~DL1_n)의 일단부는 제2 구동부(20)가 인접한 제1 측(30)에 배치되므로, 제1 사선 라인들(DL1_1~DL1_n)은 제2 구동부(20)로부터 제2 신호들을 직접 수신하여 연결된 서브 픽셀들로 공급할 수 있다. 이에 반해, 제2 사선 라인들(DL2_1~DL2_n)은 일단부가 제1 측(30)에 배치되지 않으므로, 제2 구동부(20)로부터 제2 신호들을 직접 수신할 수 없다. 따라서, 제2 구동부(20)로부터 제2 신호를 전송하기 위한 별도의 라인이 필요하게 된다.

이를 위해, 본 명세서의 표시 장치(1)는 일단부가 제1 측(30)에 배치된 교차 라인들(CL1~CLn)을 추가로 포함할 수 있다. 교차 라인들(CL1~CLn)은 제1 측(30)에 인접한 제2 구동부(20)로부터 제2 신호를 직접 수신하여, 제2 사선 라인들(DL2_1~DL2_n)로 수신한 제2 신호를 공급해줄 수 있다.

다만 이 경우, 표시 패널(100) 상에서 교차 라인들(CL1~CLn)의 배치 구조가 문제될 수 있다. 예를 들어, 전체 화면에 화이트 계조가 표현되는 경우, 제1 사선 라인(DL1_n)과 제2 사선 라인(DL2_1)의 경계부에서 상대적으로 휘도가 낮은 암부 블록이 시인되는 현상이 발생할 수 있다.

그 이유는, 교차 라인(CLn)의 추가로 인해, 제2 구동부(20)로부터 제2 사선 라인(DL2_1)과 연결된 서브 픽셀들까지의 전체 라인 길이가, 인접하는 제1 사선 라인(DL1_n)에 비해 급격히 증가했기 때문이다.

이러한 문제점을 방지하기 위해, 교차 라인들(CL1~CLn)의 길이를 최소화할 필요성이 있다. 따라서, 교차 라인들은 수직 라인들(VL1~VLn) 및 사선 라인들(DL1_1~DL1_n, DL2_1~DL2_n)과 교차하여 배치될 수 있다. 특히, 사선 라인들이 제3 방향(D3)으로 연장 및 제4 방향(D4)으로 배열되는 경우, 교차 라인들(CL1~CLn)은 제4 방향(D4)으로 연장 및 제3 방향(D3)으로 배열될 수 있다.

여기서 제3 및 제4 방향(D3, D4)은 제1 방향(D1)이 시계 또는 반시계 방향으로 동일한 각만큼 회전한 방향을 나타낼 수 있다. 예를 들어, 제3 방향(D3)은 제1 방향(D1)이 45도만큼 시계 방향으로 회전한 방향을 나타낼 수 있다. 제4 방향(D4)은 제1 방향(D1)이 45도만큼 반시계 방향으로 회전한 방향을 나타낼 수 있다. 이렇게 제3 및 제4 방향(D3, D4)이 제1 방향(D1)에 대하여 동일한 내각을 갖는 경우, 제2 사선 라인(DL2_1)과 교차 라인(CLn)의 전체 길이는 제1 사선 라인(CL)의 길이와 실질적으로 동일하기 때문에, 상술한 문제점을 방지할 수 있다.

또한, 교차 라인들(CL1~CLn)의 일단부는 표시 패널(100)의 제1 측(30)에, 타단부는 표시 패널(100)의 제2 측(40)에 위치할 수 있다. 평면상에서 교차 라인들(CL1~CLn)의 타단부는 제2 사선 라인들(DL2_1~DL2_n)의 일단부와 중첩할 수 있다. 이때, 교차 라인들(CL1~CLn)의 타단부와 제2 사선 라인들(DL2_1~DL2_n)의 일단부는 제2 측(40)에 구비된 컨택부(CT)를 통해 서로 연결될 수 있다. 컨택부는 적어도 하나의 컨택홀을 포함할 수 있다. 이에 관한 보다 상세한 설명은 도 6a 내지 도 7c와 관련하여 이하에서 후술하기로 한다.

교차 라인들(CL1~CLn)이 제4 방향(D4)으로 연장되고 제3 방향(D3)으로 배열되기 때문에, 어느 하나의 교차 라인 및 상기 교차 라인과 연결된 제2 사선 라인의 전체 길이가, 인접하는 제1 사선 라인(DL1_n)의 길이와 동일하게 유지된다는 효과가 발생한다. 그 결과, 제2 신호들을 서브 픽셀들로 전송하기 위한 전송 라인들의 전체 길이가 급격하게 증가한다는 문제점을 방지할 수 있다.

수직 라인들(VL1~VLn), 사선 라인들(DL1_1~DL1_n, DL2_1~DL2_n), 교차 라인들(CL1~CLn)은 서로 절연되어 평면상에서 교차할 수 있다. 또한, 수직 라인들(VL1~VLn), 사선 라인들(DL1_1~DL1_n, DL2_1~DL2_n), 및 교차 라인들(CL1~CLn)은 표시 패널(100)의 평면상에서 서브 픽셀들과 중첩되지 않도록 배치될 수 있다. 서브 픽셀들과 라인들이 평면상에서 중첩되는 경우, 개구율이 줄어들기 때문이다. 따라서, 표시 패널(100)의 개구율을 고려하여 서브 픽셀들과 라인들이 배치될 수 있다. 이에 관한 상세한 설명은 도 3과 관련하여 이하에서 후술하기로 한다.

도 3은 복수의 서브 픽셀들을 포함하는 표시 패널의 평면도이다.

도 3을 참조하면, 표시 패널(100)은 색을 표시하는 복수의 서브 픽셀들(SP1_1~SPn_m)을 포함할 수 있다. 서브 픽셀들(SP1_1~SPn_m)은 표시 패널(100) 상에서 다양한 방식으로 배열될 수 있다. 예를 들어, 서브 픽셀들(SP1_1~SPn_m)은 본 도면에 도시한 바와 같이, 제1 및 제2 방향(D1, D2)으로 배열될 수 있다. 또는, 서브 픽셀들(SP1_1~SPn_m)은 제3 및 제4 방향(D3, D4)으로 배열될 수 있다. 이하에서는 설명의 편의를 위해, 도 3과 같이 제1 및 제2 방향(D1, D2)으로 배열된 서브 픽셀들(SP1_1~SPn_m)이 포함된 표시 패널(100)을 기준으로 설명하기로 한다.

제1 및 제2 방향(D1, D2)으로 서브 픽셀들(SP1_1~SPn_m)이 배열되는 경우, 제1 방향(D1)으로 배열된 서브 픽셀들 단위로 그룹핑되어 복수의 서브 픽셀 열로서 정의될 수 있다. 이때, 직선 형태의 수직 라인들(VL1~VLn)은 서브 픽셀 열들과 교대로 표시 패널(100) 상에 배치될 수 있다.

직선 형태의 사선 라인들 및 직선 형태의 교차 라인들을 표시 패널(100)에 배치하는 경우, 평면상에서 상기 라인들과 중첩되는 서브 픽셀들이 존재할 수 있다. 상기 라인들과 서브 픽셀들이 중첩하는 경우 개구율이 저하되므로, 사선 라인들(DL1_1~DL1_n, DL2_1~DL2_n)과 교차 라인들(CL1~CLn)은 직선 형태가 아닌, 계단식 구조로 연장될 수 있다. 예를 들어, 도 3에 도시한 바와 같이, 사선 라인들(DL1_1~DL1_n, DL2_1~DL2_n)은 평면상에서 서브 픽셀들(SP1_1~SPn_m)과 중첩되지 않도록, 계단식으로 꺾여 제3 방향(D3)으로 연장될 수 있다. 이와 유사하게, 교차 라인들(CL1~CLn) 역시 평면상에서 서브 픽셀들(SP1_1~SPn_m)의 경계선을 따라, 계단식으로 꺾여 제4 방향(D4)으로 연장될 수 있다.

이때, 사선 라인들(DL1_1~DL1_n, DL2_1~DL2_n) 또는 교차 라인들(CL1~CLn)은 기설정된 서브 픽셀 수 단위로 꺾이는 계단식 구조를 가질 수 있다. 예를 들어, 도 3에 도시된 바와 같이, 각 사선 라인들(DL1_1~DL1_n, DL2_1~DL2_n)은 3개의 서브 픽셀들 단위로 꺾이는 계단식 구조를 가질 수 있다. 이와 유사하게, 교차 라인들(CL1~CLn) 역시 3개의 서브 픽셀들 단위로 꺾이는 계단식 구조를 가질 수 있다.

기설정된 서브 픽셀 수가 줄어들수록 사선 라인들(DL1_1~DL1_n, DL2_1~DL2_n)은 및 교차 라인들(CL1~CLn)의 기울기는 커지고, 기설정된 서브 픽셀 수가 늘어날수록 사선 라인들(DL1_1~DL1_n, DL2_1~DL2_n)은 및 교차 라인들(CL1~CLn)의 기울기는 줄어들 수 있다. 따라서, 기설정된 서브 픽셀 수는 표시 패널(100)의 형태, 크기, 서브 픽셀의 형태, 크기, 배열, 구동 방식 등에 기초하여 다양한 값으로 결정될 수 있다.

이하에서는 설명의 편의를 위해 3개의 서브 픽셀들 단위로 꺾이는 계단식 구조를 갖는 사선 라인들(DL1_1~DL1_n, DL2_1~DL2_n)은 및 교차 라인들(CL1~CLn)을 포함하는 표시 패널(100)을 기준으로 설명하기로 한다.

도 4a 및 도 4b는 도 3의 R 영역을 확대한 도면이다. 본 실시예에서 제1 구동부(10)는 데이터 구동부, 제2 구동부(20)는 게이트 구동부일 수 있다. 따라서, 제1 신호는 데이터 신호, 제2 신호는 게이트 신호일 수 있다.

도 4a 및 도 4b를 참조하면, 각 서브 픽셀들(SP37_4~SP42_5)은 대응하는 하나의 수직 라인 및 대응하는 하나의 사선 라인과 연결될 수 있다. 특히, 각 서브 픽셀들(SP37_4~SP42_5)은 박막 트랜지스터들을 통해 대응하는 수직 라인 및 대응하는 사선 라인과 각각 연결될 수 있다. 박막 트랜지스터(TFT1)의 게이트 전극은 대응하는 사선 라인(DL2_2)과 연결될 수 있다. 또한, 박막 트랜지스터(TFT1)의 소스 전극은 대응하는 수직 라인(VL37)과 연결될 수 있다. 박막 트랜지스터(TFT1)의 드레인 전극은 대응하는 서브 픽셀(SP37_4)과 연결될 수 있다. 따라서, 박막 트랜지스터(TFT1)는 게이트 신호에 응답하여 공급받은 데이터 신호를 연결된 서브 픽셀(SP37_4)에 공급할 수 있다.

각 수직 라인들(VL37~VL42)은 제1 방향(D1)으로 배열된 서브 픽셀 열의 일측에 인접하여 배치될 수 있다. 동일한 열에 포함된 서브 픽셀들은 일측에 인접한 하나의 수직 라인과 연결될 수 있다. 또는, 동일한 열에 포함된 서브 픽셀들은 양측에 인접한 2개의 수직 라인들에 교대로 연결될 수 있다.

각 사선 라인들(DL2_2~DL2_4) 및 각 교차 라인들(CL2~CL_(n-1))은 도 3과 관련하여 상술한 바와 같이, 3개의 서브 픽셀들 단위로 꺾여 계단식으로 연장될 수 있다.

사선 라인들(DL1_1~DL1_n, DL2_1~DL2_n) 및 교차 라인들(CL1~CLn)이 3개의 서브 픽셀들 단위로 꺾이는 구조에서, 3개의 서브 픽셀들을 하나의 픽셀로 정의할 때, 서로 인접하는 두 픽셀들 사이의 영역(A)에는 수직 라인(VL40), 사선 라인(DL2_2), 및 교차 라인(CL_(n-2))이 배치될 수 있다. 이때, 각 라인들(VL40, DL2_2, CL_(n-2))은 평면상에서 중첩되지 않고 순차적으로 배치될 수 있다.

예를 들어, 각 라인들(VL40, DL2_2, CL_(n-2))은 도 4a에 도시한 바와 같이, 두 픽셀들 사이에 교차 라인(CL_(n-2))→사선 라인(DL2_2)→수직 라인(VL40) 순으로 배치될 수 있다. 이외에도, 전송 라인들(VL40, DL2_2, CL_(n-2))은 서브 픽셀들 사이에 다양한 순서로 배치될 수 있다.

그러나, 상술한 실시예에 한정되는 것은 아니며, 표시 패널(100)의 구조, 설계 방식, 구동 방식, 제조 방식 등에 따라 상기 전송 라인들(VL40, DL2_2, CL_(n-2)) 중 적어도 두 라인들은 평면상에서 중첩될 수도 있다.

각 서브 픽셀들(SP37_4~SP42_5)은 연결된 각 사선 라인들(DL2_2~DL2_4)을 통해 게이트 신호인 제2 신호들을 공급받을 수 있다. 따라서, 서브 픽셀들(SP37_4~SP42_5)은 동일한 사선 라인에 연결된 서브 픽셀들 단위로 순차적으로 구동될 수 있다.

또한, 각 서브 픽셀들(SP37_4~SP42_5)은 연결된 수직 라인들(VL37~VL42)을 통해 데이터 신호인 제1 신호들을 공급받을 수 있다. 이때, 인접하는 수직 라인들(VL37~VL42)에 각각 공급되는 제1 신호들은 서로 다른 극성을 가질 수 있다. 예를 들어, 제1 수직 라인(VL37)에 인가되는 제1 신호는 양(+)극성을 가지고, 제1 수직 라인(VL37)과 인접한 제2 수직 라인(VL38)에 인가되는 제1 신호는 음(-)극성을 가질 수 있다.

서브 픽셀들(SP37_4~SP42_5)은 기설정된 서브 픽셀 수 단위로 그룹핑되어 복수의 픽셀 그룹들로서 정의될 수 있다. 보다 상세하게는, 서브 픽셀들(SP37_4~SP42_5)은 수신하는 신호의 극성을 기준으로 그룹핑되어 복수의 픽셀 그룹들로서 정의될 수 있다. 따라서, 동일한 픽셀 그룹으로 그룹핑된 서브 픽셀들은 동일한 극성의 제1 신호들을 공급받을 수 있다. 반대로, 인접한 픽셀 그룹들에 각각 포함된 서브 픽셀들은 서로 다른 극성의 제1 신호들을 공급받을 수 있다. 여기서 인접한 픽셀 그룹들은, 제1 방향(D1) 및 제2 방향(D2)으로 이웃한 픽셀 그룹들을 나타낸다.

예를 들어, 복수의 픽셀 그룹들 중 제1 픽셀 그룹에 포함된 적어도 하나의 제1 서브 픽셀은 양극성의 제1 신호들을 공급받고, 제1 픽셀 그룹에 인접한 제2 픽셀 그룹에 포함된 적어도 하나의 제2 서브 픽셀은 음극성의 제1 신호들을 공급받을 수 있다. 그 결과, 서브 픽셀들(SP37_4~SP42_5)은 픽셀 그룹 단위로 반전 구동될 수 있다.

도 4a를 참조하면, 서브 픽셀들(SP37_4~SP42_5)은 제1 방향(D1)으로 배열된 서브 픽셀들 단위로 그룹핑되어 복수의 픽셀 그룹들(P1~P6)로 정의될 수 있다. 이 경우, 하나의 픽셀 그룹에 포함된 서브 픽셀들은 동일한 수직 라인과 연결되어 동일한 극성의 제1 신호를 공급받을 수 있다. 또한, 인접한 픽셀 그룹들에 각각 포함된 서브 픽셀들은 서로 다른 수직 라인들과 연결되어, 서로 다른 극성의 제1 신호들을 각각 공급받을 수 있다.

예를 들어, 제1 픽셀 그룹(P1)에 포함된 제1 서브 픽셀들(SP37_4, SP37_5)은 양극성의 제1 신호들을 공급받고, 제1 픽셀 그룹(P1)의 우측에 배치된 제2 픽셀 그룹(P2)에 포함된 제2 서브 픽셀들(SP38_4, SP38_5)은 음극성의 제1 신호들을 공급받을 수 있다.

그 결과, 서브 픽셀들(SP37_4~SP42_5)은 제1 방향(D1)으로 배열된 서브 픽셀들 단위로 반전 구동될 수 있다.

도 4b를 참조하면, 서브 픽셀들(SP37_4~SP42_5) 각각이 하나의 픽셀 그룹으로서 정의될 수 있다. 이 경우, 인접한 서브 픽셀들(또는 픽셀 그룹들)은 서로 다른 수직 라인들(VL37~VL42)과 각각 연결되어, 서로 다른 극성의 제1 신호들을 공급받을 수 있다.

예를 들어, 제1 서브 픽셀(SP37_4)은 양극성의 제1 신호를 공급받고, 제1 서브 픽셀(SP37_4)의 하측에 배치된 제2 서브 픽셀(SP37_5)은 음극성의 제1 신호를 공급받을 수 있다. 이때, 제1 방향(D1)으로 배열된 서브 픽셀들(SP37_4, SP37_5)은 양측에 배치된 수직 라인들(VL37, VL38)과 교대로 연결되어 서로 다른 극성의 제1 신호들을 공급받을 수 있다.

그 결과, 서브 픽셀들(SP37_4~SP42_5)은 하나의 서브 픽셀 단위로 반전 구동될 수 있다.

반전 구동되는 서브 픽셀 단위는 서브 픽셀의 형태, 배치 구조, 개수, 구동 방식, 사선 라인들(DL2_2~DL2_4) 및 교차 라인들(CL2~CL_(n-1))의 배치 구조 등에 따라 다양한 수로 결정될 수 있으며, 상술한 실시예에 한정되는 것은 아니다.

도 5a 및 도 5b는 도 3의 R 영역을 확대한 도면이다. 본 실시예에서 제1 구동부(10)는 게이트 구동부, 제2 구동부(20)는 데이터 구동부일 수 있다. 따라서, 제1 신호는 게이트 신호, 제2 신호는 데이터 신호일 수 있다. 도 4a 및 도 4b와 관련하여 상술한 설명은 본 실시예에도 유사하게 적용될 수 있으며, 이하에서는 도 4a 및 4b의 실시예와 본 실시예와의 차이점을 중심으로 기술하기로 한다.

도 5a 및 도 5b를 참조하면, 각 서브 픽셀들(SP37_4~SP42_5)은 대응하는 하나의 수직 라인 및 대응하는 하나의 사선 라인과 연결될 수 있다. 특히, 각 서브 픽셀들(SP37_4~SP42_5)은 박막 트랜지스터들을 통해 대응하는 수직 라인 및 대응하는 사선 라인과 각각 연결될 수 있다. 박막 트랜지스터(TFT2)의 게이트 전극은 대응하는 수직 라인(VL37)과 연결될 수 있다. 또한, 박막 트랜지스터(TFT2)의 소스 전극은 대응하는 사선 라인(DL2_2)과 연결될 수 있다. 박막 트랜지스터(TFT2)의 드레인 전극은 대응하는 서브 픽셀(SP37_4)과 연결될 수 있다. 따라서, 박막 트랜지스터(TFT2)는 게이트 신호에 응답하여 공급받은 데이터 신호를 연결된 서브 픽셀(SP37_4)에 공급할 수 있다.

각 수직 라인들(VL37~VL42)은 제1 방향(D1)으로 배열된 서브 픽셀 열의 일측에 인접하여 배치될 수 있다. 동일한 열에 포함된 서브 픽셀들은 일측에 인접한 하나의 수직 라인과 연결될 수 있다.

각 서브 픽셀들(SP37_4~SP42_5)은 연결된 각 수직 라인들(VL37~VL42)을 통해 게이트 신호인 제1 신호들을 공급받을 수 있다. 따라서, 서브 픽셀들(SP37_4~SP42_5)은 동일한 수직 라인에 연결된 서브 픽셀들 단위로 순차적으로 구동될 수 있다.

또한, 각 서브 픽셀들(SP37_4~SP42_5)은 연결된 사선 라인들(DL2_2~DL2_4)을 통해 데이터 신호인 제2 신호들을 공급받을 수 있다. 이때, 인접하는 사선 라인들(DL2_2~DL2_4)에 각각 공급되는 제2 신호들은 서로 다른 극성을 가질 수 있다. 예를 들어, 인접하는 사선 라인들(DL2_2, DL2_4)에 인가되는 제2 신호들은 각각 양극성 또는 음극성을 가질 수 있다.

서브 픽셀들(SP37_4~SP42_5)은 기설정된 서브 픽셀 수 단위로 그룹핑되어 복수의 픽셀 그룹들로서 정의될 수 있다. 보다 상세하게는, 서브 픽셀들(SP37_4~SP42_5)은 수신하는 신호의 극성을 기준으로 그룹핑되어 복수의 픽셀 그룹들로서 정의될 수 있다. 따라서, 동일한 픽셀 그룹으로 그룹핑된 서브 픽셀들은 동일한 극성의 제2 신호들을 공급받을 수 있다. 반대로, 인접한 픽셀 그룹들에 각각 포함된 서브 픽셀들은 서로 다른 극성의 제2 신호들을 공급받을 수 있다. 여기서 인접한 픽셀 그룹들은, 제1 방향(D1) 및 제2 방향(D2)으로 이웃한 픽셀 그룹들을 나타낸다.

예를 들어, 제3 픽셀 그룹에 포함된 적어도 하나의 제3 서브 픽셀은 양극성의 제2 신호들을 공급받고, 제3 픽셀 그룹에 인접한 제4 픽셀 그룹에 포함된 적어도 하나의 제4 서브 픽셀은 음극성의 제2 신호들을 공급받을 수 있다. 그 결과, 서브 픽셀들(SP37_4~SP42_5)은 픽셀 그룹 단위로 반전 구동될 수 있다.

도 5a를 참조하면, 서브 픽셀들(SP37_4~SP42_5)은 제2 방향(D2)으로 배열된 3개의 서브 픽셀들 단위로 그룹핑되어 복수의 픽셀 그룹들(P7~P10)로서 정의될 수 있다. 이 경우, 하나의 픽셀 그룹에 포함된 3개의 서브 픽셀들은 동일한 사선 라인과 연결되어 동일한 극성의 제2 신호를 공급받을 수 있다. 또한, 인접한 픽셀 그룹들에 각각 포함된 서브 픽셀들은 서로 다른 사선 라인들과 연결되어, 서로 다른 극성의 제2 신호들을 각각 공급받을 수 있다.

예를 들어, 제3 픽셀 그룹(P7)에 포함된 제3 서브 픽셀들(SP37_4~SP39_4)은 양극성의 제2 신호들을 공급받고, 제3 픽셀 그룹(P7)의 우측에 배치된 제4 픽셀 그룹(P8)에 포함된 제4 서브 픽셀들(SP40_4, SP41_1, SP42_4)은 음극성의 제2 신호들을 공급받을 수 있다.

그 결과, 서브 픽셀들(SP37_4~SP42_5)은 제2 방향(D2)으로 배열된 3개의 서브 픽셀들 단위로 반전 구동될 수 있다.

도 5b를 참조하면, 서브 픽셀들(SP37_4~SP42_5) 각각이 하나의 픽셀 그룹으로서 정의될 수 있다. 이 경우, 인접한 서브 픽셀들(또는 픽셀 그룹들)(SP37_4~SP42_5)은 서로 다른 사선 라인들(DL2_2~DL2_4)과 각각 연결되어, 서로 다른 극성의 제2 신호들을 공급받을 수 있다.

예를 들어, 제3 서브 픽셀(SP37_4)은 양극성의 제2 신호를 공급받고, 제3 서브 픽셀(SP37_4)의 우측에 배치된 제4 서브 픽셀(SP38_4)은 음극성의 제2 신호를 공급받을 수 있다. 이때, 제2 방향(D2)으로 배열된 서브 픽셀들(SP37_4~SP42_4)은 양측에 배치된 사선 라인들과 교대로 연결되어 서로 다른 극성의 제2 신호들을 공급받을 수 있다.

본 실시예에서도, 반전 구동되는 서브 픽셀 단위는 서브 픽셀의 형태, 배치 구조, 개수, 구동 방식, 사선 라인들(DL2_2~DL2_4) 및 교차 라인들(CL2~CL_(n-1))의 배치 구조 등에 따라 다양한 수로 결정될 수 있으며, 상술한 실시예에 한정되는 것은 아니다.

도 6a 내지 도 7c는 도 4a의 A 영역, B 영역, 및 C 영역의 단면도이다. 보다 상세하게는, 도 6a 및 도 7a는 A 영역의 단면도, 도 6b 및 도 7b는 B 영역의 단면도, 도 6c 및 도 7c는 C 영역의 단면도이다.

도 6a 내지 도 7c를 참조하면, 수직 라인들(VL37~VL42), 사선 라인들(DL2_2~DL2_4), 및 교차 라인들(CL2~CL_(n-1))은 서로 다른 층에 배치되어 서로 절연될 수 있다. 또한, 증착 순서에 따라 수직 라인들(VL37~VL42), 사선 라인들(DL2_2~DL2_4), 교차 라인들(CL2~CL_(n-1))의 적층 순서가 결정될 수 있다. 도 6a 내지 도 6c는 박막 트랜지스터 공정 후, 교차 라인(CL_(n-2))을 증착한 표시 패널(100)의 단면도이다. 도 7a 내지 도 7c는 박막 트랜지스터 공정 전, 교차 라인(CL_(n-2))을 증착한 표시 패널(100)의 단면도이다.

도 6a를 참조하면, 사선 라인(DL2_2)은 기판(SUB) 상에 배치되고, 사선 라인(DL2_2) 상측에는 사선 라인(DL2_2)을 커버하는 제1 인슐레이터(INS1)가 배치될 수 있다. 수직 라인(VL40)은 제1 인슐레이터(INS1) 상에 배치되고, 수직 라인(VL40) 상측에는 수직 라인(VL40)을 커버하는 패시베이션(PAS)이 배치될 수 있다. 교차 라인(CL_(n-2))은 패시베이션(PAS) 상에 배치되고, 교차 라인(CL_(n-2))의 상부면에는 교차 라인(CL_(n-2))을 커버하는 제2 인슐레이터(INS2)가 배치될 수 있다. 수직 라인(VL40), 사선 라인(DL2_2), 교차 라인(CL_(n-2))은 표시 패널(100)의 평면상에서 서로 중첩되지 않도록 배치될 수 있다. 제1 및 제2 인슐레이터(INS1, INS2)와 패시베이션(PAS)은 절연 물질로 이루어져, 각 라인들(VL40, DL2_2, CL_(n-2))을 절연시킬 수 있다.

도 6b를 참조하면, 사선 라인(DL2_2)과 동일한 층에 게이트 전극(GE)이 배치될 수 있다. 게이트 전극(GE)은 게이트 신호를 수신할 수 있다. 수직 라인(VL40)과 동일한 층에는 반도체 박막(SM)과 소스 전극(SE) 및 드레인 전극(DE)이 배치될 수 있다. 소스 전극(SE)과 드레인 전극(DE)은 반도체 박막(SM)을 사이에 두고 이격되며, 소스 전극(SE) 및 드레인 전극(DE)의 일부는 반도체 박막(SM)과 연결될 수 있다. 또한, 드레인 전극(DE)은 상부면에 배치된 패시베이션(PAS)과 제2 인슐레이터(INS2)를 관통하는 컨택홀을 통해 서브 픽셀 전극(PE)과 연결될 수 있다. 반도체 박막(SM)은 amorphous Si 박막, 산화물 반도체(IGZO) 박막이 될 수 있다.

도 6c를 참조하면, 교차 라인(CL_(n-2))과 사선 라인(DL2_2)은 이 컨택부(CT)를 통해 서로 연결될 수 있다. 컨택부(CT)는 제1 컨택홀(CT1) 및 제2 컨택홀(CT2)을 포함할 수 있다.

보다 상세하게는, 교차 라인(CL_(n-2))의 상부면에 배치된 제2 인슐레이터(INS2)를 관통하는 제1 컨택홀(CT1)이 형성될 수 있으며, 사선 라인(DL2_2)의 상부면에 배치된 제1 및 제2 인슐레이터(INS1, INS2)와 패시베이션(PAS)을 관통하는 제2 컨택홀(CT2)이 형성될 수 있다. 제2 인슐레이터(INS2) 상에는 컨택 전극(CE)이 형성되고, 컨택 전극(CE)은 제1 및 제2 컨택홀(CT1, CT2)들을 통해 교차 라인(CL_(n-2)) 및 사선 라인(DL2_2)과 연결된다. 그 결과, 교차 라인(CL_(n-2))과 사선 라인(DL2_2)은 컨택 전극을 통해 전기적으로 서로 연결될 수 있다.

본 실시예에서 사선 라인(DL2_2)은 제2 측면(40)에 일단부가 배치되는 제2 사선 라인들일 수 있다. 따라서, 제2 사선 라인(DL2_2)의 일단부와 교차 라인(CL_(n-2))의 타단부는 컨택부(CT)를 통해 서로 연결된다.

도 7a를 참조하면, 교차 라인(CL_(n-2))은 기판(SUB) 상에 배치되고, 교차 라인(CL_(n-2)) 상측에는 교차 라인(CL_(n-2))을 커버하는 제1 인슐레이터(INS1)가 배치될 수 있다. 사선 라인(DL2_2)은 제1 인슐레이터(INS1) 상에 배치되고, 사선 라인(DL2_2)의 상측에는 사선 라인(DL2_2)을 커버하는 제2 인슐레이터(INS2)가 배치될 수 있다. 수직 라인(VL40)은 제2 인슐레이터(INS2) 상에 배치되고, 수직 라인(VL40)의 상측에는 수직 라인(VL40)을 커버하는 패시베이션(PAS)이 배치될 수 있다. 제1 및 제2 인슐레이터(INS1, INS2)와 패시베이션(PAS)은 절연 물질로 이루어져, 각 라인들(VL40, DL2_2 CL_(n-2))을 절연시킬 수 있다.

도 7b를 참조하면, 사선 라인(DL2_2)과 동일한 층에 게이트 전극(GE)이 배치될 수 있다. 게이트 전극(GE)은 게이트 신호를 수신할 수 있다. 수직 라인(VL40)과 동일한 층에 반도체 박막(SM)과 소스 전극(SE) 및 드레인 전극(DE)이 배치될 수 있다. 드레인 전극(DE)은 상부면에 배치된 패시베이션(PAS)을 관통하는 컨택홀을 통해 서브 픽셀 전극(PE)과 연결될 수 있다. 이외에 소스 전극(SE), 드레인 전극(DE), 및 반도체 박막(SM)과 관련하여 설명은 도 6b와 관련하여 상술한 바와 같다.

도 7c를 참조하면, 교차 라인(CL_(n-2))의 상부면에 배치된 제1 및 제2 인슐레이터(INS1, INS2)를 관통하는 제1 컨택홀(CT1)이 형성될 수 있으며, 사선 라인(DL2_2)의 상부면에 배치된 제2 인슐레이터(INS2)를 관통하는 제2 컨택홀(CT2)이 형성될 수 있다. 제2 인슐레이터(INS2) 상에는 컨택 전극(CE)이 형성되고, 컨택 전극(CE)은 제1 및 제2 컨택홀(CT1, CT2)들을 통해 교차 라인(CL_(n-2)) 및 사선 라인(DL2_2)과 연결된다. 그 결과, 교차 라인(CL_(n-2))과 사선 라인(DL2_2)은 컨택 전극(CE)을 통해 전기적으로 서로 연결될 수 있다.

본 실시예에서 사선 라인(DL2_2)은 제2 측면에 일단부가 배치되는 제2 사선 라인들일 수 있다. 따라서, 제2 사선 라인(DL2_2)의 일단부와 교차 라인(CL_(n-2))의 타단부는 컨택부(CT)를 통해 서로 연결된다.

이상으로, 도 6a 내지 도 7c과 관련하여 제1 구동부(10)가 데이터 구동부, 제2 구동부(20)가 게이트 구동부인 표시 패널(100)을 중심으로 설명하였다. 그러나, 제1 구동부(10)가 게이트 구동부, 제2 구동부(20)가 데이터 구동부인 표시 패널(100)에도 상술한 설명들이 유사하게 적용될 수 있다. 따라서, 제1 구동부(10)가 게이트 구동부, 제2 구동부(20)가 데이터 구동부인 경우에도 수직 라인, 사선 라인, 교차 라인이 서로 다른 층에 절연되어 배치될 수 있으며, 사선 라인과 교차 라인은 컨택부를 통해 서로 연결되어 각 서브 픽셀들로 게이트 신호들을 공급할 수 있다.

설명의 편의를 위하여 각 도면을 나누어 설명하였으나, 각 도면에 서술되어 있는 실시예들을 병합하여 새로운 실시예를 구현하도록 설계하는 것도 가능하다. 또한, 표시 장치(1)는 상술한 바와 같이 설명된 실시예들의 구성과 방법이 한정되게 적용될 수 있는 것이 아니라, 상술한 실시예들은 다양한 변형이 이루어질 수 있도록 각 실시 예들의 전부 또는 일부가 선택적으로 조합되어 구성될 수도 있다.

또한, 이상에서는 바람직한 실시예에 대하여 도시하고 설명하였지만, 본 명세서는 상술한 특정의 실시예에 한정되지 아니하며, 청구 범위에서 청구하는 요지를 벗어남이 없이 당해 명세서가 속하는 기술분야에서 통상의 지식을 가진 자에 의해 다양한 변형실시가 가능한 것은 물론이고, 이러한 변형 실시들은 본 명세서의 기술적 사상이나 전망으로부터 개별적으로 이해되어서는 안될 것이다.

또한, 이상에서 기술한 방향이나 길이, 각도, 형태 등은 실질적인 방향, 길이, 각도, 형태를 의미한다. 따라서, 방향, 각도, 형태 등에 있어서 특정 범위의 오차를 허용한다.

1: 표시 장치
100: 표시 패널
200: 연성인쇄회로기판
300: 인쇄회로기판
10: 제1 구동부
20: 제2 구동부
VL1~VLn: 수직 라인들
DL1_1~DL1_n: 제1 사선 라인들
DL2_1~DL2_n: 제2 사선 라인들
CL1~CLn: 교차 라인들
D1: 제1 방향
D2: 제2 방향
D3: 제3 방향
D4: 제4 방향

Claims

복수의 서브 픽셀들을 포함하는, 표시 패널;
상기 표시 패널의 제1 측에 인접하여 배치되고, 제1 신호들을 생성하는 제1 구동부; 및
상기 제1 측에 인접하여 배치되고, 제2 신호들을 생성하는 제2 구동부; 를 포함하고,
상기 표시 패널은,
상기 제1 측에 일단부가 배치되어 상기 제1 신호들을 상기 제1 구동부로부터 상기 서브 픽셀들로 공급하는 수직 라인들;
상기 수직 라인들과 교차하고, 상기 제2 신호들을 상기 서브 픽셀들로 공급하는 사선 라인들;
상기 수직 라인들 및 상기 사선 라인들과 교차하는 교차 라인들; 을 포함하되,
상기 사선 라인들은 상기 제1 측에 일단부가 배치되는 제1 사선 라인들, 및 상기 제1 측과 인접한 제2 측에 일단부가 배치되는 제2 사선 라인들을 포함하고,
상기 교차 라인들은 상기 제1 측에 일단부가 배치되고 상기 제2 측에 타단부가 배치되어, 상기 제2 신호들을 상기 제2 구동부로부터 수신하여 상기 제2 사선 라인들로 공급하는, 표시 장치.
제 1 항에 있어서,
상기 수직 라인들은 제1 방향으로 연장되고 제2 방향으로 배열되고, 상기 사선 라인들은 제3 방향으로 연장되고 제4 방향으로 배열되되,
상기 제1 내지 제4 방향은 서로 다른 방향인, 표시 장치.
제 2 항에 있어서,
상기 교차 라인들은 상기 제4 방향으로 연장되고 상기 제3 방향으로 배열되는, 표시 장치.
제 2 항에 있어서,
상기 제1 방향은 상기 제1 측과 수직한 방향이며, 상기 제2 방향은 상기 제1 측과 평행한 방향인, 표시 장치.
제 2 항에 있어서,
상기 서브 픽셀들은 상기 표시 패널 상에서 상기 제1 방향 및 상기 제2 방향으로 배열되는, 표시 장치.
제 5 항에 있어서,
상기 서브 픽셀들은 상기 제1 방향으로 배열된 서브 픽셀들 단위로 그룹핑되어 복수의 서브 픽셀 열로서 정의되며,
상기 서브 픽셀 열들과 상기 수직 라인들은 상기 표시 패널 상에서 교대로 배치되는, 표시 장치.
제 6 항에 있어서,
상기 사선 라인들 및 상기 교차 라인들은 계단식 구조를 갖는, 표시 장치.
제 7 항에 있어서,
상기 사선 라인들 및 상기 교차 라인들은 기설정된 서브 픽셀 수 단위로 꺾이는 상기 계단식 구조를 갖는, 표시 장치.
제 8 항에 있어서,
상기 서브 픽셀들 각각은 상기 수직 라인들 중 대응하는 하나의 수직 라인 및 상기 사선 라인들 중 대응하는 하나의 사선 라인과 연결되는, 표시 장치.
제 1 항에 있어서,
상기 수직 라인들, 상기 사선 라인들, 및 상기 교차 라인들은 서로 절연되어 평면상에서 교차되는, 표시 장치.
제 10 항에 있어서,
상기 수직 라인들, 상기 사선 라인들, 및 상기 교차 라인들은 서로 다른 층에 배치되어 절연되는, 표시 장치.
제 11 항에 있어서,
상기 표시 패널은, 상기 평면 상에서 중첩하는 상기 제2 사선 라인들과 상기 교차 라인들을 연결시키기 위한 컨택부; 를 더 포함하는, 표시 장치.
제 12 항에 있어서,
상기 교차 라인들의 상기 타단부와 상기 제2 사선 라인들의 상기 일단부는 상기 컨택부를 통해 연결되는, 표시 장치.
제 1 항에 있어서,
상기 서브 픽셀들은, 동일한 극성의 신호를 수신하는 서브 픽셀들 단위로 그룹핑되어 복수의 픽셀 그룹들로서 정의되는, 표시 장치.
제 14 항에 있어서,
상기 서브 픽셀들은 그룹핑된 상기 픽셀 그룹 단위로 반전 구동되는, 표시 장치.
제 15 항에 있어서,
상기 제1 신호들은 데이터 신호들이며, 상기 제1 구동부는 데이터 구동부이고,
상기 제2 신호들은 게이트 신호들이며, 상기 제2 구동부는 게이트 구동부인, 표시 장치.
제 16 항에 있어서,
상기 복수의 픽셀 그룹들 중 인접한 픽셀 그룹들에 각각 포함된 서브 픽셀들은, 서로 다른 극성의 상기 제1 신호들을 각각 공급받는, 표시 장치.
제 17 항에 있어서,
제1 픽셀 그룹에 포함된 제1 서브 픽셀들은 양극성의 제1 신호들을 공급받고,
상기 제1 픽셀 그룹과 인접한 제2 픽셀 그룹에 포함된 제2 서브 픽셀들은 음극성의 제1 신호들을 공급받는, 표시 장치.
제 16 항에 있어서,
상기 서브 픽셀들은, 상기 제2 신호들에 대응하여 동일한 사선 라인과 연결된 서브 픽셀들 단위로 순차적으로 구동되는, 표시 장치.
제 15 항에 있어서,
상기 제1 신호들은 게이트 신호들이며, 상기 제1 구동부는 게이트 구동부이고,
상기 제2 신호들은 데이터 신호들이며, 상기 제2 구동부는 데이터 구동부인, 표시 장치.
제 20 항에 있어서,
상기 복수의 픽셀 그룹들 중 인접한 픽셀 그룹들에 각각 포함된 서브 픽셀들은, 서로 다른 극성의 상기 제2 신호들을 각각 공급받는, 표시 장치.
제 21 항에 있어서,
제3 픽셀 그룹에 포함된 제3 서브 픽셀들은 양극성의 제2 신호들을 공급받고,
상기 제3 픽셀 그룹과 인접한 제4 픽셀 그룹에 포함된 제4 서브 픽셀들은 음극성의 제2 신호들을 공급받는, 표시 장치.
제 20 항에 있어서,
상기 서브 픽셀들은, 상기 제1 신호들에 대응하여 동일한 수직 라인과 연결된 서브 픽셀들 단위로 순차적으로 구동되는, 표시 장치.