KR102172386B1 - 박막트랜지스터 어레이 기판 및 그의 제조방법 - Google Patents
박막트랜지스터 어레이 기판 및 그의 제조방법 Download PDFInfo
- Publication number
- KR102172386B1 KR102172386B1 KR1020130064969A KR20130064969A KR102172386B1 KR 102172386 B1 KR102172386 B1 KR 102172386B1 KR 1020130064969 A KR1020130064969 A KR 1020130064969A KR 20130064969 A KR20130064969 A KR 20130064969A KR 102172386 B1 KR102172386 B1 KR 102172386B1
- Authority
- KR
- South Korea
- Prior art keywords
- thin film
- pixel
- interlayer insulating
- electrode
- insulating layer
- Prior art date
Links
- 239000010409 thin film Substances 0.000 title claims abstract description 144
- 239000000758 substrate Substances 0.000 title claims abstract description 81
- 238000004519 manufacturing process Methods 0.000 title claims description 20
- 239000010410 layer Substances 0.000 claims description 115
- 239000011229 interlayer Substances 0.000 claims description 99
- 239000010408 film Substances 0.000 claims description 43
- 238000000034 method Methods 0.000 claims description 30
- 230000000149 penetrating effect Effects 0.000 claims description 20
- 239000011810 insulating material Substances 0.000 claims description 18
- 101100214488 Solanum lycopersicum TFT2 gene Proteins 0.000 description 38
- 101100214494 Solanum lycopersicum TFT4 gene Proteins 0.000 description 33
- 101100214491 Solanum lycopersicum TFT3 gene Proteins 0.000 description 32
- 230000008569 process Effects 0.000 description 9
- 238000010586 diagram Methods 0.000 description 4
- 239000000463 material Substances 0.000 description 4
- 238000000059 patterning Methods 0.000 description 4
- 230000007423 decrease Effects 0.000 description 3
- 239000004973 liquid crystal related substance Substances 0.000 description 3
- 230000009467 reduction Effects 0.000 description 3
- 239000004065 semiconductor Substances 0.000 description 3
- 230000008054 signal transmission Effects 0.000 description 3
- -1 acryl Chemical group 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 239000011159 matrix material Substances 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 238000000926 separation method Methods 0.000 description 2
- 229910004205 SiNX Inorganic materials 0.000 description 1
- 229910021417 amorphous silicon Inorganic materials 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 238000005401 electroluminescence Methods 0.000 description 1
- 238000010030 laminating Methods 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
- 238000009736 wetting Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
-
- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
- G02F1/1362—Active matrix addressed cells
- G02F1/136227—Through-hole connection of the pixel electrode to the active element through an insulation layer
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
- H01L27/124—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
- H01L27/1248—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition or shape of the interlayer dielectric specially adapted to the circuit arrangement
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
- H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
- H10K59/10—OLED displays
- H10K59/12—Active-matrix OLED [AMOLED] displays
- H10K59/123—Connection of the pixel electrodes to the thin film transistors [TFT]
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Nonlinear Science (AREA)
- Liquid Crystal (AREA)
- Mathematical Physics (AREA)
- Chemical & Material Sciences (AREA)
- Crystallography & Structural Chemistry (AREA)
- Optics & Photonics (AREA)
- Devices For Indicating Variable Information By Combining Individual Elements (AREA)
Abstract
본원의 일 실시예는 개구율을 향상시킬 수 있는 박막트랜지스터 어레이 기판에 관한 것으로, 제 1 화소영역, 제 1 방향으로 상기 제 1 화소영역과 이웃하는 제 2 화소영역, 상기 제 1 방향에 교차하는 제 2 방향으로 상기 제 1 화소영역과 이웃하는 제 3 화소영역, 및 상기 제 1 방향으로 상기 제 3 화소영역과 이웃하고 상기 제 2 방향으로 상기 제 2 화소영역과 이웃하는 제 4 화소영역을 각각 포함하는 복수의 화소영역그룹이 정의되고, 상기 복수의 화소영역그룹 중 어느 하나의 화소영역그룹에 포함된 제 1 내지 제 4 화소영역에 대응하는 제 1 내지 제 4 박막트랜지스터를 포함하는 박막트랜지스터 어레이 기판을 제공한다. 상기 제 1 내지 제 4 박막트랜지스터 각각은, 기판 상에 형성되는 제 1 전극; 상기 기판 상의 전면에 상기 제 1 전극을 덮도록 형성되는 게이트절연막; 상기 게이트절연막 상에 상기 제 1 전극과 적어도 일부 오버랩하도록 형성되는 액티브층; 및 상기 게이트절연막 상에 상호 이격하여 상기 액티브층 상의 양측에 오버랩하도록 형성되는 제 2 및 제 3 전극을 포함한다. 여기서, 상기 제 1 내지 제 4 박막트랜지스터 각각의 상기 제 2 전극은 소정의 콘택영역에서 상호 이웃하는 적어도 일부를 각각 포함하도록 형성된다.
Description
본원은 능동 매트릭스 구동 방식(Active Matrix Driving Mode)의 표시장치에 포함되는 박막트랜지스터 어레이 기판에 관한 것으로, 특히 표시영역 중 실질적으로 광을 방출하는 유효 발광영역의 비율인 개구율을 향상시킬 수 있는 박막트랜지스터 어레이 기판 및 그를 제조하는 방법에 관한 것이다.
본격적인 정보화 시대로 접어듦에 따라, 전기적 정보신호를 시각적으로 표시하는 디스플레이(display) 분야가 급속도로 발전하고 있다. 이에, 여러 가지 다양한 평판표시장치(Flat Display Device)에 대해 박형화, 경량화 및 저소비전력화 등의 성능을 개발시키기 위한 연구가 계속되고 있다.
이 같은 평판표시장치의 대표적인 예로는 액정표시장치(Liquid Crystal Display device: LCD), 플라즈마표시장치(Plasma Display Panel device: PDP), 전계방출표시장치(Field Emission Display device: FED), 전기발광표시장치(Electro Luminescence Display device: ELD), 전기습윤표시장치(Electro-Wetting Display device: EWD) 및 유기발광표시장치(Organic Light Emitting Display device: OLED) 등을 들 수 있다.
이와 같은 평판표시장치들은 공통적으로, 영상을 구현하기 위한 평판표시패널을 필수적으로 포함한다. 평판표시패널은 고유의 발광물질 또는 편광물질을 사이에 둔 한 쌍의 기판이 대면 합착된 구조이다.
이들 표시장치 중 복수의 화소를 개별적으로 구동하는 능동 매트릭스 구동 방식의 표시장치는 한 쌍의 기판 중 어느 하나로서, 박막트랜지스터 어레이 기판을 포함한다.
박막트랜지스터 어레이 기판은 복수의 화소영역을 정의하도록 상호 교차하는 방향으로 형성되는 게이트라인과 데이터라인, 및 복수의 화소영역에 대응하여 게이트라인과 데이터라인 사이의 교차영역에 형성되는 복수의 박막트랜지스터를 포함한다.
그리고, 박막트랜지스터 어레이 기판은 복수의 박막트랜지스터를 덮은 적어도 하나의 층간절연막 상에 형성되는 화소전극을 더 포함할 수 있다. 이때, 화소전극은 적어도 하나의 층간절연막을 관통하여 박막트랜지스터의 적어도 일부를 노출시키는 콘택홀을 통해, 박막트랜지스터와 연결된다.
그런데, 콘택홀은 각 화소영역의 일부에 형성됨에 따라, 표시영역 중 실질적으로 광을 방출하는 유효 발광영역의 비율인 개구율을 저하시키는 요인이 된다.
한편, 박막트랜지스터 어레이 기판은 고해상도를 달성하기 위하여, 데이터라인과 화소전극 사이의 이격거리를 감소시킬 필요가 있는데, 이때, 근접한 이격거리로 인해, 데이터라인과 화소전극 사이에서 자기장의 신호전달 왜곡 현상이 발생될 수 있다. 이를 방지하기 위하여, 박막트랜지스터 어레이 기판은 적어도 하나의 층간절연막 중 어느 하나로서, 유기절연재료, 예를 들면 포토아크릴(Photoacryl)로 이루어진 층간절연막을 더 포함할 수 있다.
그런데, 포토아크릴의 패터닝 시, 무기절연재료보다 넓은 공정마진을 필요로 하므로, 포토아크릴의 층간절연막을 포함하는 경우, 넓은 공정마진을 포함하는 너비로 형성되는 콘택홀에 의해, 개구율의 감소가 심화되는 문제점이 있다.
본원은 콘택홀의 개수를 감소시킬 수 있어, 개구율을 향상시킬 수 있는 박막트랜지스터 어레이 기판 및 그의 제조방법을 제공하기 위한 것이다.
이와 같은 과제를 해결하기 위하여, 본원은 제 1 화소영역, 제 1 방향으로 상기 제 1 화소영역과 이웃하는 제 2 화소영역, 상기 제 1 방향에 교차하는 제 2 방향으로 상기 제 1 화소영역과 이웃하는 제 3 화소영역, 및 상기 제 1 방향으로 상기 제 3 화소영역과 이웃하고 상기 제 2 방향으로 상기 제 2 화소영역과 이웃하는 제 4 화소영역을 각각 포함하는 복수의 화소영역그룹이 정의되고, 상기 복수의 화소영역그룹 중 어느 하나의 화소영역그룹에 포함된 제 1 내지 제 4 화소영역에 대응하는 제 1 내지 제 4 박막트랜지스터를 포함하는 박막트랜지스터 어레이 기판을 제공한다.
상기 제 1 내지 제 4 박막트랜지스터 각각은, 기판 상에 형성되는 제 1 전극; 상기 기판 상의 전면에 상기 제 1 전극을 덮도록 형성되는 게이트절연막; 상기 게이트절연막 상에 상기 제 1 전극과 적어도 일부 오버랩하도록 형성되는 액티브층; 및 상기 게이트절연막 상에 상호 이격하여 상기 액티브층 상의 양측에 오버랩하도록 형성되는 제 2 및 제 3 전극을 포함한다. 그리고, 상기 제 1 내지 제 4 박막트랜지스터 각각의 상기 제 2 전극은 소정의 콘택영역에서 상호 이웃하는 적어도 일부를 각각 포함하도록 형성된다.
그리고, 본원은 제 1 화소영역, 제 1 방향으로 상기 제 1 화소영역과 이웃하는 제 2 화소영역, 상기 제 1 방향에 교차하는 제 2 방향으로 상기 제 1 화소영역과 이웃하는 제 3 화소영역, 및 상기 제 1 방향으로 상기 제 3 화소영역과 이웃하고 상기 제 2 방향으로 상기 제 2 화소영역과 이웃하는 제 4 화소영역을 각각 포함하는 복수의 화소영역그룹이 정의되는 박막트랜지스터 어레이 기판을 제조하는 방법에 있어서, 기판 상에, 상기 복수의 화소영역그룹 중 어느 하나의 화소영역그룹에 포함된 제 1 내지 제 4 화소영역에 대응하고, 상기 기판 상의 제 1 전극과, 상기 제 1 전극을 덮은 게이트절연막 상의 제 2 및 제 3 전극을 각각 포함하는 제 1 내지 제 4 박막트랜지스터를 형성하는 단계; 상기 기판 상의 전면에, 상기 제 1 내지 제 4 박막트랜지스터를 덮는 제 1 층간절연막을 형성하는 단계; 상기 제 1 층간절연막 상의 전면에, 유기절연재료로 이루어진 제 2 층간절연막을 형성하는 단계; 및 상기 제 1 내지 제 4 박막트랜지스터의 상기 제 2 전극 각각의 적어도 일부가 배치된 소정의 콘택영역 중 적어도 일부에 대응하여 상기 제 1 및 제 2 층간절연막을 관통하고, 상기 제 1 내지 제 4 박막트랜지스터의 상기 제 2 전극 중 상기 제 1 또는 제 2 방향으로 상호 이웃하는 어느 둘 이상의 제 2 전극 각각의 적어도 일부를 노출하는 통합콘택홀을 형성하는 단계를 포함하는 박막트랜지스터 어레이 기판의 제조방법을 더 제공한다.
본원의 일 실시예에 따르면, 어느 하나의 화소영역그룹에 대응하는 제 1 내지 제 4 박막트랜지스터의 소스전극은 소정의 콘택영역에서 상호 이웃하는 적어도 일부를 포함하도록 형성된다. 그리고, 제 1 및 제 2 층간절연막을 관통하는 통합콘택홀과, 제 3 층간절연막을 관통하는 화소홀은 콘택영역에 대응하도록 형성된다. 이와 같이, 각 소스전극은 다른 소스전극과 이웃하고 콘택영역에 대응한 적어도 일부를 포함함에 따라, 통합콘택홀 또는 화소홀은 둘 이상의 소스전극에 일괄적으로 대응하도록 형성될 수 있으므로, 통합콘택홀 또는 화소홀의 개수를 감소시킬 수 있다.
특히, 제 1 층간절연막 및 유기절연재료의 제 2 층간절연막을 관통하는 통합콘택홀은 개개의 소스전극이 아니라, 각 콘택영역에서 상호 이웃하는 둘 이상의 소스전극을 일괄적으로 적어도 일부 노출하도록 형성된다. 이로써, 제 2 층간절연막을 관통하는 통합콘택홀의 개수가 감소됨에 따라, 통합콘택홀 전체의 공정마진이 감소하므로, 결과적으로, 박막트랜지스터 어레이 기판의 개구율이 기존에 비해 향상될 수 있다.
도 1은 본원의 일 실시예에 따른 박막트랜지스터 어레이 기판 중 일부를 나타낸 등가회로도이다.
도 2는 도 1의 박막트랜지스터 어레이 기판 중 일부를 나타낸 평면도이다.
도 3은 도 2의 I-I'를 나타낸 단면도이다.
도 4a 및 도 4d는 본원의 일 실시예에 따른 통합콘택홀 및 화소홀에 대한 다른 예시이다.
도 5는 본원의 일 실시예에 따른 박막트랜지스터 어레이 기판의 제조방법을 나타낸 순서도이다.
도 6은 도 5의 "제 1 내지 제 4 박막트랜지스터를 형성하는 단계"를 나타낸 순서도이다.
도 7a 내지 도 7d, 및 도 8a 내지 도 8h는 도 5 및 도 6의 각 단계를 나타낸 공정도이다.
도 2는 도 1의 박막트랜지스터 어레이 기판 중 일부를 나타낸 평면도이다.
도 3은 도 2의 I-I'를 나타낸 단면도이다.
도 4a 및 도 4d는 본원의 일 실시예에 따른 통합콘택홀 및 화소홀에 대한 다른 예시이다.
도 5는 본원의 일 실시예에 따른 박막트랜지스터 어레이 기판의 제조방법을 나타낸 순서도이다.
도 6은 도 5의 "제 1 내지 제 4 박막트랜지스터를 형성하는 단계"를 나타낸 순서도이다.
도 7a 내지 도 7d, 및 도 8a 내지 도 8h는 도 5 및 도 6의 각 단계를 나타낸 공정도이다.
이하, 본원의 일 실시예에 따른 박막트랜지스터 어레이 기판 및 그의 제조방법에 대하여 첨부한 도면을 참고로 하여 상세히 설명하기로 한다.
먼저, 도 1 내지 도 3 및 도 4a 내지 도 4d를 참조하여, 본원의 일 실시예에 따른 박막트랜지스터 어레이 기판에 대해 설명한다.
도 1은 본원의 일 실시예에 따른 박막트랜지스터 어레이 기판 중 일부를 나타낸 등가회로도이다. 도 2는 도 1의 박막트랜지스터 어레이 기판 중 일부를 나타낸 평면도이다.
도 1에 도시한 바와 같이, 본원의 일 실시예에 따른 박막트랜지스터 어레이 기판(100)은 두 열의 화소영역(PA)들이 이들 사이에 배열된 하나의 데이터라인(DL)을 공유하는 DRD(Double Rate Driving) 구동 방식이다. 이와 같은 DRD(Double Rate Driving) 구동 방식은, 게이트라인 드라이버 IC보다 고가인 데이터 드라이버 IC의 개수를 1/2로 감소시킬 수 있어, 제조비용이 감소될 수 있는 장점이 있다.
구체적으로, DRD(Double Rate Driving) 구동 방식의 박막트랜지스터 어레이 기판(100)은 제 1 화소영역(PA1), 제 1 방향(도 1에서 가로방향에 해당함)으로 제 1 화소영역(PA1)과 이웃하는 제 2 화소영역(PA2), 제 1 방향(가로)에 교차하는 제 2 방향(도 1에서 세로방향에 해당함)으로 제 1 화소영역(PA1)과 이웃하는 제 3 화소영역(PA3), 및 제 1 방향(가로)으로 제 3 화소영역(PA3)과 이웃하고 제 2 방향(세로)으로 제 2 화소영역(PA2)과 이웃하는 제 4 화소영역(PA4)을 각각 포함하는 복수의 화소영역그룹(PG)을 포함한다.
그리고, 박막트랜지스터 어레이 기판(100)은 제 1 방향(가로)으로 형성되고, 상호 나란하게 배열된 제 1 및 제 2 게이트라인((GL1, GL2)) 별로 상호 이격하여 형성되는 복수의 게이트라인(GL), 및 복수의 게이트라인(GL)에 교차하도록 형성되고 제 1 및 제 2 데이터라인(DL1, DL2)을 포함하는 복수의 데이터라인(DL)을 더 포함한다.
이에, 한 쌍의 게이트라인(GL1, GL2)과 다른 한 쌍의 게이트라인(GL1', GL2') (GL1", GL2") 사이에 의해, 각 화소영역(PA)의 제 2 방향(세로) 너비가 정의된다. 그리고, 각 데이터라인(DL1, DL2) 사이에 의해, 두 화소영역(PA)의 제 1 방향(가로) 너비가 정의된다. 즉, 제 1 및 제 2 게이트라인(GL1, GL2)을 포함하는 한 쌍의 게이트라인, 및 데이터라인(DL)의 교차영역에서, 두 개의 화소영역(PA)이 정의될 수 있다.
또한, 박막트랜지스터 어레이 기판(100)은 각 화소영역그룹(PG)에 포함된 제 1 내지 제 4 화소영역(PA1, PA2, PA3, PA4)에 대응하는 제 1 내지 제 4 박막트랜지스터(TFT1, TFT2, TFT3, TFT4), 및 제 1 내지 제 4 화소영역(PA1, PA2, PA3, PA4) 각각에 대응하고 제 1 내지 제 4 박막트랜지스터(TFT1, TFT2, TFT3, TFT4) 각각과 연결되는 화소전극(PE)를 더 포함한다.
각 화소영역그룹(PG)에 포함된 제 1 내지 제 4 화소영역((PA1, PA2, PA3, PA4)에 대응한 제 1 내지 제 4 박막트랜지스터(TFT1, TFT2, TFT3, TFT4)에 있어서, 제 1 및 제 2 박막트랜지스터(TFT1, TFT2)는 제 1 게이트라인(GL1)에 연결되고, 그 중 제 1 박막트랜지스터(TFT1)는 제 1 데이터라인(DL1)에 연결되고, 제 2 박막트랜지스터(TFT2)는 제 2 데이터라인(DL2)에 연결된다. 그리고, 제 3 및 제 4 박막트랜지스터(TFT3, TFT4)는 제 2 게이트라인(GL2)에 연결되고, 그 중 제 3 박막트랜지스터(TFT3)는 제 1 데이터라인(DL1)에 연결되고, 제 4 박막트랜지스터(TFT4)는 제 2 데이터라인(DL2)에 연결된다.
이때, 제 1 데이터라인(DL1)은 제 1 데이터라인(DL1)을 사이에 두고 제 1 및 제 3 박막트랜지스터(TFT1, TFT3)와 대향하는 다른 화소영역그룹(PG의 좌측)의 박막트랜지스터(TFT')에도 연결된다.
그리고, 제 2 데이터라인(DL2)은 제 2 데이터라인(DL2)을 사이에 두고 제 2 및 제 4 박막트랜지스터(TFT2, TFT4)와 대향하는 또 다른 화소영역그룹(PG의 우측)의 박막트랜지스터(TFT")에도 연결된다.
도 2는 도 1의 박막트랜지스터 어레이 기판에 있어서, 어느 하나의 화소영역그룹(PG)에 포함된 제 1 내지 제 4 화소영역(PA1, PA2, PA3, PA4)의 박막트랜지스터(TFT1, TFT2, TFT3, TFT4)를 나타낸 평면도이다.
도 2에 도시한 바와 같이, 제 1 내지 제 4 박막트랜지스터(TFT1, TFT2, TFT3, TFT4) 각각은 게이트전극(GE), 액티브층(ACT), 소스전극(SE) 및 드레인전극(DE)을 포함한다.
게이트전극(GE)은 제 1 및 제 2 게이트라인(GL1, GL2) 중 어느 하나로부터 분기되어 형성된다. 일 예로, 게이트전극(GE)은 제 1 및 제 2 게이트라인(GL1, GL2) 중 어느 하나의 일부일 수 있다.
액티브층(ACT)은 게이트전극(GE)의 적어도 일부와 오버랩하도록 형성된다. 그리고 액티브층(ACT)은 폴리실리콘, 아몰포스실리콘 및 산화물반도체 중 어느 하나로 형성될 수 있다. 이러한 액티브층(ACT)은 게이트전극(GE)의 전압레벨에 대응하여 소스전극(SE)과 드레인전극(DE) 사이에 채널을 형성한다.
별도로 도시하고 있지 않으나, 액티브층(ACT)이 식각가스 또는 식각액에 의해 쉽게 도체화되는 산화물반도체로 형성되는 경우, 제 1 및 제 2 박막트랜지스터(TFT1, TFT2) 각각은 액티브층(ACT) 상에 적어도 채널영역을 덮도록 형성되는 에치스토퍼층(미도시)을 더 포함할 수 있다.
소스전극(SE)과 드레인전극(DE)은 상호 이격하고, 액티브층(ACT)의 양측에 적어도 일부 오버랩하도록 형성된다.
이러한 소스전극(SE)과 드레인전극(DE) 중 어느 하나(예를 들면, 드레인전극(DE))는 제 1 및 제 2 데이터라인(DL1, DL2) 중 어느 하나에 연결되고, 다른 하나(예를 들면, 소스전극(SE))는 화소전극(PE)에 연결된다. 예를 들어, 드레인전극(DE)은 제 1 및 제 2 데이터라인(DL1, DL2) 중 어느 하나의 일부로 형성되고, 소스전극(SE)은 드레인전극(DE)으로부터 이격되고 화소전극(PE)과 연결된다.
참고로, 이하에서는 드레인전극(DE)이 제 1 및 제 2 데이터라인(DL1, DL2) 중 어느 하나에 연결되고, 소스전극(SE)이 화소전극(PE)에 연결되는 것으로 설명한다.
더불어, 제 1 내지 제 4 박막트랜지스터(TFT1, TFT2, TFT3, TFT4) 각각에서 화소전극(PE)에 연결되는 소스전극(SE)은 소정의 콘택영역(CA)에 대응하는 적어도 일부를 포함한다. 즉, 제 1 내지 제 4 박막트랜지스터(TFT1, TFT2, TFT3, TFT4) 각각의 소스전극(SE)은 콘택영역(CA)에서 상호 이웃하는 적어도 일부를 각각 포함한다.
여기서, 콘택영역(CA)은 서로 다른 층에 형성되는 소스전극(SE)과 화소전극(PE)을 상호 연결시키기 위한 통합콘택홀(CCH) 및 화소홀(PEH)(이하, "콘택홀"이라 통칭함)이 형성되는 영역이다.
이러한 콘택영역(CA)은 제 1 및 제 2 게이트라인(GL1, GL2) 사이와, 제 1 및 제 2 데이터라인(DL1, DL2) 사이로 정의되는 영역 중 적어도 일부를 포함한다. 즉, 콘택영역(CA)은 상호 교차 배치된 게이트라인(GL)과 데이터라인(DL)에 의해 정의되는 화소영역(PA) 외곽에 배치된다.
이와 같이, 콘택홀이 화소영역(PA)이 아닌, 화소영역(PA) 외곽에 해당하는 콘택영역(CA)에 대응하도록 형성됨에 따라, 콘택홀에 의한 개구율의 감소폭이 더 축소될 수 있다. 즉, 본원의 일 실시예에 따르면, 화소영역(PA) 내에 형성된 콘택홀을 포함하는 기존의 박막트랜지스터 어레이 기판보다, 개구율이 향상될 수 있다.
도 3은 도 2의 I-I'를 나타낸 단면도로서, 제 1 내지 제 4 박막트랜지스터(TFT1, TFT2, TFT3, TFT4) 중 제 1 방향(가로)으로 이웃하는 제 1 및 제 2 박막트랜지스터(TFT1, TFT2) 및 통합콘택홀(CCH)과 화소홀(PEH)을 통해 제 1 및 제 2 박막트랜지스터(TFT1, TFT2) 각각에 연결된 화소전극(PE)을 나타낸 도면이다.
도 3에 도시된 바와 같이, 제 1 및 제 2 박막트랜지스터(TFT1, TFT2) 각각은 기판(101) 상에 형성되는 게이트전극(GE), 기판(101) 상의 전면에 게이트전극(GE)을 덮도록 형성되는 게이트절연막(110), 게이트절연막(110) 상에 게이트전극(GE)과 적어도 일부 오버랩하도록 형성되는 액티브층(ACT), 게이트절연막(110) 상에 상호 이격하고 액티브층(ACT) 상의 양측에 오버랩하도록 형성되는 소스전극(SE)과 드레인전극(DE)을 포함한다.
한편, 별도로 도시하고 있지 않으나, 게이트라인(GL)은 기판(101) 상에 게이트전극(GE)과 함께 형성되고 게이트절연막(110)으로 덮인다. 그리고, 데이터라인(DL)은 게이트절연막(110) 상에 소스전극(SE) 및 드레인전극(DE)과 함께 형성된다.
이러한 제 1 및 제 2 박막트랜지스터(TFT1, TFT2)은 게이트절연막(110) 상의 전면에 형성되는 적어도 하나의 층간절연막(121, 122, 123)으로 덮이고, 화소전극(PE)은 적어도 하나의 층간절연막(121, 122, 123) 중 최상층에 화소영역(PA)과 대응하여 형성된다.
예시적으로, 적어도 하나의 층간절연막(121, 122, 123)은 제 1, 제 2 및 제 3 층간절연막(121, 122, 123)을 포함할 수 있다.
이 경우, 제 1 층간절연막(121)은 게이트절연막(110) 상의 전면에 액티브층(ACT), 소스전극(SE) 및 드레인전극(DE)을 덮도록 형성되고, 제 2 층간절연막(122)은 제 1 층간절연막(121) 상의 전면에 형성되며, 제 3 층간절연막(123)은 제 2 층간절연막(122) 상의 전면에 형성된다.
여기서, 제 1 및 제 3 층간절연막(121, 123)은 SiNx, SiOy 등과 같은 무기절연재료로 형성될 수 있다. 또는, 제 1 및 제 3 층간절연막(121, 123)은 서로 다른 조성과 두께를 갖는 무기절연재료의 다중층으로 형성될 수도 있다.
그리고, 제 2 층간절연막(122)은 상호 인접한 데이터라인(DL)과 화소전극(PE) 사이에서 발생될 수 있는 자기장의 신호전달 왜곡 현상을 감소시키기 위하여, 포토아크릴(Photo acryl)과 같은 유기절연재료로 형성될 수 있다.
그런데, 포토아크릴의 제 2 층간절연막(122)을 관통하는 콘택홀의 경우, 무기절연재료의 층간절연막(121, 123)보다 넓은 공정마진을 포함하는 너비로 형성되어야 하므로, 개구율을 저하시키는 요인이 된다.
이에, 본원의 일 실시예에 따르면, 소스전극(SE)과 화소전극(PE)을 상호 연결시키기 위한 콘택홀에 있어, 제 1 및 제 2 층간절연막(121, 122)을 관통하는 콘택홀과, 제 3 층간절연막(123)을 관통하는 콘택홀이 별개로 형성된다.
즉, 박막트랜지스터 어레이 기판(100)은 콘택영역(CA)의 적어도 일부에 대응하여, 제 1 및 제 2 층간절연막(121, 122)을 관통하도록 형성되고, 제 1 내지 제 4 박막트랜지스터(TFT1, TFT2, TFT3, TFT4)의 소스전극(SE) 중 상호 이웃하는 어느 둘 이상의 소스전극(SE) 각각의 적어도 일부를 노출하는 통합콘택홀(CCH), 및 통합콘택홀(CCH) 내의 제 3 층간절연막(123)을 관통하도록 형성되고, 소스전극(SE)의 적어도 일부를 노출하는 화소홀(PEH)을 더 포함한다.
도 2 및 도 3을 참조하면, 통합콘택홀(CCH)은 콘택영역(CA)에 대응하도록 형성되어, 제 1 내지 제 4 박막트랜지스터(TFT1, TFT2, TFT3, TFT4)의 소스전극(SE) 각각의 적어도 일부 상에 적층된 제 1 및 제 2 층간절연막(121, 122)을 제거함으로써 형성된다.
그리고, 제 3 층간절연막(123)은 제 2 층간절연막(122) 상의 전면에, 통합콘택홀(CCH)을 통해 노출된 소스전극(SE)의 적어도 일부를 덮도록 형성된다.
화소홀(PEH)은 통합콘택홀(CCH) 내에서, 제 3 층간절연막(123)만으로 덮인 소스전극(SE)의 적어도 일부를 노출하도록 형성된다.
이로써, 각 소스전극(SE)은 제 1 내지 제 3 층간절연막(121, 122, 123)으로 덮이고, 제 1 및 제 2 층간절연막(121, 122)을 관통하는 통합콘택홀(CCH)과, 제 3 층간절연막(123)을 관통하는 화소홀(PEH)을 통해 노출된 적어도 일부를 포함한다.
그리고, 화소전극(PE)은 제 3 층간절연막(123) 상에 형성되고, 통합콘택홀(CCH)과 화소홀(PEH)을 통해 노출된 소스전극(SE)의 적어도 일부에 접하여, 소스전극(PE)과 연결된다.
이와 같이, 제 1 및 제 2 층간절연막(121, 122)을 관통하는 콘택홀(CCH)은 각 소스전극(SE)의 적어도 일부에만 대응하는 너비가 아니라, 콘택영역(CA)에서 상호 이웃하는 둘 이상의 소스전극(SE) 각각의 적어도 일부에 통합적으로 대응하는 너비로 형성된다.
이에 따라, 하나의 통합콘택홀(CCH)에 대응되는 소스전극(SE)의 개수에 반비례하여, 제 1 및 제 2 층간절연막(121, 122)을 관통하는 콘택홀(CCH)의 개수가 감소하게 되고, 그만큼 통합콘택홀(CCH) 전체에 포함되는 공정마진이 감소된다. 그러므로, 각 소스전극(SE)에 대응하여 제 1 및 제 2 층간절연막(121, 122)을 관통하는 콘택홀을 형성하는 기존의 박막트랜지스터 어레이 기판에 비해, 제 1 및 제 2 층간절연막(121, 122)을 관통하는 콘택홀(CCH)에 의한 개구율의 감소폭이 더욱 축소될 수 있다.
한편, 별도로 도시하고 있지 않으나, 박막트랜지스터 어레이 기판(100)이 액정표시장치용인 경우, 박막트랜지스터 어레이 기판(100)은 제 2 층간절연막(122) 상에 각 화소영역(PA1, PA2, PA3, PA4)에 대응하도록 형성되는 공통전극(미도시)을 더 포함할 수 있다.
또한, 별도로 도시하고 있지 않으나, 제 1 및 제 2 박막트랜지스터(TFT1, TFT2)에 제 2 방향으로 이웃하고 상호 제 1 방향으로 이웃한 제 3 및 제 4 박막트랜지스터(TFT3, TFT4)는, 도 3에 도시한 제 1 및 제 2 박막트랜지스터(TFT1, TFT2)와 동일하므로, 이하에서 중복되는 설명은 생략하기로 한다.
더불어, 도 2 및 도 3은 각 화소영역그룹(PG)에 있어서, 콘택영역(CA) 전체에 대응하는 통합콘택홀(CCH), 및 통합콘택홀(CCH) 내의 좌, 우측에 형성되는 두 개의 화소홀(PEH)을 도시하고 있으나, 본원의 일 실시예에 따른 통합콘택홀(CCH) 및 화소홀(PEH) 각각은 도 2 및 도 3의 도시에 국한되지 않는다.
즉, 통합콘택홀(CCH)은 콘택영역(CA)에서 제 1 또는 제 2 방향으로 상호 이웃하는 둘 이상의 소스전극(SE) 각각의 적어도 일부에 통합적으로 대응하는 너비로 형성될 수 있고, 화소홀(PEH)은 각 통합콘택홀(CCH) 내에서 적어도 하나의 소스전극(SE) 각각의 적어도 일부에 대응하는 너비로 형성될 수 있다.
예시적으로, 도 4a에 도시한 바와 같이, 각 화소영역그룹(PG)에 있어서, 통합콘택홀(CCH)은 콘택영역(CA) 전체에, 제 1 내지 제 4 박막트랜지스터(TFT1, TFT2, TFT3, TFT4)의 소스전극(SE) 각각의 적어도 일부에 통합적으로 대응하는 너비로 형성되고, 화소홀(PEH)은 통합콘택홀(CCH) 내의 상, 하측에 두 개로 형성될 수 있다. 여기서, 두 개의 화소홀 중 상측의 화소홀(PEH)은 제 1 방향(가로)으로 이웃한 제 1 및 제 2 박막트랜지스터(TFT1, TFT2)의 소스전극(SE) 각각의 적어도 일부를 일괄적으로 노출시키고, 하측의 화소홀(PEH)은 제 1 방향(가로)으로 상호 이웃한 제 3 및 제 4 박막트랜지스터(TFT3, TFT4)의 소스전극(SE)을 적어도 일부 노출시킨다.
또는, 도 4b에 도시한 바와 같이, 각 화소영역그룹(PG)에 있어서, 통합콘택홀(CCH)은 콘택영역(CA) 전체에, 제 1 내지 제 4 박막트랜지스터(TFT1, TFT2, TFT3, TFT4)의 소스전극(SE) 각각의 적어도 일부에 통합적으로 대응하는 너비로 형성되고, 화소홀(PEH)은 통합콘택홀(CCH) 내의 상, 하, 좌, 우측에 네 개로 형성될 수 있다. 여기서, 네 개의 화소홀(PEH)은 제 1 내지 제 4 박막트랜지스터(TFT1, TFT2, TFT3, TFT4)의 소스전극(SE)의 적어도 일부를 각각 노출시킨다.
또는, 도 4c에 도시한 바와 같이, 각 화소영역그룹(PG)에 있어서, 통합콘택홀(CCH)은 콘택영역(CA)의 상, 하측에 두 개로 형성되고, 화소홀(PEH)은 상, 하측 통합콘택홀(CCH) 각각의 좌, 우측에 네 개로 형성될 수 있다.
여기서, 두 개의 통합콘택홀 중 상측의 통합콘택홀(CCH)은 제 1 방향(가로)으로 이웃한 제 1 및 제 2 박막트랜지스터(TFT1, TFT2)의 소스전극(SE) 각각의 적어도 일부에 통합적으로 대응하는 너비로 형성되고, 하측의 통합콘택홀(CCH)은 제 1 방향(가로)으로 이웃한 제 3 및 제 4 박막트랜지스터(TFT3, TFT4)의 소스전극(SE) 각각의 적어도 일부에 통합적으로 대응하는 너비로 형성된다.
그리고, 네 개의 화소홀(PEH)은 제 1 내지 제 4 박막트랜지스터(TFT1, TFT2, TFT3, TFT4)의 소스전극(SE)의 적어도 일부를 각각 노출시킨다.
또는, 도 4d에 도시한 바와 같이, 각 화소영역그룹(PG)에 있어서, 통합콘택홀(CCH)은 콘택영역(CA)의 좌, 우측에 두 개로 형성되고, 화소홀(PEH)은 좌, 우측 통합콘택홀(CCH) 각각의 상, 하측에 네 개로 형성될 수 있다.
여기서, 두 개의 통합콘택홀 중 좌측의 통합콘택홀(CCH)은 제 2 방향(세로)으로 이웃한 제 1 및 제 3 박막트랜지스터(TFT1, TFT3)의 소스전극(SE) 각각의 적어도 일부에 통합적으로 대응하는 너비로 형성되고, 우측의 통합콘택홀(CCH)은 제 2 방향(세로)으로 이웃한 제 2 및 제 4 박막트랜지스터(TFT2, TFT4)의 소스전극(SE) 각각의 적어도 일부에 통합적으로 대응하는 너비로 형성된다.
그리고, 네 개의 화소홀(PEH)은 제 1 내지 제 4 박막트랜지스터(TFT1, TFT2, TFT3, TFT4)의 소스전극(SE)의 적어도 일부를 각각 노출시킨다.
이상과 같이, 본원의 일 실시예에 따른 박막트랜지스터 어레이 기판(100)은 데이터라인(DL)과 화소전극(PE) 사이에 발생하는 자기장의 신호전달 왜곡 현상을 감소시킬 수 있도록, 포토아크릴과 같은 유기절연재료로 형성된 제 2 층간절연막(122)을 포함한다. 그리고, 유기절연재료의 제 2 층간절연막(122)을 관통하는 콘택홀의 공정마진을 감소시키기 위하여, 제 2 층간절연막(122)을 관통하는 콘택홀, 즉 통합콘택홀(CCH)은 개개의 소스전극(SE)이 아니라, 각 콘택영역(CA)에서 상호 이웃하는 둘 이상의 소스전극(SE)을 일괄적으로 적어도 일부 노출하도록 형성된다. 이로써, 제 2 층간절연막(122)을 관통하는 통합콘택홀(CCH)의 개수가 감소함에 따라, 그만큼 통합콘택홀(CCH) 전체의 공정마진이 감소함으로써, 개구율이 향상될 수 있다.
다음, 도 5, 도 6 및 도 7a 내지 도 7j를 참조하여, 본원의 일 실시예에 따른 박막트랜지스터 어레이 기판의 제조방법에 대해 설명한다.
도 5는 본원의 일 실시예에 따른 박막트랜지스터 어레이 기판의 제조방법을 나타낸 순서도이고, 도 6은 도 5의 "제 1 내지 제 4 박막트랜지스터를 형성하는 단계"를 나타낸 순서도이다. 그리고, 도 7a 내지 도 7d, 및 도 8a 내지 도 8h는 도 5 및 도 6의 각 단계를 나타낸 공정도이다.
도 5에 도시한 바와 같이, 본원의 일 실시예에 따른 박막트랜지스터 어레이 기판을 제조하는 방법은 기판 상에 복수의 화소영역그룹 중 어느 하나의 화소영역그룹에 포함된 제 1 내지 제 4 화소영역에 대응하고 기판 상의 제 1 전극과, 제 1 전극을 덮은 게이트절연막 상의 제 2 및 제 3 전극을 각각 포함하는 제 1 내지 제 4 박막트랜지스터를 형성하는 단계(S110), 기판 상의 전면에 제 1 내지 제 4 박막트랜지스터를 덮는 제 1 층간절연막을 형성하는 단계(S120), 제 1 층간절연막 상에 유기절연재료로 이루어진 제 2 층간절연막을 형성하는 단계(S130), 및 제 1 내지 제 4 박막트랜지스터의 제 2 전극 각각의 적어도 일부가 배치되는 소정의 콘택영역 중 적어도 일부에 대응하여, 제 1 및 제 2 층간절연막을 관통하는 통합콘택홀을 형성하는 단계(S140)를 포함한다. 여기서, 통합콘택홀은 제 1 내지 제 4 박막트랜지스터의 제 2 전극 중 제 1 또는 제 2 방향으로 이웃하는 어느 둘 이상의 제 2 전극 각각의 적어도 일부를 노출하도록 형성된다.
그리고, 박막트랜지스터를 제조하는 방법은, 제 2 층간절연막 상의 전면에 통합콘택홀을 통해 노출된 제 2 전극의 적어도 일부를 덮는 제 3 층간절연막을 형성하는 단계(S150), 통합콘택홀 내의 제 3 층간절연막 중 적어도 일부를 관통하는 화소홀을 형성하는 단계(S160), 및 제 3 층간절연막 상에 각 화소영역에 대응하는 화소전극을 형성하는 단계(S170)을 더 포함한다.
도 6에서, 제 1 내지 제 4 박막트랜지스터 각각의 제 1, 제 2 및 제 3 전극은 게이트전극, 소스전극 및 드레인전극일 수 있다.
도 6에 도시한 바와 같이, 어느 하나의 화소영역그룹에 포함되는 제 1 내지 제 4 박막트랜지스터를 형성하는 단계(S110)는, 기판 상에 상호 나란하게 배열되는 제 1 및 제 2 게이트전극을 포함한 복수의 게이트라인과, 제 1 및 제 2 게이트라인 중 어느 하나에 연결되는 제 1 전극을 형성하는 단계(S111), 기판 상의 전면에 복수의 게이트라인과 제 1 전극을 덮는 게이트절연막을 형성하는 단계(S112), 게이트절연막 상에 제 1 전극과 적어도 일부 오버랩하는 액티브층을 형성하는 단계(S113), 및 게이트절연막 상에 복수의 게이트라인에 교차하는 복수의 데이터라인과, 상호 이격하여 액티브층 상의 양측에 오버랩하는 소스전극 및 드레인전극을 형성하는 단계(S114)를 포함한다.
도 7a 및 도 7b에 도시한 바와 같이, 기판(110) 상의 금속막(미도시)을 패터닝하여, 기판(101) 상에 상호 나란하게 배열되는 제 1 및 제 2 게이트라인(GL1, GL2)을 포함한 복수의 게이트라인(도 1의 GL)과, 각 화소영역(PA1, PA2)에 대응하여 제 1 및 제 2 게이트라인(GL1, GL2) 중 어느 하나로부터 분기되는 게이트전극(GE)을 형성한다. (S111)
그리고, 기판(101) 상의 전면에 무기절연재료를 적층하여, 복수의 게이트라인(GL1, GL2) 및 게이트전극(GE)을 덮는 게이트절연막(110)을 형성한다. (S112)
이어서, 게이트절연막(110) 상의 반도체물질막(미도시)을 패터닝하여, 게이트전극(GE)의 적어도 일부와 오버랩하는 액티브층(ACT)을 형성한다. (S113)
도 7c 및 도 7d에 도시한 바와 같이, 게이트절연막(110) 상의 금속막(미도시)을 패터닝하여, 게이트절연막(110) 상에, 복수의 게이트라인(GL1, GL2)에 교차하는 복수의 데이터라인(DL1, DL2)과, 복수의 데이터라인(DL1, DL2) 중 어느 하나로부터 분기되고 액티브층(ACT) 상의 일측에 오버랩하는 드레인전극(DE)과, 드레인전극(DE)으로부터 이격되고 액티브층(ACT) 상의 다른 일측에 오버랩하는 소스전극(SE)을 형성한다. (S114)
여기서, 제 1 내지 제 4 박막트랜지스터(TFT1, TFT2, TFT3, TFT4)의 소스전극(SE)은 소정의 콘택영역(CA) 내에 형성되는 적어도 일부를 각각 포함한다.
소정의 콘택영역(CA)은 화소영역(PA) 사이에 나란하게 배치된 제 1 및 제 2 게이트라인(GL1, GL2) 사이와, 적어도 하나의 화소영역(PA)을 정의하도록 이격하여 배치된 제 1 및 제 2 데이터라인(DL1, DL2) 사이에 의해 정의되는 영역 중 적어도 일부를 포함한다.
이로써, 제 1 내지 제 4 박막트랜지스터(TFT1, TFT2, TFT3, TFT4)가 형성된다.
다음, 도 8a에 도시한 바와 같이, 게이트절연막(110) 상의 전면에 무기절연재료를 적층하여, 복수의 데이터라인(DL1, DL2)과, 제 1 내지 제 4 박막트랜지스터(TFT1, TFT2, TFT3, TFT4)의 액티브층(ACT)과 소스전극(SE)과 드레인전극(DE)을 덮는 제 1 층간절연막(121)을 형성한다. (S120)
도 8b에 도시한 바와 같이, 제 1 층간절연막(121) 상의 전면에, 유기절연재료를 적층하여, 제 2 층간절연막(122)을 형성한다. (S130)
여기서, 제 2 층간절연막(122)은 포토아크릴(Photo acryl)로 이루어질 수 있다.
도 8c 및 도 8d에 도시한 바와 같이, 콘택영역(CA) 중 적어도 일부에 대응하여, 제 1 및 제 2 층간절연막(121, 122)을 관통하는 통합콘택홀(CCH)을 형성한다. (S140)
이때, 통합콘택홀(CCH)에 의해, 제 1 내지 제 4 박막트랜지스터(TFT1, TFT2, TFT3, TFT4)의 소스전극(SE) 중 제 1 또는 제 2 방향으로 상호 이웃하는 둘 이상의 소스전극(SE) 각각의 적어도 일부가 노출된다.
예시적으로, 통합콘택홀(CCH)은 콘택영역(CA) 전체에 대응하도록 형성되어, 제 1 내지 제 4 박막트랜지스터(TFT1, TFT2, TFT3, TFT4)의 소스전극(SE) 각각의 적어도 일부를 노출시킬 수 있다.
또는, 통합콘택홀(CCH)은 콘택영역(CA)의 상, 하측에 대응하는 두 개로 형성되고, 그 중 하나는 제 1 방향(가로)으로 이웃하는 제 1 및 제 2 박막트랜지스터(TFT1, TFT2)의 소스전극(SE) 각각의 적어도 일부를 노출시키고, 다른 하나는 제 1 방향(가로)으로 이웃하는 제 3 및 제 4 박막트랜지스터(TFT3, TFT4)의 소스전극(SE) 각각의 적어도 일부를 노출시킬 수 있다.
또는, 통합콘택홀(CCH)은 콘택영역(CA)의 좌, 우측에 대응하는 두 개로 형성되고, 그 중 하나는 제 2 방향(세로)으로 이웃하는 제 1 및 제 3 박막트랜지스터(TFT1, TFT3)의 소스전극(SE) 각각의 적어도 일부를 노출시키고, 다른 하나는 제 2 방향(세로)으로 이웃하는 제 2 및 제 4 박막트랜지스터(TFT2, TFT4)의 소스전극(SE) 각각의 적어도 일부를 노출시킬 수 있다.이어서, 도 8e에 도시한 바와 같이, 제 2 층간절연막(122) 상의 전면에 무기절연재료를 적층하여, 통합콘택홀(CCH)을 통해 노출된 제 2 전극(SE)의 적어도 일부를 덮는 제 3 층간절연막(123)을 형성한다. (S150)
도 8f 및 도 8g에 도시한 바와 같이, 콘택영역(CA) 중 적어도 일부에 대응하여, 통합콘택홀(CCH) 내의 제 3 층간절연막(123)을 관통하는 적어도 두 개의 화소홀(PEH)을 형성한다. (S160)
이때, 제 1 내지 제 4 박막트랜지스터(TFT1, TFT2, TFT3, TFT4)의 소스전극(SE) 각각 중에서, 콘택영역(CA)에 대응하는 적어도 일부는 통합콘택홀(CCH) 및 화소홀(PEH)에 의해 노출된다.
이후, 도 8h에 도시한 바와 같이, 제 3 층간절연막(123) 상에 각 화소영역(PA1, PA2)에 대응하는 화소전극(PE)을 형성한다. (S170)
여기서, 각 화소전극(PE)은 통합콘택홀(CCH) 및 화소홀(PEH)을 통해, 각 박막트랜지스터(TFT1, TFT2, TFT3, TFT4)의 소스전극(SE)과 연결된다.
한편, 별도로 도시하고 있지 않으나, 박막트랜지스터 어레이 기판(100)이 액정표시장치용인 경우, 박막트랜지스터 어레이 기판(100)을 제조하는 방법은 제 3 층간절연막(123)을 형성하는 단계(S150) 이전에, 제 2 층간절연막(122) 상에 각 화소영역(PA1, PA2, PA3, PA4)에 대응하는 공통전극(미도시)을 형성하는 단계를 더 포함할 수 있다.
이상과 같이, 본원의 일 실시예에 따른 박막트랜지스터 어레이 기판의 제조방법은 제 1 층간절연막(121) 상의 전면에 유기절연재료로 이루어진 제 2 층간절연막(122)을 형성한 후 (S130), 제 1 및 제 2 층간절연막(121, 122)을 관통하여, 상호 이웃하는 둘 이상의 소스전극(SE) 각각의 적어도 일부를 일괄적으로 노출시키는 통합콘택홀(CCH)을 형성하는 단계(S140), 및 제 2 층간절연막(122) 상의 전면에 통합콘택홀(CCH)을 덮는 제 3 층간절연막(123)을 형성한 후 (S150), 통합콘택홀(CCH) 내의 제 3 층간절연막(123)을 관통하여, 각 소스전극(SE)의 적어도 일부를 노출시키는 화소홀(PEH)을 형성하는 단계(S160)를 포함한다.
즉, 소스전극(SE)과 화소전극(PE) 사이를 연결시키기 위해 제 1 내지 제 3 층간절연막(121, 122, 123)을 관통하는 콘택홀을 패터닝함에 있어서, 제 1 및 제 2 층간절연막(121, 122)에 대해 둘 이상의 소스전극(SE)이 노출되도록 먼저 패터닝을 실시함에 따라, 콘택홀에 의한 개구율의 감소폭이 축소될 수 있어, 개구율이 더욱 향상될 수 있다.
한편, 본원의 일 실시예를 설명함에 있어, 박막트랜지스터 어레이 기판이 DRD 구동 방식인 것을 가정하였으나, 게이트라인 및 데이터라인이 DRD 구동 방식과 유사하게 배열된다면, DRD 구동 방식인지 여부에 관계없이, 본원이 적용될 수 있음은 당연하다.
이상에서 설명한 본 발명은 상술한 실시예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 종래의 지식을 가진 자에게 있어 명백할 것이다.
GL: 게이트라인 GL1, GL2: 제 1 및 제 2 게이트라인
DL: 데이터라인 DL1, DL2: 제 1 및 제 2 데이터라인
PG: 화소영역그룹
PA1, PA2, PA3, PA4: 제 1, 제 2, 제 3, 제 4 화소영역
TFT1, TFT2, TFT3, TFT4: 제 1, 제 2, 제 3, 제 4 박막트랜지스터
PE: 화소전극 GE: 게이트전극
DE: 드레인전극 SE: 소스전극
CA: 콘택영역 CCH: 통합콘택홀
PEH: 화소홀 101: 기판
110: 게이트절연막 121, 122, 123: 제 1, 제 2, 제 3 층간절연막
DL: 데이터라인 DL1, DL2: 제 1 및 제 2 데이터라인
PG: 화소영역그룹
PA1, PA2, PA3, PA4: 제 1, 제 2, 제 3, 제 4 화소영역
TFT1, TFT2, TFT3, TFT4: 제 1, 제 2, 제 3, 제 4 박막트랜지스터
PE: 화소전극 GE: 게이트전극
DE: 드레인전극 SE: 소스전극
CA: 콘택영역 CCH: 통합콘택홀
PEH: 화소홀 101: 기판
110: 게이트절연막 121, 122, 123: 제 1, 제 2, 제 3 층간절연막
Claims (15)
- 제 1 화소영역, 제 1 방향으로 상기 제 1 화소영역과 이웃하는 제 2 화소영역, 상기 제 1 방향에 교차하는 제 2 방향으로 상기 제 1 화소영역과 이웃하는 제 3 화소영역, 및 상기 제 1 방향으로 상기 제 3 화소영역과 이웃하고 상기 제 2 방향으로 상기 제 2 화소영역과 이웃하는 제 4 화소영역을 각각 포함하는 복수의 화소영역그룹이 정의되는 박막트랜지스터 어레이 기판에 있어서,
상기 복수의 화소영역그룹 중 어느 하나의 화소영역그룹에 포함된 제 1 내지 제 4 화소영역에 대응하는 제 1 내지 제 4 박막트랜지스터;
상기 제 1 내지 제 4 박막트랜지스터를 덮는 제 1 층간절연막;
상기 제 1 층간절연막 상에 위치하고, 유기절연재료로 형성된 제 2 층간절연막; 및
상기 제 1 및 제 2 층간절연막을 관통하는 통합콘택홀을 포함하고,
상기 제 1 내지 제 4 박막트랜지스터 각각은,
기판 상에 형성되는 제 1 전극;
상기 기판 상의 전면에 상기 제 1 전극을 덮도록 형성되는 게이트절연막;
상기 게이트절연막 상에 상기 제 1 전극과 적어도 일부 오버랩하도록 형성되는 액티브층; 및
상기 게이트절연막 상에 상호 이격하여 상기 액티브층 상의 양측에 오버랩하도록 형성되는 제 2 및 제 3 전극을 포함하며,
상기 통합콘택홀은 상기 제 1 내지 제 4 박막트랜지스터 각각의 상기 제 2 전극 중 상기 제 1 또는 제 2 방향으로 상호 이웃하는 어느 둘 이상의 제 2 전극 각각의 적어도 일부를 노출하는 박막트랜지스터 어레이 기판. - 제 1 항에 있어서,
상기 제 2 층간절연막은 포토아크릴(Photo acryl)로 형성되는 박막트랜지스터 어레이 기판. - 제 2 항에 있어서,
상기 제 2 층간절연막 상의 전면에, 상기 통합콘택홀을 통해 노출된 상기 제 2 전극의 적어도 일부를 덮도록 형성되는 제 3 층간절연막;
상기 통합콘택홀 내의 상기 제 3 층간절연막을 관통하도록 형성되고, 상기 제 2 전극의 적어도 일부를 노출하는 화소홀; 및
상기 제 3 층간절연막 상에 상기 제 1 내지 제 4 화소영역 각각에 대응하도록 형성되는 화소전극들을 더 포함하되,
상기 통합콘택홀 및 상기 화소홀에 의해 적어도 일부가 노출된 제 2 전극들은 각각 상기 통합콘택홀 및 상기 화소홀을 통해 해당 화소전극과 연결되는 박막트랜지스터 어레이 기판. - 제 3 항에 있어서,
상기 통합콘택홀은 상기 어느 하나의 화소영역그룹에 포함된 상기 제 1 내지 제 4 박막트랜지스터의 상기 제 2 전극 각각의 적어도 일부를 모두 노출하는 것인 박막트랜지스터 어레이 기판. - 제 4 항에 있어서,
상기 화소홀은 상기 제 1 내지 제 4 박막트랜지스터의 제 2 전극 중 상기 제 1 또는 제 2 방향으로 상호 이웃하는 어느 둘 이상의 제 2 전극 각각의 적어도 일부를 노출하는 것인 박막트랜지스터 어레이 기판. - 제 3 항에 있어서,
상기 제 1 및 제 3 층간절연막 각각은 무기절연재료로 이루어진 것인 박막트랜지스터 어레이 기판. - 제 2 항에 있어서,
상기 기판 상에 형성되고, 상기 제 1 및 제 2 박막트랜지스터의 상기 제 1 전극에 연결되는 제 1 게이트라인과, 상기 제 1 게이트라인에 나란하게 배열되고 상기 제 3 및 제 4 박막트랜지스터의 상기 제 1 전극에 연결되는 제 2 게이트라인을 포함하는 복수의 게이트라인; 및
상기 게이트절연막 상에 상기 복수의 게이트라인에 교차하도록 형성되고, 상기 제 1 및 제 3 박막트랜지스터의 상기 제 3 전극에 연결되는 제 1 데이터라인과, 상기 제 2 및 제 4 박막트랜지스터의 상기 제 3 전극에 연결되는 제 2 데이터라인을 포함하는 복수의 데이터라인을 더 포함하는 박막트랜지스터 어레이 기판. - 제 7 항에 있어서,
상기 통합콘택홀은 상기 제 1 및 제 2 게이트라인 사이와, 상기 제 1 및 제 2 데이터라인 사이로 정의되는 영역 내에 위치하는 박막트랜지스터 어레이 기판. - 제 1 화소영역, 제 1 방향으로 상기 제 1 화소영역과 이웃하는 제 2 화소영역, 상기 제 1 방향에 교차하는 제 2 방향으로 상기 제 1 화소영역과 이웃하는 제 3 화소영역, 및 상기 제 1 방향으로 상기 제 3 화소영역과 이웃하고 상기 제 2 방향으로 상기 제 2 화소영역과 이웃하는 제 4 화소영역을 각각 포함하는 복수의 화소영역그룹이 정의되는 박막트랜지스터 어레이 기판을 제조하는 방법에 있어서,
기판 상에, 상기 복수의 화소영역그룹 중 어느 하나의 화소영역그룹에 포함된 제 1 내지 제 4 화소영역에 대응하고, 상기 기판 상의 제 1 전극과, 상기 제 1 전극을 덮은 게이트절연막 상의 제 2 및 제 3 전극을 각각 포함하는 제 1 내지 제 4 박막트랜지스터를 형성하는 단계;
상기 기판 상의 전면에, 상기 제 1 내지 제 4 박막트랜지스터를 덮는 제 1 층간절연막을 형성하는 단계;
상기 제 1 층간절연막 상의 전면에, 유기절연재료로 이루어진 제 2 층간절연막을 형성하는 단계; 및
상기 제 1 내지 제 4 박막트랜지스터의 상기 제 2 전극 각각의 적어도 일부가 배치된 소정의 콘택영역 중 적어도 일부에 대응하여 상기 제 1 및 제 2 층간절연막을 관통하고, 상기 제 1 내지 제 4 박막트랜지스터의 상기 제 2 전극 중 상기 제 1 또는 제 2 방향으로 상호 이웃하는 어느 둘 이상의 제 2 전극 각각의 적어도 일부를 노출하는 통합콘택홀을 형성하는 단계를 포함하는 박막트랜지스터 어레이 기판의 제조방법. - 제 9 항에 있어서,
상기 제 1 내지 제 4 박막트랜지스터를 형성하는 단계는,
상기 기판 상에, 상호 나란하게 배열되는 제 1 및 제 2 게이트라인을 포함한 복수의 게이트라인과, 상기 제 1 및 제 2 게이트라인 중 어느 하나에 연결되는 상기 제 1 전극을 형성하는 단계;
상기 기판 상의 전면에, 상기 복수의 게이트라인과 상기 제 1 전극을 덮는 상기 게이트절연막을 형성하는 단계;
상기 게이트절연막 상에, 상기 제 1 전극과 적어도 일부 오버랩하는 액티브층을 형성하는 단계; 및
상기 게이트절연막 상에, 상기 복수의 게이트라인에 교차하는 복수의 데이터라인과, 상호 이격하여 상기 액티브층 상의 양측에 오버랩하는 상기 제 2 및 제 3 전극을 형성하는 단계를 포함하고,
상기 제 1 층간절연막을 형성하는 단계에서, 상기 제 1 층간절연막은 상기 게이트절연막 상의 전면에 형성되는 것인 박막트랜지스터 어레이 기판의 제조방법. - 제 10 항에 있어서,
상기 제 2 층간절연막 상의 전면에, 상기 통합콘택홀을 통해 노출된 상기 제 2 전극의 적어도 일부를 덮는 제 3 층간절연막을 형성하는 단계;
상기 통합콘택홀 내의 상기 제 3 층간절연막을 관통하고, 상기 제 2 전극의 적어도 일부를 노출하는 화소홀을 형성하는 단계; 및
상기 제 3 층간절연막 상에, 상기 제 1 내지 제 4 화소영역에 대응하는 화소전극들을 형성하는 단계를 더 포함하되,
상기 통합콘택홀 및 상기 화소홀에 의해 적어도 일부가 노출되는 제 2 전극들은 각각 상기 통합콘택홀 및 상기 화소홀을 통해 해당 화소전극과 연결되는 박막트랜지스터 어레이 기판의 제조방법. - 제 11 항에 있어서,
상기 통합콘택홀을 형성하는 단계에서,
상기 통합콘택홀은 상기 콘택영역에 대응하고, 상기 어느 하나의 화소영역그룹에 포함된 상기 제 1 내지 제 4 박막트랜지스터의 상기 제 2 전극 각각의 적어도 일부를 모두 노출하는 것인 박막트랜지스터 어레이 기판의 제조방법. - 제 12 항에 있어서,
상기 화소홀을 형성하는 단계에서,
상기 화소홀은 상기 제 1 내지 제 4 박막트랜지스터의 제 2 전극 중 상기 제 1 또는 제 2 방향으로 상호 이웃하는 어느 둘 이상의 제 2 전극 각각의 적어도 일부를 노출하는 것인 박막트랜지스터 어레이 기판의 제조방법. - 제 10 항에 있어서,
상기 통합콘택홀을 형성하는 단계에서,
상기 콘택영역은 상기 제 1 및 제 2 게이트라인 사이와, 인접한 데이터라인들 사이로 정의되는 영역 중 적어도 일부인 박막트랜지스터 어레이 기판의 제조방법. - 제 9 항에 있어서,
상기 제 2 층간절연막을 형성하는 단계에서,
상기 제 2 층간절연막은 포토아크릴(Photo acryl)로 형성되는 것인 박막트랜지스터 어레이 기판의 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020130064969A KR102172386B1 (ko) | 2013-06-05 | 2013-06-05 | 박막트랜지스터 어레이 기판 및 그의 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020130064969A KR102172386B1 (ko) | 2013-06-05 | 2013-06-05 | 박막트랜지스터 어레이 기판 및 그의 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20140143046A KR20140143046A (ko) | 2014-12-15 |
| KR102172386B1 true KR102172386B1 (ko) | 2020-10-30 |
Family
ID=52460315
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020130064969A KR102172386B1 (ko) | 2013-06-05 | 2013-06-05 | 박막트랜지스터 어레이 기판 및 그의 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR102172386B1 (ko) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR102219668B1 (ko) * | 2014-12-30 | 2021-02-24 | 엘지디스플레이 주식회사 | 박막트랜지스터 기판 및 이를 이용한 터치 장치 |
| KR102415807B1 (ko) * | 2015-09-17 | 2022-07-01 | 엘지디스플레이 주식회사 | 박막 트랜지스터 기판 및 그 제조 방법 |
| CN111403421A (zh) * | 2020-03-23 | 2020-07-10 | 京东方科技集团股份有限公司 | 阵列基板、显示装置及阵列基板的制作方法 |
| KR20220145947A (ko) * | 2021-04-20 | 2022-10-31 | 삼성디스플레이 주식회사 | 표시 장치 |
| KR20220146725A (ko) * | 2021-04-23 | 2022-11-02 | 삼성디스플레이 주식회사 | 표시 장치 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101269005B1 (ko) * | 2006-08-29 | 2013-06-04 | 엘지디스플레이 주식회사 | 액정표시장치의 어레이 기판 |
| KR101472129B1 (ko) * | 2007-12-27 | 2014-12-12 | 엘지디스플레이 주식회사 | 박막트랜지스터 어레이 기판 |
| KR20110032301A (ko) * | 2009-09-22 | 2011-03-30 | 엘지디스플레이 주식회사 | 액정표시장치용 어레이 기판 |
| KR101622182B1 (ko) * | 2009-11-19 | 2016-05-18 | 엘지디스플레이 주식회사 | 산화물 박막 트랜지스터의 제조방법 |
| KR101773934B1 (ko) * | 2010-10-21 | 2017-09-04 | 삼성디스플레이 주식회사 | 표시 패널 및 이를 포함하는 표시 장치 |
-
2013
- 2013-06-05 KR KR1020130064969A patent/KR102172386B1/ko active IP Right Grant
Also Published As
| Publication number | Publication date |
|---|---|
| KR20140143046A (ko) | 2014-12-15 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR102056678B1 (ko) | 유기 발광 표시 장치 | |
| US9905626B2 (en) | Array substrate, display panel and display apparatus | |
| KR102039725B1 (ko) | 액정표시장치 어레이 기판 및 그 제조방법 | |
| US9638963B2 (en) | Display device | |
| US8942000B2 (en) | Lead line structure and display panel having the same | |
| US9778526B2 (en) | Display panel and pixel array thereof | |
| US20150021708A1 (en) | Pixel structure | |
| KR102172386B1 (ko) | 박막트랜지스터 어레이 기판 및 그의 제조방법 | |
| JP5253686B2 (ja) | アクティブマトリクス基板、表示装置、およびアクティブマトリクス基板の製造方法 | |
| TWI575732B (zh) | 畫素結構及其顯示面板 | |
| US11287709B2 (en) | Active matrix substrate and liquid crystal display device | |
| KR102043578B1 (ko) | 어레이 기판, 액정 디스플레이 패널 및 액정 디스플레이 장치 | |
| KR102161810B1 (ko) | 표시 장치 | |
| US9761189B2 (en) | Display panel | |
| US10067393B2 (en) | Thin film display panel and liquid crystal display device including the same | |
| KR102191978B1 (ko) | 박막트랜지스터 어레이 기판 | |
| US20140145197A1 (en) | Pixel Structure, Dual Gate Pixel Structure And Display Device | |
| JP2012145797A (ja) | 液晶パネル | |
| KR20070080143A (ko) | 액정표시장치 | |
| KR20110105893A (ko) | 더블 레이트 드라이브 타입 액정표시장치용 어레이 기판 | |
| KR102264273B1 (ko) | 박막트랜지스터 기판 및 그를 가지는 액정 표시 패널 | |
| KR102207621B1 (ko) | 액정표시장치 | |
| TWI522686B (zh) | 顯示面板 | |
| TW201530241A (zh) | 液晶顯示面板 | |
| JP2010122379A (ja) | 液晶表示装置及び有機ｅｌ表示装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E90F | Notification of reason for final refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant |