KR101588352B1 - 표시 기판 및 이의 제조 방법 - Google Patents

표시 기판 및 이의 제조 방법 Download PDF

Info

Publication number
KR101588352B1
KR101588352B1 KR1020100002152A KR20100002152A KR101588352B1 KR 101588352 B1 KR101588352 B1 KR 101588352B1 KR 1020100002152 A KR1020100002152 A KR 1020100002152A KR 20100002152 A KR20100002152 A KR 20100002152A KR 101588352 B1 KR101588352 B1 KR 101588352B1
Authority
KR
South Korea
Prior art keywords
semiconductor
pattern
electrode
shielding pattern
metal layer
Prior art date
Application number
KR1020100002152A
Other languages
English (en)
Other versions
KR20110082258A (ko
Inventor
방정석
조병훈
양성훈
정석원
정기훈
Original Assignee
삼성디스플레이 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성디스플레이 주식회사 filed Critical 삼성디스플레이 주식회사
Priority to KR1020100002152A priority Critical patent/KR101588352B1/ko
Priority to US12/904,507 priority patent/US8581253B2/en
Publication of KR20110082258A publication Critical patent/KR20110082258A/ko
Application granted granted Critical
Publication of KR101588352B1 publication Critical patent/KR101588352B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/136209—Light shielding layers, e.g. black matrix, incorporated in the active matrix substrate, e.g. structurally associated with the switching element
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/13306—Circuit arrangements or driving methods for the control of single liquid crystal cells
    • G02F1/13312—Circuits comprising photodetectors for purposes other than feedback
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F2203/00—Function characteristic
    • G02F2203/11—Function characteristic involving infrared radiation

Abstract

표시 기판은 제1 반도체 차광패턴, 제1 스위칭 소자, 제2 반도체 차광패턴 및 제1 센싱 소자를 포함한다. 제1 반도체 차광패턴은 반도체 물질을 포함하며 가시광은 차단하고 적외선 광을 투과한다. 제1 스위칭 소자는 제1 반도체 차광패턴 위에 배치된 제1 반도체 패턴, 제1 반도체 패턴 위에 이격 배치된 제1 소스 전극 및 제1 드레인 전극, 및 제1 소스 전극 및 제1 드레인 전극 위에 배치된 제1 게이트 전극을 포함한다. 제2 반도체 차광패턴은 제1 반도체 차광패턴과 이격되어 배치되고, 반도체 물질을 포함하며 가시광은 차단하고 적외선 광을 투과한다. 제1 센싱 소자는 제2 반도체 차광패턴 위에 배치된 제2 반도체 패턴, 제2 반도체 패턴 위에 이격 배치된 제2 소스 전극 및 제2 드레인 전극, 및 제2 소스 전극 및 제2 드레인 전극 위에 배치된 제2 게이트 전극을 포함하며, 적외선 광을 센싱한다.

Description

표시 기판 및 이의 제조 방법{DISPLAY SUBSTRATE AND METHOD FOR MANUFACTURING THE SAME}
본 발명은 표시 기판 및 이의 제조 방법에 관한 것으로서, 보다 상세하게는 제조 공정을 단순화 시킬 수 있는 표시 기판 및 이의 제조 방법에 관한 것이다.
일반적으로, 액정표시장치는 두께가 얇고 무게가 가벼우며 전력소모가 낮은 장점이 있어, 모니터, 노트북, 휴대폰 등에 주로 사용된다. 이러한 액정표시장치는 액정의 광투과율을 이용하여 영상을 표시하는 액정 표시패널 및 상기 액정표시패널의 하부에 배치되어 상기 액정 표시패널로 광을 제공하는 백라이트 어셈블리를 포함한다.
상기 액정 표시패널은 신호선, 박막 트랜지스터 및 화소전극을 갖는 어레이 기판, 상기 어레이 기판과 대향하며 공통전극을 갖는 대향기판, 및 상기 어레이 기판과 상기 대향기판 사이에 개재된 액정층을 포함한다.
한편, 상기 액정 표시패널은 외부의 터치를 통해 위치 데이터를 인가 받을 있는 터치패널(Touch panel) 기능을 가질 수 있다. 상기 터치 패널은 각종 디스플레이를 이용하는 정보통신기기와 사용자 간의 인터페이스를 구성하는 여러 방식중의 하나로서, 사용자가 손이나 펜으로 화면에 직접 접촉함으로써 기기와 인터페이스 할 수 있는 입력장치이다.
상기 액정 표시패널이 상기 터치패널의 기능을 수행하기 위해서는 터치입력을 감지하기 위한 센싱 소자와 상기 센싱 소자를 제어하기 위한 스위칭 소자를 구비하여야 한다.
그런데 상기 센싱 소자 및 상기 스위칭 소자는 동작 조건 및 요구 조건이 상이하다. 상기 두 소자의 반도체 패턴 및 게이트 전극을 상이한 막을 이용하여 형성한다. 따라서, 상기 센싱 소자 및 상기 스위칭 소자를 형성하기 위한 공정수가 증가하고 공정이 복잡해지는 문제점이 있었다.
이에 본 발명의 기술적 과제는 이러한 점에 착안한 것으로, 본 발명의 목적은 제조 공정을 단순화시키기 위한 표시 기판을 제공하는 것이다.
본 발명의 다른 목적은 상기 표시 기판의 제조 방법을 제공하는 것이다.
상기한 본 발명의 목적을 실현하기 위한 일 실시예에 따른 표시 기판은 제1반도체 차광패턴, 제1 스위칭 소자, 제2 반도체 차광패턴 및 제2 센싱 소자를 포함한다. 상기 제1 반도체 차광패턴은 반도체 물질을 포함하며 가시광은 차단하고 적외선 광을 투과한다. 상기 제1 스위칭 소자는 상기 제1 반도체 차광패턴 위에 배치된 제1 반도체 패턴, 상기 제1 반도체 패턴 위에 이격 배치된 제1 소스 전극 및 제1 드레인 전극, 상기 제1 소스 전극 및 제1 드레인 전극 위에 배치된 제1 게이트 전극을 포함한다. 상기 제2 반도체 차광패턴은 상기 제1 반도체 차광패턴과 이격되어 배치되고, 상기 반도체 물질을 포함하며 가시광은 차단하고 적외선 광을 투과한다. 상기 제1 센싱 소자는 상기 제2 반도체 차광패턴 위에 배치된 제2 반도체 패턴, 상기 제2 반도체 패턴 위에 이격 배치된 제2 소스 전극 및 제2 드레인 전극, 상기 제2 소스 전극 및 제2 드레인 전극 위에 배치된 제2 게이트 전극을 포함하며, 상기 적외선 광을 센싱한다.
상기한 본 발명의 다른 목적을 실현하기 위한 일 실시예에 따른 표시 기판의 제조 방법은, 기판 상에 가시광은 차단하고 적외선 광을 투과하는 제1 반도체 차광패턴 및 제2 반도체 차광패턴을 형성한다. 이어서, 상기 제1 반도체 차광패턴 위에 배치된 제1 반도체 패턴 및 상기 제2 반도체 차광패턴 위에 배치된 제2 반도체 패턴을 형성한다. 이어서, 상기 제1 반도체 패턴 위에 이격 배치된 제1 소스 전극 및 제1 드레인 전극, 상기 제2 반도체 패턴 위에 이격 배치된 제2 소스 전극 및 제2 드레인 전극을 형성한다. 이어서, 상기 제1 소스 전극 및 상기 제1 드레인 전극 위에 배치된 제1 게이트 전극 및 상기 제2 소스 전극 및 상기 제2 드레인 전극 위에 배치된 제2 게이트 전극을 형성한다.
상기한 본 발명의 다른 목적을 실현하기 위한 다른 실시예에 따른 표시 기판의 제조 방법은, 기판 상에 반도체층 및 금속층을 순차적으로 적층한다. 이어서, 상기 금속층 및 상기 반도체층 패터닝하여 제1 반도체 차광패턴 및 상기 제1 반도체 차광패턴 위에 배치된 제1 보호 금속층, 상기 제1 반도체 차광패턴과 이격 배치된 제2 반도체 차광패턴 및 상기 제2 반도체 차광패턴 위에 배치된 제2 보호 금속층을 형성한다. 이어서, 상기 제2 보호 금속층이 형성된 상기 기판 위에 상기 제1 반도체 차광패턴과 중첩되는 제1 반도체 패턴 및 상기 제2 반도체 차광패턴과 중첩되는 제2 반도체 패턴을 형성한다. 이어서, 상기 제1 반도체 패턴 위에 이격 배치된 제1 소스 전극 및 제1 드레인 전극, 상기 제2 반도체 패턴 위에 이격 배치된 제2 소스 전극 및 제2 드레인 전극을 형성한다. 이어서, 상기 제1 소스 전극 및 상기 제1 드레인 전극 위에 배치된 제1 게이트 전극 및 상기 제2 소스 전극 및 상기 제2 드레인 전극 위에 배치된 제2 게이트 전극을 형성한다.
이러한 표시 기판 및 이의 제조 방법에 의하면, 상기 적외선 광을 센싱하는 제1 센싱 소자 및 상기 제1 센싱 소자의 구동을 제어하는 제1 스위칭 소자를 더블 게이트 구조로 구성함으로써, 상기 제1 센싱 소자 및 상기 제1 스위칭 소자의 구동 특성을 향상시킬 수 있다. 또한, 상기 제1 스위칭 소자와 상기 제1 센싱 소자의 바텀 게이트를 동일한 물질로 형성함으로써 마스크 수 및 제조 공정을 줄일 수 있다.
도 1은 본 발명의 실시예 1에 따른 표시장치의 개략적인 단면도이다.
도 2는 도 1에 도시된 제2 표시 기판을 도시한 평면도이다.
도 3은 도 1에 도시된 제2 표시 기판의 등가 회로도이다.
도 4는 도 2의 I-I' 라인을 따라 절단한 단면도이다.
도 5는 도 2의 II-II' 라인을 따라 절단한 단면도이다.
도 6a 내지 도 6d는 도 4에 도시된 제2 표시 기판 기판의 제조 방법을 설명하기 위한 단면도들이다.
도 7는 본 발명의 실시예 2에 따른 제2 표시 기판의 단면도이다.
도 8a 내지 도 8e는 도 8에 도시된 제2 표시 기판의 제조 방법을 설명하기 위해 도시한 단면도들이다.
도 9은 본 발명의 실시예 3에 따른 제2 표시 기판의 단면도이다.
도 10은 본 발명의 실시예 4에 따른 제2 표시 기판의 평면도이다.
도 11은 도 10에 도시된 제2 표시 기판의 등가 회로도이다.
도 12는 도10의 III-III' 라인을 절단한 단면도이다.
도 13a 내지 도 13e는 도 12에 도시된 제2 표시 기판의 제조 방법을 설명하기 위해 도시한 단면도들이다.
이하, 도면들을 참조하여 본 발명의 표시 장치의 바람직한 실시예들을 보다 상세하게 설명하기로 한다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용하였다. 첨부된 도면에 있어서, 구조물들의 치수는 본 고안의 명확성을 기하기 위하여 실제보다 확대하여 도시한 것이다. 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다. 또한, 다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 고안이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
실시예 1
도 1은 본 발명의 실시예 1에 따른 표시장치의 개략적인 단면도이다. 도 2는 도 1에 도시된 제2 표시 기판을 도시한 평면도이다. 도 3은 도 1에 도시된 제2 표시 기판의 등가 회로도이다. 도 4는 도 2의 I-I' 라인을 따라 절단한 단면도이다.
도 1 내지 도 3을 참조하면, 본 실시예에 따른 표시 장치(1000)는 표시 패널(400) 및 상기 표시 패널(400)에 광을 제공하는 백라이트 어셈블리(450)를 포함한다.
상기 표시 패널(400)은 제1 표시 기판(100), 상기 제1 표시 기판(100)과 대향하는 제2 표시 기판(200) 및 상기 제1 표시 기판(100)과 상기 제2 표시 기판(200) 사이에 게재된 액정층(300)을 포함한다.
상기 표시 패널(400)은 이미지 센싱 및 터치패널 기능을 가질 수 있다. 예를 들면, 상기 표시 장치(1000)가 이미지 스캔 모드일 경우, 상기 표시 패널(400) 상에 위치한 이미지를 스캔한다. 상기 표시 장치(1000)가 터치 모드일 경우, 상기 표시 패널(400)에 접촉된 물체의 위치를 센싱한다.
상기 제2 표시 기판(200)은 베이스 기판(201), 제1 센싱 게이트 라인(SGL1), 제2 센싱 게이트 라인(SGL2), 제1 전압 라인(VL1), 제2 전압 라인(VL2), 제1 바이어스 전압 라인(BVL1), 제2 바이어스 전압 라인(BVL2), 제1 반도체 차광패턴(210), 제2 반도체 차광패턴(212), 게이트 절연층(220), 제1 스위칭 소자(TR11), 제1 센싱 소자(TR12) 및 제1 커패시터(242)를 포함할 수 있다.
상기 제1 센싱 게이트 라인(SGL1)은 제1 방향(D1)으로 연장되어 제1 센싱 게이트 신호를 인가한다. 상기 제2 센싱 게이트 라인(SGL2)은 상기 제1 센싱 게이트 라인(SGL1)과 인접하게 배치되고, 제2 센싱 게이트 신호를 인가한다.
상기 제1 바이어스 전압 라인(BVL1)은 상기 제1 방향(D1)으로 연장되어 제1 바이어스 전압을 인가한다. 상기 제2 바이어스 전압 라인(BVL2)은 상기 제1 바이어스 전압 라인(BVL1)과 인접하게 배치되고, 제2 바이어스 전압을 인가한다.
상기 제1 전압 라인(VL1)은 상기 제1 방향(D1)과 교차하는 제2 방향(D2)으로 연장되어 제1 전압을 인가한다. 상기 제2 전압 라인(VL2)은 상기 제2 방향(D2)으로 연장되어 상기 제1 전압 라인(VL1)과 인접하게 배치되고, 제2 전압을 인가한다.
상기 제1 반도체 차광패턴(210)은 반도체 물질을 포함한다. 예를 들면, 상기 반도체 물질은 비정질 실리콘 게르마늄(a-SiGe)을 포함할 수 있다. 상기 제1 반도체 차광패턴(210)은 상기 제1 스위칭 소자(TR11)가 형성되는 영역에 대응하여 형성된다. 상기 제1 반도체 차광패턴(210)은 상기 제1 스위칭 소자(TR11)로 입사되는 적외선 광은 투과하고 가시광은 흡수하여 차단한다.
상기 제2 반도체 차광패턴(212)은 상기 비정질 실리콘 게르마늄(a-SiGe)을 포함할 수 있다. 상기 제1 반도체 차광패턴(210)은 상기 제1 센싱 소자(TR12)가 형성되는 영역에 대응하여 형성된다. 상기 제1 반도체 차광패턴(210)은 상기 제1 스위칭 소자(TR11)로 입사되는 적외선 광은 투과하고 가시광은 흡수하여 차단한다.
상기 게이트 절연층(220)은 상기 제1 및 제2 반도체 차광패턴들(210, 212)이 형성된 상기 베이스 기판(201) 위에 배치된다. 상기 게이트 절연층(220)은 무기 절연 물질로 형성될 수 있다.
상기 제1 스위칭 소자(TR11)는 제1 반도체 패턴(230), 제1 소스 전극(SE1), 제1 드레인 전극(DE2) 및 제1 게이트 전극(GE1)을 포함한다.
상기 제1 반도체 패턴(230)은 상기 게이트 절연층(220)이 형성된 상기 베이스 기판(201)위에 상기 제1 반도체 차광패턴(210)과 중첩되게 배치된다. 상기 제1 반도체 패턴(230)은 제1 액티브층(230a) 및 제1 오믹 콘택층(230b)을 포함할 수 있다. 상기 제1 액티브층(230a)은 비정질 실리콘(a-Si)을 포함할 수 있다. 상기 제1 오믹 콘택층(230b)은 n+ 비정질 실리콘을 포함할 수 있다.
상기 제1 소스 전극(SE1) 및 제1 드레인 전극(DE2)은 상기 제1 반도체 패턴(230) 위에 서로 이격되어 배치된다. 상기 제1 소스 전극(SE1)은 상기 제1 전압 라인(VL1)과 연결되어 상기 제1 전압을 수신한다.
상기 제1 소스 전극(SE1) 및 상기 제1 드레인 전극(DE2) 위에는 보호 절연층(250)이 배치된다. 상기 보호 절연층(250)에는 상기 제1 반도체 차광패턴(210)을 노출시키는 제1 콘택홀(CNT1)이 형성된다.
상기 제1 게이트 전극(GE1)은 상기 보호 절연층(250) 위에 배치된다. 상기 제1 게이트 전극(GE1)은 상기 제1 콘택홀(CNT1)을 통해 상기 제1 반도체 차광패턴(210)과 전기적으로 연결된다. 상기 제1 반도체 차광패턴(210)은 상기 제1 게이트 전극(GE1)을 통해 상기 제1 센싱 게이트 신호를 수신한다.
상기 제1 스위칭 소자(TR11)는 상기 제1 반도체 차광패턴(210)과 상기 제1 게이트 전극(GE1)을 포함하는 더블 게이트 구조를 가진다. 상기 제1 스위칭 소자(TFT)는 상기 제1 센싱 게이트 라인(SGL1)에 인가되는 제1 센싱 게이트 신호에 응답하여 상기 제1 전압 라인(VL1)에 인가되는 상기 제1 전압을 상기 제1 센싱 소자(TR12)에 전달한다.
상기 제1 센싱 소자(TR12)는 적외선 광에 기초하여 상기 베이스 기판(201)에 접촉된 물체의 위치를 검출한다. 예를 들면, 상기 제1 센싱 소자(TR12)는 상기 백라이트 어셈블리(450)로부터 발생되어 상기 베이스 기판(201)에 접촉된 상기 물체에 의해 반사된 적외선 광을 이용하여 상기 물체의 위치를 검출한다. 상기 백라이트 어셈블리(450)는 상기 적외선 광을 발생하는 제1 광발생부 및 가시광을 발생하는 제2 광발생부를 포함할 수 있다.
상기 제1 센싱 소자(TR12)는 제2 반도체 패턴(232), 제2 소스 전극(SE2), 제2 드레인 전극(DE2) 및 제2 게이트 전극(GE2)을 포함한다.
상기 제2 반도체 패턴(232)은 상기 게이트 절연층(220)이 형성된 상기 베이스 기판(201) 위에 상기 제2 반도체 차광패턴(212)과 중첩되게 배치된다. 상기 제2 반도체 패턴(232)은 비정질 실리콘 게르마늄(a-SiGe)을 포함하는 제2 액티브층(232a) 및 n+ 비정질 실리콘을 포함하는 제2 오믹 콘택층(232b)을 포함할 수 있다.
상기 제2 소스 전극(SE2)은 상기 제2 반도체 패턴(232) 위에 배치되고, 제1 스위칭 소자(TR11)의 상기 제1 드레인 전극(DE2)으로부터 연장된다. 상기 제2 소스 전극(SE2)은 U자가 반복되는 요철 구조를 형성될 수 있다. 상기 제2 소스 전극(SE2)을 U자 형으로 형성하면 상기 적외선 광을 수광하기 위한 채널 영역을 넓게 할 수 있으며, 이에 따라서 채널을 통해 이동하는 전하의 이동도를 우수하게 하여 트랜지스터의 전기적 특성을 향상시킬 수 있다.
상기 제2 드레인 전극(DE2)은 상기 제2 반도체 패턴(232) 위에 상기 제2 소스 전극(SE2)과 이격되어 배치되고, 상기 제2 소스 전극(SE2)에 대응하여 U자가 반복되는 요철 구조를 가질 수 있다.
상기 제2 소스 전극(SE2) 및 상기 제2 드레인 전극(DE2) 위에는 상기 보호 절연층(250)이 배치된다. 상기 보호 절연층(250)은 상기 제2 반도체 차광패턴(212)을 노출시키는 제2 콘택홀(CNT2)을 더 포함한다.
상기 제2 게이트 전극(GE2)은 상기 보호 절연층(250) 위에 배치된다. 상기 제2 게이트 전극(GE2)은 상기 제2 콘택홀(CNT2)을 통해 상기 제2 반도체 차광패턴(212)과 전기적으로 연결된다. 상기 제2 반도체 차광패턴(212)은 상기 제1 게이트 전극(GE1)을 통해 상기 제1 센싱 게이트 신호를 수신한다.
상기 제1 센싱 소자(TR12)는 상기 제2 반도체 차광패턴(212)과 상기 제2 게이트 전극(GE2)을 포함하는 더블 게이트 구조를 가진다.
상기 제1 커패시터(242)는 상기 제1 센싱 소자(TR12)의 상기 제2 소스 전극(SE2)과 연결된 제1 전극(242a), 상기 게이트 절연층(220) 및 상기 보호 절연층(250)을 사이에 두고 상기 제1 전극(242s)과 중첩되게 형성되며 상기 제1 바이어스 전압 라인(BVL1)과 연결된 제2 전극(242b)을 포함한다.
상기 제1 커패시터(242)는 상기 제1 전압 라인(VL1)으로부터 상기 제2 소스 전극(SE2)에 인가되는 상기 제1 전압에 의해 충전된다. 상기 제1 센싱 소자(TR12)의 상기 제2 액티브층(232a)에 상기 적외선 광이 수광되면, 상기 제1 커패시터(242)에 충전된 전압은 상기 제2 액티브층(232a)에 수광된 광의 양에 비례하여 저하된다. 상기 제1 커패시터(242)에 충전된 전압은 상기 제1 전압 라인(VL1)을 통해 상기 표시 패널(400)과 연결된 센싱신호 처리부(미도시)로 전달된다. 상기 제1 전압 라인(VL1)은 n번째 프레임 동안 상기 제1 소스 전극(SE1)에 상기 제1 전압을 인가하고, n+1번째 프레임 동안 상기 제1 커패시터(242)에 충전된 전압을 리드 아웃하는 역할을 한다. 상기 센싱신호 처리부는 상기 제1 커패시터(242)에 충전된 전하량의 변화를 감지하여 터치 위치 및 이미지를 센싱하게 된다.
도 5는 도 2의 II-II' 라인을 따라 절단한 단면도이다.
도 2 및 도 5를 참조하면, 상기 제2 표시 기판(200)는 광차단부(214), 제2 스위칭 소자(TR21), 제2 센싱 소자(TR22) 및 제2 커패시터(244)를 더 포함할 수 있다.
상기 광차단부(214)는 상기 제2 스위칭 소자(TR21)가 형성되는 영역에 대응하여 형성된다. 상기 광차단부(214)는 상기 제2 스위칭 소자(TR21)로 수신되는 적외선 광 및 가시광을 차단하는 역할을 한다.
상기 제2 스위칭 소자(TR21)는 상기 제2 전압 라인(VL2) 및 상기 제2 센싱 게이트 라인(SGL2)과 전기적으로 연결된다. 상기 제2 센싱 게이트 라인(SGL2)은 상기 제1 센싱 게이트 라인(SGL1)과 인접하게 배치되어 제2 센싱 게이트 신호를 인가한다.
상기 제2 스위칭 소자(TR21)는 제3 반도체 패턴(234), 제3 소스 전극(SE3), 제3 드레인 전극(DE3) 및 제3 게이트 전극(GE3)을 포함한다.
상기 제3 반도체 패턴(234)은 상기 광차단부(214)가 형성된 상기 베이스기판(201) 위에 배치된다. 상기 제3 반도체 패턴(234)은 비정질 실리콘을 포함하는 제3 액티브층(234a) 및 n+ 비정질 실리콘을 포함하는 오믹 콘택층(234b)의 이중층으로 이루어진다.
상기 제3 소스 전극(SE3)은 상기 제3 반도체 패턴(234)이 형성된 상기 베이스 기판(201) 위에 상기 오목 콘택층(234b)과 접촉되게 배치되고, 상기 제2 전압 라인(VL2)과 연결되어 상기 제2 전압을 수신한다. 상기 제3 드레인 전극(DE3)은 상기 제3 반도체 패턴(234)이 형성된 상기 베이스 기판(201) 위에 상기 제3 소스 전극(SE3)과 이격되어 배치된다.
상기 제3 게이트 전극(GE3)은 상기 보호 절연층(미도시)이 형성된 상기 베이스 기판(201) 위에 상기 제3 소스 전극(SE3) 및 상기 제3 드레인 전극(DE3)과 중첩되게 배치된다.
상기 제2 스위칭 소자(TR21)는 상기 제3 게이트 전극(GE3)이 상기 제3 소스 전극(SE3) 및 상기 제3 드레인 전극(DE3) 위에 배치되는 탑 게이트 구조(Top Gate Structure)이고, 비정질 실리콘층을 포함할 수 있다.
상기 제2 센싱 소자(TR22)는 상기 가시광을 이용하여 상기 베이스 기판(201)에 접촉된 물체의 이미지를 스캔한다. 예를 들면, 상기 제2 센싱 소자(TR22)는 상기 베이스 기판(201)에 접촉된 물체의 의해 반사된 가시광을 이용하여 상기 물체의 이미지를 스캔한다.
상기 제2 센싱 소자(TR22)는 상기 제2 스위칭 소자(TR21)와 전기적으로 연결된다. 상기 제2 센싱 소자(TR22)는 제4 반도체 패턴(236), 제4 소스 전극(SE4), 제4 드레인 전극(DE4) 및 제4 게이트 전극(GE4)을 포함한다.
상기 제4 반도체 패턴(236)은 비정질 실리콘을 포함하는 제4 액티브층(236a) 및 n+ 비정질 실리콘을 포함하는 제4 오믹 콘택층(236b)의 이중층으로 이루어진다.
상기 제4 소스 전극(SE4)은 상기 제4 반도체 패턴(236)이 형성된 상기 베이스 기판(201) 위에 상기 제4 오믹 콘택층(236b)와 접촉되게 배치되고, 상기 제2 스위칭 소자(TR21)의 상기 제3 드레인 전극(DE3)와 전기적으로 연결된다.
상기 제4 드레인 전극(DE4)은 상기 제4 반도체 패턴(236)이 형성된 상기 베이스 기판(201) 위에 상기 제4 소스 전극(SE4)과 이격되어 배치된다.
상기 제4 게이트 전극(GE4)은 상기 보호 절연층(250)이 형성된 상기 베이스기판(201) 위에 상기 제4 소스 전극(SE4) 및 상기 제4 드레인 전극(DE4)과 중첩되게 배치된다.
상기 제2 센싱 소자(TR22)는 상기 제4 게이트 전극(GE4)이 상기 제4 소스 전극(SE4) 및 상기 제4 드레인 전극(DE4) 위에 배치되는 탑 게이트 구조이고, 비정질 실리콘층을 포함할 수 있다.
상기 제2 커패시터(244)는 상기 제1 센싱 소자(TR12)의 상기 제3 소스 전극(SE3)과 연결된 제1 전극(244a), 상기 게이트 절연층(220) 및 상기 보호 절연층(250)을 사이에 두고 상기 제1 전극(244a)과 중첩되게 형성되며, 상기 제2 바이어스 전압 라인(BVL2)과 연결된 제2 전극(244b)을 포함한다.
상기 제2 커패시터(244)는 상기 제2 전압 라인(VL2)으로부터 상기 제3 소스 전극(SE3)에 인가되는 상기 제2 전압에 의해 충전된다. 상기 제2 센싱 소자(TR22)의 상기 제4 액티브층(236a)에 상기 적외선 광이 수광되면, 상기 제2 커패시터(244)에 충전된 전압은 상기 제4 액티브층(236a)에 수광된 광의 양에 비례하여 저하된다. 상기 제2 커패시터(244)에 충전된 전압은 상기 제2 전압 라인(VL2)을 통해 상기 센싱신호 처리부(미도시)로 전달된다. 상기 제2 전압 라인(VL1)은 n번째 프레임 동안 상기 제3 소스 전극(SE3)에 상기 제2 전압을 인가하고, n+1번째 프레임 동안 상기 제2 커패시터(244)에 충전된 전압을 리드 아웃하는 역할을 한다. 상기 센싱신호 처리부는 상기 제2 커패시터(244)에 충전된 전하량의 변화를 감지하여 터치 위치 및 이미지를 센싱하게 된다.
상기 제2 표시 기판(200)은 블랙매트릭스 패턴(260), 컬러필터층(270), 오버 코팅층(280) 및 공통 전극(290)을 더 포함할 수 있다.
상기 블랙매트릭스 패턴(260)은 상기 베이스 기판(201)에 정의된 화소 영역들(R, G, B)의 경계 영역들에 형성되며, 빛샘을 방지한다. 상기 제1 스위칭 소자(TR11), 상기 제1 센싱 소자(TR12), 상기 제1 커패시터(242), 상기 제2 스위칭 소자(TR21), 상기 제2 센싱 소자(TR22), 및 상기 제2 커패시터(244)는 상기 블랙매트릭스 패턴(260)이 형성된 영역에 대응하여 배치된다.
상기 컬러필터층(270)은 상기 화소 영역들(R, G, B)에 배치된다. 상기 컬러필터층(270)은 적색 컬러필터, 녹색 컬러필터 및 청색 컬러필터를 포함할 수 있다.
상기 오버 코팅층(280)은 상기 컬러필터층(270)이 형성된 상기 베이스 기판(201) 위에 형성된다.
상기 공통 전극(290)은 투명한 도전성 물질로 이루어지며, 상기 오버 코팅층(280)이 형성된 상기 베이스 기판(201) 위에 형성된다.
도 6a 내지 도 6d는 도 4에 도시된 제2 표시 기판의 제조 방법을 설명하기 위한 단면도들이다.
도 4 및 도 6a를 참조하면, 상기 베이스 기판(201) 위에 비정질 실리콘 게르마륨(a-SiGe)을 포함하는 반도체층을 형성한 후 패터닝하여 상기 제1 반도체 차광패턴(210) 및 상기 제2 반도체 차광패턴(212)을 포함하는 반도체 패턴을 형성한다. 상기 제1 및 제2 반도체 차광패턴(210, 212)이 형성된 상기 베이스 기판(201) 위에 상기 게이트 절연층(220)을 형성한다.
도 4 및 도 6b를 참조하면, 상기 게이트 절연층(220)이 형성된 상기 베이스 기판(201) 위에 비정질 실리콘층 및 n+ 비정질 실리콘층을 순차적으로 형성한다. 상기 비정질 실리콘층 및 상기 n+ 비정질 실리콘층 형성시 마스크를 이용하여 상기 제1 반도체 차광패턴(210)이 형성된 영역에만 형성되도록 할 수 있다. 상기 비정질 실리콘 및 상기 n+ 비정질 실리콘층을 패터닝하여 상기 제1 스위칭 소자(TR11)의 상기 제1 반도체 패턴(230)을 형성한다. 상기 제1 반도체 패턴(230)은 상기 제1 액티브층(230a) 및 상기 제1 오믹 콘택층(230b)의 이중층으로 이루어진다.
이어서, 상기 제1 반도체 패턴(230)이 형성된 상기 베이스 기판(201) 위의 상기 제2 반도체 차광패턴(212) 영역에 비정질 실리콘 게르마늄층 및 상기 n+ 비정질 실리콘층을 순차적으로 형성하고, 패터닝하여 상기 제2 스위칭 소자(TR21)의 상기 제2 반도체 패턴(232)을 형성한다. 상기 제2 반도체 패턴(232)은 상기 제2 액티브층(232a) 및 상기 제2 오믹 콘택층(232b)의 이중층으로 이루어진다.
이어서, 상기 제1 및 제2 반도체 패턴들(230, 232)이 형성된 상기 베이스 기판(201) 위에 소스 금속층을 형성한 후 패터닝하여 소스 금속패턴을 형성한다. 상기 소스 금속패턴은 상기 제1 전압 라인(VL1), 상기 제2 전압 라인(VL2), 상기 제1 스위칭 소자(TR11)의 상기 제1 소스 전극(SE1) 및 상기 제2 드레인 전극(DE2), 상기 제1 센싱 소자(TR12)의 상기 제2 소스 전극(SE2) 및 상기 제2 드레인 전극(DE2), 및 상기 제1 커패시터(242)의 상기 제1 전극(242a)을 포함한다.
도 4 및 도 6c를 참조하면, 상기 소스 금속패턴이 형성된 상기 베이스 기판(201) 위에 상기 보호 절연층(250)을 형성한 후, 패터닝하여 상기 제1 반도체 차광패턴(210)을 노출시키는 제1 콘택홀(CNT1), 상기 제2 반도체 차광패턴(212)을 노출시키는 제2 콘택홀(CNT2) 및 상기 제2 드레인 전극(DE2)을 노출시키는 제3 콘택홀(CNT3)을 형성한다.
이어서, 상기 보호 절연층(250)이 형성된 상기 베이스 기판(201) 위에 게이트 금속층을 형성한 후, 패터닝하여 게이트 금속패턴을 형성한다. 상기 게이트 금속패턴은 상기 제1 센싱 게이트 라인(SGL1), 상기 제1 센싱 게이트 라인(SGL1)에서 연장된 상기 제1 게이트 전극(GE1), 상기 제1 바이어스 전압 라인(BVL1), 상기 제1 바이어스 전압 라인(BVL1)에서 연장된 상기 제2 게이트 전극(GE2) 및 상기 제1 바이어스 전압 라인(BVL1)에서 연장된 상기 제1 커패시터(242)의 제2 전극(242b)을 포함한다.
도 4 및 도 6d를 참조하면, 상기 게이트 금속패턴이 형성된 상기 베이스 기판(201) 위에 상기 블랙매트릭스 패턴(260)을 형성한다. 이어서, 상기 블랙매트릭스 패턴(260)이 형성된 상기 베이스 기판(201) 위에 상기 컬러필터층(270)을 형성한다. 상기 컬러필터층(270)이 형성된 상기 베이스 기판(201)위에 상기 오버 코팅층(280)을 형성한다. 이어서, 상기 오버 코팅층(280)이 형성된 상기 베이스 기판(201) 위에 상기 공통전극(290)을 형성한다.
한편, 본 실시예에서는 상기 제1 센싱 소자(TR12)의 바텀 게이트인 상기 제2 반도체 차광패턴(212)과 탑 게이트인 상기 제2 게이트 전극(GE2)이 전기적으로 연결되어 하나의 신호를 인가받는 것을 예로 들어 설명하였으나, 이에 한정되지 않는다. 즉, 상기 제2 반도체 차광패턴(212) 및 상기 제2 게이트 전극(GE2)이 전기적으로 연결되지 않고 독립 배선을 통해 서로 다른 신호를 인가 받도록 구성할 수 있다.
본 실시예에 따르면, 상기 제1 스위칭 소자(TR11) 및 상기 제1 센싱 소자(TR12)를 더블 게이트 구조로 구성함으로써, 상기 제1 스위칭 소자(TR11) 및 상기 제1 센싱 소자(TR12)의 구동 특성을 향상시킬 수 있다. 또한, 상기 제1 스위칭 소자(TR11) 및 상기 제1 센싱 소자(TR12)의 바텀 게이트 전극의 기능 및 광 차단 기능을 수행하는 상기 제1 및 제2 반도체 차광패턴(230, 232)을 동일한 물질로 형성함으로써, 마스크의 수 및 제조 공정을 줄일 수 있다.
실시예 2
도 7는 본 발명의 실시예 2에 따른 제2 표시 기판의 단면도이다.
본 실시예에 따른 제2 표시 기판(500)은 제1 보호 금속층(510) 및 보호 금속층(512)을 더 구비하는 것을 제외하고는 도 4에 도시된 실시예 1에 따른 제2 표시 기판(200)과 실질적으로 동일하므로, 동일한 구성요소에는 동일한 참조 부호를 부여하고, 중복되는 부분은 생략한다.
도 7을 참조하면, 상기 제2 표시 기판(500)은 베이스 기판(201) 위에 형성된 제1 반도체 차광패턴(210), 제2 반도체 차광패턴(212), 제1 보호 금속층(510), 보호 금속층(512), 제1 스위칭 소자(TR11), 제1 센싱 소자(TR12) 및 제1 커패시터(242)를 포함할 수 있다.
상기 제1 보호 금속층(510)은 상기 제1 반도체 차광패턴(210)이 형성된 상기 베이스 기판(201) 위에 상기 제1 반도체 차광패턴(210)과는 부분적으로 중첩되고, 상기 제1 스위칭 소자(TR11)의 제1 반도체 패턴(230)과는 이격되도록 배치된다. 상기 제1 보호 금속층(510)은 보호 절연층(250)에 제1 콘택홀(CNT1)을 형성하기 위한 패터닝 공정시 상기 제1 반도체 차광패턴(210)이 손상되는 것을 방지하는 역할을 한다.
상기 보호 금속층(512)은 상기 제2 반도체 차광패턴(212)이 형성된 상기 베이스 기판(201) 위에 상기 제2 반도체 차광패턴(212)과는 부분적으로 중첩되고, 상기 제1 센싱 소자(TR12)의 제2 반도체 패턴(232)과는 이격되도록 배치된다. 상기 보호 금속층(512)은 상기 보호 절연층(250)에 제2 콘택홀(CNT2)을 형성하기 위한 패터닝 공정시 상기 제2 반도체 차광패턴(212)이 손상되는 것을 방지하는 역할을 한다.
상기 제1 스위칭 소자(TR11)는 상기 제1 반도체 패턴(230), 상기 제1 반도체 패턴(230) 위에 서로 이격되어 배치된 제1 소스 전극(SE1) 및 제1 드레인 전극(DE2), 및 상기 보호 절연층(250) 위에 상기 제1 소스 전극(SE1) 및 상기 제1 드레인 전극(DE2)과 중첩되어 배치된 제1 게이트 전극(GE1)을 포함한다. 상기 제1 게이트 전극(GE1)은 상기 제1 콘택홀(CNT1)을 통해 상기 제1 보호 금속층(510)과 접촉된다. 상기 제1 반도체 차광패턴(210)은 상기 제1 보호 금속층(510)을 통해 상기 제1 게이트 전극(GE1)으로부터 제1 센싱 게이트 신호를 수신한다.
상기 제1 스위칭 소자(TR11)는 상기 제1 반도체 차광패턴(210)과 상기 제1 게이트 전극(GE1)을 포함하는 더블 게이트 구조를 가진다. 상기 제1 반도체 차광패턴(210)은 상기 제1 스위칭 소자(TR11)의 바텀 게이트 전극의 역할 및 가시광은 흡수하여 차단하고 적외선 광은 투과하는 역할을 한다.
상기 제1 센싱소자(TR12)는 상기 제2 반도체 패턴(232), 상기 제2 반도체 패턴(232) 위에 서로 이격되어 배치된 제2 소스 전극(SE2) 및 제2 드레인 전극(DE2), 및 상기 보호 절연층(250)을 사이에 두고 상기 제2 소스 전극(SE2) 및 상기 제2 드레인 전극(DE2)과 중첩되어 배치된 제2 게이트 전극(GE2)을 포함한다. 상기 제2 게이트 전극(GE2)은 상기 제2 콘택홀(CNT2)을 통해 상기 보호 금속층(512)과 접촉된다. 상기 제2 반도체 차광패턴(212)은 상기 보호 금속층(512)을 통해 상기 제1 게이트 전극(GE1)으로부터 상기 제1 바이어스 전압을 수신한다.
상기 제1 센싱 소자(TR12)는 바텀 게이트의 역할 및 가시광을 차단하는 역할을 하는 상기 제2 반도체 차광패턴(212)과 상기 제2 게이트 전극(GE2)을 포함하는 더블 게이트 구조를 가진다.
도 8a 내지 도 8e는 도 7에 도시된 제2 표시 기판의 제조 방법을 설명하기 위해 도시한 단면도들이다.
도 7 및 도 8a를 참조하면, 상기 베이스 기판(201) 위에 비정질 실리콘-게르마늄(a-SiGe)을 포함하는 반도체층 및 금속층을 순차적으로 형성한다. 상기 금속층이 형성된 상기 베이스 기판(201) 위에 포토레지스트층을 형성한다.
이어서, 상기 포토레지스트층이 형성된 상기 베이스 기판(201) 위에 차광부(520a), 투광부(520b) 및 반투과부(520c)를 갖는 마스크(520)를 배치시킨다. 상기 마스크(520)를 이용하여 상기 베이스 기판(201)에 제1 포토 패턴(530) 및 제2 포토 패턴(532)을 형성한다. 상기 제1 및 제2 포토 패턴들(530, 532)을 이용하여 제1 금속 패턴(540) 및 제2 금속 패턴(542)을 형성한다.
상기 제1 포토 패턴(530)은 제1 두께(T1)를 갖는 제1 패턴(530a) 및 상기 제1 두께(T1)보다 얇은 제2 두께(T2)를 갖는 제2 패턴(530a)을 포함한다. 상기 제2 포토 패턴(532)은 상기 제1 두께(T1)를 갖는 제3 패턴(532a) 및 상기 제2 두께(T2)를 갖는 제4 패턴(532a)을 포함한다.
상기 제1 및 제3 패턴들(530a, 532a)은 상기 제1 및 제2 보호 금속층(510, 512)이 형성되는 영역에 대응하여 배치된다. 상기 반투과부(520c)에 형성된 슬릿 패턴에 의해 상기 제2 및 제4 패턴들(530b, 532b)이 상기 제1 및 제3 패턴들(530a, 532a)보다 얇은 두께로 형성된다.
도 7 및 도 8b를 참조하면, 상기 제1 및 제2 포토 패턴들(530, 532)을 일부 제거하여 제5 패턴(530c) 및 제6 패턴(532c)을 형성한다. 상기 제5 및 제6 패턴들(530c, 532c)은 상기 제1 두께(T1)에서 상기 제2 두께(T2)를 뺀 제3 두께(T3)를 가질 수 있다.
이어서, 상기 제5 및 제6 패턴들(530c, 532c)을 이용하여 상기 제1 금속 패턴(540)을 상기 제1 반도체 차광패턴(210) 및 상기 제1 반도체 차광패턴(210)과는 일부 중첩되고 상기 제1 반도체 패턴(230)과는 이격된 제1 보호 금속층(510)으로 패터닝하고, 상기 제2 금속패턴(542)은 상기 제2 반도체 차광패턴(210) 및 상기 제2 반도체 차광패턴(212)과는 일부 중첩되고 상기 제2 반도체 패턴(232)과는 이격된 보호 금속층(512)으로 패터닝한다.
이어서, 상기 제3 패턴(536)을 제거한다. 이에 따라, 도 8c에 도시된 바와 같이 상기 제1 반도체 차광패턴(210), 상기 제1 반도체 차광패턴(210) 위에 배치된 상기 제1 보호 금속층(510), 상기 제2 반도체 차광패턴(212), 상기 제2 반도체 차광패턴(212) 위에 배치된 상기 보호 금속층(512)이 형성된다.
도 7 및 도 8d를 참조하면, 상기 제1 및 제2 보호 금속층(510, 512)이 형성된 상기 베이스 기판(201) 위에 게이트 절연층(220)을 형성한다. 상기 게이트 절연층(220)이 형성된 상기 베이스 기판(201) 위에 상기 제1 스위칭 소자(TR11)의 상기 제1 반도체 패턴(230) 및 상기 제1 센싱 소자(TR12)의 상기 제2 반도체 패턴(232)을 순차적으로 형성한다. 구체적으로, 상기 게이트 절연층(220)이 형성된 상기 베이스 기판(201) 위에 비정질 실리콘층 및 n+ 비정질 실리콘층을 순차적으로 형성한다. 상기 비정질 실리콘층 및 상기 n+ 비정질 실리콘층 형성시 마스크를 이용하여 상기 제1 반도체 차광패턴(210)이 형성된 영역에 대응하는 영역에만 형성되도록 할 수 있다. 상기 비정질 실리콘층 및 상기 n+ 비정질 실리콘층을 패터닝하여 상기 제1 반도체 차광패턴(210)과 중첩되는 상기 제1 스위칭 소자(TR11)의 상기 제1 반도체 패턴(230)을 형성한다.
이어서, 상기 제1 반도체 패턴(230)이 형성된 상기 베이스 기판(201) 위의 상기 제2 반도체 차광패턴(212) 영역에 비정질 실리콘 게르마늄층 및 상기 n+ 비정질 실리콘층을 순차적으로 형성하고, 패터닝하여 상기 제2 스위칭 소자(TR21)의 상기 제2 반도체 패턴(232)을 형성한다. 상기 제2 반도체 패턴(232)은 상기 제2 액티브층(232a) 및 상기 제2 오믹 콘택층(232b)의 이중층으로 이루어진다.
이어서, 상기 제1 및 제2 반도체 패턴들(230, 232)이 형성된 상기 베이스 기판(201) 위에 소스 금속층을 형성한 후 패터닝하여 소스 금속패턴을 형성한다. 상기 소스 금속패턴은 상기 제1 스위칭 소자(TR11)의 상기 제1 소스 전극(SE1) 및 상기 제1 드레인 전극(DE1), 상기 제1 센싱 소자(TR12)의 상기 제2 소스 전극(SE2), 상기 제2 드레인 전극(DE2), 및 상기 제1 커패시터(242)의 상기 제1 전극(242a)을 포함한다.
상기 소스 금속패턴이 형성된 상기 베이스 기판(201) 위에 상기 보호 절연층(250)을 형성한 후, 패터닝하여 상기 제1 보호 금속층(510)을 노출시키는 제1 콘택홀(CNT1), 상기 제2 보호 금속층(520)을 노출시키는 제2 콘택홀(CNT2) 및 상기 제2 드레인 전극(DE2)을 노출시키는 제3 콘택홀(CNT3)을 형성한다.
이어서, 상기 보호 절연층(250)이 형성된 상기 베이스 기판(201) 위에 게이트 금속층을 형성한 후, 패터닝하여 게이트 금속패턴을 형성한다. 상기 게이트 금속패턴은 상기 제1 반도체 차광패턴(210)에 제1 센싱 게이트 신호를 인가하는 제1 센싱 게이트 라인(미도시), 상기 제1 센싱 게이트 라인에서 연장된 상기 제1 게이트 전극(GE1), 제1 바이어스 전압을 인가하는 제1 바이어스 전압 라인(미도시), 상기 제1 바이어스 전압 라인에서 연장된 상기 제2 게이트 전극(GE2) 및 상기 제1 바이어스 전압 라인에서 연장된 상기 제1 커패시터(242)의 제2 전극(242b)을 포함한다.
도 7 및 도 8e를 참조하면, 상기 게이트 금속패턴이 형성된 상기 베이스 기판(201) 위에 블랙매트릭스 패턴(260), 컬러필터층(270), 오버 코팅층(280) 및 공통전극(290)을 순차적으로 형성한다.
한편, 본 실시예에서는 상기 제1 센싱 소자(TR12)의 바텀 게이트인 상기 반도체 차광패턴(212)과 탑 게이트인 상기 제2 게이트 전극(GE2)이 전기적으로 연결되어 하나의 신호를 인가받는 것을 예로 들어 설명하였으나, 이에 한정되지 않는다. 즉, 상기 제2 반도체 차광패턴(212) 및 상기 제2 게이트 전극(GE2)이 독립 배선을 통해 서로 다른 신호를 인가 받도록 구성할 수 있다.
본 실시예에 따르면, 상기 제1 및 제2 반도체 차광패턴(210, 212) 위에 상기 제1 및 보호 금속층(512)을 형성함으로써, 상기 제1 및 제2 게이트 전극(GE2)과 상기 제1 및 제2 반도체 차광패턴(210, 212)을 전기적으로 연결하기 위해 상기 보호 절연층(250)에 상기 제1 및 제2 콘택홀(CNT2) 형성시 상기 제1 및 제2 반도체 차광패턴(210, 212)이 손상되는 것을 방지할 수 있다.
실시예 3
도 9은 본 발명의 실시예 3에 따른 제2 표시 기판의 단면도이다.
본 실시예에 따른 제2 표시 기판(600)은 전극 금속층(610)을 제외하고는, 도 7에 도시된 실시예 2에 따른 제2 표시 기판(500)과 실질적으로 동일하므로, 동일한 구성요소에는 동일한 참조 부호를 부여하고, 중복되는 부분은 생략한다.
도 9를 참조하면, 상기 제2 표시 기판(600)은 베이스 기판(201) 위에 형성된 제1 반도체 차광패턴(210), 제2 반도체 차광패턴(212), 상기 전극 금속층(610), 보호 금속층(512), 제1 스위칭 소자(TR11), 제1 센싱 소자(TR12) 및 제1 커패시터(242)를 포함할 수 있다.
상기 전극 금속층(610)은 상기 제1 반도체 차광패턴(210)이 형성된 상기 베이스 기판(201) 위에 상기 제1 반도체 차광패턴(210) 및 상기 제1 스위칭 소자(TR11)의 제1 반도체 패턴(230)과 중첩되도록 배치된다. 상기 전극 금속층(610)은 상기 제1 스위치 소자(TR11)의 바텀 게이트 전극의 역할을 한다. 즉, 상기 전극 금속층(610)은 상기 제1 콘택홀(CNT)을 통해 상기 제1 스위칭 소자(TR11)의 탑 게이트인 제1 게이트 전극(GE1)과 전기적으로 연결되어 제1 센싱 게이트 신호를 수신한다. 또한, 상기 전극 금속층(610)은 보호 절연층(250)에 제1 콘택홀(CNT1) 형성시 상기 제1 반도체 차광패턴(210)이 손상되는 것을 방지하는 보호 금속층의 역할을 수행할 수 있다.
상기 보호 금속층(512)은 상기 제2 반도체 차광패턴(212)이 형성된 상기 베이스 기판(201) 위에 상기 제2 반도체 차광패턴(212)과는 부분적으로 중첩되고 상기 제1 센싱 소자(TR12)의 제2 반도체 패턴(232)과는 이격되도록 배치된다. 상기 보호 금속층(512)은 상기 보호 절연층(250)에 제2 콘택홀(CNT2) 형성시 상기 제2 반도체 차광패턴(212)이 손상되는 것을 방지하는 역할을 한다.
상기 제1 스위칭 소자(TR11)는 상기 제1 반도체 패턴(230), 상기 제1 반도체 패턴(230) 위에 서로 이격되어 배치된 제1 소스 전극(SE1) 및 제1 드레인 전극(DE1), 및 상기 보호 절연층(250)을 사이에 두고 상기 제1 소스 전극(SE1) 및 상기 제1 드레인 전극(DE1)과 중첩되어 배치된 상기 제1 게이트 전극(GE1)을 포함한다. 상기 제1 게이트 전극(GE1)은 상기 제1 콘택홀(CNT1)을 통해 상기 전극 금속층(610)과 접촉된다. 상기 제1 스위칭 소자(TR11)는 상기 전극 금속층(610)과 상기 제1 게이트 전극(GE1)을 포함하는 더블 게이트 구조를 가진다. 상기 전극 금속층(610)은 바텀 게이트 전극이 되고, 상기 제1 게이트 전극(GE1)이 탑 게이트 전극이 된다.
상기 제1 센싱 소자(TR12)는 상기 제2 반도체 패턴(232), 상기 제2 반도체 패턴(232) 위에 서로 이격되어 배치된 제2 소스 전극(SE2) 및 제2 드레인 전극(DE2), 및 상기 보호 절연층(250)을 사이에 두고 상기 제2 소스 전극(SE2) 및 상기 제2 드레인 전극(DE2)과 중첩되어 배치된 제2 게이트 전극(GE2)을 포함한다. 상기 제2 게이트 전극(GE2)은 상기 제2 콘택홀(CNT2)을 통해 상기 보호 금속층(512)과 접촉된다. 상기 제1 센싱 소자(TR12)는 바텀 게이트 전극의 역할 및 가시광을 차단하는 역할을 하는 상기 제2 반도체 차광패턴(212)과 상기 제2 게이트 전극(GE2)을 포함하는 더블 게이트 구조를 가진다.
한편, 본 실시예에 따른 상기 제2 표시 기판(600)의 제조 방법은, 상기 전극 금속층(610)이 상기 제1 반도체 차광패턴(210)과 전체적으로 중첩되게 배치되는 것을 제외하고는, 도 6a 내지 도 6e를 참조하여 설명한 실시예 2에 따른 제2 표시 기판(500)의 제조 방법과 실질적으로 동일하므로, 중복되는 부분은 생략한다.
상기 베이스 기판(201) 위에 비정질 실리콘-게르마늄(a-SiGe)을 포함하는 반도체층 및 금속층을 순차적으로 형성한 후 패터닝하여 포토 패턴(미도시)을 형성한다. 상기 포토 패턴은 상기 전극 금속층(610) 및 상기 제1 반도체 차광패턴(210)이 형성되는 영역에 대응하여 배치되는 제1 포토 패턴과 상기 보호 금속층(512) 및 상기 제2 반도체 차광패턴(212)이 형성되는 영역에 대응하여 배치되는 제2 포토 패턴을 포함한다. 상기 제2 포토 패턴은 도 6a에 도시된 포토 패턴(530)과 동일하게 형성된다. 즉, 제2 포토 패턴은 제1 두께를 갖는 제1 패턴(도6a의 532) 및 상기 제1 두께보다 얇은 제2 두께를 갖는 제2 패턴(도 6a의 534)을 포함한다. 상기 제1 포토 패턴은 상기 제1 두께와 동일한 두께로 형성된다. 이에 따라 상기 전극 금속층(610)은 상기 제1 반도체 차광패턴(210)과 전체적으로 중첩되게 형성되고, 상기 보호 금속층(512)은 상기 제2 반도체 차광패턴(212)과 부분적으로 중첩되게 형성된다.
한편, 본 실시예에서는 상기 제1 센싱 소자(TR12)의 바텀 게이트인 상기 전극 금속층(610) 탑 게이트인 상기 제2 게이트 전극(GE2)이 전기적으로 연결되어 하나의 신호를 인가받는 것을 예로 들어 설명하였으나, 이에 한정되지 않는다. 즉, 상기 전극 금속층 및 상기 제2 게이트 전극(GE2)이 전기적으로 연결되지 않고 독립 배선을 통해 서로 다른 신호를 인가 받도록 구성할 수 있다.
본 실시예에 따르면, 상기 제1 스위칭 소자(TR11)의 바텀 게이트 전극으로 금속물질을 포함하는 상기 전극 금속층(610)을 채용함으로써, 상기 바텀 게이트 전극으로 반도체 물질을 포함하는 상기 제1 반도체 차광패턴(210)을 채용한 구성 대비 상기 제1 스위칭 소자(TR11)의 구동 특성을 향상시킬 수 있다.
실시예 4
도 10은 본 발명의 실시예 4에 따른 제2 표시 기판의 평면도이다. 도 11은 도 10에 도시된 제2 표시 기판의 등가 회로도이다. 도 12는 도10의 III-III' 라인을 절단한 단면도이다.
도 10 내지 도 11을 참조하면, 본 실시예에 따른 제2 표시 기판(700)은 베이스 기판(701) 위에 형성된 제1 센싱 게이트 라인(SGL1), 제2 센싱 게이트 라인(SGL2), 제1 전압 라인(VL1), 제2 전압 라인(VL2), 제1 바이어스 전압 라인(BVL1), 제2 바이어스 전압 라인(BVL2), 제1 반도체 차광패턴(710), 제2 반도체 차광패턴(712), 전극 금속층(714), 전극 패드층(716), 게이트 절연층(720), 제1 스위칭 소자(TR11), 제1 센싱 소자(TR12) 및 제1 커패시터(742)를 포함할 수 있다.
상기 제1 센싱 게이트 라인(SGL1)은 제1 방향(D1)으로 연장되어 제1 센싱 게이트 신호를 인가한다. 상기 제2 센싱 게이트 라인(SGL2)은 상기 제1 센싱 게이트 라인(SGL1)과 인접하게 배치되고, 제2 센싱 게이트 신호를 인가한다.
상기 제1 전압 라인(VL1)은 제1 방향(D1)과 교차하는 제2 방향(D2)으로 연장되고 제1 전압을 인가한다. 상기 제2 전압 라인(VL2)은 상기 제1 전압 라인(VL1)과 인접하게 배치되고 제2 전압을 인가한다.
상기 제1 바이어스 전압 라인(BVL1)은 상기 제2 방향(D2)으로 연장되고 제1 바이어스 전압을 인가한다. 상기 제2 바이어스 전압은 상기 제1 바이어스 전압 라인(BVL1)과 인접하게 배치되고, 제2 바이어스 전압을 인가한다.
상기 제1 반도체 차광패턴(710)은 비정질 실리콘 게르마늄(a-SiGe)을 포함할 수 있다. 상기 제1 반도체 차광패턴(710)은 상기 제1 스위칭 소자(TR11)로 입사되는 적외선 광은 투과하고, 가시광은 흡수하여 차단한다.
상기 제2 반도체 차광패턴(712)은 상기 비정질 실리콘 게르마늄(a-SiGe)을 포함할 수 있다. 상기 제2 반도체 차광패턴(712)은 상기 제1 센싱 소자(TR12)로 입사되는 적외선 광은 투과하고, 가시광은 차단한다.
상기 전극 금속층(714)은 상기 제1 반도체 차광패턴(710)이 형성된 상기 베이스 기판(201) 위에 상기 제1 반도체 차광패턴(210) 및 상기 제1 스위칭 소자(TR11)의 제1 반도체 패턴(730)과 중첩되도록 배치된다. 상기 전극 금속층(714)은 상기 제1 스위치 소자(TR11)의 바텀 게이트 전극의 역할을 한다. 즉, 상기 전극 금속층(714)은 제1 콘택홀(CNT1)을 통해 상기 제1 스위칭 소자(TR11)의 탑 게이트인 제1 게이트 전극(GE1)과 전기적으로 연결되어 상기 제1 센싱 게이트 신호를 수신한다. 또한, 상기 전극 금속층(610)은 보호 절연층(250)에 상기 제1 콘택홀(CNT1) 형성시 상기 제1 반도체 차광패턴(210)이 손상되는 것을 방지하는 보호 금속층의 역할을 수행할 수 있다.
상기 전극 패드층(716)은 상기 제2 반도체 차광패턴(712)이 형성된 상기 베이스 기판(201) 위에 상기 제2 반도체 차광패턴(712)과는 부분적으로 중첩되고, 상기 제1 센싱 소자(TR12)의 제2 반도체 패턴(732)과는 이격되어 형성된다. 상기 전극 패드층(716)은 생략될 수 있다.
상기 게이트 절연층(720)은 상기 전극 금속층(714) 및 상기 전극 패드층(716)을 덮도록 형성된다. 상기 게이트 절연층(720)은 무기 절연 물질로 형성될 수 있다.
상기 제1 스위칭 소자(TR11)는 상기 제1 반도체 패턴(730), 제1 소스 전극(SE1), 제1 드레인 전극(DE1) 및 제1 게이트 전극(GE1)을 포함한다.
상기 제1 반도체 패턴(730)은 상기 게이트 절연층(720)을 사이에 두고 상기 전극 금속층(714)과 중첩되게 배치된다. 상기 제1 반도체 패턴(730)은 비정질 실리콘(a-Si)을 포함하는 제1 액티브층(730a) 및 n+ 비정질 실리콘을 포함하는 제1 오믹 콘택층(730b)을 포함한다.
상기 제1 소스 전극(SE1) 및 상기 제1 드레인 전극(DE1)은 상기 제1 반도체 패턴(730) 위에 서로 이격되어 배치된다. 상기 제1 소스 전극(SE1)은 상기 제1 전압 라인(VL1)과 연결되어 상기 제1 전압을 수신한다. 상기 제1 소스 전극(SE1) 및 상기 제1 드레인 전극(DE1)이 형성된 상기 베이스 기판(701) 위에는 보호 절연층(750)이 배치된다.
상기 제1 게이트 전극(GE1)은 상기 보호 절연층(750) 위에 상기 제1 소스 전극(SE1) 및 상기 제1 드레인 전극(DE1)과 중첩되게 배치된다. 상기 보호 절연층(750)에는 상기 전극 금속층(714)을 노출시키는 상기 제1 콘택홀(CNT1)이 형성된다. 상기 제1 게이트 전극(GE1)은 상기 제1 콘택홀(CNT1)을 통해 상기 전극 금속층(714)과 전기적으로 연결된다.
상기 제1 스위칭 소자(TR11)는 상기 전극 금속층(714)과 상기 제1 게이트 전극(DE1)을 포함하는 더블 게이트 구조를 가진다.
상기 제1 센싱 소자(TR12)는 적외선 광에 기초하여 상기 베이스 기판(701)에 접촉된 물체의 위치를 검출한다. 상기 제1 센싱 소자(TR12)는 제2 반도체 패턴(732), 제2 소스 전극(SE2), 제2 드레인 전극(DE2) 및 제2 게이트 전극(GE2)을 포함한다.
상기 제2 반도체 패턴(732)은 상기 게이트 절연층(720)이 형성된 상기 베이스 기판(701) 위에 상기 제2 반도체 차광패턴(712)과 중첩되게 형성된다. 상기 제2 반도체 패턴(732)은 비정질 실리콘(a-Si)을 포함하는 제2 액티브층(732a) 및 n+ 비정질 실리콘을 포함하는 제2 오믹 콘택층(732b)을 포함한다.
상기 제2 소스 전극(SE2)은 상기 제2 반도체 패턴(732) 위에 상기 제2 오믹 콘택층(732b)과 접촉되어 배치되고, 상기 제1 스위칭 소자(TR11)의 상기 제1 드레인 전극(DE1)과 전기적으로 연결된다. 상기 제2 소스 전극(SE2)은 U자가 반복되는 요철 구조를 형성될 수 있다. 상기 제2 소스 전극(SE2)을 U자 형으로 형성하면 상기 적외선 광을 수광하기 위한 채널 영역을 넓게 할 수 있으며, 이에 따라서 채널을 통해 이동하는 전하의 이동도를 우수하게 하여 트랜지스터의 전기적 특성을 향상시킬 수 있다.
상기 제2 드레인 전극(DE2)은 상기 제2 반도체 패턴(732) 상부에 상기 제2 소스 전극(SE2)과 이격되어 배치되고, 상기 제2 소스 전극(SE2)에 대응하여 U자가 반복되는 요철 구조를 가질 수 있다.
상기 제2 게이트 전극(GE2)은 상기 보호 절연층(750)이 형성된 상기 베이스 기판(701) 위에 상기 제2 소스 전극(SE2) 및 상기 제2 드레인 전극(DE2)과 중첩되게 형성된다. 상기 제2 게이트 전극(GE2)은 상기 제2 바이어스 전압 라인(BVL2)과 전기적으로 연결되어 상기 제2 방이어스 전압을 수신한다.
상기 제1 센싱 소자(TR12)는 상기 제2 반도체 차광패턴(712)과 상기 제2 게이트 전극(GE2)을 포함하는 더블 게이트 구조를 가진다. 상기 제1 센싱 소자(TR12)에 의해 센싱된 광에 따를 포토 커런트는 상기 제1 커패시터(742)에 인가된다.
상기 제1 커패시터(742)는 상기 제2 바이어스 전압 라인(BVL2) 및 상기 제1 센싱 소자(TR12)의 상기 제2 드레인 전극(DE2)과 연결된 제1 전극(742a) 및 제2 전극(742b)을 포함한다. 상기 제2 전극(742b)은 상기 보호 절연층(750)에 형성된 제2 콘택홀(CNT2)을 통해 상기 제1 센싱 소자(TR12)의 상기 제2 소스 전극(SE2)과 전기적으로 연결된다.
상기 제1 커패시터(742)는 상기 제1 전압 라인(VL1)으로부터 상기 제2 소스 전극(SE2)에 인가되는 상기 제1 전압에 의해 충전된다. 상기 제1 센싱 소자(TR12)의 상기 제2 액티브층(732a)에 상기 적외선 광이 수광되면, 상기 제1 커패시터(742)에 충전된 전압은 상기 제2 액티브층(732a)에 수광된 광의 양에 비례하여 저하된다. 상기 제1 커패시터(732)에 충전된 전압은 상기 제1 전압 라인(VL1)을 통해 센싱신호 처리부(미도시)로 전달된다. 상기 제1 전압 라인(VL1)은 n번째 프레임 동안 상기 제1 소스 전극(SE1)에 상기 제1 전압을 인가하고, n+1번째 프레임 동안 상기 제1 커패시터(242)에 충전된 전압을 리드 아웃하는 역할을 한다. 상기 센싱신호 처리부는 상기 제1 커패시터(242)에 충전된 전하량의 변화를 감지하여 터치 위치 및 이미지를 센싱하게 된다.
상기 제2 표시 기판(700)은 제3 센싱 게이트 라인(SGL3), 제4 센싱 게이트 라인(SGL4), 제2 스위칭 소자(TR21), 제2 센싱 소자(TR22) 및 제2 커패시터(744)를 더 포함할 수 있다.
상기 제3 센싱 게이트 라인(SGL3)은 상기 제1 방향(D1)으로 연장되어 제3 센싱 게이트 신호를 인가한다. 상기 제4 센싱 게이트 라인(SGL4)은 상기 제3 센싱 게이트 라인(SGL3)과 인접하게 배치되어 제4 센싱 게이트 신호를 인가한다.
상기 제2 스위칭 소자(TR21)는 상기 제2 전압 라인(VL2) 및 상기 제3 센싱 게이트 라인(SGL3)과 전기적으로 연결된다. 상기 제2 스위칭 소자(TR21)는 제3 반도체 패턴(734), 제3 소스 전극(SE3), 제3 드레인 전극(DE3) 및 제3 게이트 전극(GE3)을 포함한다. 상기 제3 반도체 패턴(734)은 비정질 실리콘을 포함하는 액티브층 및 n+ 비정질 실리콘을 포함하는 오믹 콘택층의 이중층으로 이루어진다. 상기 제3 소스 전극(SE3)은 상기 제2 전압 라인(VL2)과 연결되고, 상기 제3 드레인 전극(DE3)은 상기 제3 소스 전극(SE3)과 이격되어 배치된다. 상기 제3 게이트 전극(GE3)은 보호 절연층(미도시)이 형성된 상기 베이스 기판(701) 위에 상기 제3 소스 전극(SE3) 및 상기 제3 드레인 전극(DE3)과 중첩되게 배치된다. 상기 제2 스위칭 소자(TR21)는 상기 제3 게이트 전극(GE3)이 상기 제3 소스 전극(SE3) 및 상기 제3 드레인 전극(DE3) 상부에 배치되는 탑 게이트 구조(Top Gate Structure)이고, 비정질 실리콘층을 포함할 수 있다.
상기 제2 표시 기판(700)은 상기 제2 스위칭 소자(TR21)가 형성된 영역에 대응하여 상기 게이트 절연층(720)의 하부에 배치되어 상기 제2 스위칭 소자(TR21)로 입사되는 적외선 광 및 가시광을 차단하는 광차단부(미도시)를 더 포함할 수 있다.
상기 제2 센싱 소자(TR22)는 가시광을 이용하여 상기 베이스 기판(701)에 접촉된 물체의 이미지를 스캔한다.
상기 제2 센싱 소자(TR22)는 상기 제2 스위칭 소자(TR21)와 전기적으로 연결된다. 상기 제2 센싱 소자(TR22)는 제4 반도체 패턴(736), 제4 소스 전극(SE4), 제4 드레인 전극(DE4) 및 제4 게이트 전극(GE4)을 포함한다. 상기 제4 반도체 패턴(736)은 비정질 실리콘을 포함하는 액티브층 및 n+ 비정질 실리콘을 포함하는 오믹 콘택층의 이중층으로 이루어진다. 상기 제4 소스 전극(SE4)은 상기 제2 스위칭 소자(TR21)의 상기 제3 드레인 전극(DE3)과 연결되고, 상기 제4 드레인 전극은 상기 제4 소스 전극(SE4)과 이격되어 배치된다. 상기 제4 게이트 전극(GE4)은 상기 보호 절연층이 형성된 상기 베이스 기판(701) 위에 상기 제4 소스 전극(SE4) 및 상기 제4 드레인 전극(DE4)과 중첩되게 배치된다. 상기 제2 센싱 소자(TR22)는 상기 제4 게이트 전극(GE4)이 상기 제4 소스 전극(SE4) 및 상기 제4 드레인 전극(DE4) 상부에 배치되는 탑 게이트 구조이고, 비정질 실리콘층을 포함할 수 있다.
상기 제2 커패시터(744)는 상기 제2 전압 라인(VL2)으로부터 상기 제3 소스 전극(SE3)에 인가되는 상기 제2 전압에 의해 충전된다. 상기 제2 센싱 소자(TR22)의 상기 제4 액티브층(736a)에 상기 적외선 광이 수광되면, 상기 제2 커패시터(744)에 충전된 전압은 상기 제4 액티브층(736a)에 수광된 광의 양에 비례하여 저하된다. 상기 제2 커패시터(744)에 충전된 전압은 상기 제2 전압 라인(VL2)을 통해 상기 센싱신호 처리부(미도시)로 전달된다. 상기 제2 전압 라인(VL1)은 n번째 프레임 동안 상기 제3 소스 전극(SE3)에 상기 제2 전압을 인가하고, n+1번째 프레임 동안 상기 제2 커패시터(744)에 충전된 전압을 리드 아웃하는 역할을 한다. 상기 센싱신호 처리부는 상기 제2 커패시터(744)에 충전된 전하량의 변화를 감지하여 터치 위치 및 이미지를 센싱하게 된다.
상기 제2 표시 기판(700)은 블랙매트릭스 패턴(760), 컬러필터층(770), 오버 코팅층(780) 및 공통 전극(790)을 더 포함할 수 있다.
상기 블랙매트릭스 패턴(760), 컬러필터층(770), 오버 코팅층(780) 및 공통 전극(790)은 상기 제1 스위칭 소자(TR11), 상기 제1 센싱 소자(TR12), 상기 제1 커패시터(742), 상기 제2 스위칭 소자(TR21), 상기 제2 센싱 소자(TR22), 및 상기 제2 커패시터(744)가 형성된 상기 베이스 기판(701) 위에 순차적으로 형성된다.
도 13a 내지 도 13e는 도 12에 도시된 제2 표시 기판의 제조 방법을 설명하기 위해 도시한 단면도들이다.
도 12 및 도 13a를 참조하면, 상기 베이스 기판(701) 위에 비정질 실리콘-게르마늄(a-SiGe)을 포함하는 반도체층 및 게이트 금속층을 순차적으로 형성한다. 상기 게이트 금속층이 형성된 상기 베이스 기판(701) 위에 포토레지스트층을 형성한다.
이어서, 상기 포토레지스트층이 형성된 상기 베이스 기판(701) 위에 차광부(800a), 반투과부(800b) 및 투광부(800c)를 갖는 마스크(800)를 배치한다. 상기 마스크(800)를 이용하여 상기 베이스 기판(701)에 제1 포토 패턴(810) 및 제2 포토 패턴(812)을 형성한다. 상기 제1 및 제2 포토 패턴들(810, 812)을 이용하여 제1 금속 패턴(820) 및 제2 금속 패턴(822)을 형성한다.
상기 제1 포토 패턴(810)은 제1 두께(T1)를 갖는다. 상기 제2 포토 패턴(812)은 상기 제1 두께(T1)를 갖는 제1 패턴(812a) 및 상기 제1 두께(T1)보다 얇은 제2 두께(T2)를 갖는 제2 패턴(812b)을 갖는다. 상기 반투과부(800b)에 형성된 슬릿 패턴에 의해 상기 제2 패턴(812b)이 상기 제1 패턴(812a)보다 얇게 형성된다.
도 12 및 도 13b를 참조하면, 상기 제1 및 제2 포토 패턴들(810, 812)을 일부 제거하여 제3 포토 패턴(814) 및 제4 포토 패턴(816)을 형성한다. 상기 제3 및 제4 포토 패턴들(814, 816)은 제3 두께(T3)를 가질 수 있다. 상기 제3 두께(T3)는 상기 제1 두께(T1)에서 상기 제2 두께(T2)를 뺀 두께일 수 있다.
이어서, 상기 제3 및 제4 포토 패턴들(814, 816)을 이용하여 상기 제1 및 제2 금속 패턴들(820, 822)을 식각한 후 상기 제3 및 제4 포토 패턴들(814, 816)을 제거한다. 이에 따라, 도 13c에 도시된 바와 같이, 상기 베이스 기판(201)에는 상기 제1 반도체 차광패턴(710), 상기 제1 반도체 차광패턴(710)과 전체적으로 중첩되는 상기 전극 금속층(714), 상기 제2 반도체 차광패턴(712), 및 상기 제2 반도체 차광패턴(712)과 부분적으로 중첩되는 상기 전극 패드층(716)이 형성된다.
도 12 및 도 13d를 참조하면, 상기 전극 금속층(714) 및 상기 전극 패드층(716)이 형성된 상기 베이스 기판(701) 위에 게이트 절연층(720)을 형성한다. 상기 게이트 절연층(720)이 형성된 상기 베이스 기판(701) 위에 상기 제1 스위칭 소자(TR11)의 상기 제1 반도체 패턴(730) 및 상기 제1 센싱 소자(TR12)의 상기 제2 반도체 패턴(732)을 순차적으로 형성한다.
이어서, 상기 제1 및 제2 반도체 패턴들(730, 732)이 형성된 상기 베이스 기판(701) 위에 소스 금속층을 형성한 후 패터닝하여 소스 금속패턴을 형성한다. 상기 제1 전압 라인(VL1), 상기 제2 전압 라인(VL2), 상기 제1 스위칭 소자(TR11)의 상기 제1 소스 전극(SE1), 상기 제1 드레인 전극(DE1), 상기 제1 센싱 소자(TR12)의 상기 제2 소스 전극(SE2), 상기 제2 드레인 전극(DE2) 및 상기 제1 커패시터(742)의 상기 제1 전극(742a)을 포함한다.
상기 소스 금속패턴이 형성된 상기 베이스 기판(701) 위에 상기 보호 절연층(750)을 형성한 후, 패터닝하여 상기 전극 금속층(714)을 노출시키는 상기 제1 콘택홀(CNT1), 상기 제2 소스 전극(SE2)을 노출시키는 상기 제2 콘택홀(CNT2)을 형성한다.
이어서, 상기 보호 절연층(750)이 형성된 상기 베이스 기판(701) 위에 게이트 금속층을 형성한 후, 패터닝하여 게이트 금속패턴을 형성한다. 상기 게이트 금속패턴은 상기 제1 센싱 게이트 라인(SGL1), 상기 제1 센싱 게이트 라인(SGL1)에서 연장된 상기 제1 게이트 전극(GE1), 상기 제1 바이어스 전압라인(BVL1), 상기 제1 바이어스 전압라인(BVL1)에서 연장된 상기 제2 게이트 전극(GE2) 및 상기 제1 바이어스 전압라인(BVL1)에서 연장된 상기 제1 커패시터(742)의 제2 전극(742b)을 포함한다. 이어서, 상기 게이트 금속패턴이 형성된 상기 베이스 기판(701) 위에 블랙매트릭스 패턴(760)을 형성한다.
도 12 및 도 13e를 참조하면, 상기 블랙매트릭스 패턴(760)이 형성된 상기 베이스 기판(701) 위에 컬러필터층(770), 오버 코팅층(780) 및 공통전극(790)을 순차적으로 형성한다.
한편, 본 실시예에서는 상기 제1 센싱 소자(TR12)의 바텀 게이트인 상기 제2반도체 차광패턴(712)과 탑 게이트인 상기 제2 게이트 전극(GE2)이 별도의 배선을 통해 서로 다른 신호를 인가받는 것을 예로 들어 설명하였으나, 이에 한정되는 것은 아니다. 즉, 상기 제2 반도체 차광패턴(712) 및 상기 제2 게이트 전극(GE2)을 콘택홀을 통해 전기적으로 연결하여 하나의 신호를 인가 받도록 구성할 수 있다. 이 경우 신호 배선의 수를 줄일 수 있다.
본 실시예에 따르면, 하나의 마스크를 통해 상기 제1 반도체 차광패턴(710), 상기 제2 반도체 차광패턴(712), 상기 전극 금속층(714) 및 상기 전극 패드층(716)을 형성할 수 있다.
이상에서 설명한 바와 같이, 본 발명의 실시예들에 따르면, 적외선 광을 센싱하는 센싱 소자 및 상기 센싱 소자의 구동을 제어하는 스위칭 소자를 더블 게이트 구조로 구성함으로써 상기 센싱 소자 및 상기 스위칭 소자의 구동 특성을 향상시킬 수 있다. 또한, 상기 스위칭 소자와 상기 센싱 소자의 바텀 게이트를 동일한 물질로 형성함으로써 마스크 수 및 제조 공정을 줄일 수 있다.
이상에서는 본 발명의 바람직한 실시예들을 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자 또는 해당 기술분야에 통상의 지식을 갖는 자라면 후술될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
200 : 제2 표시 기판 TR11 : 제1 스위칭 소자
TR12 : 제1 센싱 소자 SGL1 : 제1 센싱 게이트 라인
BVL1 : 제1 바이어스 전압 라인
VL1, VL2 : 제1 및 제2 전압 라인
GE1, GE2 : 제1 및 제2 게이트 전극
SE1, SE2 : 제1 및 제2 소스 전극
DE1, DE2 : 제1 및 제2 드레인 전극
230, 232 : 제1 및 제2 반도체 패턴

Claims (20)

  1. 반도체 물질을 포함하며 가시광은 차단하고 적외선 광을 투과하는 제1 반도체 차광패턴;
    상기 제1 반도체 차광패턴 위에 배치된 제1 반도체 패턴, 상기 제1 반도체 패턴 위에 이격 배치된 제1 소스 전극 및 제1 드레인 전극, 상기 제1 소스 전극 및 제1 드레인 전극 위에 배치된 제1 게이트 전극을 포함하는 제1 스위칭 소자;
    상기 제1 반도체 차광패턴과 이격되어 배치되고, 상기 반도체 물질을 포함하며 가시광은 차단하고 적외선 광을 투과하는 제2 반도체 차광패턴; 및
    상기 제2 반도체 차광패턴 위에 배치된 제2 반도체 패턴, 상기 제2 반도체 패턴 위에 이격 배치된 제2 소스 전극 및 제2 드레인 전극, 상기 제2 소스 전극 및 제2 드레인 전극 위에 배치된 제2 게이트 전극을 포함하며, 상기 적외선 광을 센싱하는 제1 센싱 소자를 포함하는 표시 기판.
  2. 제1항에 있어서, 제1 방향으로 연장되어 상기 제1 소스 전극에 제1 전압을 인가하는 제1 전압 라인;
    상기 제1 방향과 수직인 제2 방향으로 연장되어 상기 제1 게이트 전극에 제1 센싱 게이트 신호를 인가하는 제1 센싱 게이트 라인;
    상기 제1 센싱 게이트 라인과 인접 배치되고, 상기 제2 게이트 전극에 제1 바이어스 전압을 인가하는 제1 바이어스 전압 라인; 및
    상기 제2 소스 전극과 연결된 제1 전극과 상기 제1 바이어스 전압 라인과 연결된 제1 전극을 포함하며, 상기 제1 센싱 소자에 의해 센싱된 상기 적외선 광에 따른 전하를 충전하는 제1 커패시터를 더 포함하는 것을 특징으로 하는 표시 기판.
  3. 제2항에 있어서, 상기 제1 및 제2 소스 및 드레인 전극 위에 배치되고, 상기 제1 반도체 차광패턴을 노출시키는 제1 콘택홀을 포함하는 보호 절연층을 더 포함하고,
    상기 제1 게이트 전극은 상기 보호 절연층 상부에 배치되어 상기 제1 콘택홀을 통해 상기 제1 반도체 차광패턴과 전기적으로 연결되는 것을 특징으로 하는 표시 기판.
  4. 제3항에 있어서, 상기 보호 절연층은 상기 제2 반도체 차광패턴을 노출시키는 제2 콘택홀을 더 포함하고,
    상기 제2 게이트 전극은 상기 보호 절연층 상부에 배치되어 상기 제2 콘택홀을 통해 상기 제2 반도체 차광패턴과 전기적으로 연결되는 것을 특징으로 하는 표시 기판.
  5. 제3항에 있어서, 상기 제2 반도체 차광패턴과 전기적으로 연결되어 제2 센싱 게이트 신호를 인가하는 제2 센싱 게이트 라인을 더 포함하는 것을 특징으로 하는 표시 기판.
  6. 제2항에 있어서, 상기 제1 반도체 차광패턴 위에 상기 제1 반도체 패턴과 이격 배치되어 상기 제1 반도체 차광패턴을 보호하는 제1 보호 금속층; 및
    상기 제2 반도체 차광패턴 위에 상기 제2 반도체 패턴과 이격 배치되어 상기 제2 반도체 차광패턴을 보호하는 제2 보호 금속층을 더 포함하는 것을 특징으로 하는 표시 기판.
  7. 제2항에 있어서, 상기 제1 반도체 차광패턴이 위에 상기 제1 반도체 패턴과 중첩되게 배치된 전극 금속층을 더 포함하는 것을 특징으로 하는 표시 기판.
  8. 제2항에 있어서, 가시광을 센싱하는 제2 센싱소자;
    상기 가시광 및 상기 적외선 광을 차단하는 광차단부;
    상기 광차단부 위에 배치되고, 상기 제2 센싱 소자와 전기적으로 연결된 제2 스위칭 소자를 더 포함하는 것을 특징으로 하는 표시 기판.
  9. 제8항에 있어서, 상기 제2 스위칭 소자의 소스 전극과 전기적으로 연결되어 제2 전압을 인가하는 제2 전압 라인;
    상기 제2 스위칭 소자의 게이트 전극과 전기적으로 연결되어 제2 센싱 게이트 신호를 인가하는 제2 센싱 게이트 라인;
    상기 센싱 소자의 게이트 전극과 전기적으로 연결되어 제2 바이어스 전압을 인가하는 제2 바이어스 전압 라인; 및
    상기 제2 센싱 소자의 상기 소스 전극과 연결된 제1 전극 및 상기 제2 바이어스 전압 라인과 연결된 제2 전극을 포함하고, 상기 제2 센싱 소자에 의해 센싱된 상기 가시광에 따른 전하를 충전하는 제2 커패시터를 더 포함하는 것을 특징으로 하는 표시 기판.
  10. 제1항에 있어서, 상기 제1 및 제2 반도체 차광패턴 및 상기 제1 반도체 패턴은 제1 반도체 물질을 포함하고, 상기 제2 반도체 패턴은 상기 제1 반도체 물질과 다른 제2 반도체 물질을 포함하는 것을 특징으로 하는 표시 기판.
  11. 기판 상에 가시광은 차단하고 적외선 광을 투과하는 제1 반도체 차광패턴 및 제2 반도체 차광패턴을 형성하는 단계;
    상기 제1 반도체 차광패턴 위에 배치된 제1 반도체 패턴 및 상기 제2 반도체 차광패턴 위에 배치된 제2 반도체 패턴을 형성하는 단계;
    상기 제1 반도체 패턴 위에 이격 배치된 제1 소스 전극 및 제1 드레인 전극, 상기 제2 반도체 패턴 위에 이격 배치된 제2 소스 전극 및 제2 드레인 전극을 형성하는 단계; 및
    상기 제1 소스 전극 및 상기 제1 드레인 전극 위에 배치된 제1 게이트 전극 및 상기 제2 소스 전극 및 상기 제2 드레인 전극 위에 배치된 제2 게이트 전극을 형성하는 단계를 포함하는 표시 기판의 제조 방법.
  12. 제11항에 있어서, 상기 제2 반도체 패턴을 형성하는 단계는,
    상기 제1 반도체 차광패턴 형성된 상기 기판 위에 제1 반도체 물질로 상기 제2 반도체 차광패턴과 중첩되는 상기 제1 반도체 패턴을 형성하는 단계; 및
    상기 제1 반도체 패턴이 형성된 상기 기판 위에 상기 제1 반도체 물질과 다른 제2 반도체 물질로 상기 제2 반도체 차광패턴과 중첩되는 상기 제2 반도체 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 표시 기판의 제조 방법.
  13. 제11항에 있어서, 상기 제1 및 제2 소스 및 드레인 전극 위에 보호 절연층을 형성하는 단계; 및
    상기 보호 절연층에 상기 제1 반도체 차광패턴을 노출시키는 제1 콘택홀 및 상기 제2 반도체 차광패턴을 노출시키는 제2 콘택홀을 형성하는 단계를 더 포함하며,
    상기 제1 및 제2 게이트 전극은 상기 제1 및 제2 콘택홀이 형성된 상기 보호절연층 위에 형성되는 것을 특징으로 하는 표시 기판의 제조 방법.
  14. 기판 상에 반도체층 및 금속층을 순차적으로 적층하는 단계;
    상기 금속층 및 상기 반도체층 패터닝하여 제1 반도체 차광패턴 및 상기 제1 반도체 차광패턴 위에 배치된 제1 보호 금속층, 상기 제1 반도체 차광패턴과 이격 배치된 제2 반도체 차광패턴 및 상기 제2 반도체 차광패턴 위에 배치된 제2 보호 금속층을 형성하는 단계;
    상기 제2 보호 금속층이 형성된 상기 기판 위에 상기 제1 반도체 차광패턴과 중첩되는 제1 반도체 패턴 및 상기 제2 반도체 차광패턴과 중첩되는 제2 반도체 패턴을 형성하는 단계;
    상기 제1 반도체 패턴 위에 이격 배치된 제1 소스 전극 및 제1 드레인 전극, 상기 제2 반도체 패턴 위에 이격 배치된 제2 소스 전극 및 제2 드레인 전극을 형성하는 단계; 및
    상기 제1 소스 전극 및 상기 제1 드레인 전극 위에 배치된 제1 게이트 전극 및 상기 제2 소스 전극 및 상기 제2 드레인 전극 위에 배치된 제2 게이트 전극을 형성하는 단계를 포함하는 표시 기판의 제조 방법.
  15. 제14항에 있어서, 상기 제2 보호 금속층을 형성하는 단계는,
    상기 금속층 및 상기 반도체층이 형성된 기판 상에 제1 두께 및 상기 제1 두께보다 얇은 제2 두께를 갖는 제1 및 제2 포토 패턴들을 형성하는 단계;
    상기 제1 및 제2 포토 패턴들을 일부 제거하여 제3 포토 패턴 및 제4 포토 패턴을 형성하는 단계; 및
    상기 제3 및 제4 포토 패턴들을 이용하여 상기 금속층 및 상기 반도체층을 패터닝하여 상기 제1 반도체 차광패턴, 상기 제1 반도체 차광패턴과 중첩되고 상기 제1 반도체 패턴과 이격된 상기 제1 보호 금속층, 상기 제2 반도체 차광패턴, 상기 제2 반도체 차광패턴과 중첩되고 상기 제2 반도체 패턴과 이격된 상기 제2 보호 금속층을 형성하는 단계를 포함하는 것을 특징으로 하는 표시 기판의 제조 방법.
  16. 제15항에 있어서, 상기 제1 및 제2 소스 및 드레인 전극 위에 보호 절연층을 형성하는 단계; 및
    상기 보호 절연층에 상기 제1 보호 금속층을 노출시키는 제1 콘택홀 및 상기 제2 보호 금속층을 노출시키는 제2 콘택홀을 형성하는 단계를 더 포함하며,
    상기 제1 게이트 전극은 상기 제1 콘택홀을 통해 상기 제1 보호 금속층과 접촉되고, 상기 제2 게이트 전극은 상기 제2 콘택홀을 통해 상기 제2 보호 금속층과 접촉되는 것을 특징으로 하는 표시 기판의 제조 방법.
  17. 제14항에 있어서, 상기 제2 보호 금속층을 형성하는 단계는,
    상기 금속층 및 상기 반도체층이 형성된 기판 상에 제1 두께를 갖는 제1 포토 패턴 및 상기 제1 두께 및 상기 제1 두께보다 얇은 제2 두께를 갖는 제2 포토 패턴을 형성하는 단계;
    상기 제1 포토 패턴을 일부 제거하여 제3 포토 패턴 및 제4 포토 패턴을 형성하는 단계; 및
    상기 제3 및 제4 포토 패턴들을 이용하여 상기 금속층 및 상기 반도체층을 패터닝하여 상기 제1 반도체 차광패턴, 상기 제1 반도체 차광패턴 및 상기 제1 반도체 패턴과 중첩되는 제1 보호 금속층, 상기 제2 반도체 차광패턴 및 상기 제2 반도체 차광패턴과 중첩되고 상기 제2 반도체 패턴과 이격된 상기 제2 보호 금속층을 형성하는 단계를 포함하는 것을 특징으로 하는 표시 기판의 제조 방법.
  18. 제17항에 있어서, 상기 제1 및 제2 소스 및 드레인 전극 위에 보호 절연층을 형성하는 단계; 및
    상기 보호 절연층에 상기 제1 보호 금속층을 노출시키는 제1 콘택홀 및 상기 제2 보호 금속층을 노출시키는 제2 콘택홀을 형성하는 단계를 더 포함하며,
    상기 제1 게이트 전극은 상기 제1 콘택홀을 통해 상기 제1 보호 금속층과 접촉되고, 상기 제2 게이트 전극은 상기 제2 콘택홀을 통해 상기 제2 보호 금속층과 접촉되는 것을 특징으로 하는 표시 기판의 제조 방법.
  19. 제17항에 있어서, 상기 제1 및 제2 소스 및 드레인 전극 위에 보호 절연층을 형성하는 단계; 및
    상기 보호 절연층에 상기 제1 보호 금속층을 노출시키는 제1 콘택홀을 형성하는 단계를 더 포함하며,
    상기 제1 게이트 전극은 상기 제1 콘택홀을 통해 상기 제1 보호 금속층과 접촉되는 것을 특징으로 하는 표시 기판의 제조 방법.
  20. 제14항에 있어서, 상기 제2 반도체 패턴을 형성하는 단계는,
    상기 제1 보호 금속층을 포함하는 상기 기판 위에 제1 반도체 물질로 상기 제1 반도체 패턴을 형성하는 단계; 및
    상기 제1 반도체 패턴이 형성된 상기 기판 위에 상기 제1 반도체 물질과 다른 제2 반도체 물질로 상기 제2 반도체 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 표시 기판의 제조 방법.
KR1020100002152A 2010-01-11 2010-01-11 표시 기판 및 이의 제조 방법 KR101588352B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020100002152A KR101588352B1 (ko) 2010-01-11 2010-01-11 표시 기판 및 이의 제조 방법
US12/904,507 US8581253B2 (en) 2010-01-11 2010-10-14 Display substrate and method of manufacturing the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020100002152A KR101588352B1 (ko) 2010-01-11 2010-01-11 표시 기판 및 이의 제조 방법

Publications (2)

Publication Number Publication Date
KR20110082258A KR20110082258A (ko) 2011-07-19
KR101588352B1 true KR101588352B1 (ko) 2016-01-26

Family

ID=44257841

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020100002152A KR101588352B1 (ko) 2010-01-11 2010-01-11 표시 기판 및 이의 제조 방법

Country Status (2)

Country Link
US (1) US8581253B2 (ko)
KR (1) KR101588352B1 (ko)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101884737B1 (ko) * 2011-08-09 2018-08-06 삼성디스플레이 주식회사 유기 발광 표시 장치 및 그 제조 방법
KR102067669B1 (ko) 2012-11-06 2020-01-20 삼성디스플레이 주식회사 박막 트랜지스터 표시판 및 그 제조 방법
KR102018740B1 (ko) 2013-01-02 2019-09-06 삼성디스플레이 주식회사 터치 감지 기능을 구비한 표시 장치
KR101625176B1 (ko) * 2013-04-22 2016-05-27 엘지디스플레이 주식회사 터치스크린 일체형 표시장치용 컬러 필터 기판 및 이의 제조 방법
KR102228269B1 (ko) 2014-07-09 2021-03-17 삼성디스플레이 주식회사 표시 기판 및 이의 제조 방법
KR102485387B1 (ko) 2016-01-20 2023-01-06 삼성디스플레이 주식회사 표시 장치
US10755072B2 (en) * 2018-08-02 2020-08-25 Wuhan China Star Optoelectronics Technology Co., Ltd. Display panel and display device

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050052435A1 (en) 2003-09-08 2005-03-10 Jong-Whan Cho Image display system with light pen

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1078331A2 (en) * 1998-05-12 2001-02-28 E-Ink Corporation Microencapsulated electrophoretic electrostatically-addressed media for drawing device applications
US6365917B1 (en) * 1998-11-25 2002-04-02 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
KR100983519B1 (ko) 2003-04-29 2010-09-24 삼성전자주식회사 터치 스크린을 내장한 액정표시장치
US20050200296A1 (en) 2004-02-24 2005-09-15 Naugler W. E.Jr. Method and device for flat panel emissive display using shielded or partially shielded sensors to detect user screen inputs
KR101230303B1 (ko) * 2005-08-29 2013-02-06 삼성디스플레이 주식회사 접촉 감지 기능이 있는 표시 장치
KR20070106278A (ko) 2006-04-28 2007-11-01 엘지.필립스 엘시디 주식회사 반투과형 액정표시장치 및 그 제조방법
JP2007310628A (ja) 2006-05-18 2007-11-29 Hitachi Displays Ltd 画像表示装置
KR101290004B1 (ko) 2006-06-28 2013-07-30 엘지디스플레이 주식회사 액정표시장치 및 그 제조방법
TWI355631B (en) 2006-08-31 2012-01-01 Au Optronics Corp Liquid crystal display with a liquid crystal touch
KR101365491B1 (ko) 2006-11-17 2014-02-24 삼성디스플레이 주식회사 디스플레이장치
KR20090004282A (ko) 2007-07-06 2009-01-12 삼성전자주식회사 터치 패널 표시 장치
KR20090008676A (ko) 2007-07-18 2009-01-22 엘지디스플레이 주식회사 터치 센싱 기능을 가지는 전기영동 표시장치
TWI344026B (en) 2007-07-18 2011-06-21 Au Optronics Corp A photo detector and a display panel having the same
JP5008031B2 (ja) 2007-08-21 2012-08-22 ソニーモバイルディスプレイ株式会社 液晶装置および電子機器

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050052435A1 (en) 2003-09-08 2005-03-10 Jong-Whan Cho Image display system with light pen

Also Published As

Publication number Publication date
US8581253B2 (en) 2013-11-12
US20110169000A1 (en) 2011-07-14
KR20110082258A (ko) 2011-07-19

Similar Documents

Publication Publication Date Title
US11714309B2 (en) Display device
EP2357513B1 (en) Liquid crystal display device and method of fabricating the same
KR101588352B1 (ko) 표시 기판 및 이의 제조 방법
KR101753802B1 (ko) 터치 스크린이 내장된 액정 표시장치와 이의 제조방법
TWI492109B (zh) 觸控面板基板及光電裝置
KR101936773B1 (ko) 액정 디스플레이 장치의 제조방법
US9292143B2 (en) Touch panel substrate and electro-optical device
JP5481462B2 (ja) 画素アレイおよびそれを有するディスプレイパネル
JP5095858B2 (ja) 液晶表示装置及びその製造方法
US10001676B2 (en) Display device
KR20100075063A (ko) 표시 패널 및 이의 제조 방법
US10509501B2 (en) Pressure-sensitive display panel, manufacturing method thereof and pressure-sensitive display device
KR20120047569A (ko) 액정 표시 패널 및 그의 제조 방법
CN109061968A (zh) 一种阵列基板、显示面板和显示装置
WO2017094644A1 (ja) 半導体基板及び表示装置
KR20130030975A (ko) 액정표시장치
KR20170109166A (ko) 표시 장치 및 이의 제조 방법
KR20180079599A (ko) 표시장치용 어레이기판 및 그 제조방법
US20190162996A1 (en) Liquid crystal panel
KR102426498B1 (ko) 터치 표시장치용 어레이기판 및 그 제조방법
CN114299823B (zh) 显示面板及其制备方法、光检测方法、显示装置
KR101866388B1 (ko) 박막트랜지스터 기판 및 그 제조 방법
JP2004140338A (ja) 光センサ素子、これを用いた平面表示装置、光センサ素子の製造方法、平面表示装置の製造方法
JP2012137685A (ja) 液晶表示装置
KR20080058955A (ko) 액정표시패널 및 그 제조방법

Legal Events

Date Code Title Description
N231 Notification of change of applicant
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20190102

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20191223

Year of fee payment: 5