WO2019130739A1 - 表示装置及び表示装置の製造方法 - Google Patents

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WO2019130739A1
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display device
transistor
wiring
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PCT/JP2018/038513
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暢人 眞名垣
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株式会社ジャパンディスプレイ
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    • H05B33/00—Electroluminescent light sources
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    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05B—ELECTRIC HEATING; ELECTRIC LIGHT SOURCES NOT OTHERWISE PROVIDED FOR; CIRCUIT ARRANGEMENTS FOR ELECTRIC LIGHT SOURCES, IN GENERAL
    • H05B33/00—Electroluminescent light sources
    • H05B33/10—Apparatus or processes specially adapted to the manufacture of electroluminescent light sources

Definitions

  • One of the embodiments of the present invention relates to a display device and a method of manufacturing the display device.
  • one of the embodiments of the present invention relates to a display device in which an IC chip is provided on the back surface side of an array substrate and a method for manufacturing a display device in which an IC chip is provided on the back surface side of the array substrate.
  • a transistor layer forming a pixel circuit and a drive circuit is formed on a substrate, an electro-optical layer is formed on the pixel circuit, and a touch sensor is formed on the electro-optical layer.
  • a driver IC chip for driving a pixel circuit and a driving circuit and a touch sensor IC chip for driving a touch sensor are mounted. The mounting of these IC chips is usually performed via a flexible printed circuit board (FPC) or in a COG (Chip On Glass) method (for example, Patent Document 1).
  • FPC flexible printed circuit board
  • COG Chip On Glass
  • a GPU Graphics Processing Unit
  • a memory for example, a RAM (Graphics Processing Unit)
  • a power supply for example, a battery, a capacitor, and passive components. These parts are protected by, for example, a hermetic seal.
  • One of the embodiments of the present invention is to realize a compact display device. Alternatively, one of the embodiments of the present invention is to reduce the manufacturing cost of the display device.
  • a display device includes a first surface, a second surface opposite to the first surface, and a side surface between the first surface and the second surface, An IC chip having a terminal on a surface, a resin layer covering the second surface and the side surface, a wiring layer provided on the IC chip and the resin layer and including a wiring connected to the terminal, and the wiring A transistor layer including a transistor provided on a layer and connected to the wiring, and an electro-optical layer provided on the transistor layer and including a pixel electrode connected to the transistor.
  • a method of manufacturing a display device includes a first surface, a second surface opposite to the first surface, and a side surface between the first surface and the second surface, An IC chip having a terminal on the first surface is disposed such that the terminal faces the support substrate side, and a resin layer covering the second surface and the side surface is formed on the support substrate, and the IC chip And peeling the resin layer from the support substrate to form a wiring layer including a wiring connected to the terminal, forming a transistor layer including a transistor connected to the wiring, and a pixel electrode connected to the transistor Form an electro-optic layer.
  • FIG. 2 is a cross-sectional view showing a detailed structure of a transistor layer and an electro-optical layer of a display device according to an embodiment of the present invention.
  • FIG. 7 is a cross-sectional view showing a method of manufacturing a display device according to an embodiment of the present invention.
  • FIG. 7 is a cross-sectional view showing a method of manufacturing a display device according to an embodiment of the present invention.
  • FIG. 7 is a cross-sectional view showing a method of manufacturing a display device according to an embodiment of the present invention.
  • FIG. 7 is a cross-sectional view showing a method of manufacturing a display device according to an embodiment of the present invention.
  • FIG. 7 is a cross-sectional view showing a method of manufacturing a display device according to an embodiment of the present invention.
  • FIG. 7 is a cross-sectional view showing a method of manufacturing a display device according to an embodiment of the present invention.
  • It is a top view which shows the outline
  • FIG. 7 is a cross-sectional view showing a method of manufacturing a display device according to an embodiment of the present invention.
  • FIG. 7 is a cross-sectional view showing a method of manufacturing a display device according to an embodiment of the present invention.
  • the direction from the IC chip to the transistor layer is referred to as upward or upward. Conversely, the direction from the transistor layer to the IC chip is referred to as downward or downward. As such, for convenience of explanation, it will be described using the terms upper or lower. However, for example, the vertical relationship between the IC chip and the transistor layer may be reversed. Further, in the following description, for example, the expression “transistor layer on the IC chip” only explains the vertical relation between the IC chip and the transistor layer as described above, and the other relation between the IC chip and the transistor layer A member may be arranged.
  • Display refers to a structure that displays an image using an electro-optic layer.
  • the term display may refer to a display panel that includes an electro-optic layer, or refers to a structure in which other optical members (eg, polarizing members, backlights, touch panels, etc.) are attached to a display cell.
  • the “electro-optical layer” may include a liquid crystal layer, an electroluminescent (EL) layer, an electrochromic (EC) layer, and an electrophoretic layer unless technical contradiction arises. Therefore, in the embodiment described later, an organic EL display device including an organic EL layer is illustrated and described as a display device, but the present invention can be applied to a display device including the other electro-optical layer described above .
  • ⁇ includes A, B or C
  • ⁇ includes any of A, B and C
  • ⁇ includes one selected from the group consisting of A, B and C.
  • the expression “” does not exclude the case where ⁇ includes a plurality of combinations of A to C unless otherwise specified. Furthermore, these expressions do not exclude the case where ⁇ contains other elements.
  • FIGS. 1 to 3 The configuration of a display device 10 according to an embodiment of the present invention will be described using FIGS. 1 to 3.
  • a configuration in which a top emission type organic EL display device that emits light upward is used as the display device 10 will be described.
  • the display device 10 is not limited to the top emission type organic EL display device as described above.
  • a reflective liquid crystal display device or an LED display can be used as the display device 10. If the IC chip is disposed so that the light emitted from the electro-optical layer is not shielded by the IC chip, a bottom emission organic EL display device or a transmissive liquid crystal display device can be used as the display device 10.
  • FIG. 1 is a top view showing an outline of a display device according to an embodiment of the present invention.
  • the display device 10 is divided into a display area 20 and a peripheral area 30.
  • the display area 20 is an area for displaying an image.
  • the peripheral area 30 is an area located around the display area 20.
  • the pixels 21 are arranged in a matrix.
  • each pixel 21 is provided with a pixel electrode 23 (see FIG. 2). Note that, as shown in FIG. 1, each pixel is expressed as pixels 21 R, 21 G, and 21 B in accordance with the display color, but when these are not particularly distinguished, they are simply referred to as a pixel 21.
  • the pixel electrodes are also expressed as pixel electrodes 23R, 23G, and 23B in accordance with the display color, but when these are not particularly distinguished, they are simply referred to as pixel electrodes 23.
  • a gate driver 31 and a source driver 33 are provided in the peripheral area 30, .
  • an IC chip 110 is provided in the display area 20, an IC chip 110 is provided.
  • the pixel electrode 23 is provided above the transistor layer provided with the transistor, and the IC chip 110 is provided below the transistor layer. That is, in plan view, the IC chip 110 overlaps with the transistor provided in the transistor layer. Similarly, in plan view, the IC chip 110 overlaps the pixel electrode 23.
  • FIG. 1 illustrates the configuration in which the IC chip 110 is provided in the display area 20, the IC chip 110 may be provided in the peripheral area 30.
  • Each pixel 21 displays a single color.
  • each pixel 21 includes a pixel 21R that displays red, a pixel 21G that displays green, and a pixel 21B that displays blue. These pixels 21R, 21G, and 21B are referred to as sub-pixels. These sub-pixels constitute a main pixel for displaying full color. In the following embodiments, the pixel 21 indicates a sub-pixel unless otherwise noted.
  • the present invention is not limited to this configuration.
  • the arrangement of the pixels 21 is not limited to the matrix arrangement in the rectangular display area 20 as shown in FIG. 1, but can be arranged according to the shape of an arbitrary display area.
  • the gate driver 31 is provided at a position adjacent to the display area 20 in the lateral direction (position adjacent to the row direction).
  • the gate drivers 31 are provided on both sides of the display area 20.
  • gate lines extend in the row direction from the gate drivers 31 provided on both sides of the display area 20 toward the display area 20.
  • the gate driver 31 may be provided only on one side of the display area 20.
  • the source driver 33 is provided at a position adjacent to the display area 20 in the vertical direction (position adjacent to the column direction).
  • the source driver 33 is provided on one side of the display area 20.
  • source lines extend from the source driver 33 provided on one side of the display area 20 toward the display area 20 in the column direction.
  • the source drivers 33 may be provided on both sides of the display area 20 in the column direction.
  • the gate driver 31 is provided above and below the display area 20, the source driver 33 is provided at one or both of the left and right of the display area 20.
  • FIG. 2 is a cross-sectional view showing an outline of a display device according to an embodiment of the present invention.
  • the display device 10 has an IC chip circuit 100 and a display panel circuit 300.
  • the display panel circuit 300 is provided on the IC chip circuit 100.
  • the display panel circuit 300 and the IC chip circuit 100 are electrically connected to each other by the through electrode 319 penetrating the insulating layer included in the both.
  • the transistors constituting the gate driver 31 and the source driver 33 are controlled by the IC chip 110 included in the IC chip circuit 100.
  • the IC chip circuit 100 includes an IC chip 110, a resin layer 120, and a wiring layer 130.
  • the IC chip 110 has a chip first surface 115, a chip second surface 111 opposite to the chip first surface 115, and a chip side surface 113 between the chip first surface 115 and the chip second surface 111.
  • the resin layer 120 covers the chip second surface 111 and the chip side surface 113.
  • the chip second surface 111 and the chip side surface 113 are covered by the resin layer 120 without any gap.
  • the entire surface of the second chip surface 111 is covered by the resin layer 120.
  • the entire surface of the chip side surface 113 is covered by the resin layer 120.
  • a gap may be formed between the chip second surface 111 and the chip side surface 113 and the resin layer 120.
  • the chip first surface 115 of the IC chip 110 is exposed from the resin layer 120.
  • the resin first surface 121 of the resin layer 120 and the chip first surface 115 are aligned. In other words.
  • the chip first surface 115 and the resin first surface 121 are on the same plane. However, the chip first surface 115 and the resin first surface 121 do not have to be completely on the same plane. Both may be on substantially the same plane.
  • the IC chip 110 has a chip terminal 117 on the chip first surface 115.
  • the wiring layer 130 is provided on the IC chip 110 and the resin layer 120. A plurality of wiring layers are stacked in the wiring layer 130 shown in FIG.
  • the wiring layer 130 includes a first interlayer insulating layer 131, a first wiring layer 133, a second interlayer insulating layer 135, a second wiring layer 137, and a third interlayer insulating layer 139.
  • the first interlayer insulating layer 131 is provided on the IC chip 110 and the resin layer 120.
  • the first interlayer insulating layer 131 is provided with an opening reaching the chip terminal 117.
  • the first wiring layer 133 is provided on the opening of the first interlayer insulating layer 131 and the upper surface of the first interlayer insulating layer 131.
  • the second interlayer insulating layer 135 is provided on the first interlayer insulating layer 131 and the first wiring layer 133.
  • the second interlayer insulating layer 135 is provided with an opening that reaches the first wiring layer 133.
  • the second wiring layer 137 is provided on the opening of the second interlayer insulating layer 135 and the upper surface of the second interlayer insulating layer 135.
  • the third interlayer insulating layer 139 is provided on the second interlayer insulating layer 135 and on the second wiring layer 137.
  • the first interlayer insulating layer 131, the second interlayer insulating layer 135, and the third interlayer insulating layer 139 may be an organic insulating layer or an inorganic insulating layer, and may be a stack of an organic insulating layer and an inorganic insulating layer. It may be A general conductive layer can be used as the first wiring layer 133 and the second wiring layer 137.
  • the wiring formed by the first wiring layer 133 and the second wiring layer 137 is connected to the chip terminal 117. As described later, the wiring is connected to a transistor included in the transistor layer 310. That is, the IC chip 110 is connected to the transistor layer 310 via the wiring layer 130.
  • FIG. 2 exemplifies a configuration in which the wiring layer 130 has a multilayer wiring structure including two wiring layers (the first wiring layer 133 and the second wiring layer 137), the present invention is not limited to this structure.
  • the wiring layer 130 may be a single wiring layer, or may be a multilayer wiring structure including three or more wiring layers.
  • the display panel circuit 300 includes a transistor layer 310 and an electro-optical layer 330.
  • the transistor layer 310 is provided on the wiring layer 130. As described later, the transistors included in the transistor layer 310 are electrically connected to the wiring layer 130.
  • the electro-optical layer 330 is provided on the transistor layer 310 and is electrically connected to the transistor layer 310.
  • the electro-optical layer 330 has a display element that displays different colors according to each pixel 21. In the present embodiment, since the display device 10 is an organic EL display device, an organic EL layer is provided as a display element included in the electro-optical layer 330. The organic EL layer varies in display color depending on its material and structure.
  • the transistor layer 310 includes a pixel circuit transistor 301 and a peripheral circuit transistor 303.
  • the pixel circuit transistor 301 is a transistor that is disposed in the display area 20 and controls the display of each pixel 21.
  • the peripheral circuit transistor 303 is a transistor disposed in the peripheral region 30 and included in the gate driver 31 or the source driver 33.
  • a variety of transistors can be used as the pixel circuit transistor 301 and the peripheral circuit transistor 303. As these transistors, for example, a top gate type transistor in which a gate electrode is provided on a semiconductor layer in which a channel is formed via a gate insulating layer, and a gate electrode is provided below a semiconductor layer via a gate insulating layer.
  • a bottom gate transistor or a transistor in which a semiconductor layer, a gate insulating layer, and a gate electrode are provided on side walls of the insulating layer can be used.
  • the transistor layer 310 includes a fourth interlayer insulating layer 311, a source wiring layer 313, a drain wiring layer 315, a third wiring layer 317, and a fifth interlayer insulating layer 321 in addition to the above-described transistors.
  • the fourth interlayer insulating layer 311 is provided with an opening that reaches the source region and the drain region of each of the pixel circuit transistor 301 and the peripheral circuit transistor 303.
  • the source wiring layer 313, the drain wiring layer 315, and the third wiring layer 317 are connected to the corresponding transistors through the openings provided in the fourth interlayer insulating layer 311.
  • the third interlayer insulating layer 139 and the fourth interlayer insulating layer 311 an opening reaching a part of the second wiring layer 137 is provided.
  • a through electrode 319 penetrating the third interlayer insulating layer 139 and the fourth interlayer insulating layer 311 is provided in this opening.
  • the through electrode 319 is formed of a conductive layer provided in the same layer as the third wiring layer 317 described above.
  • the through electrode 319 connects the second wiring layer 137 and the third wiring layer 317. That is, the peripheral circuit transistor 303 is connected to the wiring layer 130 via the through electrode 319.
  • the fourth interlayer insulating layer 311 may be omitted.
  • the fifth interlayer insulating layer 321 is provided with an opening that reaches a part of the drain wiring layer 315.
  • the fourth interlayer insulating layer 311 and the fifth interlayer insulating layer 321 may be organic insulating layers, may be inorganic insulating layers, or may be stacked layers of organic insulating layers and inorganic insulating layers.
  • a general conductive layer can be used as the source wiring layer 313, the drain wiring layer 315, the third wiring layer 317, and the through electrode 319.
  • the electro-optical layer 330 includes the pixel electrode 23, the partition wall 331, the organic EL layer 333, and the common electrode 335.
  • the pixel electrode 23 is connected to the drain wiring layer 315 through an opening provided in the fifth interlayer insulating layer 321.
  • the partition wall 331 is provided on the fifth interlayer insulating layer 321 and the pixel electrode 23.
  • the partition 331 is provided with an opening for exposing a part of the pixel electrode 23.
  • the opening provided in the partition wall 331 exposes the region inside the pixel electrode 23 in plan view. In other words, the barrier rib 331 covers the pattern end of the pixel electrode 23.
  • the partition 331 may be an organic insulating layer, an inorganic insulating layer, or a stack of an organic insulating layer and an inorganic insulating layer.
  • the organic EL layer 333 is provided on each pixel electrode 23.
  • the material and structure of the organic EL layer 333 differ depending on the display color of each pixel 21.
  • the organic EL layer 333R emits red light by energizing the organic EL layer 333R.
  • the organic EL layer 333G emits green light by energizing the organic EL layer 333G.
  • the organic EL layer 333B emits blue light by energizing the organic EL layer 333B. When these organic EL layers are not particularly distinguished, they are simply referred to as the organic EL layer 333.
  • the common electrode 335 is provided on the organic EL layer 333 and the partition wall 331. The common electrode 335 is commonly provided to the plurality of organic EL layers 333.
  • the common electrode 335 continuously covers the organic EL layers 333R, 333G, and 333B.
  • a reflective metal can be used as the pixel electrode 23, and a translucent metal can be used as the common electrode 335.
  • the through electrode 319 penetrating the third interlayer insulating layer 139 and the fourth interlayer insulating layer 311 and the wiring layer 130 provided under the transistor layer 310 are used. Since the transistor layer 310 and the IC chip 110 are connected, there is no need to separately provide the IC chip 110 and a wiring for connecting the IC chip 110 and the transistor layer 310 on the substrate. As a result, a display device that is more compact than in the past can be realized.
  • the IC chip 110 has a structure in which the chip side surface 113 and the chip second surface 111 are covered by the resin layer 120. That is, the IC chip 110 is mechanically protected against external force. Therefore, the display device 10 with the IC chip 110 with high reliability can be realized.
  • the configuration of the display panel circuit 300 will be described in detail with reference to FIG.
  • the configuration of the display panel circuit 300 shown in FIG. 3 is merely an example, and the display panel circuit 300 is not limited to the configuration shown in FIG.
  • FIG. 3 is a cross-sectional view showing the detailed structure of the transistor layer and the electro-optical layer of the display device according to the embodiment of the present invention.
  • FIG. 3 is a schematic cross-sectional view across two adjacent pixels 21 (21R and 21G).
  • a pixel circuit is formed in each pixel 21.
  • the pixel circuit illustrated in FIG. 3 includes a drive transistor 210, a storage capacitor 230, an additional capacitor 250, and a light emitting element 260.
  • the light emitting element 260 includes the pixel electrode 23, the organic EL layer 333, and the common electrode 335 in FIG. 2.
  • the driving transistor 210 includes a semiconductor film 212, a gate insulating film 214, a gate electrode 216, a source electrode 220, and a drain electrode 222.
  • the gate electrode 216 is arranged to intersect at least a part of the semiconductor film 212 with the gate insulating film 214 interposed therebetween.
  • the semiconductor film 212 includes a source region 212a, a drain region 212b, and a channel 212c.
  • the channel 212 c is a region where the semiconductor film 212 and the gate electrode 216 overlap.
  • the channel 212c is provided between the source region 212a and the drain region 212b.
  • the capacitor electrode 232 exists in the same layer as the gate electrode 216 and overlaps with the drain region 212 b through the gate insulating film 214.
  • An interlayer insulating film 218 is provided over the gate electrode 216 and the capacitor electrode 232. Openings reaching the source region 212a and the drain region 212b are formed in the interlayer insulating film 218 and the gate insulating film 214, respectively, and the source electrode 220 and the drain electrode 222 are disposed inside these openings.
  • the drain electrode 222 overlaps with the capacitor electrode 232 via the interlayer insulating film 218.
  • a storage capacitor 230 is formed by the drain region 212 b, the capacitor electrode 232, the gate insulating film 214 therebetween, the capacitor electrode 232, the drain electrode 222, and the interlayer insulating film 218 therebetween.
  • the drive transistor 210 and the storage capacitor 230 described above correspond to the transistor layer 310 in FIG.
  • the source electrode 220 and the drain electrode 222 correspond to the source wiring layer 313 and the drain wiring layer 315 in FIG.
  • a planarization film 240 is provided on the drive transistor 210 and the storage capacitor 230.
  • the planarization film 240 is provided with an opening that reaches the drain electrode 222.
  • a connection electrode 242 covering the opening and a part of the top surface of the planarization film 240 is provided in contact with the drain electrode 222.
  • An additional capacitance electrode 252 is provided on the planarizing film 240, and a capacitive insulating film 254 is formed to cover the connection electrode 242 and the additional capacitance electrode 252.
  • the capacitive insulating film 254 exposes part of the connection electrode 242 at the opening of the planarization film 240.
  • the pixel electrode 262 and the drain electrode 222 of the light emitting element 260 are electrically connected to each other through the connection electrode 242.
  • An opening 256 is provided in the capacitive insulating film 254.
  • the partition wall 258 provided over the capacitive insulating film 254 is in contact with the planarization film 240 through the opening 256.
  • impurities in the planarization film 240 can be removed through the openings 256.
  • the formation of the connection electrode 242 and the opening 256 is optional.
  • the pixel electrode 262 corresponds to the pixel electrode 23 of FIG.
  • a pixel electrode 262 is provided on the capacitive insulating film 254 so as to cover the connection electrode 242 and the additional capacitance electrode 252.
  • the capacitive insulating film 254 is disposed between the additional capacitance electrode 252 and the pixel electrode 262.
  • the additional capacity 250 is configured by this structure.
  • the pixel electrode 262 is shared by the additional capacitance 250 and the light emitting element 260.
  • a partition wall 258 covering an end of the pixel electrode 262 is provided.
  • the structure from the undercoat 208 to the partition walls 258 may be referred to as an array substrate.
  • the array substrate can be manufactured by applying known materials and methods, and thus the description thereof is omitted.
  • the partition wall 258 corresponds to the partition wall 331 of FIG.
  • the light emitting element 260 includes a pixel electrode 262, an organic EL layer 264, and a common electrode 272.
  • the organic EL layer 264 and the common electrode 272 are provided to cover the pixel electrode 262 and the partition wall 258.
  • the organic EL layer 264 includes a hole injection layer and a hole transport layer 266, a light emitting layer 268 (light emitting layers 268a and 268b), and an electron injection layer and an electron transport layer 270.
  • the hole injection layer and the hole transport layer 266 and the electron injection layer and the electron transport layer 270 are commonly provided to all the pixels 21. That is, these layers are shared by all the pixels 21.
  • the common electrode 272 covers the plurality of pixels 21. That is, the common electrode 272 is shared by the plurality of pixels 21.
  • the light emitting layer 268 is individually provided for each pixel 21.
  • the organic EL layer 264 and the common electrode 272 correspond to the organic EL layer 333 and the common electrode 335 in FIG.
  • the organic EL layer 264 may have various functional layers such as a hole blocking layer, an electron blocking layer, and an exciton blocking layer, in addition to the above configuration.
  • the structure of the organic EL layer 264 may be the same between all the pixels 21, and some structures may be different between the adjacent pixels 21.
  • the structure or material of the light emitting layer 268 may be different between the adjacent pixels 21, and the other layers may have the same structure.
  • FIGS. 4 to 10 are cross-sectional views showing a method of manufacturing a display device according to an embodiment of the present invention.
  • the vertical direction of the IC chip 110 in FIGS. 4 to 6 is opposite to the vertical direction of the IC chip 110 in FIG. That is, the upper side in FIG. 2 is the lower side in FIGS.
  • the IC chip 110 is disposed on the support substrate 400 via the adhesive layer 410.
  • the IC chip 110 is disposed such that the chip terminal 117 provided on the surface of the IC chip 110 is disposed on the adhesive layer 410 side.
  • the IC chip 110 having the chip terminal 117 provided on the chip first surface 115 is disposed on the support substrate 400 such that the chip terminal 117 faces the support substrate 400 side.
  • the resin layer 120 is formed on the chip second surface 111 side
  • the wiring layer 130 is formed on the chip first surface 115 side.
  • the alignment marker 401 is formed on the surface of the support substrate 400, and the placement position of the IC chip 110 is determined using the alignment marker 401 as a mark.
  • the alignment marker 401 may be formed on the adhesive layer 410.
  • the adhesive layer 410 a member in which adhesion (or adhesion) is reduced by supply of stimulation can be used.
  • the adhesive layer 410 a member whose adhesion strength is reduced by heating can be used.
  • the resin layer 120 covering the chip second surface 111 and the chip side surface 113 of the IC chip 110 is formed.
  • the resin layer 120 is formed such that the first resin surface 121 faces the support substrate 400.
  • the resin layer 120 is formed by applying a liquid resin material.
  • materials such as epoxy resin and acrylic resin can be used.
  • a film-like resin can be used as the resin layer 120.
  • the film-like resin is a film having a thickness of several tens of ⁇ m to several hundreds of ⁇ m, and is in the form of a film before being attached to the adhesive layer 410.
  • the resin layer 120 is formed by applying such a film-like resin to the adhesive layer 410 and the IC chip 110 and performing heat treatment under pressure.
  • a gap may be formed in the step portion between the adhesive layer 410 and the IC chip 110.
  • the film-like resin having fluidity by heat flows into the above-mentioned voids and fills the voids.
  • the resin layer 120 can be formed on the chip side surface 113 as well.
  • the method of forming the resin layer 120 using a film-like resin has been described, but the present invention is not limited to this manufacturing method.
  • the resin layer 120 may be formed by forming a resin material on the adhesive layer 410 and the IC chip 110 using a printing method or a coating method.
  • the IC chip 110 and the resin layer 120 are peeled off from the adhesive layer 410 by performing heat treatment at a temperature at which the adhesive strength of the adhesive layer 410 decreases.
  • the chip first surface 115 and the resin first surface 121 of the IC chip 110 provided with the chip terminals 117 are exposed to the surface.
  • the manufacturing method for peeling the IC chip 110 and the resin layer 120 from the adhesive layer 410 by heat treatment has been described, but the present invention is not limited to this manufacturing method.
  • the above peeling may be performed by performing ultraviolet irradiation treatment instead of heat treatment.
  • the support substrate 400 is peeled off, and the wiring layer 130, the transistor layer 310, and the electro-optical layer 330 are formed on the resin layer 120 as a substrate as described below.
  • the display device 10 formed in this manner has flexibility.
  • the IC chip 110 and the resin layer 120 shown in FIG. 6 are turned upside down to form the wiring layer 130 on the IC chip 110 and the resin layer 120.
  • the first interlayer insulating layer 131 is formed on the IC chip 110 and the resin layer 120, and an opening for exposing the chip terminal 117 is formed in the first interlayer insulating layer 131.
  • a conductive layer is formed in the opening formed on the first interlayer insulating layer 131 and in the first interlayer insulating layer 131.
  • the first wiring layer 133 is formed by performing photolithography and etching on the conductive layer.
  • the wiring layer 130 is formed by forming the second interlayer insulating layer 135, the second wiring layer 137, and the third interlayer insulating layer 139 in the same manner as described above.
  • the first interlayer insulating layer 131, the second interlayer insulating layer 135, and the third interlayer insulating layer 139 may be inorganic insulating layers or organic insulating layers. In this manner, the wiring layer 130 having the wiring connected to the chip terminal 117 is formed.
  • a part of the transistor layer 310 is formed on the wiring layer 130.
  • the pixel circuit transistor 301 and the peripheral circuit transistor 303 are formed on the third interlayer insulating layer 139, and the fourth interlayer insulating layer 311 is formed on these transistors. Note that the pixel circuit transistor 301 and the peripheral circuit transistor 303 are not connected to the wiring layer 130 at this stage. These transistors are connected to the wiring layer 130 through the through electrodes 319 in a later step.
  • an opening 305 is formed in the fourth interlayer insulating layer 311, and an opening 307 is formed in the third interlayer insulating layer 139 and the fourth interlayer insulating layer 311.
  • the opening 305 is formed at a position corresponding to the source electrode and the drain electrode of the pixel circuit transistor 301 and the peripheral circuit transistor 303.
  • the opening 307 is formed at the connection position with the wiring layer 130 (second wiring layer 137).
  • a conductive layer is formed in the fourth interlayer insulating layer 311 and the openings 305 and 307, and the conductive layer is subjected to photolithography and etching to form a source wiring layer 313 and a drain wiring layer 315, The third wiring layer 317 and the through electrode 319 are formed.
  • a fifth interlayer insulating layer 321 is formed on these wiring layers, an opening reaching the drain wiring layer 315 is formed in the fifth interlayer insulating layer 321, and a pixel electrode 23 is formed. Subsequently, a partition wall 331 covering the end of the pixel electrode 23 is formed. Then, by forming the organic EL layer 333 and the common electrode 335 on the pixel electrode 23, the electro-optical layer 330 is formed, and the display device 10 shown in FIG. 2 is completed.
  • the IC chip 110 and the resin layer 120 are formed on the support substrate 400 and the adhesive layer 410, these are formed into the support substrate 400 and the adhesive layer 410.
  • the mechanical strength of the IC chip 110 can be improved.
  • flat surfaces chip first surface 115 and resin first surface 121) can be provided in the region where the wiring layer 130 is to be formed.
  • the IC chip is separated according to the function.
  • IC chips separated for each function are arranged at positions suitable for each.
  • FIG. 11 is a top view showing an outline of a display device according to an embodiment of the present invention.
  • a power supply IC chip 500A supplies drive power for various circuits.
  • the memory IC chip 510A stores various information necessary for the operation of the display device.
  • the memory IC chip 510A may function as a frame memory.
  • the memory IC chip 510A may be disposed closer to the GPU 520A than the power IC chip 500A.
  • the GPU 520A controls a drive circuit that supplies gradation data to the pixels arranged in the display area 20A.
  • the GPU 520A can also be referred to as a pixel drive IC chip.
  • the power supply IC chip 500A and the memory IC chip 510A are disposed in the display area 20A.
  • the GPU 520 is disposed across the display area 20A and the peripheral area 30A. However, the GPU 520 may be disposed only in the peripheral area 30A.
  • the power supply IC chip 500A and the memory IC chip 510A may be disposed in the peripheral area 30A.
  • the power supply IC chip 500A and the memory IC chip 510A are connected to the transistors of the transistor layer 310 (see FIG. 2) in the display area 20A or the peripheral area 30A via the wiring layer 130 (see FIG. 2).
  • the degree of freedom in design is improved by disposing the IC chip separately for each function.
  • the GPU 520A that supplies a signal to the peripheral circuit (for example, the gate driver 31A) arranged in the peripheral area 30A
  • the wiring resistance from the GPU 520A to the peripheral circuit can be reduced.
  • Signal delay can be suppressed.
  • the display device 10A according to the present embodiment since the IC chip can be subdivided, when the display device 10A has flexibility, the influence of the inhibition on the bending by the IC chip can be suppressed.
  • the IC chip is separated according to the function.
  • the GPU is separately disposed in the gate driver IC chip 521B and the source driver IC chip 523B.
  • FIG. 12 is a top view showing an outline of a display device according to an embodiment of the present invention.
  • a gate driver IC chip 521B and a source driver IC chip 523B are separately disposed.
  • the gate driver IC chip 521B is provided at a position overlapping the gate driver 31B in the peripheral region 30B.
  • the source driver IC chip 523B is provided at a position overlapping the source driver 33B in the peripheral area 30B.
  • the gate driver IC chip 521B controls on / off of a transistor provided in the gate driver 31B.
  • the source driver IC chip 523B controls gradation data supplied to a transistor provided in the source driver 33B.
  • the gate driver IC chip 521B is disposed closer to the gate driver 31B than the source driver 33B.
  • the source driver IC chip 523B is disposed closer to the source driver 33B than the gate driver 31B.
  • the GPU is separately disposed for each function, whereby the degree of freedom in design is improved.
  • the gate driver IC chip 521B near the gate driver 31B and arranging the source driver IC chip 523B near the source driver 33B driver circuits controlled by each IC chip and each IC chip 110 chip And the wiring resistance between them can be reduced, so that signal delay can be suppressed.
  • the display device 10B according to the present embodiment since the IC chip can be further subdivided, when the display device 10B has flexibility, it is possible to suppress the influence of inhibition on bending by the IC chip.
  • the IC chip is separated according to the function.
  • the display device 10C is provided with a touch sensor on the top of the display device 10C.
  • the display device 10C includes a touch sensor IC chip 601C that drives the touch sensor as an IC chip.
  • the touch sensor IC chip 601C is provided in the lower part of the display device 10C, like the other IC chips.
  • FIG. 13 is a top view showing an outline of a display device according to an embodiment of the present invention.
  • the display device 10C includes a touch sensor drive circuit 61C, a touch sensor detection circuit 62C, a touch sensor drive electrode 610C, and a touch sensor detection electrode 620C.
  • the display device 10C includes a touch sensor IC chip 601C as an IC chip.
  • the touch sensor IC chip 601C is disposed separately from the power supply IC chip 500C, the memory IC chip 510C, and the GPU 520C.
  • the touch sensor drive circuit 61C, the touch sensor detection circuit 62C, and the touch sensor IC chip 601C are provided in the peripheral area 30C.
  • the touch sensor drive electrode 610C and the touch sensor detection electrode 620C are provided in the display area 20C.
  • FIG. 13 illustrates the configuration in which the GPU 520C and the touch sensor IC chip 601C are provided in the peripheral area 30C, for example, only the touch sensor IC chip 601C is provided in the peripheral area 30C, and the other IC chips are in the display area 20C. It may be provided.
  • a plurality of touch sensor drive electrodes 610C and a plurality of touch sensor detection electrodes 620C are provided.
  • the touch sensor drive electrodes 610C extend in the column direction from the touch sensor drive circuit 61C.
  • the touch sensor detection electrode 620C extends in the row direction from the touch sensor detection circuit 62C.
  • the plurality of touch sensor drive electrodes 610C intersect with the plurality of touch sensor detection electrodes 620C.
  • the plurality of touch sensor drive electrodes 610C and the plurality of touch sensor detection electrodes 620C are provided in a grid shape.
  • the touch sensor drive electrode 610C and the touch sensor detection electrode 620C are provided in the same layer, and only the intersections of the both electrodes are provided in different layers. However, both electrodes described above may be provided in different layers.
  • the touch sensor drive circuit 61C is controlled by the touch sensor IC chip 601C.
  • the touch sensor detection circuit 62C receives a signal based on the touch of the detection subject (for example, a signal based on a change in capacitance between the touch sensor drive electrode 610C and the touch sensor detection electrode 620C).
  • the signal received by the touch sensor detection circuit 62C is transmitted to the touch sensor IC chip 601C.
  • the touch sensor IC chip 601C determines the presence or absence of the touch of the detection target based on the control signal supplied to the touch sensor drive circuit 61C and the signal received by the touch sensor detection circuit 62C.
  • the touch sensor IC chip 601C calculates coordinates at which the touch is detected.
  • the object to be detected may be a dielectric such as a stylus as well as a dielectric such as a finger of a user who uses the display device.
  • FIG. 14 is a cross-sectional view showing an outline of a display device according to an embodiment of the present invention.
  • the cross-sectional view of FIG. 14 shows a BB ′ line of the display area 20C of FIG. 13, a CC ′ line of the peripheral area 30C adjacent to the display area 20C in the row direction, and a column direction with respect to the display area 20C. Is a cross-sectional view taken along the line DD 'of the peripheral region 30C adjacent to.
  • the power supply IC chip 500C is connected to the pixel circuit transistor 301C.
  • the GPU 520C is connected to the peripheral circuit transistor 303C.
  • the touch sensor IC chip 601C is connected to the touch sensor detection electrode 620C via the through electrode 630C.
  • a planarizing film 640C and a protective film 650C are provided on the display panel circuit 300C.
  • the touch sensor layer 600C is provided on the protective film 650C.
  • the touch sensor layer 600C includes a touch sensor drive electrode 610C, a touch sensor detection electrode 620C, a sixth interlayer insulating layer 660C, and a through electrode 630C.
  • a resin layer 670C is provided on the touch sensor layer 600C.
  • the touch sensor drive electrode 610C and the touch sensor detection electrode 620C are provided in the same layer. Where the two electrodes intersect, they intersect via the conductive layer provided with the through electrode 630C.
  • an opening 631C is provided in the insulating layer from the third interlayer insulating layer 139C to the sixth interlayer insulating layer 660C.
  • the opening 631C exposes the second wiring layer 137C of the wiring layer 130C.
  • An opening 633C is provided in the sixth interlayer insulating layer 660C in a region where the GPU 520C is provided.
  • the opening 633C exposes the touch sensor detection electrode 620C.
  • the through electrode 630C is provided on the sixth interlayer insulating layer 660C, the opening 631C, and the opening 633C.
  • the through electrode 630C connects the second wiring layer 137C exposed by the opening 631C and the touch sensor detection electrode 620C exposed by the opening 633C.
  • the through electrode 630C is provided on the side wall portion of the opening 631C.
  • the resin layer 670C is filled inside the through electrode 630C.
  • An organic insulating layer is used as the planarization film 640C and the resin layer 670C. These organic insulating layers relieve the steps of the lower layer and provide a flat surface.
  • An inorganic insulating layer is used as the protective film 650C. The inorganic insulating layer suppresses external moisture and oxygen from reaching, for example, the organic EL layer 333C.
  • an insulating layer containing, for example, silicon nitride is used as the inorganic insulating layer.
  • the sixth interlayer insulating layer 660C may be separated from the touch sensor drive electrode 610C, the touch sensor detection electrode 620C, and the conductive layer provided with the through electrode 630C. Therefore, an organic insulating layer may be used as the sixth interlayer insulating layer 660C, and an inorganic insulating layer may be used.
  • the opening 631C penetrating the insulating layer from the third interlayer insulating layer 139C to the sixth interlayer insulating layer 660C By filling the through electrode 630C and the resin layer 670C, stress applied to the through electrode 630C can be relaxed. Further, by filling the opening 631C with the through electrode 630C and the resin layer 670C, the adhesion of the touch sensor layer 600C to the display panel circuit 300C can be improved.
  • FIG.15 and FIG.16 is sectional drawing which shows the manufacturing method of the display apparatus based on one Embodiment of this invention.
  • the method of forming the IC chip circuit 100C and the display panel circuit 300C can be formed by the same method as the method shown in FIGS. 4 to 10, and thus the description thereof is omitted here.
  • a planarizing film 640C and a protective film 650C are formed on the display panel circuit 300C.
  • the touch sensor drive electrode 610C and the touch sensor detection electrode 620C are formed on the protective film 650C, and a sixth interlayer insulating layer 660C covering the electrodes is formed.
  • an opening 631C is formed in the insulating layers from the third interlayer insulating layer 139C to the sixth interlayer insulating layer 660C to expose the second wiring layer 137C.
  • An opening 633C is formed in the sixth interlayer insulating layer 660C to expose the touch sensor detection electrode 620C.
  • the openings 631C and 633C can be formed by irradiating the insulating layer to be an opening with laser light.
  • the openings 631C and the openings 633C may be irradiated with laser light of different conditions because the number and thickness of layers of the insulating layer to be formed are different.
  • an opening may be formed in advance in the sixth interlayer insulating layer 660C in the region where the opening 633C and the opening 631C are formed.
  • the display device 10C shown in FIG. 14 can be formed.
  • an EL display device is mainly illustrated as a disclosed example
  • an electronic paper type display having another self-light emitting display device, a liquid crystal display device, or an electrophoretic element as another application example Devices include any flat panel type display device. Moreover, it is applicable without particular limitation from medium size to large size.

Abstract

表示装置は、第１面、前記第１面とは反対側の第２面、及び前記第１面と前記第２面との間の側面を備え、前記第１面に端子を有するＩＣチップと、前記第２面及び前記側面を覆う樹脂層と、前記ＩＣチップ及び前記樹脂層の上に設けられ、前記端子に接続される配線を含む配線層と、前記配線層の上に設けられ、前記配線に接続されるトランジスタを含むトランジスタ層と、前記トランジスタ層の上に設けられ、前記トランジスタに接続された画素電極を含む電気光学層と、を有する。

Description

表示装置及び表示装置の製造方法
　本発明の実施形態の一つは、表示装置及び表示装置の製造方法に関する。特に、本発明の実施形態の一つは、アレイ基板の裏面側にＩＣチップが設けられた表示装置及びアレイ基板の裏面側にＩＣチップを設ける表示装置の製造方法に関する。
　タッチセンサ付き表示装置では、基板の上に画素回路及び駆動回路を構成するトランジスタ層を形成し、画素回路の上に電気光学層を形成し、電気光学層の上にタッチセンサを形成した後に、画素回路及び駆動回路を駆動するドライバＩＣチップとタッチセンサを駆動するタッチセンサＩＣチップとを実装する。これらのＩＣチップの実装は、通常、フレキシブル印刷回路基板（ＦＰＣ）を介して、又はＣＯＧ（Ｃｈｉｐ　Ｏｎ　Ｇｌａｓｓ）方式で行われる（例えば、特許文献１）。
　上記のＩＣチップとして、例えば、ＧＰＵ（Ｇｒａｐｈｉｃｓ　Ｐｒｏｃｅｓｓｉｎｇ　Ｕｎｉｔ）、メモリ、電源、並びに、抵抗素子及び容量素子などの受動部品が設けられるが、これらの部品は、例えば、ハーメチックシールによって保護されている。
特開２０１７－０１００６６号公報
　スマートフォンなど、コンパクト化が要求される表示装置において、上記のようにＩＣチップ等の部品をハーメチックシールによって保護すると、表示装置の設計の自由度が制限されてしまう、という問題があった。そして、それに伴い表示装置の製造コストが増加してしまう問題があった。
　本発明の実施形態の一つは、コンパクトな表示装置を実現することを課題の一つとする。又は、本発明の実施形態の一つは、表示装置の製造コストを低減することを課題の一つとする。
　本発明の一実施形態に係る表示装置は、第１面、前記第１面とは反対側の第２面、及び前記第１面と前記第２面との間の側面を備え、前記第１面に端子を有するＩＣチップと、前記第２面及び前記側面を覆う樹脂層と、前記ＩＣチップ及び前記樹脂層の上に設けられ、前記端子に接続される配線を含む配線層と、前記配線層の上に設けられ、前記配線に接続されるトランジスタを含むトランジスタ層と、前記トランジスタ層の上に設けられ、前記トランジスタに接続された画素電極を含む電気光学層と、を有する。
　本発明の一実施形態に係る表示装置の製造方法は、第１面、前記第１面とは反対側の第２面、及び前記第１面と前記第２面との間の側面を備え、前記第１面に端子を有するＩＣチップを、前記端子が支持基板側を向くように配置し、前記支持基板の上に、前記第２面及び前記側面を覆う樹脂層を形成し、前記ＩＣチップ及び前記樹脂層を前記支持基板から剥離し、前記端子に接続される配線を含む配線層を形成し、前記配線に接続されるトランジスタを含むトランジスタ層を形成し、前記トランジスタに接続される画素電極を含む電気光学層を形成する。
本発明の一実施形態に係る表示装置の概要を示す上面図である。 本発明の一実施形態に係る表示装置の概要を示す断面図である。 本発明の一実施形態に係る表示装置のトランジスタ層及び電気光学層の詳細な構造を示す断面図である。 本発明の一実施形態に係る表示装置の製造方法を示す断面図である。 本発明の一実施形態に係る表示装置の製造方法を示す断面図である。 本発明の一実施形態に係る表示装置の製造方法を示す断面図である。 本発明の一実施形態に係る表示装置の製造方法を示す断面図である。 本発明の一実施形態に係る表示装置の製造方法を示す断面図である。 本発明の一実施形態に係る表示装置の製造方法を示す断面図である。 本発明の一実施形態に係る表示装置の製造方法を示す断面図である。 本発明の一実施形態に係る表示装置の概要を示す上面図である。 本発明の一実施形態に係る表示装置の概要を示す上面図である。 本発明の一実施形態に係る表示装置の概要を示す上面図である。 本発明の一実施形態に係る表示装置の概要を示す断面図である。 本発明の一実施形態に係る表示装置の製造方法を示す断面図である。 本発明の一実施形態に係る表示装置の製造方法を示す断面図である。
　以下に、本発明の各実施の形態について、図面を参照しつつ説明する。なお、開示はあくまで一例にすぎない。当業者が、発明の主旨を保ちつつ適宜変更することで、容易に想到し得る構成は、当然に本発明の範囲に含有される。また、図面は説明をより明確にするため、実際の態様に比べ、各部の幅、厚さ、形状等が模式的に表される場合がある。しかし、図示された形状はあくまで一例であって、本発明の解釈を限定するものではない。また、本明細書と各図において、既出の図に関して前述したものと同様の要素には、同一の符号の後にアルファベットを付して、詳細な説明を適宜省略することがある。
　本発明の各実施の形態において、ＩＣチップからトランジスタ層に向かう方向を上または上方という。逆に、トランジスタ層からＩＣチップに向かう方向を下または下方という。このように、説明の便宜上、上方または下方という語句を用いて説明する。しかし、例えば、ＩＣチップとトランジスタ層との上下関係が図示と逆になるように配置されてもよい。また、以下の説明で、例えばＩＣチップ上のトランジスタ層という表現は、上記のようにＩＣチップとトランジスタ層との上下関係を説明しているに過ぎず、ＩＣチップとトランジスタ層の間に他の部材が配置されていてもよい。
　「表示装置」とは、電気光学層を用いて映像を表示する構造体を指す。例えば、表示装置という用語は、電気光学層を含む表示パネルを指す場合もあり、又は表示セルに対して他の光学部材（例えば、偏光部材、バックライト、タッチパネル等）を装着した構造体を指す場合もある。ここで、「電気光学層」には、技術的な矛盾が生じない限り、液晶層、エレクトロルミネセンス（ＥＬ）層、エレクトロクロミック（ＥＣ）層、電気泳動層が含まれ得る。したがって、後述する実施形態では、表示装置として、有機ＥＬ層を含む有機ＥＬ表示装置を例示して説明するが、本発明は、上述した他の電気光学層を含む表示装置に適用することができる。
　本明細書において「αはＡ、ＢまたはＣを含む」、「αはＡ，ＢおよびＣのいずれかを含む」、「αはＡ，ＢおよびＣからなる群から選択される一つを含む」、といった表現は、特に明示が無い限り、αがＡ～Ｃの複数の組み合わせを含む場合を排除しない。さらに、これらの表現は、αが他の要素を含む場合も排除しない。
　なお、以下の各実施形態は、技術的な矛盾を生じない限り、互いに組み合わせることができる。
〈第１実施形態〉
　図１～図１０を用いて、本発明の一実施形態に係る表示装置及び表示装置の製造方法について説明する。なお、以下に示す実施形態の表示装置は可撓性を有する。
［表示装置１０の構成］
　図１～図３を用いて、本発明の一実施形態に係る表示装置１０の構成について説明する。本実施形態では、表示装置１０として、上方に光を放出するトップエミッション型の有機ＥＬ表示装置が用いられた構成について説明する。ただし、表示装置１０は、上記のようにトップエミッション型の有機ＥＬ表示装置に限定されない。例えば、表示装置１０として、反射型の液晶表示装置又はＬＥＤディスプレイを用いることができる。電気光学層から放出された光がＩＣチップによって遮蔽されないようにＩＣチップを配置すれば、表示装置１０として、ボトムエミッション型の有機ＥＬ表示装置、又は透過型の液晶表示装置を用いることができる。
　図１は、本発明の一実施形態に係る表示装置の概要を示す上面図である。図１に示すように、表示装置１０は表示領域２０と周辺領域３０とに区分される。表示領域２０は画像を表示する領域である。周辺領域３０は表示領域２０の周辺に位置する領域である。表示領域２０には、画素２１がマトリクス状に配置されている。詳細は後述するが、各画素２１には画素電極２３（図２参照）が設けられている。なお、図１に示すように、各画素は、表示色に応じて画素２１Ｒ、２１Ｇ、２１Ｂと表現されているが、これらを特に区別しない場合、単に画素２１という。同様に、画素電極も表示色に応じて画素電極２３Ｒ、２３Ｇ、２３Ｂと表現されているが、これらを特に区別しない場合、単に画素電極２３という。周辺領域３０には、ゲートドライバ３１及びソースドライバ３３が設けられている。
　表示領域２０には、ＩＣチップ１１０が設けられている。詳細は後述するが、画素電極２３はトランジスタが設けられたトランジスタ層の上方に設けられ、ＩＣチップ１１０はトランジスタ層の下方に設けられる。つまり、平面視において、ＩＣチップ１１０はトランジスタ層に設けられたトランジスタと重畳する。同様に、平面視において、ＩＣチップ１１０は画素電極２３と重畳する。なお、図１では、ＩＣチップ１１０が表示領域２０に設けられた構成を例示したが、ＩＣチップ１１０は周辺領域３０に設けられてもよい。
　各画素２１は単色を表示する。例えば、各画素２１は、赤色を表示する画素２１Ｒ、緑色を表示する画素２１Ｇ、及び青色を表示する画素２１Ｂを含む。これらの画素２１Ｒ、２１Ｇ、２１Ｂをサブ画素という。これらのサブ画素によってフルカラーを表示するメイン画素が構成される。以下の実施形態において、特にことわりがない場合は、画素２１はサブ画素を指す。
　本実施形態では、画素２１がマトリクス状に配置された構成を例示したが、この構成に限定されない。画素２１の配置は、図１に示すような矩形状の表示領域２０におけるマトリクス状の配置に限定されず、任意の表示領域の形状に合わせた配置にすることができる。
　ゲートドライバ３１は、表示領域２０に対して横方向に隣接する位置（行方向に隣接する位置）に設けられている。ゲートドライバ３１は、表示領域２０の両側に設けられている。図示しないが、図１では、表示領域２０の両側に設けられたゲートドライバ３１から表示領域２０に向かって行方向にゲート線が伸びている。ただし、ゲートドライバ３１は、表示領域２０の片側だけに設けられていてもよい。
　ソースドライバ３３は、表示領域２０に対して縦方向に隣接する位置（列方向に隣接する位置）に設けられている。ソースドライバ３３は、表示領域２０の片側に設けられている。図示しないが、図１では、表示領域２０の片側に設けられたソースドライバ３３から表示領域２０に向かって列方向にソース線が伸びている。ただし、ソースドライバ３３は、表示領域２０の列方向の両側に設けられていてもよい。なお、ゲートドライバ３１が、表示領域２０の上下に設けられる場合、ソースドライバ３３は、表示領域２０の左右の一方又は両方に設けられる。
　図２は、本発明の一実施形態に係る表示装置の概要を示す断面図である。図２に示すように、表示装置１０は、ＩＣチップ回路１００及び表示パネル回路３００を有する。表示パネル回路３００はＩＣチップ回路１００の上に設けられている。表示パネル回路３００とＩＣチップ回路１００とは、両者に含まれる絶縁層を貫通する貫通電極３１９によって電気的に接続されている。ＩＣチップ回路１００に含まれるＩＣチップ１１０によって、例えばゲートドライバ３１及びソースドライバ３３を構成するトランジスタが制御される。
　ＩＣチップ回路１００は、ＩＣチップ１１０、樹脂層１２０、配線層１３０を有する。ＩＣチップ１１０はチップ第１面１１５、チップ第１面１１５とは反対側のチップ第２面１１１、及びチップ第１面１１５及びチップ第２面１１１の間のチップ側面１１３を有する。樹脂層１２０は、チップ第２面１１１及びチップ側面１１３を覆う。図２では、チップ第２面１１１及びチップ側面１１３は樹脂層１２０によって隙間なく覆われている。換言すると、チップ第２面１１１の全面が樹脂層１２０によって覆われている。また、チップ側面１１３の全面が樹脂層１２０によって覆われている。ただし、チップ第２面１１１及びチップ側面１１３と樹脂層１２０との間に隙間が形成されていてもよい。
　ＩＣチップ１１０のチップ第１面１１５は樹脂層１２０から露出される。樹脂層１２０の樹脂第１面１２１とチップ第１面１１５とは揃っている。換言すると。チップ第１面１１５及び樹脂第１面１２１は同一平面上にある。ただし、チップ第１面１１５及び樹脂第１面１２１が完全に同一平面上にある必要はない。両者は概略同一平面上であってもよい。ＩＣチップ１１０はチップ第１面１１５にチップ端子１１７を備える。
　配線層１３０は、ＩＣチップ１１０及び樹脂層１２０の上に設けられる。図２に示す配線層１３０は、複数の配線層が積層されている。配線層１３０は、第１層間絶縁層１３１、第１配線層１３３、第２層間絶縁層１３５、第２配線層１３７、及び第３層間絶縁層１３９を有する。第１層間絶縁層１３１はＩＣチップ１１０及び樹脂層１２０の上に設けられている。第１層間絶縁層１３１には、チップ端子１１７に達する開口が設けられている。第１配線層１３３は、第１層間絶縁層１３１の開口及び第１層間絶縁層１３１の上面に設けられている。第２層間絶縁層１３５は第１層間絶縁層１３１及び第１配線層１３３の上に設けられている。第２層間絶縁層１３５には、第１配線層１３３に達する開口が設けられている。第２配線層１３７は、第２層間絶縁層１３５の開口及び第２層間絶縁層１３５の上面に設けられている。第３層間絶縁層１３９は第２層間絶縁層１３５の上、及び第２配線層１３７の上に設けられている。第１層間絶縁層１３１、第２層間絶縁層１３５、及び第３層間絶縁層１３９は、有機絶縁層であってもよく、無機絶縁層であってもよく、有機絶縁層及び無機絶縁層の積層であってもよい。第１配線層１３３及び第２配線層１３７として、一般的な導電層を用いることができる。
　上記のように、第１配線層１３３及び第２配線層１３７によって構成される配線は、チップ端子１１７に接続されている。後述するように、当該配線はトランジスタ層３１０に含まれるトランジスタに接続される。つまり、ＩＣチップ１１０は配線層１３０を介してトランジスタ層３１０に接続されている。
　図２では、配線層１３０が２層の配線層（第１配線層１３３及び第２配線層１３７）からなる多層配線構造である構成を例示したが、この構成に限定されない。配線層１３０は１層の配線層であってもよく、３層以上の配線層からなる多層配線構造であってもよい。
　表示パネル回路３００は、トランジスタ層３１０及び電気光学層３３０を有する。トランジスタ層３１０は、配線層１３０の上に設けられている。後述するように、トランジスタ層３１０に含まれるトランジスタは、配線層１３０に電気的に接続されている。電気光学層３３０はトランジスタ層３１０の上に設けられており、トランジスタ層３１０と電気的に接続されている。電気光学層３３０は各画素２１に応じて異なる色を表示する表示素子を有する。本実施形態では、表示装置１０が有機ＥＬ表示装置なので、電気光学層３３０に含まれる表示素子として有機ＥＬ層が設けられている。当該有機ＥＬ層は、その材料及び構造によって表示色が異なる。
　トランジスタ層３１０は、画素回路トランジスタ３０１及び周辺回路トランジスタ３０３を有する。画素回路トランジスタ３０１は表示領域２０に配置され、各画素２１の表示を制御するトランジスタである。周辺回路トランジスタ３０３は周辺領域３０に配置され、ゲートドライバ３１又はソースドライバ３３に含まれるトランジスタである。画素回路トランジスタ３０１及び周辺回路トランジスタ３０３として、多様なトランジスタを用いることができる。これらのトランジスタとして、例えば、チャネルが形成される半導体層の上にゲート絶縁層を介してゲート電極が設けられたトップゲート型のトランジスタ、半導体層の下にゲート絶縁層を介してゲート電極が設けられたボトムゲート型のトランジスタ、又は絶縁層の側壁に半導体層、ゲート絶縁層、及びゲート電極が設けられたトランジスタを用いることができる。
　トランジスタ層３１０は、上記のトランジスタ以外に、第４層間絶縁層３１１、ソース配線層３１３、ドレイン配線層３１５、第３配線層３１７、及び第５層間絶縁層３２１を有する。第４層間絶縁層３１１には、画素回路トランジスタ３０１及び周辺回路トランジスタ３０３の各々のソース領域及びドレイン領域に到達する開口が設けられている。ソース配線層３１３、ドレイン配線層３１５、及び第３配線層３１７は、第４層間絶縁層３１１に設けられた開口を介して各々に対応するトランジスタに接続される。
　第３層間絶縁層１３９及び第４層間絶縁層３１１には、第２配線層１３７の一部に到達する開口が設けられている。この開口には第３層間絶縁層１３９及び第４層間絶縁層３１１を貫通する貫通電極３１９が設けられる。貫通電極３１９は上記の第３配線層３１７と同じ層に設けられた導電層で形成される。この貫通電極３１９によって、第２配線層１３７と第３配線層３１７とが接続される。つまり、周辺回路トランジスタ３０３は貫通電極３１９を介して配線層１３０に接続されている。なお、上記のトランジスタがボトムゲート型のトランジスタの場合、第４層間絶縁層３１１が省略されてもよい。第５層間絶縁層３２１には、ドレイン配線層３１５の一部に到達する開口が設けられている。第４層間絶縁層３１１及び第５層間絶縁層３２１は、有機絶縁層であってもよく、無機絶縁層であってもよく、有機絶縁層及び無機絶縁層の積層であってもよい。ソース配線層３１３、ドレイン配線層３１５、第３配線層３１７、及び貫通電極３１９として、一般的な導電層を用いることができる。
　電気光学層３３０は、画素電極２３、隔壁３３１、有機ＥＬ層３３３、及びコモン電極３３５を有する。画素電極２３は第５層間絶縁層３２１に設けられた開口を介してドレイン配線層３１５に接続されている。隔壁３３１は、第５層間絶縁層３２１及び画素電極２３の上に設けられている。隔壁３３１には、画素電極２３の一部を露出する開口が設けられている。隔壁３３１に設けら得れた開口は、平面視において、画素電極２３の内側の領域を露出する。換言すると、隔壁３３１は画素電極２３のパターン端部を覆う。隔壁３３１は、有機絶縁層であってもよく、無機絶縁層であってもよく、有機絶縁層及び無機絶縁層の積層であってもよい。
　有機ＥＬ層３３３は、各画素電極２３の上に設けられている。有機ＥＬ層３３３の材料及び構造は、各画素２１の表示色に応じて異なる。有機ＥＬ層３３３Ｒは、有機ＥＬ層３３３Ｒに通電することで赤色光を放出する。有機ＥＬ層３３３Ｇは、有機ＥＬ層３３３Ｇに通電することで緑色光を放出する。有機ＥＬ層３３３Ｂは、有機ＥＬ層３３３Ｂに通電することで青色光を放出する。これらの有機ＥＬ層を特に区別しない場合、単に有機ＥＬ層３３３という。コモン電極３３５は、有機ＥＬ層３３３及び隔壁３３１の上に設けられている。コモン電極３３５は複数の有機ＥＬ層３３３に対して共通に設けられている。換言すると、コモン電極３３５は、連続して有機ＥＬ層３３３Ｒ、３３３Ｇ、３３３Ｂを覆っている。表示装置１０がトップエミッション型の有機ＥＬ表示装置の場合、画素電極２３として反射性金属を用いることができ、コモン電極３３５として透光性金属を用いることができる。
　以上のように、本実施形態に係る表示装置１０によると、第３層間絶縁層１３９及び第４層間絶縁層３１１を貫通する貫通電極３１９及びトランジスタ層３１０の下に設けられた配線層１３０を用いて、トランジスタ層３１０とＩＣチップ１１０とが接続されることで、ＩＣチップ１１０と、ＩＣチップ１１０及びトランジスタ層３１０を接続するための配線と、を基板上に別途設ける必要がなくなる。その結果、従来よりもコンパクトな表示装置を実現することができる。
　ＩＣチップ１１０は、チップ側面１１３及びチップ第２面１１１が樹脂層１２０によって覆われた構造を有している。つまり、ＩＣチップ１１０は、外力に対して機械的に保護されている。したがって、信頼性が高いＩＣチップ１１０付き表示装置１０を実現することができる。
［表示パネル回路３００の構成］
　図３を用いて、表示パネル回路３００の構成について、詳細に説明する。なお、図３に示す表示パネル回路３００の構成は一例に過ぎず、表示パネル回路３００は図３に示した構成に限定されない。
　図３は、本発明の一実施形態に係る表示装置のトランジスタ層及び電気光学層の詳細な構造を示す断面図である。図３は、隣接する二つの画素２１（２１Ｒ及び２１Ｇ）にわたる断面模式図である。各画素２１には画素回路が形成される。図３に示す画素回路は、駆動トランジスタ２１０、保持容量２３０、付加容量２５０、及び発光素子２６０を有している。発光素子２６０は、図２の画素電極２３、有機ＥＬ層３３３、及びコモン電極３３５を含む。
　画素回路に含まれる各素子はアンダーコート２０８を介してＩＣチップ回路１００の上に設けられる。駆動トランジスタ２１０は、半導体膜２１２、ゲート絶縁膜２１４、ゲート電極２１６、ソース電極２２０、及びドレイン電極２２２を含む。ゲート電極２１６は、ゲート絶縁膜２１４を介して半導体膜２１２の少なくとも一部と交差するように配置される。半導体膜２１２は、ソース領域２１２ａ、ドレイン領域２１２ｂ、及びチャネル２１２ｃを有する。チャネル２１２ｃは、半導体膜２１２とゲート電極２１６とが重なる領域である。チャネル２１２ｃはソース領域２１２ａとドレイン領域２１２ｂとの間に設けられる。
　容量電極２３２はゲート電極２１６と同一の層に存在し、ゲート絶縁膜２１４を介してドレイン領域２１２ｂと重なる。ゲート電極２１６及び容量電極２３２の上には層間絶縁膜２１８が設けられる。層間絶縁膜２１８及びゲート絶縁膜２１４には、ソース領域２１２ａ及びドレイン領域２１２ｂに達する開口がそれぞれ形成され、これらの開口の内部にソース電極２２０及びドレイン電極２２２が配置される。ドレイン電極２２２は、層間絶縁膜２１８を介して容量電極２３２と重なる。ドレイン領域２１２ｂ、容量電極２３２、及びそれらの間のゲート絶縁膜２１４、並びに、容量電極２３２、ドレイン電極２２２、及びそれらの間の層間絶縁膜２１８によって保持容量２３０が形成される。上記の駆動トランジスタ２１０及び保持容量２３０は、図２のトランジスタ層３１０に対応する。ソース電極２２０及びドレイン電極２２２は、図２のソース配線層３１３及びドレイン配線層３１５に対応する。
　駆動トランジスタ２１０及び保持容量２３０の上には平坦化膜２４０が設けられている。平坦化膜２４０には、ドレイン電極２２２に到達する開口が設けられている。この開口と平坦化膜２４０の上面の一部とを覆う接続電極２４２が、ドレイン電極２２２と接するように設けられる。平坦化膜２４０上には付加容量電極２５２が設けられ、接続電極２４２と付加容量電極２５２を覆うように容量絶縁膜２５４が形成される。容量絶縁膜２５４は、平坦化膜２４０の開口において接続電極２４２の一部を露出する。これにより、発光素子２６０の画素電極２６２とドレイン電極２２２とが接続電極２４２を介して電気的に接続される。容量絶縁膜２５４には開口２５６が設けられている。開口２５６を介して、容量絶縁膜２５４の上に設けられる隔壁２５８と平坦化膜２４０とが接する。開口２５６が設けられていることで、開口２５６を通して平坦化膜２４０中の不純物を除去することができる。この構成によって画素回路や発光素子２６０の信頼性を向上させることができる。なお、接続電極２４２及び開口２５６の形成は任意である。画素電極２６２は、図２の画素電極２３に対応する。
　容量絶縁膜２５４の上には、接続電極２４２と付加容量電極２５２を覆うように、画素電極２６２が設けられる。容量絶縁膜２５４は付加容量電極２５２と画素電極２６２との間に配置される。この構造によって付加容量２５０が構成される。画素電極２６２は、付加容量２５０及び発光素子２６０によって共有される。画素電極２６２の上には、画素電極２６２の端部を覆う隔壁２５８が設けられる。アンダーコート２０８から隔壁２５８までの構造をアレイ基板ということがある。アレイ基板の製造は、公知の材料や方法を適用することで行うことができるため、その説明は省略する。なお、隔壁２５８は、図２の隔壁３３１に対応する。
［発光素子２６０の構成］
　図３に示すように、発光素子２６０は、画素電極２６２、有機ＥＬ層２６４、及びコモン電極２７２を含む。有機ＥＬ層２６４及びコモン電極２７２は、画素電極２６２及び隔壁２５８を覆うように設けられている。図３に示す例では、有機ＥＬ層２６４は、ホール注入層及びホール輸送層２６６、発光層２６８（発光層２６８ａ、２６８ｂ）、及び電子注入層及び電子輸送層２７０を有している。ホール注入層及びホール輸送層２６６及び電子注入層及び電子輸送層２７０は全ての画素２１に対して共通に設けられる。つまり、これらの層は全ての画素２１に共有される。同様に、コモン電極２７２は複数の画素２１を覆う。つまり、コモン電極２７２は複数の画素２１によって共有される。一方、発光層２６８は各画素２１に対して個別に設けられている。有機ＥＬ層２６４及びコモン電極２７２は、図２の有機ＥＬ層３３３及びコモン電極３３５に対応する。
　画素電極２６２、コモン電極２７２、及び有機ＥＬ層２６４の各々の構造及び材料としては、公知のものを適用することができる。例えば有機ＥＬ層２６４は、上記の構成以外にホールブロック層、電子ブロック層、及び励起子ブロック層など、種々の機能層を有していてもよい。
　有機ＥＬ層２６４の構造は、すべての画素２１間で同一でもよく、隣接する画素２１間で一部の構造が異なっていてもよい。例えば隣接する画素２１間で発光層２６８の構造又は材料が異なり、他の層は同一の構造であってもよい。
［表示装置１０の製造方法］
　図４～図１０を用いて、本実施形態の表示装置１０の製造方法について説明する。図４～図１０は、それぞれ本発明の一実施形態に係る表示装置の製造方法を示す断面図である。図４～図６のＩＣチップ１１０の上下方向の向きは、図２のＩＣチップ１１０の上下方向の向きと反対である。つまり、図２における上方は、図４～図６における下方である。
　図４に示すように、支持基板４００の上に接着層４１０を介してＩＣチップ１１０を配置する。ＩＣチップ１１０の表面に設けられたチップ端子１１７が接着層４１０側に配置されるようにＩＣチップ１１０を配置する。換言すると、チップ第１面１１５にチップ端子１１７が設けられたＩＣチップ１１０を、チップ端子１１７が支持基板４００側を向くように、支持基板４００に配置する。後の工程で、チップ第２面１１１側に樹脂層１２０が形成され、チップ第１面１１５側に配線層１３０が形成される。
　ＩＣチップ１１０を支持基板４００の上に配置する前に、支持基板４００の表面にアライメントマーカ４０１を形成し、このアライメントマーカ４０１を目印としてＩＣチップ１１０の配置位置を決定する。ただし、アライメントマーカ４０１は接着層４１０に形成されていてもよい。ここで、接着層４１０として、刺激が供給されることで接着力（又は粘着力）が低下する部材を用いることができる。例えば、接着層４１０として、加熱することで着力が低下する部材を用いることができる。
　ＩＣチップ１１０を接着層４１０の上に配置した後に、図５に示すように、ＩＣチップ１１０のチップ第２面１１１及びチップ側面１１３を覆う樹脂層１２０を形成する。樹脂層１２０は樹脂第１面１２１が支持基板４００を向くように形成される。樹脂層１２０は、液状の樹脂材料を塗布することで形成される。樹脂層１２０として、エポキシ樹脂、アクリル樹脂などの材料を用いることができる。又は、樹脂層１２０として、フィルム状樹脂を用いることができる。フィルム状樹脂は、数十μｍから数百μｍの厚さのフィルムであり、接着層４１０に貼り付ける前からフィルム状である。このようなフィルム状樹脂を接着層４１０及びＩＣチップ１１０に貼り付け、加圧熱処理を行うことで樹脂層１２０が形成される。
　フィルム状樹脂を接着層４１０及びＩＣチップ１１０に貼り付けただけの状態（貼り付けた直後の状態）では、接着層４１０とＩＣチップ１１０との段差部分に空隙が形成されることがある。特に、ＩＣチップ１１０のチップ側面１１３に樹脂層１２０を形成することは難しい。しかし、フィルム状樹脂を貼り付けた後に加圧熱処理を行うことで、熱によって流動性を有したフィルム状樹脂が上記の空隙に流れ込み、その空隙を埋める。このようにして、樹脂層１２０をチップ側面１１３にも形成することができる。上記の工程によって、チップ第１面１１５及び樹脂第１面１２１が同一平面上に位置するように、ＩＣチップ１１０及び樹脂層１２０が形成される。
　上記の製造方法では、フィルム状樹脂を用いて樹脂層１２０を形成する方法について説明したが、この製造方法に限定されない。例えば、印刷法又は塗布法を用いて接着層４１０及びＩＣチップ１１０の上に樹脂材料を形成することで、樹脂層１２０を形成してもよい。
　図６に示すように、接着層４１０の接着力が低下する温度で熱処理を行うことで、ＩＣチップ１１０及び樹脂層１２０を接着層４１０から剥離する。この剥離によって、チップ端子１１７が設けられたＩＣチップ１１０のチップ第１面１１５及び樹脂第１面１２１は表面に露出される。本実施形態では、熱処理によってＩＣチップ１１０及び樹脂層１２０を接着層４１０から剥離する製造方法を説明したが、この製造方法に限定されない。例えば、接着層４１０として紫外線照射によって接着力が低下するような部材を用いた場合、熱処理に代えて紫外線照射処理を行うことで、上記の剥離を行ってもよい。このように、支持基板４００が剥離され、以下に説明するように、樹脂層１２０を基板として、その上に配線層１３０、トランジスタ層３１０、及び電気光学層３３０が形成される。このようにして形成された表示装置１０は可撓性を有する。
　図７に示すように、図６に示すＩＣチップ１１０及び樹脂層１２０を上下反転し、ＩＣチップ１１０及び樹脂層１２０の上に配線層１３０を形成する。具体的には、ＩＣチップ１１０及び樹脂層１２０の上に第１層間絶縁層１３１を形成し、第１層間絶縁層１３１にチップ端子１１７を露出する開口を形成する。第１層間絶縁層１３１の上及び第１層間絶縁層１３１に形成された開口に導電層を形成する。そして、この導電層に対してフォトリソグラフィ及びエッチングを行うことによって第１配線層１３３を形成する。上記と同様の方法で、第２層間絶縁層１３５、第２配線層１３７、及び第３層間絶縁層１３９を形成することで、配線層１３０を形成する。第１層間絶縁層１３１、第２層間絶縁層１３５、及び第３層間絶縁層１３９は、無機絶縁層であってもよく、有機絶縁層であってもよい。このようにして、チップ端子１１７に接続される配線を有する配線層１３０を形成する。
　図８に示すように、配線層１３０の上にトランジスタ層３１０の一部を形成する。具体的には、第３層間絶縁層１３９の上に画素回路トランジスタ３０１及び周辺回路トランジスタ３０３を形成し、これらのトランジスタの上に第４層間絶縁層３１１を形成する。なお、画素回路トランジスタ３０１及び周辺回路トランジスタ３０３は、この段階では配線層１３０に接続されていない。これらのトランジスタは、後の工程で貫通電極３１９を介して配線層１３０に接続される。
　図９に示すように、第４層間絶縁層３１１に開口３０５を形成し、第３層間絶縁層１３９及び第４層間絶縁層３１１に開口３０７を形成する。開口３０５は、画素回路トランジスタ３０１及び周辺回路トランジスタ３０３のソース電極及びドレイン電極に対応する位置に形成される。開口３０７は、配線層１３０（第２配線層１３７）との接続位置に形成される。
　図１０に示すように、第４層間絶縁層３１１及び開口３０５、３０７に導電層を形成し、この導電層に対してフォトリソグラフィ及びエッチングを行うことで、ソース配線層３１３、ドレイン配線層３１５、第３配線層３１７、及び貫通電極３１９を形成する。これらの配線層の上に第５層間絶縁層３２１を形成し、第５層間絶縁層３２１にドレイン配線層３１５に達する開口を形成し、画素電極２３を形成する。続いて、画素電極２３の端部を覆う隔壁３３１を形成する。そして、画素電極２３の上に有機ＥＬ層３３３及びコモン電極３３５を形成することで、電気光学層３３０を形成し、図２に示す表示装置１０が完成する。
　以上のように、本実施形態に係る表示装置１０の製造方法によると、ＩＣチップ１１０及び樹脂層１２０を支持基板４００及び接着層４１０の上に形成した後に、これらを支持基板４００及び接着層４１０から剥離することで、ＩＣチップ１１０のチップ第２面１１１及びチップ側面１１３が樹脂で覆われた構成を実現することができる。これによって、ＩＣチップ１１０の機体的強度を向上させることができる。さらに、配線層１３０を形成する領域に平坦な表面（チップ第１面１１５及び樹脂第１面１２１）を提供することができる。画素回路トランジスタ３０１及び周辺回路トランジスタ３０３に到達する開口の形成と共に、配線層１３０に到達する開口を形成することで、簡易的な工程でＩＣチップ１１０と周辺回路トランジスタ３０３とを接続することができる。
〈第２実施形態〉
　図１１を用いて、本発明の一実施形態に係る表示装置について説明する。第２実施形態の表示装置１０Ａでは、ＩＣチップが機能に応じて分離されている。表示装置１０Ａにおいて、機能毎に分離されたＩＣチップは、各々に適した位置に配置されている。
　図１１は、本発明の一実施形態に係る表示装置の概要を示す上面図である。図１１に示すように、表示装置１０Ａでは、ＩＣチップとして、電源ＩＣチップ５００Ａ、メモリＩＣチップ５１０Ａ、及びＧＰＵ５２０Ａがぞれぞれ分離して配置されている。電源ＩＣチップ５００Ａは各種回路の駆動電源を供給する。メモリＩＣチップ５１０Ａは表示装置の動作に必要な各種情報を保存する。例えば、メモリＩＣチップ５１０Ａはフレームメモリとして機能してもよい。メモリＩＣチップ５１０Ａがフレームメモリとして機能する場合、メモリＩＣチップ５１０Ａは電源ＩＣチップ５００ＡよりもＧＰＵ５２０Ａに近い位置に配置されてもよい。ＧＰＵ５２０Ａは、表示領域２０Ａに配置された画素に階調データを供給する駆動回路を制御する。ＧＰＵ５２０Ａを画素駆動ＩＣチップということもできる。
　図１１では、電源ＩＣチップ５００Ａ及びメモリＩＣチップ５１０Ａは表示領域２０Ａに配置されている。ＧＰＵ５２０は表示領域２０Ａ及び周辺領域３０Ａに亘って配置されている。ただし、ＧＰＵ５２０は周辺領域３０Ａだけに配置されていてもよい。電源ＩＣチップ５００Ａ及びメモリＩＣチップ５１０Ａが周辺領域３０Ａに配置されてもよい。電源ＩＣチップ５００Ａ及びメモリＩＣチップ５１０Ａは、配線層１３０（図２参照）を介して、表示領域２０Ａ又は周辺領域３０Ａでトランジスタ層３１０（図２参照）のトランジスタに接続される。
　以上のように、本実施形態に係る表示装置１０Ａによると、ＩＣチップが機能毎に分離して配置されることで、設計の自由度が向上する。例えば、周辺領域３０Ａに配置された周辺回路（例えば、ゲートドライバ３１Ａ）に信号を供給するＧＰＵ５２０Ａが周辺領域３０Ａに配置されることで、ＧＰＵ５２０Ａから周辺回路までの配線抵抗を小さくすることができ、信号遅延を抑制することができる。本実施形態に係る表示装置１０Ａによると、ＩＣチップを細分化することができるため、表示装置１０Ａが可撓性を有する場合に、ＩＣチップによる折り曲げに対する阻害の影響を抑制することができる。
〈第３実施形態〉
　図１２を用いて、本発明の一実施形態に係る表示装置について説明する。第３実施形態の表示装置１０Ｂでは、第２実施形態の表示装置１０Ａと同様にＩＣチップが機能に応じて分離されている。表示装置１０Ｂは表示装置１０Ａとは異なり、ＧＰＵがゲートドライバＩＣチップ５２１Ｂ及びソースドライバＩＣチップ５２３Ｂに分離して配置されている。
　図１２は、本発明の一実施形態に係る表示装置の概要を示す上面図である。図１２に示すように、表示装置１０Ｂでは、ＧＰＵとして、ゲートドライバＩＣチップ５２１Ｂ及びソースドライバＩＣチップ５２３Ｂがそれぞれ分離して配置されている。ゲートドライバＩＣチップ５２１Ｂは、周辺領域３０Ｂのゲートドライバ３１Ｂに重畳する位置に設けられている。ソースドライバＩＣチップ５２３Ｂは、周辺領域３０Ｂのソースドライバ３３Ｂに重畳する位置に設けられている。ゲートドライバＩＣチップ５２１Ｂは、ゲートドライバ３１Ｂに設けられたトランジスタのオン又はオフを制御する。ソースドライバＩＣチップ５２３Ｂは、ソースドライバ３３Ｂに設けられたトランジスタに供給される階調データを制御する。
　上記の構成を換言すると、ゲートドライバＩＣチップ５２１Ｂは、ソースドライバ３３Ｂよりもゲートドライバ３１Ｂの近くに配置されている。ソースドライバＩＣチップ５２３Ｂは、ゲートドライバ３１Ｂよりもソースドライバ３３Ｂの近くに配置されている。
　以上のように、本実施形態に係る表示装置１０Ｂによると、ＧＰＵが機能毎に分離して配置されることで、設計の自由度が向上する。例えば、ゲートドライバＩＣチップ５２１Ｂをゲートドライバ３１Ｂの近くに配置し、ソースドライバＩＣチップ５２３Ｂをソースドライバ３３Ｂの近くに配置することで、各ＩＣチップとそれぞれのＩＣチップ１１０チップによって制御されるドライバ回路との間の配線抵抗を小さくすることができるため、信号遅延を抑制することができる。本実施形態に係る表示装置１０Ｂによると、ＩＣチップをさらに細分化することができるため、表示装置１０Ｂが可撓性を有する場合に、ＩＣチップによる折り曲げに対する阻害の影響を抑制することができる。
〈第４実施形態〉
　図１３～図１６を用いて、本発明の一実施形態に係る表示装置について説明する。第４実施形態の表示装置１０Ｃでは、第２実施形態の表示装置１０Ａと同様にＩＣチップが機能に応じて分離されている。表示装置１０Ｃは表示装置１０Ａとは異なり、表示装置１０Ｃの上部にタッチセンサが設けられている。表示装置１０Ｃは、ＩＣチップとして当該タッチセンサを駆動するタッチセンサＩＣチップ６０１Ｃを有している。タッチセンサＩＣチップ６０１Ｃは他のＩＣチップと同様に表示装置１０Ｃの下部に設けられている。
　図１３は、本発明の一実施形態に係る表示装置の概要を示す上面図である。図１３に示すように、表示装置１０Ｃは、タッチセンサ駆動回路６１Ｃ、タッチセンサ検出回路６２Ｃ、タッチセンサ駆動電極６１０Ｃ、及びタッチセンサ検出電極６２０Ｃを有する。表示装置１０Ｃは、ＩＣチップとしてタッチセンサＩＣチップ６０１Ｃを有する。タッチセンサＩＣチップ６０１Ｃは、電源ＩＣチップ５００Ｃ、メモリＩＣチップ５１０Ｃ、及びＧＰＵ５２０Ｃとは分離して配置されている。タッチセンサ駆動回路６１Ｃ、タッチセンサ検出回路６２Ｃ、及びタッチセンサＩＣチップ６０１Ｃは周辺領域３０Ｃに設けられている。タッチセンサ駆動電極６１０Ｃ及びタッチセンサ検出電極６２０Ｃは表示領域２０Ｃに設けられている。図１３では、ＧＰＵ５２０Ｃ及びタッチセンサＩＣチップ６０１Ｃが周辺領域３０Ｃに設けられた構成を例示したが、例えば、タッチセンサＩＣチップ６０１Ｃだけが周辺領域３０Ｃに設けられ、その他のＩＣチップが表示領域２０Ｃに設けられていてもよい。
　タッチセンサ駆動電極６１０Ｃ及びタッチセンサ検出電極６２０Ｃは、それぞれ複数設けられている。タッチセンサ駆動電極６１０Ｃは、タッチセンサ駆動回路６１Ｃから列方向に延びている。タッチセンサ検出電極６２０Ｃは、タッチセンサ検出回路６２Ｃから行方向に延びている。複数のタッチセンサ駆動電極６１０Ｃは複数のタッチセンサ検出電極６２０Ｃと交差している。換言すると、複数のタッチセンサ駆動電極６１０Ｃ及び複数のタッチセンサ検出電極６２０Ｃは格子状に設けられている。以下に説明するように、タッチセンサ駆動電極６１０Ｃ及びタッチセンサ検出電極６２０Ｃは、同じ層に設けられており、両方の電極が交差する箇所だけが異なる層に設けられている。ただし、上記の両方の電極が異なる層に設けられていてもよい。
　タッチセンサ駆動回路６１ＣはタッチセンサＩＣチップ６０１Ｃによって制御される。タッチセンサ検出回路６２Ｃは被検出物のタッチに基づく信号（例えば、タッチセンサ駆動電極６１０Ｃとタッチセンサ検出電極６２０Ｃとの間の容量の変化に基づく信号）を受信する。タッチセンサ検出回路６２Ｃによって受信された信号はタッチセンサＩＣチップ６０１Ｃに送信される。タッチセンサＩＣチップ６０１Ｃは、タッチセンサ駆動回路６１Ｃに供給された制御信号と、タッチセンサ検出回路６２Ｃによって受信された信号とに基づいて、被検出物のタッチ有無を判断する。被検出物のタッチが検出された場合、タッチセンサＩＣチップ６０１Ｃは、タッチが検出された座標を算出する。被検出物は、表示装置を使用するユーザの手指等の誘電体だけでなく、スタイラス等の誘電体であってもよい。
　図１４は、本発明の一実施形態に係る表示装置の概要を示す断面図である。図１４の断面図は、図１３の表示領域２０ＣのＢ－Ｂ’線、表示領域２０Ｃに対して行方向に隣接する周辺領域３０ＣのＣ－Ｃ’線、及び表示領域２０Ｃに対して列方向に隣接する周辺領域３０ＣのＤ－Ｄ’線の断面図である。図１４に示すように、表示装置１０Ｃでは、電源ＩＣチップ５００Ｃが画素回路トランジスタ３０１Ｃに接続されている。ＧＰＵ５２０Ｃが周辺回路トランジスタ３０３Ｃに接続されている。タッチセンサＩＣチップ６０１Ｃが貫通電極６３０Ｃを介してタッチセンサ検出電極６２０Ｃに接続されている。
　図１４に示すように、表示パネル回路３００Ｃの上に平坦化膜６４０Ｃ及び保護膜６５０Ｃが設けられている。保護膜６５０Ｃの上にタッチセンサ層６００Ｃが設けられている。タッチセンサ層６００Ｃは、タッチセンサ駆動電極６１０Ｃ、タッチセンサ検出電極６２０Ｃ、第６層間絶縁層６６０Ｃ、及び貫通電極６３０Ｃを有する。タッチセンサ層６００Ｃの上に樹脂層６７０Ｃが設けられている。上記のように、タッチセンサ駆動電極６１０Ｃ及びタッチセンサ検出電極６２０Ｃは同じ層に設けられている。両方の電極が交差する箇所では、貫通電極６３０Ｃが設けられた導電層を介して交差する。
　タッチセンサＩＣチップ６０１Ｃが設けられた領域において、第３層間絶縁層１３９Ｃから第６層間絶縁層６６０Ｃまでの絶縁層には、開口６３１Ｃが設けられている。開口６３１Ｃは配線層１３０Ｃの第２配線層１３７Ｃを露出する。ＧＰＵ５２０Ｃが設けられた領域において、第６層間絶縁層６６０Ｃには開口６３３Ｃが設けられている。開口６３３Ｃはタッチセンサ検出電極６２０Ｃを露出する。貫通電極６３０Ｃは第６層間絶縁層６６０Ｃの上、開口６３１Ｃ、及び開口６３３Ｃに設けられる。つまり、貫通電極６３０Ｃは、開口６３１Ｃによって露出された第２配線層１３７Ｃと、開口６３３Ｃによって露出されたタッチセンサ検出電極６２０Ｃとを接続する。貫通電極６３０Ｃは、開口６３１Ｃの側壁部分に設けられている。開口６３１Ｃにおいて、貫通電極６３０Ｃの内側には樹脂層６７０Ｃが充填されている。
　平坦化膜６４０Ｃ及び樹脂層６７０Ｃとして、有機絶縁層が用いられる。これらの有機絶縁層は下層の段差を緩和し、平坦な表面を提供する。保護膜６５０Ｃとして、無機絶縁層が用いられる。この無機絶縁層は、外部からの水分及び酸素などが、例えば有機ＥＬ層３３３Ｃに到達することを抑制する。この無機絶縁層として、例えば窒化シリコンを含む絶縁層が用いられる。第６層間絶縁層６６０Ｃは、タッチセンサ駆動電極６１０Ｃ及びタッチセンサ検出電極６２０Ｃと貫通電極６３０Ｃが設けられた導電層とを離隔すればよい。したがって、第６層間絶縁層６６０Ｃとして、有機絶縁層が用いられてもよく、無機絶縁層が用いられてもよい。
　以上のように、本実施形態に係る表示装置１０Ｃによると、他の実施形態と同様の効果に加え、第３層間絶縁層１３９Ｃから第６層間絶縁層６６０Ｃまでの絶縁層を貫通する開口６３１Ｃに貫通電極６３０Ｃ及び樹脂層６７０Ｃが充填されていることで、貫通電極６３０Ｃにかかる応力を緩和することができる。さらに、開口６３１Ｃに貫通電極６３０Ｃ及び樹脂層６７０Ｃが充填されていることで、タッチセンサ層６００Ｃの表示パネル回路３００Ｃに対する密着性を向上させることができる。
［表示装置１０Ｃの製造方法］
　図１５及び図１６を用いて、本実施形態の表示装置１０Ｃの製造方法について説明する。図１５及び図１６は、本発明の一実施形態に係る表示装置の製造方法を示す断面図である。
　ＩＣチップ回路１００Ｃ及び表示パネル回路３００Ｃを形成する方法は、図４～図１０に示す方法と同じ方法で形成することができるので、ここでは説明を省略する。図１５に示すように、表示パネル回路３００Ｃの上に平坦化膜６４０Ｃ及び保護膜６５０Ｃを形成する。保護膜６５０Ｃの上にタッチセンサ駆動電極６１０Ｃ及びタッチセンサ検出電極６２０Ｃを形成し、それらの電極を覆う第６層間絶縁層６６０Ｃを形成する。
　図１６に示すように、第３層間絶縁層１３９Ｃから第６層間絶縁層６６０Ｃまでの絶縁層に開口６３１Ｃを形成して第２配線層１３７Ｃを露出する。第６層間絶縁層６６０Ｃに開口６３３Ｃを形成してタッチセンサ検出電極６２０Ｃを露出する。開口６３１Ｃ、６３３Ｃは、開口を形成する対象の絶縁層にレーザ光を照射することで形成することができる。開口６３１Ｃと開口６３３Ｃとは、開口を形成する対象の絶縁層の層の数及び層の厚さが異なるため、異なる条件のレーザ光が照射されてもよい。第６層間絶縁層６６０Ｃを感光性樹脂で形成する場合、開口６３３Ｃ及び開口６３１Ｃが形成される領域の第６層間絶縁層６６０Ｃに開口を予め形成しておいてもよい。
　第６層間絶縁層６６０Ｃの上、及び開口６３１Ｃ、６３３Ｃに貫通電極６３０Ｃを形成し、樹脂層６７０Ｃを形成することで、図１４に示す表示装置１０Ｃを形成することができる。
　本発明の実施形態として上述した各実施形態は、相互に矛盾しない限り、適宜組み合わせて実施することができる。また、各実施形態の表示装置を基にして、当業者が適宜構成要素の追加、削除もしくは設計変更を行ったもの、又は、工程の追加、省略もしくは条件変更を行ったものも、本発明の要旨を備えている限り、本発明の範囲に含まれる。
　本明細書においては、開示例として主にＥＬ表示装置の場合を例示したが、他の適用例として、その他の自発光型表示装置、液晶表示装置、あるいは電気泳動素子などを有する電子ペーパ型表示装置など、あらゆるフラットパネル型の表示装置が挙げられる。また、中小型から大型まで、特に限定することなく適用が可能である。
　上述した各実施形態の態様によりもたらされる作用効果とは異なる他の作用効果であっても、本明細書の記載から明らかなもの、又は、当業者において容易に予測し得るものについては、当然に本発明によりもたらされるものと解される。
１０：表示装置、　２０：表示領域、　２１：画素、　２３：画素電極、　３０：周辺領域、　３１：ゲートドライバ、　３３：ソースドライバ、　６１Ｃ：タッチセンサ駆動回路、　６２Ｃ：タッチセンサ検出回路、　１００：ＩＣチップ回路、　１１０：ＩＣチップ、　１１１：チップ第２面、　１１３：チップ側面、　１１５：チップ第１面、　１１７：チップ端子、　１２０：樹脂層、　１２１：樹脂第１面、　１３０：配線層、　１３１：第１層間絶縁層、　１３３：第１配線層、　１３５：第２層間絶縁層、　１３７：第２配線層、　１３９：第３層間絶縁層、　２０８：アンダーコート、　２１０：駆動トランジスタ、　２１２：半導体膜、　２１２ａ：ソース領域、　２１２ｂ：ドレイン領域、　２１２ｃ：チャネル、　２１４：ゲート絶縁膜、　２１６：ゲート電極、　２１８：層間絶縁膜、　２２０：ソース電極、　２２２：ドレイン電極、　２３０：保持容量、　２３２：容量電極、　２４０：平坦化膜、　２４２：接続電極、　２５０：付加容量、　２５２：付加容量電極、　２５４：容量絶縁膜、　２５６：開口、　２５８：隔壁、　２６０：発光素子、　２６２：画素電極、　２６４：有機ＥＬ層、　２６６：ホール注入・輸送層、　２６８：発光層、　２７０：電子注入・輸送層、　２７２：コモン電極、　３００：表示パネル回路、　３０１：画素回路トランジスタ、　３０３：周辺回路トランジスタ、　３０５、３０７：開口、　３１０：トランジスタ層、　３１１：第４層間絶縁層、　３１３：ソース配線層、　３１５：ドレイン配線層、　３１７：第３配線層、　３１９：貫通電極、　３２１：第５層間絶縁層、　３３０：電気光学層、　３３１：隔壁、　３３３：有機ＥＬ層、　３３５：コモン電極、　４００：支持基板、　４０１：アライメントマーカ、　４１０：接着層、　５００Ａ：電源ＩＣチップ、　５１０Ａ：メモリＩＣチップ、　５２１Ｂ：ゲートドライバＩＣチップ、　５２３Ｂ：ソースドライバＩＣチップ、　６００Ｃ：タッチセンサ層、　６０１Ｃ：タッチセンサＩＣチップ、　６１０Ｃ：タッチセンサ駆動電極、　６２０Ｃ：タッチセンサ検出電極、　６３０Ｃ：貫通電極、　６３１Ｃ、６３３Ｃ：開口、　６４０Ｃ：平坦化膜、　６５０Ｃ：保護膜、　６６０Ｃ：第６層間絶縁層、　６７０Ｃ：樹脂層

Claims (11)

  1. 　第１面、前記第１面とは反対側の第２面、及び前記第１面と前記第２面との間の側面を備え、前記第１面に端子を有するＩＣチップと、
    　前記第２面及び前記側面を覆う樹脂層と、
    　前記ＩＣチップ及び前記樹脂層の上に設けられ、前記端子に接続される配線を含む配線層と、
    　前記配線層の上に設けられ、前記配線に接続されるトランジスタを含むトランジスタ層と、
    　前記トランジスタ層の上に設けられ、前記トランジスタに接続された画素電極を含む電気光学層と、
    を有する表示装置。
  2. 　前記ＩＣチップの前記第１面及び前記樹脂層の前記配線層側の面は、同一平面上にある、請求項１に記載の表示装置。
  3. 　前記配線層は第１絶縁層を含み、
    　前記トランジスタ層は第２絶縁層を含み、
    　前記配線と前記トランジスタとは、前記第１絶縁層及び前記第２絶縁層を貫通する貫通電極を介して接続される、請求項１又は２に記載の表示装置。
  4. 　前記ＩＣチップと前記トランジスタとは、平面視において重畳する、請求項１乃至３のいずれか一に記載の表示装置。
  5. 　前記ＩＣチップと前記画素電極とは、平面視において重畳する、請求項１乃至４のいずれか一に記載の表示装置。
  6. 　前記ＩＣチップは、電源を供給する電源ＩＣチップ及び前記画素に階調データを供給する駆動回路を制御する画素駆動ＩＣチップを含み、
    　前記電源ＩＣチップ及び前記画素駆動ＩＣチップは分離して配置される、請求項１乃至５のいずれか一に記載の表示装置。
  7. 　前記画素駆動ＩＣチップは、前記トランジスタのオン又はオフを制御するゲートドライバ駆動ＩＣチップ、及び前記トランジスタに供給される階調データを制御するソースドライバ駆動ＩＣチップを含み、
    　前記ゲートドライバ駆動ＩＣチップ及び前記ソースドライバ駆動ＩＣチップは分離して配置される、請求項６に記載の表示装置。
  8. 　前記トランジスタ層は、前記ゲートドライバ駆動ＩＣチップによって制御されるゲートドライバ、及び前記ソースドライバ駆動ＩＣチップによって制御されるソースドライバを含み、
    　前記ゲートドライバ駆動ＩＣチップは、前記ソースドライバよりも前記ゲートドライバの近くに配置され、
    　前記ソースドライバ駆動ＩＣチップは、前記ゲートドライバよりも前記ソースドライバの近くに配置される、請求項７に記載の表示装置。
  9. 　前記画素電極によって画像を表示する表示領域に配置されたタッチセンサ電極をさらに有し、
    　前記ＩＣチップは、前記タッチセンサ配線に接続されたタッチセンサＩＣを含み、
    　前記タッチセンサＩＣは、前記電源ＩＣチップ及び前記画素駆動ＩＣチップとは分離して配置される、請求項６乃至８のいずれか一に記載の表示装置。
  10. 　前記タッチセンサＩＣは、前記表示領域の周囲の周辺領域に配置される、請求項９に記載の表示装置。
  11. 　第１面、前記第１面とは反対側の第２面、及び前記第１面と前記第２面との間の側面を備え、前記第１面に端子を有するＩＣチップを、前記端子が支持基板側を向くように配置し、
    　前記支持基板の上に、前記第２面及び前記側面を覆う樹脂層を形成し、
    　前記ＩＣチップ及び前記樹脂層を前記支持基板から剥離し、
    　前記端子に接続される配線を含む配線層を形成し、
    　前記配線に接続されるトランジスタを含むトランジスタ層を形成し、
    　前記トランジスタに接続される画素電極を含む電気光学層を形成する表示装置の製造方法。
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