KR20220159560A - 표시 장치 및 이의 제조 방법 - Google Patents

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김현
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이성진
이현욱
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Abstract

일 실시예에 따른 표시 장치는 베이스층; 상기 베이스층 위에 위치하고, 오목하게 형성된 홈을 가진 비아층; 상기 홈 내에 위치하는 발광 소자; 상기 비아층 위에 위치하는 제1 전극; 상기 비아층 위에 위치하고, 상기 제1 전극과 이격하여 위치하는 제2 전극; 및 상기 홈 내에서, 상기 발광 소자 위에 위치하는 앵커를 포함하고, 상기 홈 내에는 상기 발광 소자의 단부를 덮는 제1 전도체가 채워진다.

Description

표시 장치 및 이의 제조 방법{DISPLAY DEVICE AND MANUFACTURING METHOD OF THE SAME}
본 발명은 표시 장치 및 이의 제조 방법에 관한 것이다.
정보 디스플레이에 관한 관심이 고조되고 휴대가 가능한 정보 매체를 이용하려는 요구가 높아지면서, 표시 장치에 대한 요구 및 상업화가 중점적으로 이루어지고 있다.
본 발명은 발광 소자의 단부에 직접 접촉 전극이 접촉함으로써 발생할 수 있는 단락 이슈를 개선할 수 있는 표시 장치 및 이의 제조 방법을 제공하는 것을 목적으로 한다.
본 발명의 일 실시예에 따른 표시 장치는 베이스층; 상기 베이스층 위에 위치하고, 오목하게 형성된 홈을 가진 비아층; 상기 홈 내에 위치하는 발광 소자; 상기 비아층 위에 위치하는 제1 전극; 상기 비아층 위에 위치하고, 상기 제1 전극과 이격하여 위치하는 제2 전극; 및 상기 홈 내에서, 상기 발광 소자 위에 위치하는 앵커를 포함하고, 상기 홈 내에는 상기 발광 소자의 단부를 덮는 제1 전도체가 채워진다.
상기 제1 전극의 적어도 일부, 상기 제2 전극의 적어도 일부, 및 상기 홈의 표면을 덮도록 위치하는 제1 절연층을 더 포함할 수 있다.
상기 앵커를 사이에 두고 서로 이격하여 위치하는 제1 접촉 전극 및 제2 접촉 전극을 더 포함할 수 있다.
상기 제1 접촉 전극은 상기 발광 소자의 제1 단부를 덮는 상기 제1 전도체의 상면 및 상기 제1 절연층의 상면에 위치하고, 상기 제1 접촉 전극은 상기 제1 절연층에 의해 노출된 상기 제1 전극과 전기적으로 연결될 수 있다.
상기 제1 접촉 전극과 상기 발광 소자의 제1 단부는 상기 제1 전도체를 통해 전기적으로 연결될 수 있다.
상기 제2 접촉 전극은 상기 발광 소자의 제2 단부를 덮는 상기 제1 전도체의 상면 및 상기 제1 절연층의 상면에 위치하고, 상기 제2 접촉 전극은 상기 제1 절연층에 의해 노출된 상기 제2 전극과 전기적으로 연결될 수 있다.
상기 제2 접촉 전극과 상기 발광 소자의 제2 단부는 상기 제1 전도체를 통해 전기적으로 연결될 수 있다.
상기 제1 전도체는 PCBM, Alq3, LiF, PBD(1-(3,4-dimethoxyphenyl)-3-[3-(1H-imidazol-1-yl)propyl]thiourea) 중 적어도 하나를 포함할 수 있다.
상기 홈의 너비는 상기 발광 소자의 길이보다 길고, 상기 홈의 깊이는 상기 발광 소자의 직경보다 클 수 있다.
상기 앵커는 유기 물질을 포함하고, 상기 앵커의 상측과 하측의 직경은 단면상 서로 동일하거나 상이할 수 있다.
일 실시예에 따른 표시 장치의 제조 방법은 홈이 형성된 비아층 상에서, 상기 홈 내에 발광 소자를 정렬하는 단계; 상기 발광 소자 위에 앵커를 형성하는 단계; 상기 홈 내에서 상기 발광 소자의 단부를 덮도록 제1 전도체를 형성하는 단계; 상기 제1 전도체 및 상기 앵커 상에 접촉 전극을 형성하고, 상기 접촉 전극의 일부분 위에 포토 레지스트를 도포하는 단계; 및 상기 포토 레지스트에 의해 노출된 상기 접촉 전극의 타부분을 식각하여, 제1 접촉 전극 및 제2 접촉 전극을 형성하는 단계를 포함한다.
상기 홈의 너비는 상기 발광 소자의 길이보다 넓고, 상기 홈의 깊이는 상기 발광 소자의 직경보다 크게 형성될 수 있다.
상기 앵커는 상기 발광 소자의 제1 단부 및 상기 발광 소자의 제2 단부가 노출되고, 상기 발광 소자의 일부분을 둘러싸도록 형성될 수 있다.
상기 제1 전도체는 상기 앵커의 일측에서 상기 발광 소자의 제1 단부를 덮도록 형성되고, 상기 앵커의 타측에서 상기 발광 소자의 제2 단부를 덮도록 형성될 수 있다.
상기 포토 레지스트는 상기 앵커를 기준으로 이격하여 도포되고, 상기 포토 레지스트의 높이는 상기 앵커의 상면보다 낮은 높이로 형성될 수 있다.
일 실시예에 따른 표시 장치는 베이스층; 상기 베이스층 위에 위치하고, 오목하게 형성된 홈을 가진 비아층; 상기 홈 내에 위치하는 발광 소자; 상기 비아층 위에 위치하는 제1 전극; 상기 비아층 위에 위치하고, 상기 제1 전극과 이격하여 위치하는 제2 전극; 상기 제1 전극의 적어도 일부, 상기 제2 전극의 적어도 일부, 및 상기 홈의 표면을 덮도록 위치하는 제1 절연층; 상기 홈 내에서, 상기 발광 소자 위에 위치하는 앵커; 및 상기 제1 절연층 위에 위치하고, 상기 홈 내에서 상기 발광 소자의 단부를 덮는 제2 전도체를 포함한다.
상기 제2 전도체의 제1 부분은 상기 홈을 덮도록 위치하고, 상기 제2 전도체의 제2 부분은 상기 발광 소자의 제1 단부를 덮도록 위치하며, 상기 제1 전극과 전기적으로 연결되고, 상기 제2 전도체의 제3 부분은 상기 발광 소자의 제2 단부를 덮도록 위치하며, 상기 제2 전극과 전기적으로 연결될 수 있다.
상기 제2 전도체는 n+ 비정질 실리콘을 포함할 수 있다.
상기 앵커는 유기 물질을 포함하고, 상기 앵커의 상측과 하측의 직경은 단면상 서로 동일하거나 상이할 수 있다.
상기 홈의 너비는 상기 발광 소자의 길이보다 넓고, 상기 홈의 깊이는 상기 발광 소자의 직경보다 크게 형성될 수 있다.
일 실시예에 따르면, 제1 접촉 전극 및 제2 접촉 전극을 제1 전도체 상에 편평하게 위치시켜 발광 소자와 전기적으로 연결시키므로, 발광 소자의 단부에 직접 접촉 전극이 접촉함으로써 발생할 수 있는 단락 이슈를 개선할 수 있다.
일 실시예에 따르면, 제2 전도체가 접촉 전극으로써 발광 소자를 각 구동 전원과 전기적으로 연결시키므로, 발광 소자의 단부에 직접 접촉 전극이 접촉함으로써 발생할 수 있는 단락 이슈를 개선할 수 있다.
또한, 오목한 홈 내부에 발광 소자를 투입하고 정렬함으로써, 제1 전극 및 제2 전극 위에 발광 소자가 배치될 수 있는 구조에 비해, 발광 소자의 정렬도를 높일 수 있다.
일 실시예에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1은 일 실시예에 따른 표시 장치를 개략적으로 도시한 평면도이다.
도 2는 일 실시예에 따른 표시 장치의 한 화소의 회로도이다.
도 3은 일 실시예에 따른 발광 소자를 도시한 사시도이다.
도 4는 일 실시예에 따른 표시 장치의 한 화소의 단면도이다.
도 5는 일 실시예에 따른 표시 장치 중 표시 소자층을 중심으로 도시한 단면도이다.
도 6은 일 실시예에 따른 표시 장치의 배치를 개략적으로 도시한 평면도이다.
도 7은 일 실시예에 따른 표시 장치의 배치를 개략적으로 도시한 평면도이다.
도 8 내지 도 11은 일 실시예에 따른 표시 장치의 제조 방법을 순차적으로 도시한 단면도들이다.
도 12는 일 실시예에 따른 표시 장치의 단면도이다.
도 13은 일 실시예에 따른 표시 장치의 단면도이다.
도 14는 일 실시예에 따른 표시 장치 중 표시 소자층을 중심으로 도시한 단면도이다.
도 15 내지 도 18은 도 14에 도시된 표시 장치의 제조 방법을 순차적으로 도시한 단면도들이다.
도 19는 일 실시예에 따른 표시 장치의 단면도이다.
도 20은 일 실시예에 따른 표시 장치의 단면도이다.
도 21은 비교예에 따른 표시 장치의 평면 및 단면 이미지이다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다. 또한, 층, 막, 영역, 판 등의 부분이 다른 부분 "상에" 있다고 할 경우, 이는 다른 부분 "바로 위에" 있는 경우뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 또한, 본 명세서에 있어서, 어느 층, 막, 영역, 판 등의 부분이 다른 부분 상(on)에 형성되었다고 할 경우, 형성된 방향은 상부 방향만 한정되지 않으며 측면이나 하부 방향으로 형성된 것을 포함한다. 반대로 층, 막, 영역, 판 등의 부분이 다른 부분 "아래에" 있다고 할 경우, 이는 다른 부분 "바로 아래에" 있는 경우뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다.
이하, 본 발명의 실시예들과 관련된 도면들을 참고하여, 본 발명의 실시예에 따른 표시 장치에 대해 설명하도록 한다.
도 1은 일 실시예에 따른 표시 장치를 개략적으로 도시한 평면도이고, 도 2는 일 실시예에 따른 표시 장치의 한 화소의 회로도이다.
먼저, 도 1을 참조하면, 일 실시예에 따른 표시 장치는 베이스층(BSL), 및 베이스층(BSL) 상에 배치된 복수의 화소(PXL)를 포함할 수 있다.
베이스층(BSL)은 표시 장치의 베이스 부재를 구성할 수 있다. 실시예에 따라, 베이스층(BSL)은 경성(Rigid) 또는 가요성(Flexible)의 기판이나 필름일 수 있으며, 그 재료나 물성이 특별히 한정되지는 않는다. 일 예로, 베이스층(BSL)은 유리 또는 강화 유리로 이루어진 경성 기판, 플라스틱 또는 금속 재질의 연성 기판(또는, 박막 필름), 또는 적어도 한 층의 절연막일 수 있으며, 그 재료 및/또는 물성이 특별히 한정되지는 않는다.
베이스층(BSL)은 영상을 표시하는 표시 영역(DA) 및 표시 영역(DA)을 제외한 비표시 영역(NDA)을 포함한다. 비표시 영역(NDA)은 영상이 표시되지 않는 영역이고, 표시 영역(DA)을 둘러싸는 베젤(Bezel) 영역일 수 있다.
표시 영역(DA)은 표시 장치의 일면에 위치할 수 있다. 일 예로, 표시 영역(DA)은 표시 장치의 전면에 위치할 수 있고, 이 외에도 표시 장치의 측면, 배면에 추가적으로 위치할 수 있다.
비표시 영역(NDA)은 표시 영역(DA)을 둘러싸도록 표시 영역(DA)의 주변에 위치한다. 비표시 영역(NDA)은 표시 영역(DA)의 화소(PXL)들에 연결되는 배선들, 패드들, 구동 회로 등을 선택적으로 포함할 수 있다.
도 1에서는 하나의 화소(PXL)만이 도시되었으나, 실질적으로 복수의 화소(PXL)가 표시 영역(DA)에 분산되어 배치될 수 있다. 일 예로, 화소(PXL)들은 매트릭스, 스트라이프 등의 배열 구조로 표시 영역(DA)에 배치될 수 있다. 다만, 본 발명이 이에 한정되지는 않는다.
도 2를 참조하면, 한 화소(PXL)는 데이터 신호에 대응하는 휘도의 광을 생성하는 적어도 하나의 발광 유닛(EMU)을 포함할 수 있다. 또한, 한 화소(PXL)는 발광 유닛(EMU)을 구동하기 위한 화소 회로(PXC)를 선택적으로 더 포함할 수 있다.
발광 유닛(EMU)은 제1 구동 전원(VDD)의 전압이 인가되는 제1 전원 라인(PL1)과 제2 구동 전원(VSS)의 전압이 인가되는 제2 전원 라인(PL2) 사이에 병렬 연결된 발광 소자(LD)들을 포함할 수 있다.
구체적으로, 발광 유닛(EMU)은 화소 회로(PXC) 및 제1 전원 라인(PL1)을 경유하여 제1 구동 전원(VDD)에 연결된 제1 전극(EL1), 제2 전원 라인(PL2)을 통해 제2 구동 전원(VSS)에 연결된 제2 전극(EL2), 및 제1 전극(EL1)과 제2 전극(EL2) 사이에 서로 동일한 방향으로 병렬 연결되는 발광 소자(LD)들을 포함할 수 있다. 일 실시예에서, 제1 전극(EL1)은 애노드(anode)일 수 있고, 제2 전극(EL2)은 캐소드(cathode)일 수 있다.
발광 유닛(EMU)에 포함된 발광 소자(LD)들 각각은, 제1 전극(EL1)을 통해 제1 구동 전원(VDD)에 연결되는 일 단부(또는, 제1 단부) 및 제2 전극(EL2)을 통해 제2 구동 전원(VSS)에 연결된 타 단부(또는, 제2 단부)를 포함할 수 있다.
제1 구동 전원(VDD)과 제2 구동 전원(VSS)은 서로 다른 전위를 가질 수 있다. 일 예로, 제1 구동 전원(VDD)은 고전위 전원으로 설정되고, 제2 구동 전원(VSS)은 저전위 전원으로 설정될 수 있다. 이때, 제1 구동 전원(VDD) 및 제2 구동 전원(VSS)의 전위차는 화소(PXL)의 발광 기간 동안 발광 소자(LD)들의 문턱 전압 이상으로 설정될 수 있다.
상술한 바와 같이, 상이한 전위의 전압이 각각 공급되는 제1 전극(EL1)과 제2 전극(EL2) 사이에 동일한 방향(일 예로, 순 방향)으로 병렬 연결된 각각의 발광 소자(LD)는 각각의 유효 광원을 구성할 수 있다. 이러한 유효 광원들이 모여 화소(PXL)의 발광 유닛(EMU)을 구성할 수 있다.
실시예에 따라, 발광 유닛(EMU)은 각각의 유효 광원을 구성하는 발광 소자(LD)들 외에 적어도 하나의 비유효 광원, 일 예로 역방향 발광 소자(LDr)를 더 포함할 수 있다. 이러한 역방향 발광 소자(LDr)는 유효 광원들을 구성하는 발광 소자(LD)들과 함께 제1 전극(EL1) 및 제2 전극(EL2) 사이에 병렬로 연결되되, 발광 소자(LD)들과는 반대 방향으로 제1 전극(EL1) 및 제2 전극(EL2) 사이에 연결된다. 이러한 역방향 발광 소자(LDr)는 제1 전극(EL1) 및 제2 전극(EL2) 사이에 소정의 구동 전압(일 예로, 순방향의 구동 전압)이 인가되더라도 비활성된 상태를 유지하게 되고, 이에 따라 역방향 발광 소자(LDr)에는 실질적으로 전류가 흐르지 않게 된다.
발광 유닛(EMU)의 발광 소자(LD)들은 화소 회로(PXC)를 통해 공급되는 구동 전류에 대응하는 휘도로 발광할 수 있다. 예를 들어, 각각의 프레임 기간 동안 화소 회로(PXC)는 한 프레임 데이터의 계조 값에 대응하는 구동 전류를 발광 유닛(EMU)으로 공급할 수 있다. 발광 유닛(EMU)으로 공급되는 구동 전류는 발광 소자(LD)들 각각으로 나뉘어 흐를 수 있다. 이에 따라, 각각의 발광 소자(LD)가 그에 흐르는 전류에 상응하는 휘도로 발광하면서, 발광 유닛(EMU)이 구동 전류에 대응하는 휘도의 광을 방출할 수 있다.
도 2에서는 발광 유닛(EMU)을 구성하는 발광 소자(LD)들이 모두 병렬로 연결된 실시예가 도시되었으나, 본 발명이 이에 한정되지는 않는다. 실시예에 따라, 발광 유닛(EMU)은 2개의 직렬단을 포함할 수 있고, 실시예에 따라, 발광 소자(LD)들이 n개의 직렬단으로 연결되어 있을 수 있다. 즉, 발광 유닛(EMU)은 직/병렬 혼합 구조로 구성될 수 있다.
화소 회로(PXC)는 한 화소(PXL)의 스캔 라인(Si) 및 데이터 라인(Dj)에 접속된다. 일 예로, 화소(PXL)가 표시 영역(DA, 도 1 참조)의 i(i는 자연수)번째 행 및 j(j는 자연수)번째 열에 배치되는 경우, 화소(PXL)의 화소 회로(PXC)는 표시 영역(DA)의 i번째 스캔 라인(Si) 및 j번째 데이터 라인(Dj)에 접속될 수 있다. 또한, 화소 회로(PXC)는 표시 영역(DA)의 i번째 제어 라인(CLi) 및 j번째 센싱 라인(SENj)에 접속될 수 있다.
화소 회로(PXC)는 제1 트랜지스터(T1), 제2 트랜지스터(T2), 제3 트랜지스터(T3), 및 스토리지 커패시터(Cst)를 포함한다.
제1 트랜지스터(T1)(또는, 구동 트랜지스터)의 제1 단자는 제1 구동 전원(VDD)에 접속되고, 제2 단자는 발광 유닛(EMU)의 제1 전극(EL1)에 전기적으로 접속된다. 제1 트랜지스터(T1)의 게이트 전극은 제1 노드(N1)에 접속된다. 이에 따라, 제1 트랜지스터(T1)는 제1 노드(N1)의 전압에 대응하여 발광 소자(LD)들로 공급되는 구동 전류의 양을 제어할 수 있다.
일 실시예에서, 제1 트랜지스터(T1)는 하부 금속층(BML)을 선택적으로 포함할 수 있다. 제1 트랜지스터(T1)의 게이트 전극과 하부 금속층(BML)은 절연층을 사이에 두고 서로 중첩될 수 있다.
제2 트랜지스터(T2)(또는, 스위칭 트랜지스터)의 제1 단자는 데이터 라인(Dj)에 접속되고, 제2 단자는 제1 노드(N1)에 접속된다. 제2 트랜지스터(T2)의 게이트 전극은 스캔 라인(Si)에 접속된다. 제2 트랜지스터(T2)는 스캔 라인(Si)으로부터 턴-온 전압의 스캔 신호(로우 레벨)가 공급될 때 턴-온되어, 데이터 라인(Dj)과 제1 노드(N1)를 전기적으로 연결한다. 이때, 데이터 라인(Dj)으로 한 프레임의 데이터 신호가 공급되면, 제1 노드(N1)로 데이터 신호가 전달된다. 제1 노드(N1)로 전달된 데이터 신호는 스토리지 커패시터(Cst)에 충전된다.
제3 트랜지스터(T3)는 제1 트랜지스터(T1)와 센싱 라인(SENj) 사이에 접속된다. 구체적으로, 제3 트랜지스터(T3)의 제1 단자는 제1 트랜지스터(T1)의 제2 단자에 접속되고, 제3 트랜지스터(T3)의 제2 단자는 센싱 라인(SENj)에 접속된다. 제3 트랜지스터(T3)의 게이트 전극은 제어 라인(CLi)에 접속된다. 이와 같은 제3 트랜지스터(T3)는 소정의 센싱 기간 동안 제어 라인(CLi)으로 공급되는 게이트-온 전압의 제어 신호(로우 레벨)에 의해 턴-온되어 센싱 라인(SENj)과 제1 트랜지스터(T1)를 전기적으로 연결한다. 센싱 기간은 표시 영역(DA)에 배치된 화소(PXL)들 각각의 특성 정보(일 예로, 제1 트랜지스터(T1)의 문턱 전압 등)를 추출하는 기간일 수 있다.
스토리지 커패시터(Cst)의 일 전극은 제1 노드(N1)에 접속되고, 다른 전극은 제1 트랜지스터(T1)의 제1 단자에 접속된다. 이와 같은 스토리지 커패시터(Cst)는 제1 노드(N1)로 공급되는 데이터 신호에 대응하는 전압과 제1 트랜지스터(T1)의 제1 단자의 전압 차에 해당하는 전압을 충전하고, 다음 프레임의 데이터 신호가 공급될 때까지 충전된 전압을 유지할 수 있다.
도 2에서는 제1 내지 제3 트랜지스터들(T1~T3)이 모두 P타입 트랜지스터들인 실시예를 개시하였으나, 본 발명이 이에 한정되지는 않는다. 실시예에 따라, 제1 내지 제3 트랜지스터들(T1~T3) 중 적어도 하나는 N타입 트랜지스터로 변경될 수도 있다.
또한, 도 2에서는 발광 유닛(EMU)이 화소 회로(PXC)와 제2 구동 전원(VSS)의 사이에 접속되는 실시예를 개시하였으나, 발광 유닛(EMU)은 제1 구동 전원(VDD)과 화소 회로(PXC)의 사이에 접속될 수도 있다.
이하에서는, 도 3을 참조하여 일 실시예에 따른 표시 장치 및 화소에 포함되는 발광 소자를 살펴본다.
도 3은 일 실시예에 따른 발광 소자를 도시한 사시도이다.
도 3을 참조하면, 일 실시예에 따른 표시 장치에 포함되는 발광 소자(LD)는 제1 반도체층(10), 활성층(20), 및 제2 반도체층(30)을 포함한다. 일 예로, 발광 소자(LD)는 길이(L) 방향을 따라 제1 반도체층(10), 활성층(20), 및 제2 반도체층(30)이 순차적으로 적층된 적층체로 구성될 수 있다.
발광 소자(LD)는 일 방향을 따라 연장된 막대 형상, 즉, 원 기둥 형상으로 제공될 수 있다. 발광 소자(LD)의 연장 방향을 길이(L) 방향이라고 하면, 발광 소자(LD)는 길이(L) 방향을 따라 일측 단부와 타측 단부를 가질 수 있다. 도 3에서는 기둥 형상의 발광 소자(LD)를 도시하였으나, 일 실시예에 의한 발광 소자(LD)의 종류 및/또는 형상은 이에 한정되지 않는다.
발광 소자(LD)는 막대 형상으로 제조된 막대형 발광 다이오드일 수 있다. 본 명세서에서, "막대형"이라 함은 원 기둥 또는 다각 기둥 등과 같이 길이(L) 방향으로 긴(즉, 종횡비(aspect ratio)가 1보다 큰) 로드 형상(rod-like shape), 또는 바 형상(bar-like shape)을 포괄하며, 그 단면의 형상이 특별히 한정되지는 않는다. 예를 들어, 발광 소자(LD)의 길이(L)는 그 직경(D)(또는, 횡단면의 폭)보다 클 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니며, 실시예에 따라, 발광 소자(LD)는 길이(L) 방향으로 짧은(즉, 종횡비가 1보다 작은) 로드 형상 또는 바 형상 등을 가질 수도 있다. 또한, 다른 실시예에 따라, 발광 소자(LD)는 길이(L)와 직경(D)이 동일한 로드 형상 또는 바 형상 등을 가질 수도 있다.
발광 소자(LD)는 나노 스케일 내지 마이크로 스케일 정도로 작은 크기를 가질 수 있다. 발광 소자(LD)는 각각 나노 스케일 내지 마이크로 스케일 범위의 직경(D) 및/또는 길이(L)를 가질 수 있다. 일례로, 발광 소자(LD)의 길이(L)는 약 4 ㎛ 일 수 있고, 발광 소자(LD)의 직경(D)은 약 0.5 ㎛ 일 수 있다. 다만, 본 발명에서 발광 소자(LD)의 크기가 이에 한정되지는 않는다. 예를 들어, 발광 소자(LD)를 이용한 발광 장치를 광원으로 이용하는 각종 장치, 일 예로 표시 장치 등의 설계 조건에 따라 발광 소자(LD)의 크기는 다양하게 변경될 수 있다.
제1 반도체층(10)은 적어도 하나의 n형 반도체층을 포함할 수 있다. 예를 들어, 제1 반도체층(10)은 InAlGaN, GaN, AlGaN, InGaN, AlN, InN 중 어느 하나의 반도체 재료를 포함하며, Si, Ge, Sn 등과 같은 제1 도전성 도펀트가 도핑된 n형 반도체층을 포함할 수 있다. 다만, 제1 반도체층(10)을 구성하는 물질이 이에 한정되는 것은 아니며, 이 외에도 다양한 물질로 제1 반도체층(10)을 구성할 수 있다.
활성층(20)은 제1 반도체층(10) 상에 배치되며, 단일 또는 다중 양자 우물 구조로 형성될 수 있다. 일 실시예에서, 활성층(20)의 상부 및/또는 하부에는 도전성 도펀트가 도핑된 클래드층(미도시)이 형성될 수도 있다. 일 예로, 클래드층은 AlGaN층 또는 InAlGaN층으로 형성될 수 있다. 실시예에 따라, AlGaN, InAlGaN 등의 물질이 활성층(20)을 형성하는 데에 이용될 수 있으며, 이 외에도 다양한 물질이 활성층(20)을 구성할 수 있다.
발광 소자(LD)의 양단에 문턱 전압 이상의 전압을 인가하게 되면, 활성층(20)에서 전자-정공 쌍이 결합하면서 발광 소자(LD)가 발광하게 된다. 이러한 원리를 이용하여 발광 소자(LD)의 발광을 제어함으로써, 발광 소자(LD)를 표시 장치의 화소를 비롯한 다양한 발광 장치의 광원으로 이용할 수 있다.
제2 반도체층(30)은 활성층(20) 상에 배치되며, 제1 반도체층(10)과 상이한 타입의 반도체층을 포함할 수 있다. 일 예로, 제2 반도체층(30)은 적어도 하나의 p형 반도체층을 포함할 수 있다. 예를 들어, 제2 반도체층(30)은 InAlGaN, GaN, AlGaN, InGaN, AlN, InN 중 적어도 하나의 반도체 재료를 포함하며, Mg, Zn, Ca, Sr, Ba 등과 같은 제2 도전성 도펀트가 도핑된 p형 반도체층을 포함할 수 있다. 다만, 제2 반도체층(30)을 구성하는 물질이 이에 한정되는 것은 아니며, 이 외에도 다양한 물질이 제2 반도체층(30)을 구성할 수 있다.
상술한 실시예에서는, 제1 반도체층(10)과 제2 반도체층(30)이 각각 하나의 층으로 구성된 것으로 설명하고 있으나, 본 발명이 이에 한정되는 것은 아니다. 일 실시예에 있어서, 활성층(20)의 물질에 따라 제1 반도체층(10)과 제2 반도체층(30) 각각은 하나 이상의 층들, 일 예로 클래드층 및/또는 TSBR(Tensile Strain Barrier Reducing) 층을 더 포함할 수도 있다. TSBR 층은 격자 구조가 다른 반도체층들 사이에 배치되어 격자 상수(lattice constant) 차이를 줄이기 위한 완충 역할을 하는 스트레인(strain) 완화층일 수 있다. TSBR 층은 p-GaInP, p-AlInP, p-AlGaInP 등과 같은 p형 반도체층으로 구성될 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
또한, 실시예에 따라, 발광 소자(LD)는 표면에 제공된 절연막(40)을 더 포함할 수 있다. 절연막(40)은 활성층(20)의 외주면을 둘러싸도록 발광 소자(LD)의 표면에 형성될 수 있으며, 이외에도 제1 반도체층(10) 및 제2 반도체층(30)의 일 영역을 더 둘러쌀 수 있다. 다만, 실시예에 따라, 절연막(40)은 서로 다른 극성을 가지는 발광 소자(LD)의 양 단부를 노출할 수 있다. 예를 들어, 절연막(40)은 길이(L) 방향에서 발광 소자(LD)의 양단에 위치한 제1 반도체층(10) 및 제2 반도체층(30) 각각의 일단, 일 예로 원기둥의 두 밑면(발광 소자(LD)의 상부면 및 하부면)을 커버하지 않고 노출할 수도 있다.
발광 소자(LD)의 표면, 특히 활성층(20)의 표면에 절연막(40)이 제공되면, 활성층(20)이 도시되지 않은 적어도 하나의 전극(일 예로, 발광 소자(LD)의 양단에 연결되는 접촉 전극들 중 적어도 하나의 접촉 전극) 등과 단락되는 것을 방지할 수 있다. 이에 따라, 발광 소자(LD)의 전기적 안정성을 확보할 수 있다.
또한, 발광 소자(LD)는 표면에 절연막(40)을 포함함으로서, 발광 소자(LD)의 표면 결함을 최소화하여 수명 및 효율을 향상시킬 수 있다. 또한, 각각의 발광 소자(LD)가 절연막(40)을 포함하면, 다수의 발광 소자(LD)들이 서로 밀접하여 배치되어 있는 경우에도 발광 소자(LD)들의 사이에서 원치 않는 단락이 발생하는 것을 방지할 수 있다.
또한, 일 실시예에서, 발광 소자(LD)는 표면 처리 과정을 거쳐 제조될 수 있다. 예를 들어, 다수의 발광 소자(LD)들을 유동성의 용액(또는, 용매)에 혼합하여 각각의 발광 영역(일 예로, 각 화소의 발광 영역)에 공급할 때, 발광 소자(LD)들이 용액 내에 불균일하게 응집하지 않고 균일하게 분산될 수 있도록 각각의 발광 소자(LD)를 표면 처리할 수 있다.
일 실시예에서, 발광 소자(LD)는 제1 반도체층(10), 활성층(20), 제2 반도체층(30), 및 절연막(40) 외에도 추가적인 구성 요소를 더 포함할 수 있다. 예를 들면, 발광 소자(LD)는 제1 반도체층(10), 활성층(20), 및 제2 반도체층(30)의 일단 측에 배치된 하나 이상의 형광체층, 활성층, 반도체층 및/또는 전극을 추가적으로 포함할 수 있다.
발광 소자(LD)는 표시 장치를 비롯하여 광원을 필요로 하는 다양한 종류의 장치에서 이용될 수 있다. 예를 들어, 표시 장치의 각 화소 영역에 적어도 하나의 발광 소자(LD), 일 예로 각각 나노 스케일 내지 마이크로 스케일의 크기를 가진 복수의 발광 소자(LD)들을 배치하고, 발광 소자(LD)들을 이용하여 각 화소의 광원(또는, 광원 유닛)을 구성할 수 있다. 다만, 본 발명에서 발광 소자(LD)의 적용 분야가 표시 장치에 한정되지는 않는다. 예를 들어, 발광 소자(LD)는 조명 장치 등과 같이 광원을 필요로 하는 다른 종류의 장치에도 이용될 수 있다.
이하에서는, 도 4 및 도 5를 참조하여, 일 실시예에 따른 표시 장치를 살펴본다.
도 4는 일 실시예에 따른 표시 장치의 한 화소의 단면도이고, 도 5는 일 실시예에 따른 표시 장치 중 표시 소자층을 중심으로 도시한 단면도이다.
도 4를 참조하면, 일 실시예에 따른 표시 장치의 한 화소는 베이스층(BSL), 화소 회로층(PCL), 및 표시 소자층(DPL)을 포함할 수 있다.
베이스층(BSL)은 경성(Rigid) 또는 가요성(Flexible)의 기판일 수 있다. 예를 들면, 베이스층(BSL)이 경성의 기판인 경우, 베이스층(BSL)은 유리 기판, 석영 기판, 유리 세라믹 기판, 결정질 유리 기판 등으로 구현될 수 있다. 베이스층(BSL)이 가요성의 기판인 경우, 베이스층(BSL)은 폴리이미드(polyimide), 폴리아마이드(polyamide) 등을 포함하는 고분자 유기물 기판, 플라스틱 기판 등으로 구현될 수 있다.
화소 회로층(PCL)은 베이스층(BSL) 위에 위치한다.
화소 회로층(PCL)은 적어도 하나의 트랜지스터, 스토리지 커패시터, 및 이에 연결되는 복수의 배선들을 포함할 수 있다. 또한, 화소 회로층(PCL)은 베이스층(BSL)의 일면 상에 순차적으로 적층된 버퍼층(BFL), 게이트 절연층(GI), 제1 층간 절연층(ILD1), 제2 층간 절연층(ILD2), 및 제3 층간 절연층(ILD3)을 포함할 수 있다.
하부 금속층(BML)은 베이스층(BSL) 및 버퍼층(BFL) 사이에 위치한다. 하부 금속층(BML)은 후술하는 제1 트랜지스터(T1)의 반도체 패턴(SCP) 및 게이트 전극(GAT)과 적어도 일부분 중첩하도록 위치한다. 하부 금속층(BML)은 버퍼층(BFL), 게이트 절연층(GI), 제1 층간 절연층(ILD1)의 컨택홀을 통해 제1 트랜지스터(T1)의 제2 전극(TE2)과 연결될 수 있다. 여기서, 제1 트랜지스터(T1)의 제2 전극(TE2)은 전술한 도 2의 제1 트랜지스터(T1)의 제1 단자와 동일한 구성일 수 있다.
버퍼층(BFL)은 베이스층(BSL) 및 하부 금속층(BML) 위에 위치한다. 버퍼층(BFL)은 베이스층(BSL) 및 하부 금속층(BML)을 덮을 수 있다. 버퍼층(BFL)은 불순물이 외부로부터 화소 회로층(PCL)으로 확산되는 것을 방지할 수 있다. 버퍼층(BFL)은 실리콘 질화물(SiNx), 실리콘 산화물(SiOx), 실리콘 산질화물(SiOxNy), 및 알루미늄 산화물(AlOx) 등과 같은 금속 산화물 중 적어도 하나를 포함할 수 있다. 실시예에 따라, 버퍼층(BFL)은 생략될 수도 있다.
제1 트랜지스터(T1)의 반도체 패턴(SCP)은 버퍼층(BFL) 위에 위치한다. 반도체 패턴(SCP)은 채널 영역과 채널 영역의 양측에 위치하는 소스 영역 및 드레인 영역을 포함할 수 있다. 반도체 패턴(SCP)의 소스 영역은 제2 전극(TE2)에 전기적으로 연결될 수 있고, 드레인 영역은 제1 전극(TE1)에 전기적으로 연결될 수 있다. 즉, 소스 영역 및 드레인 영역은 확장되어 각각 컨택홀을 통해 다른 층의 전극들과 전기적으로 연결될 수 있다.
반도체 패턴(SCP)은 다결정 실리콘(polysilicon), 비정질 실리콘(amorphous silicon), 및 산화물(oxide) 반도체 중 적어도 하나를 포함할 수 있다.
게이트 절연층(GI)은 반도체 패턴(SCP) 및 버퍼층(BFL) 위에 위치한다. 게이트 절연층(GI)은 반도체 패턴(SCP) 및 버퍼층(BFL)을 덮는다. 게이트 절연층(GI)은 무기 물질을 포함할 수 있다. 일 예로, 게이트 절연층(GI)은 실리콘 질화물(SiNx), 실리콘 산화물(SiOx), 실리콘 산질화물(SiOxNy), 및 알루미늄 산화물(AlOx) 중 적어도 하나를 포함할 수 있다. 실시예에 따라, 게이트 절연층(GI)은 유기 물질을 포함할 수도 있다.
제1 트랜지스터(T1)의 게이트 전극(GAT)은 게이트 절연층(GI) 위에 위치한다. 게이트 전극(GAT)은 반도체 패턴(SCP)의 채널 영역과 중첩하도록 위치할 수 있다.
제1 층간 절연층(ILD1)은 게이트 전극(GAT) 및 게이트 절연층(GI) 위에 위치한다. 제1 층간 절연층(ILD1)은 게이트 전극(GAT) 및 게이트 절연층(GI)을 덮는다.
제1 층간 절연층(ILD1)은 게이트 절연층(GI)과 동일한 물질을 포함할 수 있고, 일 예로, 실리콘 질화물(SiNx), 실리콘 산화물(SiOx), 실리콘 산질화물(SiOxNy), 및 알루미늄 산화물(AlOx) 중 적어도 하나를 포함할 수 있다.
제1 트랜지스터(T1)의 제1 전극(TE1) 및 제2 전극(TE2)은 제1 층간 절연층(ILD1) 위에 위치한다. 제1 전극(TE1)은 반도체 패턴(SCP)의 드레인 영역과 연결되는 드레인 전극일 수 있고, 제2 전극(TE2)은 반도체 패턴(SCP)의 소스 영역과 연결되는 소스 전극일 수 있다. 여기서, 제1 전극(TE1)은 전술한 도 2의 제1 트랜지스터(T1)의 제2 단자와 동일한 구성일 수 있다.
제1 전극(TE1)은 제4 컨택홀(CH4), 제1 브릿지 전극(BR1), 및 제6 컨택홀(CH6)을 통해 후술하는 표시 소자층(DPL)의 제1 전극(EL1)과 전기적으로 연결될 수 있다. 따라서, 제1 트랜지스터(T1)는 제1 전극(EL1)에 제1 구동 전원(VDD)의 전압을 전달할 수 있다. 실시예에 따라, 제1 전극(TE1)이 소스 전극일 수 있고, 제2 전극(TE2)이 드레인 전극일 수도 있다.
제2 층간 절연층(ILD2)은 제1 층간 절연층(ILD1), 제1 트랜지스터(T1)의 제1 전극(TE1), 제1 트랜지스터(T1)의 제2 전극(TE2) 위에 위치한다. 제2 층간 절연층(ILD2)은 제1 층간 절연층(ILD1), 제1 트랜지스터(T1)의 제1 전극(TE1), 제1 트랜지스터(T1)의 제2 전극(TE2)을 덮는다.
제2 층간 절연층(ILD2)은 실리콘 질화물(SiNx), 실리콘 산화물(SiOx), 실리콘 산질화물(SiOxNy) 중 적어도 하나 이상을 포함할 수 있다. 실시예에 따라, 제2 층간 절연층(ILD2)은 유기 물질을 포함하는 유기 절연막일 수 있다.
제1 브릿지 전극(BR1), 제2 브릿지 전극(BR2), 및 구동 전압 배선(DVL)은 제2 층간 절연층(ILD2) 위에 위치한다.
제1 브릿지 전극(BR1)은 제2 층간 절연층(ILD2)의 제4 컨택홀(CH4)을 통해 제1 트랜지스터(T1)의 제1 전극(TE1)과 물리적 및/또는 전기적으로 연결될 수 있다. 또한, 제1 브릿지 전극(BR1)은 후술하는 제3 층간 절연층(ILD3) 및 비아층(VIA)의 제6 컨택홀(CH6)을 통해 표시 소자층(DPL)의 제1 전극(EL1)과 물리적 및/또는 전기적으로 연결될 수 있다. 이에 따라, 제1 트랜지스터(T1)의 제2 전극(TE2)에 전달되는 제1 구동 전원(VDD, 도 2 참조)의 전압을 표시 소자층(DPL)의 제1 전극(EL1)에 전달할 수 있다.
제2 브릿지 전극(BR2)은 제2 층간 절연층(ILD2)의 제5 컨택홀(CH5)을 통해 제1 트랜지스터(T1)의 제2 전극(TE2)과 물리적 및/또는 전기적으로 연결될 수 있다.
구동 전압 배선(DVL)은 후술하는 제3 층간 절연층(ILD3) 및 비아층(VIA)의 제7 컨택홀(CH7)을 통해 표시 소자층(DPL)의 제2 전극(EL2)과 물리적 및/또는 전기적으로 연결될 수 있다. 여기서, 구동 전압 배선(DVL)은 전술한 도 2의 제2 전원 라인(PL2)의 일부에 대응될 수 있다. 이에 따라, 구동 전압 배선(DVL)에 전달되는 제2 구동 전원(VSS, 도 2 참조)의 전압을 표시 소자층(DPL)의 제2 전극(EL2)에 전달할 수 있다.
제3 층간 절연층(ILD3)은 제1 브릿지 전극(BR1), 제2 브릿지 전극(BR2), 구동 전압 배선(DVL), 및 제2 층간 절연층(ILD2) 위에 위치한다. 제3 층간 절연층(ILD3)은 제1 브릿지 전극(BR1), 제2 브릿지 전극(BR2), 구동 전압 배선(DVL), 및 제2 층간 절연층(ILD2)을 덮는다.
제3 층간 절연층(ILD3)은 실리콘 질화물(SiNx), 실리콘 산화물(SiOx), 실리콘 산질화물(SiOxNy) 중 적어도 하나 이상을 포함할 수 있다. 실시예에 따라, 제3 층간 절연층(ILD3)은 유기 물질을 포함하는 유기 절연막일 수 있다.
도 4 및 도 5를 참조하면, 일 실시예에 따른 표시 장치의 표시 소자층(DPL)은 비아층(VIA), 뱅크(BNK), 제1 전극(EL1), 제2 전극(EL2), 제1 절연층(INS1), 발광 소자(LD), 앵커(ANC), 제1 접촉 전극(CNE1), 및 제2 접촉 전극(CNE2)을 포함할 수 있다. 도 5에 도시된 표시 소자층(DPL)은 도 4에 도시된 표시 소자층(DPL)의 발광 소자(LD)를 중심으로 한 일부 영역을 단순하게 도시한 것이다. 따라서, 도 4의 홈(GRO), 제1 절연층(INS1) 등의 경사진 측면은 도 5의 홈(GRO), 제1 절연층(INS1)의 수직인 측면에 대응될 수 있다.
비아층(VIA)은 제3 층간 절연층(ILD3) 위에 위치한다. 비아층(VIA)은 적어도 하나의 유기 절연층을 포함할 수 있다. 비아층(VIA)은 단일막 또는 다중막으로 구성될 수 있으며, 무기 절연 물질, 유기 절연 물질을 포함할 수 있다. 예를 들면, 비아층(VIA)은 아크릴계 수지(polyacrylates resin), 에폭시계 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드계 수지(polyamides resin), 및 폴리이미드계 수지(polyimides rein) 중 적어도 하나를 포함할 수 있다.
비아층(VIA)의 일면은 제3 층간 절연층(ILD3)과 접촉할 수 있고, 비아층(VIA)의 타면은 홈(GRO)을 포함할 수 있다. 홈(GRO)은 오목하게 형성될 수 있고, 홈(GRO)의 형상은 단면상 직사각형, 정사각형, 반원, 사다리꼴, 역사다리꼴 등 다양한 형상으로 구현될 수 있다.
비아층(VIA)의 홈(GRO) 내에는 발광 소자(LD)가 배치될 수 있다.
홈(GRO)은 발광 소자(LD)가 길이(L) 방향(또는, 제1 방향(DR1))으로 배치될 수 있을 정도의 너비(W1)로 형성될 수 있다. 예를 들면, 홈의 너비(W1)는 발광 소자(LD)의 길이(L)보다 클 수 있다.
또한, 홈(GRO)은 발광 소자(LD)가 직경(D) 방향(또는, 제3 방향(DR3))으로 담기도록 충분한 깊이(DE)로 형성될 수 있다. 예를 들면, 홈(GRO)의 깊이(DE)는 발광 소자(LD)의 직경(D)보다 클 수 있다..
홈(GRO) 내에는 발광 소자(LD)의 단부를 덮는 제1 전도체(OCD1)가 채워질 수 있다. 제1 전도체(OCD1)는 후술하는 앵커(ANC)에 의해 발광 소자(LD)의 제1 단부(EP1)를 덮는 부분과 발광 소자(LD)의 제2 단부(EP2)를 덮는 부분으로 구분될 수 있다. 발광 소자(LD)의 제1 단부(EP1)를 덮는 제1 전도체(OCD1)는 후술하는 제1 접촉 전극(CNE1)과 직접 접촉할 수 있다. 또한, 발광 소자(LD)의 제2 단부(EP2)를 덮는 제1 전도체(OCD1)는 후술하는 제2 접촉 전극(CNE2)과 직접 접촉할 수 있다.
제1 전도체(OCD1)는 유기 전도체를 포함할 수 있고, PCBM(Phenyl-C61-butyric acid methyl ester), Alq3, LiF, PBD(1-(3,4-dimethoxyphenyl)-3-[3-(1H-imidazol-1-yl)propyl]thiourea)등의 전자 주입/전달 재료 중 적어도 하나를 포함할 수 있다. 이에 따라, 제1 전도체(OCD1)는 발광 소자(LD)의 제1 단부(EP1)와 제1 접촉 전극(CNE1)을 전기적으로 연결할 수 있고, 제1 전도체(OCD1)는 발광 소자(LD)의 제2 단부(EP2)와 제2 접촉 전극(CNE2)을 전기적으로 연결할 수 있다.
뱅크(BNK)는 비아층(VIA) 위에 위치한다. 뱅크(BNK)는 발광 소자(LD)에서 방출되는 광을 표시 장치의 화상 표시 방향(예를 들면, 각 화소의 상부 방향, 제3 방향(DR3))으로 유도하도록 제1 전극(EL1) 및 제2 전극(EL2)의 일부분 하부에 배치되어, 제1 전극(EL1) 및 제2 전극(EL2)의 일부분을 상부 방향, 즉 제3 방향(DR3)으로 돌출시킬 수 있다.
뱅크(BNK)는 무기 재료로 이루어진 무기 절연막 또는 유기 재료로 이루어진 유기 절연막을 포함할 수 있다. 실시예에 따라, 뱅크(BNK)는 단일막의 유기 절연막 또는 단일막의 무기 절연막을 포함할 수 있으나, 본 발명이 이에 한정되지는 않는다.
제1 전극(EL1) 및 제2 전극(EL2)은 각각 뱅크(BNK) 위에 위치하고, 뱅크(BNK)의 형상에 대응하는 표면을 가진다. 제1 전극(EL1) 및 제2 전극(EL2)은 균일한 반사율을 갖는 재료를 포함할 수 있다. 이에 따라, 제1 전극(EL1) 및 제2 전극(EL2)에 의해 발광 소자(LD)에서 방출되는 광은 표시 장치의 화상 표시 방향(제3 방향(DR3))으로 진행될 수 있다. 일 실시예에서, 제1 전극(EL1)은 애노드(anode) 일 수 있고, 제2 전극(EL2)은 캐소드(cathode)일 수 있다.
또한, 제1 전극(EL1)의 일부분 및 제2 전극(EL2)의 일부분은 비아층(VIA) 위에 위치할 수 있다. 제2 전극(EL2)은 제1 전극(EL1)과 홈(GRO)을 사이에 두고 서로 이격하여 위치할 수 있다.
제1 절연층(INS1)은 제1 전극(EL1), 제2 전극(EL2), 및 비아층(VIA)을 덮도록 위치한다. 제1 절연층(INS1)은 제1 전극(EL1)의 상면 및 제2 전극(EL2)의 상면을 적어도 일부분 노출할 수 있다. 또한, 제1 절연층(INS1)은 비아층(VIA)의 홈(GRO)의 표면을 덮도록 위치할 수 있다. 즉, 홈(GRO) 내부에 위치하는 제1 절연층(INS1)은 홈(GRO)의 형상에 대응되도록 배치될 수 있다.
홈(GRO) 내부에 위치하는 제1 절연층(INS1) 사이의 간격(W2)은 발광 소자(LD)의 길이(L)보다 넓을 수 있다.
발광 소자(LD)는 홈(GRO)의 내부에서, 제1 절연층(INS1) 위에 위치한다. 제1 방향(DR1)을 기준으로 발광 소자(LD)는 제1 전극(EL1) 및 제2 전극(EL2) 사이에 배치될 수 있다. 실시예에 따라, 홈(GRO)의 내부에는 복수의 발광 소자(LD)들이 배치되고, 복수의 발광 소자(LD)들은 서로 병렬로 연결될 수 있다.
발광 소자(LD)의 제1 단부(EP1)는 제1 전극(EL1)을 향하고, 발광 소자(LD)의 제2 단부(EP2)는 제2 전극(EL2)을 향하도록 배치될 수 있다.
앵커(ANC)는 비아층(VIA)의 홈(GRO) 내에서 발광 소자(LD) 위에 위치한다. 앵커(ANC)는 발광 소자(LD)의 일부분 위에 위치하고, 발광 소자(LD)의 상부면 및 측면의 일부분을 둘러싸도록 커버하여 발광 소자(LD)를 안정적으로 고정시킬 수 있다.
앵커(ANC)는 유기 물질을 포함할 수 있고, 제1 방향(DR1)에서 홈(GRO) 내부에 위치할 수 있는 형상으로 구현될 수 있다. 즉, 앵커(ANC)는 단면상 직사각형, 정사각형, 사다리꼴, 역사다리꼴 등 다양한 형상으로 구현될 수 있다.
앵커(ANC)는 제3 방향(DR3)에서 홈(GRO)을 벗어나도록 위치할 수 있다. 또한, 앵커(ANC)는 다양한 형상으로 구현될 수 있다. 예를 들면, 앵커(ANC)가 단면상 직사각형 또는 정사각형일 때, 앵커(ANC)의 상측의 직경(DD) 및 하측의 직경(DD)은 서로 동일할 수 있고, 앵커(ANC)가 단면상 사다리꼴일 때, 상측의 직경(DD)은 하측의 직경(DD)보다 작을 수 있다. 앵커(ANC)의 다양한 형상은 후술하는 도 12 및 도 13에서 살펴본다.
앵커(ANC)는 발광 소자(LD)의 제1 단부(EP1) 및 제2 단부(EP2)를 노출한다. 노출된 발광 소자(LD)의 제1 단부(EP1)는 제1 전도체(OCD1)를 통해 후술하는 제1 접촉 전극(CNE1)과 전기적으로 연결될 수 있다. 또한, 노출된 발광 소자(LD)의 제2 단부(EP2)는 제1 전도체(OCD1)를 통해 후술하는 제2 접촉 전극(CNE2)과 전기적으로 연결될 수 있다.
제1 접촉 전극(CNE1) 및 제2 접촉 전극(CNE2)은 앵커(ANC)를 사이에 두고 서로 이격하여 위치한다.
제1 접촉 전극(CNE1)은 제1 절연층(INS1), 제1 전도체(OCD1), 및 앵커(ANC)와 접촉하도록 위치한다. 제1 접촉 전극(CNE1)은 제1 절연층(INS1)의 상면, 제1 전도체(OCD1)의 상면에 위치할 수 있고, 앵커(ANC)의 측면에 위치할 수 있다.
제1 접촉 전극(CNE1)은 제1 절연층(INS1)에 의해 노출된 제1 전극(EL1)과 접촉하여, 제1 전극(EL1)과 물리적 및 전기적으로 연결될 수 있다. 이에 따라, 제1 접촉 전극(CNE1)은 제1 전극(EL1)으로부터 전달된 제1 구동 전원(VDD, 도 2 참조)의 전압을 발광 소자(LD)의 제1 단부(EP1)로 전달할 수 있다.
제2 접촉 전극(CNE2)은 제1 절연층(INS1), 제1 전도체(OCD1), 및 앵커(ANC)와 접촉하도록 위치한다. 제2 접촉 전극(CNE2)은 제1 절연층(INS1)의 상면, 제1 전도체(OCD1)의 상면에 위치할 수 있고, 앵커(ANC)의 측면에 위치할 수 있다. 제2 접촉 전극(CNE2)은 제1 절연층(INS1)에 의해 노출된 제2 전극(EL2)과 접촉하여, 제2 전극(EL2)과 물리적 및 전기적으로 연결될 수 있다. 이에 따라, 제2 접촉 전극(CNE2)은 제2 전극(EL2)으로부터 전달된 제2 구동 전원(VSS, 도 2 참조)의 전압을 발광 소자(LD)의 제2 단부(EP2)로 전달할 수 있다.
제1 접촉 전극(CNE1) 및 제2 접촉 전극(CNE2)은 투명 도전성 물질로 구성될 수 있다. 예를 들면, 제1 접촉 전극(CNE1) 및 제2 접촉 전극(CNE2)은 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), ITZO(Indium Tin Zinc Oxide) 등의 물질을 포함할 수 있다. 이에 따라, 발광 소자(LD)로부터 방출되어 제1 전극(EL1) 및 제2 전극(EL2)에 의해 반사된 광은 표시 장치의 화상 표시 방향(제3 방향(DR3))으로 진행될 수 있다.
일 실시예에서, 제1 접촉 전극(CNE1) 및 제2 접촉 전극(CNE2)은 제1 전도체(OCD1)를 통해 발광 소자(LD)에 전기적으로 연결될 수 있다. 즉, 일 실시예에서는 제1 접촉 전극(CNE1) 및 제2 접촉 전극(CNE2)을 제1 전도체(OCD1) 상에 편평하게 위치시켜 발광 소자(LD)와 전기적으로 연결시키므로, 발광 소자(LD)의 단부(EP1, EP2)에 직접 접촉 전극(CNE1, CNE2)이 접촉함으로써 발생할 수 있는 단락 이슈를 개선할 수 있다.
실시예에 따라, 제1 접촉 전극(CNE1), 제2 접촉 전극(CNE2), 및 앵커(ANC)의 상면에 절연층(미도시)이 추가로 위치할 수 있다. 절연층은 적어도 하나의 유기막, 무기막을 포함하며, 표시 소자층(DPL)의 표면에 전면적으로 위치할 수 있다.
이하에서는 도 6 및 도 7을 참조하여, 일 실시예에 따른 표시 장치의 평면상 배치를 살펴본다.
도 6은 일 실시예에 따른 표시 장치의 배치를 개략적으로 도시한 평면도이고, 도 7은 일 실시예에 따른 표시 장치의 배치를 개략적으로 도시한 평면도이다.
도 6 및 도 7에서는 편의를 위하여, 발광 소자(LD)들에 전기적으로 연결된 트랜지스터들 및 트랜지스터들에 전기적으로 연결된 신호선들의 일부를 생략하여 도시하였다.
도 6 및 도 7의 평면도는 도 5의 단면도를 중심으로 도시하였으므로, 도 5에서 설명한 내용과 중복된 설명은 생략한다.
도 6 및 도 7을 참조하면, 일 실시예에 따른 표시 장치는 비아층(VIA), 제1 전극(EL1), 제2 전극(EL2), 제1 절연층(INS1), 발광 소자(LD), 및 앵커(ANC)를 포함할 수 있다. 또한, 도 7을 참조하면, 일 실시예에 따른 표시 장치는 제1 접촉 전극(CNE1) 및 제2 접촉 전극(CNE2)을 더 포함할 수 있다.
비아층(VIA)은 발광 소자(LD)가 배치되는 홈(GRO)을 포함할 수 있다. 발광 소자(LD)의 제1 단부(EP1) 및 발광 소자(LD)의 제2 단부(EP2)는 홈(GRO) 내부에 위치할 수 있다.
제1 전극(EL1) 및 제2 전극(EL2)은 제1 방향(DR1)에서 발광 소자(LD)를 사이에 두고 서로 이격하여 위치한다. 발광 소자(LD)의 제1 단부(EP1)는 제1 전극(EL1)과 이격하여 위치하고, 발광 소자(LD)의 제2 단부(EP2)는 제2 전극(EL2)과 이격하여 위치한다.
제1 절연층(INS1)은 홈(GRO)과 적어도 일부분 중첩하고, 제1 전극(EL1) 및 제2 전극(EL2)을 덮도록 위치한다. 제1 방향(DR1)을 기준으로 할 때, 제1 절연층(INS1)의 가장자리는 발광 소자(LD)의 제1 단부(EP1) 및 제2 단부(EP2)와 서로 이격하여 위치할 수 있다.
제1 전도체(OCD1)는 홈(GRO) 내부에 위치할 수 있다. 구체적으로, 제1 전도체(OCD1)는 제1 방향(DR1)을 기준으로 할 때, 제1 절연층(INS1)의 양 가장자리 사이에 위치할 수 있다. 또한, 제1 전도체(OCD1)는 발광 소자(LD)와 적어도 일부분 중첩하도록 위치할 수 있다.
앵커(ANC)는 제2 방향(DR2)을 따라 연장되고, 발광 소자(LD)의 일부분과 중첩하도록 위치한다. 즉, 앵커(ANC)는 발광 소자(LD)의 중심 부분과 중첩하도록 위치하며, 발광 소자(LD)의 제1 단부(EP1) 및 제2 단부(EP2)를 노출시킨다.
제1 접촉 전극(CNE1) 및 제2 접촉 전극(CNE2)은 앵커(ANC)를 사이에 두고 서로 이격하여 위치한다.
제1 접촉 전극(CNE1)은 발광 소자(LD)의 제1 단부(EP1)와 적어도 일부분 중첩하도록 위치하고, 제2 접촉 전극(CNE2)은 발광 소자(LD)의 제2 단부(EP2)와 적어도 일부분 중첩하도록 위치할 수 있다.
제1 접촉 전극(CNE1)은 제1 전극(EL1), 제1 절연층(INS1), 및 발광 소자(LD)의 제1 단부(EP1)를 덮는 제1 전도체(OCD1)와 중첩할 수 있다. 이에 따라, 제1 접촉 전극(CNE1)은 제1 전도체(OCD1)를 통해 발광 소자(LD)의 제1 단부(EP1)와 전기적으로 연결될 수 있다.
제2 접촉 전극(CNE2)은 제2 전극(EL2), 제1 절연층(INS1), 및 발광 소자(LD)의 제2 단부(EP2)를 덮는 제1 전도체(OCD1)와 중첩할 수 있다. 이에 따라, 제2 접촉 전극(CNE2)은 제1 전도체(OCD1)를 통해 발광 소자(LD)의 제2 단부(EP2)와 전기적으로 연결될 수 있다.
따라서, 일 실시예에서는 제1 접촉 전극(CNE1) 및 제2 접촉 전극(CNE2)을 제1 전도체(OCD1) 상에 편평하게 위치시켜 발광 소자(LD)와 전기적으로 연결시키므로, 발광 소자(LD)의 단부(EP1, EP2)에 직접 접촉 전극(CNE1, CNE2)이 접촉함으로써 발생할 수 있는 단락 이슈를 개선할 수 있다.
이하에서는, 도 8 내지 도 11을 참조하여, 일 실시예에 따른 표시 장치의 제조 방법을 살펴본다.
도 8 내지 도 11은 일 실시예에 따른 표시 장치의 제조 방법을 순차적으로 도시한 단면도들이다. 도 8 내지 도 11을 통해 제조된 표시 장치는 도 5에 도시된 표시 장치이다. 이하에서는, 중복된 설명을 방지하기 위하여 도 5에서 설명한 내용과 중복된 내용은 생략한다.
먼저, 도 8을 참조하면, 홈(GRO)이 형성된 비아층(VIA) 상에서, 홈(GRO) 내에 발광 소자(LD)를 정렬한다.
비아층(VIA)에 발광 소자(LD)를 배치시킬 수 있는 홈(GRO)을 형성한다. 홈(GRO)을 사이에 두고 비아층(VIA) 위에 제1 전극(EL1) 및 제2 전극(EL2)을 형성한다. 이후, 제1 전극(EL1), 제2 전극(EL2), 및 홈(GRO)을 덮도록 제1 절연층(INS1)을 형성한다.
홈(GRO)의 너비(W1)는 발광 소자(LD)의 길이(L)보다 넓을 수 있다. 또한, 홈(GRO)의 깊이(DE)는 발광 소자(LD)의 직경(D)보다 클 수 있다.
제1 전극(EL1) 및 제2 전극(EL2)은 발광 소자(LD)를 포함한 혼합액(일 예로, 잉크)이 홈(GRO)에 투입된 이후, 정렬 전압이 인가됨으로써, 정렬 전극으로 사용될 수 있다. 제1 전극(EL1)은 제1 정렬 전극이 될 수 있고, 제2 전극(EL2)은 제2 정렬 전극이 될 수 있다. 이 때, 제1 정렬 전극과 제2 정렬 전극 사이에 형성된 전계에 의해 발광 소자(LD)가 원하는 방향 및/또는 위치로 정렬될 수 있다. 예를 들면, 발광 소자(LD)의 제1 단부(EP1)는 제1 전극(EL1)을 향하여 정렬되고, 제2 단부(EP2)는 제2 전극(EL2)을 향하여 정렬될 수 있다.
일 실시예에서는, 오목한 홈(GRO) 내부에 발광 소자(LD)를 투입하고 정렬함으로써, 제1 전극(EL1) 및 제2 전극(EL2) 위에 발광 소자(LD)가 배치될 수 있는 구조에 비해, 발광 소자(LD)의 정렬도를 높일 수 있다.
즉, 비교예에 따른 표시 장치는 편평한 비아층(VIA)의 상면에 제1 전극(EL1) 및 제2 전극(EL2)을 형성하고, 제1 전극(EL1) 및 제2 전극(EL2)을 덮도록 제1 절연층(INS1)을 형성하며, 제1 전극(EL1) 및 제2 전극(EL2) 사이의 제1 절연층(INS1) 상에 발광 소자(LD)를 배치시킬 수 있다. 이러한, 비교예에 따른 제1 전극(EL1) 및 제2 전극(EL2) 위에 발광 소자(LD)가 배치될 수 있는 구조는 일 실시예에 다른 오목한 홈(GRO) 내부에 발광 소자(LD)를 정렬하는 구조보다 발광 소자(LD)의 정렬도가 낮아질 수 있다.
도 9를 참조하면, 발광 소자(LD) 위에 앵커(ANC)를 형성한다. 앵커(ANC)는 발광 소자(LD)를 안정적으로 고정시키기 위하여, 발광 소자(LD)의 일부분을 둘러싸도록 형성된다. 앵커(ANC)는 유기 물질을 포함할 수 있다.
도 10을 참조하면, 홈(GRO) 내에서 발광 소자(LD)의 단부(EP1, EP2)를 덮도록 제1 전도체(OCD1)를 형성한다. 앵커(ANC)를 기준으로, 앵커(ANC)의 일측에서 발광 소자(LD)의 제1 단부(EP1)를 덮도록 제1 전도체(OCD1)가 홈(GRO) 내에 형성될 수 있고, 앵커(ANC)의 타측에서 발광 소자(LD)의 제2 단부(EP2)를 덮도록 제1 전도체(OCD1)가 홈(GRO) 내에 형성될 수 있다. 이에 따라, 제1 전도체(OCD1)의 상면은 제1 절연층(INS1)의 상면과 제1 방향(DR1)을 기준으로 동일면 상에 위치하도록 형성될 수 있다.
도 11을 참조하면, 제1 절연층(INS1), 제1 전도체(OCD1), 및 앵커(ANC) 상에 접촉 전극(CNE)을 형성하고, 접촉 전극(CNE)의 일부분 위에 포토 레지스트(PR)를 도포한다.
접촉 전극(CNE)은 제1 절연층(INS1), 제1 전도체(OCD1), 및 앵커(ANC)의 표면을 따라 제1 방향(DR1) 및 제3 방향(DR3)에서 연장되도록 형성될 수 있다.
포토 레지스트(PR)는 앵커(ANC)를 기준으로 서로 이격하도록 도포될 수 있다. 하프톤 마스크를 이용하여, 포토 레지스트(PR)의 높이는 앵커(ANC)의 상면보다 낮은 높이로 형성될 수 있다.
이후, 포토 레지스트(PR)에 의해 노출된 앵커(ANC)의 타부분을 식각하고, 포토 레지스트(PR)를 제거함으로써, 제1 접촉 전극(CNE1) 및 제2 접촉 전극(CNE2)을 형성할 수 있다.
도 5를 참조하면, 도 8 내지 도 11의 과정을 통해 형성된 일 실시예에 따른 표시 장치를 확인할 수 있다.
일 실시예에서는 제1 접촉 전극(CNE1) 및 제2 접촉 전극(CNE2)을 제1 전도체(OCD1) 상에 편평하게 위치시켜 발광 소자(LD)와 전기적으로 연결시키므로, 발광 소자(LD)의 단부(EP1, EP2)에 직접 접촉 전극(CNE1, CNE2)이 접촉함으로써 발생할 수 있는 단락 이슈를 개선할 수 있다.
이하에서는, 도 12 및 도 13을 참조하여, 일 실시예에 따른 표시 장치의 단면도를 살펴본다.
도 12는 일 실시예에 따른 표시 장치의 단면도이고, 도 13은 일 실시예에 따른 표시 장치의 단면도이다. 도 12 및 도 13은 도 5에 도시된 단면도와 유사하므로, 이하에서 중복된 설명은 생략한다.
도 12를 참조하면, 일 실시예에 따른 표시 장치는 단면상 사다리꼴 형상으로 구현된 앵커(ANC)를 포함하고, 도 13을 참조하면, 일 실시예에 따른 표시 장치는 단면상 역사다리꼴 형상으로 구현된 앵커(ANC)를 포함한다.
먼저, 도 12에서 앵커(ANC)는 유기 물질을 포함할 수 있고, 제1 방향(DR1)에서 홈(GRO) 내부에 위치할 수 있는 형상으로 구현될 수 있다.
앵커(ANC)의 상측의 직경(DD1)은 하측의 직경(DD2)보다 작을 수 있다.
제1 접촉 전극(CNE1) 및 제2 접촉 전극(CNE2)은 앵커(ANC)를 사이에 두고 서로 이격하여 위치한다.
제1 접촉 전극(CNE1)은 제1 절연층(INS1)의 상면, 제1 전도체(OCD1)의 상면에 위치할 수 있고, 앵커(ANC)의 측면에 위치할 수 있다. 구체적으로, 제1 접촉 전극(CNE1)은 제1 절연층(INS1)의 상면, 제1 전도체(OCD1)의 상면의 편평한 상면을 따라 형성될 수 있고, 앵커(ANC)의 비스듬한 측면을 따라 형성되어, 앵커(ANC)의 측면에 직접 접촉할 수 있다.
제2 접촉 전극(CNE2)은 제1 절연층(INS1)의 상면, 제1 전도체(OCD1)의 상면에 위치할 수 있고, 앵커(ANC)의 측면에 위치할 수 있다. 구체적으로, 제2 접촉 전극(CNE2)은 제1 절연층(INS1)의 상면, 제1 전도체(OCD1)의 상면의 편평한 상면을 따라 형성될 수 있고, 앵커(ANC)의 비스듬한 측면을 따라 형성되어, 앵커(ANC)의 측면에 직접 접촉할 수 있다.
일 실시예에서, 제1 접촉 전극(CNE1) 및 제2 접촉 전극(CNE2)은 제1 전도체(OCD1)를 통해 발광 소자(LD)에 전기적으로 연결될 수 있다. 즉, 일 실시예에서는 제1 접촉 전극(CNE1) 및 제2 접촉 전극(CNE2)을 제1 전도체(OCD1) 상에 편평하게 위치시켜 발광 소자(LD)와 전기적으로 연결시키므로, 발광 소자(LD)의 단부(EP1, EP2)에 직접 접촉 전극(CNE1, CNE2)이 접촉함으로써 발생할 수 있는 단락 이슈를 개선할 수 있다.
도 13에서 앵커(ANC)는 유기 물질을 포함할 수 있고, 제1 방향(DR1)에서 홈(GRO) 내부에 위치할 수 있는 형상으로 구현될 수 있다.
앵커(ANC)의 상측의 직경(DD1)은 하측의 직경(DD2)보다 클 수 있다.
제1 접촉 전극(CNE1)은 제1 절연층(INS1)의 상면, 제1 전도체(OCD1)의 상면의 편평한 상면을 따라 형성될 수 있고, 앵커(ANC)의 비스듬한 측면을 따라 형성되어, 앵커(ANC)의 측면에 직접 접촉할 수 있다.
제2 접촉 전극(CNE2)은 제1 절연층(INS1)의 상면, 제1 전도체(OCD1)의 상면의 편평한 상면을 따라 형성될 수 있고, 앵커(ANC)의 비스듬한 측면을 따라 형성되어, 앵커(ANC)의 측면에 직접 접촉할 수 있다.
도 13에 도시된 제1 전극(EL1), 제2 전극(EL2), 제1 절연층(INS1), 제1 전도체(OCD1), 발광 소자(LD)는 전술한 도 5 및 도 12에서 설명한 구성들과 동일할 수 있다.
이하에서는, 도 14를 참조하여, 일 실시예에 따른 표시 장치를 살펴본다.
도 14는 일 실시예에 따른 표시 장치 중 표시 소자층을 중심으로 도시한 단면도이다. 도 14는 도 5에 도시된 단면도와 유사하므로, 이하에서 중복된 설명은 생략한다.
먼저, 도 14를 참조하면, 일 실시예에 따른 표시 장치의 표시 소자층(DPL)은 비아층(VIA), 뱅크(BNK), 제1 전극(EL1), 제2 전극(EL2), 제1 절연층(INS1), 발광 소자(LD), 및 앵커(ANC)를 포함할 수 있다.
비아층(VIA)은 홈(GRO)을 포함할 수 있다. 홈(GRO)은 오목하게 형성될 수 있고, 홈(GRO)의 형상은 단면상 직사각형, 정사각형, 반원, 사다리꼴, 역사다리꼴 등 다양한 형상으로 구현될 수 있다.
비아층(VIA)의 홈(GRO) 내에는 발광 소자(LD)가 배치될 수 있다.
홈(GRO)은 발광 소자(LD)가 길이(L) 방향으로 배치될 수 있을 정도의 너비(W1)로 형성될 수 있다. 또한, 홈(GRO)은 발광 소자(LD)가 직경(D) 방향으로 담기도록 충분한 깊이(DE)로 형성될 수 있다.
홈(GRO) 내에는 발광 소자(LD)의 단부를 덮는 제2 전도체(OCD2)가 채워질 수 있다. 또한, 제2 전도체(OCD2)는 제1 절연층(INS1) 위에 위치할 수 있다.
제2 전도체(OCD2)는 배치된 위치에 따른 제1 부분(OCD21), 제2 부분(OCD22), 및 제3 부분(OCD23)을 포함할 수 있다.
제2 전도체(OCD2)의 제1 부분(OCD21)은 홈(GRO)을 덮도록 위치하고, 앵커(ANC)에 의해 발광 소자(LD)의 제1 단부(EP1)를 덮는 부분과 발광 소자(LD)의 제2 단부(EP2)를 덮는 부분으로 구분될 수 있다.
제2 전도체(OCD2)의 제2 부분(OCD22)은 제1 절연층(INS1)의 노출된 부분(미도시)을 통해 제1 전극(EL1)과 물리적 및/또는 전기적으로 연결될 수 있다. 제2 전도체(OCD2)의 제2 부분(OCD22)과 발광 소자(LD)의 제1 단부(EP1)를 덮는 제1 부분(OCD21)은 도 5의 제1 접촉 전극(CNE1)에 대응하는 구성일 수 있다. 즉, 제2 전도체(OCD2)의 제2 부분(OCD22)과 발광 소자(LD)의 제1 단부(EP1)를 덮는 제1 부분(OCD21)은 제1 전극(EL1)을 통해 전달된 제1 구동 전원(VDD, 도 2 참조)의 전압을 발광 소자(LD)의 제1 단부(EP1)에 전달할 수 있다.
제2 전도체(OCD2)의 제3 부분(OCD23)은 제1 절연층(INS1)의 노출된 부분(미도시)을 통해 제2 전극(EL2)과 물리적 및/또는 전기적으로 연결될 수 있다. 제2 전도체(OCD2)의 제3 부분(OCD23)과 발광 소자(LD)의 제2 단부(EP2)를 덮는 제1 부분(OCD21)은 도 5의 제2 접촉 전극(CNE2)에 대응하는 구성일 수 있다. 즉, 제2 전도체(OCD2)의 제3 부분(OCD23)과 발광 소자(LD)의 제2 단부(EP2)를 덮는 제1 부분(OCD21)은 제2 전극(EL2)을 통해 전달된 제2 구동 전원(VSS, 도 2 참조)의 전압을 발광 소자(LD)의 제2 단부(EP2)에 전달할 수 있다.
제2 전도체(OCD2)는 n+ 비정질 실리콘(amorphous silicon)을 포함할 수 있다. 제2 전도체(OCD2)는 전도가 가능한 물질일 수 있다. 구체적으로, 제2 전도체(OCD2)를 이루는 물질은 CVD(Chemical Vapor Deposition) 방법을 이용할 수 있고, 전자가 적고, 밀도가 높은 무기 물질일 수 있다. 예를 들면, 제2 전도체(OCD2)는 비정질 실리콘에 인(phosphorus)이 도핑된 물질일 수 있다.
제1 전극(EL1) 및 제2 전극(EL2)은 홈(GRO)을 사이에 두고 서로 이격하여 비아층(VIA) 위에 위치한다.
제1 절연층(INS1)은 제1 전극(EL1), 제2 전극(EL2), 및 비아층(VIA)을 덮도록 위치한다. 제1 절연층(INS1)은 비아층(VIA)의 홈(GRO)의 표면을 덮도록 위치할 수 있다. 즉, 홈(GRO) 내부에 위치하는 제1 절연층(INS1)은 홈(GRO)의 형상에 대응되도록 배치될 수 있다.
앵커(ANC)는 발광 소자(LD)의 제1 단부(EP1) 및 제2 단부(EP2)를 노출한다. 노출된 발광 소자(LD)의 제1 단부(EP1)는 제2 전도체(OCD2)의 제2 부분(OCD22)을 통해 제1 전극(EL1)과 전기적으로 연결될 수 있다. 또한, 노출된 발광 소자(LD)의 제2 단부(EP2)는 제2 전도체(OCD2)의 제3 부분(OCD23)을 통해 후술하는 제2 전극(EL2)과 전기적으로 연결될 수 있다.
따라서, 일 실시예에서는, 제2 전도체(OCD2)를 통해 발광 소자(LD)를 제1 구동 전원(VDD, 도 2 참조) 및 제2 구동 전원(VSS, 도 2 참조)에 전기적으로 연결할 수 있다. 즉, 일 실시예에서는 제2 전도체(OCD2)가 접촉 전극으로써 발광 소자(LD)를 각 구동 전원과 전기적으로 연결시키므로, 발광 소자(LD)의 단부(EP1, EP2)에 직접 접촉 전극이 접촉함으로써 발생할 수 있는 단락 이슈를 개선할 수 있다.
이후, 도 15 내지 도 18을 참조하여, 도 14에 도시된 표시 장치의 제조 방법을 살펴본다.
도 15 내지 도 18은 도 14에 도시된 표시 장치의 제조 방법을 순차적으로 도시한 단면도들이다. 도 15 내지 도 18은 도 8 내지 도 11에 도시된 단면도들과 유사하므로, 중복된 설명은 생략한다.
먼저, 도 15를 참조하면, 홈(GRO)이 형성된 비아층(VIA) 및 제1 절연층(INS1) 상에 발광 소자(LD)를 정렬한다.
도 16을 참조하면, 발광 소자(LD) 위에 앵커(ANC)를 형성한다.
도 17을 참조하면, 홈(GRO)을 채우고, 앵커(ANC) 및 제1 절연층(INS1)을 덮도록 제2 전도체(OCD2)를 형성한다.
제2 전도체(OCD2)의 제1 부분(OCD21)은 홈(GRO) 내에서 발광 소자(LD)의 제1 단부(EP1) 및 제2 단부(EP2)를 덮도록 형성될 수 있고, 앵커(ANC)의 상부 표면을 덮도록 형성될 수 있다. 또한, 제2 전도체(OCD2)의 제2 부분(OCD22) 및 제3 부분(OCD23)은 제1 절연층(INS1)의 표면을 덮도록 형성될 수 있다. 즉, 홈(GRO)의 너비(W1')는 발광 소자(LD)의 길이(L)보다 길 수 있고, 홈(GRO)의 깊이(DE')는 발광 소자(LD)의 직경(D)보다 클 수 있다.
도 18을 참조하면, 앵커(ANC)를 기준으로 양측에 위치한 제2 전도체(OCD2) 상에 포토 레지스트(PR)를 도포한다.
포토 레지스트(PR)는 앵커(ANC)를 기준으로 서로 이격하도록 도포될 수 있다. 하프톤 마스크를 이용하여, 포토 레지스트(PR)의 높이는 앵커(ANC)의 상면보다 낮은 높이로 형성될 수 있다.
이후, 포토 레지스트(PR)에 의해 노출된 앵커(ANC)의 일부분을 식각하고, 포토 레지스트(PR)를 제거함으로써, 홈(GRO) 및 제1 절연층(INS1)을 덮는 제2 전도체(OCD2)를 형성할 수 있다.
도 14를 참조하면, 도 15 내지 도 18의 과정을 통해 형성된 일 실시예에 따른 표시 장치를 확인할 수 있다.
일 실시예에서는 제2 전도체(OCD2)가 접촉 전극으로써 발광 소자(LD)를 각 구동 전원과 전기적으로 연결시키므로, 발광 소자(LD)의 단부(EP1, EP2)에 직접 접촉 전극이 접촉함으로써 발생할 수 있는 단락 이슈를 개선할 수 있다.
이하에서는, 도 19 및 도 20을 참조하여, 일 실시예에 따른 표시 장치의 단면도를 살펴본다.
도 19는 일 실시예에 따른 표시 장치의 단면도이고, 도 20은 일 실시예에 따른 표시 장치의 단면도이다. 도 19 및 도 20은 도 12, 도 13, 및 도 14에 도시된 단면도와 유사하므로, 이하에서 중복된 설명은 생략한다.
도 19를 참조하면, 일 실시예에 따른 표시 장치는 단면상 사다리꼴 형상으로 구현된 앵커(ANC)를 포함하고, 도 20을 참조하면, 일 실시예에 따른 표시 장치는 단면상 역사다리꼴 형상으로 구현된 앵커(ANC)를 포함한다.
먼저, 도 19에서 앵커(ANC)는 유기 물질을 포함할 수 있고, 제1 방향(DR1)에서 홈(GRO) 내부에 위치할 수 있는 형상으로 구현될 수 있다.
앵커(ANC)의 상측의 직경(DD1)은 하측의 직경(DD2)보다 작을 수 있다.
제2 전도체(OCD2)는 앵커(ANC)를 사이에 두고 이격하여 위치할 수 있다.
발광 소자(LD)의 제1 단부(EP1)를 덮는 제2 전도체(OCD2)의 제1 부분(OCD21)과 제2 전도체(OCD2)의 제2 부분(OCD22)은 제1 전극(EL1)과 전기적으로 연결될 수 있다.
발광 소자(LD)의 제2 단부(EP2)를 덮는 제2 전도체(OCD2)의 제1 부분(OCD21)과 제2 전도체(OCD2)의 제3 부분(OCD23)은 제2 전극(EL2)과 전기적으로 연결될 수 있다.
일 실시예에서는 제2 전도체(OCD2)가 접촉 전극으로써 발광 소자(LD)를 각 구동 전원과 전기적으로 연결시키므로, 발광 소자(LD)의 단부(EP1, EP2)에 직접 접촉 전극이 접촉함으로써 발생할 수 있는 단락 이슈를 개선할 수 있다.
도 20에서 앵커(ANC)는 유기 물질을 포함할 수 있고, 제1 방향(DR1)에서 홈(GRO) 내부에 위치할 수 있는 형상으로 구현될 수 있다.
앵커(ANC)의 상측의 직경(DD1)은 하측의 직경(DD2)보다 클 수 있다.
발광 소자(LD)의 제1 단부(EP1)를 덮는 제2 전도체(OCD2)의 제1 부분(OCD21)과 제2 전도체(OCD2)의 제2 부분(OCD22)은 제1 전극(EL1)과 전기적으로 연결될 수 있다.
발광 소자(LD)의 제2 단부(EP2)를 덮는 제2 전도체(OCD2)의 제1 부분(OCD21)과 제2 전도체(OCD2)의 제3 부분(OCD23)은 제2 전극(EL2)과 전기적으로 연결될 수 있다.
일 실시예에서는 제2 전도체(OCD2)가 접촉 전극으로써 발광 소자(LD)를 각 구동 전원과 전기적으로 연결시키므로, 발광 소자(LD)의 단부(EP1, EP2)에 직접 접촉 전극이 접촉함으로써 발생할 수 있는 단락 이슈를 개선할 수 있다.
이하에서는, 도 21을 참조하여, 비교예에 따른 표시 장치의 문제점을 살펴본다.
도 21은 비교예에 따른 표시 장치의 평면 및 단면 이미지이다. 구체적으로, 도 21의 (a)는 비교예에 따른 표시 장치의 평면 이미지이고, 도 21의 (b)는 비교예에 따른 표시 장치의 단면 이미지이다.
도 21을 참조하면, 비교예에 따른 표시 장치에서, 앵커(ANC')는 발광 소자(LD)를 부분적으로 덮고, 발광 소자(LD)의 제1 단부(EP1) 및 제2 단부(EP2)는 노출되어 있다. 발광 소자(LD)의 제1 단부(EP1)는 제1 접촉 전극(CNE1')에 직접 접촉하고, 발광 소자(LD)의 제2 단부(EP2)는 제2 접촉 전극(CNE2')에 직접 접촉한다.
따라서, 비교예에 따른 표시 장치에서, 투명 도전성 물질로 얇게 형성되는 제1 접촉 전극(CNE1') 및 제2 접촉 전극(CNE2')은 발광 소자(LD)의 제1 단부(EP1) 및 제2 단부(EP2)의 단차에 의해 단락 이슈가 발생할 수 있다.
반면, 일 실시예에서는 도 5에서 살펴본 바와 같이, 제1 접촉 전극(CNE1) 및 제2 접촉 전극(CNE2)을 제1 전도체(OCD1) 상에 편평하게 위치시켜 발광 소자(LD)와 전기적으로 연결시키므로, 발광 소자(LD)의 단부(EP1, EP2)에 직접 접촉 전극(CNE1, CNE2)이 접촉함으로써 발생할 수 있는 단락 이슈를 개선할 수 있다.
또한, 일 실시예에서는 도 14에서 살펴본 바와 같이, 제2 전도체(OCD2)가 접촉 전극으로써 발광 소자(LD)를 각 구동 전원과 전기적으로 연결시키므로, 발광 소자(LD)의 단부(EP1, EP2)에 직접 접촉 전극이 접촉함으로써 발생할 수 있는 단락 이슈를 개선할 수 있다.
이상에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자 또는 해당 기술 분야에 통상의 지식을 갖는 자라면, 후술될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허청구범위에 의해 정해져야만 할 것이다.
LD: 발광 소자 VIA: 비아층
EL1: 제1 전극 EL2: 제2 전극
INS1: 제1 절연층 CNE1: 제1 접촉 전극
CNE2: 제2 접촉 전극 ANC: 앵커
GRO: 홈 OCD1: 제1 전도체
OCD2: 제2 전도체

Claims (20)

  1. 베이스층;
    상기 베이스층 위에 위치하고, 오목하게 형성된 홈을 가진 비아층;
    상기 홈 내에 위치하는 발광 소자;
    상기 비아층 위에 위치하는 제1 전극;
    상기 비아층 위에 위치하고, 상기 제1 전극과 이격하여 위치하는 제2 전극; 및
    상기 홈 내에서, 상기 발광 소자 위에 위치하는 앵커를 포함하고,
    상기 홈 내에는 상기 발광 소자의 단부를 덮는 제1 전도체가 채워진 표시 장치.
  2. 제1항에서,
    상기 제1 전극의 적어도 일부, 상기 제2 전극의 적어도 일부, 및 상기 홈의 표면을 덮도록 위치하는 제1 절연층을 더 포함하는 표시 장치.
  3. 제2항에서,
    상기 앵커를 사이에 두고 서로 이격하여 위치하는 제1 접촉 전극 및 제2 접촉 전극을 더 포함하는 표시 장치.
  4. 제3항에서,
    상기 제1 접촉 전극은 상기 발광 소자의 제1 단부를 덮는 상기 제1 전도체의 상면 및 상기 제1 절연층의 상면에 위치하고,
    상기 제1 접촉 전극은 상기 제1 절연층에 의해 노출된 상기 제1 전극과 전기적으로 연결되는 표시 장치.
  5. 제4항에서,
    상기 제1 접촉 전극과 상기 발광 소자의 제1 단부는 상기 제1 전도체를 통해 전기적으로 연결되는 표시 장치.
  6. 제3항에서,
    상기 제2 접촉 전극은 상기 발광 소자의 제2 단부를 덮는 상기 제1 전도체의 상면 및 상기 제1 절연층의 상면에 위치하고,
    상기 제2 접촉 전극은 상기 제1 절연층에 의해 노출된 상기 제2 전극과 전기적으로 연결되는 표시 장치.
  7. 제6항에서,
    상기 제2 접촉 전극과 상기 발광 소자의 제2 단부는 상기 제1 전도체를 통해 전기적으로 연결되는 표시 장치.
  8. 제1항에서,
    상기 제1 전도체는 PCBM, Alq3, LiF, PBD(1-(3,4-dimethoxyphenyl)-3-[3-(1H-imidazol-1-yl)propyl]thiourea) 중 적어도 하나를 포함하는 표시 장치.
  9. 제1항에서,
    상기 홈의 너비는 상기 발광 소자의 길이보다 길고,
    상기 홈의 깊이는 상기 발광 소자의 직경보다 큰 표시 장치.
  10. 제1항에서,
    상기 앵커는 유기 물질을 포함하고,
    상기 앵커의 상측과 하측의 직경은 단면상 서로 동일하거나 상이한 표시 장치.
  11. 홈이 형성된 비아층 상에서, 상기 홈 내에 발광 소자를 정렬하는 단계;
    상기 발광 소자 위에 앵커를 형성하는 단계;
    상기 홈 내에서 상기 발광 소자의 단부를 덮도록 제1 전도체를 형성하는 단계;
    상기 제1 전도체 및 상기 앵커 상에 접촉 전극을 형성하고, 상기 접촉 전극의 일부분 위에 포토 레지스트를 도포하는 단계; 및
    상기 포토 레지스트에 의해 노출된 상기 접촉 전극의 타부분을 식각하여, 제1 접촉 전극 및 제2 접촉 전극을 형성하는 단계를 포함하는 표시 장치의 제조 방법.
  12. 제11항에서,
    상기 홈의 너비는 상기 발광 소자의 길이보다 넓고,
    상기 홈의 깊이는 상기 발광 소자의 직경보다 크게 형성되는 표시 장치의 제조 방법.
  13. 제11항에서,
    상기 앵커는 상기 발광 소자의 제1 단부 및 상기 발광 소자의 제2 단부가 노출되고, 상기 발광 소자의 일부분을 둘러싸도록 형성되는 표시 장치의 제조 방법.
  14. 제11항에서,
    상기 제1 전도체는 상기 앵커의 일측에서 상기 발광 소자의 제1 단부를 덮도록 형성되고, 상기 앵커의 타측에서 상기 발광 소자의 제2 단부를 덮도록 형성되는 표시 장치의 제조 방법.
  15. 제11항에서,
    상기 포토 레지스트는 상기 앵커를 기준으로 이격하여 도포되고,
    상기 포토 레지스트의 높이는 상기 앵커의 상면보다 낮은 높이로 형성되는 표시 장치의 제조 방법.
  16. 베이스층;
    상기 베이스층 위에 위치하고, 오목하게 형성된 홈을 가진 비아층;
    상기 홈 내에 위치하는 발광 소자;
    상기 비아층 위에 위치하는 제1 전극;
    상기 비아층 위에 위치하고, 상기 제1 전극과 이격하여 위치하는 제2 전극;
    상기 제1 전극의 적어도 일부, 상기 제2 전극의 적어도 일부, 및 상기 홈의 표면을 덮도록 위치하는 제1 절연층;
    상기 홈 내에서, 상기 발광 소자 위에 위치하는 앵커; 및
    상기 제1 절연층 위에 위치하고, 상기 홈 내에서 상기 발광 소자의 단부를 덮는 제2 전도체를 포함하는 표시 장치.
  17. 제16항에서,
    상기 제2 전도체의 제1 부분은 상기 홈을 덮도록 위치하고,
    상기 제2 전도체의 제2 부분은 상기 발광 소자의 제1 단부를 덮도록 위치하며, 상기 제1 전극과 전기적으로 연결되고,
    상기 제2 전도체의 제3 부분은 상기 발광 소자의 제2 단부를 덮도록 위치하며, 상기 제2 전극과 전기적으로 연결되는 표시 장치.
  18. 제16항에서,
    상기 제2 전도체는 n+ 비정질 실리콘을 포함하는 표시 장치.
  19. 제16항에서,
    상기 앵커는 유기 물질을 포함하고,
    상기 앵커의 상측과 하측의 직경은 단면상 서로 동일하거나 상이한 표시 장치.
  20. 제16항에서,
    상기 홈의 너비는 상기 발광 소자의 길이보다 넓고,
    상기 홈의 깊이는 상기 발광 소자의 직경보다 크게 형성되는 표시 장치.
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