KR20210074456A - 표시 장치 및 이의 제조 방법 - Google Patents

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KR20210074456A
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강신철
문수미
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Abstract

표시 장치 및 표시 장치의 제조 방법이 제공된다. 일 실시예에 따른 표시 장치는 기판, 상기 기판 상에 배치되는 도전 라인, 상기 도전 라인 상에 배치되고, 상기 도전 라인과 연결되는 제1 커패시터 전극, 상기 제1 커패시터 전극 상에 배치되는 보호층, 상기 보호층 상에 배치되고, 상기 제1 커패시터 전극과 적어도 일부가 중첩하는 제1 전극, 상기 제1 전극과 이격되고, 상기 제1 전극과 동일 층에 형성되는 제2 전극, 및 상기 제1 전극 및 상기 제2 전극 사이에 배치되는 발광 소자들을 포함한다.

Description

표시 장치 및 이의 제조 방법{DISPLAY DEVICE AND MANUFACTURING METHOD THEREOF}
본 발명은 표시 장치 및 이의 제조 방법에 관한 것이다.
표시 장치는 발광 다이오드(Light Emitting Diode)와 같은 발광 소자를 화소의 광원으로 이용하여 영상을 표시할 수 있다. 발광 다이오드는 열악한 환경 조건에서도 비교적 양호한 내구성을 나타내며, 수명 및 휘도 측면에서도 우수한 성능을 나타낸다.
신뢰성이 높은 무기 결정 구조의 재료를 이용하여 발광 다이오드를 제조하고, 이를 표시 장치의 표시 패널에 배치하여 화소 광원으로 이용하기 위한 연구가 진행되고 있다. 이러한 연구의 일환으로서, 마이크로 스케일 또는 나노 스케일 정도의 발광 다이오드를 제조하고, 이를 각 화소의 광원으로 이용하는 표시 장치에 대한 개발이 진행되고 있다.
이러한 발광 다이오드를 발광 소자로 이용하는 표시 장치는 복수의 정렬 배선들을 포함할 수 있으며, 정렬 배선들에 소정의 전압을 인가하여 정렬 배선들 사이에 발광 소자를 정렬시킬 수 있다. 정렬 배선들에 인가되는 전압에 노이즈 성분이 포함될 경우, 발광 소자가 정렬 배선들 사이에 정렬되지 않거나, 불균일하게 정렬되는 문제가 발생할 수 있다.
이에, 본 발명이 해결하려는 과제는 정렬 배선들 사이에 발광 소자들을 용이하게 정렬하면서 제조 효율을 높일 수 있도록 한 표시 장치 및 이의 제조 방법을 제공하는 것이다.
본 발명의 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 표시 장치는 기판, 상기 기판 상에 배치되는 도전 라인, 상기 도전 라인 상에 배치되고, 상기 도전 라인과 연결되는 제1 커패시터 전극, 상기 제1 커패시터 전극 상에 배치되는 보호층, 상기 보호층 상에 배치되고, 상기 제1 커패시터 전극과 적어도 일부가 중첩하는 제1 전극, 상기 제1 전극과 이격되고, 상기 제1 전극과 동일 층에 형성되는 제2 전극, 및 상기 제1 전극 및 상기 제2 전극 사이에 배치되는 발광 소자들을 포함한다.
상기 보호층은 절연 물질을 포함하고, 상기 제1 커패시터 전극 및 상기 제1 전극은 제1 커패시터를 형성할 수 있다.
상기 표시 장치는 상기 기판 및 상기 발광 소자들 사이에 배치되고, 상기 발광 소자들과 전기적으로 연결된 트랜지스터를 더 포함하되, 상기 트랜지스터는, 상기 기판 상에 배치되는 반도체 패턴, 상기 반도체 패턴 상에 배치되는 게이트 전극, 및 상기 게이트 전극 상에 배치되어 상기 반도체 패턴에 결되는 제1 트랜지스터 전극 및 제2 트랜지스터 전극을 포함하고, 상기 도전 라인은 상기 게이트 전극과 동일층에 배치될 수 있다.
상기 제1 전극은 제1 전원 라인과 연결되고, 상기 제1 전극은 상기 제1 전원 라인을 통해 제1 구동 전압을 제공받을 수 있다.
상기 제1 트랜지스터 전극은 상기 제2 전극과 연결되고, 상기 제2 트랜지스터 전극은 제2 전원 라인과 연결되며 상기 제2 전원 라인을 통해 상기 제1 구동 전압보다 큰 제2 구동 전압을 제공받을 수 있다.
상기 제1 커패시터 전극은 상기 제2 전원 라인과 동일 층에 배치될 수 있다.
상기 제2 전원 라인의 적어도 일부는 상기 제2 전극과 중첩하고, 상기 제2 전원 라인 및 상기 제2 전극 사이에 상기 보호층이 배치되며, 상기 제2 전원 라인 및 상기 제2 전극은 제2 커패시터를 형성할 수 있다.
상기 제1 커패시터 전극은 상기 제1 트랜지스터 전극과 동일 층에 배치될 수 있다.
상기 도전 라인은 평면상 제1 방향을 따라 연장되고, 상기 제1 전원 라인은 평면상 상기 제1 방향에 교차하는 제2 방향을 따라 연장될 수 있다.
상기 표시 장치는 상기 제1 전극 및 상기 제1 전원 라인을 연결하고, 상기 제1 방향을 따라 연장되는 제1 연결 전극을 더 포함하되, 상기 제1 전극은 상기 제2 방향을 따라 연장되고, 상기 제1 연결 전극의 적어도 일부는 상기 제1 커패시터 전극과 중첩하며, 상기 제1 전극, 상기 제1 연결 전극, 및 상기 제1 전원 라인은 일체로 형성될 수 있다.
상기 표시 장치는 상기 제2 전극과 동일 층에 배치되는 제3 전극을 더 포함하되, 평면상 상기 제1 전극은 상기 제2 전극 및 상기 제3 전극 사이에 배치되고, 상기 발광 소자들은 상기 제1 전극 및 상기 제3 전극 사이에 더 배치될 수 있다.
상기 표시 장치는 상기 제2 전극 및 상기 제3 전극을 연결하고, 상기 제1 방향을 따라 연장되는 제2 연결 전극을 더 포함하되, 상기 제2 전극, 상기 제3 전극, 및 상기 제2 연결 전극은 일체로 형성될 수 있다.
상기 표시 장치는 상기 제1 전극 및 상기 발광 소자들의 제1 단부와 접촉하는 제3 전극, 및 상기 제2 전극 및 상기 발광 소자들의 제2 단부와 접촉하는 제4 전극을 더 포함할 수 있다.
상기 표시 장치는 상기 제1 전극 및 상기 제2 전극 상에 배치되는 절연층을 더 포함하되, 상기 절연층은 상기 제1 전극의 적어도 일부를 노출하는 제1 개구부 및 상기 제2 전극의 적어도 일부를 노출하는 제2 개구부를 포함하고, 상기 제3 전극은 상기 제1 개구부를 통해 상기 제1 전극과 접촉하며, 상기 제4 전극은 상기 제2 개구부를 통해 상기 제2 전극과 접촉할 수 있다.
상기 표시 장치는 상기 절연층 및 상기 발광 소자들 상에 배치되는 고정층을 더 포함하되, 상기 고정층은 상기 발광 소자들 각각의 외주면의 적어도 일부에 접촉되고, 상기 발광 소자들 각각의 상기 제1 단부 및 상기 제2 단부를 노출할 수 있다.
상기 표시 장치는 상기 제1 전극 및 상기 보호층 사이에 배치되고, 상기 제1 전극과 중첩하는 제1 뱅크, 및 상기 제2 전극 및 상기 보호층 사이에 배치되고, 상기 제2 전극과 중첩하는 제2 뱅크를 더 포함할 수 있다.
상기 과제를 해결하기 위한 다른 실시예에 따른 표시 장치는 기판, 상기 기판 상에 배치되는 도전 라인, 상기 도전 라인 상에 배치되고, 상기 도전 라인과 연결되는 제1 커패시터 전극, 상기 도전 라인 상에 배치되고, 상기 제1 커패시터 전극과 이격되는 제2 커패시터 전극, 상기 제1 커패시터 전극 및 상기 제2 커패시터 전극 상에 배치되는 보호층, 상기 보호층 상에 배치되고, 상기 제1 커패시터 전극과 적어도 일부가 중첩하는 제1 전극, 상기 제1 전극과 이격되고, 상기 제1 전극과 동일 층에 형성되며, 상기 제2 커패시터 전극과 적어도 일부가 중첩하는 제2 전극, 및 상기 제1 전극 및 상기 제2 전극 사이에 배치되는 발광 소자들을 포함한다.
상기 보호층은 절연 물질을 포함하되, 상기 제1 커패시터 전극 및 상기 제1 전극은 제1 커패시터를 형성하고, 상기 제2 커패시터 전극 및 상기 제2 전극은 제2 커패시터를 형성할 수 있다.
상기 제1 커패시터 전극 및 상기 제2 커패시터 전극은 서로 동일 층에 배치될 수 있다.
상기 표시 장치는 상기 기판 및 상기 발광 소자들 사이에 배치되고, 상기 발광 소자들과 전기적으로 연결된 트랜지스터를 더 포함하되, 상기 트랜지스터는, 상기 기판 상에 배치되는 반도체 패턴, 상기 반도체 패턴 상에 배치되는 게이트 전극, 및 상기 게이트 전극 상에 배치되어 상기 반도체 패턴과 연결되는 제1 트랜지스터 전극 및 제2 트랜지스터 전극을 포함하고, 상기 제1 트랜지스터 전극은 상기 제2 전극과 연결되고, 상기 제2 트랜지스터 전극은 상기 제2 커패시터 전극과 연결되며, 상기 도전 라인은 상기 게이트 전극과 동일층에 배치될 수 있다.
상기 도전 라인은 평면상 제1 방향을 따라 연장되고, 상기 제2 커패시터 전극은 평면상 상기 제1 방향에 교차하는 제2 방향을 따라 연장될 수 있다.
상기 표시 장치는 상기 제2 전극과 동일 층에 배치되는 제3 전극, 및 상기 제2 전극과 상기 제3 전극을 연결하고, 상기 제1 방향을 따라 연장되는 제2 연결 전극을 더 포함하고, 평면상 상기 제1 전극은 상기 제2 전극 및 상기 제3 전극 사이에 배치되고, 상기 발광 소자들은 상기 제1 전극 및 상기 제3 전극 사이에 더 배치될 수 있다.
상기 표시 장치는 상기 제2 커패시터 전극과 동일 층에 배치되는 제3 커패시터 전극, 및 상기 제2 커패시터 전극과 상기 제3 커패시터 전극을 연결하고, 상기 제1 방향을 따라 연장되는 제3 연결 전극을 더 포함하되, 상기 제3 커패시터 전극의 적어도 일부는 상기 제3 전극과 중첩하고, 상기 제3 연결 전극의 적어도 일부는 상기 제2 연결 전극과 중첩하며, 상기 제1 커패시터 전극, 상기 제2 커패시터 전극, 상기 제3 커패시터 전극, 및 상기 제3 연결 전극은 동일 층에 형성될 수 있다.
상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 표시 장치의 제조 방법은 기판 상에 제1 전원 라인을 형성하는 단계, 상기 제1 전원 라인의 상부에 상기 제1 전원 라인과 연결된 제1 커패시터 전극을 형성하는 단계, 상기 제1 커패시터 전극의 상부에 상기 제1 커패시터 전극과 적어도 일부가 중첩하는 제1 전극 및 상기 제1 전극과 이격되는 제2 전극을 형성하는 단계, 및 상기 제1 전원 라인에 제1 전압을 공급하고, 상기 제1 전극에 제2 전압을 공급하며, 상기 제2 전극에 제3 전압을 공급하여 상기 제1 전극 및 상기 제2 전극 사이에 발광 소자들을 정렬하는 단계를 포함하되, 상기 제1 전압, 상기 제2 전압, 및 상기 제3 전압은 서로 다른 전압이다.
상기 제1 전압 및 상기 제2 전압은 직류 전압이고, 상기 제3 전압은 교류 전압일 수 있다.
상기 발광 소자들을 정렬하는 단계에서, 상기 제1 커패시터 전극은 상기 제1 전극과 제1 커패시터를 형성하고, 상기 제1 커패시터는 상기 제1 전극에 공급된 전압 중 교류 전압 성분을 상기 제1 전원 라인으로 바이패스시킬 수 있다.
상기 제1 커패시터 전극을 형성하는 단계는, 상기 제1 커패시터 전극과 이격되는 제2 커패시터 전극을 형성하는 단계를 더 포함하되, 상기 제2 커패시터 전극의 적어도 일부는 상기 제2 전극과 중첩할 수 있다.
상기 발광 소자들을 정렬하는 단계에서, 상기 제2 커패시터 전극과 상기 제2 전극은 제2 커패시터를 형성하고, 상기 제2 전극은 상기 제2 커패시터를 통해 상기 제2 커패시터 전극으로부터 상기 제3 전압을 공급받을 수 있다.
상기 제1 전압은 상기 제3 전압의 양의 피크 전압 및 음의 피크 전압의 사잇값이고, 상기 제2 전압은 그라운드 전압일 수 있다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 실시예들에 의한 표시 장치 및 이의 제조 방법에 의하면, 발광 소자들의 정렬을 위한 그라운드 전압인 제1 전압이 인가되는 제1 전극의 하부에 제1 커패시터 전극을 형성하여 제1 전극에 인가되는 그라운드 전압의 교류 노이즈 성분을 제거할 수 있다. 이에 따라, 발광 소자들의 정렬 특성이 개선될 수 있다.
또한, 본 발명의 실시예들에 의한 표시 장치 및 이의 제조 방법에 의하면, 발광 소자들의 정렬을 위한 교류 전압인 제2 전압이 인가되는 제2 전극의 하부에 제2 커패시터 전극을 형성하여 제2 전극에 인가되는 교류 전압의 직류 노이즈 성분을 제거할 수 있다. 이에 따라, 발광 소자들의 정렬 특성이 개선될 수 있다.
또한, 본 발명의 실시예들에 의하면, 정렬 전극들에 인가되는 전압들의 노이즈 성분이 제거됨에 따라, 정렬 배선들 사이에 균일한 전기장이 형성되어, 각 화소마다 균일하게 발광 소자들이 정렬될 수 있다. 이에 따라, 표시 장치의 표시 품질 및 제조 효율이 개선될 수 있다.
실시예들에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1a 및 도 1b는 일 실시예에 따른 발광 소자의 사시도들이다.
도 2는 일 실시예에 따른 표시 장치를 나타내는 평면도이다.
도 3a 내지 도 3c는 각각 일 실시예에 따른 화소를 나타내는 회로도들이다.
도 4는 다른 실시예에 따른 화소를 나타내는 회로도이다.
도 5는 일 실시예에 따른 화소의 평면도이다.
도 6은 도 5의 A-A' 선을 따라 자른 단면도이다.
도 7 내지 도 11은 다양한 실시예들에 따른 화소의 단면도들로서, 도 5의 A-A' 선에 대응되는 단면도들이다.
도 12는 다른 실시예에 따른 화소의 평면도이다.
도 13 내지 도 16은 일 실시예에 따른 표시 장치의 제조 방법을 설명하기 위한 평면도들이다.
도 17은 발광 소자 정렬 시 일 실시예에 따른 표시 장치에 공급되는 전압들의 노이즈 제거 방법을 설명하기 위한 회로도이다.
도 18은 발광 소자 정렬 시 일 실시예에 따른 표시 장치의 각 전극들에 실제 공급되는 전압들의 파형도이다.
도 19는 또 다른 실시예에 따른 화소의 평면도이다.
도 20은 도 19의 B-B' 선을 따라 자른 단면도이다.
도 21은 또 다른 실시예에 따른 화소의 단면도로서, 도 19의 B-B' 선에 대응되는 단면도이다.
도 22는 또 다른 실시예에 따른 화소의 평면도이다.
도 23 내지 도 26은 다른 실시예에 따른 표시 장치의 제조 방법을 설명하기 위한 평면도들이다.
도 27은 발광 소자 정렬 시 다른 실시예에 따른 표시 장치에 공급되는 전압들의 노이즈 제거 방법을 설명하기 위한 회로도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
소자(elements) 또는 층이 다른 소자 또는 층의 "상(on)"으로 지칭되는 것은 다른 소자 바로 위에 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 실시예들을 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 한정되는 것은 아니다.
비록 제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있음은 물론이다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
본 발명의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시할 수도 있다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예들을 상세히 설명한다. 도면상의 동일한 구성 요소에 대해서는 동일하거나 유사한 참조 부호를 사용한다.
도 1a 및 도 1b는 일 실시예에 따른 발광 소자의 사시도들이다.
도 1a 및 도 1b를 참조하면, 본 발명의 일 실시예에 따른 발광 소자(LD)는 제1 반도체층(11)과, 제2 반도체층(13)과, 제1 및 제2 반도체층(11, 13) 사이에 개재된 활성층(12)을 포함할 수 있다. 일 예로, 발광 소자(LD)는 제1 반도체층(11), 활성층(12), 및 제2 반도체층(13)이 순차적으로 적층된 적층체로 구현될 수 있다.
본 발명의 일 실시예에 따르면, 발광 소자(LD)는 일 방향을 따라 연장된 막대 형상으로 제공될 수 있다. 발광 소자(LD)의 연장 방향을 길이 방향이라고 하면, 발광 소자(LD)는 길이 방향을 따라 일 단부와 타 단부를 가질 수 있다.
본 발명의 일 실시예에 있어서, 일 단부에는 제1 및 제2 반도체층(11, 13) 중 하나, 타 단부에는 제1 및 제2 반도체층(11, 13) 중 나머지 하나가 배치될 수 있다.
본 발명의 일 실시예에 있어서, 발광 소자(LD)는 막대형으로 제공될 수 있다. 여기서 "막대형"이라고 함은 원기둥, 다각 기둥 등과 같이, 길이 방향으로 긴(즉, 종횡비가 1보다 큰) 로드 형상(rod-like shape), 혹은 바 형상(bar-like shape)을 포함할 수 있다. 예컨대, 발광 소자(LD)의 길이는 그 직경보다 클 수 있다. 다만, 본 발명이 이에 한정되지는 않는다. 또한, 발광 소자(LD)는 코어-쉘 구조의 발광 소자일 수도 있다.
발광 소자(LD)는 일 예로 마이크로 스케일 혹은 나노 스케일 정도의 직경 및/또는 길이를 가질 정도로 제작될 수 있다. 예를 들어, 발광 소자(LD)의 직경은 600nm 이하이고, 발광 소자(LD)의 길이는 4um 이하일 수 있으나, 발광 소자(LD)의 크기가 이에 한정되는 것은 아니며, 발광 소자(LD)가 적용되는 표시 장치의 요구 조건에 부합되도록 발광 소자(LD)의 크기가 변경될 수도 있다.
제1 반도체층(11)은 일 예로 적어도 하나의 n형 반도체층을 포함할 수 있다. 예컨대, 제1 반도체층(11)은 InAlGaN, GaN, AlGaN, InGaN, AlN, InN 중 어느 하나의 반도체 재료를 포함하며, Si, Ge, Sn 등과 같은 제1 도펀트가 도핑된 반도체층을 포함할 수 있다. 제1 반도체층(11)을 구성하는 물질이 이에 한정되는 것은 아니며, 이 외에도 다양한 물질로 제1 반도체층(11)을 구성할 수 있다.
활성층(12)은 제1 반도체층(11) 상에 형성되며, 단일 또는 다중 양자 우물 구조로 형성될 수 있다. 활성층(12)이 다중 양자 우물 구조의 물질을 포함하는 경우, 양자층(Quantum layer)과 우물층(Well layer)이 서로 교번적으로 복수 개 적층된 구조일 수도 있다.
발광 소자(LD)의 양 단부에 소정 전압 이상의 전계를 인가하게 되면, 활성층(12)에서 전자-정공 쌍이 결합하면서 발광 소자(LD)가 발광하게 된다. 이러한 원리를 이용하여 발광 소자(LD)의 발광을 제어함으로써, 발광 소자(LD)를 표시 장치의 화소를 비롯한 다양한 발광 장치의 광원으로 이용할 수 있다.
활성층(12)은 400nm 내지 900nm의 파장을 갖는 광을 방출할 수 있다. 일 예로, 활성층(12)이 청색 파장대의 광을 방출하는 경우, AlGaN, AlGaInN 등의 물질을 포함할 수 있다. 특히, 활성층(12)이 다중 양자 우물 구조로 양자층과 우물층이 교번적으로 적층된 구조인 경우, 양자층은 AlGaN 또는 AlGaInN, 우물층은 GaN 또는 AlInN 등과 같은 물질을 포함할 수 있다. 예시적인 실시예에서, 활성층(12)은 양자층으로 AlGaInN를, 우물층으로 AlInN를 포함할 수 있고, 상술한 바와 같이, 활성층(12)은 중심 파장대역이 450nm 내지 495nm의 범위를 갖는 청색광을 방출할 수 있다.
다만, 이에 제한되는 것은 아니며, 활성층(12)은 밴드갭(Band gap) 에너지가 큰 종류의 반도체 물질과 밴드갭 에너지가 작은 반도체 물질들이 서로 교번적으로 적층된 구조일 수도 있고, 발광하는 광의 파장대에 따라 다른 3족 내지 5족 반도체 물질들을 포함할 수도 있다. 활성층(12)이 방출하는 광은 청색 파장대의 광으로 제한되지 않고, 경우에 따라 적색, 녹색 파장대의 광일 수도 있다.
한편, 활성층(12)에서 방출되는 광은 발광 소자(LD)의 길이 방향의 외부면 뿐만 아니라, 양 측면으로 방출될 수 있다. 활성층(12)에서 방출되는 광의 방향성은 하나의 방향으로 제한되지 않는다.
제2 반도체층(13)은 활성층(12) 상에 제공되며, 제1 반도체층(11)과 상이한 타입의 반도체층을 포함할 수 있다. 일 예로, 제2 반도체층(13)은 적어도 하나의 p형 반도체층을 포함할 수 있다. 예컨대, 제2 반도체층(13)은 InAlGaN, GaN, AlGaN, InGaN, AlN, InN 중 적어도 하나의 반도체 재료를 포함하며, Mg, Zn, Ca, Se, Ba 등과 같은 제2 도펀트가 도핑된 반도체층을 포함할 수 있다. 제2 반도체층(13)을 구성하는 물질이 이에 한정되는 것은 아니며, 이 외에도 다양한 물질이 제2 반도체층(13)을 구성할 수 있다.
한편, 도면에서는 제1 반도체층(11)과 제2 반도체층(13)이 하나의 층으로 구성된 것을 도시하고 있으나, 이에 한정되는 것은 아니다. 예를 들어, 제1 반도체층(11) 및 제2 반도체층(13)은 활성층(12)의 물질에 따라 더 많은 수의 층을 포함할 수 있다. 일 예로, 제1 반도체층(11) 및 제2 반도체층(13)은 클래드층(clad layer) 또는 TSBR(Tensile strain barrier reducing)층을 더 포함할 수도 있다.
본 발명의 일 실시예에 따르면, 발광 소자(LD)는 상술한 제1 반도체층(11), 활성층(12), 및 제2 반도체층(13) 외에도 각 층의 상부 및/또는 하부에 다른 형광체층, 활성층, 반도체층 및/또는 전극층을 더 포함할 수 있다.
일 실시예로, 발광 소자(LD)는 제2 반도체층(13)의 일단(일 예로, 발광 소자(LD)의 상부면) 측 또는 제1 반도체층(11)의 일단(일 예로, 발광 소자(LD)의 하부면) 측에 배치되는 적어도 하나의 전극층을 더 포함할 수 있다. 예를 들어, 발광 소자(LD)는 도 1b에 도시된 바와 같이, 제2 반도체층(13)의 일단 측에 배치된 전극층(15)을 더 포함할 수 있다. 전극층(15)은 오믹(Ohmic) 전극일 수 있으나, 이에 한정되지 않는다. 예컨대, 전극층(15)은 쇼트키(Schottky) 접촉 전극일 수도 있다. 전극층(15)은 금속 또는 금속 산화물을 포함할 수 있으며, 일 예로, 크롬(Cr), 티타늄(Ti), 알루미늄(Al), 금(Au), 니켈(Ni), ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide) 및 ITZO(Indium Tin-Zinc Oxide) 및 이들의 산화물 또는 합금 등을 단독 또는 혼합하여 사용할 수 있으나, 이에 한정되지 않는다. 또한, 실시예에 따라, 전극층(15)은 실질적으로 투명 또는 반투명할 수 있다. 이에 따라, 발광 소자(LD)에서 생성되는 빛이 전극층(15)을 투과하여 발광 소자(LD)의 외부로 방출될 수 있다.
또한, 발광 소자(LD)는 절연 피막(14)을 더 포함할 수 있다. 다만, 본 발명의 일 실시예에 따르면 절연 피막(14)은 생략될 수도 있으며, 제1 반도체층(11), 활성층(12), 및 제2 반도체층(13) 중 일부만을 덮도록 제공될 수도 있다. 예를 들어, 절연 피막(14)은 발광 소자(LD)의 양 단부를 제외한 부분에 제공됨으로써 발광 소자(LD)의 양 단부가 노출될 수도 있다.
설명의 편의를 위해, 도 1a 및 도 1b에서는 절연 피막(14)의 일부를 삭제한 모습을 도시한 것으로서, 실제 발광 소자(LD)의 측면이 모두 절연 피막(14)으로 둘러싸일 수 있다.
본 발명의 일 실시예에 따르면, 절연 피막(14)은 투명한 절연 물질을 포함할 수 있다. 예를 들어, 절연 피막(14)은 SiO2, Si3N4, Al2O3 및 TiO2 중 적어도 하나 이상의 절연 물질을 포함할 수 있으나, 이에 한정되지는 않으며, 절연성을 갖는 다양한 재료를 포함할 수 있다.
절연 피막(14)은 활성층(12)이 제1 반도체층(11) 및 제2 반도체층(13) 외의 전도성 물질과 접촉하여 발생할 수 있는 전기적 단락을 방지할 수 있다. 또한, 절연 피막(14)을 형성함에 의해 발광 소자(LD)의 표면 결함을 최소화하여 수명과 효율을 향상시킬 수 있다. 또한, 복수의 발광 소자(LD)들이 밀접하게 배치되는 경우, 절연 피막(14)은 각 발광 소자(LD)의 사이에서 발생할 수 있는 원치 않은 단락을 방지할 수도 있다.
본 발명의 실시예에 의한 발광 소자(LD)의 종류, 구조 및 형상 등은 다양하게 변경될 수 있다.
도 2는 일 실시예에 따른 표시 장치를 나타내는 평면도이다.
도 1a 내지 도 2를 참조하면, 표시 장치(1000)는, 기판(SUB)과, 기판(SUB) 상에 제공된 복수의 화소(PXL)들을 포함할 수 있다. 또한, 표시 장치(1000)(또는, 기판(SUB))는 복수의 화소(PLX)들이 배치되어 영상이 표시되는 표시 영역(DA)과, 표시 영역(DA)을 제외한 비표시 영역(NDA)을 포함할 수 있다.
표시 영역(DA)은 화소(PXL)들이 제공되는 영역일 수 있다. 비표시 영역(NDA)은 화소(PXL)들을 구동하기 위한 구동부들(SDV, DDV), 및 화소(PXL)들과 구동부들을 연결하는 각종 배선들이 제공되는 영역일 수 있다.
표시 영역(DA)은 다양한 형상을 가질 수 있다. 예를 들어, 표시 영역(DA)은 직선으로 이루어진 변을 포함하는 닫힌 형태의 다각형, 곡선으로 이루어진 변을 포함하는 원, 타원 등, 직선과 곡선으로 이루어진 변을 포함하는 반원, 반타원 등 다양한 형상으로 제공될 수 있다.
표시 영역(DA)이 복수 개의 영역을 포함하는 경우, 각 영역 또한 직선의 변을 포함하는 닫힌 형태의 다각형, 곡선의 변을 포함하는 반원, 반타원 등 다양한 형상으로 제공될 수 있다. 또한, 복수의 영역들의 면적은 서로 동일하거나 서로 다를 수 있다. 본 발명의 일 실시예에서는, 표시 영역(DA)이 직선의 변을 포함하는 사각 형상을 가지는 하나의 영역으로 제공된 경우를 예로서 설명한다.
비표시 영역(NDA)은 표시 영역(DA)의 적어도 일 측에 제공될 수 있다. 본 발명의 일 실시예에 있어서, 비표시 영역(NDA)은 표시 영역(DA)을 둘러쌀 수 있다.
화소(PXL)들은 기판(SUB) 상의 표시 영역(DA) 내에 제공될 수 있다. 화소(PXL)들 각각은 스캔 라인 및 데이터 라인과 연결되어 해당 스캔 신호 및 데이터 신호에 의해 구동되는 적어도 하나의 발광 소자(도 1a의 LD)를 포함할 수 있다.
화소(PXL)들 각각은 적색, 녹색, 및 청색 중 어느 하나의 색을 출사할 수 있으나, 이에 한정되는 것은 아니다. 예를 들면, 화소(PXL)들 각각은 시안, 마젠타, 옐로우, 및 백색 중 하나의 색을 출사할 수도 있다.
구체적으로, 화소(PXL)들은 제1 색의 광을 출사하는 제1 화소, 제1 색과 상이한 제2 색의 광을 출사하는 제2 화소, 및 제1 색 및 제2 색과 상이한 제3 색의 광을 출사하는 제3 화소를 포함할 수 있다. 서로 인접하도록 배치된 적어도 하나의 제1 화소, 제2 화소, 및 제3 화소는 다양한 색상의 빛을 방출할 수 있는 하나의 화소 유닛을 구성할 수 있다.
실시예에 따라, 제1 화소는 적색의 빛을 방출하는 적색 화소일 수 있고, 제2 화소는 녹색의 빛을 방출하는 녹색 화소일 수 있으며, 제3 화소는 청색의 빛을 방출하는 청색 화소일 수 있다.
일 실시예에서, 각 화소(PXL)들은 서로 동일한 색의 광을 방출하는 발광 소자를 구비하되, 각 발광 소자들 상에 배치된 서로 다른 색상의 광 변환층을 포함하여 서로 다른 색의 광을 방출할 수 있다. 다른 실시예에서, 각 화소(PXL)들은 서로 다른 색의 광을 방출하는 발광 소자를 구비할 수도 있다. 다만, 각 화소(PXL)들의 색상, 종류 및/또는 개수 등이 특별히 한정되지는 않는다.
화소(PXL)들은 복수 개로 제공되어 제1 방향(DR1) 및 제1 방향(DR1)에 교차하는 제2 방향(DR2)을 따라 배열될 수 있다. 다만, 화소(PXL)들의 배열 형태는 특별히 한정된 것은 아니며, 다양한 형태로 배열될 수 있다.
구동부들은 각각의 배선부(미도시)를 통해 각 화소(PXL)들에 신호를 제공하며, 이에 따라 각 화소(PXL)들의 구동을 제어할 수 있다. 도 2에는 설명의 편의를 위해 배선부가 생략되었다.
구동부는 스캔 라인을 통해 화소(PXL)들에 스캔 신호를 제공하는 스캔 구동부(SDV), 데이터 라인을 통해 화소(PXL)들에 데이터 신호를 제공하는 데이터 구동부(DDV), 및 타이밍 제어부(미도시)를 포함할 수 있다. 타이밍 제어부는 스캔 구동부(SDV) 및 데이터 구동부(DDV)를 제어할 수 있다. 실시예에 따라, 표시 장치(1000)는 발광 제어 라인을 통해 화소(PXL)들에 발광 제어 신호를 제공하는 발광 구동부를 더 포함할 수 있다.
스캔 구동부(SDV)는 기판(SUB)의 일 측에 배치될 수 있고, 일 방향(예컨대, 제2 방향(DR2))을 따라 배치될 수 있다. 스캔 구동부(SDV)는 별도의 부품으로 기판(SUB) 상에 장착될 수 있으나, 이에 한정되는 것은 아니다. 예를 들어, 스캔 구동부(SDV)는 기판(SUB) 상에 직접 형성될 수도 있다. 또한, 스캔 구동부(SDV)는 기판(SUB)의 외부에 위치하고, 별도의 연결 부재를 통해 각 화소(PXL)들에 연결될 수도 있다. 스캔 구동부(SDV)는 기판(SUB)의 서로 동일한 측에 배치될 수 있으나, 이에 한정되는 것은 아니고, 서로 다른 측에 배치될 수도 있다.
데이터 구동부(DDV)는 기판(SUB)의 일 측에 배치될 수 있고, 상술한 스캔 구동부(SDV)와 교차하는 방향(예컨대, 제1 방향(DR1))을 따라 배치될 수 있다. 데이터 구동부(DDV)는 별도의 부품으로 기판(SUB) 상에 장착되거나, 기판(SUB)의 외부에 위치하고, 별도의 연결 부재를 통해 각 화소(PXL)들에 연결될 수도 있다.
일 실시예에서, 화소(PXL)들 각각은 능동형 화소로 구성될 수 있다. 다만, 본 발명에 적용될 수 있는 화소(PXL)들의 종류, 구조 및/또는 구동 방식이 특별히 한정되지는 않는다.
한편, 표시 장치(1000)는 기판(SUB) 상에 배치되어 각 화소(PXL)들의 발광 소자(LD)들을 정렬(또는 배치)하기 위한 정렬 배선들(ACL1, ACL2, GNDL1, GNDL2)을 포함할 수 있다. 정렬 배선들(ACL1, ACL2, GNDL1, GNDL2)은 교류 전압 배선들(ACL1, ACL2) 및 접지 전압 배선들(GNDL1, GNDL2)을 포함할 수 있다.
교류 전압 배선들(ACL1, ACL2) 및 접지 전압 배선들(GNDL1, GNDL2)은 서로 교번적으로 배치될 수 있다. 예를 들어, 제1 교류 전압 배선(ACL1), 제1 접지 전압 배선(GNDL1), 제2 교류 전압 배선(ACL2), 및 제2 접지 전압 배선(GNDL2)이 순차적으로 배열될 수 있다. 교류 전압 배선들(ACL1, ACL2) 및 접지 전압 배선들(GNDL1, GNDL2)은 각각 제1 방향(DR1)을 따라 연장되는 메인 배선 및 메인 배선으로부터 분지되어 제2 방향(DR2)을 따라 연장되는 복수의 가지 배선들을 포함할 수 있다.
교류 전압 배선들(ACL1, ACL2) 및 접지 전압 배선들(GNDL1, GNDL2)의 복수의 가지 배선들 사이에는 화소(PXL)들이 배치될 수 있다. 기판(SUB) 상에 발광 소자(LD)들을 정렬하는 과정에서, 교류 전압 배선들(ACL1, ACL2) 및 접지 전압 배선들(GNDL1, GNDL2)에는 각각 교류 전압 및 접지 전압이 인가될 수 있다. 발광 소자(LD)들은 교류 전압 배선들(ACL1, ACL2) 및 접지 전압 배선들(GNDL1, GNDL2) 사이에 형성된 전기장에 따라 쌍극성(dipole)이 유도되어 전기영동 힘(dielectrophoretic force)에 의해 각 화소(PXL)들에 정렬될 수 있다.
정렬 배선들(ACL1, ACL2, GNDL1, GNDL2)은 발광 소자(LD)들의 정렬 과정에서 서로 연결되어 연장될 수 있으나, 발광 소자(LD)들을 정렬하고 난 뒤, 적어도 일부가 분리될 수 있다. 예를 들어, 교류 전압 배선들(ACL1, ACL2) 또는 접지 전압 배선들(GNDL1, GNDL2)은 각 화소(PXL)들에 대응하는 크기(또는 길이)로 서로 분리될 수 있다. 발광 소자(LD)들의 정렬 과정에 대해 도 13 내지 도 18을 참조하여 구체적으로 후술하기로 한다.
도 3a 내지 도 3c는 각각 일 실시예에 따른 화소를 나타내는 회로도들이다. 특히, 도 3a 내지 도 3c는 능동형 발광 표시 패널을 구성하는 화소의 일 예를 도시하였다.
도 1a 내지 도 3a를 참조하면, 화소(PXL)는 적어도 하나의 발광 소자(LD)와, 이에 연결되어 발광 소자(LD)를 구동하는 화소 구동 회로(DC)를 포함할 수 있다.
발광 소자(LD)의 제1 전극(예컨대, 애노드 전극)은 구동 회로(DC)를 경유하여 제2 구동 전원(VDD)에 연결될 수 있고, 발광 소자(LD)의 제2 전극(예컨대, 캐소드 전극)은 제1 구동 전원(VSS)에 연결될 수 있다. 발광 소자(LD)는 구동 회로(DC)에 의해 제어되는 구동 전류 량에 상응하는 휘도로 발광할 수 있다.
도 3a에서는 하나의 발광 소자(LD)만을 도시하고 있으나 이는 예시적인 구성을 나타내는 것이며, 실제 화소(PXL)는 복수의 발광 소자(LD)들을 포함할 수 있다. 복수의 발광 소자(LD)들은 서로 병렬 및/또는 직렬 연결될 수 있다.
제1 구동 전원(VSS) 및 제2 구동 전원(VDD)은 서로 다른 전위를 가질 수 있다. 일 예로, 제2 구동 전원(VDD)은 제1 구동 전원(VSS)의 전위보다 발광 소자(LD)의 문턱전압 이상 높은 전위를 가질 수 있다. 즉 제2 구동 전원(VDD)을 통해 인가되는 전압은 제1 구동 전원(VSS)을 통해 인가되는 전압보다 클 수 있다.
본 발명의 일 실시예에 따르면, 구동 회로(DC)는 제1 트랜지스터(M1), 제2 트랜지스터(M2) 및 스토리지 커패시터(Cst)를 포함할 수 있다.
제1 트랜지스터(M1, 구동 트랜지스터)의 제1 전극은 제2 구동 전원(VDD)에 연결될 수 있고, 제2 전극은 발광 소자(LD)의 제1 전극(예컨대, 애노드 전극)에 전기적으로 연결될 수 있다. 제1 트랜지스터(M1)의 게이트 전극은 제1 노드(N1)에 연결될 수 있다. 제1 트랜지스터(M1)는 제1 노드(N1)의 전압에 대응하여 발광 소자(LD)들로 공급되는 구동 전류 량을 제어할 수 있다.
제2 트랜지스터(M2, 스위칭 트랜지스터)의 제1 전극은 데이터 라인(DL)에 연결되고, 제2 전극은 제1 노드(N1)에 연결될 수 있다. 여기서, 제2 트랜지스터(M2)의 제1 전극과 제2 전극은 서로 다른 전극으로, 예컨대 제1 전극이 소스 전극이면 제2 전극은 드레인 전극일 수 있다. 제2 트랜지스터(M2)의 게이트 전극은 스캔 라인(SL)에 연결될 수 있다.
제2 트랜지스터(M2)는, 스캔 라인(SL)으로부터 제1 트랜지스터(M1)가 턴-온될 수 있는 전압(예컨대, 게이트 온 전압)의 스캔 신호가 공급될 때 턴-온되어, 데이터 라인(DL)과 제1 노드(N1)를 전기적으로 연결할 수 있다. 이때, 데이터 라인(DL)으로는 해당 프레임의 데이터 신호가 공급되고, 이에 따라 제1 노드(N1)로 데이터 신호가 전달될 수 있다. 제1 노드(N1)로 전달된 데이터 신호는 스토리지 커패시터(Cst)에 저장될 수 있다.
스토리지 커패시터(Cst)의 일 전극은 제1 구동 전원(VSS)에 연결될 수 있고, 다른 전극은 제1 노드(N1)에 연결될 수 있다. 이와 같은 스토리지 커패시터(Cst)는 제1 노드(N1)로 공급되는 데이터 신호에 대응하는 전압으로 충전될 수 있고, 다음 프레임의 데이터 신호가 공급될 때까지 충전된 전압을 유지할 수 있다.
설명의 편의상, 도 3a에서는 데이터 신호를 각 화소(PXL)들의 내부로 전달하기 위한 제2 트랜지스터(M2)와, 데이터 신호의 저장을 위한 스토리지 커패시터(Cst)와, 데이터 신호에 대응하는 구동 전류를 발광 소자(LD)로 공급하기 위한 제1 트랜지스터(M1)를 포함한 비교적 단순한 구조의 구동 회로(DC)를 도시하였다.
하지만, 본 발명이 이에 한정되는 것은 아니며 구동 회로(DC)의 구조는 다양하게 변경 실시될 수 있다. 일 예로, 구동 회로(DC)는 제1 트랜지스터(M1)의 문턱전압을 보상하기 위한 보상 트랜지스터, 제1 노드(N1)를 초기화하기 위한 초기화 트랜지스터, 및/또는 발광 소자(LD)의 발광 시간을 제어하기 위한 발광 제어 트랜지스터 등과 같은 각종 트랜지스터나, 제1 노드(N1)의 전압을 부스팅하기 위한 부스팅 커패시터 등과 같은 다른 회로 소자들을 추가적으로 더 포함할 수도 있다.
또한, 도 3a에서는 구동 회로(DC)에 포함되는 트랜지스터들, 예컨대 제1 및 제2 트랜지스터들(M1, M2)이 모두 P타입의 트랜지스터들인 것으로 도시되었으나, 본 발명이 이에 한정되지는 않는다. 즉, 구동 회로(DC)에 포함되는 제1 및 제2 트랜지스터들(M1, M2) 중 적어도 하나는 N타입의 트랜지스터로 변경될 수도 있다.
예를 들어, 도 3b에 도시된 바와 같이, 구동 회로(DC)의 제1 및 제2 트랜지스터들(M1, M2)은 N타입의 트랜지스터로 구현될 수 있다. 도 3b에 도시된 구동 회로(DC)는 트랜지스터 타입 변경으로 인한 일부 구성요소들의 연결 위치 변경을 제외하고는 그 구성이나 동작이 도 3a의 구동 회로(DC)와 유사할 수 있다. 따라서, 이에 대한 상세한 설명은 생략하기로 한다.
또한, 다른 예로, 도 3c를 참조하면, 화소(PXL)는 제3 트랜지스터(M3, 센싱 트랜지스터)를 더 포함할 수 있다.
제3 트랜지스터(M3)의 게이트 전극은 센싱 신호 라인(SSL)에 연결될 수 있다. 제3 트랜지스터(M3)의 일 전극은 센싱 라인(SENL)에 연결되고, 제3 트랜지스터(M3)의 타 전극은 발광 소자(LD)의 애노드 전극과 연결될 수 있다. 제3 트랜지스터(M3)는 센싱 기간에 센싱 신호 라인(SSL)에 공급되는 센싱 신호에 따라 발광 소자(LD)의 애노드 전극에서의 전압 값을 센싱 라인(SENL)으로 전달할 수 있다. 센싱 라인(SENL)을 통해 전달된 전압 값은 외부 회로(예컨대, 타이밍 컨트롤러)에 제공될 수 있고, 외부 회로는 제공된 전압 값을 기초로 화소(PXL)의 특성 정보(예컨대, 제1 트랜지스터(M1)의 문턱 전압 등)를 추출할 수 있다. 추출된 특성 정보는 화소(PXL)의 특성 편차가 보상되도록 영상 데이터를 변환하는 데에 이용될 수 있다.
도 4는 다른 실시예에 따른 화소를 나타내는 회로도이다.
도 4를 참조하면, 본 발명의 다른 실시예에 따른 화소(PXL)는 발광 소자(LD), 제1 내지 제7 트랜지스터들(T1, T2, T3, T4, T5, T6, T7), 및 스토리지 커패시터(Cst)를 포함할 수 있다.
발광 소자(LD)의 제1 전극(예컨대, 애노드 전극)은 제6 트랜지스터(T6)를 경유하여 제1 트랜지스터(T1)에 연결되고, 발광 소자(LD)의 제2 전극(예컨대, 캐소드 전극)은 제1 구동 전원(VSS)에 연결될 수 있다. 발광 소자(LD)는 제1 트랜지스터(T1)로부터 공급되는 구동 전류 량에 대응하여 소정의 휘도로 발광할 수 있다.
제1 트랜지스터(T1, 구동 트랜지스터)의 일 전극은 제5 트랜지스터(T5)를 경유하여 제2 구동 전원(VDD)에 연결될 수 있고, 제1 트랜지스터(T1)의 다른 전극은 제6 트랜지스터(T6)를 경유하여 발광 소자(LD)의 제1 전극에 연결될 수 있다. 이와 같은 제1 트랜지스터(T1)는 게이트 전극인 제1 노드(N1)의 전압에 대응하여 제2 구동 전원(VDD)으로부터 발광 소자(LD)를 경유하여 제1 구동 전원(VSS)으로 흐르는 전류 량을 제어할 수 있다.
제2 트랜지스터(T2, 스위칭 트랜지스터)는 데이터 라인(DL)과 제1 트랜지스터(T1)의 일 전극 사이에 연결될 수 있다. 그리고, 제2 트랜지스터(T2)의 게이트 전극은 제1 스캔 라인(SL)에 연결될 수 있다. 이와 같은 제2 트랜지스터(T2)는 제1 스캔 라인(SL)으로 게이트 온 전압의 스캔 신호가 공급될 때 턴-온되어 데이터 라인(DL)과 제1 트랜지스터(T1)의 일 전극을 전기적으로 연결시킬 수 있다.
제3 트랜지스터(T3)는 제1 트랜지스터(T1)의 다른 전극과 제1 노드(N1) 사이에 연결될 수 있다. 그리고, 제3 트랜지스터(T3)의 게이트 전극은 제1 스캔 라인(SL)에 연결될 수 있다. 이와 같은 제3 트랜지스터(T3)는 제1 스캔 라인(SL)으로 게이트 온 전압의 스캔 신호가 공급될 때 턴-온되어 제1 트랜지스터(T1)의 다른 전극과 제1 노드(N1)를 전기적으로 연결시킬 수 있다.
제4 트랜지스터(T4)는 제1 노드(N1)와 초기화 전원(Vint) 사이에 연결될 수 있다. 그리고, 제4 트랜지스터(T4)의 게이트 전극은 제2 스캔 라인(SL-1)에 연결될 수 있다. 이와 같은 제4 트랜지스터(T4)는 제2 스캔 라인(SL-1)으로 게이트 온 전압의 스캔 신호가 공급될 때 턴-온되어 제1 노드(N1)로 초기화 전원(Vint)의 전압을 공급할 수 있다. 여기서, 초기화 전원(Vint)은 데이터 신호보다 낮은 전압으로 설정될 수 있다. 제2 스캔 라인(SL-1)에 공급되는 스캔 신호는 이전단 화소의 제1 스캔 라인에 공급되는 스캔 신호와 동일한 파형을 가질 수 있다.
제5 트랜지스터(T5)는 제2 구동 전원(VDD)과 제1 트랜지스터(T1)의 일 전극 사이에 연결될 수 있다. 제5 트랜지스터(T5)의 게이트 전극은 발광 제어 라인(EL)에 연결될 수 있다. 이와 같은 제5 트랜지스터(T5)는 발광 제어 라인(EL)으로 게이트 온 전압의 발광 제어 신호가 공급될 때 턴-온될 수 있고, 그 외의 경우에 턴-오프될 수 있다.
제6 트랜지스터(T6)는 제1 트랜지스터(T1)의 다른 전극과 발광 소자(LD)의 제1 전극 사이에 연결될 수 있다. 제6 트랜지스터(T6)의 게이트 전극은 발광 제어 라인(EL)에 연결될 수 있다. 이와 같은 제6 트랜지스터(T6)는 발광 제어 라인(EL)으로 게이트 온 전압의 발광 제어 신호가 공급될 때 턴-온될 수 있고, 그 외의 경우에 턴-오프될 수 있다.
제7 트랜지스터(T7)는 초기화 전원(Vint)과 발광 소자(LD)의 제1 전극(예컨대, 애노드 전극) 사이에 연결될 수 있다. 그리고, 제7 트랜지스터(T7)의 게이트 전극은 제3 스캔 라인(SL+1)에 연결될 수 있다. 이와 같은 제7 트랜지스터(T7)는 제3 스캔 라인(SL+1)으로 게이트 온 전압의 스캔 신호가 공급될 때 턴-온되어 초기화 전원(Vint)의 전압을 발광 소자(LD)의 제1 전극으로 공급할 수 있다. 제3 스캔 라인(SL+1)에 공급되는 스캔 신호는 이후단 화소의 제1 스캔 라인에 공급되는 스캔 신호와 동일한 파형을 가질 수 있다.
도 4에는 제7 트랜지스터(T7)의 게이트 전극이 제3 스캔 라인(SL+1)에 연결된 경우가 도시된다. 그러나 본 발명의 기술적 사상은 이에 한정되지 않는다. 예를 들어, 본 발명의 다른 실시예에서, 제7 트랜지스터(T7)의 게이트 전극은 제1 스캔 라인(SL) 또는 제2 스캔 라인(SL-1)에 연결될 수도 있다. 이 경우, 초기화 전원(Vint)의 전압은 제1 스캔 라인(SL) 또는 제2 스캔 라인(SL-1)으로 게이트-온 전압의 스캔 신호가 공급될 때, 제7 트랜지스터(T7)를 경유하여 발광 소자(LD)의 애노드 전극으로 공급될 수 있다.
스토리지 커패시터(Cst)는 제2 구동 전원(VDD)과 제1 노드(N1) 사이에 연결될 수 있다. 이와 같은 스토리지 커패시터(Cst)에는 데이터 신호 및 제1 트랜지스터(T1)의 문턱전압에 대응하는 전압이 저장될 수 있다.
한편, 도 4에서는 구동 회로(DC)에 포함되는 트랜지스터들, 일 예로, 제1 내지 제7 트랜지스터들(T1, T2, T3, T4, T5, T6, T7)을 모두 P타입의 트랜지스터들로 도시하였으나, 본 발명이 이에 한정되지는 않는다. 예를 들어, 제1 내지 제7 트랜지스터들(T1, T2, T3, T4, T5, T6, T7) 중 적어도 하나는 N타입의 트랜지스터로 변경될 수도 있다.
도 5는 일 실시예에 따른 화소의 평면도이다. 도 6은 도 5의 A-A' 선을 따라 자른 단면도이다. 도 7 내지 도 11은 다양한 실시예들에 따른 화소의 단면도들로서, 도 5의 A-A' 선에 대응되는 단면도들이다.
설명의 편의상, 이하에서는 각각의 전극들을 단일의 전극층으로 단순화하여 도시하였으나 본 발명이 이에 한정되지 않으며, 각각의 전극들은 복수의 전극층으로 구성될 수도 있다. 또한, 본 발명의 일 실시예에 있어서, "동일한 층에 형성 및/또는 배치된다" 함은 동일한 공정에서 형성되고, 동일한 물질로 형성됨을 의미할 수 있다.
또한, 도 5에 있어서, 설명의 편의상 발광 소자들에 연결되는 트랜지스터 및 트랜지스터에 연결되는 신호 배선들의 도시를 생략하였다.
도 5 및 도 6을 참조하면, 본 발명의 일 실시예에 따른 표시 장치는 기판(SUB) 및 기판(SUB) 상에 제공되는 화소(PXL1)를 포함할 수 있다.
기판(SUB)은 경성(rigid) 기판 또는 가요성(flexible) 기판일 수 있으며, 그 재료나 물성이 특별히 한정되지는 않는다. 일 예로, 기판(SUB)은 유리 또는 강화 유리로 구성된 경성 기판, 또는 플라스틱 또는 금속 재질의 박막 필름으로 구성된 가요성 기판일 수 있다. 또한, 기판(SUB)은 투명 기판일 수 있으나 이에 한정되지는 않는다. 일 예로, 기판(SUB)은 반투명 기판, 불투명 기판, 또는 반사성 기판일 수도 있다.
도 5에 예시된 화소(PXL1)는 도 2의 화소(PXL)들 중 어느 하나일 수 있다. 하나의 화소(PXL1)는 소정 색상의 광을 방출하는 최소 단위일 수 있다. 상술한 바와 같이, 서로 다른 색상의 광을 방출하는 화소들이 하나의 화소 유닛을 구성할 수 있다. 이하에서, 화소(PXL1)는 화소 또는 부화소(sub pixel)를 의미할 수 있다.
화소(PXL1)는 기판(SUB) 상에 배치된 화소 회로층(PCL) 및 화소 회로층(PCL) 상에 배치된 표시 소자층(DPL)을 포함할 수 있다.
화소 회로층(PCL)은 화소(PXL)의 구동 회로(도 3a의 DC)를 구성하는 복수의 회로 소자들을 포함할 수 있다. 도 6은 화소 회로층(PCL)이 트랜지스터(TR)를 포함하는 단면 구조를 예시적으로 나타내고 있다. 이 때, 트랜지스터(TR)는 도 3a 내지 도 3c의 제1 트랜지스터(M1)일 수 있다. 다만, 화소 회로층(PCL)의 구조는 이에 한정되는 것은 아니며, 화소 회로층(PCL)은 트랜지스터(TR)와 다른 영역에 위치하는 회로 소자들을 더 포함할 수 있다.
화소 회로층(PCL)이 포함하는 트랜지스터들은 실질적으로 동일 또는 유사한 단면 구조를 가질 수 있다. 또한, 각 트랜지스터들의 구조는 도 6에 예시된 구조에 한정되지 않는다.
화소 회로층(PCL)은 복수의 층들을 포함할 수 있다. 예컨대, 화소 회로층(PCL)은 기판(SUB) 상에 순차적으로 적층된 버퍼층(BFL), 게이트 절연층(GI), 층간 절연층(IL), 제1 보호층(VIA1), 및 제2 보호층(VIA2)을 포함할 수 있다. 상술한 층들은 각각 유기 절연 물질 또는 무기 절연 물질을 포함하는 절연층들일 수 있다. 또한, 화소 회로층(PCL)은 트랜지스터(TR), 바이패스 전원 라인(BVL), 및 제1 커패시터 전극(CE1)을 포함할 수 있다.
버퍼층(BFL)은 각각의 회로 소자에 불순물이 확산되는 것을 방지할 수 있다. 버퍼층(BFL)은 단일막으로 제공될 수 있으나, 적어도 이중층 이상의 다중막으로 제공될 수도 있다. 버퍼층(BFL)이 다중막으로 제공되는 경우, 각 레이어는 동일한 재료로 형성되거나 또는 서로 다른 재료로 형성될 수 있다. 버퍼층(BFL)은 기판(SUB)의 재료 및 공정 조건 등에 따라 생략될 수도 있다.
버퍼층(BFL) 상에는 트랜지스터(TR)가 배치될 수 있다. 트랜지스터(TR)는 반도체 패턴(ACT), 게이트 전극(GE), 제1 트랜지스터 전극(TET1), 및 제2 트랜지스터 전극(TET2)을 포함할 수 있다.
반도체 패턴(ACT)은 버퍼층(BFL) 및 게이트 절연층(GI) 사이에 배치될 수 있다. 화소 회로층(PCL)이 버퍼층(BFL)을 포함하지 않는 경우, 반도체 패턴(ACT)은 기판(SUB) 및 게이트 절연층(GI) 사이에 배치될 수 있다. 반도체 패턴(ACT)은 제1 트랜지스터 전극(TET1)에 접촉되는 제1 영역과, 제2 트랜지스터 전극(TET2)에 연결되는 제2 영역과, 제1 및 제2 영역들 사이에 위치하는 채널 영역을 포함할 수 있다. 제1 및 제2 영역들 중 하나는 소스 영역이고, 다른 하나는 드레인 영역일 수 있다.
반도체 패턴(ACT)은 폴리 실리콘(Poly silicon), 아몰퍼스 실리콘(Amorphous silicon), 산화물 반도체(Oxide semiconductor) 등으로 이루어진 반도체 패턴일 수 있다. 또한, 반도체 패턴(ACT)의 채널 영역은 불순물이 도핑되지 않은 반도체 패턴으로서 진성(intrinsic) 반도체일 수 있고, 반도체 패턴(ACT)의 제1 및 제2 영역들은 각각 소정의 불순물이 도핑된(doped) 반도체 패턴일 수 있다.
게이트 전극(GE)은 게이트 절연층(GI) 및 층간 절연층(IL) 사이에 배치될 수 있고, 반도체 패턴(ACT)의 적어도 일부와 중첩할 수 있다. 게이트 전극(GE)은 게이트 절연층(GI)에 의해 반도체 패턴(ACT)과 절연될 수 있다.
제1 및 제2 트랜지스터 전극들(TET1, TET2)은 층간 절연층(IL) 상에 배치될 수 있다. 제1 및 제2 트랜지스터 전극들(TET1, TET2)은 반도체 패턴(ACT)에 전기적으로 연결될 수 있다. 예를 들어, 제1 및 제2 트랜지스터 전극들(TET1, TET2)은 게이트 절연층(GI) 및 층간 절연층(IL)을 관통하는 컨택홀을 통해 각각 반도체 패턴(ACT)의 제1 영역 및 제2 영역에 접촉할 수 있다.
제1 트랜지스터 전극(TET1)은 제1 보호층(VIA1) 및 제2 보호층(VIA2)을 관통하는 컨택홀(CTA)을 통해 제2 전극(RFE2)과 연결될 수 있다. 다른 실시예로, 제1 트랜지스터 전극(TET1) 및 제2 전극(RFE2) 사이에는 별도의 연결 부재가 배치될 수 있다. 이 경우, 제1 트랜지스터 전극(TET1)은 컨택홀을 통해 연결 부재에 연결되고, 연결 부재는 다른 컨택홀을 통해 제2 전극(RFE2)에 연결될 수 있다. 이 때, 연결 부재가 배치되는 위치는 제1 보호층(VIA1)과 제2 보호층(VIA2)의 사이일 수 있으나, 이에 한정되는 것은 아니다.
제2 전극(RFE2)은 제1 트랜지스터 전극(TET1)을 통해 구동 전류를 제공받을 수 있다.
제2 트랜지스터 전극(TET2)은 제2 전원 라인(PL2)과 연결될 수 있다. 제2 전원 라인(PL2)은 제2 구동 전원(도 2a의 VDD)과 연결된 전원 라인일 수 있다. 즉, 제2 구동 전원(VDD)의 전압은 제2 전원 라인(PL2)을 통해 트랜지스터(TR)에 제공될 수 있다. 제2 전원 라인(PL2)과 제2 전극(RFE2) 사이에는 보호층(예컨대, 제2 보호층(VIA2))이 배치될 수 있다. 도 5에서는 도시되지 않았으나, 제2 전원 라인(PL2)은 평면상 제2 방향(DR2)을 따라 연장될 수 있다. 다만, 제2 전원 라인(PL2)은 이에 한정되지 않으며, 제1 방향(DR1)을 따라 연장될 수도 있다.
또한, 화소 회로층(PCL)은 트랜지스터(TR)와 이격되어 배치된 바이패스 전원 라인(BVL) 및 제1 커패시터 전극(CE1)을 포함할 수 있다.
바이패스 전원 라인(BVL)은 상술한 트랜지스터(TR)의 게이트 전극(GE)과 동일한 층에 형성되는 전원 라인일 수 있다. 바이패스 전원 라인(BVL)은 평면상 발광 영역(EA)과 중첩하지 않는 영역에 형성될 수 있다. 발광 영역(EA)은 발광 소자(LD)들이 배치되어 광을 방출하는 영역일 수 있다. 바이패스 전원 라인(BVL)은 발광 영역(EA)과 중첩하지 않는 영역에서 평면상 제1 방향(DR1)을 따라 연장되어 형성될 수 있다.
또한, 바이패스 전원 라인(BVL)은 화소 회로층(PCL)이 포함하는 트랜지스터들의 게이트 전극들과 중첩하지 않을 수 있다. 예를 들어, 바이패스 전원 라인(BVL)은 트랜지스터(TR)의 게이트 전극(GE)과 중첩하지 않을 수 있다.
바이패스 전원 라인(BVL) 상에는 제1 커패시터 전극(CE1)이 배치될 수 있다. 제1 커패시터 전극(CE1)은 바이패스 전원 라인(BVL)과 중첩할 수 있다. 예를 들어, 제1 커패시터 전극(CE1)은 바이패스 전원 라인(BVL)과 중첩하며 제1 방향(DR1)을 따라 연장되어 형성될 수 있다.
바이패스 전원 라인(BVL)과 제1 커패시터 전극(CE1) 사이에는 적어도 하나의 절연층 또는 보호층이 배치될 수 있다. 예를 들어, 바이패스 전원 라인(BVL)과 제1 커패시터 전극(CE1) 사이에는 층간 절연층(IL) 및 제1 보호층(VIA1)이 배치될 수 있다.
제1 커패시터 전극(CE1)은 컨택홀(CTB)을 통해 바이패스 전원 라인(BVL)과 접촉할 수 있다. 이에 따라, 바이패스 전원 라인(BVL)에 인가된 전압은 제1 커패시터 전극(CE1)에 전달될 수 있다.
제1 커패시터 전극(CE1)의 적어도 일부는 상부에 배치된 제1 전극(RFE1)과 중첩할 수 있다. 제1 커패시터 전극(CE1)과 제1 전극(RFE1)이 중첩하는 영역은 제1 커패시터 영역(CA1)일 수 있다. 제1 커패시터 영역(CA1)은 발광 소자(LD)들이 배치되는 발광 영역(EA)과 서로 중첩하지 않을 수 있다.
제1 커패시터 전극(CE1)과 제1 전극(RFE1) 사이에는 적어도 하나의 보호층 또는 절연층이 배치될 수 있다. 예를 들어, 제1 커패시터 전극(CE1)과 제1 전극(RFE1) 사이에는 제2 보호층(VIA2)이 배치될 수 있다. 즉, 제1 커패시터 영역(CA1)에서, 제1 커패시터 전극(CE1)과 제1 전극(RFE1)은 이들의 사이에 개재된 제2 보호층(VIA2)과 함께 제1 커패시터(C1)를 구성할 수 있다.
기판(SUB) 상에 발광 소자(LD)들을 정렬하는 과정에서, 바이패스 전원 라인(BVL) 및 제1 전극(RFE1)에는 각각 소정의 직류 전압이 공급될 수 있다. 바이패스 전원 라인(BVL)에 공급된 직류 전압은 제1 커패시터 전극(CE1)에 전달될 수 있다. 상술한 바와 같이, 제1 커패시터 전극(CE1)과 제1 전극(RFE1)은 제1 커패시터(C1)를 구성할 수 있고, 제1 커패시터 전극(CE1)은 제1 커패시터(C1)를 통해 제1 전극(RFE1)에 공급된 전압 중 노이즈 성분(예컨대, 교류 전압 성분)을 전달받을 수 있다. 이에 따라, 제1 전극(RFE1)에 공급된 직류 전압 중 노이즈 성분(교류 전압 성분)이 제거될 수 있다. 이와 관련하여, 도 13 내지 도 18을 참조하여 자세히 후술하기로 한다.
한편, 제1 커패시터 전극(CE1)의 배치는 상술한 바에 한정되지 않는다. 일 예로, 도 7의 화소(PXL1a)는 층간 절연층(IL) 및 제1 보호층(VIA1) 사이에 배치된 제1 커패시터 전극(CE1a)을 포함할 수 있다.
제1 커패시터 전극(CE1a)은 층간 절연층(IL)을 관통하는 컨택홀(CTB)을 통해 바이패스 전원 라인(BVL)과 연결될 수 있다. 제1 커패시터 영역(CA1)에서, 제1 커패시터 전극(CE1a)과 제1 전극(RFE1)은 이들의 사이에 개재된 제1 보호층(VIA1) 및 제2 보호층(VIA2)과 함께 제1 커패시터(C1a)를 구성할 수 있다.
다른 예로, 도 8의 화소(PXL1b)는 바이패스 전원 라인(BVL)과 제1 전극(RFE1) 사이에 배치되는 별도의 전극을 포함하지 않을 수 있다. 이 경우, 바이패스 전원 라인(BVL)은 제1 전극(RFE1)과 중첩하는 영역에서 제1 커패시터 전극(CE1b)으로 기능할 수 있다. 즉, 제1 커패시터 영역(CA1)에서, 바이패스 전원 라인(BVL)(또는, 제1 커패시터 전극(CE1b))과 제1 전극(RFE1)은 이들의 사이에 개재된 층간 절연층(IL), 제1 보호층(VIA1), 및 제2 보호층(VIA2)과 함께 제1 커패시터(C1b)를 구성할 수 있다.
도 7의 실시예에서 설명한 제1 커패시터 전극(CE1a) 및 도 8의 실시예에서 설명한 제1 커패시터 전극(CE1b)은 이하의 실시예들에도 모두 적용될 수 있음은 물론이다.
한편, 상술한 실시예에서는, 화소(PXL1)에 포함된 화소 회로층(PCL)이 단면 상에서 볼 때 표시 소자층(DPL) 하부에 배치되어 표시 소자층(DPL)과 중첩되는 것으로 예시되었으나, 본 발명이 이에 한정되는 것은 아니다. 실시예에 따라, 화소 회로층(PCL)은 표시 소자층(DPL)의 하부에 배치되되 표시 소자층(DPL)과 중첩되지 않는 영역에 마련될 수도 있다.
다음으로, 표시 소자층(DPL)에 대해 설명한다. 표시 소자층(DPL)은 화소 회로층(PCL)(또는, 제2 보호층(VIA2))의 상부에 배치될 수 있고, 복수의 발광 소자(LD)들을 포함할 수 있다.
구체적으로, 표시 소자층(DPL)은 화소 회로층(PCL) 상에 배치된 제1 및 제2 뱅크들(BNK1, BNK2), 제1 및 제2 전극들(RFE1, RFE2), 제1 절연층(INS1), 발광 소자(LD), 고정층(INSA), 제3 및 제4 전극들(CTE1, CTE2), 및 제2 절연층(INS2)을 포함할 수 있다. 실시예에 따라, 화소(PXL1)는 화소의 경계를 따라 발광 소자(LD)의 주변부에 배치된 격벽을 더 포함할 수 있다.
제1 뱅크(BNK1) 및 제2 뱅크(BNK2)는 화소 회로층(PCL) 상에 제공될 수 있다. 제1 뱅크(BNK1)와 제2 뱅크(BNK2)의 사이에는 발광 소자(LD)가 배치되는 공간이 마련될 수 있다. 일 실시예로 제1 뱅크(BNK1) 및 제2 뱅크(BNK2)는 제1 방향(DR1)을 따라 발광 소자(LD)의 길이 이상으로 이격될 수 있다. 제1 뱅크(BNK1) 및 제2 뱅크(BNK2)는 서로 동일 층 상에 배치될 수 있으며, 서로 동일한 높이를 가질 수 있으나 이에 한정되는 것은 아니다. 또한, 제1 뱅크(BNK1) 및 제2 뱅크(BNK2)는 제1 방향(DR1)에 교차하는 제2 방향(DR2)을 따라 연장될 수 있다.
제1 뱅크(BNK1) 및 제2 뱅크(BNK2)는 유기 재료로 이루어진 유기 절연막 또는 무기 재료로 이루어진 무기 절연막을 포함할 수 있으나, 제1 뱅크(BNK1) 및 제2 뱅크(BNK2)의 재료가 이에 한정되는 것은 아니다. 또한, 제1 뱅크(BNK1) 및 제2 뱅크(BNK2)는 단일층으로 형성될 수 있으나, 이에 한정되지 않으며, 다중층으로 형성될 수도 있다. 이 경우, 제1 뱅크(BNK1) 및 제2 뱅크(BNK2)는 적어도 하나의 유기 절연막 및 적어도 하나의 무기 절연막이 적층된 구조일 수 있다.
제1 뱅크(BNK1) 및 제2 뱅크(BNK2)는 각각 측면이 소정 각도로 경사진 사다리꼴 형상을 가질 수 있으나, 제1 뱅크(BNK1) 및 제2 뱅크(BNK2)의 형상이 이에 한정되는 것은 아니며, 반타원형, 원형, 사각형 등의 다양한 형상을 가질 수 있다.
제1 및 제2 전극들(RFE1, RFE2)은 각각 대응하는 제1 및 제2 뱅크들(BNK1, BNK2) 상에 배치될 수 있다. 예를 들어, 제1 전극(RFE1)은 제1 뱅크(BNK1) 상에 제공되고, 제2 전극(RFE2)은 제2 뱅크(BNK2) 상에 제공될 수 있으며, 서로 이격되게 배치될 수 있다. 제1 전극(RFE1) 및 제2 전극(RFE2)은 제1 방향(DR1)을 따라 소정 거리만큼 서로 이격될 수 있다. 또한, 제1 전극(RFE1) 및 제2 전극(RFE2)은 제2 방향(DR2)을 따라 연장될 수 있다.
화소(PX1)가 제1 뱅크(BNK1) 및 제2 뱅크(BNK2)를 포함하는 경우, 제1 뱅크(BNK1) 및 제2 뱅크(BNK2)의 이격된 공간에 발광 소자(LD)들이 안정적으로 배치되어 표시 장치의 신뢰성 및 제조 공정상 수율이 향상될 수 있다.
제1 전극(RFE1) 및 제2 전극(RFE2)은 제1 뱅크(BNK1) 및 제2 뱅크(BNK2)의 표면을 따라 대체적으로 균일한 두께로 배치될 수 있고, 제1 전극(RFE1) 및 제2 전극(RFE2)은 제1 뱅크(BNK1) 및 제2 뱅크(BNK2)의 형상에 대응되게 제공될 수 있다. 예를 들어, 제1 전극(RFE1)은 제1 뱅크(BNK1)의 경사도에 대응되는 형상을 가질 수 있고, 제2 전극(RFE2)은 제2 뱅크(BNK2)의 경사도에 대응되는 형상을 가질 수 있다.
제1 전극(RFE1) 및 제2 전극(RFE2)은 서로 동일 평면 상에 배치될 수 있으며, 동일한 높이를 가질 수 있다. 제1 전극(RFE1)과 제2 전극(RFE2)이 동일한 높이를 가지면, 발광 소자(LD)가 제1 전극(RFE1) 및 제2 전극(RFE2) 각각에 보다 안정적으로 연결될 수 있다.
제1 전극(RFE1) 및 제2 전극(RFE2)은 도전성 재료로 이루어질 수 있다. 도전성 재료로는 Ag, Mg, Al, Pt, Pd, Au, Ni, Nd, Ir, Cr, Ti, 이들의 합금과 같은 금속 등이 포함될 수 있으나, 이에 한정되는 것은 아니다.
또한, 제1 전극(RFE1) 및 제2 전극(RFE2)은 단일막으로 형성될 수 있으나, 이에 한정되는 것은 아니며, 다중막으로 형성될 수 있다. 예를 들어, 제1 전극(RFE1) 및 제2 전극(RFE2)은 투명한 도전성 재료로 이루어진 캡핑층(미도시)을 더 포함할 수도 있다. 캡핑층은 제1 전극(RFE1) 및 제2 전극(RFE2)을 커버하도록 배치되어, 표시 장치의 제조 공정 중 발생할 수 있는 제1 및 제2 전극들(RFE1, RFE2)의 손상을 방지할 수 있다.
여기서, 제1 전극(RFE1) 및 제2 전극(RFE2)의 재료는 상술한 재료들에 한정되는 것은 아니다. 예를 들어, 제1 전극(RFE1) 및 제2 전극(RFE2)은 일정한 반사율을 갖는 도전성 재료를 포함할 수 있다. 제1 전극(RFE1) 및 제2 전극(RFE2)이 일정한 반사율을 갖는 도전성 재료로 이루어질 경우, 발광 소자(LD)의 양 단부들로부터 출사되는 광이 제1 전극(RFE1) 및 제2 전극(RFE2)에 의해 반사되어 표시 방향(예컨대, 제3 방향(DR3))으로 진행될 수 있다.
특히, 제1 전극(RFE1) 및 제2 전극(RFE2)은 제1 뱅크(BNK1) 및 제2 뱅크(BNK2)의 형상에 대응되는 형상을 가질 수 있고, 기판(SUB)을 기준으로 일정한 각도를 가질 수 있다. 발광 소자(LD)들 각각의 양 단부들로부터 출사된 광은 제1 전극(RFE1) 및 제2 전극(RFE2)에 의해 반사되어 제3 방향(DR3)으로 더욱 진행될 수 있다. 따라서, 표시 장치의 출광 효율이 개선될 수 있다.
또한, 도 5에 도시된 바와 같이, 제1 전극(RFE1)은 제1 연결 전극(CNE1)을 통해 제1 연결 배선(CNL1)에 연결될 수 있다. 제1 연결 배선(CNL1)은 제1 전원 라인(PL1)과 연결되는 배선일 수 있다. 도면상 도시되진 않았으나, 제1 전원 라인(PL1)은 제1 연결 배선(CNL1)과 다른 층에 위치하여, 별도의 연결 부재를 통해 제1 연결 배선(CNL1)과 서로 연결될 수 있다.
제1 전원 라인(PL1)은 제1 구동 전원(도 2a의 VSS)과 연결될 수 있다. 즉, 제1 구동 전원(VSS)의 전압은 제1 전원 라인(PL1)(또는, 제1 연결 배선(CNL1))을 통해 제1 전극(RFE1)에 제공될 수 있다. 제1 구동 전원(VSS)의 전압은 제1 전극(RFE1)을 통해 발광 소자(LD)의 제1 단부(EP1)에 제공될 수 있다.
한편, 제1 연결 배선(CNL1)은 제2 방향(DR2)을 따라 연장될 수 있으며, 다른 화소들에 공통적으로 연결될 수 있다.
제1 연결 전극(CNE1)은 제1 전극(RFE1)과 제1 연결 배선(CNL1)의 사이에서 제1 방향(DR1)을 따라 배치될 수 있다. 제1 연결 전극(CNE1)의 적어도 일부는 제1 연결 전극(CNE1)의 하부에 배치된 제1 커패시터 전극(CE1)과 중첩할 수 있다.
일 실시예로, 상술한 제1 전극(RFE1), 제1 연결 전극(CNE1) 및 제1 연결 배선(CNL1)은 일체로 형성될 수 있으며, 동일 공정에서 동시에 형성될 수 있으나, 이에 한정되는 것은 아니다.
제2 전극(RFE2)은 상술한 바와 같이, 컨택홀(CTA)을 통해 트랜지스터(TR)의 제1 트랜지스터 전극(TET1)과 연결될 수 있다. 제2 전극(RFE2)은 트랜지스터(TR)로부터 구동 전류를 제공받을 수 있고, 발광 소자(LD)의 제2 단부(EP2)에 구동 전류를 전달할 수 있다. 발광 소자(LD)는 제1 전극(RFE1) 및 제2 전극(RFE2)으로부터 제공된 구동 전류(또는, 구동 전압)에 대응하여 소정 휘도의 빛을 방출할 수 있다.
제1 및 제2 전극들(RFE1, RFE2) 중 어느 하나의 전극은 애노드 전극일 수 있으며, 나머지 하나의 전극은 캐소드 전극일 수 있다. 예를 들어, 제1 전극(RFE1)은 캐소드 전극이고, 제2 전극(RFE2)은 애노드 전극일 수 있으나, 이에 한정되는 것은 아니다.
제1 전극(RFE1) 및 제2 전극(RFE2) 상에는 제1 절연층(INS1)이 제공될 수 있다. 제1 절연층(INS1)은 기판(SUB) 상에 전면적으로 제공되어, 상술한 제1 및 제2 뱅크들(BNK1, BNK2)과 제1 및 제2 전극들(RFE1, RFE2)을 커버할 수 있다. 또한, 제1 절연층(INS1)은 제1 및 제2 뱅크들(BNK1, BNK2)과 제1 및 제2 전극들(RFE1, RFE2)이 배치되지 않은 기판(SUB)의 표면을 따라 배치될 수 있다.
일 실시예로, 제1 절연층(INS1)은 무기 재료로 이루어진 무기 절연층일 수 있다. 이 경우, 제1 절연층(INS1)은 기판(SUB)과 제1 및 제2 전극들(RFE1, RFE2)의 표면을 따라 대체적으로 균일한 두께로 배치될 수 있다. 일 실시예로, 발광 소자(LD)가 배치되는 영역의 제1 절연층(INS1)은 대체적으로 평탄하게 형성되어, 발광 소자(LD)가 안정적으로 배치될 공간을 마련할 수 있다. 다른 실시예로, 제1 절연층(INS1)과 제1 절연층(INS1) 상에 배치되는 발광 소자(LD) 사이에는 적어도 일부의 빈 공간이 형성되거나, 단차가 발생할 수 있다.
한편, 제1 절연층(INS1)은 제1 개구부(OP1) 및 제2 개구부(OP2)를 포함할 수 있다. 제1 개구부(OP1) 및 제2 개구부(OP2)는 제1 전극(RFE1) 및 제2 전극(RFE2)의 적어도 일부를 노출할 수 있다.
제1 및 제2 개구부들(OP1, OP2)은 대응하는 각각의 제1 및 제2 전극들(RFE1, RFE2)과 중첩하여 형성될 수 있다. 예를 들어, 제1 개구부(OP1)는 제1 전극(RFE1)과 중첩하여 형성될 수 있고, 제2 개구부(OP2)는 제2 전극(RFE2)과 중첩하여 형성될 수 있다.
제1 개구부(OP1) 및 제2 개구부(OP2)는 제1 절연층(INS1)의 두께에 상응하는 두께 및/또는 깊이를 가질 수 있다. 즉, 제1 개구부(OP1) 및 제2 개구부(OP2)는 해당 영역에서 제1 절연층(INS1)을 완전히 관통할 수 있다. 이에 따라, 제1 및 제2 전극들(RFE1, RFE2)은 외부로 노출되어 후술할 제3 및 제4 전극들(CTE1, CTE2)과 접촉할 수 있다.
제1 절연층(INS1) 상에는 발광 소자(LD)가 배치될 수 있다. 발광 소자(LD)는 제1 뱅크(BNK1) 및 제2 뱅크(BNK2)에 의해 마련된 공간 내에 배치될 수 있고, 제1 전극(RFE1) 및 제2 전극(RFE2) 사이에 전기적으로 연결될 수 있다. 일 예로, 발광 소자(LD)의 제1 단부(EP1)는 제1 전극(RFE1)에 전기적으로 연결되고, 발광 소자(LD)의 제2 단부(EP2)는 제2 전극(RFE2)에 전기적으로 연결될 수 있다.
발광 소자(LD)들 상에는 발광 소자(LD)들을 안정적으로 지지하며 고정하기 위한 고정층(INSA)이 배치될 수 있다. 고정층(INSA)은 무기 재료를 포함하는 무기 절연막 또는 유기 재료를 포함하는 유기 절연막일 수 있다. 고정층(INSA)은 발광 소자(LD)와 제2 보호층(VIA2) 사이의 공간을 메우도록 배치될 수 있다. 고정층(INSA)은 발광 소자(LD)들 각각의 외주면의 적어도 일부를 덮을 수 있고, 발광 소자(LD)들의 제1 단부(EP1) 및 제2 단부(EP2)를 노출하도록 형성될 수 있다. 이에 따라, 고정층(INSA)은 발광 소자(LD)들을 안정적으로 지지하고 고정하여, 발광 소자(LD)들이 표시 소자층(DPL)으로부터 이탈되는 것을 방지할 수 있다. 고정층(INSA)은 표시 소자층(DPL)의 공정 조건 등에 따라 생략될 수도 있다.
실시예에 따라, 고정층(INSA)이 유기 재료로 이루어진 유기 절연막을 포함하고, 발광 소자(LD)와 제1 절연층(INS1) 사이에 빈 공간이 형성되는 경우, 도 9에 도시된 바와 같이, 고정층(INSA')은 발광 소자(LD)와 제1 절연층(INS1) 사이의 공간을 메우며 발광 소자(LD)를 지지할 수 있다. 이와 달리, 고정층(INSA)이 무기 재료로 이루어진 무기 절연막을 포함하는 경우, 도 10에 도시된 바와 같이, 고정층(INSA")은 발광 소자(LD)의 외주면의 적어도 일 부분을 덮을 수 있으며, 발광 소자(LD)와 절연층(INSL) 사이에는 적어도 일부의 공기층(AIR)이 형성될 수 있다.
제1 절연층(INS1), 발광 소자(LD), 및 고정층(INSA) 상에는 제3 전극(CTE1)(또는, 제1 컨택 전극) 및 제4 전극(CTE2)(또는, 제2 컨택 전극)이 제공될 수 있다. 또한, 제3 전극(CTE1) 및 제4 전극(CTE2) 사이에는 절연 패턴(INSP)이 제공될 수 있다.
제3 전극(CTE1) 및 제4 전극(CTE2)은 각 발광 소자(LD)의 양 단부 중 하나의 단부에 접촉할 수 있다. 예를 들어, 제3 전극(CTE1)은 각 발광 소자(LD)의 제1 단부(EP1)에 접촉할 수 있고, 제4 전극(CTE2)은 각 발광 소자(LD)의 제2 단부(EP2)에 접촉할 수 있다.
제3 전극(CTE1)은, 평면 상에서 볼 때, 제1 전극(RFE1)을 커버하며 제1 전극(RFE1)에 중첩할 수 있다. 제3 전극(CTE1)은 제1 절연층(INS1)의 제1 개구부(OP1)를 통해 제1 전극(RFE1)에 전기적으로 연결될 수 있다. 즉, 제3 전극(CTE1)은 발광 소자(LD)의 제1 단부(EP1) 및 제1 전극(RFE1)에 접촉할 수 있다.
제4 전극(CTE2)은, 평면 상에서 볼 때, 제2 전극(RFE2)을 커버하며 제2 전극(RFE2)에 중첩될 수 있다. 제4 전극(CTE2)은 제1 절연층(INS1)의 제2 개구부(OP2)를 통해 제2 전극(RFE2)에 전기적으로 연결될 수 있다. 즉, 제4 전극(CTE2)은 발광 소자(LD)의 제2 단부(EP2) 및 제2 전극(RFE2)에 접촉할 수 있다.
제3 및 제4 전극들(CTE1, CTE2) 각각은 투명한 도전성 재료로 구성될 수 있다. 예를 들어, 투명한 도전성 재료로는 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide) 및 ITZO(Indium Tin-Zinc Oxide) 등을 포함할 수 있다. 제3 및 제4 전극들(CTE1, CTE2)이 투명한 도전성 재료로 구성될 경우, 발광 소자(LD)로부터 출사된 광이 제3 방향(DR3)으로 진행될 때, 광 손실이 저감될 수 있다. 제3 및 제4 전극들(CTE1, CTE2)의 재료는 상술한 재료들에 한정되는 것은 아니다.
제3 및 제4 전극들(CTE1, CTE2) 사이에는 절연 패턴(INSP)이 배치될 수 있다. 구체적으로, 절연 패턴(INSP)은 무기 재료로 이루어진 무기 절연막을 포함할 수 있다. 절연 패턴(INSP)은 제3 전극(CTE1) 및 제4 전극(CTE2) 중 하나를 커버하도록 배치되고, 절연 패턴(INSP) 상에 다른 전극이 배치될 수 있다. 예컨대, 절연 패턴(INSP)은 제4 전극(CTE2) 상에 배치되어 제4 전극(CTE2)을 커버할 수 있고, 절연 패턴(INSP) 상에는 제3 전극(CTE1)이 배치될 수 있다. 즉, 제3 전극(CTE1) 및 제4 전극(CTE2)은 절연 패턴(INSP)에 의해 전기적으로 분리될 수 있다.
다만, 제3 및 제4 전극들(CTE1, CTE2)의 배치가 이에 한정되는 것은 아니고, 제3 및 제4 전극들(CTE1, CTE2)은 서로 동일층에 배치될 수 있다. 예를 들어, 도 11에 도시된 바와 같이, 제3 전극(CTE1') 및 제4 전극(CTE2') 사이에는 절연 패턴(INSP)이 배치되지 않을 수 있다. 이 경우, 제3 전극(CTE1') 및 제4 전극(CTE2')은 서로 동일 층에 형성될 수 있다. 제3 전극(CTE1') 및 제4 전극(CTE2')을 동시에 형성할 경우, 표시 장치의 제조 공정이 단순화되며, 제조 비용이 절감될 수 있다.
제3 및 제4 전극들(CTE1, CTE2) 상에는 제2 절연층(INS2)이 배치될 수 있다. 제2 절연층(INS2)은 표시 소자층(DPL)의 최외곽에 형성되어 표시 소자층(DPL)의 다른 구성들을 커버할 수 있다. 제2 절연층(INS2)은 표시 장치의 제조 과정에서 제1 내지 제4 전극들(RFE1, RFE2, CTE1, CTE2) 및 발광 소자(LD)가 손상되는 것을 방지하고, 표시 소자층(DPL)의 내부로 산소 및/또는 수분이 침투하는 것을 방지하는 봉지층의 역할을 수행할 수도 있다.
제2 절연층(INS2)은 무기 재료를 포함하는 무기 절연막으로 형성될 수 있다. 제2 절연층(INS2)은 단일층으로 형성될 수 있으나, 이에 한정되는 것은 아니고 다중층 구조를 포함할 수 있다. 제2 절연층(INS2)이 다중층 구조를 포함하는 경우, 유기 재료를 포함하는 유기 절연막을 더 포함할 수 있으며 유기 절연막과 무기 절연막이 교번 배치된 다중층 구조를 포함할 수 있다.
도면상 도시되진 않았으나, 몇몇 실시예에서, 제2 절연층(INS2) 상에는 평탄화층(미도시)이 더 제공될 수 있다. 평탄화층은 그 하부에 배치된 다양한 구성들에 의해 발생된 단차를 완화시킬 수 있다. 평탄화층은 유기 절연막을 포함할 수 있으나, 이에 한정되는 것은 아니고 무기 절연막을 더 포함할 수 있다.
도면상 도시되진 않았으나, 화소(PXL1)는 발광 소자(LD)의 주변에 배치된 격벽을 더 포함할 수 있다. 예컨대, 격벽은 화소(PXL1)를 둘러싸도록 배치될 수 있다. 격벽은 화소(PXL1)의 발광 영역(EA)을 정의하는 화소 정의막일 수 있다. 이러한 격벽은 적어도 하나의 차광 물질 및/또는 반사 물질을 포함하도록 구성되어, 인접한 화소들 사이에서 빛이 새는 빛샘 불량이 발생하는 것을 방지할 수 있다. 또한, 격벽은 발광 소자(LD)를 정렬하는 과정에서, 발광 소자(LD)를 포함하는 용액이 인접 화소에 누설되는 것을 방지할 수 있다. 격벽은 표시 장치의 공정 조건 등에 따라 생략될 수도 있다.
도 12는 다른 실시예에 따른 화소의 평면도이다. 상술한 실시예와 비교하여 도 12의 실시예는 제2 전극(RFE2)에 연결된 제5 전극(RFE3)을 더 포함하는 점에서 차이가 있으며, 이 외의 구성은 실질적으로 동일하거나 유사한 바, 이하 차이점 위주로 설명한다.
도 5, 도 6, 및 도 12를 참조하면, 화소(PXL1c)는 제3 뱅크(BNK3), 제5 전극(RFE3), 및 제6 전극(CTE3)을 포함할 수 있다.
제3 뱅크(BNK3)는 제1 전극(RFE1) 및 제1 연결 배선(CNL1)의 사이에 위치할 수 있다. 제3 뱅크(BNK3)는 제1 뱅크(BNK1) 및 제2 뱅크(BNK2)와 동일한 층에 배치될 수 있으며, 동시에 형성될 수 있다. 또한, 제3 뱅크(BNK3)는 제1 뱅크(BNK1) 및 제2 뱅크(BNK2)와 동일한 형상 및 높이로 형성될 수 있다. 제3 뱅크(BNK3)는 제1 뱅크(BNK1)로부터 발광 소자(LD)의 길이 이상으로 제1 방향(DR1)으로 이격되어 형성되고, 제2 방향(DR2)을 따라 연장될 수 있다.
제5 전극(RFE3)은 제3 뱅크(BNK3)와 중첩하여 형성될 수 있다. 제5 전극(RFE3)은 제1 전극(RFE1) 및 제1 연결 배선(CNL1) 사이에 위치할 수 있다. 제5 전극(RFE3)은 제1 전극(RFE1)으로부터 제1 방향(DR1)으로 이격되어 형성되고, 제2 방향(DR2)을 따라 연장될 수 있다.
제5 전극(RFE3)은 제2 연결 전극(CNE2)을 통해 제2 전극(RFE2)과 연결될 수 있다. 제2 연결 전극(CNE2)은 제1 전극(RFE1)과 제5 전극(RFE3)의 사이에서 제1 방향(DR1)을 따라 연장될 수 있다.
제2 전극(RFE2), 제5 전극(RFE3), 및 제2 연결 전극(CNE2)은 동시에 형성되며, 일체로 형성될 수 있으나, 이에 한정되지 않는다. 또한, 제2 전극(RFE2), 제5 전극(RFE3), 및 제2 연결 전극(CNE2) 중 적어도 하나는 제1 전극(RFE1), 제1 연결 배선(CNL1), 및 제1 연결 전극(CNE1) 중 적어도 하나와 동시에 형성될 수 있으나, 이에 한정되지 않는다. 일 실시예로, 제1 전극(RFE1), 제2 전극(RFE2), 제5 전극(RFE3), 제1 연결 전극(CNE1), 제2 연결 전극(CNE2), 및 제1 연결 배선(CNL1)은 모두 동일 공정에서 동시에 형성될 수 있다.
제1 전극(RFE1) 및 제5 전극(RFE3)의 사이에는 발광 소자(LD)들이 배치될 수 있다. 발광 소자(LD)들의 제1 단부(EP1)는 제1 전극(RFE1)과 전기적으로 연결되고, 제2 단부(EP2)는 제5 전극(RFE3)과 전기적으로 연결될 수 있다.
제5 전극(RFE3) 상에는 제6 전극(CTE3)이 배치될 수 있다. 제6 전극(CTE3)은 평면상 제5 전극(RFE3)을 커버하며 제5 전극(RFE3)에 중첩할 수 있다. 제6 전극(CTE3)은 발광 소자(LD)의 제2 단부(EP2) 및 제5 전극(RFE3)에 접촉할 수 있다.
제6 전극(CTE3)은 제3 전극(CTE1) 및 제4 전극(CTE2) 중 적어도 하나의 전극과 동일 층에 형성될 수 있다. 또한, 제6 전극(CTE3)은 제3 전극(CTE1) 및 제4 전극(CTE2)과 동일한 물질로 구성될 수 있다.
상술한 바와 같이, 제1 전극(RFE1) 및 제1 연결 배선(CNL1) 사이에 제5 전극(RFE3)이 더 배치될 경우, 제1 전극(RFE1)과 제5 전극(RFE3)의 사이에도 발광 소자(LD)들이 배치될 수 있다. 즉, 하나의 화소(PXL1c)에 더 많은 수의 발광 소자(LD)들이 배치될 수 있으므로, 본 실시예에 따른 화소(PXL1c)를 포함하는 표시 장치의 표시 휘도가 향상될 수 있다.
한편, 본 실시예에서는 제5 전극(RFE3)만이 더 배치되는 구조를 예시적으로 설명하고 있으나, 실시예에 따라, 제5 전극(RFE3) 외에 제1 전극(RFE1) 및 제2 전극(RFE2)에 연결된 다른 전극들이 더 형성되어 발광 소자(LD)들이 배치될 수 있는 공간을 더 마련할 수 있다.
도 13 내지 도 16은 일 실시예에 따른 표시 장치의 제조 방법을 설명하기 위한 평면도들이다. 도 17은 발광 소자 정렬 시 일 실시예에 따른 표시 장치에 공급되는 전압들의 노이즈 제거 방법을 설명하기 위한 회로도이다. 도 18은 발광 소자 정렬 시 일 실시예에 따른 표시 장치의 각 전극들에 실제 공급되는 전압들의 파형도이다. 특히, 도 13 내지 도 18은 도 5 및 도 6에 예시된 구조에 있어서, 발광 소자들의 정렬 방법을 설명하기 위한 도면들이다.
도 5 및 도 6에서 설명한 실시예와 도 13 내지 도 18을 결부하여, 본 발명의 일 실시예에 의한 표시 장치의 제조 방법을 개략적으로 설명하기로 한다.
우선, 도 13에 도시된 바와 같이, 기판(SUB) 상에 바이패스 전원 라인(BVL)을 형성할 수 있다.
바이패스 전원 라인(BVL)은 추후 발광 소자(LD)들이 배치될 발광 영역(EA)과 중첩되지 않는 영역에서 형성될 수 있다. 또한, 바이패스 전원 라인(BVL)은 제1 방향(DR1)을 따라 연장되어 형성되며, 다른 화소들에도 연결되도록 연장될 수 있다.
다음으로, 도 14에 도시된 바와 같이, 바이패스 전원 라인(BVL)이 형성된 기판(SUB) 상에 제1 커패시터 전극(CE1)을 형성할 수 있다.
제1 커패시터 전극(CE1)은 바이패스 전원 라인(BVL)의 상부(예컨대, 제3 방향(DR3))에 형성될 수 있다. 제1 커패시터 전극(CE1)의 적어도 일부는 바이패스 전원 라인(BVL)과 중첩할 수 있다. 제1 커패시터 전극(CE1)도 발광 영역(EA)과 중첩하지 않도록 배치될 수 있다.
또한, 제1 커패시터 전극(CE1)은 컨택홀(CTB)을 통해 바이패스 전원 라인(BVL)과 전기적으로 연결될 수 있다. 이에 따라, 바이패스 전원 라인(BVL)은 전달된 전압을 컨택홀(CTB)을 통해 제1 커패시터 전극(CE1)에 전달할 수 있다.
다음으로, 도 15에 도시된 바와 같이, 제1 커패시터 전극(CE1)이 형성된 기판(SUB) 상에 제1 뱅크(BNK1) 및 제2 뱅크(BNK2)를 형성하고, 제1 연결 배선(CNL1), 제1 연결 배선(CNL1)에 연결되는 제1 전극(RFE1), 및 제1 전극(RFE1)과 이격되는 베이스 전극(RFE2')을 형성할 수 있다.
제1 뱅크(BNK1) 및 제2 뱅크(BNK2)는 발광 영역(EA) 내에 형성될 수 있고, 제1 방향(DR1)을 따라 소정 거리만큼 서로 이격되어 추후 발광 소자(LD)들이 배치될 공간을 마련할 수 있다.
제1 연결 배선(CNL1)은 바이패스 전원 라인(BVL)과 서로 교차하는 방향으로 연장될 수 있다. 예를 들어, 제1 연결 배선(CNL1)은 제2 방향(DR2)을 따라 연장될 수 있다.
제1 전극(RFE1)은 제1 뱅크(BNK1)와 중첩하여 형성될 수 있다. 또한, 제1 전극(RFE1)은 제1 연결 전극(CNE1)을 통해 제1 연결 배선(CNL1)과 서로 연결될 수 있다. 이 때, 제1 연결 전극(CNE1)은 제1 커패시터 전극(CE1)과 중첩되는 위치에 형성될 수 있다. 이에 따라, 제1 커패시터 영역(CA1)에서, 제1 커패시터 전극(CE1) 및 제1 연결 전극(CNE1)(또는, 제1 전극(RFE1))은 커패시터를 구성할 수 있다.
베이스 전극(RFE2')은 제2 뱅크(BNK2)와 중첩하여 형성될 수 있다. 또한, 베이스 전극(RFE2')은 제1 전극(RFE1)과 제1 방향(DR1)의 반대 방향을 따라 이격되어 형성될 수 있고, 제2 방향(DR2)을 따라 연장되어 형성될 수 있다. 베이스 전극(RFE2')은 제2 방향(DR2)을 따라 다른 화소들에도 연결되도록 연장될 수 있다.
베이스 전극(RFE2')은 제2 전극(RFE2)을 형성하기 전의 베이스 도전층일 수 있다. 베이스 전극(RFE2')은 추후 발광 소자(LD)들의 정렬 과정 후 분리되어 제2 전극(RFE2)으로 형성될 수 있다.
다음으로, 도 16 및 도 17에 도시된 바와 같이, 제1 전극(RFE1) 및 제2 전극(RFE2)의 사이에 발광 소자(LD)들이 정렬될 수 있다.
제1 전극(RFE1) 및 제2 전극(RFE2)의 사이에는 전기장이 형성되고, 이에 따라 제1 전극(RFE1) 및 제2 전극(RFE2) 사이에 발광 소자(LD)들이 정렬될 수 있다.
구체적으로, 제1 전극(RFE1)은 제1 연결 배선(CNL1)과 연결되어, 제1 전압(VA1)을 제공받을 수 있다. 제1 전압(VA1)은 도 2에서 설명한 접지 전압 배선들(GNDL1, GNDL2)을 통해 제공되는 그라운드 전압일 수 있다. 제2 전극(RFE2)(또는, 베이스 전극(RFE2'))은 제2 전압(VA2)을 제공받을 수 있다. 제2 전압(VA2)은 도 2에서 설명한 교류 전압 배선들(ACL1, ACL2)을 통해 제공되는 교류 전압일 수 있다. 즉, 제1 전극(RFE1)에는 그라운드 전압이 인가되고, 제2 전극(RFE2)에는 교류 전압이 인가됨에 따라, 제1 전극(RFE1) 및 제2 전극(RFE2)의 사이에는 전기장이 형성될 수 있다.
발광 소자(LD)들은 소정의 용액 내에 분산된 형태로 준비되어, 잉크젯 방식 등을 이용해 화소(PXL)의 발광 영역(EA)에 공급될 수 있다. 일 예로, 발광 소자(LD)들은 휘발성 용매에 섞여 발광 영역(EA)에 투하될 수 있다. 발광 영역(EA)에 투하된 발광 소자(LD)들은 제1 전극(RFE1) 및 제2 전극(RFE2)의 사이에 형성된 전기장에 의해 자가 정렬되어 일정한 방향성을 갖도록 배치될 수 있다. 예를 들어, 발광 소자(LD)들의 제1 단부(EP1)는 제1 전극(RFE1)에 인접하고, 제2 단부(EP2)는 제2 전극(RFE2)에 인접하도록 배치되어, 발광 소자(LD)의 길이 방향이 제1 방향(DR1)과 평행하도록 배치될 수 있다. 이러한 발광 소자(LD)들은 제2 방향(DR2)을 따라 배열될 수 있다.
한편, 제1 전극(RFE1)과 연결된 정렬 배선(예컨대, 도 2의 접지 전압 배선들(GNDL1, GNDL2))과 제2 전극(RFE2)과 연결된 정렬 배선(예컨대, 교류 전압 배선들(ACL1, ACL2))은 적어도 일부 영역에서 서로 중첩될 수 있다.
예를 들어, 도 2에 도시된 바와 같이, 제1 교류 전압 배선(ACL1)의 가지 배선은 표시 영역(DA) 측으로 연장되면서 제2 접지 전압 배선(GNDL1)의 메인 배선과 적어도 일부 영역에서 중첩될 수 있다. 이러한 접지 전압 배선과 교류 전압 배선의 중첩 영역은 커패시터를 형성하며, 전압 커플링이 발생될 수 있다.
특히, 발광 소자(LD)들을 정렬하는 과정에서, 제1 전극(RFE1)에는 직류 전압(또는 그라운드 전압)인 제1 전압(VA1)이 인가되고, 제2 전극(RFE2)에는 교류 전압인 제2 전압(VA2)이 인가될 수 있으나, 상술한 배선들 간의 커플링 현상으로 인해, 제1 전극(RFE1)에 제공되는 직류 전압(또는, 그라운드 전압)에 노이즈 성분이 포함될 수 있다.
본 발명의 일 실시예에 따른 표시 장치는 제1 전극(RFE1)과 제1 커패시터 전극(CE1)을 이용하여 제1 커패시터(C1)를 구성하고, 제1 커패시터 전극(CE1)에 제1 전압(VA1)과 다른 제3 전압(VA3)을 인가하여, 제1 전극(RFE1)에 공급되는 전압 중 노이즈 성분 전압(VN)(또는, 교류 전압 성분)을 제1 커패시터(C1)를 통해 제1 커패시터 전극(CE1) 측으로 바이패스 시킬 수 있다. 이에 따라, 제1 전극(RFE1)에 제공되는 전압의 노이즈 성분 전압(VN)은 제거될 수 있고, 도 18의 제1 파형(1)과 같이 균일한 직류 전압(또는, 그라운드 전압)이 제공될 수 있다.
여기서, 바이패스 전원 라인(BVL)에 공급되는 제3 전압(VA3)은 제1 전극(RFE1)에 공급되는 제1 전압(VA1)과 같이 직류 전압일 수 있다. 다만, 제3 전압(VA3)의 전압 레벨과 제1 전압(VA1)의 전압 레벨은 서로 상이할 수 있다. 구체적으로, 제3 전압(VA3)은 제2 전압(VA2)의 양의 피크 전압 및 음의 피크 전압의 사잇값일 수 있다. 예를 들어, 제1 전압(VA1)이 그라운드 전압이고, 제2 전압(VA2)의 피크 전압이 -10V 및 10V 인 경우, 제3 전압(VA3)은 3V 또는 -3V 일 수 있다. 다만, 이러한 전압 값들은 본 실시예의 일 예일 뿐이며, 제1 내지 제3 전압들(VA1, VA2, VA3)의 전압 값이 이에 한정되는 것은 아니다.
상술한 바와 같이, 표시 장치의 제조 과정 중 발광 소자(LD)의 정렬 시, 제1 커패시터(C1)에 의해 발광 소자(LD)의 제2 전극으로 공급되는 제1 전압(VA1)의 노이즈(예를 들어, 노이즈 성분 전압(VN))가 제거 또는 최소화될 수 있다. 즉, 발광 소자(LD)의 정렬 과정에서 제1 전극(RFE1)에는 도 18의 제1 파형(1)과 같이 일정한 직류 전압(또는 그라운드 전압)이 인가되고, 노이즈 성분 전압(VN)은 제1 커패시터 전극(CE1)(또는, 바이패스 전원 라인(BVL)) 측으로 바이패스될 수 있다(도 18의 제3 파형(3) 참조)
그러므로, 제1 전극(RFE1)과 제2 전극(RFE2)의 사이에는 균일한 전기장이 형성될 수 있다. 이에 따라, 발광 소자(LD)들은 제1 전극(RFE1) 및 제2 전극(RFE2)의 사이에 용이하게 정렬될 수 있다. 즉, 발광 소자(LD)들의 정렬 특성이 개선될 수 있다. 또한, 각 화소들에 발광 소자(LD)들이 균일하게 정렬됨에 따라, 표시 장치의 표시 품질 및 제조 효율이 개선될 수 있다.
이하, 화소의 다른 실시예들 및 이를 포함하는 표시 장치에 대해 설명한다. 이하의 실시예들에서, 이전에 설명한 실시예와 동일하거나 유사한 구성에 대해서는 동일한 참조 부호로 지칭하고, 그 설명을 생략하거나 간략화하며, 차이점을 위주로 설명하기로 한다.
도 19는 또 다른 실시예에 따른 화소의 평면도이다. 도 20은 도 19의 B-B' 선을 따라 자른 단면도이다. 도 21은 또 다른 실시예에 따른 화소의 단면도로서, 도 19의 B-B' 선에 대응되는 단면도이다. 도 22는 또 다른 실시예에 따른 화소의 평면도이다.
도 19 내지 도 22의 실시예는 도 5 및 도 6의 실시예와 비교하여 제2 커패시터 전극이 더 형성되는 점에서 차이가 있으며, 이 외의 구성들은 실질적으로 동일하거나 유사하다.
도 19 내지 도 22를 참조하면, 본 발명의 다른 실시예에 따른 표시 장치는 기판(SUB) 및 기판(SUB) 상에 제공되는 화소(PXL2)를 포함할 수 있다.
화소(PXL2)는 기판(SUB) 상에 배치된 화소 회로층(PCL) 및 화소 회로층(PCL) 상에 배치된 표시 소자층(DPL)을 포함할 수 있다.
본 실시예의 표시 소자층(DPL)은 도 5 및 도 6에서 설명한 표시 소자층(DPL)과 실질적으로 동일하거나 유사할 수 있다. 또한, 본 실시예의 표시 소자층(DPL)에는 도 9 내지 도 11에서 설명한 실시예들이 모두 적용될 수 있다.
화소 회로층(PCL)은 제2 전극(RFE2)과 중첩하여 배치된 제2 커패시터 전극(CE2)을 더 포함할 수 있다.
제2 커패시터 전극(CE2)은 평면상 제2 방향(DR2)을 따라 연장될 수 있다. 즉, 제2 커패시터 전극(CE2)은 제1 연결 배선(CNL1)과 서로 대체적으로 평행할 수 있다.
제2 커패시터 전극(CE2)은 제2 전원 라인(PL2)과 연결되거나, 제2 전원 라인(PL2)으로 기능할 수 있다. 즉, 제2 커패시터 전극(CE2)은 제2 구동 전원(도 2a의 VDD)과 연결되어 제2 구동 전원(VDD)의 전압을 트랜지스터(TR)에 제공할 수 있다.
제2 커패시터 전극(CE2)의 적어도 일부는 상부에 배치된 제2 전극(RFE2)과 중첩할 수 있다. 제2 커패시터 전극(CE2)과 제2 전극(RFE2)이 중첩하는 영역은 제2 커패시터 영역(CA2)일 수 있다. 제2 커패시터 영역(CA2)의 적어도 일부는 발광 소자(LD)들이 배치되는 발광 영역(EA)과 중첩할 수 있으나, 이에 한정되는 것은 아니다.
제2 커패시터 전극(CE2)과 제2 전극(RFE2) 사이에는 적어도 하나의 보호층 또는 절연층이 배치될 수 있다. 예를 들어, 제2 커패시터 전극(CE2)은 제1 커패시터 전극(CE1)과 동일 층에 형성될 수 있고, 제2 커패시터 전극(CE2)과 제2 전극(RFE2) 사이에는 제2 보호층(VIA2)이 배치될 수 있다. 즉, 제2 커패시터 영역(CA2)에서, 제2 커패시터 전극(CE2)과 제2 전극(RFE2)은 이들의 사이에 개재된 제2 보호층(VIA2)과 함께 제2 커패시터(C2)를 구성할 수 있다.
기판(SUB) 상에 발광 소자(LD)들을 정렬하는 과정에서, 제2 전극(RFE2)에는 소정의 교류 전압이 공급될 수 있다. 본 실시예에서, 제2 전극(RFE2)은 교류 전압 배선과 직접 연결되지 않고, 제2 커패시터 전극(CE2)을 통해 간접적으로 교류 전압을 제공받을 수 있다. 상술한 바와 같이, 제2 전극(RFE2)과 제2 커패시터 전극(CE2)은 제2 커패시터(C2)를 구성할 수 있고, 제2 전극(RFE2)은 제2 커패시터(C2)를 통해 제2 커패시터 전극(CE2)에 제공된 교류 전압을 전달받을 수 있다. 이 과정에서, 제2 커패시터(C2)는 교류 전압 성분의 전압만 제2 전극(RFE2)에 전달하고, 노이즈 성분(예컨대, 직류 전압 성분)은 전달하지 않을 수 있다. 이에 따라, 제2 전극(RFE2)에 공급된 교류 전압 중 노이즈 성분(직류 전압 성분)이 제거될 수 있다. 이와 관련하여, 도 23 내지 27을 참조하여 자세히 후술하기로 한다.
한편, 제2 커패시터 전극(CE2)의 배치는 상술한 바에 한정되지 않는다. 일 예로, 도 21의 화소(PXL2a)는 층간 절연층(IL) 및 제1 보호층(VIA1) 사이에 배치된 제2 커패시터 전극(CE2a)을 포함할 수 있다.
즉, 제2 커패시터 전극(CE2a)은 제2 트랜지스터 전극(TET2)과 동일 층에 형성될 수 있다. 실시예에 따라, 제2 커패시터 전극(CE2a) 및 제2 트랜지스터 전극(TET2)은 일체로 형성될 수 있으나, 이에 한정되는 것은 아니다.
제2 커패시터 영역(CA2)에서, 제2 커패시터 전극(CE2a)과 제2 전극(RFE2)은 이들의 사이에 개재된 제1 보호층(VIA1) 및 제2 보호층(VIA2)과 함께 제2 커패시터(C2a)를 구성할 수 있다.
상술한 실시예와 비교하여 도 22의 실시예는 제2 전극(RFE2)에 연결된 제5 전극(RFE3) 및 제2 커패시터 전극(CE2)에 연결된 제3 커패시터 전극(CE3)을 더 포함하는 점에서 차이가 있다. 이 외의 구성은 실질적으로 동일하거나 유사한 바, 이하 차이점 위주로 설명한다.
도 12, 도 19, 도 20, 및 도 22를 참조하면, 화소(PXL2b)는 제3 뱅크(BNK3), 제5 전극(RFE3), 제6 전극(CTE3), 및 제3 커패시터 전극(CE3)을 포함할 수 있다. 또한, 화소(PXL2b)는 제2 전극(RFE2)과 제5 전극(RFE3)을 연결하는 제2 연결 전극(CNE2) 및 제2 커패시터 전극(CE2)과 제3 커패시터 전극(CE3)을 연결하는 제3 연결 전극(CNE3)을 포함할 수 있다.
도 22의 실시예의 제3 뱅크(BNK3), 제5 전극(RFE3), 제6 전극(CTE3), 및 제2 연결 전극(CNE2)은 도 12의 실시예의 제3 뱅크(BNK3), 제5 전극(RFE3), 제6 전극(CTE3), 및 제2 연결 전극(CNE2)과 실질적으로 동일한 바, 구체적인 설명은 생략하기로 한다.
제3 커패시터 전극(CE3)은 제3 뱅크(BNK3) 및 제5 전극(RFE3)과 중첩하여 형성될 수 있다. 즉, 제3 커패시터 전극(CE3)은 제1 전극(RFE1) 및 제1 연결 배선(CNL1) 사이에 위치할 수 있다. 제3 커패시터 전극(CE3)은 제1 전극(RFE1)으로부터 제1 방향(DR1)으로 이격되어 형성되고, 제2 방향(DR2)을 따라 연장될 수 있다.
제3 커패시터 전극(CE3)은 제3 연결 전극(CNE3)을 통해 제2 전극(RFE2)과 연결될 수 있다. 제2 연결 전극(CNE2)은 제1 전극(RFE1)과 제5 전극(RFE3)의 사이에서 제1 방향(DR1)을 따라 연장될 수 있다.
제3 커패시터 전극(CE3)은 제2 커패시터 전극(CE2)과 동일 공정에서 동시에 형성될 수 있다. 제3 커패시터 전극(CE3)은 제2 커패시터 전극(CE2)과 동일 층에 위치할 수 있다.
제2 커패시터 전극(CE2), 제3 커패시터 전극(CE3), 및 제3 연결 전극(CNE3)은 일체로 형성될 수 있으나, 이에 한정되지 않는다. 또한, 제2 커패시터 전극(CE2), 제3 커패시터 전극(CE3), 및 제3 연결 전극(CNE3) 중 적어도 하나는 제1 커패시터 전극(CE1)과 동시에 형성될 수 있으나, 이에 한정되지 않는다. 일 실시예로, 제1 커패시터 전극(CE1), 제2 커패시터 전극(CE2), 제3 커패시터 전극(CE3), 및 제3 연결 전극(CNE3)은 모두 동일 공정에서 동시에 형성될 수 있다.
제3 커패시터 전극(CE3) 및 제3 연결 전극(CNE3)은 그 상부에 위치하는 제5 전극(RFE3) 및 제2 연결 전극(CNE2)과 중첩하여 배치될 수 있다. 서로 전기적으로 연결된 제2 커패시터 전극(CE2), 제3 커패시터 전극(CE3), 및 제3 연결 전극(CNE3)은 하나의 커패시터 전극을 구성할 수 있으며, 제2 전극(RFE2), 제5 전극(RFE3), 및 제2 연결 전극(CNE2)과 제2 커패시터를 형성할 수 있다. 이에 따라, 제2 커패시터 영역(CA2b)은 평면상 제2 커패시터 전극(CE2), 제3 커패시터 전극(CE3), 및 제3 연결 전극(CNE3)을 모두 포함하는 영역일 수 있다.
발광 소자(LD)들을 정렬하는 과정에서, 제5 전극(RFE3)은 제3 커패시터 전극(CE3)으로부터 제2 전극(RFE2)과 동일한 정렬 전압을 제공받을 수 있다. 여기서, 제5 전극(RFE3)이 제공받는 정렬 전압은 교류 전압일 수 있다. 제3 커패시터 전극(CE3)은 제5 전극(RFE3)에 교류 전압 성분의 전압만 전달하고, 노이즈 성분(예컨대, 직류 전압 성분)은 전달하지 않을 수 있다. 이에 따라, 제5 전극(RFE3)에 공급된 교류 전압 중 노이즈 성분(직류 전압 성분)이 제거될 수 있다.
상술한 바와 같이, 제3 커패시터 전극(CE3)이 제5 전극(RFE3)의 하부에 더 형성될 경우, 발광 소자(LD)들을 정렬하는 과정에서, 제5 전극(RFE3)에 노이즈가 제거된 교류 전압을 제공할 수 있다. 이에 따라, 제1 전극(RFE1)과 제5 전극(RFE3) 사이에 균일한 전기장이 발생하여 발광 소자(LD)들이 균일하게 정렬될 수 있으며, 표시 장치의 제조 효율이 개선될 수 있다.
한편, 다른 실시예에서, 제5 전극(RFE3) 외에 제2 전극(RFE2)에 연결된 다른 전극들이 더 형성될 경우, 더 형성된 다른 전극들의 하부에도 커패시터 전극들이 형성될 수 있고, 발광 소자 정렬 시, 노이즈가 제거된 교류 전압을 상부의 전극들에 제공할 수 있다.
도 23 내지 도 26은 다른 실시예에 따른 표시 장치의 제조 방법을 설명하기 위한 평면도들이다. 도 27은 발광 소자 정렬 시 다른 실시예에 따른 표시 장치에 공급되는 전압들의 노이즈 제거 방법을 설명하기 위한 회로도이다. 특히, 도 23 내지 도 27은 도 19 및 도 20에 예시된 구조에 있어서, 발광 소자들의 정렬 방법을 설명하기 위한 도면들이다.
도 23 내지 도 27에서 설명하는 표시 장치의 제조 방법은 도 13 내지 도 18에서 설명한 표시 장치의 제조 방법과 비교하여, 제2 커패시터 전극을 통해 노이즈 성분을 더 제거하는 점에서 차이가 있으며, 이 외의 방법들은 실질적으로 동일하거나 유사하다. 설명의 편의상 중복되는 내용은 생략하기로 한다.
도 19 및 도 20에서 설명한 실시예와 도 23 내지 도 27을 결부하여, 본 발명의 다른 실시예에 의한 표시 장치의 제조 방법을 개략적으로 설명하기로 한다.
우선, 도 23 및 도 24에 도시된 바와 같이, 기판(SUB) 상에 바이패스 전원 라인(BVL)을 형성하고, 바이패스 전원 라인(BVL)이 형성된 기판(SUB) 상에 제1 커패시터 전극(CE1) 및 제2 커패시터 전극(CE2)을 형성할 수 있다.
제2 커패시터 전극(CE2)은 제1 커패시터 전극(CE1)과 동시에 형성될 수 있으나, 서로 다른 시기에 형성될 수도 있다. 예컨대, 제1 커패시터 전극(CE1)이 먼저 형성된 뒤, 제2 커패시터 전극(CE2)이 형성될 수도 있다.
제2 커패시터 전극(CE2)은 제2 방향(DR2)을 따라 연장될 수 있다. 제2 커패시터 전극(CE2)의 적어도 일부는 발광 영역(EA)과 중첩할 수 있다. 또한, 제2 커패시터 전극(CE2)의 적어도 일부는 바이패스 전원 라인(BVL)과 중첩할 수 있으나, 이에 한정되는 것은 아니다.
다음으로, 도 25에 도시된 바와 같이, 제1 커패시터 전극(CE1) 및 제2 커패시터 전극(CE2)이 형성된 기판(SUB) 상에 제1 뱅크(BNK1) 및 제2 뱅크(BNK2)를 형성하고, 제1 연결 배선(CNL1), 제1 연결 배선(CNL1)에 연결되는 제1 전극(RFE1), 및 제1 전극(RFE1)과 이격되는 제2 전극(RFE2)을 형성할 수 있다.
제2 전극(RFE2)은 제2 커패시터 전극(CE2)과 중첩할 수 있다. 상술한 바와 같이, 제2 전극(RFE2)은 제2 방향(DR2)을 따라 제2 커패시터 전극(CE2)과 중첩하도록 연장될 수 있다. 제2 전극(RFE2)과 제2 커패시터 전극(CE2)은 사이에 배치된 제2 보호층(VIA2)에 의해 서로 절연될 수 있으며, 제2 전극(RFE2)과 제2 커패시터 전극(CE2)은 제2 보호층(VIA2)과 함께 제2 커패시터(C2)를 구성할 수 있다.
다음으로, 도 26 및 도 27에 도시된 바와 같이, 제1 전극(RFE1) 및 제2 전극(RFE2)의 사이에 발광 소자(LD)들을 정렬할 수 있다.
제1 전극(RFE1)에는 직류 전압이 공급되고, 제2 전극(RFE2)에는 교류 전압이 공급될 수 있다.
상술한 바와 같이, 서로 다른 정렬 배선들(예컨대, 도 2의 접지 전압 배선들(GNDL1, GNDL2) 및 교류 전압 배선들(ACL1, ACL2))은 적어도 일부 영역에서 서로 중첩될 수 있으며, 이러한 접지 전압 배선과 교류 전압 배선의 중첩 영역에서 서로 커플링되어 영향을 미칠 수 있다.
특히, 발광 소자(LD)들을 정렬하는 과정에서, 제2 전극(RFE2)에는 교류 전압인 제2 전압(VA2)이 인가될 수 있으나, 상술한 배선들 간의 커플링 현상으로 인해, 제2 전극(RFE2)에 제공되는 교류 전압에 직류 전압의 노이즈 성분이 포함될 수 있다.
본 발명의 다른 실시예에 따른 표시 장치는 제2 전극(RFE2)과4 제2 커패시터 전극(CE2)을 이용하여 제2 커패시터(C2)를 구성하고, 제2 커패시터(C2)를 통해 간접적으로 교류 전압을 제공받을 수 있다.
제2 커패시터 전극(CE2)에 제공되는 전압 중 직류 전압의 노이즈 성분 전압은 제2 커패시터(C2)를 통해 전달되지 않으므로, 제2 전극(RFE2)에는 직류 전압의 노이즈 성분이 제거된 교류 전압만이 전달될 수 있다.
제2 전극(RFE2)에 전달되는 교류 전압의 노이즈 성분(직류 전압)이 제거되어, 제1 전극(RFE1)과 제2 전극(RFE2)의 사이에는 더욱 균일한 전기장이 형성될 수 있다. 이에 따라, 발광 소자(LD)들은 제1 전극(RFE1) 및 제2 전극(RFE2)의 사이에 용이하게 정렬될 수 있다. 즉, 발광 소자(LD)들의 정렬 특성이 개선될 수 있다. 또한, 각 화소들에 발광 소자(LD)들이 균일하게 정렬됨에 따라, 표시 장치의 표시 품질 및 제조 효율이 개선될 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
11: 제1 반도체층 12: 활성층
13: 제2 반도체층 14: 절연 피막
15: 전극층 1000: 표시 장치
SUB: 기판 PXL: 화소
BVL: 바이패스 전원 라인 CE1: 제1 커패시터 전극
CE2: 제2 커패시터 전극 CE3: 제3 커패시터 전극
PL1: 제1 전원 라인 PL2: 제2 전원 라인
CNL1: 제1 연결 배선 CNE1: 제1 연결 전극
CNE2: 제2 연결 전극 CNE3: 제3 연결 전극
RFE1: 제1 전극 RFE2: 제2 전극
CTE1: 제3 전극 CTE2: 제4 전극
RFE3: 제5 전극 CTE3: 제6 전극
LD: 발광 소자 EP1: 제1 단부
EP2: 제2 단부 INS1: 제1 절연층
INSA: 고정층 INSP: 절연 패턴
INS2: 제2 절연층 BNK1: 제1 뱅크
BNK2: 제2 뱅크

Claims (29)

  1. 기판;
    상기 기판 상에 배치되는 도전 라인;
    상기 도전 라인 상에 배치되고, 상기 도전 라인과 연결되는 제1 커패시터 전극;
    상기 제1 커패시터 전극 상에 배치되는 보호층;
    상기 보호층 상에 배치되고, 상기 제1 커패시터 전극과 적어도 일부가 중첩하는 제1 전극;
    상기 제1 전극과 이격되고, 상기 제1 전극과 동일 층에 형성되는 제2 전극; 및
    상기 제1 전극 및 상기 제2 전극 사이에 배치되는 발광 소자들을 포함하는 표시 장치.
  2. 제1 항에 있어서,
    상기 보호층은 절연 물질을 포함하고, 상기 제1 커패시터 전극 및 상기 제1 전극은 제1 커패시터를 형성하는 표시 장치.
  3. 제2 항에 있어서,
    상기 기판 및 상기 발광 소자들 사이에 배치되고, 상기 발광 소자들과 전기적으로 연결된 트랜지스터를 더 포함하되,
    상기 트랜지스터는,
    상기 기판 상에 배치되는 반도체 패턴;
    상기 반도체 패턴 상에 배치되는 게이트 전극; 및
    상기 게이트 전극 상에 배치되어 상기 반도체 패턴에 연결되는 제1 트랜지스터 전극 및 제2 트랜지스터 전극을 포함하고,
    상기 도전 라인은 상기 게이트 전극과 동일층에 배치되는 표시 장치.
  4. 제3 항에 있어서,
    상기 제1 전극은 제1 전원 라인과 연결되고,
    상기 제1 전극은 상기 제1 전원 라인을 통해 제1 구동 전압을 제공받는 표시 장치.
  5. 제4 항에 있어서,
    상기 제1 트랜지스터 전극은 상기 제2 전극과 연결되고,
    상기 제2 트랜지스터 전극은 제2 전원 라인과 연결되며 상기 제2 전원 라인을 통해 상기 제1 구동 전압보다 큰 제2 구동 전압을 제공받는 표시 장치.
  6. 제5 항에 있어서,
    상기 제1 커패시터 전극은 상기 제2 전원 라인과 동일 층에 배치되는 표시 장치.
  7. 제5 항에 있어서,
    상기 제2 전원 라인의 적어도 일부는 상기 제2 전극과 중첩하고,
    상기 제2 전원 라인 및 상기 제2 전극 사이에 상기 보호층이 배치되며,
    상기 제2 전원 라인 및 상기 제2 전극은 제2 커패시터를 형성하는 표시 장치.
  8. 제4 항에 있어서,
    상기 제1 커패시터 전극은 상기 제1 트랜지스터 전극과 동일 층에 배치되는 표시 장치.
  9. 제4 항에 있어서,
    상기 도전 라인은 평면상 제1 방향을 따라 연장되고,
    상기 제1 전원 라인은 평면상 상기 제1 방향에 교차하는 제2 방향을 따라 연장되는 표시 장치.
  10. 제9 항에 있어서,
    상기 제1 전극 및 상기 제1 전원 라인을 연결하고, 상기 제1 방향을 따라 연장되는 제1 연결 전극을 더 포함하되,
    상기 제1 전극은 상기 제2 방향을 따라 연장되고,
    상기 제1 연결 전극의 적어도 일부는 상기 제1 커패시터 전극과 중첩하며,
    상기 제1 전극, 상기 제1 연결 전극, 및 상기 제1 전원 라인은 일체로 형성되는 표시 장치.
  11. 제9 항에 있어서,
    상기 제2 전극과 동일 층에 배치되는 제3 전극을 더 포함하되,
    평면상 상기 제1 전극은 상기 제2 전극 및 상기 제3 전극 사이에 배치되고,
    상기 발광 소자들은 상기 제1 전극 및 상기 제3 전극 사이에 더 배치되는 표시 장치.
  12. 제11 항에 있어서,
    상기 제2 전극 및 상기 제3 전극을 연결하고, 상기 제1 방향을 따라 연장되는 제2 연결 전극을 더 포함하되,
    상기 제2 전극, 상기 제3 전극, 및 상기 제2 연결 전극은 일체로 형성되는 표시 장치.
  13. 제1 항에 있어서,
    상기 제1 전극 및 상기 발광 소자들의 제1 단부와 접촉하는 제3 전극; 및
    상기 제2 전극 및 상기 발광 소자들의 제2 단부와 접촉하는 제4 전극을 더 포함하는 표시 장치.
  14. 제13 항에 있어서,
    상기 제1 전극 및 상기 제2 전극 상에 배치되는 절연층을 더 포함하되,
    상기 절연층은 상기 제1 전극의 적어도 일부를 노출하는 제1 개구부 및 상기 제2 전극의 적어도 일부를 노출하는 제2 개구부를 포함하고,
    상기 제3 전극은 상기 제1 개구부를 통해 상기 제1 전극과 접촉하며,
    상기 제4 전극은 상기 제2 개구부를 통해 상기 제2 전극과 접촉하는 표시 장치.
  15. 제14 항에 있어서,
    상기 절연층 및 상기 발광 소자들 상에 배치되는 고정층을 더 포함하되,
    상기 고정층은 상기 발광 소자들 각각의 외주면의 적어도 일부에 접촉되고, 상기 발광 소자들 각각의 상기 제1 단부 및 상기 제2 단부를 노출하는 표시 장치.
  16. 제1 항에 있어서,
    상기 제1 전극 및 상기 보호층 사이에 배치되고, 상기 제1 전극과 중첩하는 제1 뱅크; 및
    상기 제2 전극 및 상기 보호층 사이에 배치되고, 상기 제2 전극과 중첩하는 제2 뱅크를 더 포함하는 표시 장치.
  17. 기판;
    상기 기판 상에 배치되는 도전 라인;
    상기 도전 라인 상에 배치되고, 상기 도전 라인과 연결되는 제1 커패시터 전극;
    상기 도전 라인 상에 배치되고, 상기 제1 커패시터 전극과 이격되는 제2 커패시터 전극;
    상기 제1 커패시터 전극 및 상기 제2 커패시터 전극 상에 배치되는 보호층;
    상기 보호층 상에 배치되고, 상기 제1 커패시터 전극과 적어도 일부가 중첩하는 제1 전극;
    상기 제1 전극과 이격되고, 상기 제1 전극과 동일 층에 형성되며, 상기 제2 커패시터 전극과 적어도 일부가 중첩하는 제2 전극; 및
    상기 제1 전극 및 상기 제2 전극 사이에 배치되는 발광 소자들을 포함하는 표시 장치.
  18. 제17 항에 있어서,
    상기 보호층은 절연 물질을 포함하되,
    상기 제1 커패시터 전극 및 상기 제1 전극은 제1 커패시터를 형성하고,
    상기 제2 커패시터 전극 및 상기 제2 전극은 제2 커패시터를 형성하는 표시 장치.
  19. 제18 항에 있어서,
    상기 제1 커패시터 전극 및 상기 제2 커패시터 전극은 서로 동일 층에 배치되는 표시 장치.
  20. 제17 항에 있어서,
    상기 기판 및 상기 발광 소자들 사이에 배치되고, 상기 발광 소자들과 전기적으로 연결된 트랜지스터를 더 포함하되,
    상기 트랜지스터는,
    상기 기판 상에 배치되는 반도체 패턴;
    상기 반도체 패턴 상에 배치되는 게이트 전극; 및
    상기 게이트 전극 상에 배치되어 상기 반도체 패턴과 연결되는 제1 트랜지스터 전극 및 제2 트랜지스터 전극을 포함하고,
    상기 제1 트랜지스터 전극은 상기 제2 전극과 연결되고,
    상기 제2 트랜지스터 전극은 상기 제2 커패시터 전극과 연결되며,
    상기 도전 라인은 상기 게이트 전극과 동일층에 배치되는 표시 장치.
  21. 제17 항에 있어서,
    상기 도전 라인은 평면상 제1 방향을 따라 연장되고,
    상기 제2 커패시터 전극은 평면상 상기 제1 방향에 교차하는 제2 방향을 따라 연장되는 표시 장치.
  22. 제21 항에 있어서,
    상기 제2 전극과 동일 층에 배치되는 제3 전극; 및
    상기 제2 전극과 상기 제3 전극을 연결하고, 상기 제1 방향을 따라 연장되는 제2 연결 전극을 더 포함하고,
    평면상 상기 제1 전극은 상기 제2 전극 및 상기 제3 전극 사이에 배치되고,
    상기 발광 소자들은 상기 제1 전극 및 상기 제3 전극 사이에 더 배치되는 표시 장치.
  23. 제22 항에 있어서,
    상기 제2 커패시터 전극과 동일 층에 배치되는 제3 커패시터 전극; 및
    상기 제2 커패시터 전극과 상기 제3 커패시터 전극을 연결하고, 상기 제1 방향을 따라 연장되는 제3 연결 전극을 더 포함하되,
    상기 제3 커패시터 전극의 적어도 일부는 상기 제3 전극과 중첩하고,
    상기 제3 연결 전극의 적어도 일부는 상기 제2 연결 전극과 중첩하며,
    상기 제1 커패시터 전극, 상기 제2 커패시터 전극, 상기 제3 커패시터 전극, 및 상기 제3 연결 전극은 동일 층에 형성되는 표시 장치.
  24. 기판 상에 제1 전원 라인을 형성하는 단계;
    상기 제1 전원 라인의 상부에 상기 제1 전원 라인과 연결된 제1 커패시터 전극을 형성하는 단계;
    상기 제1 커패시터 전극의 상부에 상기 제1 커패시터 전극과 적어도 일부가 중첩하는 제1 전극 및 상기 제1 전극과 이격되는 제2 전극을 형성하는 단계; 및
    상기 제1 전원 라인에 제1 전압을 공급하고, 상기 제1 전극에 제2 전압을 공급하며, 상기 제2 전극에 제3 전압을 공급하여 상기 제1 전극 및 상기 제2 전극 사이에 발광 소자들을 정렬하는 단계를 포함하되,
    상기 제1 전압, 상기 제2 전압, 및 상기 제3 전압은 서로 다른 전압인 표시 장치의 제조 방법.
  25. 제24 항에 있어서,
    상기 제1 전압 및 상기 제2 전압은 직류 전압이고, 상기 제3 전압은 교류 전압인 표시 장치의 제조 방법.
  26. 제25 항에 있어서,
    상기 발광 소자들을 정렬하는 단계에서,
    상기 제1 커패시터 전극은 상기 제1 전극과 제1 커패시터를 형성하고,
    상기 제1 커패시터는 상기 제1 전극에 공급된 전압 중 교류 전압 성분을 상기 제1 전원 라인으로 바이패스시키는 표시 장치의 제조 방법.
  27. 제25 항에 있어서,
    상기 제1 커패시터 전극을 형성하는 단계는,
    상기 제1 커패시터 전극과 이격되는 제2 커패시터 전극을 형성하는 단계를 더 포함하되,
    상기 제2 커패시터 전극의 적어도 일부는 상기 제2 전극과 중첩하는 표시 장치의 제조 방법.
  28. 제27 항에 있어서,
    상기 발광 소자들을 정렬하는 단계에서,
    상기 제2 커패시터 전극과 상기 제2 전극은 제2 커패시터를 형성하고,
    상기 제2 전극은 상기 제2 커패시터를 통해 상기 제2 커패시터 전극으로부터 상기 제3 전압을 공급받는 표시 장치의 제조 방법.
  29. 제25 항에 있어서,
    상기 제1 전압은 상기 제3 전압의 양의 피크 전압 및 음의 피크 전압의 사잇값이고,
    상기 제2 전압은 그라운드 전압인 표시 장치의 제조 방법.
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