KR20210098313A - 표시 장치 및 그의 제조 방법 - Google Patents

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KR20210098313A
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이현욱
이성진
이종찬
이태희
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삼성디스플레이 주식회사
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Abstract

본 발명의 일 실시예에 의하면, 기판; 상기 기판 상에 배치되고, 제1 방향을 따라 제1 거리로 이격된 제1 전극 및 제2 전극; 상기 제1 전극 및 상기 제2 전극 상에 배치되고, 상기 제1 방향을 따라 제2 거리로 이격된 제3 전극 및 제4 전극; 및 평면 상에서 볼 때 상기 제3 전극 및 상기 제4 전극 사이에 배치되는 발광 소자를 포함하되, 상기 제2 거리는 상기 제1 거리보다 큰 표시 장치가 제공될 수 있다.

Description

표시 장치 및 그의 제조 방법{DISPLAY DEVICE AND MANUFACTURING METHOD THEREOF}
본 발명은 표시 장치 및 그의 제조 방법에 관한 것이다.
최근 정보 디스플레이에 관한 관심이 고조됨에 따라, 표시 장치에 대한 연구 개발이 지속적으로 이루어지고 있다.
본 발명의 일 과제는, 발광 소자를 정확한 위치에 배치하여 신뢰성이 향상된 표시 장치 및 그의 제조 방법을 제공하고자 하는 것이다.
본 발명의 또 다른 과제는, 전기적 신호에 대한 신뢰도가 개선된 표시 장치 및 그의 제조 방법을 제공하는 것이다.
본 발명의 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 통상의 기술자에게 명확하게 이해될 수 있을 것이다.
본 발명의 일 실시예에 의하면, 기판; 상기 기판 상에 배치되고, 제1 방향을 따라 제1 거리로 이격된 제1 전극 및 제2 전극; 상기 제1 전극 및 상기 제2 전극 상에 배치되고, 상기 제1 방향을 따라 제2 거리로 이격된 제3 전극 및 제4 전극; 및 평면 상에서 볼 때 상기 제3 전극 및 상기 제4 전극 사이에 배치되는 발광 소자를 포함하되, 상기 제2 거리는 상기 제1 거리보다 큰 표시 장치가 제공될 수 있다.
상기 발광 소자의 상기 제1 방향의 길이는 상기 제1 거리보다 크고, 상기 제2 거리보다 작으며, 상기 제1 전극의 적어도 일부 및 상기 제2 전극의 적어도 일부는 각각 상기 발광 소자와 중첩하는 표시 장치가 제공될 수 있다.
상기 제1 전극 및 상기 제2 전극은 동일한 물질을 포함하고, 상기 제3 전극과 상기 제4 전극은 상기 제1 전극 및 상기 제2 전극과 다른 물질을 포함하는 표시 장치가 제공될 수 있다.
상기 제1 전극 및 상기 제2 전극은 각각 ITO(indium tin oxide), IZO(indium zinc oxide), ZnO(zinc oxide) 및 ITZO(indium tin zinc oxide) 중 적어도 하나를 포함하는 표시 장치가 제공될 수 있다.
상기 제3 전극 및 상기 제4 전극은 각각 Ag, Mg, Al, Pt, Pd, Au, Ni, Nd, Ir, Cr, Li, Ca, LiF/Ca, LiF/Al, Mo, Ti 및 Cu 중 적어도 하나를 포함하는 표시 장치가 제공될 수 있다.
상기 제3 전극은 상기 제1 전극과 접촉하고, 상기 제4 전극은 상기 제2 전극과 접촉하는 표시 장치가 제공될 수 있다.
상기 제3 전극 및 상기 제4 전극 상에 배치되는 제1 절연층을 더 포함하되, 상기 발광 소자는 상기 제1 절연층 상에 배치되는 표시 장치가 제공될 수 있다.
상기 제1 절연층 상에 배치되고, 상기 제1 방향을 따라 이격된 제1 절연 패턴 및 제2 절연 패턴을 더 포함하되, 상기 발광 소자는 상기 제1 절연 패턴 및 상기 제2 절연 패턴 사이에 배치되는 표시 장치가 제공될 수 있다.
상기 제1 전극 및 상기 발광 소자의 제1 단부에 접촉하는 제5 전극; 및 상기 제2 전극 및 상기 발광 소자의 제2 단부에 접촉하는 제6 전극; 을 포함하는 표시 장치가 제공될 수 있다.
상기 제5 전극 및 상기 제6 전극은 상기 제1 절연층 상에 배치되고, 상기 제1 절연층 및 상기 제3 전극은 상기 제1 전극의 적어도 일부를 노출하는 제1 개구부를 포함하고, 상기 제1 절연층 및 상기 제4 전극은 상기 제2 전극의 적어도 일부를 노출하는 제2 개구부를 포함하고, 상기 제5 전극은 상기 제1 개구부를 통해 상기 제1 전극과 연결되고, 상기 제6 전극은 상기 제2 개구부를 통해 상기 제2 전극과 연결되는 표시 장치가 제공될 수 있다.
상기 발광 소자 상에 배치되는 고정층을 더 포함하되, 상기 고정층은 상기 발광 소자의 외주면의 적어도 일부에 접촉되고, 상기 발광 소자의 상기 제1 단부 및 상기 제2 단부를 노출하는 표시 장치가 제공될 수 있다.
상기 제1 전극 및 상기 기판 사이에 배치되고, 상기 제1 전극 및 상기 제3 전극과 중첩하는 제1 뱅크; 및 상기 제2 전극 및 상기 기판 사이에 배치되고, 상기 제2 전극 및 상기 제4 전극과 중첩하는 제2 뱅크를 더 포함하는 표시 장치가 제공될 수 있다.
상기 제1 절연층 상에 배치되고, 각각 상기 발광 소자의 표시 방향으로 돌출된 형상을 가지는 제1 뱅크; 및 제2 뱅크; 를 더 포함하고, 상기 제1 개구부는 상기 제1 뱅크와 상기 발광 소자 사이에 위치하고, 상기 제2 개구부는 상기 제2 뱅크와 상기 발광 소자 사이에 위치하는 표시 장치가 제공될 수 있다.
본 발명의 또 다른 실시예에 의하면, 기판 상에 제1 도전층 및 제2 도전층을 순차적으로 형성하는 단계; 상기 제1 도전층을 식각하여 제1 방향을 따라 제1 거리로 이격된 제1 전극 및 제2 전극을 형성하고, 상기 제2 도전층을 식각하여 상기 제1 방향을 따라 제2 거리로 이격된 제3 전극 및 제4 전극을 형성하는 단계; 상기 제3 전극 및 상기 제4 전극 상에 절연층을 형성하는 단계; 및 상기 절연층 상에 발광 소자를 정렬하는 단계를 포함하되, 상기 제2 거리는 상기 제1 거리보다 크고, 상기 발광 소자는 평면 상에서 볼 때 상기 제3 전극 및 상기 제4 전극 사이에 정렬되는 표시 장치의 제조 방법이 제공될 수 있다.
상기 발광 소자의 상기 제1 방향으로의 길이는 상기 제1 거리보다 크고, 상기 제2 거리보다 작으며, 상기 제1 전극의 적어도 일부 및 상기 제2 전극의 적어도 일부는 상기 발광 소자와 중첩하는 표시 장치의 제조 방법이 제공될 수 있다.
상기 제1 내지 제4 전극들을 형성하는 단계는, 상기 제1 도전층 및 상기 제2 도전층을 식각하는 단계; 상기 기판을 가열하는 베이크(bake) 공정을 수행하여 상기 제1 전극 및 상기 제2 전극을 결정화하는 단계; 및 상기 식각된 제2 도전층을 추가적으로 식각하여 상기 제3 전극 및 상기 제4 전극을 형성하는 단계; 를 포함하는 표시 장치의 제조 방법이 제공될 수 있다.
상기 제3 전극 및 상기 절연층에 제1 개구부를 형성하는 단계; 및 상기 제4 전극 및 상기 절연층에 제2 개구부를 형성하는 단계; 를 포함하는 표시 장치의 제조 방법이 제공될 수 있다.
상기 절연층 상에 제5 전극 및 제6 전극을 형성하는 단계; 를 더 포함하고, 상기 제5 전극 및 상기 제6 전극을 형성하는 단계는, 상기 제5 전극이 상기 제1 개구부를 통해 상기 제1 전극과 접촉하는 단계; 및 상기 제6 전극이 상기 제2 개구부를 통해 상기 제2 전극과 접촉하는 단계; 를 포함하는 표시 장치의 제조 방법이 제공될 수 있다.
상기 절연층 상에, 각각 상기 발광 소자의 표시 방향으로 돌출된 형상을 가지는 제1 뱅크 및 제2 뱅크를 형성하는 단계; 를 더 포함하고, 상기 제1 개구부는 상기 제1 뱅크와 상기 발광 소자 사이에 위치하고, 상기 제2 개구부는 상기 제2 뱅크와 상기 발광 소자 사이에 위치하는 표시 장치의 제조 방법이 제공될 수 있다.
상기 절연층을 형성하는 단계는, 상기 절연층 상에 상기 제1 방향을 따라 이격된 제1 절연 패턴 및 제2 절연 패턴을 형성하는 단계를 더 포함하되, 상기 발광 소자는 상기 제1 절연 패턴 및 상기 제2 절연 패턴 사이에 배치되는 표시 장치의 제조 방법이 제공될 수 있다.
본 발명의 또 다른 실시예에 의하면, 기판; 상기 기판 상에 배치된 제1 전극 및 제2 전극; 상기 제1 전극 상에 배치되고, 상기 제1 전극의 적어도 일부를 노출하는 제1 개구부가 형성된 제3 전극; 상기 제2 전극 상에 배치되고, 상기 제2 전극의 적어도 일부를 노출하는 제2 개구부가 형성된 제4 전극; 평면 상에서 볼 때, 상기 제3 전극과 상기 제4 전극 사이에 배치된 발광 소자; 적어도 일부가 상기 발광 소자의 일단과 전기적으로 연결되고, 상기 제3 전극 상에 배치된 제5 전극; 및 적어도 일부가 상기 발광 소자의 타단과 전기적으로 연결되고, 상기 제4 전극 상에 배치된 제6 전극; 을 포함하고, 상기 제5 전극은 상기 제1 개구부를 통해 상기 제1 전극과 연결되고, 상기 제6 전극은 상기 제2 개구부를 통해 상기 제2 전극과 연결되는 표시 장치가 제공될 수 있다.
상기 제1 전극과 상기 제5 전극은 각각 제1 물질을 포함하고, 상기 제2 전극과 상기 제6 전극은 각각 제2 물질을 포함하는 표시 장치가 제공될 수 있다.
상기 제1 물질 및 상기 제2 물질은 각각 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), ZnO(Zinc Oxide) 및 ITZO(Indium Tin Zinc Oxide) 중 적어도 어느 하나를 포함하는 표시 장치가 제공될 수 있다.
빛이 발산될 수 있는 발광 영역; 상기 발광 영역 외 영역인 비발광 영역; 및 상기 표시 방향으로 돌출된 형상을 가지고, 상기 발광 영역을 정의하는 격벽; 을 더 포함하고, 상기 제1 개구부 및 상기 제2 개구부는 상기 비발광 영역 내에 배치되는, 표시 장치가 제공될 수 있다.
상기 제1 개구부 및 상기 제2 개구부는 상기 격벽과 중첩하는 표시 장치가 제공될 수 있다.
상기 비발광 영역은, 상기 제1 전극 혹은 상기 제2 전극의 적어도 일부가 절단된 영역을 포함하는 표시 장치가 제공될 수 있다.
상기 발광 영역 내에 배열되고, 상기 표시 방향으로 돌출된 형상을 가지는, 뱅크; 를 더 포함하고, 상기 제1 전극 및 상기 제2 전극 각각의 적어도 일부는 상기 뱅크 상에 위치하고, 상기 제1 개구부 및 상기 제2 개구부는 상기 뱅크와 비중첩하는 표시 장치가 제공될 수 있다.
본 발명의 과제의 해결 수단이 상술한 해결 수단들로 제한되는 것은 아니며, 언급되지 아니한 해결 수단들은 본 명세서 및 첨부된 도면으로부터 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
본 발명의 일 실시예에 의하면, 발광 소자를 정확한 위치에 배치하여 신뢰성이 향상된 표시 장치 및 그의 제조 방법이 제공될 수 있다.
본 발명의 또 다른 실시예에 의하면, 전기적 신호에 대한 신뢰도가 개선된 표시 장치 및 그의 제조 방법이 제공될 수 있다.
본 발명의 효과가 상술한 효과들로 제한되는 것은 아니며, 언급되지 아니한 효과들은 본 명세서 및 첨부된 도면으로부터 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
도 1 및 도 2는 일 실시예에 따른 발광 소자의 사시도들이다.
도 3은 일 실시예에 따른 표시 장치를 나타내는 평면도이다.
도 4 내지 도 6은 각각 일 실시예에 따른 화소를 나타내는 회로도들이다.
도 7은 다른 실시예에 따른 화소를 나타내는 회로도이다.
도 8은 일 실시예에 따른 화소를 개략적으로 나타낸 평면도이다.
도 9는 도 8의 Ⅰ~Ⅰ'에 따른 단면도이다.
도 10은 다른 실시예에 따른 화소를 개략적으로 나타낸 평면도이다.
도 11은 도 10의 Ⅱ~Ⅱ'에 따른 단면도이다.
도 12는 또 다른 실시예에 따른 화소를 개략적으로 나타낸 평면도이다.
도 13은 도 12의 Ⅲ~Ⅲ'에 따른 단면도이다.
도 14는 또 다른 실시예에 따른 화소를 개략적으로 나타낸 평면도이다.
도 15는 도 14의 Ⅳ~Ⅳ'에 따른 단면도이다.
도 16은 또 다른 실시예에 따른 화소를 개략적으로 나타낸 평면도이다.
도 17은 및 도 18은 도 16의 Ⅴ~Ⅴ'에 따른 단면도들이다.
도 19 내지 도 31은 실시예에 따른 표시 장치의 제조 방법을 나타낸 공정 단계별 단면도들이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
소자(elements) 또는 층이 다른 소자 또는 층의 "상(on)"으로 지칭되는 것은 다른 소자 바로 위에 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 실시예들을 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 한정되는 것은 아니다.
비록 제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있음은 물론이다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
본 발명의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시할 수도 있다.
도면상의 동일한 구성 요소에 대해서는 동일하거나 유사한 참조 부호를 사용한다. 이하, 첨부된 도면을 참조하여 본 발명의 실시예들을 상세히 설명한다.
본 발명은 표시 장치 및 그의 제조 방법에 관한 것이다.
도 1 및 도 2는 일 실시예에 따른 발광 소자의 사시도들이다.
도 1 및 도 2를 참조하면, 발광 소자(LD)는 제1 반도체층(11)과, 제2 반도체층(13)과, 제1 반도체층(11)과 제2 반도체층(13) 사이에 개재된 활성층(12)을 포함할 수 있다. 일 예로, 발광 소자(LD)는 제1 반도체층(11), 활성층(12), 및 제2 반도체층(13)이 순차적으로 적층된 적층체로 구현될 수 있다.
발광 소자(LD)는 일 방향을 따라 연장된 막대 형상으로 제공될 수 있다. 발광 소자(LD)의 연장 방향을 길이 방향이라고 하면, 발광 소자(LD)는 길이 방향을 따라 일 단부와 타 단부를 가질 수 있다.
발광 소자(LD)의 일 단부에는 제1 및 제2 반도체층(11, 13) 중 하나가 인접하여 배치되고, 발광 소자(LD)의 타 단부에는 제1 및 제2 반도체층(11, 13) 중 나머지 하나가 인접하여 배치될 수 있다.
본 발명의 일 실시예에 있어서, 발광 소자(LD)는 막대형으로 제공될 수 있다. 여기서 "막대형"이라고 함은 원기둥, 다각 기둥 등과 같이, 길이 방향으로 긴(즉, 종횡비가 1보다 큰) 로드 형상(rod-like shape), 혹은 바 형상(bar-like shape)을 포함할 수 있다. 예컨대, 발광 소자(LD)의 길이는 그 직경보다 클 수 있다. 다만, 본 발명이 이에 한정되지는 않으며, 실시예에 따라 발광 소자(LD)는 코어-쉘 구조의 발광 소자일 수도 있다.
발광 소자(LD)는 일 예로 마이크로 스케일 혹은 나노 스케일 정도의 직경 및/또는 길이를 가질 수 있다. 예를 들어, 발광 소자(LD)의 직경은 600nm 이하이고, 발광 소자(LD)의 길이는 4μm 이하일 수 있으나, 발광 소자(LD)의 크기가 이에 한정되는 것은 아니며, 발광 소자(LD)가 적용되는 표시 장치의 요구 조건에 부합되도록 발광 소자(LD)의 크기가 변경될 수도 있다.
제1 반도체층(11)은 n형 반도체층을 포함할 수 있다. 예컨대, 제1 반도체층(11)은 InAlGaN, GaN, AlGaN, InGaN, AlN, 및 InN 중 어느 하나의 반도체 재료를 포함하며, Si, Ge, Sn 등과 같은 제1 도펀트가 도핑된 반도체층을 포함할 수 있다. 다만 제1 반도체층(11)을 구성하는 물질이 이에 한정되지 않는다.
활성층(12)은 제1 반도체층(11) 상에 형성되며, 단일 또는 다중 양자 우물 구조로 형성될 수 있다. 활성층(12)이 다중 양자 우물 구조의 물질을 포함하는 경우, 양자층(quantum layer)과 우물층(well layer)이 서로 교번적으로 복수 개 적층된 구조일 수도 있다.
발광 소자(LD)의 양 단부에 소정 전압 이상의 전계를 인가하게 되면, 활성층(12)에서 전자-정공 쌍이 결합하면서 발광 소자(LD)가 발광하게 된다. 이러한 원리를 이용하여 발광 소자(LD)의 발광을 제어함으로써, 발광 소자(LD)를 표시 장치의 화소를 비롯한 다양한 발광 장치의 광원으로 이용할 수 있다.
활성층(12)은 400nm 내지 900nm의 파장을 갖는 광을 방출할 수 있다. 일 예로, 활성층(12)이 청색 파장대의 광을 방출하는 경우, AlGaN, AlGaInN 등의 물질을 포함할 수 있다. 특히, 활성층(12)이 다중 양자 우물 구조로 양자층과 우물층이 교번적으로 적층된 구조인 경우, 양자층은 AlGaN 또는 AlGaInN, 우물층은 GaN 또는 AlInN 등과 같은 물질을 포함할 수 있다. 예시적인 실시예에서, 활성층(12)은 양자층으로 AlGaInN를, 우물층으로 AlInN를 포함할 수 있고, 상술한 바와 같이, 활성층(12)은 중심 파장대역이 450nm 내지 495nm의 범위를 갖는 청색광을 방출할 수 있다.
다만, 이에 제한되는 것은 아니며, 활성층(12)은 밴드갭(Band gap) 에너지가 큰 종류의 반도체 물질과 밴드갭 에너지가 작은 반도체 물질들이 서로 교번적으로 적층된 구조일 수도 있고, 발광하는 광의 파장대에 따라 다른 3족 내지 5족 반도체 물질들을 포함할 수도 있다. 활성층(12)이 방출하는 광은 청색 파장대의 광으로 제한되지 않고, 경우에 따라 적색, 녹색 파장대의 광일 수도 있다.
한편, 활성층(12)에서 방출되는 광은 발광 소자(LD)의 길이 방향의 외부면 뿐만 아니라, 양 측면으로 방출될 수 있다. 활성층(12)에서 방출되는 광의 방향성은 하나의 방향으로 제한되지 않는다.
제2 반도체층(13)은 활성층(12) 상에 제공되며, 제1 반도체층(11)과 상이한 타입의 반도체층을 포함할 수 있다. 일 예로, 제2 반도체층(13)은 적어도 하나의 p형 반도체층을 포함할 수 있다. 예컨대, 제2 반도체층(13)은 InAlGaN, GaN, AlGaN, InGaN, AlN, 및 InN 중 적어도 하나의 반도체 재료를 포함하며, Mg, Zn, Ca, Se, Ba 등과 같은 제2 도펀트가 도핑된 반도체층을 포함할 수 있다. 다만, 제2 반도체층(13)을 구성하는 물질이 이에 한정되지 않는다.
한편, 도면에서는 제1 반도체층(11)과 제2 반도체층(13)이 하나의 층으로 구성된 것을 도시하고 있으나, 이에 한정되는 것은 아니다. 예를 들어, 제1 반도체층(11) 및 제2 반도체층(13)은 활성층(12)의 물질에 따라 더 많은 수의 층을 포함할 수 있다. 일 예로, 제1 반도체층(11) 및 제2 반도체층(13)은 클래드층(clad layer) 또는 TSBR(Tensile Strain Barrier Reducing)층을 더 포함할 수도 있다.
본 발명의 일 실시예에 따르면, 발광 소자(LD)는 상술한 제1 반도체층(11), 활성층(12), 및 제2 반도체층(13) 외에도 각 층의 상부 및/또는 하부에 다른 형광체층, 활성층, 반도체층 및/또는 전극층을 더 포함할 수 있다.
일 실시예로, 발광 소자(LD)는 제2 반도체층(13)의 일단(일 예로, 발광 소자(LD)의 상부면) 측 또는 제1 반도체층(11)의 일단(일 예로, 발광 소자(LD)의 하부면) 측에 배치되는 적어도 하나의 전극층을 더 포함할 수 있다. 예를 들어, 발광 소자(LD)는 도 2에 도시된 바와 같이, 제2 반도체층(13)의 일단 측에 배치된 전극층(15)을 더 포함할 수 있다. 전극층(15)은 오믹(Ohmic) 전극일 수 있으나, 이에 한정되지 않는다. 예컨대, 전극층(15)은 쇼트키(Schottky) 접촉 전극일 수도 있다. 전극층(15)은 금속 또는 금속 산화물을 포함할 수 있으며, 일 예로, 크롬(Cr), 티타늄(Ti), 알루미늄(Al), 금(Au), 니켈(Ni), ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), 및 ITZO(Indium Tin-Zinc Oxide) 및 이들의 산화물 또는 합금 등을 단독 또는 혼합하여 사용할 수 있으나, 이에 한정되지 않는다. 또한, 실시예에 따라, 전극층(15)은 실질적으로 투명 또는 반투명할 수 있다. 이에 따라, 발광 소자(LD)에서 생성되는 빛이 전극층(15)을 투과하여 발광 소자(LD)의 외부로 방출될 수 있다.
또한, 발광 소자(LD)는 절연 피막(14)을 더 포함할 수 있다. 다만, 본 발명의 일 실시예에 따르면 절연 피막(14)은 생략될 수도 있으며, 제1 반도체층(11), 활성층(12), 및 제2 반도체층(13) 중 일부만을 덮도록 제공될 수도 있다. 예를 들어, 절연 피막(14)은 발광 소자(LD)의 양 단부를 제외한 부분에 제공됨으로써 발광 소자(LD)의 양 단부가 노출될 수도 있다.
설명의 편의를 위해, 도 1 및 도 2에서는 절연 피막(14)의 일부를 삭제한 모습을 도시한 것으로서, 실제 발광 소자(LD)의 측면이 모두 절연 피막(14)으로 둘러싸일 수 있다.
본 발명의 일 실시예에 따르면, 절연 피막(14)은 투명한 절연 물질을 포함할 수 있다. 일 예에 따르면, 절연 피막(14)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 알루미늄 산화물(AlOx), 및 티타늄 산화물(TiOx) 중 적어도 하나 이상의 절연 물질을 포함할 수 있으나, 이에 한정되지는 않으며, 절연성을 갖는 다양한 재료를 포함할 수 있다.
절연 피막(14)은 활성층(12)이 제1 반도체층(11) 및 제2 반도체층(13) 외의 전도성 물질과 접촉하여 발생할 수 있는 전기적 단락을 방지할 수 있다. 또한, 절연 피막(14)을 형성함에 의해 발광 소자(LD)의 표면 결함을 최소화하여 수명과 효율을 향상시킬 수 있다. 또한, 복수의 발광 소자(LD)들이 밀접하게 배치되는 경우, 절연 피막(14)은 각 발광 소자(LD)의 사이에서 발생할 수 있는 원치 않은 단락을 방지할 수도 있다.
본 발명의 실시예에 의한 발광 소자(LD)의 종류, 구조 및 형상 등은 다양하게 변경될 수 있다.
도 3은 일 실시예에 따른 표시 장치를 나타내는 평면도이다.
도 1 내지 도 3을 참조하면, 실시예에 따른 표시 장치(1000)는, 기판(SUB)과 기판(SUB) 상에 제공된 복수의 화소(PXL)들을 포함할 수 있다. 또한, 표시 장치(1000)(또는, 기판(SUB))는 복수의 화소(PXL)들이 배치되어 영상이 표시되는 표시 영역(DA)과, 표시 영역(DA)을 제외한 비표시 영역(NDA)을 포함할 수 있다.
표시 영역(DA)은 화소(PXL)들이 제공되는 영역일 수 있다. 비표시 영역(NDA)은 화소(PXL)들을 구동하기 위한 구동부들(SDV, DDV, EDV), 및 화소(PXL)들과 구동부들을 연결하는 각종 배선들이 제공되는 영역일 수 있다.
표시 영역(DA)은 다양한 형상을 가질 수 있다. 예를 들어, 표시 영역(DA)은 직선으로 이루어진 변을 포함하는 닫힌 형태의 다각형, 곡선으로 이루어진 변을 포함하는 원, 타원 등, 직선과 곡선으로 이루어진 변을 포함하는 반원, 반타원 등 다양한 형상으로 제공될 수 있다.
표시 영역(DA)이 복수 개의 영역을 포함하는 경우, 각 영역 또한 직선의 변을 포함하는 닫힌 형태의 다각형, 곡선의 변을 포함하는 반원, 반타원 등 다양한 형상으로 제공될 수 있다. 또한, 복수의 영역들의 면적은 서로 동일하거나 서로 다를 수 있다. 본 발명의 일 실시예에서는, 표시 영역(DA)이 직선의 변을 포함하는 사각 형상을 가지는 하나의 영역으로 제공된 경우를 예로서 설명한다.
비표시 영역(NDA)은 표시 영역(DA)의 적어도 일 측에 제공될 수 있다. 본 발명의 일 실시예에 있어서, 비표시 영역(NDA)은 표시 영역(DA)을 둘러쌀 수 있다.
화소(PXL)들은 기판(SUB) 상의 표시 영역(DA) 내에 제공될 수 있다. 화소(PXL)들 각각은 스캔 라인 및 데이터 라인과 연결되어 해당 스캔 신호 및 데이터 신호에 의해 구동되는 적어도 하나의 발광 소자(LD)를 포함할 수 있다.
화소(PXL)들 각각은 적색, 녹색, 및 청색 중 어느 하나의 색을 출사할 수 있으나, 이에 한정되는 것은 아니다. 예를 들면, 화소(PXL)들 각각은 시안, 마젠타, 옐로우, 및 백색 중 하나의 색을 출사할 수도 있다.
구체적으로, 화소(PXL)들은 제1 색의 광을 출사하는 제1 화소(PXL1)(또는, 제1 서브 화소), 제1 색과 상이한 제2 색의 광을 출사하는 제2 화소(PXL2)(또는, 제2 서브 화소), 및 제1 색 및 제2 색과 상이한 제3 색의 광을 출사하는 제3 화소(PXL3)(또는, 제3 서브 화소)를 포함할 수 있다. 서로 인접하도록 배치된 적어도 하나의 제1 화소(PXL1), 제2 화소(PXL2), 및 제3 화소(PXL3)는 다양한 색상의 빛을 방출할 수 있는 하나의 화소 유닛(PXU)을 구성할 수 있다.
실시예에 따라, 제1 화소(PXL1)는 적색의 빛을 방출하는 적색 화소일 수 있고, 제2 화소(PXL2)는 녹색의 빛을 방출하는 녹색 화소일 수 있으며, 제3 화소(PXL3)는 청색의 빛을 방출하는 청색 화소일 수 있다.
일 실시예에서, 각 화소(PXL)들은 서로 동일한 색의 광을 방출하는 발광 소자를 구비하되, 각 발광 소자들 상에 배치된 서로 다른 색상의 광 변환층을 포함하여 서로 다른 색의 광을 방출할 수 있다. 다른 실시예에서, 각 화소(PXL)들은 서로 다른 색의 광을 방출하는 발광 소자를 구비할 수도 있다. 다만, 각 화소(PXL)들의 색상, 종류 및/또는 개수 등이 특별히 한정되지는 않는다.
화소(PXL)들은 복수 개로 제공되어 제1 방향(DR1) 및 제1 방향(DR1)에 교차하는 제2 방향(DR2)을 따라 배열될 수 있다. 다만, 화소(PXL)들의 배열 형태는 특별히 한정된 것은 아니며, 다양한 형태로 배열될 수 있다.
구동부들(SDV, DDV, EDV)은 각각의 배선부(미도시)를 통해 각 화소(PXL)들에 신호를 제공하며, 이에 따라 각 화소(PXL)들의 구동을 제어할 수 있다. 도 3에는 설명의 편의를 위해 배선부가 생략되었다.
구동부들(SDV, DDV, EDV)은 스캔 라인을 통해 화소(PXL)들에 스캔 신호를 제공하는 스캔 구동부(SDV), 데이터 라인을 통해 화소(PXL)들에 데이터 신호를 제공하는 데이터 구동부(DDV), 발광 제어 라인을 통해 화소(PXL)들에 발광 제어 신호를 제공하는 발광 제어 구동부(EDV), 및 타이밍 제어부(미도시)를 포함할 수 있다. 타이밍 제어부는 스캔 구동부(SDV), 데이터 구동부(DDV), 및 발광 제어 구동부(EDV)를 제어할 수 있다. 실시예에 따라, 발광 제어 구동부(EDV)는 생략될 수도 있다.
스캔 구동부(SDV)는 기판(SUB)의 일 측에 배치될 수 있고, 일 방향(예컨대, 제2 방향(DR2))을 따라 배치될 수 있다. 스캔 구동부(SDV)는 별도의 부품으로 기판(SUB) 상에 장착될 수 있으나, 이에 한정되는 것은 아니다. 예를 들어, 스캔 구동부(SDV)는 기판(SUB) 상에 직접 형성될 수도 있다. 또한, 스캔 구동부(SDV)는 기판(SUB)의 외부에 위치하고, 별도의 연결 부재를 통해 각 화소(PXL)들에 연결될 수도 있다.
데이터 구동부(DDV)는 기판(SUB)의 일 측에 배치될 수 있고, 상술한 스캔 구동부(SDV)와 교차하는 방향(예컨대, 제1 방향(DR1))을 따라 배치될 수 있다. 데이터 구동부(DDV)는 별도의 부품으로 기판(SUB) 상에 장착되거나, 기판(SUB)의 외부에 위치하고, 별도의 연결 부재를 통해 각 화소(PXL)들에 연결될 수도 있다.
발광 제어 구동부(EDV)는 기판(SUB)의 일 측에 배치될 수 있고, 일 방향(예컨대, 제2 방향(DR2))을 따라 배치될 수 있다. 도 3에 도시된 바와 같이, 발광 제어 구동부(EDV)는 스캔 구동부(SDV)와 동일한 측에 배치될 수 있으나, 이에 한정되는 것은 아니다. 예를 들어, 발광 제어 구동부(EDV)는 스캔 구동부(SDV)와 다른 측에 배치될 수도 있다. 발광 제어 구동부(EDV)는 별도의 부품으로 기판(SUB) 상에 장착될 수 있으나, 이에 한정되는 것은 아니다. 예를 들어, 발광 제어 구동부(EDV)는 기판(SUB) 상에 직접 형성될 수도 있다. 또한, 발광 제어 구동부(EDV)는 기판(SUB)의 외부에 위치하고, 별도의 연결 부재를 통해 각 화소(PXL)들에 연결될 수도 있다.
일 실시예에서, 화소(PXL)들 각각은 능동형 화소로 구성될 수 있다. 다만, 본 발명에 적용될 수 있는 화소(PXL)들의 종류, 구조 및/또는 구동 방식이 특별히 한정되지는 않는다.
도 4 내지 도 6은 각각 일 실시예에 따른 화소를 나타내는 회로도들이다. 특히, 도 4 내지 도 6은 능동형 발광 표시 패널을 구성하는 화소의 일 예를 도시하였다.
도 1 내지 도 4를 참조하면, 화소(PXL)는 적어도 하나의 발광 소자(LD)와, 이에 연결되어 발광 소자(LD)를 구동하는 구동 회로(DC)를 포함할 수 있다.
발광 소자(LD)는 제1 전극(도 8의 'RFE1' 참조)을 통해 구동 회로(DC)를 경유하여 제1 구동 전원(VDD)와 연결되고, 제2 전극(도 8의 'RFE2' 참조)을 통해 제2 구동 전원(VSS)에 연결될 수 있다. 일 예에 따르면, 제1 전극(RFE1)은 애노드 전극이고, 제2 전극(RFE2)은 캐소드 전극일 수 있으나, 이에 한정되지 않는다. 발광 소자(LD)는 구동 회로(DC)에 의해 제어되는 구동 전류량에 상응하는 휘도로 발광할 수 있다.
제1 내지 제4 전극(RFE1~RFE4) 중 적어도 어느 하나는, 화소(PXL)의 화소 전극일 수 있다. 제1 내지 제4 전극(RFE1~RFE4) 중 적어도 어느 하나의 일부는 정렬 배선으로 형성된 이후, 인접한 화소(PXL)와의 사이 및/또는 각 화소(PXL)의 발광 영역(도 8의 'EMA'참조) 사이에서 끊어져서 각각의 화소 전극으로 분리될 수 있다. 이 때, 발광 영역(EMA)은 화소(PXL)로부터 빛이 발산되는 영역을 의미할 수 있다. 일 예에 따르면, 발광 영역(EMA)은 격벽(도 8의 'OBNK' 참조)에 의해 정의될 수 있다.
도 4에서는 하나의 발광 소자(LD)만을 도시하고 있으나 이는 예시적인 구성을 나타내는 것이며, 실제 화소(PXL)는 복수의 발광 소자(LD)들을 포함할 수 있다. 복수의 발광 소자(LD)들은 서로 병렬 및/또는 직렬 연결될 수 있다.
제1 구동 전원(VDD) 및 제2 구동 전원(VSS)은 서로 다른 전위를 가질 수 있다. 일 예로, 제1 구동 전원(VDD)은 제2 구동 전원(VSS)의 전위보다 발광 소자(LD)의 문턱전압 이상 높은 전위를 가질 수 있다. 즉, 제1 구동 전원(VDD)을 통해 인가되는 전압은 제2 구동 전원(VSS)을 통해 인가되는 전압보다 클 수 있다.
본 발명의 일 실시예에 따르면, 구동 회로(DC)는 제1 트랜지스터(M1), 제2 트랜지스터(M2) 및 스토리지 커패시터(Cst)를 포함할 수 있다.
제1 트랜지스터(M1, 구동 트랜지스터)의 일 전극은 제1 구동 전원(VDD)에 연결될 수 있고, 제1 트랜지스터(M1)의 타 전극은 발광 소자(LD)의 제1 전극(RFE1)에 전기적으로 연결될 수 있다. 제1 트랜지스터(M1)의 게이트 전극은 제1 노드(N1)에 연결될 수 있다. 제1 트랜지스터(M1)는 제1 노드(N1)의 전압에 대응하여 발광 소자(LD)들로 공급되는 구동 전류량을 제어할 수 있다.
제2 트랜지스터(M2, 스위칭 트랜지스터)의 일 전극은 데이터 라인(DL)에 연결되고, 제2 트랜지스터(M2)의 타 전극은 제1 노드(N1)에 연결될 수 있다. 여기서, 제2 트랜지스터(M2)의 일 전극과 타 전극은 서로 다른 전극으로, 예컨대 제2 트랜지스터(M2)의 일 전극이 소스 전극이면 제2 트랜지스터(M2)의 타 전극은 드레인 전극일 수 있다. 제2 트랜지스터(M2)의 게이트 전극은 스캔 라인(SL)에 연결될 수 있다.
제2 트랜지스터(M2)는 스캔 라인(SL)으로부터 제1 트랜지스터(M1)가 턴-온될 수 있는 전압(예컨대, 게이트 온 전압)의 스캔 신호가 공급될 때 턴-온되어, 데이터 라인(DL)과 제1 노드(N1)를 전기적으로 연결할 수 있다. 이때, 데이터 라인(DL)으로는 해당 프레임의 데이터 신호가 공급되고, 이에 따라 제1 노드(N1)로 데이터 신호가 전달될 수 있다. 제1 노드(N1)로 전달된 데이터 신호는 스토리지 커패시터(Cst)에 저장될 수 있다.
스토리지 커패시터(Cst)의 일 전극은 제1 구동 전원(VDD)에 연결될 수 있고, 스토리지 커패시터(Cst)의 타 전극은 제1 노드(N1)에 연결될 수 있다. 이와 같은 스토리지 커패시터(Cst)는 제1 노드(N1)로 공급되는 데이터 신호에 대응하는 전압으로 충전될 수 있고, 다음 프레임의 데이터 신호가 공급될 때까지 충전된 전압을 유지할 수 있다.
설명의 편의상, 도 4에서는 데이터 신호를 각 화소(PXL)들의 내부로 전달하기 위한 제2 트랜지스터(M2), 데이터 신호의 저장을 위한 스토리지 커패시터(Cst), 및 데이터 신호에 대응하는 구동 전류를 발광 소자(LD)로 공급하기 위한 제1 트랜지스터(M1)를 포함하는 비교적 단순한 구조의 구동 회로(DC)를 도시하였다.
하지만, 본 발명이 이에 한정되는 것은 아니며 구동 회로(DC)의 구조는 다양하게 변경 실시될 수 있다. 일 예로, 구동 회로(DC)는 제1 트랜지스터(M1)의 문턱전압을 보상하기 위한 보상 트랜지스터, 제1 노드(N1)를 초기화하기 위한 초기화 트랜지스터, 및/또는 발광 소자(LD)의 발광 시간을 제어하기 위한 발광 제어 트랜지스터 등과 같은 각종 트랜지스터나, 제1 노드(N1)의 전압을 부스팅하기 위한 부스팅 커패시터 등과 같은 다른 회로 소자들을 추가적으로 더 포함할 수도 있다.
또한, 도 4에서는 구동 회로(DC)에 포함되는 트랜지스터들, 예컨대 제1 및 제2 트랜지스터들(M1, M2)이 모두 P타입의 트랜지스터들인 것으로 도시되었으나, 본 발명이 이에 한정되지는 않는다. 즉, 구동 회로(DC)에 포함되는 제1 및 제2 트랜지스터들(M1, M2) 중 적어도 하나는 N타입의 트랜지스터로 변경될 수도 있다.
예를 들어, 도 5에 도시된 바와 같이, 구동 회로(DC)의 제1 및 제2 트랜지스터들(M1, M2)은 N타입의 트랜지스터로 구현될 수 있다. 도 5에 도시된 구동 회로(DC)는 트랜지스터 타입 변경으로 인한 일부 구성요소들의 연결 위치 변경을 제외하고는 그 구성이나 동작이 도 4의 구동 회로(DC)와 유사할 수 있다. 따라서, 이에 대한 상세한 설명은 생략하기로 한다.
또한, 다른 예로, 도 6을 참조하면, 화소(PXL)는 제3 트랜지스터(M3, 센싱 트랜지스터)를 더 포함할 수 있다.
제3 트랜지스터(M3)의 게이트 전극은 센싱 신호 라인(SSL)에 연결될 수 있다. 제3 트랜지스터(M3)의 일 전극은 센싱 라인(SENL)에 연결되고, 제3 트랜지스터(M3)의 타 전극은 발광 소자(LD)의 애노드 전극과 연결될 수 있다. 제3 트랜지스터(M3)는 센싱 기간에 센싱 신호 라인(SSL)에 공급되는 센싱 신호에 따라 발광 소자(LD)의 애노드 전극에서의 전압 값을 센싱 라인(SENL)으로 전달할 수 있다. 센싱 라인(SENL)을 통해 전달된 전압 값은 외부 회로(예컨대, 타이밍 제어부)에 제공될 수 있고, 외부 회로는 제공된 전압 값을 기초로 화소(PXL)의 특성 정보(예컨대, 제1 트랜지스터(M1)의 문턱 전압 등)를 추출할 수 있다. 추출된 특성 정보는 화소(PXL)의 특성 편차가 보상되도록 영상 데이터를 변환하는 데에 이용될 수 있다.
도 7은 다른 실시예에 따른 화소를 나타내는 회로도이다.
도 7을 참조하면, 본 발명의 다른 실시예에 따른 화소(PXL)는 발광 소자(LD), 제1 내지 제7 트랜지스터들(T1, T2, T3, T4, T5, T6, T7), 및 스토리지 커패시터(Cst)를 포함할 수 있다.
발광 소자(LD)의 제1 전극(RFE1, 일 예로 애노드 전극)은 제6 트랜지스터(T6)를 경유하여 제1 트랜지스터(T1)에 연결되고, 발광 소자(LD)의 제2 전극(RFE2, 일 예로 캐소드 전극)은 제2 구동 전원(VSS)에 연결될 수 있다. 발광 소자(LD)는 제1 트랜지스터(T1)로부터 공급되는 구동 전류량에 대응하여 소정의 휘도로 발광할 수 있다.
제1 트랜지스터(T1, 구동 트랜지스터)의 일 전극은 제5 트랜지스터(T5)를 경유하여 제1 구동 전원(VDD)에 연결될 수 있고, 제1 트랜지스터(T1)의 타 전극은 제6 트랜지스터(T6)를 경유하여 발광 소자(LD)의 제1 전극에 연결될 수 있다. 이와 같은 제1 트랜지스터(T1)는 게이트 전극인 제1 노드(N1)의 전압에 대응하여 제1 구동 전원(VDD)으로부터 발광 소자(LD)를 경유하여 제2 구동 전원(VSS)으로 흐르는 전류량을 제어할 수 있다.
제2 트랜지스터(T2, 스위칭 트랜지스터)는 데이터 라인(DL)과 제1 트랜지스터(T1)의 일 전극 사이에 연결될 수 있다. 그리고, 제2 트랜지스터(T2)의 게이트 전극은 제1 스캔 라인(SL)에 연결될 수 있다. 이와 같은 제2 트랜지스터(T2)는 제1 스캔 라인(SL)으로 게이트 온 전압의 스캔 신호가 공급될 때 턴-온되어 데이터 라인(DL)과 제1 트랜지스터(T1)의 일 전극을 전기적으로 연결시킬 수 있다.
제3 트랜지스터(T3)는 제1 트랜지스터(T1)의 다른 전극과 제1 노드(N1) 사이에 연결될 수 있다. 그리고, 제3 트랜지스터(T3)의 게이트 전극은 제1 스캔 라인(SL)에 연결될 수 있다. 이와 같은 제3 트랜지스터(T3)는 제1 스캔 라인(SL)으로 게이트 온 전압의 스캔 신호가 공급될 때 턴-온되어 제1 트랜지스터(T1)의 다른 전극과 제1 노드(N1)를 전기적으로 연결시킬 수 있다.
제4 트랜지스터(T4)는 제1 노드(N1)와 초기화 전원(Vint) 사이에 연결될 수 있다. 그리고, 제4 트랜지스터(T4)의 게이트 전극은 제2 스캔 라인(SL-1)에 연결될 수 있다. 이와 같은 제4 트랜지스터(T4)는 제2 스캔 라인(SL-1)으로 게이트 온 전압의 스캔 신호가 공급될 때 턴-온되어 제1 노드(N1)로 초기화 전원(Vint)의 전압을 공급할 수 있다. 여기서, 초기화 전원(Vint)은 데이터 신호보다 낮은 전압으로 설정될 수 있다. 제2 스캔 라인(SL-1)에 공급되는 스캔 신호는 이전단 화소의 제1 스캔 라인에 공급되는 스캔 신호와 동일한 파형을 가질 수 있다.
제5 트랜지스터(T5)는 제1 구동 전원(VDD)과 제1 트랜지스터(T1)의 일 전극 사이에 연결될 수 있다. 제5 트랜지스터(T5)의 게이트 전극은 발광 제어 라인(EL)에 연결될 수 있다. 이와 같은 제5 트랜지스터(T5)는 발광 제어 라인(EL)으로 게이트 온 전압의 발광 제어 신호가 공급될 때 턴-온될 수 있고, 그 외의 경우에 턴-오프될 수 있다.
제6 트랜지스터(T6)는 제1 트랜지스터(T1)의 다른 전극과 발광 소자(LD)의 제1 전극(RFE1) 사이에 연결될 수 있다. 제6 트랜지스터(T6)의 게이트 전극은 발광 제어 라인(EL)에 연결될 수 있다. 이와 같은 제6 트랜지스터(T6)는 발광 제어 라인(EL)으로 게이트 온 전압의 발광 제어 신호가 공급될 때 턴-온될 수 있고, 그 외의 경우에 턴-오프될 수 있다.
제7 트랜지스터(T7)는 초기화 전원(Vint)과 발광 소자(LD)의 제1 전극(RFE1) 사이에 연결될 수 있다. 그리고, 제7 트랜지스터(T7)의 게이트 전극은 제3 스캔 라인(SL+1)에 연결될 수 있다. 이와 같은 제7 트랜지스터(T7)는 제3 스캔 라인(SL+1)으로 게이트 온 전압의 스캔 신호가 공급될 때 턴-온되어 초기화 전원(Vint)의 전압을 발광 소자(LD)의 제1 전극(RFE1)으로 공급할 수 있다. 제3 스캔 라인(SL+1)에 공급되는 스캔 신호는 이후단 화소의 제1 스캔 라인에 공급되는 스캔 신호와 동일한 파형을 가질 수 있다.
도 7에는 제7 트랜지스터(T7)의 게이트 전극이 제3 스캔 라인(SL+1)에 연결된 경우가 도시된다. 그러나 본 발명의 기술적 사상은 이에 한정되지 않는다. 예를 들어, 본 발명의 다른 실시예에서, 제7 트랜지스터(T7)의 게이트 전극은 제1 스캔 라인(SL) 또는 제2 스캔 라인(SL-1)에 연결될 수도 있다. 이 경우, 초기화 전원(Vint)의 전압은 제1 스캔 라인(SL) 또는 제2 스캔 라인(SL-1)으로 게이트-온 전압의 스캔 신호가 공급될 때, 제7 트랜지스터(T7)를 경유하여 발광 소자(LD)의 애노드 전극으로 공급될 수 있다.
스토리지 커패시터(Cst)는 제1 구동 전원(VDD)과 제1 노드(N1) 사이에 연결될 수 있다. 이와 같은 스토리지 커패시터(Cst)에는 데이터 신호 및 제1 트랜지스터(T1)의 문턱전압에 대응하는 전압이 저장될 수 있다.
한편, 도 7에서는 구동 회로(DC)에 포함되는 트랜지스터들, 일 예로, 제1 내지 제7 트랜지스터들(T1, T2, T3, T4, T5, T6, T7)을 모두 P타입의 트랜지스터들로 도시하였으나, 본 발명이 이에 한정되지는 않는다. 예를 들어, 제1 내지 제7 트랜지스터들(T1, T2, T3, T4, T5, T6, T7) 중 적어도 하나는 N타입의 트랜지스터로 변경될 수도 있다.
이하에서는, 도 8 내지 도 18을 참조하여, 실시예에 따른 화소의 구조에 관하여 설명한다.
설명의 편의상, 이하에서는 각각의 전극들을 단일의 전극층으로 단순화하여 도시하였으나 본 발명이 이에 한정되지 않으며, 각각의 전극들은 복수의 전극층으로 구성될 수도 있다. 또한, 본 발명의 일 실시예에 있어서, “동일한 층에 형성 및/또는 배치된다" 함은 동일한 공정에서 형성되고, 동일한 물질로 형성됨을 의미할 수 있다.
또한, 도 8 내지 도 18에 있어서, 설명의 편의상 발광 소자(LD)들에 연결되는 트랜지스터 및 트랜지스터에 연결되는 신호 배선들의 도시를 생략하였다.
또한, 도 8, 도 10, 도 12, 도 14, 및 도 16에 있어서, 발광 소자(LD)들의 길이 방향이 제1 방향(DR1)을 향하도록 정렬된 것으로 도시하였으나, 이에 한정되지는 않는다. 예를 들어, 발광 소자(LD)는 제1 방향(DR1)에 대한 사선 방향으로 정렬되어 있을 수도 있다.
먼저, 도 8 및 도 9를 참조하여, 일 실시예에 따른 화소(PXL)에 관하여 설명한다. 도 8 및 도 9는 일 실시예에 따른 화소(PXL)를 나타낸 도면일 수 있다. 도 8은 일 실시예에 따른 화소를 개략적으로 나타낸 평면도이다. 도 9는 도 8의 Ⅰ~Ⅰ'에 따른 단면도이다.
도 8 및 도 9를 참조하면, 본 발명의 일 실시예에 따른 화소(PXL)는 기판(SUB), 제1 전극(RFE1), 제2 전극(RFE2), 제3 전극(RFE3), 제4 전극(RFE4), 제1 절연층(INS1), 및 발광 소자(LD)를 포함할 수 있다. 화소(PXL)는 제1 뱅크(BNK1), 제2 뱅크(BNK2), 고정층(INSA), 제5 전극(CTE1), 제6 전극(CTE2), 제2 절연층(INS2), 제3 절연층(INS3), 및 격벽(OBNK)을 더 포함할 수 있다.
도 8에 도시된 화소(PXL)는 도 3을 참조하여 상술한 제1 화소(PXL1), 제2 화소(PXL2), 및 제3 화소(PXL3) 중 어느 하나일 수 있다.
제1 내지 제4 전극(RFE1~RFE4) 중 각 직렬 단을 구성하는 한 쌍의 전극들은 발광 소자(LD)가 배열되는 영역에 인접하여 배치될 수 있다. 예를 들어, 제1 전극(RFE1)과 제2 전극(RFE2)은 제2 방향(DR2)을 따라 연장되고, 제1 방향(DR1)을 따라 서로 이격될 수 있다. 제3 전극(RFE3)과 제4 전극(RFE4)은 제2 방향(DR2)을 따라 연장되고, 제1 방향(DR1)을 따라 서로 이격될 수 있다.
발광 소자(LD)는 제1 전극(RFE1)과 제2 전극(RFE2) 사이에 배치될 수 있다. 발광 소자(LD)는 제3 전극(RFE3)과 제4 전극(RFE4) 사이에 배치될 수 있다. 발광 소자(LD)는 평면 상에서 볼 때, 서브 발광 영역(SEA) 내에 배치될 수 있다. 서브 발광 영역(SEA)은 발광 소자(LD)가 배열된 영역을 포함하는 발광 영역(EMA) 내 영역일 수 있다.
제1 내지 제4 전극(RFE1~RFE4) 중 적어도 어느 하나는 각 화소(PXL)의 화소 전극일 수 있다. 제1 내지 제4 전극(RFE1~RFE4) 중 어느 하나의 일부는 정렬 배선으로 형성된 이후, 인접한 화소(PXL)와의 사이 및/또는 각 화소(PXL)의 서브 발광 영역(SEA)들의 사이에서 끊어져, 각각의 화소 전극으로 분리될 수 있다.
제1 내지 제4 전극(RFE1~RFE4)은 별도의 컨택 전극(일 예로, 제5 전극(CTE1) 및/또는 제6 전극(CTE2))을 통해 발광 소자(LD)에 전기적으로 연결될 수 있다.
제5 전극(CTE1)의 적어도 일부는 발광 소자(LD)의 제1 단부(EP1)와 연결되어, 제1 전극(RFE1)과 발광 소자(LD)를 연결시킬 수 있다. 제6 전극(CTE2)의 적어도 일부는 발광 소자(LD)의 제2 단부(EP2)와 연결되어, 제2 전극(RFE2)과 발광 소자(LD)를 연결시킬 수 있다.
제5 전극(CTE1)은 제1 개구부(OP1)를 통해 제1 전극(RFE1)과 연결될 수 있다. 제6 전극(CTE2)은 제2 개구부(OP2)를 통해 제2 전극(RFE2)과 연결될 수 있다.
제1 개구부(OP1)는 제3 전극(RFE3) 및 제1 절연막(INS1)에 형성될 수 있다. 제2 개구부(OP2)는 제4 전극(RFE4) 및 제1 절연막(INS1)에 형성될 수 있다. 제1 개구부(OP1) 및 제2 개구부(OP2)는 홀 형상을 가질 수 있다.
여기서, 제1 개구부(OP1) 및 제2 개구부(OP2)는 비발광 영역(NEA) 내에 위치할 수 있다. 이에 따라, 제5 전극(CTE1)은 비발광 영역(NEA) 내에서 제1 전극(RFE1)과 전기적으로 연결될 수 있고, 제6 전극(CTE2)은 비발광 영역(NEA) 내에서 제2 전극(RFE2)과 전기적으로 연결될 수 있다.
비발광 영역(NEA)은 빛이 발산되지 않는 영역을 의미할 수 있다. 비발광 영역(NEA)은 발광 영역(NEA) 외의 영역일 수 있다. 일 예에 따르면, 비발광 영역(NEA)은 발광 소자(LD)가 배열되지 않은 영역으로서, 격벽(OBNK)가 배치된 영역을 의미할 수 있다. 혹은 비발광 영역(NEA)은 발광 소자(LD) 및 격벽(OBNK)이 배치되지 않은 영역으로서, 제1 전극(RFE1) 내지 제4 전극(RFE4) 중 적어도 어느 하나가 화소 전극으로 제공되기 위하여, 적어도 일부가 제거되는 영역(일 예로 오픈 영역(110)을 의미할 수 있음)을 포함할 수 있다. 일 예에 따르면, 제1 개구부(OP1)는 제1 방향(DR1)을 따라서 발광 소자(LD)와 비중첩할 수 있다. 제2 개구부(OP2)는 제1 방향(DR1)을 따라서 발광 소자(LD)와 비중첩할 수 있다.
즉 실시예에 따라, 제1 개구부(OP1) 및 제2 개구부(OP2)는 발광 소자(LD) 및 격벽(OBNK)이 배치되지 않은 영역 내에 위치할 수 있고, 혹은 도면에 도시되지 않았으나, 오픈 영역(110) 내에 배치될 수 있다.
도 9를 참조하면, 기판(SUB)은 경성(rigid) 기판 또는 가요성(flexible) 기판일 수 있으며, 그 재료나 물성이 특별히 한정되지는 않는다. 일 예로, 기판(SUB)은 유리 또는 강화 유리로 구성된 경성 기판, 또는 플라스틱 또는 금속 재질의 박막 필름으로 구성된 가요성 기판일 수 있다. 또한, 기판(SUB)은 투명 기판일 수 있으나 이에 한정되지는 않는다. 일 예로, 기판(SUB)은 반투명 기판, 불투명 기판, 또는 반사성 기판일 수도 있다.
기판(SUB) 상에는 제1 뱅크(BNK1) 및 제2 뱅크(BNK2)가 배치될 수 있다. 제1 뱅크(BNK1)와 제2 뱅크(BNK2)의 사이에는 발광 소자(LD)가 배치되는 공간이 마련될 수 있다. 일 실시예로 제1 뱅크(BNK1) 및 제2 뱅크(BNK2)는 발광 소자(LD)의 길이 이상으로 기판(SUB) 상에서 제1 방향(DR1)을 따라 이격될 수 있다. 제1 뱅크(BNK1) 및 제2 뱅크(BNK2)는 서로 동일 층 상에 배치될 수 있으며, 서로 동일한 높이를 가질 수 있으나 이에 한정되는 것은 아니다. 또한, 제1 뱅크(BNK1) 및 제2 뱅크(BNK2)는 제1 방향(DR1)에 교차하는 제2 방향(DR2)을 따라 연장될 수 있다.
제1 뱅크(BNK1) 및 제2 뱅크(BNK2)는 유기 재료 또는 무기 재료를 포함하는 절연 물질을 포함할 수 있으나, 이에 한정되지 않는다. 또한, 제1 뱅크(BNK1) 및 제2 뱅크(BNK2)는 단일층으로 형성될 수 있으나, 이에 한정되지 않으며, 다중층으로 형성될 수도 있다. 이 경우, 제1 뱅크(BNK1) 및 제2 뱅크(BNK2)는 적어도 하나의 유기 절연막 및 적어도 하나의 무기 절연막이 적층된 구조일 수 있다.
또한, 제1 뱅크(BNK1) 및 제2 뱅크(BNK2)는 각각 발광 소자(LD)의 표시 방향으로 돌출된 형상을 가질 수 있다. 제1 뱅크(BNK1) 및 제2 뱅크(BNK2)의 단면들은 각각 측면이 소정 각도로 경사진 사다리꼴 형상을 가질 수 있으나, 제1 뱅크(BNK1) 및 제2 뱅크(BNK2)의 일 단면의 형상이 이에 한정되는 것은 아니며, 반타원형, 원형, 사각형 등의 다양한 형상을 가질 수 있다.
제1 및 제2 전극들(RFE1, RFE2)은 각각 대응하는 제1 및 제2 뱅크들(BNK1, BNK2) 상에 배치될 수 있다. 예를 들어, 제1 전극(RFE1)은 제1 뱅크(BNK1) 상에 제공되고, 제2 전극(RFE2)은 제2 뱅크(BNK2) 상에 제공될 수 있다.
또한, 제1 전극(RFE1)과 제2 전극(RFE2)은 서로 이격되어 배치될 수 있다. 제1 전극(RFE1) 및 제2 전극(RFE2)은 제1 방향(DR1)을 따라 제1 거리(W1)만큼 서로 이격될 수 있다. 여기서, 제1 거리(W1)는 후술할 발광 소자(LD)의 길이(WLD)보다 작을 수 있다. 이에 따라, 발광 소자(LD)가 제1 전극(RFE1) 및 제2 전극(RFE2) 사이의 중심부에 배치될 경우, 제1 전극(RFE1)의 적어도 일부 및 제2 전극(RFE2)의 적어도 일부는 각각 발광 소자(LD)와 제3 방향(DR3)으로 중첩할 수 있다.
한편, 제1 전극(RFE1) 및 제2 전극(RFE2)은 평면상 제2 방향(DR2)을 따라 연장될 수 있다.
제1 전극(RFE1) 및 제2 전극(RFE2)은 제1 뱅크(BNK1) 및 제2 뱅크(BNK2)의 표면을 따라 대체적으로 균일한 두께로 배치될 수 있다. 제1 전극(RFE1) 및 제2 전극(RFE2)은 제1 뱅크(BNK1) 및 제2 뱅크(BNK2)의 형상에 대응할 수 있다. 예를 들어, 제1 전극(RFE1)은 제1 뱅크(BNK1)의 경사도에 대응하는 형상을 가질 수 있고, 제2 전극(RFE2)은 제2 뱅크(BNK2)의 경사도에 대응하는 형상을 가질 수 있다.
제1 전극(RFE1) 및 제2 전극(RFE2)은 서로 동일 평면 상에 배치될 수 있으며, 동일한 두께를 가질 수 있다. 또한, 제1 전극(RFE1) 및 제2 전극(RFE2)은 동일한 공정에서 동시에 형성될 수 있다.
제1 전극(RFE1) 및 제2 전극(RFE2)은 도전성 재료를 포함할 수 있다. 예를 들어, 제1 전극(RFE1) 및 제2 전극(RFE2)은 각각 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), ZnO(Zinc Oxide) 및 ITZO(Indium Tin Zinc Oxide)와 같은 투명한 도전성 재료를 포함할 수 있으나, 이에 한정되는 것은 아니다.
설명의 편의를 위해, 제1 및 제2 전극들(RFE1, RFE2)이 기판(SUB) 상에 바로 제공되는 것으로 도시하였으나, 이에 한정되는 것은 아니다. 예를 들어, 제1 및 제2 전극들(RFE1, RFE2)과 기판(SUB) 사이에는 표시 장치가 패시브 매트릭스 또는 액티브 매트릭스로 구동되기 위한 구성 요소가 더 제공될 수 있다. 상기 구성 요소로는 도 4 내지 도 7에서 설명한 화소(PXL)의 회로 소자들일 수 있다. 일 예로, 제1 및 제2 전극들(RFE1, RFE2)과 기판(SUB) 사이에는 제1 및 제2 전극들(RFE1, RFE2) 중 적어도 하나와 연결된 트랜지스터가 위치할 수 있다.
제1 전극(RFE1) 및 제2 전극(RFE2) 상에는 제3 전극(RFE3) 및 제4 전극(RFE4)이 각각 배치될 수 있다. 예를 들어, 제3 전극(RFE3)은 제1 전극(RFE1) 상에 제공되고, 제4 전극(RFE4)은 제2 전극(RFE2) 상에 제공될 수 있다. 제3 전극(RFE3)과 제4 전극(RFE4)은 서로 이격될 수 있다.
일 실시예에서, 제3 전극(RFE3)은 제1 전극(RFE1) 상에 직접 형성되어 제1 전극(RFE1)과 접촉될 수 있다. 마찬가지로, 제4 전극(RFE4)은 제2 전극(RFE2) 상에 직접 형성되어, 제2 전극(RFE2)과 접촉될 수 있다.
제3 전극(RFE3) 및 제4 전극(RFE4)은 제1 방향(DR1)을 따라 제2 거리(W2)만큼 서로 이격될 수 있다. 여기서, 제3 전극(RFE3) 및 제4 전극(RFE4) 간의 제2 거리(W2)는 제1 전극(RFE1) 및 제2 전극(RFE2) 간의 제1 거리(W1)보다 클 수 있다. 또한, 제3 전극(RFE3) 및 제4 전극(RFE4) 간의 제2 거리(W2)는 후술할 발광 소자(LD)의 길이(WLD)보다 클 수 있다.
제3 전극(RFE3)과 제4 전극(RFE4) 간의 제2 거리(W2)가 발광 소자(LD)의 길이(WLD)보다 크게 형성됨에 따라, 발광 소자(LD)는 제3 전극(RFE3) 및 제4 전극(RFE4)과 중첩하지 않는다. 즉, 제3 전극(RFE3)과 제4 전극(RFE4) 간의 거리가 조절됨으로써 발광 소자(LD)가 배치되는 공간이 제어(또는, 제한)될 수 있다. 이에 따라, 발광 소자(LD)는 원하는 위치에 배치될 수 있다.
한편, 제3 전극(RFE3) 및 제4 전극(RFE4)은 평면상 제2 방향(DR2)을 따라 연장될 수 있다.
제3 전극(RFE3) 및 제4 전극(RFE4)은 제1 전극(RFE1) 및 제2 전극(RFE2)의 표면을 따라 대체적으로 균일한 두께로 배치될 수 있고, 제3 전극(RFE3) 및 제4 전극(RFE4)은 제1 전극(RFE1) 및 제2 전극(RFE2)의 형상에 대응되게 제공될 수 있다. 예를 들어, 제3 전극(RFE3)은 제1 전극(RFE1)의 경사도에 대응되는 형상을 가질 수 있고, 제4 전극(RFE4)은 제2 전극(RFE2)의 경사도에 대응되는 형상을 가질 수 있다.
제3 전극(RFE3) 및 제4 전극(RFE4)은 서로 동일 평면 상에 배치될 수 있으며, 동일한 두께를 가질 수 있다. 또한, 제3 전극(RFE3) 및 제4 전극(RFE4)은 동일한 공정에서 동시에 형성될 수 있다.
제3 전극(RFE3) 및 제4 전극(RFE4)은 도전성 재료로 이루어질 수 있다. 예를 들어, 제3 전극(RFE3) 및 제4 전극(RFE4)은 각각 Al, Mg, Ag, Pt, Pd, Au, Ni, Nd, Ir, Cr, Ti, 및/또는 이들의 합금과 같은 금속 등을 포함할 수 있다.
다만, 제3 전극(RFE3) 및 제4 전극(RFE4)은 상술한 제1 전극(RFE1) 및 제2 전극(RFE2)과 서로 상이한 재료로 이루어질 수 있다. 예를 들어, 제3 전극(RFE3) 및 제4 전극(RFE4)은 제1 전극(RFE1) 및 제2 전극(RFE2)에 비해, 습식 식각(wet etching) 공정 시, 측면 식각 속도가 빠른 도전성 재료로 이루어질 수 있다. 이와 관련하여, 도 19 내지 도 31을 참조하여 후술하기로 한다.
또한, 제3 전극(RFE3) 및 제4 전극(RFE4)은 제1 전극(RFE1) 및 제2 전극(RFE2)보다 전기 전도도가 높은 물질(즉, 비저항(resistivity)이 낮은 물질)로 이루어질 수 있다.
여기서, 제3 전극(RFE3) 및 제4 전극(RFE4)의 재료는 상술한 재료들에 한정되는 것은 아니다. 예를 들어, 제3 전극(RFE3) 및 제4 전극(RFE4)은 일정한 반사율을 갖는 도전성 재료를 포함할 수 있다. 제3 전극(RFE3) 및 제4 전극(RFE4)이 일정한 반사율을 갖는 도전성 재료로 이루어질 경우, 발광 소자(LD)의 제1 단부(EP1) 및 제2 단부(EP2)로부터 출사되는 광이 제3 전극(RFE3) 및 제4 전극(RFE4)에 의해 반사되어 표시 방향(예컨대, 제3 방향(DR3))으로 진행될 수 있다.
특히, 제3 전극(RFE3) 및 제4 전극(RFE4)은 제1 전극(RFE1) 및 제2 전극(RFE2)(또는, 제1 뱅크(BNK1) 및 제2 뱅크(BNK2))의 형상에 대응되는 형상을 가질 수 있고, 기판(SUB)을 기준으로 일정한 각도를 가질 수 있다. 발광 소자(LD)들 각각의 제1 단부(EP1) 및 제2 단부(EP2)로부터 출사된 광은 제3 전극(RFE3) 및 제4 전극(RFE4)에 의해 반사되어 제3 방향(DR3)으로 더욱 진행될 수 있다. 따라서, 표시 장치의 출광 효율이 개선될 수 있다.
제3 전극(RFE3)은 제1 개구부(OP1)를 포함하고, 제4 전극(RFE4)은 제2 개구부(OP2)를 포함할 수 있다. 제3 전극(RFE3)의 제1 개구부(OP1)는 제1 전극(RFE1)을 노출할 수 있다. 제4 전극(RFE4)의 제2 개구부(OP2)는 제2 전극(RFE2)을 노출할 수 있다.
도 9를 참조하면, 제1 개구부(OP1)는 제1 뱅크(BNK1)와 중첩하지 않을 수 있고, 제2 개구부(OP2)는 제2 뱅크(BNK2)와 중첩하지 않을 수 있다. 일 예로, 제1 개구부(OP1) 및 제2 개구부(OP2) 각각은 격벽(OBNK)와 중첩하도록 배치될 수 있다. 제1 개구부(OP1)는 격벽(OBNK)과 기판(SUB) 사이에 위치하고, 제2 개구부(OP2)는 격벽(OBNK)과 기판(SUB) 사이에 위치할 수 있다.
상술한 제1 전극(RFE1) 및 제3 전극(RFE3)은 서로 접촉하여 제1 화소 전극을 구성하고, 제2 전극(RFE2) 및 제4 전극(RFE4)은 서로 접촉하여 제2 화소 전극을 구성할 수 있다. 여기서, 제1 및 제2 화소 전극들 중 어느 하나의 전극은 애노드 전극일 수 있으며, 나머지 하나의 전극은 캐소드 전극일 수 있다. 예를 들어, 제1 화소 전극이 캐소드 전극이고, 제2 화소 전극이 애노드 전극일 수 있다. 다만, 이에 제한되는 것은 아니고, 그 반대일 수도 있다.
제1 화소 전극 및 제2 화소 전극은 발광 소자(LD)에 구동 신호를 제공할 수 있고, 발광 소자(LD)는 제공된 구동 신호에 대응하여 빛을 방출할 수 있다.
도 4를 더 결부하여 설명하면, 상기 제1 화소 전극 및 상기 제2 화소 전극은 각각 별도의 연결 배선 또는 연결 부재를 통해 구동 회로(DC) 및 제2 구동 전원(VSS) 중 어느 하나와 전기적으로 연결될 수 있다. 예를 들어, 상기 제1 화소 전극은 제2 구동 전원(VSS)과 전기적으로 연결될 수 있고, 상기 제2 화소 전극은 구동 회로(DC)와 전기적으로 연결될 수 있다. 즉, 제1 전극(RFE1) 및 제3 전극(RFE3) 중 적어도 하나는 제2 구동 전원(VSS)과 연결되고, 제2 전극(RFE2) 및 제4 전극(RFE4) 중 적어도 하나는 구동 회로(DC)와 연결될 수 있다. 다만, 상기 제1 화소 전극과 상기 제2 화소 전극의 연결 관계는 상술한 바에 한정되지 않으며, 이와 반대일 수도 있다.
상기 제1 화소 전극 및 상기 제2 화소 전극은 발광 소자(LD)의 제1 단부(EP1) 및 제2 단부(EP2)에 각각 전기적으로 연결되어 발광 소자(LD)에 구동 신호를 제공할 수 있고, 발광 소자(LD)는 구동 회로(DC)로부터 제공된 구동 전류에 대응하여 소정 휘도의 빛을 방출할 수 있다.
제3 전극(RFE3) 및 제4 전극(RFE4) 상에는 제1 절연층(INS1)이 제공될 수 있다. 제1 절연층(INS1)은 기판(SUB) 상에 전면적으로 제공되어, 상술한 제1 및 제2 뱅크들(BNK1, BNK2), 제1 내지 제4 전극들(RFE1~RFE4)을 커버할 수 있다. 또한, 제1 절연층(INS1)은 제1 및 제2 뱅크들(BNK1, BNK2)과 제1 내지 제4 전극들(RFE1~RFE4)이 배치되지 않은 기판(SUB)의 표면을 따라 배치될 수 있다.
제1 절연층(INS1)은 무기 재료 혹은 유기 재료를 포함할 수 있다. 일 예에 따르면, 상기 무기 재료는 실리콘 질화물(SiNx), 실리콘 산화물(SiOx), 실리콘 산질화물(SiOxNy), 알루미늄 산화물(AlOx), 지르코늄 산화물(ZrOx), 및 하프늄 산화물(HfOx) 중 어느 하나를 포함할 수 있다. 상기 유기 재료는 아크릴계 수지, 메타크릴계 수지, 폴리이소프렌, 비닐계 수지, 에폭시계 수지, 우레탄계 수지, 셀룰로오스계 수지 실록산계 수지, 폴리이미드계 수지, 폴리아미드계 수지 및 페릴렌계 수지 중 적어도 어느 하나를 포함할 수 있다.
한편, 제1 절연층(INS1)은 제1 개구부(OP1) 및 제2 개구부(OP2)를 포함할 수 있다. 제1 개구부(OP1)는 제1 전극(RFE1)의 적어도 일부를 노출할 수 있다. 제2 개구부(OP2)는 제2 전극(RFE2)의 적어도 일부를 노출할 수 있다.
제1 개구부(OP1)는 제1 절연층(INS1)의 두께 및 제3 전극(RFE3)의 두께의 합에 상응하는 두께 및/또는 깊이를 가질 수 있다. 즉 제1 개구부(OP1)는 해당 영역에서 제1 절연층(INS1) 및 제3 전극(RFE3)을 관통할 수 있다.
제2 개구부(OP2)는 제1 절연층(INS1)의 두께 및 제4 전극(RFE4)의 두께의 합에 상응하는 두께 및/또는 깊이를 가질 수 있다. 즉 제2 개구부(OP2)는 해당 영역에서 제1 절연층(INS1) 및 제4 전극(RFE4)을 관통할 수 있다.
이에 따라, 제1 전극(RFE1) 및 제2 전극(RFE2) 각각의 적어도 일부는 외부로 노출되어 후술할 제5 전극(CTE1) 및 제6 전극(CTE6)과 접촉할 수 있다.
제1 절연층(INS1) 상에는 발광 소자(LD)가 배치될 수 있다. 발광 소자(LD)는 제1 뱅크(BNK1) 및 제2 뱅크(BNK2)에 의해 마련된 공간 내에 배치될 수 있다. 특히, 평면 상에서 볼 때, 발광 소자(LD)는 제3 전극(RFE3) 및 제4 전극(RFE4)의 사이에 배치될 수 있다. 즉, 발광 소자(LD)는 제3 전극(RFE3) 및 제4 전극(RFE4)과 중첩하지 않는다.
제1 및 제2 전극들(RFE1, RFE2) 간의 제1 거리(W1)와 제3 및 제4 전극들(RFE3, RFE4) 간의 제2 거리(W2)가 서로 상이함에 따라, 제1 및 제2 전극들(RFE1, RFE2)과 제3 및 제4 전극들(RFE3, RFE4) 사이에는 단차가 발생할 수 있고, 발광 소자(LD)는 이러한 단차에 의해 형성된 리세스(또는, 발광 소자 영역(LDA))에 배치될 수 있다.
구체적으로, 제1 절연층(INS1)은 제1 내지 제4 전극들(RFE1~RFE4)의 표면을 따라 소정의 단차를 가지며 배치될 수 있다.
예를 들어, 제1 전극(RFE1) 및 제2 전극(RFE2)이 배열되지 않는 영역에 위치한 제1 절연층(INS1)은 기판(SUB)으로부터 제1 높이(102)를 가진다. 그리고 제3 및 제4 전극(RFE3, RFE4)이 배열되지 않고, 제1 및 제2 전극(RFE1, RFE2)이 배열된 영역에 위치한 제1 절연층(INS1)은 기판(SUB)으로부터 제1 높이(102)보다 큰 제2 높이(104)를 가진다.
제1 전극(RFE1)은 제3 전극(RFE3)으로부터 커버되지 않는 제1 영역(112)을 포함하고, 제2 전극(RFE2)은 제4 전극(RFE4)으로부터 커버되지 않는 제2 영역(114)을 포함할 수 있다. 여기서, 제1 영역(112)에 위치하는 제1 절연층(INS1) 상에는 발광 소자(LD)의 제1 단부(EP1)가 위치할 수 있고, 제2 영역(114)에 위치하는 제1 절연층(INS1) 상에는 발광 소자(LD)의 제2 단부(EP2)가 위치할 수 있다.
이에 따라, 제1 및 제2 전극들(RFE1, RFE2)이 제3 및 제4 전극들(RFE3, RFE4)로부터 노출된 부분에 중첩하는 제1 절연층(INS1) 상에 발광 소자 영역(LDA)이 마련될 수 있다.
즉, 제1 전극(RFE1)의 상면의 적어도 일부는 제3 전극(RFE3)에 의해 커버되지 않고 노출될 수 있고, 제2 전극(RFE2)의 상면의 적어도 일부는 제4 전극(RFE4)에 의해 커버되지 않고 노출될 수 있다. 발광 소자(LD)는 제1 및 제2 전극들(RFE1, RFE2)이 노출된 영역(예컨대, 발광 소자 영역(LDA)) 내에 배치될 수 있다.
발광 소자(LD)의 길이(WLD)는 제1 및 제2 전극들(RFE1, RFE2) 간의 제1 거리(W1)보다 클 수 있고, 제3 및 제4 전극들(RFE3, RFE4) 간의 제2 거리(W2)보다 작을 수 있다. 즉, 제1 전극(RFE1)의 적어도 일부 및 제2 전극(RFE2)의 적어도 일부는 발광 소자(LD)와 제3 방향(DR3)으로 중첩할 수 있고, 제3 전극(RFE3) 및 제4 전극(RFE4)은 발광 소자(LD)와 제3 방향(DR3)으로 중첩하지 않을 수 있다.
발광 소자(LD) 상에는 발광 소자(LD)를 안정적으로 지지하며 고정하기 위한 고정층(INSA)이 배치될 수 있다. 고정층(INSA)은 무기 재료를 포함하는 무기 절연막 또는 유기 재료를 포함하는 유기 절연막일 수 있다. 고정층(INSA)은 발광 소자(LD)들 각각의 외주면의 적어도 일부를 덮을 수 있고, 발광 소자(LD)의 제1 단부(EP1) 및 제2 단부(EP2)를 노출하도록 형성될 수 있다. 이에 따라, 고정층(INSA)은 발광 소자(LD)를 안정적으로 지지하고 고정하여, 발광 소자(LD)가 기판(SUB)으로부터 이탈되는 것을 방지할 수 있다. 실시예에 따라, 고정층(INSA)은 발광 소자(LD)와 제1 절연층(INS1) 사이의 공간을 메우도록 배치될 수도 있다. 고정층(INSA)은 표시 장치의 공정 조건 등에 따라 생략될 수도 있다.
제1 절연층(INS1), 발광 소자(LD), 및 고정층(INSA) 상에는 제5 전극(CTE1)(또는, 제1 컨택 전극) 및 제6 전극(CTE2)(또는, 제2 컨택 전극)이 제공될 수 있다. 또한, 제5 전극(CTE1) 및 제6 전극(CTE2) 사이에는 제2 절연층(INS2)이 제공될 수 있다.
제5 전극(CTE1) 및 제6 전극(CTE2)은 각 발광 소자(LD)의 양 단부들(EP1, EP2) 중 하나의 단부에 접촉할 수 있다. 예를 들어, 제5 전극(CTE1)은 각 발광 소자(LD)의 제1 단부(EP1)에 접촉할 수 있고, 제6 전극(CTE2)은 각 발광 소자(LD)의 제2 단부(EP2)에 접촉할 수 있다. 제5 전극(CTE1)은 발광 소자(LD)의 제1 단부(EP1)를 통해 전기적으로 연결되고, 제6 전극(CTE2)은 발광 소자(LD)의 제2 단부(EP2)를 통해 전기적으로 연결될 수 있다.
제5 전극(CTE1)은, 평면 상에서 볼 때, 제1 전극(RFE1) 및 제3 전극(RFE3) 각각의 적어도 일부와 중첩할 수 있다.
제5 전극(CTE1)은, 제1 절연층(INS1) 및 제3 전극(RFE3)에 형성된 제1 개구부(OP1)를 통해 제1 전극(RFE1)에 연결될 수 있다. 제5 전극(CTE1)은 제1 뱅크(BNK1) 상에서 제1 전극(RFE1)과 접촉할 수 있다. 제5 전극(CTE1)은 제1 전극(RFE1)의 적어도 일부와 물리적으로 접촉할 수 있다.
제5 전극(CTE1)은 제1 전극(RFE1)으로부터 직접 전기적 신호가 제공될 수 있다. 제5 전극(CTE1)의 적어도 일부는 제1 전극(RFE1)과 물리적으로 접촉하여, 제1 전극(RFE1)과 직접 전기적으로 접속될 수 있다.
제6 전극(CTE2)은, 제1 절연층(INS1) 및 제4 전극(RFE4)에 형성된 제2 개구부(OP2)를 통해 제2 전극(RFE2)에 연결될 수 있다. 제6 전극(CTE2)은 제2 뱅크(BNK2) 상에서 제2 전극(RFE2)과 접촉할 수 있다. 제6 전극(CTE2)은 제2 전극(RFE2)의 적어도 일부와 물리적으로 접촉할 수 있다.
제6 전극(CTE2)은 제2 전극(RFE2)으로부터 직접 전기적 신호가 제공될 수 있다. 제6 전극(CTE2)의 적어도 일부는 제2 전극(RFE2)과 물리적으로 접촉하여, 제2 전극(RFE2)과 직접 전기적으로 접속될 수 있다.
일 예에 따르면, 제5 전극(CTE1)과 제1 전극(RFE1)이 연결되는 영역은 제1 뱅크(BNK1)와 비중첩하고, 제6 전극(CTE2)과 제2 전극(RFE2)이 연결되는 영역은 제2 뱅크(BNK2)와 비중첩할 수 있다.
제5 전극(CTE1)과 제1 전극(RFE1)이 연결되는 영역 및 제6 전극(CTE2)과 제2 전극(RFE2)이 연결되는 영역은, 비발광 영역(NEA) 내에 위치할 수 있다.
제5 전극(CTE1)과 제1 전극(RFE1)이 연결되는 영역은 비발광 영역(NEA) 내에 배열된 격벽(OBNK) 하부에 위치할 수 있고, 제6 전극(CTE2)과 제2 전극(RFE2)이 연결되는 영역은 비발광 영역(NEA) 내에 배열된 격벽(OBNK) 하부에 위치할 수 있다.
상술한 바와 같이, 발광 소자(LD)에 대한 컨택 전극으로 기능하도록 구성된 제5 전극(CTE1) 및 제6 전극(CTE2)은 각각 제1 전극(RFE1) 및 제2 전극(RFE2)에 직접 연결되어, 제1 전극(RFE1) 및 제2 전극(RFE2)으로부터 전기적 신호가 직접 인가될 수 있다. 이로 인해, 전극을 따라 이동되는 과정에서 발생되는 전기적 신호 손실이 예방되어, 전기적 신호의 왜곡이 방지될 수 있으며, 이에 따라 표시 장치(1000)의 신뢰성이 개선될 수 있다.
제5 전극(CTE1) 및 제6 전극(CTE2) 각각은 투명한 도전성 재료로 구성될 수 있다. 예를 들어, 투명한 도전성 재료는 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), ZnO(Zinc Oxide) 및 ITZO(Indium Tin-Zinc Oxide) 등을 포함할 수 있다. 제5 전극(CTE1) 및 제6 전극(CTE2)이 투명한 도전성 재료로 구성될 경우, 발광 소자(LD)로부터 출사된 광이 제3 방향(DR3)으로 진행될 때, 광 손실이 저감될 수 있다. 제5 전극(CTE1) 및 제6 전극(CTE2)의 재료는 상술한 재료들에 한정되는 것은 아니다.
제5 전극(CTE1) 및 제6 전극(CTE2) 사이에는 제2 절연층(INS2)이 배치될 수 있다. 구체적으로, 제2 절연층(INS2)은 무기 재료로 이루어진 무기 절연막을 포함할 수 있다. 제2 절연층(INS2)은 제5 전극(CTE1) 및 제6 전극(CTE2) 중 하나를 커버하도록 배치되고, 제2 절연층(INS2) 상에 다른 전극이 배치될 수 있다. 예컨대, 제2 절연층(INS2)은 제5 전극(CTE1) 상에 배치되어 제5 전극(CTE1)을 커버할 수 있고, 제2 절연층(INS2) 상에는 제6 전극(CTE2)이 배치될 수 있다. 즉, 제5 전극(CTE1) 및 제6 전극(CTE2)은 제2 절연층(INS2)에 의해 전기적으로 분리될 수 있다.
다만, 제5 전극(CTE1) 및 제6 전극(CTE2)의 배치가 이에 한정되는 것은 아니다. 예를 들어, 제5 전극(CTE1) 및 제6 전극(CTE2)은 서로 동일층에 배치될 수 있다. 이 경우, 제5 전극(CTE1) 및 제6 전극(CTE2)을 동시에 형성할 수 있으며, 이에 따라 표시 장치의 제조 공정이 단순화되고 표시 장치의 제조 비용이 절감될 수 있다.
제5 전극(CTE1), 제6 전극(CTE2) 및 제2 절연층(INS2) 상에는 제3 절연층(INS3)이 배치될 수 있다. 제3 절연층(INS3)은 표시 장치의 제조 과정에서 제1 내지 제6 전극들(RFE1, RFE2, RFE3, RFE4, CTE1, CTE2) 및 발광 소자(LD)가 손상되는 것을 방지하고, 산소 및/또는 수분이 침투하는 것을 방지하는 봉지층의 역할을 수행할 수도 있다.
제3 절연층(INS3)은 무기 재료를 포함하는 무기 절연막으로 형성될 수 있다. 제3 절연층(INS3)은 단일층으로 형성될 수 있으나, 이에 한정되는 것은 아니고 다중층 구조를 포함할 수 있다. 제3 절연층(INS3)이 다중층 구조를 포함하는 경우, 유기 재료를 포함하는 유기 절연막을 더 포함할 수 있으며 유기 절연막과 무기 절연막이 교번 배치된 다중층 구조를 포함할 수 있다.
격벽(OBNK)은 화소(PXL)의 적어도 일부를 둘러싸는 구조를 가질 수 있다. 격벽(OBNK)은 발광 소자(LD)의 표시 방향으로 돌출된 형상을 가질 수 있다. 격벽(OBNK)은 화소(PXL)의 발광 영역(EMA)을 정의할 수 있다. 격벽(OBNK)이 배열된 영역은 비발광 영역(NEA) 내에 포함될 수 있다. 격벽(OBNK)은 차광 물질 및/또는 반사성 물질을 포함하여, 인접한 화소(PXL)들 사이에서 빛이 새는 빛샘 불량을 방지할 수 있다. 격벽(OBNK)은 표시 장치의 공정 조건 등에 따라 생략될 수도 있다.
도면상 도시되진 않았으나, 몇몇 실시예에서, 제3 절연층(INS3) 상에는 평탄화층(미도시)이 더 제공될 수 있다. 평탄화층은 그 하부에 배치된 다양한 구성들에 의해 발생된 단차를 완화시킬 수 있으며, 평탄화층의 상면은 대체적으로 평탄할 수 있다. 평탄화층은 유기 절연막을 포함할 수 있으나, 이에 한정되는 것은 아니고 무기 절연막을 더 포함할 수 있다.
정렬 과정에서, 발광 소자(LD)가 제1 전극(RFE1) 및 제3 전극(RFE3) 측으로 치우쳐 배치되는 경우 편심 불량이 발생할 수 있다. 즉, 편심 불량은 발광 소자(LD)의 중심점이 제1 전극(RFE1)과 제2 전극(RFE2) 사이의 중심으로부터 벗어난 상태의 불량으로 정의될 수 있다. 편심 불량이 발생하면 후속 공정에서 발광 소자(LD)가 화소 전극에 정상적으로 접촉하지 못하고, 이로 인해 구동 신호를 공급받지 못해 발광하지 못할 수 있다.
상술한 바와 같이, 본 실시예에 따른 화소(PXL)는 제1 거리(W1)로 이격된 제1 및 제2 전극들(RFE1, RFE2)과 제1 거리(W1)보다 큰 제2 거리(W2)로 이격된 제3 및 제4 전극들(RFE3, RFE4)을 포함할 수 있고, 발광 소자(LD)는 제1 및 제2 전극들(RFE1, RFE2)과 제3 및 제4 전극들(RFE3, RFE4)에 의해 발생한 단차들 사이에 배치될 수 있다.
이를 통해, 발광 소자(LD)는 정확한 위치(예컨대, 제3 및 제4 전극들(RFE3, RFE4) 사이)에 배치될 수 있고, 발광 소자(LD)가 제1 전극(RFE1)(또는, 제3 전극(RFE3)) 또는 제2 전극(RFE2)(또는, 제4 전극(RFE4)) 측으로 치우치는 편심 불량이 방지될 수 있다. 즉, 표시 장치의 신뢰성이 개선될 수 있다.
이하, 화소의 다른 실시예에 대해 설명한다. 이하의 실시예에서 이전에 설명한 실시예와 동일한 구성에 대해서는 동일한 참조 부호로 지칭하고, 그 설명을 생략하거나 간략화하고, 차이점을 위주로 설명하기로 한다.
도 10 및 도 11은 다른 실시예에 따른 화소(PXL)를 나타낸 도면일 수 있다. 도 10은 다른 실시예에 따른 화소를 개략적으로 나타내는 평면도이다. 도 11은 도 10의 Ⅱ~Ⅱ에 따른 단면도이다.
본 실시예에 의하면, 제1 개구부(OP1)의 위치 및 제2 개구부(OP2)의 위치가 전술한 실시예에 따른 각각의 위치와 상이하다.
도 10 및 도 11을 참조하면, 제1 개구부(OP1) 및 제2 개구부(OP2)는 발광 영역(EMA) 내에 위치할 수 있다. 제1 개구부(OP1) 및 제2 개구부(OP2)는 격벽(OBNK)과 비중첩할 수 있다. 제1 개구부(OP1)는 제1 뱅크(BNK1)와 비중첩하고, 제2 개구부(OP2)는 제2 뱅크(BNK2)와 비중첩할 수 있다.
이에 따라, 제5 전극(CTE1)은 제1 뱅크(BNK1)가 배열되지 않은 영역에서 제1 전극(RFE1)과 연결될 수 있다. 제6 전극(CTE2)은 제2 뱅크(BNK2)가 배열되지 않은 영역에서 제2 전극(RFE2)과 연결될 수 있다.
도 12는 다른 실시예에 따른 화소를 개략적으로 나타내는 평면도이다. 도 13은 도 12의 Ⅲ~Ⅲ'에 따른 단면도이다. 도 12에서는, 설명의 편의 상 화소(PXL)의 구조가 개략적으로 도시되었다.
본 실시예에 의하면, 제1 개구부(OP1)의 위치 및 제2 개구부(OP2)의 위치가 전술한 실시예에 따른 각각의 위치와 상이하다.
도 12 및 도 13을 참조하면, 제1 개구부(OP1)는 제1 뱅크(BNK1)와 중첩할 수 있고, 제2 개구부(OP2)는 제2 뱅크(BNK2)와 중첩할 수 있다. 제1 개구부(OP1)는 제1 뱅크(BNK1) 상에 위치할 수 있다. 제2 개구부(OP2)는 제2 뱅크(BNK2) 상에 위치할 수 있다.
즉, 본 실시예에 의하면, 제5 전극(CTE1)은 제1 뱅크(BNK1) 상에서 제1 전극(RFE1)과 연결될 수 있다. 제6 전극(CTE2)은 제2 뱅크(BNK2) 상에서 제2 전극(RFE2)과 연결될 수 있다.
도 14 및 도 15는 또 다른 실시예에 따른 화소(PXL)를 나타낸 도면일 수 있다. 도 14은 또 다른 실시예에 따른 화소를 개략적으로 나타내는 평면도이다. 도 15는 도 14의 Ⅳ~Ⅳ'에 따른 단면도이다. 도 14에서는, 설명의 편의 상 화소(PXL)의 구조가 개략적으로 도시되었다.
도 14 및 도 15를 참조하면, 제1 절연층(INS1) 상에는 제1 절연 패턴(INSP1) 및 제2 절연 패턴(INSP2)이 배치될 수 있다.
제1 절연 패턴(INSP1)과 제2 절연 패턴(INSP2)은 제1 절연층(INS1) 상에서 제1 방향(DR1)을 따라 서로 이격될 수 있으며, 제1 절연층(INS1)의 적어도 일부를 커버할 수 있다.
제1 절연 패턴(INSP1) 및 제2 절연 패턴(INSP2)은 제1 절연층(INS1)에 발생한 단차까지 연장되어 배치될 수 있으나, 이에 한정되는 것은 아니다. 다른 실시예로, 제1 절연 패턴(INSP1) 및 제2 절연 패턴(INSP2)은 제1 방향(DR1)을 따라 제2 거리(W2)와 동일한 거리로 이격될 수 있으며, 또 다른 실시예로 제1 절연 패턴(INSP1) 및 제2 절연 패턴(INSP2)은 제2 거리(W2) 보다 큰 거리로 이격될 수도 있다.
한편, 제1 절연 패턴(INSP1) 및 제2 절연 패턴(INSP2)은 평면상 제2 방향(DR2)을 따라 연장될 수 있다.
제1 절연층(INS1) 상에 제1 절연 패턴(INSP1) 및 제2 절연 패턴(INSP2)이 배치되는 경우에도, 제1 절연층(INS1) 및 제3 전극(RFE3)은 제1 개구부(OP1)를 포함하여, 제1 전극(RFE1)의 적어도 일부를 노출시킬 수 있다. 그리고, 제1 절연층(INS1) 및 제4 전극(RFE4)은 제2 개구부(OP2)를 포함하여, 제2 전극(RFE2)의 적어도 일부를 노출시킬 수 있다.
제1 절연 패턴(INSP1) 및 제2 절연 패턴(INSP2)은 유기 재료를 포함하는 유기 절연막 또는 무기 재료를 포함하는 무기 절연막일 수 있다. 제1 절연 패턴(INSP1) 및 제2 절연 패턴(INSP2)이 유기 절연막으로 이루어지는 경우, 제조 공정이 간소화될 수 있다.
본 실시예에 의하면, 제1 및 제2 절연 패턴들(INSP1, INSP2)에 의해 제1 절연층(INS1)에 발생한 단차의 높이가 더욱 높아질 수 있다. 다시 말해, 발광 소자(LD)가 배치되는 리세스(또는, 발광 소자 영역(LDA))의 높이가 높아질 수 있으며, 발광 소자(LD)가 배치되는 영역이 제1 절연 패턴(INSP1) 및 제2 절연 패턴(INSP2)의 사이로 더욱 한정될 수 있다. 이에 따라, 발광 소자(LD)가 일 측으로 치우쳐 배치되는 편심 불량이 더욱 효과적으로 방지될 수 있으며, 표시 장치의 신뢰성이 향상될 수 있다.
도 16 내지 도 18은 또 다른 실시예에 따른 화소(PXL)를 나타낸 도면일 수 있다. 도 16은 또 다른 실시예에 따른 화소를 개략적으로 나타내는 평면도이다. 도 17 및 도 18는 12의 Ⅴ~Ⅴ'에 따른 단면도이다. 도 16에서는, 설명의 편의 상 화소(PXL)의 구조가 개략적으로 도시되었다.
도 16 내지 도 18에 따른 구조를 가지는 화소(PXL)는 제1 뱅크(BNK1) 및 제2 뱅크(BNK2)가 각각 제1 개구부(OP1) 및 제2 개구부(OP2)와 중첩하지 않을 수 있다.
먼저 도 16 및 도 17를 참조하면, 제1 개구부(OP1)는 제1 뱅크(BNK1) 상에 위치하지 않을 수 있다. 제1 개구부(OP1)는 제1 뱅크(BNK1)와 중첩하지 않을 수 있다. 제2 개구부(OP2)는 제2 뱅크(BNK2) 상에 위치하지 않을 수 있다. 제2 개구부(OP2)는 제2 뱅크(BNK2)와 중첩하지 않을 수 있다.
제1 개구부(OP1)는 평면 상에서 볼 때, 발광 소자(LD)가 배치된 영역과 제1 뱅크(BNK1)가 배열된 영역 사이에 위치할 수 있다. 제2 개구부(OP2)는 평면 상에서 볼 때, 발광 소자(LD)가 배치된 영역과 제2 뱅크(BNK2)가 배열된 영역 사이에 위치할 수 있다.
이에 따라, 제5 전극(CTE1)과 제1 전극(RFE1)이 접촉하는 영역은 제1 뱅크(BNK1)와 발광 소자(LD) 사이에 위치하고, 마찬가지로 제6 전극(CTE2)과 제2 전극(RFE2)이 접촉하는 영역은 제1 뱅크(BNK1)와 발광 소자(LD) 사이에 위치할 수 있다. 다만, 제1 전극(RFE1)과 제5 전극(CTE1)이 접촉하는 영역은 상술된 예시에 한정되지 않는다.
도 18에 따른 실시예는, 제1 뱅크(BNK1) 및 제2 뱅크(BNK2)가 제1 절연층(INS1) 상에 위치하는 점에서 도 17에 따른 실시예와 상이하다. 즉 도 18에 도시된 실시예에 따른 화소(PXL)의 구조에 의하면, 제1 뱅크(BNK1) 및 제2 뱅크(BNK2)는 제1 절연층(INS1)이 형성된 이후 제공될 수 있으며, 이 경우 제1 내지 제4 전극(RFE1~RFE4)가 제1 뱅크(BNK1) 혹은 제2 뱅크(BNK2) 상에 위치하지 않음으로써, 전기적 신뢰도가 더욱 개선될 수 있다.
이하에서는, 도 19 내지 도 31을 참조하여, 실시예에 따른 표시 장치의 제조 방법에 관하여 설명한다.
도 19 내지 도 31은 실시예에 따른 표시 장치의 제조 방법을 나타낸 공정 단계별 단면도들이다. 도 19 내지 도 26에 각각 도시된 도면은 도 12의 Ⅲ~Ⅲ'에 따른 단면을 나타낸 것으로서, 도 12 및 도 13에 도시된 구조를 설명하기 위한 것일 수 있다. 도 27에 도시된 도면은 도 14의 Ⅳ~Ⅳ'에 따른 단면을 나타낸 것으로서, 도 14 및 도 15에 도시된 구조를 설명하기 위한 것일 수 있다. 도 28 내지 도 31에 도시된 도면은 도 16의 Ⅴ~Ⅴ'에 따른 단면을 나타낸 것일 수 있다. 이 때, 도 28 및 도 29은 도 16 및 도 17에 도시된 구조를 설명하기 위한 것이고, 도 30 및 도 31은 도 16 및 도 18에 도시된 구조를 설명하기 위한 것일 수 있다.
도 19을 참조하면, 기판(SUB) 상에 제1 도전층(BMT1) 및 제2 도전층(BMT2)을 순차적을 형성시킬 수 있다. 제1 도전층(BMT1) 및 제2 도전층(BMT2)은 기판(SUB) 상에 전면적으로 형성될 수 있다.
제1 도전층(BMT1)은 제1 전극(RFE1) 및 제2 전극(RFE2)을 형성하기 위한 베이스 물질일 수 있으며, ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), ZnO(Zinc Oxide) 및 ITZO(Indium Tin Zinc Oxide)와 같은 투명한 도전성 재료를 포함할 수 있다.
제2 도전층(BMT2)은 제1 도전층(BMT1) 상에 직접 형성될 수 있다. 제2 도전층(BMT2)은 제3 전극(RFE3) 및 제4 전극(RFE4)을 형성하기 위한 베이스 물질일 수 있으며, Al, Mg, Ag, Pt, Pd, Au, Ni, Nd, Ir, Cr, Ti, 이들의 합금과 같은 금속을 포함할 수 있다.
제1 도전층(BMT1) 및 제2 도전층(BMT2)을 이루는 물질은 상술한 바에 한정되지 않으나, 제1 도전층(BMT1) 및 제2 도전층(BMT2)은 서로 다른 물질을 포함할 수 있다. 예를 들어, 제2 도전층(BMT2)은 제1 도전층(BMT1)에 비해, 습식 식각(Wet etching) 공정 시, 측면 식각 속도가 더 큰 물질로 이루어질 수 있다.
실시예에 따라, 제1 도전층(BMT1)을 형성하기 전, 기판(SUB) 상에 제1 뱅크(BNK1) 및 제2 뱅크(BNK2)가 형성될 수 있다. 제1 뱅크(BNK1) 및 제2 뱅크(BNK2)는 제1 방향(DR1)을 따라 서로 이격되어 배치될 수 있으며, 제1 뱅크(BNK1)와 제2 뱅크(BNK2)의 사이에서 발광 소자(LD)가 배치될 공간을 마련할 수 있다.
도 20을 참조하면, 제1 도전층(BMT1)을 식각하여 제1 전극(RFE1) 및 제2 전극(RFE2)을 형성하고, 제2 도전층(BMT2)을 식각하여 제3 전극(RFE3) 및 제4 전극(RFE4)을 형성한다.
제1 도전층(BMT1)과 제2 도전층(BMT2)은 동일한 식각 공정(예컨대, 1차 식각 공정)에 의해 식각될 수 있다. 제1 도전층(BMT1)은 식각되어 제1 방향(DR1)을 따라 제1 거리(W1)로 이격된 제1 전극(RFE1) 및 제2 전극(RFE2)을 형성할 수 있고, 제2 도전층(BMT2)은 식각되어 제1 방향(DR1)을 따라 이격된 제1 베이스 전극(RFE3a) 및 제2 베이스 전극(RFE4a)을 형성할 수 있다.
도면상 도시되진 않았으나, 제1 도전층(BMT1)과 제2 도전층(BMT2) 상에는 식각 공정을 수행하기 위한 포토 레지스트(Photo Resist, PR)가 배치될 수 있다. 포토 레지스트는 제2 도전층(BMT2)의 적어도 일부를 노출할 수 있다.
도 20에서는, 제1 도전층(BMT1)과 제2 도전층(BMT2)이 동일한 간격을 갖도록 식각되는 구조를 예시하고 있다. 즉, 제2 도전층(BMT2)을 식각하여 형성된 제1 베이스 전극(RFE3a)과 제2 베이스 전극(RFE4a)도 제1 거리(W1)로 이격될 수 있으나, 이에 한정되는 것은 아니다. 상술한 바와 같이, 제2 도전층(BMT2)의 측면 식각 속도가 제1 도전층(BMT1)의 측면 식각 속도보다 클 수 있으므로, 제1 베이스 전극(RFE3a)과 제2 베이스 전극(RFE4a)의 이격 거리는 제1 거리(W1)보다 클 수 있다.
한편, 제1 도전층(BMT1)이 투명한 전극 물질을 포함하는 경우, 식각 공정에 의해 형성된 제1 전극(RFE1)과 제2 전극(RFE2)은 비정질(amorphous) 상태일 수 있다.
도 21을 참조하면, 기판(SUB)을 가열하는 베이크(bake) 공정을 수행하여 제1 전극(RFE1) 및 제2 전극(RFE2)을 결정화하고, 제1 베이스 전극(RFE3a) 및 제2 베이스 전극(RFE4a)을 추가적으로 식각하여 제3 전극(RFE3) 및 제4 전극(RFE4)을 형성한다.
제1 도전층(BMT1)을 식각하여 제1 전극(RFE1)과 제2 전극(RFE2)을 형성하고, 제2 도전층(BMT2)을 식각하여 제1 베이스 전극(RFE3a) 및 제2 베이스 전극(RFE4a)을 형성하고 난 뒤, 기판(SUB)을 가열하는 베이크(bake) 공정이 수행될 수 있다. 베이크(bake) 공정은 200℃ 이상의 온도로 기판(SUB)을 가열하여 수행될 수 있으나, 가열 온도는 이에 한정되지 않으며, 300℃ 이상일 수 있다.
이를 통해, 비정질의 제1 전극(RFE1)과 제2 전극(RFE2)이 결정화될 수 있다. 결정화된 제1 전극(RFE1) 및 제2 전극(RFE2)은 비정질의 전극에 비해 전자의 전도 특성이 개선되어 전자 이동도가 향상될 수 있다. 또한, 결정화된 제1 전극(RFE1) 및 제2 전극(RFE2)은 후술할 식각 공정에서 식각되지 않을 수 있다.
베이크 공정을 통해 제1 전극(RFE1) 및 제2 전극(RFE2)이 결정화되고, 추가적인 식각 공정(예컨대, 2차 식각 공정)을 수행하여 제1 베이스 전극(RFE3a) 및 제2 베이스 전극(RFE4a)을 식각할 수 있다. 이 때, 제1 베이스 전극(RFE3a) 및 제2 베이스 전극(RFE4a) 상에 배치되는 포토 레지스트는 앞서 1차 식각 공정에서 이용된 포토 레지스트와 동일할 수 있다. 즉, 1차 식각 공정 이후, 포토 레지스트가 제거되지 않고, 2차 식각 공정이 진행될 수 있다.
상술한 바와 같이, 제1 전극(RFE1) 및 제2 전극(RFE2)은 결정화되어 식각되지 않고, 제1 베이스 전극(RFE3a) 및 제2 베이스 전극(RFE4a)만 식각되어 제3 전극(RFE3) 및 제4 전극(RFE4)이 형성될 수 있다. 제3 전극(RFE3) 및 제4 전극(RFE4)은 제1 방향(DR1)을 따라 제2 거리(W2)로 이격될 수 있으며, 제2 거리(W2)는 제1 전극(RFE1) 및 제2 전극(RFE2) 간의 제1 거리(W1)에 비해 클 수 있다.
제1 및 제2 전극들(RFE1, RFE2)은 제1 거리(W1)로 이격되고, 제3 및 제4 전극들(RFE3, RFE4)은 제2 거리(W2)로 이격되므로, 제1 및 제2 전극들(RFE1, RFE2)과 제3 및 제4 전극들(RFE3, RFE4) 사이에 단차가 발생할 수 있다. 이러한 단차들은 후술할 발광 소자(LD)가 배치되는 공간을 한정할 수 있다.
도 22를 참조하면, 제1 절연층(INS1)을 형성할 수 있다. 제1 절연층(INS1)은 기판(SUB) 상에 전면적으로 형성될 수 있다. 제1 절연층(INS1)은 기판(SUB) 상에 배치된 구성들을 전체적으로 커버할 수 있다. 일 예로, 제1 절연층(INS1)은 제1 내지 제4 전극(RFE1~RFE4)을 커버할 수 있다. 제1 절연층(INS1)은 상술한 바와 같이 각각 무기 재료 혹은 유기 재료를 포함할 수 있다.
제1 절연층(INS1)은 제1 및 제2 전극들(RFE1, RFE2)과 제3 및 제4 전극들(RFE3, RFE4) 사이의 단차의 형상에 대응하여 형성될 수 있고, 제1 전극(RFE1)과 제3 전극(RFE3)의 제1 단차 및 제2 전극(RFE2)과 제4 전극(RFE4)의 제2 단차의 사이에서 발광 소자 영역(LDA)이 마련될 수 있다.
도 23을 참조하면, 제1 절연층(INS1)의 적어도 일부를 제거할 수 있다. 제1 절연층(INS1)의 적어도 일부는 건식 식각(dry etching) 공정에 의해 제거되어, 제1 절연층(INS1)에는 제1 개구부(OP1) 및 제2 개구부(OP2)가 제공될 수 있다.
제1 절연층(INS1)의 적어도 일부가 제거된 영역은, 추후 마련될 제5 전극(CTE1)이 제1 전극(RFE1)과 접촉하는 영역과 중첩할 수 있다. 즉 제5 전극(CTE1)이 제1 전극(RFE1)과 연결되고자 하는 영역에 위치하는 제1 절연층(INS1)을 식각하는 공정이 수행될 수 있다. 마찬가지로, 제1 절연층(INS1)의 적어도 일부가 제거된 영역은, 추후 제공될 제6 전극(CTE2)이 제2 전극(RFE2)과 접촉하는 영역과 중첩할 수 있다. 즉 제6 전극(CTE2)이 제2 전극(RFE2)과 연결되고자 하는 영역에 위치하는 제1 절연층(INS1)을 식각하는 공정이 수행될 수 있다.
도 24을 참조하면, 제3 전극(RFE3) 및 제4 전극(RFE4) 각각의 적어도 일부가 제거될 수 있다. 제3 전극(RFE3)의 적어도 일부가 제거되어, 제3 전극(RFE3)에는 제1 개구부(OP1)가 제공될 수 있다. 제4 전극(RFE4)의 적어도 일부가 제거되어, 제4 전극(RFE4)에는 제2 개구부(OP2)가 제공될 수 있다.
제3 전극(RFE3) 및 제4 전극(RFE4) 각각의 적어도 일부가 제거되는 공정은, 화소 전극을 형성하기 위한 절단 공정과 동일 시점에 수행될 수 있다.
본 단계에서 제3 전극(RFE3)이 제거되는 영역은, 제1 절연층(INS1)에 형성된 제1 개구부(OP1)의 위치와 중첩할 수 있다. 마찬가지로 본 단계에서 제4 전극(RFE4)이 제거되는 영역은, 제1 절연층(INS1)에 형성된 제2 개구부(OP2)의 위치와 중첩할 수 있다.
구체적으로 본 단계에서는, 제3 및 제4 전극(RFE3, RFE4)에 대한 식각 공정이 수행될 수 있다. 이 때, 제1 개구부(OP1) 및 제2 개구부(OP2)가 형성되지 않은 영역에 위치하는 층들(일 예로, 제1 개구부(OP1)가 형성되지 않은 제3 전극(RFE3))은, 제1 절연층(INS1)에 의해 커버되어, 상기 식각 공정에 의해 제거되지 않을 수 있다.
본 단계에 의하면, 제1 개구부(OP1)는 제1 절연층(INS1) 및 제3 전극(RFE3)에 제공될 수 있고, 제2 개구부(OP2)는 제1 절연층(INS1) 및 제4 전극(RFE4)에 제공될 수 있다.
도 25를 참조하면, 제1 절연층(INS1) 상에 발광 소자(LD)를 정렬할 수 있다. 정렬되기 이전, 발광 소자(LD)는 용액 속에 혼합되어 마련될 수 있으며, 발광 소자(LD)를 포함하는 용액은 잉크젯 프린팅 방식으로 제1 절연층(INS1) 상에 토출될 수 있다.
이 때, 제1 전극(RFE1)과 제3 전극(RFE3)에는 제1 정렬 전압이 인가되고, 제2 전극(RFE2)과 제4 전극(RFE4)에는 제2 정렬 전압이 인가될 수 있다. 예컨대, 제1 정렬 전압 및 제2 정렬 전압 중 하나는 교류 전압이고, 다른 하나는 직류 전압(또는, 그라운드 전압)일 수 있다. 제1 정렬 전압과 제2 정렬 전압의 전위차에 따라 혼합액 내의 발광 소자(LD)는 제1 전극(RFE1)과 제2 전극(RFE2)의 사이(또는, 제3 전극(RFE3)과 제4 전극(RFE4)의 사이)에 정렬될 수 있다.
정렬 과정에서, 발광 소자(LD)의 정렬 위치는, 제1 전극(RFE1)과 제3 전극(RFE3)의 제1 단차 및 제2 전극(RFE2)과 제4 전극(RFE4)의 제2 단차의 사이에서 마련된 발광 소자 영역(LDA)으로 제한될 수 있으며, 이를 통해 정확한 위치에 발광 소자(LD)가 정렬된 표시 장치를 제조할 수 있다.
한편, 발광 소자(LD)의 길이(WLD)는 제1 및 제2 전극들(RFE1, RFE2) 간의 제1 거리(W1)보다 크고, 제3 및 제4 전극들(RFE3, RFE4) 간의 제2 거리(W2)보다 작을 수 있다. 이에 따라, 제1 전극(RFE1)의 적어도 일부 및 제2 전극(RFE2)의 적어도 일부는 각각 발광 소자(LD)와 제3 방향(DR3)으로 중첩할 수 있고, 제3 및 제4 전극들(RFE3, RFE4)은 발광 소자(LD)와 제3 방향(DR3)으로 중첩하지 않을 수 있다.
이후 도 26을 참조하면, 제5 전극(CTE1) 및 제6 전극(CTE2)을 배열시킬 수 있다. 이 때, 제5 전극(CTE1)은 제1 절연층(INS1) 및 제3 전극(RFE3)에 형성된 제1 개구부(OP1)를 통해 제1 전극(RFE1)과 연결될 수 있다. 제6 전극(CTE2)은 제1 절연층(INS1) 및 제4 전극(RFE4)에 형성된 제2 개구부(OP2)를 통해 제2 전극(RFE2)과 연결될 수 있다. 또한, 제5 전극(CTE1)이 배열된 이후, 제6 전극(CTE2)이 배열되기 이전, 제2 절연층(INS2)이 제5 전극(CTE1)을 커버하도록 위치할 수 있다. 이후 도면에 도시되지 않았으나, 제2 절연층(INS2) 및 제6 전극(CTE2)의 전면에 제3 절연층(INS3)이 배치될 수 있고, 이에 따라, 도 12 및 도 13의 실시예에 따른 화소(PXL) 및 이를 포함하는 표시 장치(1000)가 제조될 수 있다.
다음으로, 도 14 및 도 15에서 참조하여 설명된 실시예와, 도 27를 결부하여, 본 발명의 다른 실시예에 따른 표시 장치의 제조 방법에 관하여 설명한다.
도 27에 도시된 바와 같이, 제1 절연층(INS1) 상에 제1 절연 패턴(INSP1) 및 제2 절연 패턴(INSP2)을 더 형성하여, 화소(PXL)를 제조할 수 있다.
구체적으로, 제1 절연 패턴(INSP1) 및 제2 절연 패턴(INSP2)은 제1 내지 제4 전극들(RFE1~RFE4) 상에 절연층(INS1)을 형성한 뒤, 발광 소자(LD)를 정렬하기 전에 형성될 수 있다.
제1 절연 패턴(INSP1) 및 제2 절연 패턴(INSP2)은 제1 절연층(INS1) 상에서 제1 방향(DR1)을 따라 이격될 수 있으며, 절연층(INS1)의 적어도 일부를 커버할 수 있다.
본 실시예에 의하면, 제1 절연 패턴(INSP1) 및 제2 절연 패턴(INSP2)에 의해 제1 절연층(INS1)에 발생한 단차의 높이가 더욱 높아질 수 있다. 발광 소자(LD)가 배치되는 리세스(또는, 발광 소자 영역(LDA))의 높이가 높아질 수 있으며, 발광 소자(LD)가 배치되는 영역이 제1 절연 패턴(INSP1) 및 제2 절연 패턴(INSP2)의 사이로 더욱 한정될 수 있다. 이에 따라, 발광 소자(LD)가 일 측으로 치우쳐 배치되는 편심 불량이 더욱 효과적으로 방지될 수 있으며, 표시 장치의 신뢰성이 향상될 수 있다.
제1 절연 패턴(INSP1) 및 제2 절연 패턴(INSP2)은 유기 재료를 포함하는 유기 절연막 또는 무기 재료를 포함하는 무기 절연막일 수 있다. 제1 절연 패턴(INSP1) 및 제2 절연 패턴(INSP2)이 유기 절연막으로 이루어지는 경우, 표시 장치의 제조 공정이 간소화될 수 있다.
발광 소자(LD)를 정렬하기 전에 제1 절연층(INS1)의 제1 개구부(OP1) 및 제2 개구부(OP2)를 형성하기 위한 건식 식각(dry etching) 공정이 추가로 수행될 수 있으며, 제1 절연 패턴(INSP1) 및 제2 절연 패턴(INSP2)은 제1 및 제2 개구부들을 형성하는 과정에서 동시에 형성될 수 있다. 즉, 제1 절연 패턴(INSP1) 및 제2 절연 패턴(INSP2)이 유기 절연막을 포함하는 경우, 이들을 형성하기 위한 별도의 포토 공정 또는 식각 공정이 필요하지 않으므로 표시 장치의 제조 공정이 간소화될 수 있고, 제조 비용이 감소할 수 있다.
이후, 별도 도면을 도시하지 않았으나, 제5 전극(CTE1), 제6 전극(CTE2), 제2 절연층(INS2), 및 제3 절연층(INS3)을 위치시키는 공정이 추가로 수행될 수 있고, 이에 따라, 도 14 및 도 15의 실시예에 따른 화소(PXL) 및 이를 포함하는 표시 장치(1000)가 제조될 수 있다.
다음으로, 도 16 및 도 17에서 참조하여 설명된 실시예와, 도 28 및 도 29을 결부하여, 본 발명의 또 다른 실시예에 따른 표시 장치의 제조 방법에 관하여 설명한다.
도 28를 참조하면, 기판(SUB) 상에 제1 뱅크(BNK1), 제2 뱅크(BNK2), 제1 내지 제4 전극(RFE1~RFE4), 및 제1 절연층(INS1)을 형성할 수 있다.
이후 건식 식각 공정을 수행하여, 제1 절연층(INS1) 및 제3 전극(RFE3)에 제1 개구부(OP1)가 제공될 수 있고, 제1 절연층(INS1) 및 제4 전극(RFE4)에 제2 개구부(OP2)가 제공될 수 있다. 이에 따라, 제1 전극(RFE1)은 제1 개구부(OP1)에서 노출될 수 있고, 제2 전극(RFE2)은 제2 개구부(OP2)에서 노출될 수 있다.
이 때, 본 실시예에 따른 제1 개구부(OP1)는 제1 뱅크(BNK1)와 중첩하지 않고, 제2 개구부(OP2)는 제2 뱅크(BNK2)와 중첩하지 않도록 형성될 수 있다. 즉 제1 개구부(OP1)는 제1 뱅크(BNK1)와 발광 소자(LD) 사이에 위치하고, 제2 개구부(OP2)는 제2 뱅크(BNK2)와 발광 소자(LD) 사이에 위치할 수 있다.
도 29을 참조하면, 제5 전극(CTE1) 및 제6 전극(CTE2)을 형성할 수 있고, 이 때, 제5 전극(CTE1)과 제1 전극(RFE1)이 연결되는 영역은 제1 개구부(OP1)와 중첩할 수 있다. 마찬가지로 제 제6 전극(CTE2)과 제2 전극(RFE2)이 연결되는 영역은 제2 개구부(OP2)와 중첩할 수 있다. 결국, 제5 전극(CTE1)은 제1 뱅크(BNK1)와 비중첩하는 제1 개구부(OP1)를 통해 제1 전극(RFE1)과 연결되고, 제6 전극(CTE2)은 제2 뱅크(BNK2)와 비중첩하는 제2 개구부(OP2)를 통해 제2 전극(RFE2)과 연결될 수 있다.
이후 제2 절연층(INS2) 및 제3 절연층(INS3)이 배치되고, 이에 따라, 도 16 및 도 17의 실시예에 따른 화소(PXL) 및 이를 포함하는 표시 장치(1000)가 제조될 수 있다.
다음으로, 도 16 및 도 18에서 참조하여 설명된 실시예와, 도 30 및 도 31을 결부하여, 본 발명의 또 다른 실시예에 따른 표시 장치의 제조 방법에 관하여 설명한다.
도 30을 참조하면, 기판(SUB) 상에 제1 내지 제4 전극(RFE1~RFE4) 및 제1 절연층(INS1)을 형성하고, 이후 제1 절연층(INS1) 상에 제1 뱅크(BNK1) 및 제2 뱅크(BNK2)를 배치시킬 수 있다. 도 30 및 도 31에 도시된 실시예에 의하면, 도 28 및 도 29에 도시된 실시예와는 달리, 제1 뱅크(BNK1) 및 제2 뱅크(BNK2)가 제1 절연층(INS1) 상에 위치할 수 있다.
제1 뱅크(BNK1) 및 제2 뱅크(BNK2)가 배치된 이후, 제1 절연층(INS1) 및 제3 전극(RFE3)에 제1 개구부(OP1)를 형성하고, 제1 절연층(INS1) 및 제4 전극(RFE4)에 제2 개구부(OP2)를 형성할 수 있다.
다만 이에 한정되지 않고, 실시예에 따라, 제1 절연층(INS1), 제3 전극(RFE3), 및 제4 전극(RFE4) 각각에 제1 개구부(OP1) 및 제2 개구부(OP2)를 형성한 이후, 제1 뱅크(BNK1) 및 제2 뱅크(BNK2)를 배열할 수 있다. 이 때, 제1 개구부(OP1)는 제1 뱅크(BNK1)와 발광 소자(LD) 사이에 위치할 수 있고, 제2 개구부(OP2)는 제2 뱅크(BNK2)와 발광 소자(LD) 사이에 위치할 수 있다. 즉 본 실시예에 의하면, 제1 뱅크(BNK1) 및 제2 뱅크(BNK2)가 제1 절연층(INS1) 상에 위치하되, 제1 개구부(OP1)는 발광 소자(LD)와 제1 뱅크(BNK1) 사이에 위치하고, 제2 개구부(OP2)는 발광 소자(LD)와 제2 뱅크(BNK2) 사이에 위치할 수 있다.
이후 도 31을 참조하면, 제5 전극(CTE1)은 제1 개구부(OP1)를 통해 제1 전극(RFE1)과 접촉될 수 있고, 제6 전극(CTE2)은 제2 개구부(OP2)를 통해 제2 전극(RFE2)과 접촉될 수 있다. 그리고 제2 절연층(INS2) 및 제3 절연층(INS3)이 배치되어, 도 16 및 도 18의 실시예에 따른 화소(PXL) 및 이를 포함하는 표시 장치(1000)가 제조될 수 있다.
이상의 설명은 본 발명의 기술 사상을 예시적으로 설명한 것에 불과한 것으로서, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 다양한 수정 및 변형이 가능할 것이다. 따라서, 이상에서 설명한 본 발명의 실시예들은 서로 별개로 또는 조합되어 구현되는 것도 가능하다.
따라서, 본 발명에 개시된 실시 예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시 예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
11: 제1 반도체층 12: 활성층
13: 제2 반도체층 14: 절연 피막
15: 전극층 1000: 표시 장치
SUB: 기판 PXL: 화소
RFE1: 제1 전극 RFE2: 제2 전극
RFE3: 제3 전극 RFE4: 제4 전극
CTE1: 제5 전극 CTE2: 제6 전극
W1: 제1 거리 W2: 제2 거리
LD: 발광 소자 EP1: 제1 단부
EP2: 제2 단부 INS1: 제1 절연층
OP1: 제1 개구부 OP2: 제2 개구부
INS2: 제2 절연층 INS3: 제3 절연층
INSA: 고정층 INSP1: 제1 절연 패턴
INSP2: 제2 절연 패턴 BNK1: 제1 뱅크
BNK2: 제2 뱅크 BMT1: 제1 도전층
BMT2: 제2 도전층

Claims (27)

  1. 기판;
    상기 기판 상에 배치되고, 제1 방향을 따라 제1 거리로 이격된 제1 전극 및 제2 전극;
    상기 제1 전극 및 상기 제2 전극 상에 배치되고, 상기 제1 방향을 따라 제2 거리로 이격된 제3 전극 및 제4 전극; 및
    평면 상에서 볼 때 상기 제3 전극 및 상기 제4 전극 사이에 배치되는 발광 소자를 포함하되,
    상기 제2 거리는 상기 제1 거리보다 큰 표시 장치.
  2. 제1 항에 있어서,
    상기 발광 소자의 상기 제1 방향의 길이는 상기 제1 거리보다 크고, 상기 제2 거리보다 작으며,
    상기 제1 전극의 적어도 일부 및 상기 제2 전극의 적어도 일부는 각각 상기 발광 소자와 중첩하는 표시 장치.
  3. 제1 항에 있어서,
    상기 제1 전극 및 상기 제2 전극은 동일한 물질을 포함하고,
    상기 제3 전극과 상기 제4 전극은 상기 제1 전극 및 상기 제2 전극과 다른 물질을 포함하는 표시 장치.
  4. 제3 항에 있어서,
    상기 제1 전극 및 상기 제2 전극은 각각 ITO(indium tin oxide), IZO(indium zinc oxide), ZnO(zinc oxide) 및 ITZO(indium tin zinc oxide) 중 적어도 하나를 포함하는 표시 장치.
  5. 제3 항에 있어서,
    상기 제3 전극 및 상기 제4 전극은 각각 Ag, Mg, Al, Pt, Pd, Au, Ni, Nd, Ir, Cr, Li, Ca, LiF/Ca, LiF/Al, Mo, Ti 및 Cu 중 적어도 하나를 포함하는 표시 장치.
  6. 제1 항에 있어서,
    상기 제3 전극은 상기 제1 전극과 접촉하고, 상기 제4 전극은 상기 제2 전극과 접촉하는 표시 장치.
  7. 제1 항에 있어서,
    상기 제3 전극 및 상기 제4 전극 상에 배치되는 제1 절연층을 더 포함하되,
    상기 발광 소자는 상기 제1 절연층 상에 배치되는 표시 장치.
  8. 제7 항에 있어서,
    상기 제1 절연층 상에 배치되고, 상기 제1 방향을 따라 이격된 제1 절연 패턴 및 제2 절연 패턴을 더 포함하되,
    상기 발광 소자는 상기 제1 절연 패턴 및 상기 제2 절연 패턴 사이에 배치되는 표시 장치.
  9. 제7 항에 있어서,
    상기 제1 전극 및 상기 발광 소자의 제1 단부에 접촉하는 제5 전극; 및
    상기 제2 전극 및 상기 발광 소자의 제2 단부에 접촉하는 제6 전극; 을 포함하는 표시 장치.
  10. 제9 항에 있어서,
    상기 제5 전극 및 상기 제6 전극은 상기 제1 절연층 상에 배치되고,
    상기 제1 절연층 및 상기 제3 전극은 상기 제1 전극의 적어도 일부를 노출하는 제1 개구부를 포함하고,
    상기 제1 절연층 및 상기 제4 전극은 상기 제2 전극의 적어도 일부를 노출하는 제2 개구부를 포함하고,
    상기 제5 전극은 상기 제1 개구부를 통해 상기 제1 전극과 연결되고,
    상기 제6 전극은 상기 제2 개구부를 통해 상기 제2 전극과 연결되는 표시 장치.
  11. 제9 항에 있어서,
    상기 발광 소자 상에 배치되는 고정층을 더 포함하되,
    상기 고정층은 상기 발광 소자의 외주면의 적어도 일부에 접촉되고, 상기 발광 소자의 상기 제1 단부 및 상기 제2 단부를 노출하는 표시 장치.
  12. 제1 항에 있어서,
    상기 제1 전극 및 상기 기판 사이에 배치되고, 상기 제1 전극 및 상기 제3 전극과 중첩하는 제1 뱅크; 및
    상기 제2 전극 및 상기 기판 사이에 배치되고, 상기 제2 전극 및 상기 제4 전극과 중첩하는 제2 뱅크를 더 포함하는 표시 장치.
  13. 제10 항에 있어서,
    상기 제1 절연층 상에 배치되고, 각각 상기 발광 소자의 표시 방향으로 돌출된 형상을 가지는 제1 뱅크; 및 제2 뱅크; 를 더 포함하고,
    상기 제1 개구부는 상기 제1 뱅크와 상기 발광 소자 사이에 위치하고,
    상기 제2 개구부는 상기 제2 뱅크와 상기 발광 소자 사이에 위치하는 표시 장치.
  14. 기판 상에 제1 도전층 및 제2 도전층을 순차적으로 형성하는 단계;
    상기 제1 도전층을 식각하여 제1 방향을 따라 제1 거리로 이격된 제1 전극 및 제2 전극을 형성하고, 상기 제2 도전층을 식각하여 상기 제1 방향을 따라 제2 거리로 이격된 제3 전극 및 제4 전극을 형성하는 단계;
    상기 제3 전극 및 상기 제4 전극 상에 절연층을 형성하는 단계; 및
    상기 절연층 상에 발광 소자를 정렬하는 단계를 포함하되,
    상기 제2 거리는 상기 제1 거리보다 크고,
    상기 발광 소자는 평면 상에서 볼 때 상기 제3 전극 및 상기 제4 전극 사이에 정렬되는 표시 장치의 제조 방법.
  15. 제14 항에 있어서,
    상기 발광 소자의 상기 제1 방향으로의 길이는 상기 제1 거리보다 크고, 상기 제2 거리보다 작으며,
    상기 제1 전극의 적어도 일부 및 상기 제2 전극의 적어도 일부는 상기 발광 소자와 중첩하는 표시 장치의 제조 방법.
  16. 제15 항에 있어서,
    상기 제1 내지 제4 전극들을 형성하는 단계는,
    상기 제1 도전층 및 상기 제2 도전층을 식각하는 단계;
    상기 기판을 가열하는 베이크(bake) 공정을 수행하여 상기 제1 전극 및 상기 제2 전극을 결정화하는 단계; 및
    상기 식각된 제2 도전층을 추가적으로 식각하여 상기 제3 전극 및 상기 제4 전극을 형성하는 단계; 를 포함하는 표시 장치의 제조 방법.
  17. 제14 항에 있어서,
    상기 제3 전극 및 상기 절연층에 제1 개구부를 형성하는 단계; 및
    상기 제4 전극 및 상기 절연층에 제2 개구부를 형성하는 단계; 를 포함하는 표시 장치의 제조 방법.
  18. 제17 항에 있어서,
    상기 절연층 상에 제5 전극 및 제6 전극을 형성하는 단계; 를 더 포함하고,
    상기 제5 전극 및 상기 제6 전극을 형성하는 단계는,
    상기 제5 전극이 상기 제1 개구부를 통해 상기 제1 전극과 접촉하는 단계; 및
    상기 제6 전극이 상기 제2 개구부를 통해 상기 제2 전극과 접촉하는 단계; 를 포함하는 표시 장치의 제조 방법.
  19. 제17 항에 있어서,
    상기 절연층 상에, 각각 상기 발광 소자의 표시 방향으로 돌출된 형상을 가지는 제1 뱅크 및 제2 뱅크를 형성하는 단계; 를 더 포함하고,
    상기 제1 개구부는 상기 제1 뱅크와 상기 발광 소자 사이에 위치하고,
    상기 제2 개구부는 상기 제2 뱅크와 상기 발광 소자 사이에 위치하는 표시 장치의 제조 방법.
  20. 제14 항에 있어서,
    상기 절연층을 형성하는 단계는,
    상기 절연층 상에 상기 제1 방향을 따라 이격된 제1 절연 패턴 및 제2 절연 패턴을 형성하는 단계를 더 포함하되,
    상기 발광 소자는 상기 제1 절연 패턴 및 상기 제2 절연 패턴 사이에 배치되는 표시 장치의 제조 방법.
  21. 기판;
    상기 기판 상에 배치된 제1 전극 및 제2 전극;
    상기 제1 전극 상에 배치되고, 상기 제1 전극의 적어도 일부를 노출하는 제1 개구부가 형성된 제3 전극;
    상기 제2 전극 상에 배치되고, 상기 제2 전극의 적어도 일부를 노출하는 제2 개구부가 형성된 제4 전극;
    평면 상에서 볼 때, 상기 제3 전극과 상기 제4 전극 사이에 배치되고, 표시 방향으로 광을 발산할 수 있는 발광 소자;
    적어도 일부가 상기 발광 소자의 일단과 전기적으로 연결되고, 상기 제3 전극 상에 배치된 제5 전극; 및
    적어도 일부가 상기 발광 소자의 타단과 전기적으로 연결되고, 상기 제4 전극 상에 배치된 제6 전극; 을 포함하고,
    상기 제5 전극은 상기 제1 개구부를 통해 상기 제1 전극과 연결되고,
    상기 제6 전극은 상기 제2 개구부를 통해 상기 제2 전극과 연결되는 표시 장치.
  22. 제21 항에 있어서,
    상기 제1 전극과 상기 제5 전극은 각각 제1 물질을 포함하고,
    상기 제2 전극과 상기 제6 전극은 각각 제2 물질을 포함하는 표시 장치.
  23. 제22 항에 있어서,
    상기 제1 물질 및 상기 제2 물질은 각각 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), ZnO(Zinc Oxide) 및 ITZO(Indium Tin Zinc Oxide) 중 적어도 어느 하나를 포함하는 표시 장치.
  24. 제21 항에 있어서,
    빛이 발산될 수 있는 발광 영역;
    상기 발광 영역 외 영역인 비발광 영역; 및
    상기 표시 방향으로 돌출된 형상을 가지고, 상기 발광 영역을 정의하는 격벽; 을 더 포함하고,
    상기 제1 개구부 및 상기 제2 개구부는 상기 비발광 영역 내에 배치되는 표시 장치.
  25. 제24 항에 있어서,
    상기 제1 개구부 및 상기 제2 개구부는 상기 격벽과 중첩하는 표시 장치.
  26. 제24 항에 있어서,
    상기 비발광 영역은, 상기 제1 전극 혹은 상기 제2 전극의 적어도 일부가 절단된 영역을 포함하는 표시 장치.
  27. 제24 항에 있어서,
    상기 발광 영역 내에 배열되고, 상기 표시 방향으로 돌출된 형상을 가지는, 뱅크; 를 더 포함하고,
    상기 제1 전극 및 상기 제2 전극 각각의 적어도 일부는 상기 뱅크 상에 위치하고,
    상기 제1 개구부 및 상기 제2 개구부는 상기 뱅크와 비중첩하는 표시 장치.
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