KR20210103048A - 표시 장치 - Google Patents

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이광택
최성식
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Abstract

표시 장치가 제공된다. 표시 장치는 기판 상에 위치한 복수의 화소들을 포함하고, 각각의 상기 화소들은, 상기 기판 상에 서로 이격되어 배치된 제1 전극 및 제2 전극, 및 일 단부가 상기 제1 전극과 연결되고 타 단부가 상기 제2 전극과 연결되는 복수의 발광 소자들을 포함하고, 상기 제1 전극은 상기 발광 소자들 각각의 일 단부에 인접하여 위치한 복수의 제1 홀을 포함한다.

Description

표시 장치{DISPLAY DEVICE}
본 발명은 표시 장치에 관한 것이다.
표시 장치는 멀티미디어의 발달과 함께 그 중요성이 증대되고 있다. 이에 부응하여 유기발광 표시 장치(Organic Light Emitting Display, OLED), 액정 표시 장치(Liquid Crystal Display, LCD) 등과 같은 여러 종류의 표시 장치가 사용되고 있다.
표시 장치의 화상을 표시하는 장치로서 유기 발광 표시 패널이나 액정 표시 패널과 같은 표시 패널을 포함한다. 그 중, 발광 표시 패널로써, 발광 소자를 포함할 수 있는데, 예를 들어 발광 다이오드(Light Emitting Diode, LED)의 경우, 유기물을 형광 물질로 이용하는 유기 발광 다이오드(OLED), 무기물을 형광 물질로 이용하는 무기 발광 다이오드 등이 있다.
형광 물질로 무기물 반도체를 이용하는 무기 발광 다이오드는 고온의 환경에서도 내구성을 가지며, 유기 발광 다이오드에 비해 청색 광의 효율이 높은 장점이 있다. 또한, 기존의 무기 발광 다이오드 소자의 한계로 지적되었던 제조 공정에 있어서도, 유전영동(Dielectrophoresis, DEP)법을 이용한 전사 방법이 개발되었다. 이에 유기 발광 다이오드에 비해 내구성 및 효율이 우수한 무기 발광 다이오드에 대한 연구가 지속되고 있다.
본 발명이 해결하려는 과제는 단락에 의한 발광 소자의 점등 불량을 최소화할 수 있는 표시 장치를 제공하는 것이다.
또한, 발광 소자의 과부하에 의한 발열 및 발화 사고를 방지할 수 있는 표시 장치를 제공하는 것이다.
본 발명의 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 통상의 기술자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 일 실시예에 따른 표시 장치는 기판 상에 위치한 복수의 화소들을 포함하고, 각각의 상기 화소들은, 상기 기판 상에 서로 이격되어 배치된 제1 전극 및 제2 전극, 및 일 단부가 상기 제1 전극과 연결되고 타 단부가 상기 제2 전극과 연결되는 복수의 발광 소자들을 포함하고, 상기 제1 전극은 상기 발광 소자들 각각의 일 단부에 인접하여 위치한 복수의 제1 홀을 포함한다.
복수의 상기 제1 홀은 상기 발광 소자의 상기 일 단부의 외곽을 따라 배열될 수 있다.
상기 기판과 상기 제1 전극 사이에 배치된 격벽을 더 포함하고, 상기 제1 홀은 상기 제1 전극을 관통하여 상기 격벽의 상면을 노출시킬 수 있다.
상기 제1 전극 상에 배치된 절연층을 더 포함하고, 상기 절연층은 상기 제1 홀을 통해 상기 격벽의 상면과 연결될 수 있다.
상기 제1 전극은 제1 정렬 전극, 및 상기 제1 정렬 전극 상에 배치된 제1 컨택 전극을 포함하고, 상기 제1 컨택 전극은 상기 발광 소자의 상기 일 단부를 커버할 수 있다.
복수의 상기 제1 홀은 상기 제1 정렬 전극 및 상기 제1 컨택 전극을 관통할 수 있다.
상기 제1 정렬 전극과 상기 제1 컨택 전극 사이에 배치되는 절연층을 더 포함하고, 복수의 상기 제1 홀은 상기 제1 컨택 전극을 관통하여 상기 절연층의 상면을 노출시킬 수 있다.
상기 제2 전극은 상기 발광 소자들 각각의 타 단부에 인접하여 위치한 복수의 제2 홀을 포함할 수 있다.
복수의 상기 제2 홀은 상기 발광 소자의 타 단부의 외곽을 따라 배열될 수 있다.
상기 제1 홀의 면적과 상기 제2 홀의 면적은 실질적으로 동일할 수 있다.
상기 과제를 해결하기 위한 다른 실시예에 따른 표시 장치는 기판 상에 위치한 복수의 화소들을 포함하고, 각각의 상기 화소들은, 상기 기판 상에 서로 이격되어 배치된 제1 전극 및 제2 전극, 상기 제1 전극과 상기 제2 전극 사이에 배치된 복수의 발광 소자들, 및 상기 제1 전극 및 상기 발광 소자를 연결하는 제1 연결 패턴을 포함하되, 상기 제1 연결 패턴의 녹는점은 상기 제1 전극의 녹는점보다 낮을 수 있다.
상기 제1 연결 패턴의 일단은 상기 제1 전극과 접하고, 상기 제1 연결 패턴의 타단은 상기 발광 소자의 일 단부와 접할 수 있다.
상기 제1 전극과 상기 발광 소자는 서로 이격될 수 있다.
상기 제1 전극은 제1 정렬 전극, 및 상기 제1 정렬 전극 상에 배치된 제1 컨택 전극을 포함하고, 상기 제1 연결 패턴의 일단은 상기 제1 컨택 전극과 접하고, 상기 제1 연결 패턴의 타단은 상기 발광 소자의 일 단부와 접할 수 있다.
상기 제2 전극은 상기 발광 소자의 타 단부와 접할 수 있다.
상기 제2 전극 및 상기 발광 소자를 연결하는 제2 연결 패턴을 더 포함할 수 있다.
상기 발광 소자의 일 단부는 상기 제1 연결 패턴과 연결되고, 상기 발광 소자의 타 단부는 상기 제2 연결 패턴과 연결될 수 있다.
상기 제2 전극과 상기 발광 소자는 서로 이격될 수 있다.
상기 제2 연결 패턴의 녹는점은 상기 제2 전극의 녹는점보다 낮을 수 있다.
상기 제1 연결 패턴과 상기 제2 연결 패턴은 동일한 물질로 이루어질 수 있다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 실시예들에 의하면, 발광 소자와 전기적으로 연결되는 전극이 복수의 홀을 포함함으로써 단락에 의한 발광 소자의 점등 불량을 최소화할 수 있다.
또한, 발광 소자와 전기적으로 연결되는 연결 패턴들이 비교적 낮은 녹는점을 가짐으로써 일부 발광 소자들에서 과부하가 발생하더라도 표시 장치의 발열 및 발화 사고를 방지할 수 있다.
실시예들에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1 및 도 2는 일 실시예에 따른 발광 소자의 사시도들이다.
도 3은 일 실시예에 따른 표시 장치를 나타내는 평면도이다.
도 4 내지 도 6은 일 실시예에 따른 화소를 나타내는 회로도들이다
도 7은 다른 실시예에 따른 화소를 나타내는 회로도이다.
도 8은 일 실시예에 따른 화소의 평면도이다.
도 9는 도 8의 A-A' 선을 기준으로 자른 단면도이다.
도 10은 다른 실시예에 따른 화소의 평면도이다.
도 11은 도 10의 B-B' 선을 기준으로 자른 단면도이다.
도 12는 또 다른 실시예에 따른 화소의 평면도이다.
도 13은 도 12의 C-C' 선을 기준으로 자른 단면도이다.
도 14는 또 다른 실시예에 따른 화소의 평면도이다.
도 15는 도 14의 D-D' 선을 기준으로 자른 단면도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
소자(elements) 또는 층이 다른 소자 또는 층의 "상(on)"으로 지칭되는 것은 다른 소자 바로 위에 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
비록 제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있음은 물론이다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예들을 상세히 설명한다. 도면상의 동일한 구성 요소에 대해서는 동일하거나 유사한 참조 부호를 사용한다.
도 1 및 도 2는 일 실시예에 따른 발광 소자의 사시도들이다.
도 1 및 도 2를 참조하면, 발광 소자(LD)는 제1 반도체층(11), 제2 반도체층(13), 및 제1 반도체층(11)과 제2 반도체층(13) 사이에 개재된 활성층(12)을 포함할 수 있다. 일 예로, 발광 소자(LD)는 제1 반도체층(11), 활성층(12), 및 제2 반도체층(13)이 순차적으로 적층된 적층체로 구현될 수 있다.
발광 소자(LD)는 일 방향을 따라 연장된 막대 형상으로 제공될 수 있다. 발광 소자(LD)의 연장 방향을 길이 방향이라고 하면, 발광 소자(LD)는 길이 방향을 따라 일 단부와 타 단부를 가질 수 있다. 상기 일 단부에는 제1 반도체층(11) 및 제2 반도체층(13) 중 하나가 배치되고, 상기 타 단부에는 제1 반도체층(11) 및 제2 반도체층(13) 중 나머지 하나가 배치될 수 있다.
발광 소자(LD)는 막대형으로 제공될 수 있다. 여기서 “막대형”이라고 함은 원기둥, 다각 기둥 등과 같이, 길이 방향으로 긴(즉, 종횡비가 1보다 큰) 로드 형상(rod-like shape), 혹은 바 형상(bar-like shape)을 포함할 수 있다. 예컨대, 발광 소자(LD)의 길이는 그 직경보다 클 수 있다. 다만, 본 발명이 이에 한정되지는 않는다. 예컨대, 발광 소자(LD)는 코어-쉘 구조의 발광 소자일 수도 있다.
발광 소자(LD)는 일 예로 마이크로 스케일 혹은 나노 스케일 정도의 직경 및/또는 길이를 가질 정도로 제작될 수 있다. 예를 들어, 발광 소자(LD)의 직경은 600nm 이하이고, 발광 소자(LD)의 길이는 4um 이하일 수 있으나, 발광 소자(LD)의 크기가 이에 한정되는 것은 아니며, 발광 소자(LD)가 적용되는 표시 장치의 요구 조건에 부합되도록 발광 소자(LD)의 크기가 변경될 수도 있다.
제1 반도체층(11)은 일 예로 적어도 하나의 n형 반도체층을 포함할 수 있다. 예컨대, 제1 반도체층(11)은 InAlGaN, GaN, AlGaN, InGaN, AlN, InN 중 어느 하나의 반도체 재료를 포함하며, Si, Ge, Sn 등과 같은 제1 도펀트가 도핑된 반도체층을 포함할 수 있다. 다만, 제1 반도체층(11)을 구성하는 물질이 반드시 이에 한정되는 것은 아니며, 이 외에도 다양한 물질로 제1 반도체층(11)을 구성할 수 있다.
활성층(12)은 제1 반도체층(11) 상에 형성되며, 단일 또는 다중 양자 우물 구조로 형성될 수 있다. 활성층(12)이 다중 양자 우물 구조의 물질을 포함하는 경우, 양자층(Quantum layer)과 우물층(Well layer)이 서로 교번적으로 복수개 적층된 구조일 수도 있다.
발광 소자(LD)의 양 단부에 소정 전압 이상의 전계를 인가하게 되면, 활성층(12)에서 전자-정공 쌍이 결합하면서 발광 소자(LD)가 발광할 수 있다. 이러한 원리를 이용하여 발광 소자(LD)의 발광을 제어함으로써, 발광 소자(LD)를 표시 장치의 화소를 비롯한 다양한 발광 장치의 광원으로 이용할 수 있다.
활성층(12)은 400nm 내지 900nm의 파장을 갖는 광을 방출할 수 있다. 일 예로, 활성층(12)이 청색 파장대의 광을 방출하는 경우, AlGaN, AlGaInN 등의 물질을 포함할 수 있다. 특히, 활성층(12)이 다중 양자 우물 구조로 양자층과 우물층이 교번적으로 적층된 구조인 경우, 양자층은 AlGaN 또는 AlGaInN, 우물층은 GaN 또는 AlInN 등과 같은 물질을 포함할 수 있다. 예시적인 실시예에서, 활성층(12)은 양자층으로 AlGaInN를, 우물층으로 AlInN를 포함할 수 있고, 상술한 바와 같이, 활성층(12)은 중심 파장대역이 450nm 내지 495nm의 범위를 갖는 청색광을 방출할 수 있다.
다만, 이에 제한되는 것은 아니며, 활성층(12)은 밴드갭(Band gap) 에너지가 큰 종류의 반도체 물질과 밴드갭 에너지가 작은 반도체 물질들이 서로 교번적으로 적층된 구조일 수도 있고, 발광하는 광의 파장대에 따라 다른 3족 내지 5족 반도체 물질들을 포함할 수도 있다. 활성층(12)이 방출하는 광은 청색 파장대의 광으로 제한되지 않고, 경우에 따라 적색, 녹색 파장대의 광을 방출할 수도 있다.
제2 반도체층(13)은 활성층(12) 상에 제공되며, 제1 반도체층(11)과 상이한 타입의 반도체층을 포함할 수 있다. 일 예로, 제2 반도체층(13)은 적어도 하나의 p형 반도체층을 포함할 수 있다. 예컨대, 제2 반도체층(13)은 InAlGaN, GaN, AlGaN, InGaN, AlN, InN 중 적어도 하나의 반도체 재료를 포함하며, Mg, Zn, Ca, Se, Ba 등과 같은 제2 도펀트가 도핑된 반도체층을 포함할 수 있으나, 반드시 이에 제한되는 것은 아니다.
한편, 도면에서는 제1 반도체층(11)과 제2 반도체층(13)이 하나의 층으로 구성된 것을 도시하고 있으나, 이에 한정되는 것은 아니다. 예를 들어, 제1 반도체층(11) 및 제2 반도체층(13)은 활성층(12)의 물질에 따라 복수의 층으로 구성될 수 있다. 일 예로, 제1 반도체층(11) 및 제2 반도체층(13)은 클래드층(clad layer) 또는 TSBR(Tensile strain barrier reducing)층을 더 포함할 수도 있다.
또한, 발광 소자(LD)는 상술한 제1 반도체층(11), 활성층(12), 및 제2 반도체층(13) 외에도 각 층의 상부 및/또는 하부에 다른 형광체층, 활성층, 반도체층 및/또는 전극층을 더 포함할 수 있다.
발광 소자(LD)는 제2 반도체층(13)의 일단(일 예로, 상부면) 측 또는 제1 반도체층(11)의 일단(일 예로, 하부면) 측에 배치되는 적어도 하나의 전극층을 더 포함할 수 있다. 예를 들어, 발광 소자(LD)는 도 2에 도시된 바와 같이, 제2 반도체층(13)의 일단 측에 배치된 전극층(15)을 더 포함할 수 있다. 전극층(15)은 오믹(Ohmic) 전극일 수 있으나, 이에 한정되지 않는다. 예컨대, 전극층(15)은 쇼트키(Schottky) 접촉 전극일 수도 있다. 전극층(15)은 금속 또는 금속 산화물을 포함할 수 있으며, 일 예로, 크롬(Cr), 티타늄(Ti), 알루미늄(Al), 금(Au), 니켈(Ni), ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide) 및 ITZO(Indium Tin-Zinc Oxide) 및 이들의 산화물 또는 합금 등을 단독 또는 혼합하여 사용할 수 있으나, 반드시 이에 한정되는 것은 아니다.
또한, 발광 소자(LD)는 절연 피막(14)을 더 포함할 수 있다. 절연 피막(14)은 실시예에 따라 생략될 수도 있으며, 제1 반도체층(11), 활성층(12), 및 제2 반도체층(13) 중 일부만을 덮도록 제공될 수도 있다. 예를 들어, 절연 피막(14)은 발광 소자(LD)의 양 단부를 제외한 부분에 제공됨으로써 발광 소자(LD)의 양 단부가 노출될 수도 있다.
설명의 편의를 위해, 도 1 및 도 2에서는 절연 피막(14)의 일부를 삭제한 모습을 도시하였으며, 발광 소자(LD)의 측면은 전부 절연 피막(14)에 의해 둘러싸일 수 있다.
절연 피막(14)은 투명한 절연 물질을 포함할 수 있다. 예를 들어, 절연 피막(14)은 SiO2, Si3N4, Al2O3 및 TiO2 중 적어도 하나 이상의 절연 물질을 포함할 수 있으나, 이에 한정되지는 않으며, 절연성을 갖는 다양한 재료가 사용될 수 있다.
절연 피막(14)은 활성층(12)이 제1 반도체층(11) 및 제2 반도체층(13) 외의 전도성 물질과 접촉하여 발생할 수 있는 전기적 단락을 방지할 수 있다. 또한, 절연 피막(14)을 형성함으로써 발광 소자(LD)의 표면 결함을 최소화하여 발광 소자(LD)의 수명과 효율을 향상시킬 수 있다.
도 3은 일 실시예에 따른 표시 장치를 나타내는 평면도이다.
도 3을 참조하면, 표시 장치(1000)는 기판(SUB), 및 기판(SUB) 상에 제공된 복수의 화소(PXL)들을 포함할 수 있다. 구체적으로, 표시 장치(1000)(또는, 기판(SUB))는, 영상이 표시되는 표시 영역(DA)과, 표시 영역(DA)을 제외한 비표시 영역(NDA)을 포함할 수 있다.
표시 영역(DA)은 화소(PXL)들이 제공되는 영역일 수 있다. 비표시 영역(NDA)은 화소(PXL)들을 구동하기 위한 구동부들(SDV, DDV), 및 화소(PXL)들과 구동부들을 연결하는 각종 배선(DL, SL, CL)들이 제공되는 영역일 수 있다.
표시 영역(DA)은 다양한 형상을 가질 수 있다. 예를 들어, 표시 영역(DA)은 직선으로 이루어진 변을 포함하는 다각형, 곡선으로 이루어진 변을 포함하는 원, 타원 등, 또는 직선과 곡선으로 이루어진 변을 포함하는 반원, 반타원 등 다양한 형상으로 제공될 수 있다.
표시 영역(DA)이 복수 개의 영역을 포함하는 경우, 각 영역 또한 직선의 변을 포함하는 닫힌 형태의 다각형, 곡선의 변을 포함하는 반원, 반타원 등 다양한 형상으로 제공될 수 있다. 또한, 복수의 영역들의 면적은 서로 동일하거나 서로 다를 수 있다. 일 실시예에서는, 표시 영역(DA)이 직선의 변을 포함하는 사각 형상을 가지는 하나의 영역으로 제공된 경우를 예로서 설명한다.
비표시 영역(NDA)은 표시 영역(DA)의 적어도 일 측에 제공될 수 있다. 비표시 영역(NDA)은 표시 영역(DA)을 둘러쌀 수 있다.
화소(PXL)들은 기판(SUB) 상의 표시 영역(DA) 내에 제공될 수 있다. 화소(PXL)들 각각은 스캔 라인(SL) 및 데이터 라인(DL)과 연결되어 해당 스캔 신호 및 데이터 신호에 의해 구동되는 적어도 하나의 발광 소자(LD)를 포함할 수 있다.
화소(PXL)들 각각은 적색, 녹색, 및 청색 중 어느 하나의 색을 출사할 수 있으나, 이에 한정되는 것은 아니다. 예를 들면, 화소(PXL)들 각각은 시안, 마젠타, 옐로우, 및 백색 중 하나의 색을 출사할 수도 있다.
화소(PXL)들은 제1 색의 광을 출사하는 제1 화소, 제1 색과 상이한 제2 색의 광을 출사하는 제2 화소, 및 제1 색 및 제2 색과 상이한 제3 색의 광을 출사하는 제3 화소를 포함할 수 있다. 서로 인접하도록 배치된 적어도 하나의 제1 화소, 제2 화소, 및 제3 화소는 다양한 색상의 빛을 방출할 수 있는 하나의 화소 유닛을 구성할 수 있다. 예를 들어, 제1 화소는 적색의 빛을 방출하는 적색 화소일 수 있고, 제2 화소는 녹색의 빛을 방출하는 녹색 화소일 수 있으며, 제3 화소는 청색의 빛을 방출하는 청색 화소일 수 있다. 또한, 각 화소(PXL)들은 서로 동일한 색의 광을 방출하는 발광 소자를 구비하되, 각 발광 소자들 상에 배치된 서로 다른 색상의 광 변환층을 포함하여 서로 다른 색의 광을 방출할 수 있다. 다른 실시예에서, 각 화소(PXL)들은 서로 다른 색의 광을 방출하는 발광 소자를 구비할 수도 있다. 다만, 각 화소(PXL)들의 색상, 종류 및/또는 개수 등이 특별히 한정되는 것은 아니다.
화소(PXL)들은 복수 개로 제공되어 제1 방향(DR1) 및 제1 방향(DR1)에 교차하는 제2 방향(DR2)을 따라 배열될 수 있다. 화소(PXL)들의 배열 형태가 이에 한정되는 것은 아니며, 다양한 형태로 배열될 수 있다.
구동부들(SDV, DDV)은 비표시 영역(NDA)에 배치될 수 있다. 구동부들(SDV, DDV)은 배선(SL, DL)들을 통해 각 화소(PXL)들에 신호를 제공하며, 이에 따라 각 화소(PXL)들의 구동을 제어할 수 있다. 구동부들(SDV, DDV)은 스캔 라인(SL)들을 통해 화소(PXL)들에 스캔 신호를 제공하는 스캔 구동부(SDV), 및 데이터 라인(DL)들을 통해 화소(PXL)들에 데이터 신호를 제공하는 데이터 구동부(DDV)를 포함할 수 있다.
스캔 구동부(SDV)는 기판(SUB)의 일 측에 배치될 수 있고, 일 방향(예컨대, 제2 방향(DR2))을 따라 배치될 수 있다. 스캔 구동부(SDV)는 별도의 부품으로 기판(SUB) 상에 장착될 수 있으나, 이에 한정되는 것은 아니다. 예를 들어, 스캔 구동부(SDV)는 기판(SUB) 상에 직접 형성될 수도 있다. 또한, 스캔 구동부(SDV)는 기판(SUB)의 외부에 위치하고, 별도의 연결 부재를 통해 각 화소(PXL)들에 연결될 수도 있다.
데이터 구동부(DDV)는 패드부(PA)를 통해 각 화소(PXL)들과 연결되어 화소(PXL)들에 데이터 신호를 제공할 수 있다. 패드부(PA)는 비표시 영역(NDA)에 배치될 수 있고, 데이터 구동부(DDV)와 연결되기 위한 복수의 패드들을 포함할 수 있다. 각 화소(PXL)들에 데이터 신호를 공급하는 데이터 라인(DL)들은 연결 라인(CL)들을 통해 데이터 구동부(DDV)와 연결될 수 있다. 데이터 구동부(DDV)는 패드부(PA) 상에 직접 배치되거나, 별도의 연결 부재를 통해 패드부(PA)에 연결될 수 있다.
실시예에 따라, 표시 장치(1000)는 스캔 구동부(SDV), 및 데이터 구동부(DDV)를 제어하는 타이밍 제어부 및 발광 제어 라인을 통해 화소(PXL)들에 발광 제어 신호를 제공하는 발광 구동부를 더 포함할 수 있다.
도 4 내지 도 6은 일 실시예에 따른 화소를 나타내는 회로도들이다. 도 4 내지 도 6은 능동형 발광 표시 패널을 구성하는 화소의 일 예를 도시하였으나, 반드시 이에 제한되는 것은 아니다.
도 4를 참조하면, 화소(PXL)는 적어도 하나의 발광 소자(LD)를 포함하는 발광 소자 유닛(LDU)과, 이에 접속되어 발광 소자(LD)를 구동하는 구동 회로(DC)를 포함할 수 있다. 발광 소자 유닛(LDU)은 서로 병렬 및/또는 직렬 연결되는 복수의 발광 소자(LD)들을 포함할 수 있다.
발광 소자(LD)의 제1 전극(예컨대, 애노드 전극)은 구동 회로(DC)를 경유하여 제1 구동 전원(VDD)에 접속되고, 발광 소자(LD)의 제2 전극(예컨대, 캐소드 전극)은 제2 구동 전원(VSS)에 접속될 수 있다.
제1 구동 전원(VDD) 및 제2 구동 전원(VSS)은 서로 다른 전위를 가질 수 있다. 일 예로, 제2 구동 전원(VSS)은 제1 구동 전원(VDD)의 전위보다 발광 소자(LD)의 문턱전압 이상 낮은 전위를 가질 수 있다. 즉 제1 구동 전원(VDD)에 인가되는 전압은 제2 구동 전원(VSS)에 인가되는 전압보다 클 수 있다.
발광 소자(LD)는 구동 회로(DC)에 의해 제어되는 구동 전류에 상응하는 휘도로 발광할 수 있다. 구동 회로(DC)는 제1 트랜지스터(M1, 구동 트랜지스터), 제2 트랜지스터(M2, 스위칭 트랜지스터) 및 스토리지 커패시터(Cst)를 포함할 수 있다.
제1 트랜지스터(M1)의 제1 전극은 제1 구동 전원(VDD)에 접속될 수 있고, 제1 트랜지스터(M1)의 제2 전극은 발광 소자(LD)의 제1 전극(예컨대, 애노드 전극)에 전기적으로 연결될 수 있다. 제1 트랜지스터(M1)의 게이트 전극은 제1 노드(N1)에 접속될 수 있다. 제1 트랜지스터(M1)는 제1 노드(N1)의 전압에 대응하여 발광 소자(LD)들로 공급되는 구동 전류의 양을 제어할 수 있다.
제2 트랜지스터(M2)의 제1 전극은 데이터 라인(DL)에 접속되고, 제2 트랜지스터(M2)의 제2 전극은 제1 노드(N1)에 접속될 수 있다. 여기서, 제2 트랜지스터(M2)의 제1 전극과 제2 전극은 서로 다른 전극으로서, 제1 전극이 소스 전극이면 제2 전극은 드레인 전극일 수 있다. 제2 트랜지스터(M2)의 게이트 전극은 스캔 라인(SL)에 접속될 수 있다.
제2 트랜지스터(M2)는 스캔 라인(SL)으로부터 제2 트랜지스터(M2)가 턴-온될 수 있는 전압(예컨대, 게이트 온 전압)의 스캔 신호가 공급될 때 턴-온되어, 데이터 라인(DL)과 제1 노드(N1)를 전기적으로 연결할 수 있다. 이때, 데이터 라인(DL)으로는 해당 프레임의 데이터 신호가 공급되고, 이에 따라 제1 노드(N1)로 데이터 신호가 전달될 수 있다. 제1 노드(N1)로 전달된 데이터 신호는 스토리지 커패시터(Cst)에 저장될 수 있다.
스토리지 커패시터(Cst)의 일 전극은 제1 구동 전원(VDD)에 접속될 수 있고, 스토리지 커패시터(Cst)의 타 전극은 제1 노드(N1)에 접속될 수 있다. 스토리지 커패시터(Cst)는 데이터 신호와 제1 구동 전원(VDD) 양 단의 전압차에 대응하는 전압으로 충전될 수 있고, 다음 프레임의 데이터 신호가 공급될 때까지 충전된 전압을 유지할 수 있다.
설명의 편의를 위해, 도 4에서는 데이터 신호를 각 화소(PXL)들의 내부로 전달하기 위한 제2 트랜지스터(M2)와, 데이터 신호의 저장을 위한 스토리지 커패시터(Cst)와, 데이터 신호에 대응하는 구동 전류를 발광 소자(LD)로 공급하기 위한 제1 트랜지스터(M1)를 포함한 비교적 단순한 구조의 구동 회로(DC)를 도시하였으나, 구동 회로(DC)의 구조는 다양하게 변경 실시될 수 있다. 일 예로, 구동 회로(DC)는 제1 트랜지스터(M1)의 문턱전압을 보상하기 위한 보상 트랜지스터, 제1 노드(N1)를 초기화하기 위한 초기화 트랜지스터, 및/또는 발광 소자(LD)의 발광 시간을 제어하기 위한 발광 제어 트랜지스터 등과 같은 각종 트랜지스터나, 제1 노드(N1)의 전압을 부스팅하기 위한 부스팅 커패시터 등과 같은 다른 회로 소자들을 더 포함할 수 있다.
또한, 도 4에서는 구동 회로(DC)에 포함되는 트랜지스터들, 예컨대 제1 및 제2 트랜지스터들(M1, M2)이 모두 P타입의 트랜지스터들인 것으로 도시되었으나, 반드시 이에 한정되는 것은 아니다. 즉, 구동 회로(DC)에 포함되는 제1 및 제2 트랜지스터들(M1, M2) 중 적어도 하나는 N타입의 트랜지스터로 변경될 수도 있다.
예를 들어, 도 5에 도시된 바와 같이, 구동 회로(DC)의 제1 및 제2 트랜지스터들(M1, M2)은 N타입의 트랜지스터로 구현될 수 있다. 도 5에 도시된 구동 회로(DC)는 트랜지스터 타입 변경으로 인한 일부 구성요소들의 접속 위치 변경을 제외하고는 그 구성이나 동작이 도 4의 구동 회로(DC)와 유사할 수 있다. 따라서, 이에 대한 상세한 설명은 생략하기로 한다.
다른 예로, 도 6에 도시된 바와 같이, 화소(PXL)는 제3 트랜지스터(M3, 센싱 트랜지스터)를 더 포함할 수 있다.
제3 트랜지스터(M3)의 게이트 전극은 센싱 신호 라인(SSL)에 연결될 수 있다. 제3 트랜지스터(M3)의 일 전극은 센싱 라인(SENL)에 연결되고, 제3 트랜지스터(M3)의 타 전극은 발광 소자(LD)의 애노드 전극과 연결될 수 있다. 제3 트랜지스터(M3)는 센싱 기간에 센싱 신호 라인(SSL)에 공급되는 센싱 신호에 따라 발광 소자(LD)의 애노드 전극에서의 전압 값을 센싱 라인(SENL)으로 전달할 수 있다. 센싱 라인(SENL)을 통해 전달된 전압 값은 외부 회로(예컨대, 타이밍 제어부)에 제공될 수 있고, 외부 회로는 제공된 전압 값을 기초로 화소(PXL)의 특성 정보(예컨대, 제1 트랜지스터(M1)의 문턱 전압 등)를 추출할 수 있다. 추출된 특성 정보는 화소(PXL)의 특성 편차가 보상되도록 영상 데이터를 변환하는 데에 이용될 수 있다.
도 7은 다른 실시예에 따른 화소를 나타내는 회로도이다.
도 7을 참조하면, 화소(PXL)는 발광 소자 유닛(LDU), 제1 내지 제7 트랜지스터들(T1, T2, T3, T4, T5, T6, T7), 및 스토리지 커패시터(Cst)를 포함할 수 있다.
발광 소자 유닛(LDU)은 서로 병렬 및/또는 직렬 연결되는 복수의 발광 소자(LD)들을 포함할 수 있다. 발광 소자(LD)의 제1 전극(예컨대, 애노드 전극)은 제6 트랜지스터(T6)를 경유하여 제1 트랜지스터(T1)에 접속되고, 발광 소자(LD)의 제2 전극(예컨대, 캐소드 전극)은 제2 구동 전원(VSS)에 접속될 수 있다. 발광 소자(LD)는 제1 트랜지스터(T1)로부터 공급되는 전류량에 대응하여 소정의 휘도로 발광할 수 있다.
제1 트랜지스터(T1, 구동 트랜지스터)의 일 전극은 제5 트랜지스터(T5)를 경유하여 제1 구동 전원(VDD)에 접속될 수 있고, 제1 트랜지스터(T1)의 다른 전극은 제6 트랜지스터(T6)를 경유하여 발광 소자(LD)의 제1 전극에 접속될 수 있다. 이와 같은 제1 트랜지스터(T1)는 게이트 전극인 제1 노드(N1)의 전압에 대응하여 제1 구동 전원(VDD)으로부터 발광 소자(LD)를 경유하여 제2 구동 전원(VSS)으로 흐르는 전류량을 제어할 수 있다.
제2 트랜지스터(T2, 스위칭 트랜지스터)는 데이터 라인(DL)과 제1 트랜지스터(T1)의 일 전극 사이에 접속될 수 있다. 그리고, 제2 트랜지스터(T2)의 게이트 전극은 스캔 라인(SL)에 접속될 수 있다. 이와 같은 제2 트랜지스터(T2)는 스캔 라인(SL)으로 게이트 온 전압의 스캔 신호가 공급될 때 턴-온되어 데이터 라인(DL)과 제1 트랜지스터(T1)의 일 전극을 전기적으로 접속시킬 수 있다.
제3 트랜지스터(T3)는 제1 트랜지스터(T1)의 다른 전극과 제1 노드(N1) 사이에 접속될 수 있다. 그리고, 제3 트랜지스터(T3)의 게이트 전극은 스캔 라인(SL)에 접속될 수 있다. 이와 같은 제3 트랜지스터(T3)는 스캔 라인(SL)으로 게이트 온 전압의 스캔 신호가 공급될 때 턴-온되어 제1 트랜지스터(T1)의 다른 전극과 제1 노드(N1)를 전기적으로 접속시킬 수 있다.
제4 트랜지스터(T4)는 제1 노드(N1)와 초기화 전원(Vint) 사이에 접속될 수 있다. 그리고, 제4 트랜지스터(T4)의 게이트 전극은 전단 스캔 라인(SL-1)에 접속될 수 있다. 이와 같은 제4 트랜지스터(T4)는 전단 스캔 라인(SL-1)으로 게이트 온 전압의 스캔 신호가 공급될 때 턴-온되어 제1 노드(N1)로 초기화 전원(Vint)의 전압을 공급할 수 있다. 여기서, 초기화 전원(Vint)은 데이터 신호보다 낮은 전압으로 설정될 수 있다.
제5 트랜지스터(T5)는 제1 구동 전원(VDD)과 제1 트랜지스터(T1)의 일 전극 사이에 접속될 수 있다. 제5 트랜지스터(T5)의 게이트 전극은 발광 제어 라인(EL)에 접속될 수 있다. 이와 같은 제5 트랜지스터(T5)는 발광 제어 라인(EL)으로 게이트 온 전압의 발광 제어 신호가 공급될 때 턴-온될 수 있고, 그 외의 경우에 턴-오프될 수 있다.
제6 트랜지스터(T6)는 제1 트랜지스터(T1)의 다른 전극과 발광 소자(LD)의 제1 전극 사이에 접속될 수 있다. 제6 트랜지스터(T6)의 게이트 전극은 발광 제어 라인(EL)에 접속될 수 있다. 이와 같은 제6 트랜지스터(T6)는 발광 제어 라인(EL)으로 게이트 온 전압의 발광 제어 신호가 공급될 때 턴-온될 수 있고, 그 외의 경우에 턴-오프될 수 있다.
제7 트랜지스터(T7)는 초기화 전원(Vint)과 발광 소자(LD)의 제1 전극(예컨대, 애노드 전극) 사이에 접속될 수 있다. 그리고, 제7 트랜지스터(T7)의 게이트 전극은 후단 스캔 라인(SL+1)에 접속될 수 있다. 이와 같은 제7 트랜지스터(T7)는 후단 스캔 라인(SL+1)으로 게이트 온 전압의 스캔 신호가 공급될 때 턴-온되어 초기화 전원(Vint)의 전압을 발광 소자(LD)의 제1 전극으로 공급할 수 있다.
도 7에서는 제7 트랜지스터(T7)의 게이트 전극이 후단 스캔 라인(SL+1)에 접속된 경우를 예시하였으나, 반드시 이에 제한되는 것은 아니다. 예를 들어, 제7 트랜지스터(T7)의 게이트 전극은 스캔 라인(SL)에 접속될 수도 있다. 이 경우, 초기화 전원(Vint)의 전압은 스캔 라인(SL)으로 게이트-온 전압의 스캔 신호가 공급될 때, 제7 트랜지스터(T7)를 경유하여 발광 소자(LD)의 애노드 전극으로 공급될 수 있다.
스토리지 커패시터(Cst)는 제1 구동 전원(VDD)과 제1 노드(N1) 사이에 접속될 수 있다. 이와 같은 스토리지 커패시터(Cst)에는 데이터 신호 및 제1 트랜지스터(T1)의 문턱전압에 대응하는 전압이 저장될 수 있다.
한편, 도 7에서는 구동 회로(DC)에 포함되는 트랜지스터들, 일 예로, 제1 내지 제7 트랜지스터들(T1, T2, T3, T4, T5, T6, T7)을 모두 P타입의 트랜지스터들로 도시하였으나, 반드시 이에 한정되는 것은 아니며, 제1 내지 제7 트랜지스터들(T1, T2, T3, T4, T5, T6, T7) 중 적어도 하나는 N타입의 트랜지스터로 변경될 수도 있다.
도 8은 일 실시예에 따른 화소의 평면도이다. 도 9는 도 8의 A-A' 선을 기준으로 자른 단면도이다.
도 8 및 도 9를 참조하면, 표시 장치(1000)는 기판(SUB), 화소 회로층(PCL), 및 표시층(DPL)을 포함할 수 있다.
기판(SUB)은 평면상 직사각형 형상으로 이루어질 수 있다. 기판(SUB)은 일 방향으로 연장된 양 단변과 상기 일 방향과 교차하는 다른 방향으로 연장된 양 장변을 포함할 수 있다. 평면상 기판(SUB)의 장변과 단변이 만나는 코너부는 직각일 수 있지만, 이에 한정되지 않으며, 라운드진 곡선 형상을 가질 수도 있다. 기판(SUB)의 평면 형상은 예시된 것에 제한되지 않고, 정사각형, 원형, 타원이나 기타 다른 형상을 가질 수 있다.
기판(SUB)은 경성(rigid) 기판 또는 가요성(flexible) 기판일 수 있으며, 그 재료나 물성이 특별히 한정되지는 않는다. 일 예로, 기판(SUB)은 유리 또는 강화 유리로 구성된 경성 기판, 또는 플라스틱 또는 금속 재질의 박막 필름으로 구성된 가요성 기판일 수 있다. 또한, 기판(SUB)은 투명 기판일 수 있으나 이에 한정되지는 않는다. 일 예로, 기판(SUB)은 반투명 기판, 불투명 기판, 또는 반사성 기판일 수도 있다.
기판(SUB) 상에는 화소 회로층(PCL)이 배치될 수 있다. 화소 회로층(PCL)은 화소(PXL)의 화소 구동 회로(도 4의 DC)를 구성하는 복수의 회로 소자들을 포함할 수 있다.
화소 회로층(PCL)은 순차적으로 적층된 제1 회로 절연층(CINS1), 제2 회로 절연층(CINS2), 제3 회로 절연층(CINS3), 및 제4 회로 절연층(CINS4)을 포함할 수 있다. 제1 내지 제4 회로 절연층들(CINS1, CINS2, CINS3, CINS4)은 각각 유기 절연 물질 또는 무기 절연 물질을 포함하는 절연층일 수 있다.
제1 회로 절연층(CINS1) 상에는 반도체 패턴(SCL)이 배치될 수 있다. 반도체 패턴(SCL)은 후술할 제1 트랜지스터 전극(TE1)에 접촉되는 제1 영역, 제2 트랜지스터 전극(TE2)에 연결되는 제2 영역, 및 제1 영역과 제2 영역 사이에 위치하는 채널 영역을 포함할 수 있다. 제1 영역 및 제2 영역 중 하나는 소스 영역이고, 다른 하나는 드레인 영역일 수 있다.
반도체 패턴(SCL)은 폴리 실리콘, 아몰퍼스 실리콘, 산화물 반도체 등으로 이루어진 반도체 패턴일 수 있다. 또한, 반도체 패턴(SCL)의 채널 영역은 불순물이 도핑되지 않은 반도체 패턴으로서 진성 반도체일 수 있고, 반도체 패턴(SCL)의 제1 영역 및 제2 영역 각각은 소정의 불순물이 도핑된 반도체 패턴일 수 있다.
반도체 패턴(SCL) 상에는 게이트 전극(GE)이 배치될 수 있다. 게이트 전극(GE)과 반도체 패턴(SCL) 사이에는 게이트 절연막(GI)이 배치될 수 있다. 게이트 전극(GE)과 반도체 패턴(SCL)은 게이트 절연막(GI)에 의해 서로 절연될 수 있다. 도 9에서는 게이트 전극(GE)이 반도체 패턴(SCL)의 상부에 위치하는 탑-게이트 구조의 트랜지스터를 예시하고 있으나, 반드시 이에 한정되는 것은 아니다. 예를 들어, 게이트 전극(GE)은 반도체 패턴(SCL)의 하부에 배치되거나, 상부 및 하부에 모두 배치될 수도 있다.
제2 회로 절연층(CINS2) 상에는 제1 회로 도전층이 배치될 수 있다. 상기 제1 회로 도전층은 제1 트랜지스터 전극(TE1) 및 제2 트랜지스터 전극(TE2)을 포함할 수 있다. 제1 트랜지스터 전극(TE1)은 제2 회로 절연층(CINS2)을 관통하는 컨택홀을 통해 상술한 반도체 패턴(SCL)의 제1 영역과 접촉할 수 있다. 제2 트랜지스터 전극(TE2)은 제2 회로 절연층(CINS2)을 관통하는 컨택홀을 통해 상술한 반도체 패턴(SCL)의 제2 영역과 접촉할 수 있다.
제3 회로 절연층(CINS3) 상에는 제2 회로 도전층이 배치될 수 있다. 상기 제2 회로 도전층은 제1 전원 배선(PL1), 제2 전원 배선(PL2), 및 브릿지 배선(BRE)을 포함할 수 있다.
제1 전원 배선(PL1)은 제1 구동 전원(도 4의 VDD)에 접속된 배선일 수 있다. 제1 전원 배선(PL1)은 제3 회로 절연층(CINS3)을 관통하는 컨택홀을 통해 제1 트랜지스터 전극(TE1)과 접촉할 수 있다.
제2 전원 배선(PL2)은 제2 구동 전원(도 4의 VSS)에 접속된 배선일 수 있다. 제2 전원 배선(PL2)은 제4 회로 절연층(CINS4)을 관통하는 제2 컨택홀(CH2)을 통해 후술할 제3 정렬 전극(RFE3)과 접촉할 수 있다.
브릿지 배선(BRE)은 제3 회로 절연층(CINS3)을 관통하는 컨택홀을 통해 제2 트랜지스터 전극(TE2)과 접촉할 수 있다. 브릿지 배선(BRE)은 제4 회로 절연층(CINS4)을 관통하는 제1 컨택홀(CH1)을 통해 후술할 제1 정렬 전극(RFE1)과 접촉할 수 있다. 이에 따라, 제2 트랜지스터 전극(TE2)에 제공된 구동 전류는 브릿지 배선(BRE)을 통해 제1 정렬 전극(RFE1)에 공급될 수 있다.
화소 회로층(PCL) 상에는 표시층(DPL)이 배치될 수 있다. 표시층(DPL)은 서로 병렬 및/또는 직렬 연결되는 복수의 발광 소자들(LD1, LD2)을 포함하는 발광 소자 유닛(LDU)을 포함할 수 있다.
표시층(DPL)은 제4 회로 절연층(CINS4) 상에 배치된 격벽층, 정렬 전극층, 제1 절연층(INS1), 발광 소자 유닛(LDU), 제2 절연층(INS2), 컨택 전극층, 제3 절연층(INS3), 및 제4 절연층(INS4)을 포함할 수 있다.
격벽층은 유기 재료 또는 무기 재료의 절연 물질을 포함할 수 있으나 이에 한정되지 않는다.
격벽층은 제1 격벽(BNK1), 제2 격벽(BNK2), 및 제3 격벽(BNK3)을 포함할 수 있다.
제1 격벽(BNK1), 제2 격벽(BNK2), 및 제3 격벽(BNK3) 사이의 이격 공간에는 발광 소자 유닛(LDU)이 배치될 수 있다. 이를 위해, 제1 격벽(BNK1), 제2 격벽(BNK2), 및 제3 격벽(BNK3)은 발광 소자들(LD1, LD2)의 길이 이상으로 이격될 수 있다.
제1 격벽(BNK1), 제2 격벽(BNK2), 및 제3 격벽(BNK3) 각각은 측면이 소정 각도로 경사진 사다리꼴 형상을 가질 수 있으나, 반드시 이에 한정되는 것은 아니며, 반타원형, 원형, 사각형 등의 다양한 형상을 가질 수 있다.
격벽층 상에는 정렬 전극층이 배치될 수 있다. 정렬 전극층은 도전성 재료로 이루어질 수 있다. 상기 도전성 재료로는 은(Ag), 마그네슘(Mg), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 티타늄(Ti), 이들의 합금과 같은 금속 등이 포함될 수 있으나, 반드시 이에 한정되는 것은 아니다. 예를 들어, 정렬 전극층은 일정한 반사율을 갖는 도전성 재료를 포함할 수 있다. 이 경우, 각 발광 소자들(LD1, LD2)의 단부들로부터 출사되는 광이 정렬 전극층에 의해 반사되어 표시 방향(예컨대, 제3 방향(DR3))으로 진행될 수 있다.
또한, 정렬 전극층은 단일층으로 형성될 수 있다. 다만, 반드시 이에 한정되는 것은 아니며, 정렬 전극층은 다중층으로 형성될 수 있다. 예를 들어, 정렬 전극층은 투명한 도전성 재료로 이루어진 캡핑층(미도시)을 더 포함할 수도 있다. 캡핑층은 정렬 전극층은 커버하도록 배치되어, 표시 장치의 제조 공정 중 발생할 수 있는 정렬 전극층의 손상을 방지할 수 있다.
정렬 전극층은 제1 정렬 전극(RFE1), 제2 정렬 전극(RFE2), 및 제3 정렬 전극(RFE3)을 포함할 수 있다.
제1 정렬 전극(RFE1), 제2 정렬 전극(RFE2), 및 제3 정렬 전극(RFE3)은 제2 방향(DR2)을 따라 연장할 수 있다. 제1 정렬 전극(RFE1) 및 제2 정렬 전극(RFE2)은 제1 발광 소자(LD1)를 사이에 두고 제1 방향(DR1)을 따라 서로 이격될 수 있다. 제2 정렬 전극(RFE2) 및 제3 정렬 전극(RFE3)은 제2 발광 소자(LD2)를 사이에 두고 제1 방향(DR1)을 따라 서로 이격될 수 있다.
제1 정렬 전극(RFE1)은 제1 격벽(BNK1) 상에 제공되고, 제2 정렬 전극(RFE2)은 제2 격벽(BNK2) 상에 제공되고, 제3 정렬 전극(RFE3)은 제3 격벽(BNK3) 상에 제공될 수 있다. 이에 따라, 제1 정렬 전극(RFE1), 제2 정렬 전극(RFE2), 및 제3 정렬 전극(RFE3)은 각각 제1 격벽(BNK1), 제2 격벽(BNK2), 및 제3 격벽(BNK3)의 형상에 대응되는 형상을 가질 수 있다. 즉, 제1 정렬 전극(RFE1), 제2 정렬 전극(RFE2), 및 제3 정렬 전극(RFE3)은 기판(SUB)의 상면으로부터 소정한 각도를 갖는 경사면을 가질 수 있다. 이 경우, 각 발광 소자들(LD1, LD2)의 양 단부들로부터 출사된 광은 제1 정렬 전극(RFE1), 제2 정렬 전극(RFE2), 및 제3 정렬 전극(RFE3)의 경사면에 반사되어 제3 방향(DR3)으로 진행될 수 있다. 따라서, 표시 장치의 출광 효율이 개선될 수 있다.
상술한 바와 같이, 제1 정렬 전극(RFE1)은 제4 회로 절연층(CINS4)을 관통하는 제1 컨택홀(CH1)을 통해 화소 회로층(PCL)의 브릿지 배선(BRE)과 전기적으로 연결될 수 있다. 또한, 제3 정렬 전극(RFE3)은 제4 회로 절연층(CINS4)을 관통하는 제2 컨택홀(CH2)을 통해 화소 회로층(PCL)의 제2 전원 배선(PL2)과 전기적으로 연결될 수 있다. 제1 정렬 전극(RFE1)은 브릿지 배선(BRE)으로부터 구동 전류를 제공받아 발광 소자 유닛(LDU)에 공급할 수 있다.
정렬 전극층 상에는 제1 절연층(INS1)이 제공될 수 있다. 제1 절연층(INS1)은 기판(SUB)의 전면 상에 배치될 수 있다.
제1 절연층(INS1)은 무기 재료로 이루어진 무기 절연층일 수 있다. 이 경우, 제1 절연층(INS1)은 기판(SUB)과 정렬 전극층의 표면을 따라 대체적으로 균일한 두께로 배치될 수 있다.
제1 절연층(INS1) 상에는 발광 소자들(LD1, LD2)이 배치될 수 있다. 각 발광 소자들(LD1, LD2)은 각 격벽들(BNK1, BNK2, BNK3) 사이에 마련된 공간 내에 배치될 수 있다. 예를 들어, 제1 발광 소자(LD1)는 제1 격벽(BNK1)과 제2 격벽(BNK2)의 사이에 마련된 공간 내에 배치될 수 있고, 제2 발광 소자(LD2)는 제2 격벽(BNK2)과 제3 격벽(BNK3)의 사이에 마련된 공간 내에 배치될 수 있다. 각 발광 소자들(LD1, LD2)은 서로 직렬 및 병렬로 연결될 수 있으며, 구동 전류를 공급받아 대응하는 휘도의 빛을 방출할 수 있다.
발광 소자 유닛(LDU) 상에는 제2 절연층(INS2)이 배치될 수 있다. 제2 절연층(INS2)은 각 발광 소자들(LD1, LD2)과 중첩하여 배치될 수 있다.
제2 절연층(INS2)은 각 발광 소자들(LD1, LD2)의 적어도 일부를 덮도록 배치되되, 각 발광 소자들(LD1, LD2)의 일 단부 및 타 단부를 노출하도록 배치될 수 있다. 또한, 제2 절연층(INS2)은 각 발광 소자들(LD1, LD2)과 제1 절연층(INS1) 사이의 공간을 메울 수 있다. 이에 따라, 발광 소자들(LD1, LD2)이 제1 절연층(INS1) 상에 더욱 안정적으로 배치되어 고정될 수 있다.
제1 절연층(INS1) 및 제2 절연층(INS2) 상에는 컨택 전극층이 형성될 수 있다.
컨택 전극층은 투명한 도전성 재료로 구성될 수 있다. 예를 들어, 투명한 도전성 재료로는 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide) 및 ITZO(Indium Tin-Zinc Oxide) 등을 포함할 수 있다. 컨택 전극층이 투명한 도전성 재료로 구성될 경우, 발광 소자들(LD1, LD2)로부터 출사된 광이 제3 방향(DR3)으로 진행될 때, 광 손실을 저감할 수 있다. 컨택 전극층의 재료는 상술한 재료들에 한정되는 것은 아니다.
컨택 전극층은 제1 컨택 전극(CTE1), 제2 컨택 전극(CTE2), 및 제3 컨택 전극(CTE3)을 포함할 수 있다. 제1 컨택 전극(CTE1)은 제1 정렬 전극(RFE1)과 함께 제1 전극으로 명명될 수 있다. 또한, 제2 컨택 전극(CTE2)은 제2 정렬 전극(RFE2)과 함께 제2 전극으로 명명될 수 있다.
제1 컨택 전극(CTE1)은 제1 절연층(INS1)을 관통하는 컨택홀을 통해 제1 정렬 전극(RFE1)과 접촉할 수 있고, 제1 정렬 전극(RFE1)으로부터 구동 전류를 제공받을 수 있다. 제1 컨택 전극(CTE1)의 일단은 제1 발광 소자(LD1)의 일 단부에 접촉할 수 있다. 이에 따라, 제1 컨택 전극(CTE1)은 제1 정렬 전극(RFE1)으로부터 제공받은 구동 전류를 제1 발광 소자(LD1)에 공급할 수 있다.
제3 컨택 전극(CTE3)은 제1 절연층(INS1)을 관통하는 컨택홀을 통해 제3 정렬 전극(RFE3)과 접촉할 수 있고, 제3 정렬 전극(RFE3)을 통해 제2 전원 배선(PL2)의 전압을 제공받을 수 있다. 즉, 제3 컨택 전극(CTE3)은 제2 전원 배선(PL2)을 통해 제2 구동 전원(도 4의 VSS)과 연결될 수 있다. 제3 컨택 전극(CTE3)의 일단은 제2 발광 소자(LD2)의 타 단부에 접촉할 수 있다. 이에 따라, 제3 컨택 전극(CTE3)은 제2 구동 전원(VSS)의 전압을 제2 발광 소자(LD2)에 공급할 수 있다.
제2 컨택 전극(CTE2)의 일단은 제1 발광 소자(LD1)의 타 단부에 접촉하고, 제2 컨택 전극(CTE2)의 타단은 제2 발광 소자(LD2)의 일 단부에 접촉할 수 있다. 제2 컨택 전극(CTE2)은 제1 발광 소자(LD1) 및 제2 발광 소자(LD2)를 직렬로 연결할 수 있다.
제1 컨택 전극(CTE1), 제2 컨택 전극(CTE2), 및/또는 제3 컨택 전극(CTE3)은 제1 컨택 전극(CTE1), 제2 컨택 전극(CTE2), 및/또는 제3 컨택 전극(CTE3)을 관통하는 복수의 홀(H)을 포함할 수 있다.
복수의 홀(H)은 발광 소자들(LD1, LD2)의 양 단부를 따라 형성될 수 있다.
복수의 홀(H)의 면적은 상호 실질적으로 동일할 수 있으나, 반드시 이에 제한되는 것은 아니다.
도 9에서는 복수의 홀(H)이 원형 형상을 갖는 경우를 예시하였으나, 반드시 이에 제한되는 것은 아니다. 즉, 복수의 홀(H)은 평면상 사각형 또는 제1 방향(DR1) 및/또는 제2 방향(DR2)으로 연장하는 슬릿 형상을 가질 수도 있다.
복수의 홀(H)은 컨택 전극층을 관통하되, 컨택 전극층의 하부에 배치된 전극층(예컨대, 정렬 전극층)을 더 관통할 수 있다. 또는, 복수의 홀(H)은 컨택 전극층을 관통하여, 컨택 전극층 하부에 배치되는 절연층(예컨대, 제1 절연층(INS1))의 상면을 노출시킬 수 있다.
예를 들어, 복수의 홀(H)은 제1 컨택 전극(CTE1) 및 제1 정렬 전극(RFE1)을 관통할 수 있다. 이에 따라, 복수의 홀(H)은 제1 정렬 전극(RFE1) 하부에 배치된 제1 격벽(BNK1)의 상면을 부분적으로 노출시킬 수 있다.
또한, 복수의 홀(H)은 제2 컨택 전극(CTE2)을 관통할 수 있다. 이에 따라, 복수의 홀(H)은 제2 컨택 전극(CTE2)의 하부에 배치된 제1 절연층(INS1)의 상면을 부분적으로 노출시킬 수 있다.
또한, 복수의 홀(H)은 제3 컨택 전극(CTE3) 및 제3 정렬 전극(RFE3)을 관통할 수 있다. 이에 따라, 복수의 홀(H)은 제3 정렬 전극(RFE3) 하부에 배치된 제3 격벽(BNK3)의 상면을 부분적으로 노출시킬 수 있다.
복수의 홀(H) 사이의 영역은 단락 불량 발생 시 순간적인 높은 전류에 의해 단선될 수 있다. 이에 따라, 일부 발광 소자들(LD1, LD2)에서 단락 불량이 발생하더라도, 다른 발광 소자들이 정상적으로 동작할 수 있다. 예를 들어, 일부 발광 소자들(LD1, LD2)에서 단락 불량이 발생하는 경우, 단락이 발생한 발광 소자와 동일한 열에 배치된 모든 발광 소자들이 발광하지 않을 수 있다. 이에, 일 실시예에 따른 표시 장치는 단락 불량에 의해 허용 전류의 수십 배 이상의 전류가 순간적으로 흐를 경우, 단락이 발생한 발광 소자의 단부를 따라 배치된 복수의 홀(H) 사이의 영역이 단선될 수 있다. 따라서, 일부 발광 소자들(LD1, LD2)에서 단락 불량이 발생하더라도, 다른 발광 소자들이 정상적으로 동작할 수 있다. 즉, 단락에 따른 발광 소자들(LD1, LD2)의 점등 불량을 최소화할 수 있다.
도면에서는 제1 컨택 전극(CTE1), 제2 컨택 전극(CTE2), 및 제3 컨택 전극(CTE3)이 전부 복수의 홀(H)을 포함하는 경우를 예시하였으나, 실시예에 따라, 컨택 전극들(CTE1, CTE2, CTE3) 중 일부만 복수의 홀(H)을 포함할 수 있다. 예를 들어, 제1 발광 소자(LD1)와 연결된 제1 컨택 전극(CTE1)과 제2 컨택 전극(CTE2) 중 하나의 컨택 전극만 복수의 홀(H)을 포함하고, 제2 발광 소자(LD2)와 연결된 제2 컨택 전극(CTE2)과 제3 컨택 전극(CTE3) 중 하나의 컨택 전극만 복수의 홀(H)을 포함할 수 있다.
제1 컨택 전극(CTE1)과 제2 컨택 전극(CTE2)의 사이, 및 제2 컨택 전극(CTE2)과 제3 컨택 전극(CTE3)의 사이에는 제3 절연층(INS3)이 배치될 수 있다.
제3 절연층(INS3)의 일면은 제1 컨택 전극(CTE1) 및 제3 컨택 전극(CTE3)과 접촉할 수 있다. 또한, 제3 절연층(INS3)의 일면은 복수의 홀(H)에 의해 노출된 제1 격벽(BNK1) 및 제3 격벽(BNK3)의 상면과 접촉할 수 있다. 제3 절연층(INS3)의 타면은 제2 컨택 전극(CTE2)과 접할 수 있다. 제3 절연층(INS3)은 실시예에 따라 생략될 수도 있다.
컨택 전극층 및 제3 절연층(INS3) 상에는 제4 절연층(INS4)이 배치될 수 있다. 제4 절연층(INS4)은 컨택 전극층을 커버하며, 컨택 전극층의 손상을 방지할 수 있다. 또한, 제4 절연층(INS4)은 발광 소자들(LD1, LD2)로 산소 및 수분 등이 침투하는 것을 방지할 수 있다.
제4 절연층(INS4)은 무기 재료로 이루어진 무기 절연막 또는 유기 재료로 이루어진 유기 절연막을 포함할 수 있다. 제4 절연층(INS4)은 단일층으로 이루어질 수 있으나, 이에 한정되는 것은 아니며, 유기 절연막 및 무기 절연막을 포함하는 다중층으로 이루어질 수 있다. 예를 들어, 제4 절연층(INS4)은 평탄화층을 더 포함할 수 있다. 평탄화층은 하부에 배치된 다양한 구성들에 의해 발생된 단차를 완화시킬 수 있다. 평탄화층은 유기 절연막을 포함할 수 있으나, 반드시 이에 한정되는 것은 아니다.
상술한 실시예에 따르면, 일부 발광 소자(LD1, LD2)에서 단락 불량이 발생하는 경우, 해당 발광 소자의 단부를 따라 형성된 복수의 홀(H) 사이의 영역이 단선될 수 있다. 따라서, 단락 불량이 발생하더라도, 다른 발광 소자들이 정상적으로 동작할 수 있으므로, 발광 소자의 점등 불량을 최소화할 수 있다.
이하에서는 본 발명의 다른 실시예에 다른 표시 장치에 대해 설명한다. 이하의 실시예에서 이미 설명한 구성과 동일한 구성에 대해서는 동일한 참조 번호로서 지칭하며, 중복 설명은 생략하거나 간략화하기로 한다.
도 10은 다른 실시예에 따른 화소의 평면도이다. 도 11은 도 10의 B-B' 선을 기준으로 자른 단면도이다.
도 10 및 도 11을 참조하면, 본 실시예에 따른 표시 장치는 발광 소자들(LD1, LD2) 단부와 접촉하는 연결 패턴들(CP1, CP2, CP3, CP4)을 더 포함한다는 점에서 도 1 내지 도 9의 실시예와 상이하다.
구체적으로, 연결 패턴들(CP1, CP2, CP3, CP4)은 평면상 발광 소자들(LD1, LD2)과 컨택 전극들(CTE1, CTE2, CTE3) 사이에 배치될 수 있다. 컨택 전극들(CTE1, CTE2, CTE3)은 평면상 발광 소자들(LD1, LD2)과 비중첩하도록 배치될 수 있으나, 반드시 이에 제한되는 것은 아니다.
연결 패턴들(CP1, CP2, CP3, CP4)의 일단은 발광 소자들(LD1, LD2)과 전기적으로 연결되고, 연결 패턴들(CP1, CP2, CP3, CP4)의 타단은 컨택 전극들(CTE1, CTE2, CTE3)과 전기적으로 연결될 수 있다.
예를 들어, 제1 연결 패턴(CP1)의 일단은 제1 발광 소자(LD1)의 일 단부와 접촉하고, 제1 연결 패턴(CP1)의 타단은 제1 컨택 전극(CTE1)의 일단과 접촉할 수 있다.
제2 연결 패턴(CP2)의 일단은 제1 발광 소자(LD1)의 타 단부와 접촉하고, 제2 연결 패턴(CP2)의 타단은 제2 컨택 전극(CTE2)의 일단과 접촉할 수 있다.
제3 연결 패턴(CP3)의 일단은 제2 컨택 전극(CTE2)의 타단과 접촉하고, 제3 연결 패턴(CP3)의 타단은 제2 발광 소자(LD2)의 일 단부와 접촉할 수 있다.
제4 연결 패턴(CP4)의 일단은 제2 발광 소자(LD2)의 타 단부와 접촉하고, 제4 연결 패턴(CP4)의 타단은 제3 컨택 전극(CTE3)의 일단과 접촉할 수 있다.
제1 컨택 전극(CTE1)은 제1 연결 패턴(CP1)과 제1 정렬 전극(RFE1)을 전기적으로 연결될 수 있다. 제1 컨택 전극(CTE1)은 제1 연결 패턴(CP1) 및 제1 정렬 전극(RFE1)과 접촉할 수 있다.
제2 컨택 전극(CTE2)은 제2 연결 패턴(CP2)과 제3 연결 패턴(CP3)을 전기적으로 연결될 수 있다. 제2 컨택 전극(CTE2)은 제2 연결 패턴(CP2) 및 제3 연결 패턴(CP3)과 접촉할 수 있다.
제3 컨택 전극(CTE3)은 제4 연결 패턴(CP4)과 제3 정렬 전극(RFE3)을 전기적으로 연결할 수 있다. 제3 컨택 전극(CTE3)은 제4 연결 패턴(CP4) 및 제3 정렬 전극(RFE3)과 접촉할 수 있다.
도면에서는 연결 패턴들(CP1, CP2, CP3, CP4)이 컨택 전극들(CTE1, CTE2, CTE3)과 접촉하는 경우만을 도시하였으나, 실시예에 따라, 연결 패턴들(CP1, CP2, CP3, CP4)은 정렬 전극들(RFE1, RFE2, RFE3)과 접촉할 수도 있다.
연결 패턴들(CP1, CP2, CP3, CP4)은 비교적 낮은 녹는점을 갖는 도전성 물질로 이루어질 수 있다. 연결 패턴들(CP1, CP2, CP3, CP4)의 녹는점은 컨택 전극들(CTE1, CTE2, CTE3)의 녹는점 및/또는 정렬 전극들(RFE1, RFE2, RFE3)의 녹는점보다 낮을 수 있다. 예를 들어, 연결 패턴들(CP1, CP2, CP3, CP4)의 녹는점은 약 300°C 내지 1500°C일 수 있다. 연결 패턴들(CP1, CP2, CP3, CP4)은 Pb, Zn, Te, Sb, Np, Pu, Mg, Al, Ra, Ba, Sr, Ce, As, Eu, Yb, Ca, ES, Cf, La, Pr, Pm, Ge, Bk, Am, Nd, Ac, 및 Au 중 적어도 하나의 물질을 포함할 수 있으나, 반드시 이에 제한되는 것은 아니다.
연결 패턴들(CP1, CP2, CP3, CP4)은 비교적 낮은 녹는점을 갖는 도전성 물질로 이루어지는 경우, 일부 발광 소자들(LD1, LD2)에서 과부하 발생 시, 열에 의해 연결 패턴들(CP1, CP2, CP3, CP4)이 단선될 수 있다. 따라서, 일부 발광 소자들(LD1, LD2)에서 과부하가 발생하더라도, 표시 장치의 발열 및 발화 사고를 방지할 수 있다.
연결 패턴들(CP1, CP2, CP3, CP4)은 상호 동일한 물질로 이루어질 수 있으나, 반드시 이에 제한되는 것은 아니다.
실시예에 따라, 연결 패턴들(CP1, CP2, CP3, CP4) 중 일부는 생략될 수도 있다. 예를 들어, 제1 발광 소자(LD1)와 연결된 제1 연결 패턴(CP1)과 제2 연결 패턴(CP2) 중 하나가 생략되고, 제2 발광 소자(LD2)와 연결된 제3 연결 패턴(CP3)과 제4 연결 패턴(CP4) 중 하나가 각각 생략될 수 있다.
도 12는 또 다른 실시예에 따른 화소의 평면도이다. 도 13은 도 12의 C-C' 선을 기준으로 자른 단면도이다.
도 12 및 도 13을 참조하면, 본 실시예에 따른 표시 장치는 제1 컨택 전극(CTE1), 제2 컨택 전극(CTE2), 및/또는 제3 컨택 전극(CTE3)이 복수의 홀(H)을 포함한다는 점에서 도 10 및 도 11의 실시예와 상이하다.
구체적으로, 복수의 홀(H)은 제1 컨택 전극(CTE1), 제2 컨택 전극(CTE2), 및/또는 제3 컨택 전극(CTE3)을 관통할 수 있다. 복수의 홀(H)은 도 1 내지 도 9를 참조하여 설명한 바 있으므로, 중복되는 내용은 생략한다.
제1 컨택 전극(CTE1)과 제1 발광 소자(LD1)는 제1 연결 패턴(CP1)에 의해 전기적으로 연결될 수 있다. 제1 발광 소자(LD1)와 제2 컨택 전극(CTE2)은 제2 연결 패턴(CP2)에 의해 전기적으로 연결될 수 있다. 제2 컨택 전극(CTE2)과 제2 발광 소자(LD2)는 제3 연결 패턴(CP3)에 의해 전기적으로 연결될 수 있다. 제2 발광 소자(LD2)와 제3 컨택 전극(CTE3)은 제4 연결 패턴(CP4)에 의해 전기적으로 연결될 수 있다. 연결 패턴들(CP1, CP2, CP3, CP4)은 도 10 및 도 11을 참조하여 설명한 바 있으므로, 중복되는 내용은 생략한다.
본 실시예에 따르면, 일부 발광 소자(LD1, LD2)에서 단락 불량이 발생하는 경우, 해당 발광 소자의 단부를 따라 형성된 복수의 홀(H) 사이의 영역이 단선될 수 있다. 따라서, 단락 불량이 발생하더라도, 다른 발광 소자들이 정상적으로 동작할 수 있으므로, 발광 소자의 점등 불량을 최소화할 수 있음은 앞서 설명한 바와 같다.
아울러, 컨택 전극들(CTE1, CTE2, CTE3)과 발광 소자들(LD1, LD2)이 비교적 낮은 녹는점을 갖는 연결 패턴들(CP1, CP2, CP3, CP4)에 의해 연결됨으로써, 일부 발광 소자들(LD1, LD2)에서 과부하 발생 시 열에 의해 연결 패턴들(CP1, CP2, CP3, CP4)이 단선될 수 있다. 따라서, 일부 발광 소자들(LD1, LD2)에서 과부하가 발생하더라도, 표시 장치의 발열 및 발화 사고를 방지할 수 있음은 앞서 설명한 바와 같다.
도 14는 또 다른 실시예에 따른 화소의 평면도이다. 도 15는 도 14의 D-D' 선을 기준으로 자른 단면도이다.
도 14 및 도 15를 참조하면, 본 실시예에 따른 표시 장치는 제1 컨택 전극(CTE1), 및/또는 제3 컨택 전극(CTE3)이 복수의 홀(H)을 포함하고, 제2 컨택 전극(CTE2)이 발광 소자(LD1, LD2)와 직접 연결된다는 점에서 도 10 및 도 11의 실시예와 상이하다.
구체적으로, 복수의 홀(H)은 제1 컨택 전극(CTE1), 및/또는 제3 컨택 전극(CTE3)을 관통할 수 있다. 복수의 홀(H)은 도 1 내지 도 9를 참조하여 설명한 바 있으므로, 중복되는 내용은 생략한다.
제1 컨택 전극(CTE1)과 제1 발광 소자(LD1)는 제1 연결 패턴(CP1)에 의해 전기적으로 연결될 수 있다. 제1 발광 소자(LD1)와 제2 컨택 전극(CTE2)은 직접 전기적으로 연결될 수 있다. 제1 발광 소자(LD1)의 일 단부는 제1 연결 패턴(CP1)과 접하고, 제1 발광 소자(LD1)의 타 단부는 제2 컨택 전극(CTE2)과 접할 수 있다. 제2 컨택 전극(CTE2)은 제1 발광 소자(LD1)의 타 단부를 직접 커버할 수 있다.
제2 컨택 전극(CTE2)과 제2 발광 소자(LD2)는 직접 전기적으로 연결될 수 있다. 제2 발광 소자(LD2)와 제3 컨택 전극(CTE3)은 제4 연결 패턴(CP4)에 의해 전기적으로 연결될 수 있다. 제2 발광 소자(LD2)의 일 단부는 제4 연결 패턴(CP4)과 접하고, 제2 발광 소자(LD2)의 타 단부는 제2 컨택 전극(CTE2)와 접할 수 있다. 제2 컨택 전극(CTE2)은 제2 발광 소자(LD2)의 타 단부를 직접 커버할 수 있다.
이외, 연결 패턴들(CP1, CP4)은 도 10 및 도 11을 참조하여 설명한 바 있으므로, 중복되는 내용은 생략한다.
본 실시예에 따르면, 일부 발광 소자(LD1, LD2)에서 단락 불량이 발생하는 경우, 해당 발광 소자의 단부를 따라 형성된 복수의 홀(H) 사이의 영역이 단선될 수 있다. 따라서, 단락 불량이 발생하더라도, 다른 발광 소자들이 정상적으로 동작할 수 있으므로, 발광 소자의 점등 불량을 최소화할 수 있음은 앞서 설명한 바와 같다.
아울러, 컨택 전극들(CTE1, CTE3)과 발광 소자들(LD1, LD2)이 비교적 낮은 녹는점을 갖는 연결 패턴들(CP1, CP4)에 의해 연결됨으로써, 일부 발광 소자들(LD1, LD2)에서 과부하 발생 시 열에 의해 연결 패턴들(CP1, CP4)이 단선될 수 있다. 따라서, 일부 발광 소자들(LD1, LD2)에서 과부하가 발생하더라도, 표시 장치의 발열 및 발화 사고를 방지할 수 있음은 앞서 설명한 바와 같다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
1000: 표시 장치
PXL: 화소
PCL: 화소 회로층
DPL: 표시층
LDU: 발광 소자 유닛
LD1, LD2: 발광 소자
RFE1, RFE2, RFE3: 정렬 전극
CTE1, CTE2, CTE3: 컨택 전극
H: 홀
CP1, CP2, CP3, CP4: 연결 패턴

Claims (20)

  1. 기판 상에 위치한 복수의 화소들을 포함하고,
    각각의 상기 화소들은,
    상기 기판 상에 서로 이격되어 배치된 제1 전극 및 제2 전극; 및
    일 단부가 상기 제1 전극과 연결되고 타 단부가 상기 제2 전극과 연결되는 복수의 발광 소자들을 포함하고,
    상기 제1 전극은 상기 발광 소자들 각각의 일 단부에 인접하여 위치한 복수의 제1 홀을 포함하는 표시 장치.
  2. 제1 항에 있어서,
    복수의 상기 제1 홀은 상기 발광 소자의 상기 일 단부의 외곽을 따라 배열된 표시 장치.
  3. 제2 항에 있어서,
    상기 기판과 상기 제1 전극 사이에 배치된 격벽을 더 포함하고,
    상기 제1 홀은 상기 제1 전극을 관통하여 상기 격벽의 상면을 노출시키는 표시 장치.
  4. 제3 항에 있어서,
    상기 제1 전극 상에 배치된 절연층을 더 포함하고,
    상기 절연층은 상기 제1 홀을 통해 상기 격벽의 상면과 연결되는 표시 장치.
  5. 제1 항에 있어서,
    상기 제1 전극은 제1 정렬 전극, 및 상기 제1 정렬 전극 상에 배치된 제1 컨택 전극을 포함하고,
    상기 제1 컨택 전극은 상기 발광 소자의 상기 일 단부를 커버하는 표시 장치.
  6. 제5 항에 있어서,
    복수의 상기 제1 홀은 상기 제1 정렬 전극 및 상기 제1 컨택 전극을 관통하는 표시 장치.
  7. 제5 항에 있어서,
    상기 제1 정렬 전극과 상기 제1 컨택 전극 사이에 배치되는 절연층을 더 포함하고,
    복수의 상기 제1 홀은 상기 제1 컨택 전극을 관통하여 상기 절연층의 상면을 노출시키는 표시 장치.
  8. 제1 항에 있어서,
    상기 제2 전극은 상기 발광 소자들 각각의 타 단부에 인접하여 위치한 복수의 제2 홀을 포함하는 표시 장치.
  9. 제8 항에 있어서,
    복수의 상기 제2 홀은 상기 발광 소자의 타 단부의 외곽을 따라 배열된 표시 장치.
  10. 제8 항에 있어서,
    상기 제1 홀의 면적과 상기 제2 홀의 면적은 실질적으로 동일한 표시 장치.
  11. 기판 상에 위치한 복수의 화소들을 포함하고,
    각각의 상기 화소들은,
    상기 기판 상에 서로 이격되어 배치된 제1 전극 및 제2 전극;
    상기 제1 전극과 상기 제2 전극 사이에 배치된 복수의 발광 소자들; 및
    상기 제1 전극 및 상기 발광 소자를 연결하는 제1 연결 패턴을 포함하되,
    상기 제1 연결 패턴의 녹는점은 상기 제1 전극의 녹는점보다 낮은 표시 장치.
  12. 제11 항에 있어서,
    상기 제1 연결 패턴의 일단은 상기 제1 전극과 접하고, 상기 제1 연결 패턴의 타단은 상기 발광 소자의 일 단부와 접하는 표시 장치.
  13. 제11 항에 있어서,
    상기 제1 전극과 상기 발광 소자는 서로 이격된 표시 장치.
  14. 제11 항에 있어서,
    상기 제1 전극은 제1 정렬 전극, 및 상기 제1 정렬 전극 상에 배치된 제1 컨택 전극을 포함하고,
    상기 제1 연결 패턴의 일단은 상기 제1 컨택 전극과 접하고, 상기 제1 연결 패턴의 타단은 상기 발광 소자의 일 단부와 접하는 표시 장치.
  15. 제14 항에 있어서,
    상기 제2 전극은 상기 발광 소자의 타 단부와 접하는 표시 장치.
  16. 제11 항에 있어서,
    상기 제2 전극 및 상기 발광 소자를 연결하는 제2 연결 패턴을 더 포함하는 표시 장치.
  17. 제16 항에 있어서,
    상기 발광 소자의 일 단부는 상기 제1 연결 패턴과 연결되고, 상기 발광 소자의 타 단부는 상기 제2 연결 패턴과 연결되는 표시 장치.
  18. 제16 항에 있어서,
    상기 제2 전극과 상기 발광 소자는 서로 이격된 표시 장치.
  19. 제16 항에 있어서,
    상기 제2 연결 패턴의 녹는점은 상기 제2 전극의 녹는점보다 낮은 표시 장치.
  20. 제16 항에 있어서,
    상기 제1 연결 패턴과 상기 제2 연결 패턴은 동일한 물질로 이루어진 표시 장치.
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