KR20210086816A - 표시 장치 및 표시 장치의 제조 방법 - Google Patents

표시 장치 및 표시 장치의 제조 방법 Download PDF

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김태균
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정현영
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Abstract

본 발명의 일 실시예에 따른 표시 장치는 기판 상에 배치되며, 상기 기판을 향하는 방향으로 오목한 홈(groove)을 포함하는 절연층; 상기 절연층의 적어도 일부 상에 배치되는 제1 반사층; 및 상기 홈의 적어도 일부에 중첩하는 발광 소자를 포함하며, 상기 절연층 및 상기 제1 반사층 상에 배치되는 표시 소자층을 포함할 수 있다.

Description

표시 장치 및 표시 장치의 제조 방법{DISPLAY DEVICE AND FABRICATING METHOD FOR DISPLAY DEVICE}
본 발명은 표시 장치 및 표시 장치의 제조 방법에 관한 것이다.
발광 다이오드(Light Emitting Diode, 이하 LED라 함)는 열악한 환경조건에서도 비교적 양호한 내구성을 나타내며, 수명 및 휘도 측면에서도 우수한 성능을 보유한다. 최근, 이러한 LED를 다양한 표시 장치에 적용하기 위한 연구가 활발히 진행되고 있다.
이러한 연구의 일환으로서, 무기 결정 구조, 일예로 질화물계 반도체를 성장시킨 구조를 이용하여 마이크로 스케일이나 나노 스케일 정도로 작은 초소형의 막대형 LED를 제작하는 기술이 개발되고 있다. 일예로, 막대형 LED는 자발광 표시 장치의 화소 등을 구성할 수 있을 정도로 작은 크기로 제작될 수 있다.
본 발명이 해결하고자 하는 과제는 발광 효율이 우수한 표시 장치 및 표시 장치의 제조 방법을 제공하는 것이다.
본 발명의 일 실시예에 따른 표시 장치는 기판 상에 배치되며, 상기 기판을 향하는 방향으로 오목한 홈(groove)을 포함하는 절연층; 상기 절연층의 적어도 일부 상에 배치되는 제1 반사층; 및 상기 홈의 적어도 일부에 중첩하는 발광 소자를 포함하며, 상기 절연층 및 상기 제1 반사층 상에 배치되는 표시 소자층을 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 반사층은 상기 홈 상에 배치되며, 상기 발광 소자와 중첩할 수 있다.
본 발명의 일 실시예에 있어서, 상기 표시 소자층은, 제1 방향을 따라 연장되며, 상기 발광 소자에 전기적으로 연결되는 제1 전극; 및 상기 제1 방향과 다른 제2 방향을 따라 상기 제1 전극과 이격되며, 상기 발광 소자에 전기적으로 연결되는 제2 전극을 더 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 전극 및 상기 제2 전극 각각은 상기 홈의 일부에 중첩하는 부분을 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 전극과 상기 제2 전극 사이의 상기 제2 방향으로의 거리는 상기 홈의 상기 제2 방향으로의 폭보다 작을 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 전극과 상기 제2 전극 사이의 상기 제2 방향으로의 거리는 상기 제1 반사층의 상기 제2 방향으로의 폭과 동일할 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 및 제2 전극들과 상기 제1 반사층은 동일한 금속 물질을 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 홈은 절연 물질로 채워지고, 상기 발광 소자는 상기 절연 물질 상에 배치될 수 있다.
본 발명의 일 실시예에 있어서, 상기 절연 물질은 상기 제1 및 제2 전극들과 평탄면을 형성할 수 있다.
본 발명의 일 실시예에 있어서, 상기 표시 소자층은, 상기 제1 전극 상에 배치되는 제1 뱅크; 및 상기 제2 전극 상에 배치되는 제2 뱅크를 더 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 표시 소자층은, 상기 제1 및 제2 뱅크들 상에 각각 배치되는 제2 반사층을 더 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 표시 장치는 상기 제1 전극과 상기 절연층 사이 및 상기 제2 전극과 상기 절연층 사이에 배치되며, 상기 홈에 중첩하는 개구를 포함하는 중간층을 더 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 전극과 상기 제2 전극 사이의 상기 제2 방향으로의 거리는 상기 개구의 상기 제2 방향으로의 폭과 동일할 수 있다.
본 발명의 일 실시예에 있어서, 상기 개구의 상기 제2 방향으로의 폭은 상기 홈의 상기 제2 방향으로의 폭보다 작을 수 있다.
본 발명의 일 실시예에 있어서, 상기 표시 소자층은, 상기 제1 전극 상에 배치되며, 상기 제1 전극을 상기 발광 소자와 전기적으로 연결하는 제1 컨택 전극; 및 상기 제2 전극 상에 배치되며, 상기 제2 전극을 상기 발광 소자와 전기적으로 연결하는 제2 컨택 전극을 더 포함할 수 있다.
본 발명의 일 실시예에 따른 표시 장치의 제조 방법은 기판 상에 절연층을 형성하는 단계; 상기 절연층 상에 개구를 포함하는 중간층을 형성하는 단계; 상기 개구에 의해 노출된 상기 절연층의 부분을 식각하여 상기 기판을 향하는 방향으로 오목한 홈(groove)을 형성하는 단계; 제1 방향을 따라 연장되며, 상기 제1 방향과 다른 제2 방향으로 서로 이격되는 제1 전극 및 제2 전극을 상기 중간층 상에 형성하는 단계; 상기 홈의 적어도 일부 상에 제1 반사층을 형성하는 단계; 상기 홈에 절연 물질을 채우는 단계; 및 상기 제1 및 제2 전극들을 포함하는 상기 기판 상에 발광 소자를 제공하고, 상기 제1 및 제2 전극들에 정렬 신호를 인가하여, 상기 제1 전극과 상기 제2 전극 사이에 상기 발광 소자를 정렬하는 단계를 포함할 수 있다. 상기 발광 소자는 상기 홈과 중첩할 수 있다.
본 발명의 일 실시예에 있어서, 상기 홈을 형성하는 단계는, 상기 홈의 상기 제2 방향으로의 폭을 상기 개구의 상기 제2 방향으로의 폭 보다 크게 형성할 수 있다.
본 발명의 일 실시예에 있어서, 상기 홈에 절연 물질을 채우는 단계는, 상기 제1 전극 상에 제1 뱅크를 형성하고, 상기 제2 전극 상에 제2 뱅크를 형성하는 단계를 더 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 표시 장치의 제조 방법은 상기 제1 및 제2 뱅크들 상에 제2 반사층을 형성하는 단계를 더 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 표시 장치의 제조 방법은 상기 제1 전극과 상기 발광 소자를 전기적으로 연결하는 제1 컨택 전극, 및 상기 제2 전극과 상기 발광 소자를 전기적으로 연결하는 제2 컨택 전극을 형성하는 단계를 더 포함할 수 있다.
본 발명의 일 실시예에 따르면, 발광 효율이 우수한 표시 장치를 제공할 수 있다.
본 발명의 일 실시예에 따르면, 발광 소자와 중첩하는 제1 반사층을 절연층에 배치함으로써, 발광 소자의 발광 효율을 보다 향상시킬 수 있다.
본 발명의 일 실시예에 따르면, 발광 효율이 우수한 표시 장치를 용이하게 제조할 수 있는 표시 장치의 제조 방법을 제공할 수 있다.
다만, 본 발명의 효과는 상술한 효과에 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
도 1a 및 도 1b는 본 발명의 일 실시예에 따른 발광 소자를 나타내는 사시도이다.
도 2a 및 도 2b는 본 발명의 일 실시예에 따른 표시 장치의 단위 발광 영역을 나타내는 회로도이다.
도 3은 본 발명의 일 실시예에 따른 표시 장치를 나타내는 평면도이다.
도 4는 본 발명의 일 실시예에 따른 표시 소자층을 개략적으로 나타내는 평면도이다.
도 5a는 도 4의 Ⅰ-Ⅰ' 라인에 따른 표시 장치의 일 실시예를 나타낸 단면도이다.
도 5b는 도 4의 Ⅰ-Ⅰ' 라인에 따른 표시 장치의 다른 실시예를 나타낸 단면도이다.
도 6은 본 발명의 다른 실시예에 따른 표시 소자층을 개략적으로 나타내는 평면도이다.
도 7은 도 6의 Ⅱ-Ⅱ' 라인에 따른 표시 장치의 일 실시예를 나타낸 단면도이다.
도 8a 내지 도 8l은 본 발명의 일 실시예에 따른 표시 장치의 제조 방법을 순차적으로 나타낸 단면도이다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용하였다. 첨부된 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 위하여 실제보다 확대하여 도시한 것이다. 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다. 또한, 층, 막, 영역, 판 등의 부분이 다른 부분 "상에" 있다고 할 경우, 이는 다른 부분 "바로 위에" 있는 경우뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 또한, 본 명세서에 있어서, 어느 층, 막, 영역, 판 등의 부분이 다른 부분 상(on)에 형성되었다고 할 경우, 상기 형성된 방향은 상부 방향만 한정되지 않으며 측면이나 하부 방향으로 형성된 것을 포함한다. 반대로 층, 막, 영역, 판 등의 부분이 다른 부분 "아래에" 있다고 할 경우, 이는 다른 부분 "바로 아래에" 있는 경우뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다.
도 1a 및 도 1b는 본 발명의 일 실시예에 따른 발광 소자를 나타내는 사시도이다. 도 1a 및 도 1b에 있어서, 원 기둥 형상의 발광 소자(LD)를 도시하였으나, 본 발명이 이에 한정되지는 않는다.
도 1a 및 도 1b를 참조하면, 본 발명의 일 실시예에 의한 발광 소자(LD)는 제1 반도체층(11)과, 제2 반도체층(13)과, 제1 반도체층(11) 및 제2 반도체층(13) 사이에 개재된 활성층(12)을 포함할 수 있다.
일 예로, 발광 소자(LD)는 제1 반도체층(11), 활성층(12), 및 제2 반도체층(13)이 순차적으로 적층된 적층체로 구현될 수 있다.
본 발명의 일 실시예에 따르면, 발광 소자(LD)는 일 방향을 따라 연장된 막대 형상으로 제공될 수 있다. 발광 소자(LD)의 연장 방향을 길이 방향이라고 하면, 발광 소자(LD)는 길이 방향을 따라 일 단부와 타 단부를 가질 수 있다.
본 발명의 일 실시예에 있어서, 일 단부(예를 들어, 제1 부분)에는 제1 반도체층(11) 및 제2 반도체층(13) 중 하나, 타 단부(예를 들어, 제2 부분)에는 제1 반도체층(11) 및 제2 반도체층(13) 중 나머지 하나가 배치될 수 있다.
발광 소자(LD)는 다양한 형상으로 제공될 수 있다. 일 예로, 발광 소자(LD)는 길이 방향으로 긴(즉, 종횡비가 1보다 큰) 로드 형상(rod-like shape), 혹은 바 형상(bar-like shape)을 가질 수 있다. 본 발명의 일 실시예에 있어서, 길이 방향으로의 발광 소자(LD)의 길이(L)는 그의 직경(D, 또는 횡단면의 폭)보다 클 수 있다. 이러한 발광 소자(LD)는 일 예로 마이크로 스케일 혹은 나노 스케일 정도의 직경(D) 및/또는 길이(L)를 가질 정도로 초소형으로 제작된 발광 다이오드를 포함할 수 있다. 본 발명의 일 실시예에 있어서, 발광 소자(LD)는 적용되는 조명 장치 또는 자발광 표시 장치의 요구 조건(또는 설계 조건)에 부합되도록 상기 발광 소자(LD)의 크기가 변경될 수 있다.
제1 반도체층(11)은 일 예로 적어도 하나의 n형 반도체층을 포함할 수 있다. 예컨대, 제1 반도체층(11)은 InAlGaN, GaN, AlGaN, InGaN, AlN, InN 중 어느 하나의 반도체 재료를 포함하며, Si, Ge, Sn 등과 같은 제1 도전성 도펀트가 도핑된 반도체층을 포함할 수 있다.
제1 반도체층(11)을 구성하는 물질이 이에 한정되는 것은 아니며, 이 외에도 다양한 물질로 제1 반도체층(11)을 구성할 수 있다.
활성층(12)은 제1 반도체층(11) 상에 형성되며, 단일 또는 다중 양자 우물 구조로 형성될 수 있다. 본 발명의 다양한 실시예에서, 활성층(12)의 상부 및/또는 하부에는 도전성 도펀트가 도핑된 클래드층(미도시)이 형성될 수도 있다. 일 예로, 클래드층은 AlGaN층 또는 InAlGaN층으로 구현될 수 있다. 그 외에 AlGaN, AlInGaN 등의 물질도 활성층(12)으로 이용될 수 있음을 물론이다.
발광 소자(LD)의 양단에 소정 전압 이상의 전계를 인가하게 되면, 활성층(12)에서 전자-정공 쌍이 결합하면서 발광 소자(LD)가 발광하게 된다.
제2 반도체층(13)은 활성층(12) 상에 제공되며, 제1 반도체층(11)과 상이한 타입의 반도체층을 포함할 수 있다. 일 예로, 제2 반도체층(13)은 적어도 하나의 p형 반도체층을 포함할 수 있다. 예컨대, 제2 반도체층(13)은 InAlGaN, GaN, AlGaN, InGaN, AlN, InN 중 적어도 하나의 반도체 재료를 포함하며, Mg 등과 같은 제2 도전성 도펀트가 도핑된 반도체층을 포함할 수 있다.
제2 반도체층(13)을 구성하는 물질이 이에 한정되는 것은 아니며, 이 외에도 다양한 물질이 제2 반도체층(13)을 구성할 수 있다.
본 발명의 일 실시예에 따르면, 발광 소자(LD)는 상술한 제1 반도체층(11), 활성층(12), 및 제2 반도체층(13) 외에도 각 층의 상부 및/또는 하부에 다른 형광체층, 활성층, 반도체층 및/또는 전극을 더 포함할 수 있다.
일 실시예로, 발광 소자(LD)는 제2 반도체층(13)의 일 단(일 예로, 상부면) 측 또는 제1 반도체층(11)의 일 단(일 예로, 하부면) 측에 배치되는 적어도 하나의 전극을 더 포함할 수 있다.
예를 들어, 발광 소자(LD)는 도 1b에 도시된 바와 같이, 제2 반도체층(13)의 일 단 측에 배치된 전극(15)을 더 포함할 수 있다. 전극(15)은 오믹(Ohmic) 컨택 전극일 수 있으나, 이에 한정되지는 않는다. 실시예에 따라, 전극(15)은 쇼트키(Schottky) 컨택 전극일 수 있다. 또한, 전극(15)은 금속 또는 금속 산화물을 포함할 수 있으며, 일 예로, 크롬(Cr), 티타늄(Ti), 알루미늄(Al), 금(Au), 니켈(Ni), ITO 및 이들의 산화물 또는 합금 등을 단독 또는 혼합하여 사용할 수 있으나, 이에 한정되지 않는다. 또한, 실시예에 따라, 전극(15)은 실질적으로 투명 또는 반투명할 수 있다. 이에 따라, 발광 소자(LD)에서 생성되는 빛이 전극(15)을 투과하여 발광 소자(LD)의 외부로 방출될 수 있다.
또한, 발광 소자(LD)는 절연막(14)을 더 포함할 수 있다. 다만, 본 발명의 일 실시예에 따르면 절연막(14)은 생략될 수도 있으며, 제1 반도체층(11), 활성층(12), 및 제2 반도체층(13) 중 일부만을 덮도록 제공될 수도 있다.
예를 들어, 절연막(14)은 발광 소자(LD)의 양 단부를 제외한 부분에 제공됨으로써 발광 소자(LD)의 양 단부가 노출될 수도 있다.
설명의 편의를 위해, 도 1a 및 도 1b에서는 절연막(14)의 일부를 삭제한 모습을 도시한 것으로서, 실제 발광 소자(LD)는 측면이 모두 절연막(14)으로 둘러싸일 수 있다.
절연막(14)은 제1 반도체층(11), 활성층(12) 및/또는 제2 반도체층(13)의 외주면의 적어도 일부를 감싸도록 제공될 수 있다. 일 예로, 절연막(14)은 적어도 활성층(12)의 외주면을 감싸도록 제공될 수도 있다. 또한, 발광 소자(LD)가 전극(15)을 포함할 경우, 절연막(14)은 전극(15)의 외주면의 적어도 일부를 감싸도록 제공될 수도 있다.
본 발명의 일 실시예에 따르면, 절연막(14)은 투명한 절연 물질을 포함할 수 있다. 예를 들어, 절연막(14)은 SiO2, Si3N4, Al2O3 및 TiO2로 이루어지는 군으로부터 선택된 하나 이상의 절연물질을 포함할 수 있으나, 이에 한정되지는 않으며, 절연성을 갖는 다양한 재료가 사용될 수 있다.
절연막(14)이 발광 소자(LD)에 제공되면, 활성층(12)이 도시되지 않은 제1 및/또는 제2 전극과 단락되는 것을 방지할 수 있다.
또한, 절연막(14)을 형성함에 의해 발광 소자(LD)의 표면 결함을 최소화하여 수명과 효율을 향상시킬 수 있다. 또한, 복수의 발광 소자들(LD)이 밀접하여 배치되는 경우, 절연막(14)은 발광 소자들(LD)의 사이에서 발생할 수 있는 원치 않은 단락을 방지할 수 있다.
상술한 발광 소자(LD)는, 다양한 표시 장치의 발광원으로 이용될 수 있다. 일 예로, 발광 소자(LD)는, 조명 장치나 자발광 표시 장치의 광원 소자로 이용될 수 있다.
도 2a 및 도 2b는 본 발명의 일 실시예에 따른 표시 장치의 단위 발광 영역을 나타내는 회로도이다.
도 2a 및 도 2b는 능동형 발광 표시 패널을 구성하는 화소의 일 예를 도시하였다. 본 발명의 일 실시예에 있어서, 단위 발광 영역은 하나의 서브 화소가 제공되는 화소 영역일 수 있다.
도 2a를 참조하면, 서브 화소(SP)는 하나 이상의 발광 소자(LD)와, 이에 접속되어 발광 소자(LD)를 구동하는 화소 구동 회로(144)를 포함할 수 있다.
발광 소자(LD)의 제1 전극(예컨대, 애노드 전극)은 화소 구동 회로(144)를 경유하여 제1 구동 전원(VDD)에 접속되고, 발광 소자(LD)의 제2 전극(예컨대, 캐소드 전극)은 제2 구동 전원(VSS)에 접속된다.
제1 구동 전원(VDD) 및 제2 구동 전원(VSS)은 서로 다른 전위를 가질 수 있다. 일 예로, 제2 구동 전원(VSS)은 제1 구동 전원(VDD)의 전위 대비, 발광 소자(LD)의 문턱전압 이상의 낮은 전위를 가질 수 있다.
발광 소자들(LD) 각각은 화소 구동 회로(144)에 의해 제어되는 구동 전류에 상응하는 휘도로 발광할 수 있다.
한편, 도 2a에서는 서브 화소(SP)에 하나의 발광 소자(LD)만이 포함되는 실시예를 개시하였으나, 본 발명이 이에 한정되지는 않는다. 예컨대, 서브 화소(SP)는 서로 병렬 연결되는 복수의 발광 소자들(LD)을 포함할 수 있다.
본 발명의 일 실시예에 따르면, 화소 구동 회로(144)는 제1 트랜지스터(T1) 및 제2 트랜지스터(T2)와 스토리지 커패시터(Cst)를 포함할 수 있다. 다만, 화소 구동 회로(144)의 구조가 도 2a에 도시된 실시예에 한정되지는 않는다.
제1 트랜지스터(T1, 구동 트랜지스터)의 제1 전극은 제1 구동 전원(VDD)에 접속되고, 제2 전극은 발광 소자들(LD) 각각의 제1 전극에 전기적으로 연결된다. 제1 트랜지스터(T1)의 게이트 전극은 제1 노드(N1)에 접속된다. 여기서, 제1 트랜지스터(T1)의 제1 전극과 제2 전극은 서로 다른 전극으로, 예컨대 제1 전극이 소스 전극이면 제2 전극은 드레인 전극일 수 있다. 이와 같은 제1 트랜지스터(T1)는 제1 노드(N1)의 전압에 대응하여 발광 소자들(LD)로 공급되는 구동 전류의 양을 제어한다.
제2 트랜지스터(T2, 스위칭 트랜지스터)의 제1 전극은 데이터 라인(DL)에 접속되고, 제2 전극은 제1 노드(N1)에 접속된다. 여기서, 제2 트랜지스터(T2)의 제1 전극과 제2 전극은 서로 다른 전극으로, 예컨대 제1 전극이 소스 전극이면 제2 전극은 드레인 전극일 수 있다. 그리고, 제2 트랜지스터(T2)의 게이트 전극은 스캔 라인(SL)에 접속된다.
이와 같은 제2 트랜지스터(T2)는, 스캔 라인(SL)으로부터 제2 트랜지스터(T2)가 턴-온될 수 있는 전압(예컨대, 로우 전압)의 스캔신호가 공급될 때 턴-온되어, 데이터 라인(DL)과 제1 노드(N1)를 전기적으로 연결한다. 이때, 데이터 라인(DL)으로는 해당 프레임의 데이터 신호가 공급되고, 이에 따라 제1 노드(N1)로 상기 데이터 신호가 전달된다. 제1 노드(N1)로 전달된 데이터 신호는 스토리지 커패시터(Cst)에 충전된다.
스토리지 커패시터(Cst)의 일 전극은 제1 구동 전원(VDD)에 접속되고, 다른 전극은 제1 노드(N1)에 접속된다. 이와 같은 스토리지 커패시터(Cst)는 제1 노드(N1)로 공급되는 데이터 신호에 대응하는 전압을 충전하고, 다음 프레임의 데이터 신호가 공급될 때까지 충전된 전압을 유지한다.
편의상, 도 2a에서는 데이터 신호를 서브 화소(SP) 내부로 전달하기 위한 제2 트랜지스터(T2)와, 상기 데이터 신호의 저장을 위한 스토리지 커패시터(Cst)와, 상기 데이터 신호에 대응하는 구동 전류를 발광 소자(LD)로 공급하기 위한 제1 트랜지스터(T1)를 포함한 비교적 단순한 구조의 화소 구동 회로(144)를 도시하였다.
하지만, 본 발명이 이에 한정되는 것은 아니며 화소 구동 회로(144)의 구조는 다양하게 변경 실시될 수 있다. 일 예로, 화소 구동 회로(144)는 제1 트랜지스터(T1)의 문턱전압을 보상하기 위한 트랜지스터 소자, 제1 노드(N1)를 초기화하기 위한 트랜지스터 소자, 및/또는 발광 소자(LD)의 발광 시간을 제어하기 위한 트랜지스터 소자 등과 같은 적어도 하나의 트랜지스터 소자나, 제1 노드(N1)의 전압을 부스팅하기 위한 부스팅 커패시터 등과 같은 다른 회로소자들을 추가적으로 더 포함할 수 있음을 물론이다.
또한, 도 2a에서는 화소 구동 회로(144)에 포함되는 트랜지스터들, 예컨대 제1 및 제2 트랜지스터(T1, T2)들 모두 P타입의 트랜지스터들로 도시하였으나, 본 발명이 이에 한정되지는 않는다. 즉, 화소 구동 회로(144)에 포함되는 제1 및 제2 트랜지스터(T1, T2)들 중 적어도 하나는 N타입의 트랜지스터로 변경될 수도 있다.
도 2b를 참조하면, 본 발명의 일 실시예에 따르면 제1 및 제2 트랜지스터(T1, T2)들은 N타입의 트랜지스터로 구현될 수 있다. 도 2b에 도시된 화소 구동 회로(144)는 트랜지스터 타입 변경으로 인한 일부 구성요소들의 접속 위치 변경을 제외하고는 그 구성이나 동작이 도 2a의 화소 구동 회로(144)와 유사하다. 따라서, 이에 대한 상세한 설명은 생략하기로 한다.
도 3은 본 발명의 일 실시예에 따른 표시 장치를 나타내는 평면도이다. 특히, 도 1a 또는 도 1b에 도시된 발광 소자(LD)를 발광원으로 사용한 표시 장치의 개략적인 평면도이다.
도 1a, 도 1b 및 도 3을 참조하면, 본 발명의 일 실시예에 따른 표시 장치는 기판(SUB), 기판(SUB)의 일면 상에 제공된 화소(PXL)들, 기판(SUB) 상에 제공되며 화소(PXL)들을 구동하는 구동부, 및 화소(PXL)들과 구동부를 연결하는 배선부(미도시)를 포함할 수 있다.
표시 장치는 발광 소자(LD)를 구동하는 방식에 따라 패시브 매트릭스형 표시 장치와 액티브 매트릭스형 표시 장치로 분류될 수 있다. 일 예로, 표시 장치가 액티브 매트릭스형으로 구현되는 경우, 화소들(PXL) 각각은 발광 소자(LD)에 공급되는 전류량을 제어하는 구동 트랜지스터와 상기 구동 트랜지스터로 데이터 신호를 전달하는 스위칭 트랜지스터 등을 포함할 수 있다.
최근 해상도, 콘트라스트, 동작 속도의 관점에서 각 화소(PXL)마다 선택하여 점등하는 액티브 매트릭스형 표시 장치가 주류가 되고 있으나 본 발명이 이에 한정되는 것은 아니며 화소(PXL) 그룹별로 점등이 수행되는 패시브 매트릭스형 표시 장치 또한 발광 소자(LD)를 구동하기 위한 구성 요소들(일 예로, 제1 및 제2 전극 등)을 사용할 수 있다.
기판(SUB)은 표시 영역(DA) 및 비표시 영역(NDA)을 포함할 수 있다. 표시 영역(DA)은 영상을 표시하는 화소(PXL)들이 제공되는 영역으로서, 활성 영역(Active Area)으로 명명될 수 있다. 다양한 실시예에서, 화소(PXL)들 각각은 적어도 하나의 발광 소자(LD)를 포함할 수 있다. 발광 소자(LD)는 유기 발광 다이오드, 또는 마이크로 내지 나노 스케일 범위의 크기를 가지는 초소형 무기 발광 다이오드일 수 있으나, 본 발명이 이에 한정되지 않는다. 표시 장치는 외부에서 입력되는 영상 데이터에 대응하여 화소(PXL)들을 구동함으로써 표시 영역(DA)에 영상을 표시한다.
비표시 영역(NDA)은 표시 영역(DA)의 주변에 배치되는 영역으로서, 비활성 영역(Non-active Area)으로 명명될 수 있다. 다양한 실시예에서, 비표시 영역(NDA)은 기판(SUB) 상에서 표시 영역(DA)을 제외한 나머지 영역을 포괄적으로 의미할 수 있다. 도 3에 도시된 바와 같이, 비표시 영역(NDA)은, 표시 영역(DA)을 둘러싸는 형태로 제공될 수 있다.
비표시 영역(NDA)은 화소(PXL)들을 구동하기 위한 구동부, 및 화소(PXL)들과 구동부를 연결하는 배선부의 일부가 제공되는 영역일 수 있다.
화소(PXL)들은 기판(SUB) 상의 표시 영역(DA)에 제공될 수 있다. 화소(PXL)들 각각은 영상을 표시하는 단위로서 복수 개로 제공될 수 있다. 화소(PXL)들은 백색 광 및/또는 컬러 광을 출사하는 발광 소자(LD)를 포함할 수 있다. 각 화소(PXL)는 적색, 녹색, 및 청색 중 어느 하나의 색을 출사할 수 있으나, 이에 한정되는 것은 아니다. 예를 들면, 각 화소(PXL)는 시안, 마젠타, 옐로우, 및 백색 중 하나의 색을 출사할 수도 있다.
화소(PXL)들은 복수 개로 제공되어 제1 방향(DR1)으로 연장된 열과 제1 방향(DR1)에 교차하는 제2 방향(DR2)으로 연장된 행을 따라 매트릭스(matrix) 형태로 배열될 수 있다. 그러나, 화소(PXL)들의 배열 형태는 특별히 한정된 것은 아니며, 다양한 형태로 배열될 수 있다.
구동부는 배선부를 통해 각 화소(PXL)에 신호를 제공하며, 이에 따라 화소(PXL)의 구동을 제어할 수 있다. 도 3에는 설명의 편의를 위해 배선부가 생략되었다.
구동부는 스캔 라인을 통해 화소(PXL)들에 스캔 신호를 제공하는 스캔 구동부(SDV), 발광 제어 라인을 통해 화소(PXL)들에 발광 제어 신호를 제공하는 발광 구동부(미도시), 및 데이터 라인을 통해 화소(PXL)들에 데이터 신호를 제공하는 데이터 구동부(DDV), 및 타이밍 제어부(미도시)를 포함할 수 있다. 타이밍 제어부는 스캔 구동부(SDV), 발광 구동부, 및 데이터 구동부(DDV)를 제어할 수 있다.
본 발명의 일 실시예에 따른 표시 장치는 다양한 전자 기기에 채용될 수 있다. 예를 들어, 표시 장치는 텔레비젼, 노트북, 휴대폰, 스마트폰, 스마트패드(PD), 피엠피(PMP), 피디에이(PDA), 내비게이션, 스마트 워치와 같은 각종 웨어러블 기기, 등에 적용될 수 있다.
도 4는 본 발명의 일 실시예에 따른 표시 소자층을 개략적으로 나타내는 평면도이다. 구체적으로, 도 4는 본 발명의 일 실시예에 따른 표시 소자층에 포함되는 제1 및 제2 전극(EL1, EL2)들, 발광 소자들(LD), 제1 및 제2 컨택 전극(CNT1, CNT2)들을 개략적으로 나타낸 것이다. 도 4에는 설명의 편의를 위하여, 표시 소자층에 포함되는 제1 및 제2 뱅크들, 홈, 및 제1 반사층은 별도로 도시하지 않았다.
도 5a는 도 4의 Ⅰ-Ⅰ' 라인에 따른 표시 장치의 일 실시예를 나타낸 단면도이다. 도 5a에는 설명의 편의를 위하여, 화소 회로층(PCL)에 포함되는 제2 트랜지스터를 별도로 도시하지 않았다.
도 4 및 도 5a에 도시된 바와 같이, 본 발명의 일 실시예에 따른 표시 장치는 기판(SUB), 화소 회로층(PCL), 및 표시 소자층(DPL)을 포함할 수 있다.
기판(SUB)은 경성(Rigid) 기판 또는 가요성(Flexibility) 기판일 수 있다.
경성 기판은 유리 기판, 석영 기판, 유리 세라믹 기판 및 결정질 유리 기판을 포함할 수 있다.
가요성 기판은 고분자 유기물을 포함하는 필름 기판 및 플라스틱 기판을 포함할 수 있다. 예를 들면, 가요성 기판은 폴리에테르술폰(PES, polyethersulfone), 폴리아크릴레이트(polyacrylate), 폴리에테르이미드(PEI, polyetherimide), 폴리에틸렌 나프탈레이트(PEN, polyethylene naphthalate), 폴리에틸렌 테레프탈레이트(PET, polyethylene terephthalate), 폴리페닐렌 설파이드(PPS, polyphenylene sulfide), 폴리아릴레이트(PAR, polyarylate), 폴리이미드(PI, polyimide), 폴리카보네이트(PC, polycarbonate), 트리아세테이트 셀룰로오스(TAC, triacetate cellulose), 및 셀룰로오스아세테이트 프로피오네이트(CAP, cellulose acetate propionate) 중 하나를 포함할 수 있다. 또한, 가요성 기판은 유리 섬유 강화플라스틱(FRP, fiber glass reinforced plastic)을 포함할 수도 있다.
기판(SUB)에 적용되는 물질은 표시 장치의 제조 공정 시, 높은 처리 온도에 대해 저항성(또는 내열성)을 갖는 것이 바람직할 수 있다. 본 발명의 다양한 실시예에 있어서, 기판(SUB)은 전체 또는 적어도 일부가 가요성(flexibility)을 가질 수 있다.
도 2a 내지 도 5a를 참고하면, 화소 회로층(PCL)은 버퍼층(BFL), 제1 트랜지스터(T1), 제2 트랜지스터(도 2a, 및 도 2b의 T2 참고), 구동 전압 배선(DVL), 및 절연층(INS)을 포함할 수 있다. 또한, 화소 회로층(PCL)은 복수의 절연막을 포함할 수 있다.
버퍼층(BFL)은 기판(SUB)의 일면 상에 제공될 수 있다. 버퍼층(BFL)은 제1 및 제2 트랜지스터(T1, T2)들에 불순물이 확산되는 것을 방지할 수 있다. 버퍼층(BFL)은 무기 재료를 포함한 무기 절연막을 포함할 수 있다. 일 예로, 버퍼층(BFL)은 실리콘 질화물(SiNx), 실리콘 산화물(SiOx), 실리콘 산질화물(SiON), AlOx와 같은 금속 산화물 중 적어도 하나를 포함할 수 있다.
버퍼층(BFL)은 단일층으로 제공될 수 있으나, 적어도 2중층 이상의 다중층으로 제공될 수도 있다. 버퍼층(BFL)이 다중층으로 제공될 경우, 각 층은 동일한 재료로 형성되거나 또는 서로 다른 재료로 형성될 수 있다. 버퍼층(BFL)은 기판(SUB)의 재료 및 공정 조건에 따라 생략될 수도 있다.
제1 트랜지스터(T1)는 발광 소자(LD)에 전기적으로 연결되어 발광 소자(LD)를 구동하는 구동 트랜지스터일 수 있다. 제2 트랜지스터(T2)는 제1 트랜지스터(T1)에 전기적으로 연결되어 제1 트랜지스터(T1)를 스위칭하는 스위칭 트랜지스터일 수 있다.
제1 트랜지스터(T1) 및 제2 트랜지스터(T2) 각각은 반도체층(SCL), 게이트 전극(GE), 소스 전극(SE), 및 드레인 전극(DE)을 포함할 수 있다.
트랜지스터(T1, T2)들의 반도체층(SCL)은 버퍼층(BFL) 상에 제공될 수 있다. 반도체층(SCL)은 대응되는 소스 전극(SE)과 드레인 전극(DE)에 각각 접촉되는 소스 영역 및 드레인 영역을 포함할 수 있다. 상기 소스 영역과 상기 드레인 영역 사이의 영역은 채널 영역일 수 있다. 반도체층(SCL)은 폴리 실리콘, 아몰퍼스 실리콘, 산화물 반도체 등으로 이루어진 반도체 패턴일 수 있다. 상기 채널 영역은 불순물로 도핑된 반도체 패턴일 수 있다. 상기 불순물로는 n형 불순물, p형 불순물, 기타 금속과 같은 불순물이 사용될 수 있다.
트랜지스터(T1, T2)들의 게이트 전극(GE)은 제1 게이트 절연막(GI1)을 사이에 두고 대응되는 반도체층(SCL) 상에 제공될 수 있다.
제1 트랜지스터(T1)에 포함된 소스 전극(SE)과 드레인 전극(DE) 각각은 제2 게이트 절연막(GI2), 및 제1 게이트 절연막(GI1)을 관통하는 컨택홀을 통해 대응하는 반도체층(SCL)의 소스 영역과 드레인 영역에 연결될 수 있다.
제2 트랜지스터(T2)에 포함된 소스 전극과 드레인 전극 각각은 제2 게이트 절연막(GI2), 및 제1 게이트 절연막(GI1)을 관통하는 컨택홀을 통해 대응하는 반도체층(SCL)의 소스 영역과 드레인 영역에 연결될 수 있다.
또한, 트랜지스터들(T1, T2)이 탑 게이트(top gate) 구조의 박막 트랜지스터인 경우를 예로서 설명하였으나, 본 발명이 이에 한정되는 것은 아니다. 실시예에 따라, 트랜지스터들(T1, T2)은 바텀 게이트(bottom gate) 구조의 박막 트랜지스터일 수도 있다.
구동 전압 배선(DVL)은 제2 게이트 절연막(GI2) 상에 제공될 수 있으나, 구동 전압 배선(DVL)의 위치를 한정하는 것은 아니다. 구동 전압 배선(DVL)은 제2 구동 전원(도 2a 및 도 2b의 VSS 참고)이 인가되는 전원 라인과 연결될 수 있다. 이에, 상기 전원 라인에 의해 제2 구동 전원(VSS)이 구동 전압 배선(DVL)으로 공급될 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니며, 실시예에 따라, 구동부로부터 구동 전압에 해당하는 신호가 구동 전압 배선(DVL)으로 직접 공급될 수도 있다.
화소 회로층(PCL)은 제1 및 제2 트랜지스터(T1, T2)들과 구동 전압 배선(DVL)을 커버하는 절연층(INS)을 더 포함할 수 있다.
절연층(INS)은 유기 절연막, 또는 무기 절연막을 포함하는 형태로 제공될 수 있다. 여기서, 무기 절연막은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘산질화물(SiON), AlOx와 같은 금속 산화물 중 적어도 하나를 포함할 수 있다.
유기 절연막은 유기 절연 물질을 포함할 수 있다. 유기 절연막은 예를 들어, 아크릴계 수지(polyacrylates resin), 에폭시계 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드계 수지(polyamides resin), 폴리이미드계 수지(polyimides rein), 불포화 폴리에스테르계 수지(unsaturated polyesters resin), 폴리페닐렌 에테르계 수지(poly-phenylen ethers resin), 폴리페닐렌 설파이드계 수지(poly-phenylene sulfides resin), 및 벤조사이클로부텐 수지(benzocyclobutene resin) 중 적어도 하나를 포함할 수 있다.
본 발명의 다양한 실시예에서, 절연층(INS)은 각각의 화소(PXL)의 화소 회로층(PCL)으로부터 발광 소자들(LD)을 보호하는 데에 유리한 무기 절연막으로 이루어질 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 실시예에 따라, 절연층(INS)은 중간층(CTL)과 제1 및 제2 전극(EL1, EL2)들의 지지면을 평탄화시키는 데 유리한 유기 절연막으로 이루어질 수도 있다.
본 발명의 다양한 실시예에서, 절연층(INS)은 기판(SUB)을 향하는 방향(예컨데, 제 3방향(DR3))으로 오목한 홈(G)을 포함할 수 있다. 홈(G)은 절연층(INS)의 표면으로부터 기판(SUB)을 향하는 방향으로 오목하게 파인 형상을 가질 수 있으며, 홈(G)의 하면은 절연층(INS)의 하면으로부터 이격될 수 있다. 즉, 홈(G)은 절연층(INS)을 관통하지 않을 수 있다.
본 발명의 다양한 실시예에서, 표시 장치는 절연층(INS)의 적어도 일부 상에 배치되는 제1 반사층(RFL1)을 포함할 수 있다. 구체적으로, 제1 반사층(RFL1)은 홈(G) 상에 배치될 수 있다. 도 5a 및 도 5b에 도시된 바와 같이, 발광 소자(LD)를 마주하는 홈(G)의 일면 상에 제1 반사층(RFL1)이 제공될 수 있다. 즉, 제1 반사층(RFL1)은 발광 소자(LD)와 중첩할 수 있다. 제1 반사층(RFL1)이 홈(G) 상에 배치됨으로써, 발광 소자(LD)의 발광 효율이 보다 향상될 수 있다.
화소 회로층(PCL)은 절연층(INS) 상에 배치되는 보호층(미도시)을 더 포함할 수 있다. 보호층은 유기 절연막, 무기 절연막, 또는 상기 무기 절연막 상에 배치된 상기 유기 절연막을 포함하는 형태로 제공될 수 있다.
도 3 내지 도 5a를 참고하면, 표시 소자층(DPL)은 절연층(INS) 및 제1 반사층(RFL1) 상에 배치될 수 있다. 표시 소자층(DPL)은 중간층(CTL), 제1 및 제2 전극(EL1, EL2)들, 제1 및 제2 뱅크(BNK1, BNK2)들, 발광 소자(LD), 제1 및 제2 컨택 전극(CNT1, CNT2)들을 포함할 수 있다. 또한, 표시 소자층(DPL)은 보조 절연막(AUINS)을 포함할 수 있다.
제1 전극(EL1)은 제1 방향(DR1)을 따라 연장되며, 발광 소자(LD)에 전기적으로 연결될 수 있다. 제2 전극(EL2)은 제1 방향(DR1)과 다른 제2 방향(DR2)을 따라 제1 전극(EL1)과 이격되며, 발광 소자(LD)에 전기적으로 연결될 수 있다.
도 4를 참고하면, 제1 전극(EL1)은 제1 연결 배선(CNL1)과 연결되거나, 또는 제1 연결 배선(CNL1)과 일체로 형성될 수 있다. 제1 연결 배선(CNL1)은 전술한 제1 구동 전원(도 2a 및 도 2b의 VDD 참고)에 전기적으로 연결될 수 있다.
제2 전극(EL2)은 제2 연결 배선(CNL2)과 연결되거나, 또는 제2 연결 배선(CNL2)과 일체로 형성될 수 있다. 제2 연결 배선(CNL2)은 전술한 제2 구동 전원(도 2a 및 도 2b의 VSS 참고)에 전기적으로 연결될 수 있다.
도 5a에 도시된 바와 같이, 제1 전극(EL1) 및 제2 전극(EL2) 각각은 홈(G)의 일부에 중첩하는 부분(이하, 돌출 부분, PP)을 포함할 수 있다. 이에 의해, 제1 전극(EL1)과 제2 전극(EL2) 사이의 제2 방향(DR2)으로의 거리(d1)는 홈(G)의 제2 방향(DR2)으로의 폭(d2)보다 작을 수 있다. 제1 전극(EL1)과 제2 전극(EL2) 사이의 거리(d1)를 홈(G)의 폭(d2)보다 작게 설정함으로써, 발광 소자(LD)에서 방출되는 광을 제3 방향(DR3)을 기준으로 상측을 향하는 방향(예를 들어 전면 방향)으로 효과적으로 유도할 수 있다.
본 발명의 다양한 실시예에서, 제1 전극(EL1)과 제2 전극(EL2) 사이의 제2 방향(DR2)으로의 거리(d1)는 제1 반사층(RFL1)의 제2 방향(DR2)으로의 폭(d1')과 동일할 수 있다. 도 5a를 참고하면, 제3 방향(DR3)을 기준으로, 제1 및 제2 전극(EL1, EL2)들의 돌출 부분(PP)과 제1 반사층(RFL1)의 일단은 동일선 상에 배치될 수 있다.
제1 반사층(RFL1)은 제1 및 제2 전극(EL1, EL2)들과 이격될 수 있다. 즉, 제1 반사층(RFL1)은 제1 및 제2 전극(EL1, EL2)들과 전기적으로 절연될 수 있다.
본 발명의 다양한 실시예에서, 제1 및 제2 전극(EL1, EL2)들과 제1 반사층(RL1)은, 발광 소자들(LD)에서 방출된 광을 표시 장치의 전면 방향(예를 들어 화상 표시 방향)으로 진행되게 하여 발광 소자들(LD)의 출광 효율을 향상시키는 반사 부재로 기능할 수 있다.
제1 및 제2 전극(EL1, EL2)들과 제1 반사층(RFL1)은 광반사율이 높은 도전 물질을 포함할 수 있다. 광반사율이 높은 도전 물질로는, 일 예로, Ag, Mg, Al, Pt, Pd, Au, Ni, Nd, Ir, Cr, Ti, 및 이들의 합금과 같은 금속을 포함할 수 있다.
본 발명의 다양한 실시예에서, 제1 및 제2 전극(EL1, EL2)들과 제1 반사층(RFL1)은 동일한 금속 물질을 포함할 수 있다. 제1 및 제2 전극(EL1, EL2)들과 제1 반사층(RFL1)은 동일한 공정에서 형성될 수 있다.
실시예에 따라, 제1 및 제2 전극(EL1, EL2)들 각각은 투명한 도전성 재료를 포함할 수 있다. 투명한 도전성 재료로는, ITO(indium tin oxide), IZO(indium zENC oxide), ZnO(zENC oxide), ITZO(indium tin zENC oxide)와 같은 도전성 산화물, PEDOT와 같은 도전성 고분자 등이 포함될 수 있다. 제1 및 제2 전극(EL1, EL2)들 각각이 투명한 도전성 재료를 포함하는 경우, 발광 소자(LD)에서 방출되는 광을 표시 장치의 전면 방향(화상 표시 방향)으로 반사시키기 위한 불투명한 금속으로 이루어진 별도의 도전층이 추가로 포함될 수 있다. 다만, 제1 및 제2 전극(EL1, EL2)들 각각의 재료는 상술한 재료들에 한정되는 것은 아니다. 이때, 제1 반사층(RFL1)은 제1 및 제2 전극(EL1, EL2)들에 추가로 형성되는 도전층과 동일한 금속 물질을 포함할 수 있다.
본 발명의 다양한 실시예에서, 중간층(CTL)은 제1 전극(EL1)과 절연층(INS) 사이 및 제2 전극(EL2)과 절연층(INS) 사이에 배치될 수 있다. 도 5a에 도시된 바와 같이, 중간층(CTL)은 홈(G)에 중첩하는 개구(OP)를 포함할 수 있다.
중간층(CTL)은 유기 절연막, 또는 무기 절연막을 포함하는 형태로 제공될 수 있다. 여기서, 무기 절연막은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘산질화물(SiON), AlOx와 같은 금속 산화물 중 적어도 하나를 포함할 수 있다.
유기 절연막은 유기 절연 물질을 포함할 수 있다. 유기 절연막은 예를 들어, 아크릴계 수지(polyacrylates resin), 에폭시계 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드계 수지(polyamides resin), 폴리이미드계 수지(polyimides rein), 불포화 폴리에스테르계 수지(unsaturated polyesters resin), 폴리페닐렌 에테르계 수지(poly-phenylen ethers resin), 폴리페닐렌 설파이드계 수지(poly-phenylene sulfides resin), 및 벤조사이클로부텐 수지(benzocyclobutene resin) 중 적어도 하나를 포함할 수 있다.
절연층(INS)과 중간층(CTL)은 서로 상이한 물질로 형성될 수 있다. 예를 들어, 절연층(INS)은 유기 절연막을 포함하는 형태로 제공되고, 중간층(CTL)은 무기 절연막을 포함하는 형태로 제공될 수 있다. 또는 절연층(INS)에 포함되는 무기 절연 물질과 중간층(CTL)에 포함되는 무기 절연 물질은 서로 상이할 수도 있다.
제1 전극(EL1)과 제2 전극(EL2) 사이의 제2 방향(DR2)으로의 거리(d1)는 개구(OP)의 제2 방향(DR2)으로의 폭(d1)과 동일할 수 있다. 또한, 개구(OP)의 제2 방향(DR2)으로의 폭(d1)은 홈(G)의 제2 방향(DR2)으로의 폭(d2)보다 작을 수 있다.
도 5a를 참고하면, 중간층(CTL)에 개구(OP)가 형성됨에 따라, 중간층(CTL)은 홈(G)의 일부에 중첩하는 부분(이하, 돌출 부분, PP)을 포함할 수 있다. 제3 방향(DR3)을 기준으로, 중간층(CTL)의 돌출 부분(PP)과 제1 및 제2 전극(EL1, EL2)들의 돌출 부분(PP)은 동일선 상에 배치될 수 있다. 또한, 중간층(CTL)의 돌출 부분(PP)과 제1 반사층(RFL1)의 일단은 동일선 상에 배치될 수 있다. 즉, 개구(OP)의 제2 방향(DR2)으로의 폭(d1)은 제1 반사층(RFL1)의 제2 방향(DR2)으로의 폭(d1')과 동일할 수 있다.
본 발명의 다양한 실시예에서, 홈(G)은 절연 물질(INSM)로 채워지고, 발광 소자(LD)는 절연 물질(INSM) 상에 배치될 수 있다. 구체적으로, 제1 반사층(RFL1)이 형성된 홈(G)에 절연 물질(INSM)이 채워질 수 있다.
절연 물질(INSM)은 무기 절연 물질 또는 유기 절연 물질을 포함할 수 있다. 여기서, 무기 절연 물질은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘산질화물(SiON), AlOx와 같은 금속 산화물 중 적어도 하나를 포함할 수 있다. 유기 절연 물질은 예를 들어, 아크릴계 수지(polyacrylates resin), 에폭시계 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드계 수지(polyamides resin), 폴리이미드계 수지(polyimides rein), 불포화 폴리에스테르계 수지(unsaturated polyesters resin), 폴리페닐렌 에테르계 수지(poly-phenylen ethers resin), 폴리페닐렌 설파이드계 수지(poly-phenylene sulfides resin), 및 벤조사이클로부텐 수지(benzocyclobutene resin) 중 적어도 하나를 포함할 수 있다.
본 발명의 다양한 실시예에서, 홈(G)에 채워진 절연 물질(INSM)은 제1 및 제2 전극(EL1, EL2)들과 평탄면을 형성할 수 있다. 도 5a에 도시된 바와 같이, 절연 물질(INSM)은 홈(G), 중간층(CTL)의 개구(OP), 및 제1 및 제2 전극(EL1, EL2)들 사이에 채워지고, 제1 및 제2 전극(EL1, EL2)들과 평탄면을 형성할 수 있다. 이에 의해, 발광 소자(LD)는 평탄한 절연 물질(INSM) 표면에 배치될 수 있다.
본 발명의 다양한 실시예에서, 표시 소자층(DPL)은 제1 및 제2 뱅크(BNK1, BNK2)들을 포함할 수 있다. 제1 뱅크(BNK1)는 제1 전극(EL1) 상에 제공되며, 제1 방향(DR1)을 따라 연장될 수 있다. 제2 뱅크(BNK2)는 제2 전극(EL2) 상에 제공되며, 제1 방향(DR1)을 따라 연장될 수 있다. 제1 뱅크(BNK1)와 제2 뱅크(BNK2)는 제2 방향(DR2)을 따라 서로 이격될 수 있으며, 상기 단위 발광 영역들을 구획할 수 있다.
서로 인접한 두 개의 뱅크(BNK1, BNK2)들은 제2 방향(DR2)을 따라 일정 간격 이격될 수 있다. 예를 들어, 서로 인접한 두 개의 제1 및 제2 뱅크(BNK1, BNK2)들은 발광 소자(LD)의 길이 이상으로 이격될 수 있다.
제1 및 제2 뱅크(BNK1, BNK2)들은 무기 재료로 이루어진 무기 절연막 또는 유기 재료로 이루어진 유기 절연막을 포함할 수 있다. 실시예에 따라, 제1 및 제2 뱅크(BNK1, BNK2)들은 단일막의 유기 절연막 및/또는 단일막의 무기 절연막을 포함할 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 실시예에 따라, 제1 및 제2 뱅크(BNK1, BNK2)들은 적어도 하나 이상의 유기 절연막과 적어도 하나 이상의 무기 절연막이 적층된 다중막의 형태로 제공될 수도 있다. 다만, 제1 및 제2 뱅크(BNK1, BNK2)들의 재료가 상술한 실시예들에 한정되는 것은 아니며, 실시예에 따라, 제1 및 제2 뱅크(BNK1, BNK2)들은 도전성 물질을 포함할 수도 있다.
도 5a에 도시된 바와 같이, 제1 및 제2 뱅크(BNK1, BNK2)들은 제3 방향(DR3)을 따라 상부로 갈수록 폭이 좁아지는 사다리꼴의 단면을 가질 수 있으나, 이에 제한되는 것은 아니다. 다른 예로, 제1 및 제2 뱅크(BNK1, BNK2)들은 상부로 갈수록 폭이 좁아지는 반원 또는 반타원 등의 단면을 가지는 곡면을 가질 수 있다. 본 발명에서, 제1 및 제2 뱅크(BNK1, BNK2)들의 형상 및/또는 경사도 등이 특별히 한정되지는 않으며, 이는 다양하게 변경될 수 있다.
도면에 직접적으로 도시하지 않았으나, 각각의 화소(PXL)의 화소 영역의 주변 영역에는 뱅크 패턴(미도시)이 제공될 수 있다.
뱅크 패턴은 화소들(PXL) 각각의 화소 영역에 포함된 주변 영역의 적어도 일측을 둘러쌀 수 있다. 뱅크 패턴은 각각의 화소(PXL)와 그에 인접한 화소들(PXL) 각각의 발광 영역을 정의(또는 구획)하는 구조물로서, 일 예로 화소 정의막일 수 있다. 이러한 뱅크 패턴은 적어도 하나의 차광 물질 및/또는 반사 물질을 포함하도록 구성되어 각각의 화소(PXL)와 그에 인접한 화소들(PXL) 사이에서 광(또는 빛)이 새는 빛샘 불량을 방지할 수 있다. 실시예에 따라, 각각의 화소(PXL)에서 방출되는 광의 효율을 더욱 향상시키기 위해 뱅크 패턴 상에는 반사 물질층이 형성될 수 있다. 뱅크 패턴은 실시예에 따라 제1 및 제2 뱅크(BNK1, BNK2)들과 상이한 층에 형성되거나 또는 동일한 층에 형성될 수 있다.
제1 컨택 전극(CNT1)은 제1 전극(EL1) 상에 배치되며, 제1 전극(EL1)을 발광 소자(LD)와 전기적으로 연결할 수 있다. 제2 컨택 전극(CNT2)은 제2 전극(EL2) 상에 배치되며, 제2 전극(EL2)을 발광 소자(LD)와 전기적으로 연결할 수 있다.
도 5a를 참고하면, 제1 컨택 전극(CNT1)은 제1 전극(EL1) 및 제1 뱅크(BNK1) 상에 배치되고, 제2 컨택 전극(CNT2)은 제2 전극(EL2) 및 제2 뱅크(BNK2) 상에 배치될 수 있다.
이때, 제1 컨택 전극(CNT1)은 제1 뱅크(BNK1)의 경사도에 대응되는 형상을 가질 수 있고, 제2 컨택 전극(CNT2)은 제2 뱅크(BNK2)의 경사도에 대응되는 형상을 가질 수 있다. 예를 들면, 제1 컨택 전극(CNT1)은 제1 뱅크(BNK1)에 대응된 돌출 부분과 제1 전극(EL1)에 대응된 평탄 부분을 포함하고, 제2 컨택 전극(CNT2)은 제2 뱅크(BNK2)에 대응된 돌출 부분과 제2 전극(EL2)에 대응된 평탄 부분을 포함할 수 있다.
제1 및 제2 컨택 전극(CNT1, CNT2)들은 ITO, IZO 및 ITZO를 비롯한 다양한 투명 도전 물질 중 적어도 하나를 포함하며, 소정의 투광도를 만족하도록 실질적으로 투명 또는 반투명하게 구현될 수 있다. 구체적으로, 제1 및 제2 컨택 전극(CNT1, CNT2)들은, 발광 소자(LD)로부터 방출된 광이 손실 없이 투과될 수 있도록 투명한 도전 물질로 구성될 수 있다. 다만, 제1 및 제2 컨택 전극(CNT1, CNT2)들의 재료는 상술한 실시예들에 한정되는 것은 아니다.
절연 물질(INSM) 상에 배치된 발광 소자(LD)의 일 단부는 제1 컨택 전극(CNT1)에 접촉될 수 있다. 제1 컨택 전극(CNT1)을 커버하는 보조 절연막(AUINS)이 제1 컨택 전극(CNT1) 상에 배치될 수 있다. 이때, 보조 절연막(AUINS)은 무기 재료를 포함한 무기 절연막이거나 유기 재료를 포함한 유기 절연막일 수 있다.
절연 물질(INSM) 상에 배치된 발광 소자(LD)의 타 단부는 제2 컨택 전극(CNT2)에 접촉될 수 있다. 도 5a에 도시된 바와 같이, 보조 절연막(AUINS)에 의해 노출된 발광 소자(LD)의 부분과 보조 절연막(AUINS) 상에 제2 컨택 전극(CNT2)이 배치될 수 있다. 이때, 보조 절연막(AUINS)에 의하여 제1 및 제2 컨택 전극(CNT1, CNT2)들은 서로 이격될 수 있다.
본 발명의 다양한 실시예에서, 제1 및 제2 전극(EL1, EL2)들 중 하나는 화소 회로층(PCL)에 포함되는 복수의 트랜지스터들 중 적어도 하나와 전기적으로 연결될 수 있다.
예를 들면, 제1 전극(EL1)은 절연층(INS)을 관통하는 제1 컨택홀(CH1)을 통해 제1 트랜지스터(T1)의 드레인 전극(DE)과 전기적으로 연결될 수 있다. 제1 트랜지스터(T1)의 소스 전극(SE)은 제1 구동 전원(도 2a 및 도 2b의 VDD 참고)이 인가되는 전원 라인과 전기적으로 연결될 수 있다. 이를 통해, 제1 전극(EL1)은 제1 트랜지스터(T1)로부터 신호(예컨데, 제1 구동 전원(VDD))를 전달받을 수 있다.
제2 전극(EL2)은 절연층(INS)을 관통하는 제2 컨택홀(CH2)을 통해 구동 전압 배선(DVL)과 전기적으로 연결될 수 있다. 구동 전압 배선(DVL)에는 제2 구동 전원(VSS)이 인가될 수 있다. 이를 통해, 제2 전극(EL2)은 구동 전압 배선(DVL)으로부터 신호(예컨데, 제2 구동 전원(VSS))를 전달받을 수 있다.
발광 소자(LD)의 일 단부는 제1 컨택 전극(CNT1)과 접촉되고, 발광 소자(LD2)의 타 단부는 제2 컨택 전극(CNT2)과 접촉될 수 있다. 또한, 제1 컨택 전극(CNT1)은 제1 전극(EL1)과 전기적으로 연결되고, 제2 컨택 전극(CNT2)은 제2 전극(EL2)과 전기적으로 연결될 수 있다.
이에 따라, 발광 소자(LD)는 제1 전극(EL1)과 제2 전극(EL2)을 통해 소정 전압을 인가받을 수 있다. 발광 소자(LD)의 양 단부에 소정 전압 이상의 전계를 인가하게 되면, 발광 소자(LD)의 활성층(12)에서 전자-정공 쌍이 결합하면서 발광 소자(LD)가 발광하게 된다. 즉, 제1 및 제2 컨택 전극(CNT1, CNT2)들은 발광 소자들(LD)을 구동하는 구동 전극으로 기능할 수 있다.
또한, 제1 컨택 전극(CNT1)이 제1 전극(EL1)과 연결되고, 제2 컨택 전극(CNT2)이 제2 전극(EL2)과 연결됨에 따라, 제1 및 제2 컨택 전극(CNT1, CNT2) 각각의 배선 저항을 줄여, 신호 지연에 의한 발광 소자(LD)의 구동 불량을 최소화할 수 있다.
발광 소자(LD)의 발광 시, 광은 제2 방향(DR2)을 따라 발광 소자(LD)의 양 단부에서 출광될 수 있고, 제3 방향(DR3)을 따라 발광 소자(LD)의 상부 및 하부로 출광될 수 있다. 이때, 발광 소자(LD)의 양 단부에서 출광되는 광은 제1 및 제2 전극(EL1, EL2)들에 의해 반사되어, 제3 방향(DR3)을 기준으로 상측을 향하는 방향(예를 들어 전면 방향)으로 유도될 수 있다. 또한, 발광 소자(LD)의 하부로 출광되는 광은 제1 반사층(RFL1)에 의해 반사되어, 제3 방향(DR3)을 기준으로 상측을 향하는 방향(예를 들어 전면 방향)으로 유도될 수 있다.
본 발명의 다양한 실시예는 발광 소자(LD)와 중첩하는 제1 반사층(RFL1)을 홈(G)에 배치함으로써, 발광 소자(LD)의 발광 시에 발광 소자(LD)의 하부로 출광되는 광을 표시 장치의 전면 방향으로 유도하여, 표시 장치의 발광 효율을 향상시킬 수 있다.
본 발명의 다양한 실시예에서, 표시 소자층(DPL)은 중간층(CTL), 제1 및 제2 전극(EL1, EL2)들, 제1 및 제2 컨택 전극(CNT1, CNT2)들, 및 발광 소자들(LD)이 구비된 절연층(INS)의 일면 상에 제공되는 인캡층(ENC)을 포함할 수 있다. 인캡층(ENC)은 제1 및 제2 전극(EL1, EL2)들, 제1 및 제2 컨택 전극(CNT1, CNT2)들, 및 발광 소자들(LD)이 외부로 노출되지 않도록 커버하여, 부식되는 것을 방지할 수 있다.
인캡층(ENC)은 투명 절연 물질을 포함하여 광을 투과시킬 수 있다. 상기 투명 절연 물질은 유기 재료 또는 무기 재료를 포함할 수 있다. 예를 들면, 인캡층(ENC)은 발광 소자들(LD)에서 방출되어 제1 및 제2 전극(EL1, EL2)들, 제1 반사층(RFL1)에 의해 표시 장치의 화상 표시 방향으로 반사된 광의 손실을 최소화하기 위해 투명한 절연성 재료로 형성될 수 있다.
본 발명의 다양한 실시예에서, 인캡층(ENC) 상에는 오버 코트층(미도시)이 제공될 수 있다. 오버 코트층은 발광 소자들(LD)에 산소 및 수분 등이 침투하는 것을 방지하는 봉지층일 수 있다.
또한, 오버 코트층은 그 하부에 배치된 구성들, 예를 들어 발광 소자들(LD), 제1 및 제2 뱅크(BNK1, BNK2)들, 제1 및 제2 전극(EL1, EL2)들, 제1 및 제2 컨택 전극(CNT1, CNT2)들 등에 의해 발생된 단차를 완화시키는 평탄화층일 수 있다.
본 발명의 다양한 실시예에서, 전술한 중간층(CTL), 제1 및 제2 뱅크(BNK1, BNK2)들, 제1 및 제2 전극(EL1, EL2)들, 발광 소자들(LD), 제1 및 제2 컨택 전극(CNT1, CNT2)들은 화소들(PXL) 각각에 제공될 수 있다.
도 5b는 도 4의 Ⅰ-Ⅰ' 라인에 따른 표시 장치의 다른 실시예를 나타낸 단면도이다. 도 5b에는 설명의 편의를 위하여, 화소 회로층(PCL)에 포함되는 제2 트랜지스터를 별도로 도시하지 않았다.
본 실시예에 따른 표시 장치에 있어서, 중복된 설명을 피하기 위하여 상술한 일 실시예에 따른 표시 장치에서 언급하지 않은 구성을 위주로 설명한다. 본 실시예에서 특별히 설명하지 않은 부분은 상술한 일 실시예에 따르며, 동일한 부호는 동일한 구성 요소를, 유사한 부호는 유사한 구성 요소를 나타낸다. 이는 이하 후술하는 실시예에 대해서도 마찬가지임을 알려둔다.
도 4 및 도 5b에 도시된 바와 같이, 본 발명의 일 실시예에 따른 표시 장치는 기판(SUB), 화소 회로층(PCL), 및 표시 소자층(DPL)을 포함할 수 있다.
본 발명의 일 실시예에서, 표시 소자층(DPL)은 제1 및 제2 뱅크(BNK1, BNK2)들 상에 각각 배치되는 제2 반사층(RFL2)을 더 포함할 수 있다. 제2 반사층(RFL2)은 제1 및 제2 뱅크(BNK1, BNK2)들의 경사도에 대응되는 형상을 가질 수 있다. 예를 들면, 제2 반사층(RFL2)은 제1 및 제2 뱅크(BNK1, BNK2)들에 대응된 돌출 부분과 제1 및 제2 전극(EL1, EL2)에 대응된 평탄 부분을 포함할 수 있다.
제1 및 제2 뱅크(BNK1, BNK2)들, 제2 반사층(RFL2)은 발광 소자들(LD)에서 방출된 광을 원하는 방향으로 유도하여 표시 장치의 광 효율을 향상시키는 반사 부재로 기능할 수 있다. 즉, 제1 및 제2 뱅크(BNK1, BNK2)들, 제2 반사층(RFL2)은 발광 소자들(LD)에서 방출된 광을 표시 장치의 전면 방향(예를 들어 화상 표시 방향)으로 진행되게 하여 발광 소자들(LD)의 출광 효율을 향상시키는 반사 부재로 기능할 수 있다. 예를 들어, 발광 소자(LD)의 양 단부에서 출광되는 광은 제1 및 제2 전극(EL1, EL2)들과 제2 반사층(RFL2)에 의해 반사되어, 제3 방향(DR3)을 기준으로 상측을 향하는 방향(예를 들어 전면 방향)으로 유도될 수 있다.
제2 반사층(RFL2)은 광반사율이 높은 도전 물질을 포함할 수 있다. 광반사율이 높은 도전 물질로는, 일 예로, Ag, Mg, Al, Pt, Pd, Au, Ni, Nd, Ir, Cr, Ti, 및 이들의 합금과 같은 금속을 포함할 수 있다.
제1 컨택 전극(CNT1)은 제2 반사층(RFL2)을 사이에 두고 제1 뱅크(BNK1) 상에 배치되고, 제2 컨택 전극(CNT2)은 제2 반사층(RFL2)을 사이에 두고 제2 뱅크(BNK2) 상에 배치될 수 있다.
도 6은 본 발명의 다른 실시예에 따른 표시 소자층을 개략적으로 나타내는 평면도이다. 구체적으로, 도 6 은 본 발명의 다른 실시예에 따른 표시 소자층에 포함되는 제1 및 제2 전극(EL1, EL2)들, 발광 소자들(LD), 제1 및 제2 컨택 전극(CNT1, CNT2)들을 개략적으로 나타낸 것이다. 도 6에는 설명의 편의를 위하여, 표시 소자층에 포함되는 제1 및 제2 뱅크들, 홈, 및 제1 반사층은 별도로 도시하지 않았다.
도 7은 도 6의 Ⅱ-Ⅱ' 라인에 따른 표시 장치의 일 실시예를 나타낸 단면도이다. 도 7에는 설명의 편의를 위하여, 화소 회로층(PCL)에 포함되는 제2 트랜지스터를 별도로 도시하지 않았다.
도 6 및 도 7에 도시된 바와 같이, 본 발명의 일 실시예에 따른 표시 장치는 기판(SUB), 화소 회로층(PCL), 및 표시 소자층(DPL)을 포함할 수 있다.
도 6 및 도 7을 참고하면, 표시 소자층(DPL)은 발광 소자들(LD) 상에 제공되는 절연 패턴(INSP)을 포함할 수 있다. 절연 패턴(INSP)은, 제1 및 제2 전극(EL1, EL2) 사이에 제공되는 발광 소자들(LD)이 정렬된 위치에서 이탈하는 것을 방지할 수 있다.
절연 패턴(INSP)은 제1 방향(DR1)을 따라 연장된 형태로 제공될 수 있다. 절연 패턴(INSP)은 발광 소자들(LD)의 일부에 중첩되어, 발광 소자들(LD)의 일 단부와 타 단부를 노출시킬 수 있다. 절연 패턴(INSP)은 발광 소자들(LD)에서 출사된 광이 손실 없이 투과할 수 있도록 투명한 절연 물질로 구성될 수 있다.
절연 패턴(INSP)은 단일막 또는 다중막으로 구성될 수 있으며, 적어도 하나의 무기 재료를 포함한 무기 절연막 또는 적어도 하나의 유기 재료를 포함한 유기 절연막을 포함할 수 있다. 절연 패턴(INSP)은 각각의 화소(PXL)의 발광 영역에 정렬된 발광 소자들(LD) 각각을 더욱 고정시킬 수 있다.
본 발명의 일 실시예에 있어서, 절연 패턴(INSP)은 외부의 산소 및 수분 등으로부터 발광 소자들(LD) 각각의 활성층(12) 보호에 유리한 무기 절연막을 포함할 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다. 발광 소자들(LD)이 적용되는 표시 장치의 설계 조건 등에 따라 절연 패턴(INSP)은 유기 재료를 포함한 유기 절연막을 포함할 수 있다.
도 7에 도시된 바와 같이, 절연 패턴(INSP)에 의해 노출된 발광 소자(LD)의 일 단부에 제1 컨택 전극(CNT1)이 제공되고, 타 단부에 제2 컨택 전극(CNT2)이 제공될 수 있다. 또한, 제1 및 제2 컨택 전극(CNT1, CNT2)들은 절연 패턴(INSP)의 일부 영역 상에도 제공될 수 있다. 이때, 절연 패턴(INSP) 상에서 제1 컨택 전극(CNT1)과 제2 컨택 전극(CNT2)은 서로 이격될 수 있다. 절연 패턴(INSP)의 일부 영역 상에 제1 및 제2 컨택 전극(CNT1, CNT2)들이 제공됨에 따라, 제1 및 제2 전극(EL1, EL2) 사이에서 정렬된 발광 소자들(LD)의 위치가 보다 안정적으로 고정될 수 있다.
도 8a 내지 도 8l은 본 발명의 일 실시예에 따른 표시 장치의 제조 방법을 순차적으로 나타낸 단면도이다. 구체적으로, 도 8a 내지 도 8l은 도 5b에 도시된 본 발명의 일 실시예에 따른 표시 장치의 제조 방법을 순차적으로 나타낸 단면도이다. 한편, 설명의 편의를 위하여, 도 8a 내지 도 8l에는 화소 회로층(PCL)에 포함되는 제2 트랜지스터를 별도로 도시하지 않았다.
도 1a 내지 도 4, 도 5b, 및 도 8a를 참고하면, 기판(SUB) 상에 제1 트랜지스터(T1), 구동 전압 배선(DVL), 절연층(INS) 및 적어도 하나 이상의 절연막을 형성한다. 여기서, 적어도 하나의 절연막은 기판(SUB) 상에 순차적으로 형성된 버퍼층(BFL), 제1 게이트 절연막(GI1), 및 제2 게이트 절연막(GI22)을 포함할 수 있다.
절연층(INS)에 제1 트랜지스터(T1)의 드레인 전극(DE) 일부를 노출하는 제1 컨택홀(CH1)과 구동 전압 배선(DVL)의 일부를 노출하는 제2 컨택홀(CH2)을 형성할 수 있다.
절연층(INS)은 유기 절연막, 또는 무기 절연막을 포함하는 형태로 제공될 수 있다. 여기서, 무기 절연막은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘산질화물(SiON), AlOx와 같은 금속 산화물 중 적어도 하나를 포함할 수 있다.
유기 절연막은 유기 절연 물질을 포함할 수 있다. 유기 절연막은 예를 들어, 아크릴계 수지(polyacrylates resin), 에폭시계 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드계 수지(polyamides resin), 폴리이미드계 수지(polyimides rein), 불포화 폴리에스테르계 수지(unsaturated polyesters resin), 폴리페닐렌 에테르계 수지(poly-phenylen ethers resin), 폴리페닐렌 설파이드계 수지(poly-phenylene sulfides resin), 및 벤조사이클로부텐 수지(benzocyclobutene resin) 중 적어도 하나를 포함할 수 있다.
도 1a 내지 도 4, 도 5b, 및 도 8b를 참고하면, 제1 및 제2 컨택홀(CH1, CH2)이 형성된 절연층(INS) 상에 중간층 형성용막(CTLM)을 형성한다. 중간층 형성용막(CTLM)은 무기 재료로 이루어진 무기 절연막 또는 유기 재료로 이루어진 유기 절연막을 포함할 수 있다. 이때, 중간층 형성용막(CTLM)은 절연층(INS)과 상이한 재질로 형성될 수 있다.
도 8b에 도시된 바와 같이, 중간층 형성용막(CTLM)은 외부로 노출된 절연층(INS)의 표면 상에 형성될 수 있다. 즉, 중간층 형성용막(CTLM)은 절연층(INS)의 표면, 제1 컨택홀(CH1)에 의해 노출된 제1 트랜지스터(T1)의 드레인 전극(DE) 일부, 제2 컨택홀(CH2)에 의해 노출된 구동 전압 배선(DVL)의 일부를 커버할 수 있다.
도 1a 내지 도 4, 도 5b, 및 도 8c를 참고하면, 중간층 형성용막(CTLM)의 일부를 식각하여 개구(OP)를 형성할 수 있다. 이를 통해, 절연층(INS) 상에 개구(OP)를 포함하는 중간층(CTL)을 형성할 수 있다. 예를 들어, 드라이 에칭(dry etching) 공정을 이용하여, 중간층 형성용막(CTLM)에 개구(OP)를 형성할 수 있다.
도 8c에 도시된 바와 같이, 중간층 형성용막(CTLM)에 개구(OP)를 형성하는 과정에서, 제1 트랜지스터(T1)의 드레인 전극(DE) 일부 및 구동 전압 배선(DVL)의 일부를 커버하는 중간층 형성용막(CTLM)을 식각할 수 있다. 이를 통해, 제1 트랜지스터(T1)의 드레인 전극(DE) 일부는 제1 컨택홀(CH1)에 의해 노출되고, 구동 전압 배선(DVL)의 일부는 제2 컨택홀(CH2)에 의해 노?w될 수 있다.
도 1a 내지 도 4, 도 5b, 및 도 8d를 참고하면, 개구(OP)에 의해 노출된 절연층(INS)의 부분을 식각하여 기판(SUB)을 향하는 방향으로 오목한 홈(G)을 형성할 수 있다.
도 5b 및 도 8d를 참고하면, 홈(G)을 형성하는 단계는 홈(G)의 제2 방향(DR2)으로의 폭(d2)을 개구(OP)의 제2 방향(DR2)으로의 폭(d1) 보다 크게 형성할 수 있다. 중간층(CTL)의 개구(OP)에 의하여 노출된 절연층(INS) 부분을 언더컷하여, 홈(G)의 제2 방향(DR2)으로의 폭(d2)을 개구(OP)의 제2 방향(DR2)으로의 폭(d1) 보다 크게 형성할 수 있다.
절연층(INS)을 언더컷하기 위하여, 예를 들어 웨트 에칭(wet etching) 공정을 이용할 수 있다. 이때, 절연층(INS)은 중간층(CTL) 대비, 웨트 에칭에 대한 에칭율이 높은 물질을 포함할 수 있다. 예들 들면, 웨트 에칭에 대한 에칭율이 높은 산화 실리콘(SiOx)으로 절연층(INS)을 형성하고, 웨트 에칭에 대한 에칭율이 낮은 질화 실리콘(SiNx)으로 중간층(CTL)을 형성할 수 있다.
도 1a 내지 도 4, 도 5b, 및 도 8e를 참고하면, 제1 방향(DR1)을 따라 연장되며, 제1 방향(DR1)과 다른 제2 방향(DR2)으로 서로 이격되는 제1 전극(EL1) 및 제2 전극(EL2)을 중간층(CTL) 상에 형성할 수 있다. 이때, 제1 전극(EL1)과 제2 전극(EL2)은 중간층(CTL)의 개구(OP)를 사이에 두고 이격될 수 있다.
제1 전극(EL1)은 제1 컨택홀(CH1)에 의해 노출된 제1 트랜지스터(T1)의 드레인 전극(DE) 일부 상에도 형성될 수 있다. 제2 전극(EL2)은 제2 컨택홀(CH2)에 의해 노출된 구동 전압 배선(DVL)의 일부 상에도 형성될 수 있다.
제1 및 제2 전극(EL1, EL2)들은 광반사율이 높은 도전 물질, 일 예로, Ag, Mg, Al, Pt, Pd, Au, Ni, Nd, Ir, Cr, Ti, 및 이들의 합금과 같은 금속을 포함할 수 있다.
도 8e에 도시된 바와 같이, 홈(G)의 적어도 일부 상에 제1 반사층(RFL1)을 형성할 수 있다. 이때, 제1 및 제2 전극(EL1, EL2)들과 제1 반사층(RFL1)은 동시에 형성될 수 있다. 즉, 제1 및 제2 전극(EL1, EL2)들과 제1 반사층(RFL1)은 동일한 금속 물질을 포함할 수 있다.
도 8d 및 도 8e를 참고하면, 개구(OP)에 의해 노출된 절연층(INS)의 부분이 언더컷됨에 따라, 중간층은 홈(G)의 일부에 중첩하는 부분(이하, 돌출 부분, PP)을 포함할 수 있다. 중간층(CTL) 상에 금속 물질을 도포(또는 증착)함에 따라, 중간층(CTL) 상에 제1 및 제2 전극(EL1, EL2)들이 형성되고, 개구(OP)에 의해 노출된 홈(G)의 일부 상에 제1 반사층(RFL1)이 형성될 수 있다. 이에 의해, 제3 방향(DR3)을 기준으로, 중간층(CTL)의 돌출 부분(PP)과 제1 및 제2 전극(EL1, EL2)들의 돌출 부분(PP)은 동일선 상에 배치될 수 있다. 또한, 중간층(CTL)의 돌출 부분(PP)과 제1 반사층(RFL1)의 일단은 동일선 상에 배치될 수 있다. 즉, 제1 반사층(RFL1)의 제2 방향(DR2)으로의 폭(d1')은, 개구(OP)의 제2 방향(DR2)으로의 폭(d1), 및 제1 전극(EL1)과 제2 전극(EL2) 사이의 제2 방향(DR2)으로의 거리(d1)와 동일할 수 있다.
도 1a 내지 도 4, 도 5b, 및 도 8f를 참고하면, 제1 반사층(RFL1)이 형성된 홈(G)에 절연 물질(INSM)을 채울 수 있다. 도 8f에 도시된 바와 같이, 절연 물질(INSM)은 홈(G), 중간층(CTL)의 개구(OP), 및 제1 및 제2 전극(EL1, EL2)들 사이에 채워지고, 제1 및 제2 전극(EL1, EL2)들과 평탄면을 형성할 수 있다.
절연 물질(INSM)은 무기 절연 물질 또는 유기 절연 물질을 포함할 수 있다. 여기서, 무기 절연 물질은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘산질화물(SiON), AlOx와 같은 금속 산화물 중 적어도 하나를 포함할 수 있다. 유기 절연 물질은 예를 들어, 아크릴계 수지(polyacrylates resin), 에폭시계 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드계 수지(polyamides resin), 폴리이미드계 수지(polyimides rein), 불포화 폴리에스테르계 수지(unsaturated polyesters resin), 폴리페닐렌 에테르계 수지(poly-phenylen ethers resin), 폴리페닐렌 설파이드계 수지(poly-phenylene sulfides resin), 및 벤조사이클로부텐 수지(benzocyclobutene resin) 중 적어도 하나를 포함할 수 있다.
절연 물질(INSM)을 채우는 단계는 제1 전극(EL1) 상에 제1 뱅크(BNK1)를 형성하고, 제2 전극(EL2) 상에 제2 뱅크(BNK2)를 형성하는 단계를 더 포함할 수 있다. 이때, 홈(G)에 절연 물질(INSM)을 채우는 공정과 제1 및 제2 뱅크(BNK1, BNK2)들을 형성하는 공정은 동시에 수행될 수 있다. 즉, 절연 물질(INSM)과 제1 및 제2 뱅크(BNK1, BNK2)들은 동일한 물질로 형성될 수 있다.
도 1a 내지 도 4, 도 5b, 및 도 8g를 참고하면, 제1 및 제2 뱅크(BNK1, BNK2)들 상에 제2 반사층(RFL2)을 형성할 수 있다. 제2 반사층(RFL2)은 제1 및 제2 전극(EL1, EL2)들에 포함되는 금속 물질과 동일한 금속 물질 또는 상이한 금속 물질을 포함할 수 있다.
도 1a 내지 도 4, 도 5b, 및 도 8g를 참고하면, 제1 및 제2 전극(EL1, EL2)들을 포함하는 기판(SUB) 상에 발광 소자(LD)를 제공할 수 있다.
예를 들면, 발광 소자(LD)는 잉크젯 프린팅 방식, 슬릿 코팅 방식, 또는 이외에 다양한 방식을 통해 화소(PXL) 각각의 발광 영역 상에 제공될 수 있다. 일 예로, 발광 소자(LD)는 휘발성 용매에 혼합되어 잉크젯 프린팅 방식이나 슬릿 코팅 방식을 통해 화소(PXL)들 각각의 발광 영역 상에 공급될 수 있다.
예를 들면, 절연 물질(INSM) 상에 잉크젯 노즐을 배치하고, 잉크젯 노즐을 통해 다수의 발광 소자들(LD)이 혼합된 용매를 화소들(PXL) 각각의 발광 영역 상에 제공할 수 있다. 여기서, 용매는, 아세톤, 물, 알코올, 및 톨루엔 중 어느 하나 이상일 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 예를 들어, 용매는 잉크 또는 페이스트의 형태일 수 있다. 발광 소자들(LD)을 화소들(PXL) 각각의 발광 영역 상에 제공하는 방식이 상술한 실시예에 한정되는 것은 아니며, 발광 소자들(LD)을 제공하는 방식은 다양하게 변경될 수 있다. 전술한 화소(PXL)들 각각의 발광 영역은 표시 영역(DA)의 일 영역, 일 예로, 각각의 화소(PXL)가 제공되는 화소 영역으로, 표시 영역(DA)에 제공된 발광 소자(LD)들에 의해 광이 방출되는 영역일 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
발광 소자들(LD)이 화소들(PXL) 각각의 발광 영역 상에 제공된 이후에 용매는 제거될 수 있다.
제1 및 제2 전극(EL1, EL2)들에 정렬 신호를 인가하여, 제1 전극(EL1)과 제2 전극(EL2) 사이에 발광 소자(LD)를 정렬할 수 있다. 즉, 제1 및 제2 전극(EL1, EL2)들은 발광 소자(LD)를 정렬하기 위한 정렬 전극(또는 정렬 배선)으로 기능할 수 있다. 제1 및 제2 전극(EL1, EL2)들에 정렬 신호가 인가되면, 제1 전극(EL1)과 제2 전극(EL2) 사이에 형성된 전계로 인해 발광 소자(LD)의 자가 정렬이 유도될 수 있다.
제1 전극(EL1)에 인가되는 제1 정렬 신호와 제2 전극(EL2)에 인가되는 제2 정렬 신호는, 제1 전극(EL1)과 제2 전극(EL2) 사이에 발광 소자(LD)가 정렬될 수 있는 정도의 전압 차이 및/또는 위상 차이를 가지는 신호들일 수 있다. 예를 들어, 제1 정렬 신호와 제2 정렬 신호는 서로 상이한 전압 레벨을 가질 수 있다. 또한, 제1 정렬 신호와 제2 정렬 신호 중 적어도 일부는 교류 신호일 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
또한, 발광 소자(LD)의 정렬 시에, 제1 전극(EL1)과 제2 전극(EL2)에 인가되는 정렬 신호(또는 정렬 전압)를 제어하거나 자기장을 형성함으로써, 제1 전극(EL1)과 제2 전극(EL2) 사이에서 발광 소자(LD)가 상대적으로 편향되게 정렬되도록 할 수 있다. 예를 들어, 발광 소자(LD)의 일 단부가 제1 전극(EL1)을 향하고, 타 단부가 제2 전극(EL2)을 향하도록 편향 정렬될 수 있다. 이와 반대로, 발광 소자(LD)의 일 단부가 제2 전극(EL2)을 향하고, 타 단부가 제1 전극(EL1)을 향하도록 편향 정렬될 수도 있다.
도 8h에 도시된 바와 같이, 제1 및 제2 전극(EL1, EL2)들 사이에서 정렬된 발광 소자(LD)는 절연층(INS)의 홈(G)과 중첩할 수 있다. 특히, 발광 소자(LD)는 제1 반사층(RFL1)과 중첩할 수 있다.
도 1a 내지 도 4, 도 5b, 및 도 8i 내지 도 8k를 참고하면, 제1 전극(EL1) 상에 제1 컨택 전극(CNT1)을 형성할 수 있다. 절연 물질(INSM) 상에 배치된 발광 소자(LD)의 일 단부는 제1 컨택 전극(CNT1)에 접촉될 수 있다. 도 8j에 도시된 바와 같이, 제1 컨택 전극(CNT1)을 커버하는 보조 절연막(AUINS)을 제1 컨택 전극(CNT1) 상에 형성할 수 있다. 이때, 보조 절연막(AUINS)은 무기 재료를 포함한 무기 절연막이거나 유기 재료를 포함한 유기 절연막일 수 있다.
도 8k에 도시된 바와 같이, 제2 전극(EL2) 상에 제2 컨택 전극(CNT2)을 형성할 수 있다. 절연 물질(INSM) 상에 배치된 발광 소자(LD)의 타 단부는 제2 컨택 전극(CNT2)에 접촉될 수 있다. 보조 절연막(AUINS)에 의해 노출된 발광 소자(LD)의 부분과 보조 절연막(AUINS) 상에 제2 컨택 전극(CNT2)이 배치될 수 있다. 이때, 보조 절연막(AUINS)에 의하여 제1 및 제2 컨택 전극(CNT1, CNT2)들은 서로 이격될 수 있다.
도 1a 내지 도 4, 도 5b, 및 도 8l을 참고하면, 제1 및 제2 전극(EL1, EL2) 상에 인캡층(ENC)을 형성할 수 있다. 또한, 도면에는 도시되어 있지 않으나 인캡층(ENC) 상에 오버 코트층(미도시)을 형성할 수 있다.
이상의 상세한 설명은 본 발명을 예시하고 설명하는 것이다. 또한, 전술한 내용은 본 발명의 바람직한 실시 형태를 나타내고 설명하는 것에 불과하며, 전술한 바와 같이 본 발명은 다양한 다른 조합, 변경 및 환경에서 사용할 수 있으며, 본 명세서에 개시된 발명의 개념의 범위, 저술한 개시 내용과 균등한 범위 및/또는 당업계의 기술 또는 지식의 범위 내에서 변경 또는 수정이 가능하다. 따라서, 이상의 발명의 상세한 설명은 개시된 실시 상태로 본 발명을 제한하려는 의도가 아니다. 또한, 첨부된 청구범위는 다른 실시 상태도 포함하는 것으로 해석되어야 한다.
EL1: 제1 전극 EL2: 제2 전극
BNK1: 제1 뱅크 BNK2: 제2 뱅크
CNT1: 제1 컨택 전극 CNT2: 제2 컨택 전극
INS: 절연층 INSP: 절연 패턴
CTL: 중간층 G: 홈
RFL1: 제1 반사층 RLF2: 제2 반사층
LD: 발광 소자 SUB: 기판
PCL: 화소 회로층 DPL: 표시 소자층

Claims (20)

  1. 기판 상에 배치되며, 상기 기판을 향하는 방향으로 오목한 홈(groove)을 포함하는 절연층;
    상기 절연층의 적어도 일부 상에 배치되는 제1 반사층; 및
    상기 홈의 적어도 일부에 중첩하는 발광 소자를 포함하며, 상기 절연층 및 상기 제1 반사층 상에 배치되는 표시 소자층을 포함하는 표시 장치.
  2. 제1 항에 있어서,
    상기 제1 반사층은 상기 홈 상에 배치되며, 상기 발광 소자와 중첩하는 표시 장치.
  3. 제1 항에 있어서,
    상기 표시 소자층은,
    제1 방향을 따라 연장되며, 상기 발광 소자에 전기적으로 연결되는 제1 전극; 및
    상기 제1 방향과 다른 제2 방향을 따라 상기 제1 전극과 이격되며, 상기 발광 소자에 전기적으로 연결되는 제2 전극을 더 포함하는 표시 장치.
  4. 제3 항에 있어서,
    상기 제1 전극 및 상기 제2 전극 각각은 상기 홈의 일부에 중첩하는 부분을 포함하는 표시 장치.
  5. 제3 항에 있어서,
    상기 제1 전극과 상기 제2 전극 사이의 상기 제2 방향으로의 거리는 상기 홈의 상기 제2 방향으로의 폭보다 작은 표시 장치.
  6. 제3 항에 있어서,
    상기 제1 전극과 상기 제2 전극 사이의 상기 제2 방향으로의 거리는 상기 제1 반사층의 상기 제2 방향으로의 폭과 동일한 표시 장치.
  7. 제3 항에 있어서,
    상기 제1 및 제2 전극들과 상기 제1 반사층은 동일한 금속 물질을 포함하는 표시 장치.
  8. 제1 항에 있어서,
    상기 홈은 절연 물질로 채워지고,
    상기 발광 소자는 상기 절연 물질 상에 배치되는 표시 장치.
  9. 제8 항에 있어서,
    상기 절연 물질은 상기 제1 및 제2 전극들과 평탄면을 형성하는 표시 장치.
  10. 제3 항에 있어서,
    상기 표시 소자층은,
    상기 제1 전극 상에 배치되는 제1 뱅크; 및
    상기 제2 전극 상에 배치되는 제2 뱅크를 더 포함하는 표시 장치.
  11. 제10 항에 있어서,
    상기 표시 소자층은,
    상기 제1 및 제2 뱅크들 상에 각각 배치되는 제2 반사층을 더 포함하는 표시 장치.
  12. 제3 항에 있어서,
    상기 제1 전극과 상기 절연층 사이 및 상기 제2 전극과 상기 절연층 사이에 배치되며, 상기 홈에 중첩하는 개구를 포함하는 중간층을 더 포함하는 표시 장치.
  13. 제12 항에 있어서,
    상기 제1 전극과 상기 제2 전극 사이의 상기 제2 방향으로의 거리는 상기 개구의 상기 제2 방향으로의 폭과 동일한 표시 장치.
  14. 제12 항에 있어서,
    상기 개구의 상기 제2 방향으로의 폭은 상기 홈의 상기 제2 방향으로의 폭보다 작은 표시 장치.
  15. 제3 항에 있어서,
    상기 표시 소자층은,
    상기 제1 전극 상에 배치되며, 상기 제1 전극을 상기 발광 소자와 전기적으로 연결하는 제1 컨택 전극; 및
    상기 제2 전극 상에 배치되며, 상기 제2 전극을 상기 발광 소자와 전기적으로 연결하는 제2 컨택 전극을 더 포함하는 표시 장치.
  16. 기판 상에 절연층을 형성하는 단계;
    상기 절연층 상에 개구를 포함하는 중간층을 형성하는 단계;
    상기 개구에 의해 노출된 상기 절연층의 부분을 식각하여 상기 기판을 향하는 방향으로 오목한 홈(groove)을 형성하는 단계;
    제1 방향을 따라 연장되며, 상기 제1 방향과 다른 제2 방향으로 서로 이격되는 제1 전극 및 제2 전극을 상기 중간층 상에 형성하는 단계;
    상기 홈의 적어도 일부 상에 제1 반사층을 형성하는 단계;
    상기 홈에 절연 물질을 채우는 단계; 및
    상기 제1 및 제2 전극들을 포함하는 상기 기판 상에 발광 소자를 제공하고, 상기 제1 및 제2 전극들에 정렬 신호를 인가하여, 상기 제1 전극과 상기 제2 전극 사이에 상기 발광 소자를 정렬하는 단계를 포함하고,
    상기 발광 소자는 상기 홈과 중첩하는 표시 장치의 제조 방법.
  17. 제16 항에 있어서,
    상기 홈을 형성하는 단계는,
    상기 홈의 상기 제2 방향으로의 폭을 상기 개구의 상기 제2 방향으로의 폭 보다 크게 형성하는 표시 장치의 제조 방법.
  18. 제16 항에 있어서,
    상기 홈에 절연 물질을 채우는 단계는,
    상기 제1 전극 상에 제1 뱅크를 형성하고, 상기 제2 전극 상에 제2 뱅크를 형성하는 단계를 더 포함하는 표시 장치의 제조 방법.
  19. 제18 항에 있어서,
    상기 제1 및 제2 뱅크들 상에 제2 반사층을 형성하는 단계를 더 포함하는 표시 장치의 제조 방법.
  20. 제16 항에 있어서,
    상기 제1 전극과 상기 발광 소자를 전기적으로 연결하는 제1 컨택 전극, 및 상기 제2 전극과 상기 발광 소자를 전기적으로 연결하는 제2 컨택 전극을 형성하는 단계를 더 포함하는 표시 장치의 제조 방법.
KR1020190178540A 2019-12-30 2019-12-30 표시 장치 및 표시 장치의 제조 방법 KR20210086816A (ko)

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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2023008846A1 (ko) * 2021-07-27 2023-02-02 삼성디스플레이 주식회사 표시 장치
WO2023182538A1 (ko) * 2022-03-21 2023-09-28 엘지전자 주식회사 반도체 발광소자 디스플레이 장치의 조립기판 구조 및 이를 포함하는 디스플레이 장치

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* Cited by examiner, † Cited by third party
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KR20230008955A (ko) * 2021-07-07 2023-01-17 삼성디스플레이 주식회사 표시 장치 및 그 제조 방법

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005056941A (ja) * 2003-08-07 2005-03-03 Citizen Electronics Co Ltd 発光ダイオード
TW201318221A (zh) * 2011-10-26 2013-05-01 Episil Technologies Inc 發光二極體之矽支架及其製造方法
CN103137823B (zh) * 2011-11-24 2015-10-07 展晶科技(深圳)有限公司 发光二极管及应用该发光二极管的直下式背光源
KR102454998B1 (ko) 2017-07-31 2022-10-13 엘지디스플레이 주식회사 발광 다이오드 표시 장치 및 이를 이용한 멀티 스크린 표시 장치
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KR102446139B1 (ko) 2017-12-06 2022-09-22 삼성디스플레이 주식회사 발광 다이오드 장치 및 이의 제조 방법
CN109585633A (zh) * 2018-10-12 2019-04-05 华中科技大学鄂州工业技术研究院 一种led封装结构及led器件

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2023008846A1 (ko) * 2021-07-27 2023-02-02 삼성디스플레이 주식회사 표시 장치
WO2023182538A1 (ko) * 2022-03-21 2023-09-28 엘지전자 주식회사 반도체 발광소자 디스플레이 장치의 조립기판 구조 및 이를 포함하는 디스플레이 장치

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