KR102553231B1 - 표시 장치 및 그의 제조 방법 - Google Patents

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Abstract

표시 장치는, 표시 영역 및 비표시 영역을 포함한 기판; 상기 표시 영역에 제공되며, 발광 영역과 비발광 영역을 각각 갖는 복수의 서브 화소들을 구비한 복수의 화소들을 포함할 수 있다. 각 서브 화소는, 적어도 하나의 트랜지스터를 포함한 화소 회로부 및 광을 방출하는 상기 트랜지스터에 연결된 적어도 하나의 발광 소자를 구비한 표시 소자층을 포함할 수 있다. 상기 표시 소자층은, 상기 발광 소자를 사이에 두고 이격된 제1 전극과 제2 전극; 상기 제1 전극과 상기 제2 전극 각각에 연결된 상기 발광 소자; 및 상기 화소 회로부 상에 제공되며, 상기 발광 소자의 양 단부 각각의 적어도 일부를 접촉하는 평탄화층을 포함할 수 있다. 평면 상에서 볼 때, 상기 평탄화층은 상기 제1 전극과 상기 제2 전극에 각각 중첩할 수 있다.

Description

표시 장치 및 그의 제조 방법{DISPLAY DEVICE AND FABRICATING METHOD THEREOF}
본 발명은 표시 장치 및 그의 제조 방법에 관한 것이다.
발광 다이오드(Light Emitting Diode)는 열악한 환경 조건에서도 비교적 양호한 내구성을 나타내며, 수명 및 휘도 측면에서도 우수한 성능을 보유한다.
발광 다이오드를 조명 장치나 표시 장치 등에 적용하기 위해서는, 상기 발광 다이오드에 전원을 인가할 수 있는 전극의 연결이 필요하며, 활용 목적, 상기 전극이 차지하는 공간의 감소 또는 제조 방법과 연관되어 상기 발광 다이오드와 상기 전극의 배치 관계는 다양하게 연구되고 있다.
본 발명은 초소형의 발광 소자의 컨택 불량을 최소화하여 상기 발광 소자의 출광 효율을 향상시킬 수 있는 표시 장치 및 그의 제조 방법을 제공하는 데 목적이 있다.
본 발명의 일 실시예에 따른 표시 장치는, 표시 영역 및 비표시 영역을 포함한 기판; 및 상기 표시 영역에 제공되며, 발광 영역과 비발광 영역을 각각 갖는 복수의 서브 화소들을 구비한 복수의 화소들을 포함할 수 있다. 각 서브 화소는, 적어도 하나의 트랜지스터를 포함한 화소 회로부 및 광을 방출하며 상기 트랜지스터에 연결된 적어도 하나의 발광 소자를 구비한 표시 소자층을 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 표시 소자층은, 상기 발광 소자를 사이에 두고 이격된 제1 전극과 제2 전극; 상기 제1 전극과 상기 제2 전극 각각에 연결된 상기 발광 소자; 및 상기 화소 회로부 상에 제공되며, 상기 발광 소자의 양 단부 각각의 적어도 일부에 접촉하는 평탄화층을 포함할 수 있다. 평면 상에서 볼 때, 상기 평탄화층은 상기 제1 전극과 상기 제2 전극에 각각 중첩할 수 있다.
본 발명의 일 실시예에 있어서, 상기 평탄화층의 폭은 상기 발광 소자의 길이와 같거나 이보다 클 수 있다.
본 발명의 일 실시예에 있어서, 단면 상에서 볼 때, 상기 평탄화층의 높이는 상기 발광 소자의 직경보다 작을 수 있다.
본 발명의 일 실시예에 있어서, 상기 표시 소자층은 상기 제1 및 제2 전극 각각의 일부를 감싸는 제1 절연층; 및 상기 제1 절연층 상에 제공되어 상기 발광 소자를 지지하는 지지층을 더 포함할 수 있다. 여기서, 상기 지지층은 상기 발광 소자의 하부 면과 상기 하부 면에 마주보는 상기 화소 회로부 상의 상기 제1 절연층 사이를 채우는 형태로 제공될 수 있다.
본 발명의 일 실시예에 있어서, 상기 평탄화층과 상기 지지층은 일체로 제공되며, 동일한 물질을 포함할 수 있다. 여기서, 상기 평탄화층과 상기 지지층은 유기 재료를 포함한 유기 절연막일 수 있다.
본 발명의 일 실시예에 있어서, 상기 표시 소자층은, 상기 발광 소자의 상부 면 상에 제공된 제2 절연층; 상기 발광 소자의 양 단부 중 어느 하나의 단부와 상기 제1 전극을 연결하는 제1 컨택 전극; 및 상기 발광 소자의 양 단부 중 나머지 단부와 상기 제2 전극을 연결하는 제2 컨택 전극을 더 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 컨택 전극과 상기 제2 컨택 전극 각각은 상기 평탄화층 상에 제공되어 상기 평탄화층에 중첩될 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 컨택 전극과 상기 제2 컨택 전극은 동일한 층 상에 제공되며, 상기 제2 절연층 상에서 이격되어 전기적으로 서로 분리될 수 있다.
본 발명의 일 실시예에 있어서, 상기 표시 소자층은, 상기 제1 컨택 전극 상에 제공된 제3 절연층; 및 상기 제2 컨택 전극 상에 제공된 제4 절연층을 더 포함할 수 있다. 여기서, 상기 제1 컨택 전극과 상기 제2 컨택 전극은 서로 상이한 층에 제공되어 전기적으로 서로 분리될 수 있다.
본 발명의 일 실시예에 있어서, 상기 표시 소자층은, 상기 제1 전극과 상기 제1 컨택 전극 사이 및 상기 제2 전극과 상기 제2 컨택 전극 사이에 각각 제공된 캡핑층을 더 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 절연층은 상기 제1 전극 상의 상기 캡핑층의 일부를 노출하여 상기 제1 전극과 상기 제1 컨택 전극을 전기적으로 연결하고, 상기 제2 전극 상의 상기 캡핑층의 일부를 노출하여 상기 제2 전극과 상기 제2 컨택 전극을 전기적으로 연결할 수 있다.
본 발명의 일 실시예에 있어서, 상기 발광 소자는 마이크로 스케일 혹은 나노 스케일을 갖는 원 기둥 형상의 발광 다이오드를 포함할 수 있다.
상술한 표시 장치는, 발광 영역과 비발광 영역을 갖는 복수의 서브 화소들을 포함한 기판을 제공하는 단계; 및 상기 기판 상에 상기 서브 화소들 각각의 발광 영역에서 광을 방출하는 표시 소자층을 형성하는 단계를 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 표시 소자층을 형성하는 단계는, 상기 서브 화소들 각각의 발광 영역 내에 서로 이격된 제1 및 제2 전극을 형성하는 단계; 상기 제1 및 제2 전극 상에 제1 절연 물질층을 형성하는 단계; 상기 제1 및 제2 전극 각각에 대응하는 정렬 전압을 인가하여 상기 제1 및 제2 전극 사이에 복수의 발광 소자들을 정렬하는 단계; 상기 발광 소자들을 포함한 상기 기판 전면에 제2 절연 물질층을 증착한 후, 상기 제2 절연 물질층을 패터닝하여 각 발광 소자 및 상기 제1 절연 물질층의 일부를 커버하는 절연 패턴을 형성하는 단계; 애싱 공정을 통해 상기 절연 패턴의 일부를 제거하여 상기 발광 소자에 중첩하면서 상기 제1 절연 물질층 상에 위치한 평탄화층을 형성하는 단계; 상기 발광 소자의 상면 일부를 커버하는 제2 절연층을 형성하는 단계; 및 상기 제2 절연층을 포함하는 상기 기판 상에 제1 컨택 전극과 제2 컨택 전극을 형성하는 단계를 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 컨택 전극과 상기 제2 컨택 전극을 형성하는 단계 이전에, 상기 제1 전극에 대응되는 상기 제1 절연 물질층의 일부를 제거하여 상기 제1 전극을 외부로 노출하고, 상기 제2 전극에 대응되는 상기 제1 절연 물질층의 일부를 제거하여 상기 제2 전극을 외부로 노출하는 제1 절연층을 형성하는 단계를 더 포함할 수 있다.
본 발명의 일 실시예에 있어서, 평면 상에서 볼 때, 상기 평탄화층은 상기 제1 전극, 상기 제2 전극, 및 상기 발광 소자들에 각각 중첩할 수 있다.
본 발명의 일 실시예에 있어서, 상기 평탄화층을 형성하는 단계에서, 상기 발광 소자들 각각의 하부 면과 상기 제1 절연 물질층 사이에 채워지는 형태의 지지층이 형성될 수 있다. 상기 평탄화층과 상기 지지층은 유기 재료를 포함한 유기 절연막일 수 있다.
본 발명의 일 실시예에 따르면, 발광 소자의 컨택 불량을 최소화하면서 상기 발광 소자의 출광 효율을 향상시킬 수 있는 표시 장치 및 그의 제조 방법이 제공될 수 있다.
본 발명의 실시예들에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1a 및 도 1b는 본 발명의 일 실시예에 따른 발광 소자를 개략적으로 도시한 사시도이다.
도 2는 본 발명의 일 실시예에 따른 표시 장치를 도시한 것으로, 특히, 도 1a에 도시된 발광 소자를 발광원으로 사용한 표시 장치의 개략적인 평면도이다.
도 3a 내지 도 3c는 도 2의 표시 장치의 제1 내지 제3 서브 화소 중 제1 서브 화소를 다양한 실시예에 따라 나타내는 회로도들이다.
도 4a 및 도 4b는 도 2에 도시된 화소들 중 하나의 화소에 포함된 제1 내지 제3 서브 화소를 개략적으로 도시한 평면도이다.
도 5는 도 4b의 Ⅰ ~ Ⅰ'선에 따른 단면도이다.
도 6은 도 5에 도시된 격벽을 다른 형태에 따라 구현한 것으로, 도 4b의 Ⅰ ~ Ⅰ'선에 대응되는 단면도이다.
도 7은 도 5의 EA1 영역의 확대 단면도이다.
도 8은 도 4b의 Ⅱ ~ Ⅱ'선의 방향에서 제1 발광 소자를 바라본 단면도이다.
도 9는 도 4b의 Ⅲ ~ Ⅲ'선에 따른 단면도이다.
도 10a 내지 도 10o는 도 5의 표시 장치의 제조 방법을 순차적으로 나타낸 단면도들이다.
도 11은 본 발명의 다른 실시예에 따른 표시 장치를 나타낸 것으로, 도 4b의 Ⅰ ~ Ⅰ'선에 대응되는 단면도이다.
도 12는 도 11의 EA2 영역의 확대 단면도이다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용하였다. 첨부된 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 위하여 실제보다 확대하여 도시한 것이다. 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다. 또한, 층, 막, 영역, 판 등의 부분이 다른 부분 "상에" 있다고 할 경우, 이는 다른 부분 "바로 위에" 있는 경우뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 또한, 본 명세서에 있어서, 어느 층, 막, 영역, 판 등의 부분이 다른 부분 상(on)에 형성되었다고 할 경우, 상기 형성된 방향은 상부 방향만 한정되지 않으며 측면이나 하부 방향으로 형성된 것을 포함한다. 반대로 층, 막, 영역, 판 등의 부분이 다른 부분 "아래에" 있다고 할 경우, 이는 다른 부분 "바로 아래에" 있는 경우뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예 및 그 밖에 당업자가 본 발명의 내용을 쉽게 이해하기 위하여 필요한 사항에 대하여 상세히 설명하기로 한다.
도 1a 및 도 1b는 본 발명의 일 실시예에 따른 발광 소자를 개략적으로 도시한 사시도이다. 도 1a 및 도 1b에 있어서, 원 기둥 형상의 발광 소자를 도시하였으나, 본 발명이 이에 한정되지는 않는다.
도 1a 및 도 1b를 참조하면, 본 발명의 일 실시예에 따른 발광 소자(LD)는 제1 도전성 반도체층(11)과, 제2 도전성 반도체층(13)과, 상기 제1 및 제2 도전성 반도체층(11, 13) 사이에 개재된 활성층(12)을 포함할 수 있다. 일 예로, 발광 소자(LD)는 제1 도전성 반도체층(11), 활성층(12), 및 제2 도전성 반도체층(13)이 순차적으로 적층된 발광 적층체로 구현될 수 있다.
본 발명의 일 실시예에 따르면, 발광 소자(LD)는 일 방향으로 연장된 막대 형상으로 제공될 수 있다. 발광 소자(LD)의 연장 방향을 길이(L) 방향이라고 하면, 상기 발광 소자(LD)는 상기 연장 방향을 따라 일측 단부와 타측 단부를 가질 수 있다. 일측 단부에는 제1 및 제2 도전성 반도체층(11, 13) 중 어느 하나, 타측 단부에는 상기 제1 및 제2 도전성 반도체층(11, 13) 중 나머지 하나가 배치될 수 있다.
발광 소자(LD)는 원 기둥 형상으로 제공될 수 있으나, 이에 한정되는 것은 아니다. 발광 소자(LD)는 길이(L) 방향으로 긴(즉, 종횡비가 1보다 큰) 로드 형상(rod-like shape), 혹은 바 형상(bar-like shape)을 포함할 수 있다. 예컨대, 길이 방향으로의 발광 소자(LD)의 길이(L)는 그 직경(D, 또는 횡단면의 폭)보다 클 수 있다. 이러한 발광 소자(LD)는 일 예로 마이크로 스케일 혹은 나노 스케일 정도의 직경(D) 및/또는 길이(L)를 가질 정도로 초소형으로 제작된 발광 다이오드를 포함할 수 있다. 발광 소자(LD)의 직경(D)은 0.5㎛ 내지 500㎛ 정도일 수 있으며, 그 길이(L)는 1㎛ 내지 10㎛ 정도일 수 있다. 다만, 발광 소자(LD)의 크기가 이에 한정되는 것은 아니며, 발광 소자(LD)가 적용되는 조명 장치 또는 자발광 표시 장치의 요구 조건에 부합되도록 상기 발광 소자(LD)의 크기가 변경될 수도 있다.
제1 도전성 반도체층(11)은 일 예로 적어도 하나의 n형 반도체층을 포함할 수 있다. 예컨대, 제1 도전성 반도체층(11)은 InAlGaN, GaN, AlGaN, InGaN, AlN, InN 중 어느 하나의 반도체 재료를 포함하며, Si, Ge, Sn 등과 같은 제1 도전성 도펀트가 도핑된 반도체층을 포함할 수 있다. 제1 도전성 반도체층(11)을 구성하는 물질이 이에 한정되는 것은 아니며, 이 외에도 다양한 물질로 제1 도전성 반도체층(11)을 구성할 수 있다.
활성층(12)은 제1 도전성 반도체층(11) 상에 형성되며, 단일 또는 다중 양자 우물 구조로 형성될 수 있다. 본 발명의 일 실시예에 따르면, 활성층(12)의 상부 및/또는 하부에는 도전성 도펀트가 도핑된 클래드층(미도시)이 형성될 수도 있다. 일 예로, 클래드층은 AlGaN층 또는 InAlGaN층으로 구현될 수 있다. 그 외에 AlGaN, AlInGaN 등의 물질도 활성층(12)으로 이용될 수 있음을 물론이다.
발광 소자(LD)의 양 단부에 소정 전압 이상의 전계를 인가하게 되면, 활성층(12)에서 전자-정공 쌍이 결합하면서 발광 소자(LD)가 발광하게 된다.
제2 도전성 반도체층(13)은 활성층(12) 상에 제공되며, 제1 도전성 반도체층(11)과 상이한 타입의 반도체층을 포함할 수 있다. 일 예로, 제2 도전성 반도체층(13)은 적어도 하나의 p형 반도체층을 포함할 수 있다. 예컨대, 제2 도전성 반도체층(13)은 InAlGaN, GaN, AlGaN, InGaN, AlN, InN 중 적어도 하나의 반도체 재료를 포함하며, Mg 등과 같은 제2 도전성 도펀트가 도핑된 반도체층을 포함할 수 있다. 제2 도전성 반도체층(13)을 구성하는 물질이 이에 한정되는 것은 아니며, 이 외에도 다양한 물질이 제2 도전성 반도체층(13)을 구성할 수 있다.
본 발명의 일 실시예에 따르면, 발광 소자(LD)는 상술한 제1 도전성 반도체층(11), 활성층(12), 및 제2 도전성 반도체층(13) 외에도 도 1a에 도시된 바와 같이 제2 도전성 반도체층(13) 상부에 배치되는 하나의 전극층(15)을 더 포함할 수 있다. 또한, 실시예에 따라 발광 소자(LD)는 전극층(15) 외에도 도 1b에 도시된 바와 같이 제1 도전성 반도체층(11)의 일단에 배치되는 하나의 다른 전극층(16)을 더 포함할 수 있다.
전극층들(15, 16)은 오믹(Ohmic) 컨택 전극일 수 있으나, 이에 한정되는 것은 아니다. 전극층들(15, 16)은 금속 또는 금속 산화물을 포함할 수 있으며, 예를 들어, 크롬(Cr), 티타늄(Ti), 알루미늄(Al), 금(Au), 니켈(Ni), ITO 및 이들의 산화물 또는 합금 등을 단독 또는 혼합하여 사용할 수 있으나, 이에 한정되지 않는다.
전극층들(15, 16) 각각에 포함된 물질은 서로 동일하거나 상이할 수 있다. 전극층들(15, 16)은 실질적으로 투명 또는 반투명할 수 있다. 이에 따라, 발광 소자(LD)에서 생성된 광은 전극층들(15, 16)을 투과하여 발광 소자(LD)의 외부로 방출될 수 있다.
본 발명의 일 실시예에 있어서, 발광 소자(LD)는 절연성 피막(14)을 더 포함할 수 있다. 다만, 실시예에 따라, 절연성 피막(14)은 생략될 수도 있으며, 제1 도전성 반도체층(11), 활성층(12), 및 제2 도전성 반도체층(13) 중 일부만을 덮도록 제공될 수도 있다.
절연성 피막(14)은 도 1a에 도시된 바와 같이 발광 소자(LD)의 양 단부 중 하나의 단부를 제외한 부분에 제공될 수 있다. 이러한 경우, 절연성 피막(14)은 발광 소자(LD)의 제2 도전성 반도체층(13)의 일단 측에 배치된 하나의 전극층(15)만을 노출하고, 상기 하나의 전극층(15)을 제외한 나머지 구성들의 측면을 전체적으로 둘러쌀 수 있다. 다만, 절연성 피막(14)은 적어도 발광 소자(LD)의 양 단부를 노출하며, 일 예로 제2 도전성 반도체층(13)의 일단 측에 배치된 하나의 전극층(15)과 더불어, 제1 도전성 반도체층(11)의 일 단부를 노출할 수 있다.
또한, 실시예에 따라, 도 1b에 도시된 바와 같이 발광 소자(LD)의 양 단부에 전극층들(15, 16)들이 배치될 경우, 절연성 피막(14)은 전극층들(15, 16) 각각의 적어도 일 영역을 노출할 수 있다. 또는, 또 다른 실시예에서는, 절연성 피막(14)이 제공되지 않을 수도 있다.
본 발명의 일 실시예에 따르면, 절연성 피막(14)은 투명한 절연 물질을 포함할 수 있다. 예를 들어, 절연성 피막(14)은 SiO2, Si3N4, Al2O3 및 TiO2로 이루어지는 군으로부터 선택된 하나 이상의 절연물질을 포함할 수 있으나, 이에 한정되지는 않으며, 절연성을 갖는 다양한 재료가 사용될 수 있다.
절연성 피막(14)이 발광 소자(LD)에 제공되면, 상기 발광 소자(LD)의 활성층(12)이 도시되지 않은 제1 전극 및/또는 제2 전극과 단락되는 것을 방지할 수 있다. 또한, 절연성 피막(14)을 형성함에 의해 발광 소자(LD)의 표면 결함을 최소화하여 수명과 효율을 향상시킬 수 있다. 또한, 복수의 발광 소자들(LD)이 밀접하게 배치되는 경우, 절연성 피막(14)은 발광 소자들(LD)의 사이에서 발생할 수 있는 원치 않은 단락을 방지할 수 있다.
상술한 발광 소자(LD)는, 다양한 표시 장치의 발광원으로 이용될 수 있다. 발광 소자(LD)는 표면 처리 과정 등을 거쳐 제조될 수 있다.
도 2는 본 발명의 일 실시예에 따른 표시 장치를 도시한 것으로, 특히, 도 1a에 도시된 발광 소자를 발광원으로 사용한 표시 장치의 개략적인 평면도이다.
도 2에 있어서, 편의를 위하여 영상이 표시되는 표시 영역을 중심으로 표시 장치의 구조를 간략하게 도시하였다. 다만, 실시예에 따라서 도시되지 않은 적어도 하나의 구동 회로부(일 예로, 주사 구동부 및 데이터 구동부) 및/또는 복수의 신호 배선들이 표시 장치에 더 배치될 수도 있다.
도 1a 및 도 2를 참조하면, 본 발명의 일 실시예에 따른 표시 장치는 기판(SUB), 기판(SUB) 상에 제공되며 적어도 하나의 발광 소자(LD)를 포함하는 복수의 화소들(PXL), 기판(SUB) 상에 제공되며 화소들(PXL)을 구동하는 구동부(미도시), 및 화소들(PXL)과 구동부를 연결하는 배선부(미도시)를 포함할 수 있다.
표시 장치는 발광 소자(LD)를 구동하는 방식에 따라 패시브 매트릭스형 표시 장치와 액티브 매트릭스형 표시 장치로 분류될 수 있다. 일 예로, 표시 장치가 액티브 매트릭스형으로 구현되는 경우, 화소들(PXL) 각각은 발광 소자(LD)에 공급되는 전류량을 제어하는 구동 트랜지스터와 구동 트랜지스터로 데이터 신호를 전달하는 스위칭 트랜지스터 등을 포함할 수 있다.
최근 해상도, 콘트라스트, 동작 속도의 관점에서 각 화소(PXL)마다 선택하여 점등하는 액티브 매트릭스형 표시 장치가 주류가 되고 있으나 본 발명이 이에 한정되는 것은 아니며 화소(PXL) 그룹별로 점등이 수행되는 패시브 매트릭스형 표시 장치 또한 발광 소자(LD)를 구동하기 위한 구성 요소들(일 예로, 제1 및 제2 전극 등)을 사용할 수 있다.
기판(SUB)은 표시 영역(DA) 및 비표시 영역(NDA)을 포함할 수 있다.
실시예에 따라, 표시 영역(DA)은 표시 장치의 중앙 영역에 배치되고, 비표시 영역(NDA)은 표시 영역(DA)을 둘러싸도록 표시 장치의 가장 자리 영역에 배치될 수 있다. 다만, 표시 영역(DA) 및 비표시 영역(NDA)의 위치가 이에 한정되지는 않으며, 이들의 위치는 변경될 수 있다.
표시 영역(DA)은 영상을 표시하는 화소들(PXL)이 제공되는 영역일 수 있다. 비표시 영역(NDA)은 화소들(PXL)을 구동하기 위한 구동부, 및 화소들(PXL)과 구동부를 연결하는 배선부의 일부가 제공되는 영역일 수 있다.
표시 영역(DA)은 다양한 형상을 가질 수 있다. 예를 들어, 표시 영역(DA)은 직선으로 이루어진 변을 포함하는 닫힌 형태의 다각형, 곡선으로 이루어진 변을 포함하는 원, 타원 등, 직선과 곡선으로 이루어진 변을 포함하는 반원, 반타원 등 다양한 형상으로 제공될 수 있다.
비표시 영역(NDA)은 표시 영역(DA)의 적어도 일측에 제공될 수 있다. 본 발명의 일 실시예에 있어서, 비표시 영역(NDA)은 표시 영역(DA)의 둘레를 둘러쌀 수 있다.
기판(SUB)은 경성 기판 또는 가요성 기판일 수 있으며, 그 재료나 물성이 특별히 한정되지는 않는다. 일 예로, 기판(SUB)은 유리 또는 강화 유리로 구성된 경성 기판, 또는 플라스틱 또는 금속 재질의 박막 필름으로 구성된 가요성 기판일 수 있다. 또한, 기판(SUB)은 투명 기판일 수 있으나 이에 한정되지는 않는다. 일 예로, 기판(SUB)은 반투명 기판, 불투명 기판, 또는 반사성 기판일 수도 있다.
화소들(PXL) 각각은 기판(SUB) 상의 표시 영역(DA) 내에 제공될 수 있다. 화소들(PXL) 각각은 영상을 표시하는 최소 단위로서 복수 개로 제공될 수 있다.
화소들(PXL) 각각은 대응되는 스캔 신호 및 데이터 신호에 의해 구동되는 발광 소자(LD)를 포함할 수 있다. 발광 소자(LD)는 마이크로 스케일 혹은 나노 스케일 정도로 작은 크기를 가지며 인접하게 배치된 발광 소자들과 서로 병렬로 연결될 수 있다. 발광 소자(LD)는 각 화소(PXL)의 광원을 구성할 수 있다.
또한, 화소들(PXL) 각각은 복수의 서브 화소들을 포함할 수 있다. 일 예로, 각 화소(PXL)는 제1 서브 화소(SP1), 제2 서브 화소(SP2) 및 제3 서브 화소(SP3)를 포함할 수 있다. 실시예에 따라, 제1, 제2 및 제3 서브 화소들(SP1, SP2, SP3)은 서로 다른 색상의 빛을 방출할 수 있다. 일 예로, 제1 서브 화소(SP1)는 적색의 광을 방출하는 적색 서브 화소일 수 있고, 제2 서브 화소(SP2)는 녹색의 광을 방출하는 녹색 서브 화소일 수 있으며, 제3 서브 화소(SP3)는 청색의 광을 방출하는 청색 서브 화소일 수 있다. 다만, 각 화소(PXL)를 구성하는 서브 화소들의 색상, 종류 및/또는 개수 등이 특별히 한정되지는 않으며, 일 예로 각 서브 화소가 방출하는 광의 색상은 다양하게 변경될 수 있다. 또한, 도 2에서는 표시 영역(DA)에서 화소들(PXL)이 스트라이프 형태 및/또는 매트릭스 형태로 배열되는 실시예를 도시하였으나, 본 발명이 이에 한정되지는 않는다. 예를 들어, 표시 영역(DA)은 현재 공지된 다양한 화소 배열 형태를 가질 수 있다.
구동부는 배선부를 통해 각 화소(PXL)에 신호를 제공하며, 이에 따라 각 화소(PXL)의 구동을 제어할 수 있다. 도 2는 설명의 편의를 위해 배선부가 생략되었다.
구동부는 스캔 라인을 통해 화소(PXL)들에 스캔 신호를 제공하는 스캔 구동부, 발광 제어 라인을 통해 화소(PXL)들에 발광 제어 신호를 제공하는 발광 구동부, 및 데이터 라인을 통해 화소(PXL)들에 데이터 신호를 제공하는 데이터 구동부, 및 타이밍 제어부를 포함할 수 있다. 타이밍 제어부는 스캔 구동부, 발광 구동부, 및 데이터 구동부를 제어할 수 있다.
도 3a 내지 도 3c는 도 2의 표시 장치의 제1 내지 제3 서브 화소 중 제1 서브 화소를 다양한 실시예에 따라 나타내는 회로도들이다.
도 3a 내지 도 3c에 있어서, 제1 내지 제3 서브 화소 각각은 능동형 화소로 구성될 수 있다. 다만, 제1 내지 제3 서브 화소 각각의 종류, 구조 및/또는 구동 방식이 특별히 한정되지는 않는다. 예를 들어, 제1 내지 제3 서브 화소 각각은 현재 공지된 다양한 구조의 수동형 또는 능동형 표시 장치의 화소로 구성될 수도 있다.
또한, 도 3a 내지 도 3c에 있어서, 제1 내지 제3 서브 화소는 실질적으로 동일 또는 유사한 구조를 가질 수 있다. 이하에서는, 편의를 위하여 제1 내지 제3 서브 화소 중 제1 서브 화소를 대표하여 설명하기로 한다.
우선, 도 1a, 도 2, 및 도 3a를 참조하면, 제1 서브 화소(SP1)는 데이터 신호에 대응하는 휘도의 광을 생성하는 발광부(EMA)와 상기 발광부(EMA)를 구동하기 위한 화소 구동 회로(144)를 포함할 수 있다.
실시예에 따라, 발광부(EMA)는 제1 구동 전원(VDD)이 인가되는 전원 배선과 제2 구동 전원(VSS)이 인가되는 전원 배선 사이에 병렬로 연결된 복수의 발광 소자들(LD)을 포함할 수 있다. 여기서, 제1 구동 전원(VDD)과 제2 구동 전원(VSS)은 서로 다른 전위를 가질 수 있다. 일 예로, 제1 구동 전원(VDD)은 고전위 전원으로 설정되고, 제2 구동 전원(VSS)은 저전위 전원으로 설정될 수 있다. 이때, 제1 및 제2 구동 전원들(VDD, VSS)의 전위 차는 제1 서브 화소(SP1)의 발광 기간 동안 발광 소자들(LD)의 문턱 전압 이상으로 설정될 수 있다. 발광 소자들(LD) 각각의 제1 전극(예컨대, 애노드 전극)은 화소 구동 회로(144)를 경유하여 제1 구동 전원(VDD)에 접속되고, 발광 소자들(LD) 각각의 제2 전극(예컨대, 캐소드 전극)은 제2 구동 전원(VSS)에 접속된다.
발광 소자들(LD) 각각은 화소 구동 회로(144)에 의해 제어되는 구동 전류에 상응하는 휘도로 발광할 수 있다.
한편, 도 3a 내지 도 3c에 있어서, 발광 소자들(LD)이 제1 및 제2 구동 전원(VDD, VSS)이 각각 인가되는 전원 배선들의 사이에 서로 동일한 방향(일 예로, 순방향)으로 병렬 연결된 실시예를 도시하였으나, 본 발명이 이에 한정되지는 않는다. 예컨대, 다른 실시예에서는 발광 소자들(LD) 중 일부는 제1 및 제2 구동 전원(VDD, VSS)이 각각 인가되는 전원 배선들의 사이에 순방향으로 연결되고, 다른 일부는 역방향으로 연결될 수 있고, 제1 및 제2 구동 전원(VDD, VSS) 중 하나는 교류 전압의 형태로 공급될 수 있다. 이 경우, 발광 소자들(LD)은 연결 방향이 동일한 그룹 별로 교번적으로 발광할 수 있다. 또는, 또 다른 실시예에서는, 제1 서브 화소(SP1)가 단일의 발광 소자(LD)만을 포함할 수도 있다.
본 발명의 일 실시예에 따르면, 화소 구동 회로(144)는 제1 및 제2 트랜지스터(T1, T2)와 스토리지 커패시터(Cst)를 포함할 수 있다. 다만, 화소 구동 회로(144)의 구조가 도 3a에 도시된 실시예에 한정되지는 않는다.
제1 트랜지스터(T1; 스위칭 트랜지스터)의 제1 전극은 데이터 라인(Dj)에 접속되고, 제2 전극은 제1 노드(N1)에 접속된다. 여기서, 제1 트랜지스터(T1)의 제1 전극과 제2 전극은 서로 다른 전극으로, 예컨대 제1 전극이 소스 전극이면 제2 전극은 드레인 전극일 수 있다. 그리고, 제1 트랜지스터(T1)의 게이트 전극은 스캔 라인(Si)에 접속된다.
이와 같은 제1 트랜지스터(T1)는, 스캔 라인(Si)으로부터 제1 트랜지스터(T1)가 턴-온될 수 있는 전압(예컨대, 로우 전압)의 스캔신호가 공급될 때 턴-온되어, 데이터 라인(Dj)과 제1 노드(N1)를 전기적으로 연결한다. 이때, 데이터 라인(Dj)으로는 해당 프레임의 데이터 신호가 공급되고, 이에 따라 제1 노드(N1)로 데이터 신호가 전달된다. 제1 노드(N1)로 전달된 데이터 신호는 스토리지 커패시터(Cst)에 충전된다.
제2 트랜지스터(T2; 구동 트랜지스터)의 제1 전극은 제1 구동 전원(VDD)에 접속되고, 제2 전극은 상기 발광 소자(LD)들 각각의 제1 전극에 전기적으로 연결된다. 제2 트랜지스터(T2)의 게이트 전극은 제1 노드(N1)에 접속된다. 이와 같은 제2 트랜지스터(T2)는 제1 노드(N1)의 전압에 대응하여 발광 소자(LD)들로 공급되는 구동 전류의 양을 제어한다.
스토리지 커패시터(Cst)의 일 전극은 제1 구동 전원(VDD)에 접속되고, 다른 전극은 제1 노드(N1)에 접속된다. 이와 같은 스토리지 커패시터(Cst)는 제1 노드(N1)로 공급되는 데이터 신호에 대응하는 전압을 충전하고, 다음 프레임의 데이터 신호가 공급될 때까지 충전된 전압을 유지한다.
편의상, 도 3a에서는 데이터 신호를 제1 서브 화소(SP1) 내부로 전달하기 위한 제1 트랜지스터(T1)와, 데이터 신호의 저장을 위한 스토리지 커패시터(Cst)와, 데이터 신호에 대응하는 구동 전류를 발광 소자(LD)들로 공급하기 위한 제2 트랜지스터(T2)를 포함한 비교적 단순한 구조의 화소 구동 회로(144)를 도시하였다.
하지만, 본 발명이 이에 한정되는 것은 아니며 화소 구동 회로(144)의 구조는 다양하게 변경 실시될 수 있다. 일 예로, 화소 구동 회로(144)는 제2 트랜지스터(T2)의 문턱전압을 보상하기 위한 트랜지스터 소자, 제1 노드(N1)를 초기화하기 위한 트랜지스터 소자, 및/또는 발광 소자(LD)들의 발광 시간을 제어하기 위한 트랜지스터 소자 등과 같은 적어도 하나의 트랜지스터 소자나, 제1 노드(N1)의 전압을 부스팅하기 위한 부스팅 커패시터 등과 같은 다른 회로소자들을 추가적으로 더 포함할 수 있음을 물론이다.
또한, 도 3a에서는 화소 구동 회로(144)에 포함되는 트랜지스터들, 예컨대 제1 및 제2 트랜지스터들(T1, T2)을 모두 P타입의 트랜지스터들로 도시하였으나, 본 발명이 이에 한정되지는 않는다. 즉, 화소 구동 회로(144)에 포함되는 제1 및 제2 트랜지스터들(T1, T2) 중 적어도 하나는 N타입의 트랜지스터로 변경될 수도 있다.
다음으로, 도 1a, 도 2, 및 도 3b를 참조하면, 본 발명의 일 실시예에 따르면 제1 및 제2 트랜지스터들(T1, T2)은 N타입의 트랜지스터로 구현될 수 있다. 도 3b에 도시된 화소 구동 회로(144)는 트랜지스터 타입 변경으로 인한 일부 구성요소들의 접속 위치 변경을 제외하고는 그 구성이나 동작이 도 3a의 화소 구동 회로(144)와 유사하다. 따라서, 이에 대한 상세한 설명은 생략하기로 한다.
본 발명의 일 실시예에 있어서, 화소 구동 회로(144)의 구성은 도 3a 및 도 3b에 도시된 실시예에 한정되지 않는다. 일 예로, 화소 구동 회로(144)는 도 3c에 도시된 실시예와 같이 구성될 수 있다.
도 1a, 도 2, 및 도 3c를 참조하면, 화소 구동 회로(144)는 제1 서브 화소(SP1)의 스캔 라인(Si) 및 데이터 라인(Dj)에 연결될 수 있다. 일 예로, 제1 서브 화소(SP1)가 표시 영역(DA)의 i번째 행 및 j번째 열에 배치된 경우, 제1 서브 화소(SP1)의 화소 구동 회로(144)는 표시 영역(DA)의 i번째 스캔 라인(Si) 및 j번째 데이터 라인(Dj)에 연결될 수 있다.
또한, 실시예에 따라, 화소 구동 회로(144)는 적어도 하나의 다른 스캔 라인에 더 연결될 수도 있다. 예를 들어, 표시 영역(DA)의 i번째 행에 배치된 제1 서브 화소(SP1)는 i-1번째 스캔 라인(Si-1) 및/또는 i+1번째 스캔 라인(Si+1)에 더 연결될 수 있다.
또한, 실시예에 따라, 화소 구동 회로(144)는 제1 및 제2 구동 전원(VDD, VSS) 외에도 제3의 전원에 더 연결될 수 있다. 예를 들어, 화소 구동 회로(144)는 초기화 전원(Vint)에도 연결될 수 있다.
화소 구동 회로(144)는 제1 내지 제7 트랜지스터(T1 ~ T7)와 스토리지 커패시터(Cst)를 포함할 수 있다.
제1 트랜지스터(T1; 구동 트랜지스터)의 일 전극, 일 예로, 소스 전극은 제5 트랜지스터(T5)를 경유하여 제1 구동 전원(VDD)에 접속되고, 다른 일 전극, 일 예로, 드레인 전극은 제6 트랜지스터(T6)를 경유하여 발광 소자(LD)들의 일측 단부에 접속될 수 있다. 그리고, 제1 트랜지스터(T1)의 게이트 전극은 제1 노드(N1)에 접속될 수 있다. 이러한 제1 트랜지스터(T1)는, 제1 노드(N1)의 전압에 대응하여, 발광 소자(LD)들을 경유하여 제1 구동 전원(VDD)과 제2 구동 전원(VSS)의 사이에 흐르는 구동 전류를 제어한다.
제2 트랜지스터(T2; 스위칭 트랜지스터)는 제1 서브 화소(SP1)에 연결된 j번째 데이터 라인(Dj)과 제1 트랜지스터(T1)의 소스 전극 사이에 접속된다. 그리고, 제2 트랜지스터(T2)의 게이트 전극은 제1 서브 화소(SP1)에 연결된 i번째 스캔 라인(Si)에 접속된다. 이와 같은 제2 트랜지스터(T2)는 i번째 스캔 라인(Si)으로부터 게이트-온 전압(일 예로, 로우 전압)의 스캔 신호가 공급될 때 턴-온되어 j번째 데이터 라인(Dj)을 제1 트랜지스터(T1)의 소스 전극에 전기적으로 연결한다. 따라서, 제2 트랜지스터(T2)가 턴-온되면, j번째 데이터 라인(Dj)으로부터 공급되는 데이터 신호가 제1 트랜지스터(T1)로 전달된다.
제3 트랜지스터(T3)는 제1 트랜지스터(T1)의 드레인 전극과 제1 노드(N1) 사이에 접속된다. 그리고, 제3 트랜지스터(T3)의 게이트 전극은 i번째 스캔 라인(Si)에 접속된다. 이와 같은 제3 트랜지스터(T3)는 i번째 스캔 라인(Si)으로부터 게이트-온 전압의 스캔 신호가 공급될 때 턴-온되어 제1 트랜지스터(T1)의 드레인 전극과 제1 노드(N1)를 전기적으로 연결한다. 따라서, 제3 트랜지스터(T3)가 턴-온될 때 제1 트랜지스터(T1)는 다이오드 형태로 접속된다.
제4 트랜지스터(T4)는 제1 노드(N1)와 초기화 전원(Vint) 사이에 접속된다. 그리고, 제4 트랜지스터(T4)의 게이트 전극은 이전 스캔 라인, 일 예로 i-1번째 스캔 라인(Si-1)에 접속된다. 이와 같은 제4 트랜지스터(T4)는 i-1번째 스캔 라인(Si-1)으로 게이트-온 전압의 스캔 신호가 공급될 때 턴-온되어 초기화 전원(Vint)의 전압을 제1 노드(N1)로 전달한다. 여기서, 초기화 전원(Vint)은 데이터 신호의 최저 전압 이하의 전압을 가질 수 있다.
제5 트랜지스터(T5)는 제1 구동 전원(VDD)과 제1 트랜지스터(T1) 사이에 접속된다. 그리고, 제5 트랜지스터(T5)의 게이트 전극은 대응하는 발광 제어 라인, 일 예로 i번째 발광 제어 라인(Ei)에 접속된다. 이와 같은 제5 트랜지스터(T5)는 i번째 발광 제어 라인(Ei)으로 게이트-오프 전압의 발광 제어신호가 공급될 때 턴-오프되고, 그 외의 경우에 턴-온된다.
제6 트랜지스터(T6)는 제1 트랜지스터(T1)와 발광 소자(LD)들의 일 단부 사이에 접속된다. 그리고, 제6 트랜지스터(T6)의 게이트 전극은 i번째 발광 제어 라인(Ei)에 접속된다. 이와 같은 제6 트랜지스터(T6)는 i번째 발광 제어 라인(Ei)으로 게이트-오프 전압의 발광 제어신호가 공급될 때 턴-오프되고, 그 외의 경우에 턴-온된다.
제7 트랜지스터(T7)는 발광 소자(LD)들의 일 단부와 초기화 전원(Vint) 사이에 접속된다. 그리고, 제7 트랜지스터(T7)의 게이트 전극은 다음 단의 스캔 라인들 중 어느 하나, 일 예로 i+1번째 스캔 라인(Si+1)에 접속된다. 이와 같은 제7 트랜지스터(T7)는 i+1번째 스캔 라인(Si+1)으로 게이트-온 전압의 스캔 신호가 공급될 때 턴-온되어 초기화 전원(Vint)의 전압을 발광 소자(LD)들의 일 단부로 공급한다.
스토리지 커패시터(Cst)는 제1 구동 전원(VDD)과 제1 노드(N1) 사이에 접속된다. 이와 같은 스토리지 커패시터(Cst)는 각 프레임 기간에 제1 노드(N1)로 공급되는 데이터 신호 및 제1 트랜지스터(T1)의 문턱전압에 대응하는 전압을 저장한다.
편의를 위하여, 도 3c에서는 제1 내지 제7 트랜지스터(T1 ~ T7) 모두를 P타입의 트랜지스터로 도시하였으나, 본 발명이 이에 한정되지는 않는다. 예를 들어, 화소 구동 회로(144)에 포함되는 제1 내지 제7 트랜지스터들(T1 ~ T7) 중 적어도 하나가 N타입의 트랜지스터로 변경되거나 제1 내지 제7 트랜지스터(T1 ~ T7) 전부가 N타입의 트랜지스터로 변경될 수도 있다.
도 4a 및 도 4b는 도 2에 도시된 화소들 중 하나의 화소에 포함된 제1 내지 제3 서브 화소를 개략적으로 도시한 평면도이고, 도 5는 도 4b의 Ⅰ ~ Ⅰ'선에 따른 단면도이고, 도 6은 도 5에 도시된 격벽을 다른 형태에 따라 구현한 것으로, 도 4b의 Ⅰ ~ Ⅰ'선에 대응되는 단면도이고, 도 7은 도 5의 EA1 영역의 확대 단면도이고, 도 8은 도 4b의 Ⅱ ~ Ⅱ'선의 방향에서 제1 발광 소자를 바라본 단면도이며, 도 9는 도 4b의 Ⅲ ~ Ⅲ'선에 따른 단면도이다.
도 4a 및 도 4b에 있어서, 편의를 위하여 각각의 서브 화소 내에 제공된 복수의 발광 소자들이 수평 방향으로 정렬된 것으로 도시하였으나, 상기 발광 소자들의 배열이 이에 한정되지는 않는다. 예를 들어, 상기 발광 소자들 중 적어도 일부는 상기 수평 방향과 교차하는 방향으로 정렬될 수도 있다.
또한, 도 4a 및 도 4b에 있어서, 편의를 위하여 상기 발광 소자들에 연결되는 트랜지스터 및 상기 트랜지스터에 연결된 신호 배선들의 도시를 생략하였다.
이에 더하여, 도 4a, 도 4b 내지 도 9에서는 각각의 전극을 단일의 전극층으로, 각각의 절연층을 단일의 절연층으로만 도시하는 등 상기 하나의 화소의 구조를 단순화하여 도시하였으나, 본 발명이 이에 한정되는 것은 아니다.
도 1a 내지 도 9를 참조하면, 본 발명의 일 실시예에 따른 표시 장치는 복수의 화소들(PXL)이 제공된 기판(SUB)을 포함할 수 있다.
화소들(PXL) 각각은 기판(SUB) 상에 제공된 제1 서브 화소(SP1), 제2 서브 화소(SP2), 및 제3 서브 화소(SP3)를 포함할 수 있다. 본 발명의 일 실시예에 있어서, 제1 서브 화소(SP1)는 적색 서브 화소이고, 제2 서브 화소(SP2)는 녹색 서브 화소이며, 제3 서브 화소(SP3)는 청색 서브 화소일 수 있다. 그러나, 본 발명이 이에 한정되는 것은 아니며, 실시예에 따라 제1 서브 화소(SP1)가 녹색 서브 화소 또는 청색 서브 화소일 수 있으며, 제2 서브 화소(SP2)가 청색 서브 화소 또는 적색 서브 화소일 수 있으며, 제3 서브 화소(SP3)가 적색 서브 화소 또는 녹색 서브 화소일 수 있다.
제1 내지 제3 서브 화소(SP1 ~ SP3) 각각은 광을 방출하는 발광 영역(EMA)과 발광 영역(EMA)의 주변에 위치하는 주변 영역(PPA)을 포함할 수 있다. 발광 영역(EMA)은 광이 방출되는 영역을 의미하고, 주변 영역(PPA)은 상기 광이 방출되지 않는 영역을 의미할 수 있다. 본 발명의 일 실시예에 있어서, 제1 내지 제3 서브 화소(SP1 ~ SP3) 각각의 화소 영역은 해당 서브 화소의 발광 영역(EMA)과 주변 영역(PPA)을 포함할 수 있다.
제1 내지 제3 서브 화소(SP1 ~ SP3) 각각의 화소 영역에는 기판(SUB), 화소 회로부(PCL), 및 표시 소자층(DPL)이 제공될 수 있다.
제1 내지 제3 서브 화소들(SP1 ~ SP3) 각각의 화소 회로부(PCL)는 기판(SUB) 상에 배치된 버퍼층(BFL)과, 상기 버퍼층(BFL) 상에 배치된 제1 및 제2 트랜지스터(T1, T2)와, 구동 전압 배선(DVL)을 포함할 수 있다. 또한, 제1 내지 제3 서브 화소들(SP1 ~ SP3) 각각의 화소 회로부(PCL)는 제1 및 제2 트랜지스터(T1, T2)와 구동 전압 배선(DVL) 상에 제공된 보호층(PSV)을 더 포함할 수 있다.
기판(SUB)은 투명 절연 물질을 포함하여 광의 투과가 가능할 수 있다.
기판(SUB)은 경성(rigid) 기판일 수 있다. 예를 들면, 기판(SUB)은 유리 기판, 석영 기판, 유리 세라믹 기판, 및 결정질 유리 기판 중 하나일 수 있다.
또한, 기판(SUB)은 가요성(flexible) 기판일 수도 있다. 여기서, 기판(SUB)은 고분자 유기물을 포함하는 필름 기판 및 플라스틱 기판 중 하나일 수 있다. 예를 들면, 기판(SUB)은 폴리스티렌(polystyrene), 폴리비닐알코올(polyvinyl alcohol), 폴리메틸메타크릴레이트(Polymethyl methacrylate), 폴리에테르술폰(polyethersulfone), 폴리아크릴레이트(polyacrylate), 폴리에테르이미드(polyetherimide), 폴리에틸렌 나프탈레이트(polyethylene naphthalate), 폴리에틸렌 테레프탈레이트(polyethylene terephthalate), 폴리페닐렌 설파이드(polyphenylene sulfide), 폴리아릴레이트(polyarylate), 폴리이미드(polyimide), 폴리카보네이트(polycarbonate), 트리아세테이트 셀룰로오스(triacetate cellulose), 셀룰로오스아세테이트 프로피오네이트(cellulose acetate propionate) 중 적어도 어느 하나를 포함할 수 있다. 다만, 기판(SUB)을 구성하는 재료는 다양하게 변경될 수 있으며, 섬유 강화플라스틱(FRP, Fiber reinforced plastic) 등을 포함할 수도 있다.
버퍼층(BFL)은 기판(SUB) 상에 제공되며, 제1 및 제2 트랜지스터(T1, T2)에 불순물이 확산되는 것을 방지할 수 있다. 버퍼층(BFL)은 기판(SUB)의 재료 및 공정 조건에 따라 생략될 수도 있다.
제1 트랜지스터(T1)는 대응하는 서브 화소의 표시 소자층(DPL)에 구비된 발광 소자들(LD) 중 일부에 전기적으로 연결되어 발광 소자들(LD)을 구동하는 구동 트랜지스터이고, 제2 트랜지스터(T2)는 제1 트랜지스터(T1)를 스위칭하는 스위칭 트랜지스터일 수 있다.
제1 및 제2 트랜지스터(T1, T2) 각각은 반도체층(SCL), 게이트 전극(GE), 소스 및 드레인 전극(SE, DE)을 포함할 수 있다.
반도체층(SCL)은 버퍼층(BFL) 상에 배치될 수 있다. 반도체층(SCL)은 소스 전극(SE)에 접촉되는 소스 영역과 드레인 전극(DE)에 접촉되는 드레인 영역을 포함할 수 있다. 소스 영역과 드레인 영역 사이의 영역은 채널 영역일 수 있다.
반도체층(SCL)은 폴리 실리콘, 아몰퍼스 실리콘, 산화물 반도체 등으로 이루어진 반도체 패턴일 수 있다. 채널 영역은 불순물로 도핑되지 않는 반도체 패턴으로서, 진성 반도체일 수 있다. 소스 영역 및 드레인 영역은 불순물이 도핑된 반도체 패턴일 수 있다.
게이트 전극(GE)은 게이트 절연층(GI)을 사이에 두고 반도체층(SCL) 상에 제공될 수 있다.
소스 전극(SE)과 드레인 전극(DE) 각각은 층간 절연층(ILD)과 게이트 절연층(GI)을 관통하는 컨택 홀을 통해 반도체층(SCL)의 소스 영역 및 드레인 영역에 접촉될 수 있다.
본 발명의 일 실시예에 있어서, 각 서브 화소에 제공된 화소 회로부(PCL)에 포함된 제1 및 제2 트랜지스터들(T1, T2)은 LTPS 박막 트랜지스터로 구성될 수 있으나, 이에 한정되는 것은 아니며, 실시예에 따라 산화물 반도체 박막 트랜지스터로 구성될 수도 있다. 추가적으로, 본 발명의 일 실시예에 있어서, 제1 및 제2 트랜지스터(T1, T2)가 탑 게이트(top gate) 구조의 박막 트랜지스터인 경우를 예로서 설명하였으나, 이에 한정되는 것은 아니다. 실시예에 따라, 제1 및 제2 트랜지스터(T1, T2)는 바텀 게이트(bottom gate)구조의 박막 트랜지스터일 수도 있다.
구동 전압 배선(DVL)은 층간 절연층(ILD) 상에 제공될 수 있으나, 본 발명이 이에 한정되는 것은 아니며, 실시예에 따라 화소 회로부(PCL) 내에 포함된 절연층 중 어느 하나의 절연층 상에 제공될 수 있다. 구동 전압 배선(DVL)에는 제2 구동 전원(도 3a의 VSS 참고)이 인가될 수 있다.
보호층(PSV)은 제1 트랜지스터(T1)의 드레인 전극(DE)의 일부를 노출하는 제1 컨택 홀(CH1)과 구동 전압 배선(DVL)의 일부를 노출하는 제2 컨택 홀(CH2)을 포함할 수 있다.
제1 내지 제3 서브 화소들(SP1, SP2, SP3) 각각의 표시 소자층(DPL)은 보호층(PSV) 상에 제공된 격벽(PW)과, 제1 및 제2 전극(REL1, REL2)과, 제1 및 제2 연결 배선(CNL1, CNL2)과, 복수의 발광 소자들(LD)과, 평탄화층(PLL)을 포함할 수 있다. 추가적으로, 제1 내지 제3 서브 화소들(SP1, SP2, SP3) 각각의 표시 소자층(DPL)은 제1 전극(REL1)에 중첩하는 적어도 하나의 제1 컨택 전극(CNE1) 및/또는 제2 전극(REL2)에 중첩하는 적어도 하나의 제2 컨택 전극(CNE2)을 선택적으로 더 포함할 수 있다. 예를 들어, 제1 내지 제3 서브 화소들(SP1, SP2, SP3) 각각의 표시 소자층(DPL)은, 도 4a에 도시된 바와 같이, 제1 컨택 전극(CNE1)과 제2 컨택 전극(CNE2)을 포함하지 않을 수 있다. 이러한 경우, 발광 소자들(LD)은 제1 전극(REL1)과 제2 전극(REL2)에 직접 연결될 수 있다. 실시예에 따라, 제1 내지 제3 서브 화소들(SP1, SP2, SP3) 각각의 표시 소자층(DPL)은, 도 4b에 도시된 바와 같이, 제1 컨택 전극(CNE1)과 제2 컨택 전극(CNE2)을 포함할 수 있다. 이러한 경우, 발광 소자들(LD)은 제1 및 제2 컨택 전극(CNE1, CNE2)을 통해 제1 및 제2 전극(REL1, REL2)에 전기적으로 연결되거나 또는 제1 및 제2 컨택 전극(CNE1, CNE2)과 제1 및 제2 전극(REL1, REL2)에 모두 전기적 및/또는 물리적으로 연결될 수 있다.
격벽(PW)은 제1 내지 제3 서브 화소들(SP1, SP2, SP3) 각각의 발광 영역(EMA)의 보호층(PSV) 상에 제공될 수 있다. 도면에 직접 도시하지 않았으나, 격벽(PW)과 동일한 물질로 구성된 화소 정의막(또는 댐부)이 인접한 서브 화소들 사이의 주변 영역(PPA)에 형성 및/또는 제공되어 각 서브 화소의 발광 영역(EMA)을 정의할 수 있다.
격벽(PW)은 보호층(PSV) 상에서 인접하게 배치된 격벽(PW)과 일정 간격 이격될 수 있다. 인접한 두 개의 격벽(PW)은 하나의 발광 소자(LD)의 길이(L) 이상으로 보호층(PSV) 상에서 이격될 수 있다. 격벽(PW)은, 도 5에 도시된 바와 같이 보호층(PSV)의 일면으로부터 상부로 향할수록 폭이 좁아지는 반원, 반타원 등의 단면을 가지는 곡면을 포함할 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
실시예에 따라, 격벽(PW)은 도 6에 도시된 바와 같이 보호층(PSV)의 일면으로부터 상부로 향할수록 폭이 좁아지는 사다리꼴의 단면을 가질 수도 있다. 단면 상에서 볼 때, 격벽(PW)의 형상은 상술한 실시예들에 한정되는 것은 아니며 발광 소자들(LD) 각각에서 출사된 광의 효율을 향상시킬 수 있는 범위 내에서 다양하게 변경될 수 있다. 인접한 두 개의 격벽(PW)은 보호층(PSV) 상의 동일한 평면 상에 배치될 수 있으며, 동일한 높이를 가질 수 있다.
제1 연결 배선(CNL1)은 제1 내지 제3 서브 화소들(SP1, SP2, SP3) 각각에서 제1 방향(DR1, 일 예로 '수평 방향')으로 연장될 수 있다. 제1 연결 배선(CNL1)은 제1 내지 제3 서브 화소들(SP1, SP2, SP3) 각각을 독립적으로 구동하기 위해 대응하는 하나의 서브 화소 내에만 제공될 수 있다.
제2 연결 배선(CNL2)은 제1 연결 배선(CNL1)의 연장 방향과 평행하게 연장될 수 있다. 제2 연결 배선(CNL2)은 제1 내지 제3 서브 화소들(SP1, SP2, SP3)에 공통으로 제공될 수 있다. 이에 따라, 제1 내지 제3 서브 화소들(SP1, SP2, SP3)은 제2 연결 배선(CNL2)에 공통으로 연결될 수 있다.
제1 및 제2 전극(REL1, REL2) 각각은 제1 내지 제3 서브 화소들(SP1, SP2, SP3) 각각의 발광 영역(EMA)에 제공되며, 제1 방향(DR1)과 교차하는 제2 방향(DR2, 일 예로 '수직 방향')을 따라 연장될 수 있다. 제1 및 제2 전극(REL1, REL2)은 동일한 평면 상에 제공되며 일정 간격 이격될 수 있다.
제1 전극(REL1)은 제1 연결 배선(CNL1)에 연결될 수 있다. 구체적으로, 제1 전극(REL1)은 제1 연결 배선(CNL1)과 일체로 연결될 수 있다. 본 발명의 일 실시예에 있어서, 제1 전극(REL1)은 제1 방향(DR1)으로 연장된 제1 연결 배선(CNL1)으로부터 제2 방향(DR2)을 따라 분기된 제1-1 전극(REL1_1)과 제1-2 전극(REL1_2)을 포함할 수 있다. 제1-1 전극(REL1_1)과, 제1-2 전극(REL1_2)과, 제1 연결 배선(CNL1)은 일체로 제공되어 전기적 및/또는 물리적으로 서로 연결될 수 있다. 제1 전극(REL1)과 제1 연결 배선(CNL1)이 일체로 형성 및/또는 제공되는 경우, 제1 연결 배선(CNL1)을 제1 전극(REL1)의 일 영역으로 간주할 수도 있다. 다만, 본 발명이 이에 한정되지는 않는다. 예를 들어, 실시예에 따라, 제1 전극(REL1)과 제1 연결 배선(CNL1)이 서로 개별적으로 형성되어, 도시되지 않은 컨택 홀 또는 비아 홀 등을 통해 서로 전기적으로 연결될 수도 있다.
제2 전극(REL2)은 제2 방향(DR2)을 따라 연장되며 제2 연결 배선(CNL2)과 전기적으로 연결될 수 있다. 본 발명의 일 실시예에 있어서, 제2 전극(REL2)은 제2 연결 배선(CNL2)으로부터 제2 방향(DR2)을 따라 분기될 수 있다. 이에 따라, 제2 전극(REL2)과 제2 연결 배선(CNL2)은 일체로 제공되어, 전기적 및/또는 물리적으로 서로 연결될 수 있다. 제2 전극(REL2)과 제2 연결 배선(CNL2)이 일체로 형성 및/또는 제공되는 경우, 제2 연결 배선(CNL2)을 제2 전극(REL2)의 일 영역으로 간주할 수도 있다. 다만, 본 발명이 이에 한정되지는 않는다. 예를 들어, 실시예에 따라, 제2 전극(REL2)과 제2 연결 배선(CNL2)이 서로 개별적으로 형성되어, 도시되지 않은 컨택 홀 또는 비아 홀 등을 통해 서로 전기적으로 연결될 수도 있다.
제1 전극(REL1)은 도 4a에 도시된 바와 같이 발광 소자들(LD) 각각의 양 단부(EP1, EP2) 중 어느 하나의 단부에 중첩하며 상기 하나의 단부에 직접 접촉하여 상기 발광 소자들(LD) 각각에 전기적 및/또는 물리적으로 연결될 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니며, 제1 전극(REL1)은, 예를 들어, 도 4b에 도시된 바와 같이 제1 컨택 전극(CNE1)을 통해 발광 소자들(LD) 각각의 양 단부(EP1, EP2) 중 어느 하나의 단부에 전기적 및/또는 물리적으로 연결될 수도 있다.
또한, 제2 전극(REL2)은 도 4a에 도시된 바와 같이 발광 소자들(LD) 각각의 양 단부(EP1, EP2) 중 나머지 단부에 중첩하며 상기 나머지 단부에 직접 접촉하여 상기 발광 소자들(LD) 각각에 전기적 및/또는 물리적으로 연결될 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니며, 예를 들어, 제2 전극(REL2)은, 예를 들어, 도 4b에 도시된 바와 같이, 제2 컨택 전극(CNE2)을 통해 발광 소자들(LD) 각각의 양 단부(EP1, EP2) 중 나머지 단부에 전기적 및/또는 물리적으로 연결될 수도 있다.
제1 전극(REL1)과 제2 전극(REL2) 각각은 제1 내지 제3 서브 화소들(SP1, SP2, SP3) 각각의 발광 영역(EMA)에 발광 소자들(LD)을 정렬하기 위한 정렬 전극으로 기능할 수 있다.
제1 내지 제3 서브 화소들(SP1, SP2, SP3) 각각의 발광 영역(EMA)에 발광 소자들(LD)이 정렬되기 전, 제1 전극(REL1)에는 제1 연결 배선(CNL1)을 통해 제1 정렬 전압이 인가되고, 제2 전극(REL2)에는 제2 연결 배선(CNL2)을 통해 제2 정렬 전압이 인가될 수 있다. 제1 정렬 전압과 제2 정렬 전압은 서로 상이한 전압 레벨을 가질 수 있다. 제1 전극(REL1)과 제2 전극(REL2) 각각에 서로 상이한 전압 레벨을 갖는 소정의 정렬 전압이 인가됨에 따라 제1 전극(REL1)과 제2 전극(REL2) 사이에 전계가 형성될 수 있다. 상술한 전계에 의해 제1 전극(REL1)과 제2 전극(REL2) 사이에 발광 소자들(LD)이 정렬될 수 있다.
평면 상에서 볼 때, 제2 전극(REL2)은 제1-1 전극(REL1_1)과 제1-2 전극(REL1_2) 사이에 제공되고, 제1-1 및 제1-2 전극들(REL1_1, REL1_2) 각각과 일정 간격 이격될 수 있다. 제1-1 전극(REL1_1), 제2 전극(REL2), 제1-2 전극(REL1_2)은 보호층(PSV) 상에서 서로 교번하여 배치될 수 있다.
제1 내지 제3 서브 화소들(SP1, SP2, SP3) 각각의 발광 영역(EMA) 내에 발광 소자들(LD)이 정렬된 후, 제1 전극(REL1)과 제2 전극(REL2) 각각은 발광 소자들(LD)을 구동하기 위한 구동 전극으로 기능할 수 있다.
제1 전극(REL1)과 제2 전극(REL2) 각각은, 발광 소자들(LD) 각각의 양 단부(EP1, EP2)에서 출사되는 광이 표시 장치의 화상이 표시되는 방향(일 예로, 정면 방향)으로 진행되도록 하기 위해 일정한 반사율을 갖는 재료로 이루어질 수 있다. 본 발명의 일 실시예에 있어서, 제1 전극(REL1), 제2 전극(REL2), 제1 연결 배선(CNL1), 및 제2 연결 배선(CNL2)은 동일한 층에 제공되며, 동일한 물질로 구성될 수 있다.
제1 전극(REL1), 제2 전극(REL2), 제1 연결 배선(CNL1), 및 제2 연결 배선(CNL2)은 일정한 반사율을 갖는 도전성 재료로 이루어질 수 있다. 도전성 재료로는 Ag, Mg, Al, Pt, Pd, Au, Ni, Nd, Ir, Cr, Ti, 이들의 합금과 같은 금속, ITO(indium tin oxide), IZO(indium zinc oxide), ZnO(zinc oxide), ITZO(indium tin zinc oxide)와 같은 도전성 산화물, PEDOT와 같은 도전성 고분자 등이 포함될 수 있다. 제1 전극(REL1), 제2 전극(REL2), 제1 연결 배선(CNL1), 및 제2 연결 배선(CNL2) 각각의 재료는 상술한 재료들에 한정되는 것은 아니다.
또한, 제1 전극(REL1), 제2 전극(REL2), 제1 연결 배선(CNL1), 및 제2 연결 배선(CNL2) 각각은 단일막으로 형성될 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 실시예에 따라, 제1 전극(REL1), 제2 전극(REL2), 제1 연결 배선(CNL1), 및 제2 연결 배선(CNL2) 각각은, 금속들, 합금들, 도전성 산화물들, 도전성 고분자들 중 2 이상 물질이 적층된 다중층으로 형성될 수도 있다. 제1 전극(REL1), 제2 전극(REL2), 제1 연결 배선(CNL1), 및 제2 연결 배선(CNL2) 각각은 발광 소자들(LD) 각각의 양 단부(EP1, EP2)로 신호를 전달할 때 신호 지연에 의한 전압 강하를 최소화하기 위해 적어도 이중층 이상의 다중층으로 형성될 수 있다.
본 발명의 일 실시예에 있어서, 제1 전극(REL1)과 제2 전극(REL2)은 격벽(PW)의 형상에 대응되는 형상을 가지므로, 발광 소자들(LD) 각각의 양 단부(EP1, EP2)에서 출사된 광이 제1 전극(REL1)과 제2 전극(REL2)에 의해 반사되어 표시 장치의 정면 방향으로 더욱 진행될 수 있다. 이에 따라, 발광 소자들(LD) 각각에서 출사된 광의 효율이 향상될 수 있다.
본 발명의 일 실시예에 있어서, 격벽(PW), 제1 전극(REL1), 및 제2 전극(REL2)은 발광 소자들(LD) 각각에서 출사된 광을 표시 장치의 정면 방향으로 진행되게 하여 발광 소자들(LD)의 출광 효율을 향상시키는 반사 부재로 기능할 수 있다.
제1 전극(REL1)과 제2 전극(REL2) 중 어느 하나의 전극은 애노드 전극일 수 있으며, 나머지 하나의 전극은 캐소드 전극일 수 있다. 본 발명의 일 실시예에 있어서, 제1 전극(REL1)이 애노드 전극이고, 제2 전극(REL2)이 캐소드 전극일 수 있다.
발광 소자들(LD) 각각은 무기 결정 구조의 재료를 이용한 초소형의, 예를 들면 나노 또는 마이크로 스케일 정도로 작은 크기의, 발광 다이오드일 수 있다. 발광 소자들(LD)은 제1 내지 제3 서브 화소들(SP1, SP2, SP3) 각각에서 제1 전극(REL1)과 제2 전극(REL2) 사이에 정렬될 수 있다.
제1 내지 제3 서브 화소들(SP1, SP2, SP3) 각각의 발광 영역(EMA)에는 적어도 2개 내지 수십 개의 발광 소자들(LD)이 제공될 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 실시예에 따라, 각 서브 화소에 제공되는 발광 소자들(LD)의 개수는 다양하게 변경될 수 있음은 물론이다.
발광 소자들(LD) 각각은 각 발광 소자(LD)의 길이(L) 방향을 따라 제1 도전성 반도체층(11), 활성층(12), 제2 도전성 반도체층(13), 및 전극층(15)이 순차적으로 적층된 발광 적층체(혹은 적층 패턴)를 포함할 수 있다. 또한, 발광 소자들(LD) 각각은 발과 적층체(혹은 적층 패턴)의 외주면을 둘러싸는 절연성 피막(14)을 더 포함할 수 있다.
본 발명의 일 실시예에 있어서, 발광 소자들(LD) 각각은 원 기둥 형상을 가질 수 있다. 이러한 경우, 각 발광 소자(LD)는 원 기둥의 하부 및 원 기둥의 상부 중 어느 하나에 대응되는 제1 단부(EP1)와 상기 원 기둥의 하부 및 상기 원 기둥의 상부 중 나머지에 대응되는 제2 단부(EP2)를 포함할 수 있다. 각 발광 소자(LD)의 제1 단부(EP1)에는 제1 도전성 반도체층(11) 및 제2 도전성 반도체층(13) 중 어느 하나가 배치될 수 있고, 그의 제2 단부(EP2)에는 제1 도전성 반도체층(11) 및 제2 도전성 반도체층(13) 중 나머지 하나가 배치될 수 있다.
본 발명의 일 실시예에 있어서, 발광 소자들(LD) 각각은 컬러 및/또는 백색 광 중 어느 하나의 광을 출사할 수 있다. 발광 소자들(LD) 각각은 길이(L) 방향이 제1 방향(DR1)에 평행하도록 제1 전극(REL1)과 제2 전극(REL2) 사이에 정렬될 수 있다. 발광 소자들(LD)은 제1-1 전극(REL1_1)과 제2 전극(REL2) 사이에 정렬된 복수의 제1 발광 소자들(LD1) 및 제2 전극(REL2)과 제1-2 전극(REL1_2) 사이에 정렬된 복수의 제2 발광 소자들(LD2)로 구분될 수 있다.
발광 소자들(LD) 상에는 각각 발광 소자들(LD) 각각의 상부 면 일부를 커버하는 제2 절연층(INS2)이 제공될 수 있다. 이로 인해, 발광 소자들(LD) 각각의 양 단부(EP1, EP2)는 외부로 노출될 수 있다. 특히, 제2 절연층(INS2)은, 도 7에 도시된 바와 같이, 제1 발광 소자(LD1)의 상부 면(LD1_a) 일부, 특히, 제1 발광 소자(LD1)의 활성층(12)을 커버하며 상기 제1 발광 소자(LD1)의 양 단부(EP1, EP2)를 외부로 노출시킬 수 있다.
제2 절연층(INS2)은 무기 재료로 이루어진 무기 절연막을 포함할 수 있으며, 제1 내지 제3 서브 화소들(SP1, SP2, SP3) 각각의 발광 영역(EMA)에 정렬된 발광 소자들(LD) 각각을 고정시킬 수 있다.
보호층(PSV)과 각 발광 소자(LD) 사이에는 제1 절연층(INS1)이 제공될 수 있다.
제1 절연층(INS1)은 각 서브 화소의 발광 영역(EMA)에서 제1 전극(REL1)과 제2 전극(REL2) 사이의 발광 소자들(LD) 각각의 하부에 형성 및/또는 제공될 수 있다. 각 서브 화소의 발광 영역(EMA)에서, 제1 절연층(INS1)은 발광 소자들(LD) 각각과 보호층(PSV) 사이의 공간을 메워 발광 소자들(LD)을 안정적으로 지지하고, 보호층(PSV)으로부터 발광 소자들(LD)의 이탈을 방지할 수 있다.
또한, 각 서브 화소의 발광 영역(EMA)에서, 제1 절연층(INS1)은 제1 전극(REL1)의 일 영역을 노출하고 상기 일 영역을 제외한 나머지 영역을 커버하여 상기 제1 전극(REL1)의 나머지 영역을 보호할 수 있다. 또한, 제1 절연층(INS1)은 제2 전극(REL2)의 일 영역을 노출하고 상기 일 영역을 제외한 나머지 영역을 커버하여 상기 제2 전극(REL2)의 나머지 영역을 보호할 수 있다. 여기서, 각 서브 화소의 표시 소자층(DPL)이 도 4b에 도시된 바와 같이 제1 및 제2 컨택 전극(CNE1, CNE2)을 포함하는 경우, 제1 전극(REL1)의 일 영역은 상기 제1 컨택 전극(CNE1)과 전기적 및/또는 물리적으로 접촉되는 영역을 의미하고, 제2 전극(REL2)의 일 영역은 상기 제2 컨택 전극(CNE2)과 전기적 및/또는 물리적으로 접촉되는 영역을 의미할 수 있다.
이에 더하여, 제1 절연층(INS1)은 각 서브 화소의 주변 영역(PPA)에서 제1 연결 배선(CNL1)과 제2 연결 배선(CNL2) 상에 각각 형성 및/또는 제공되어 상기 제1 및 제2 연결 배선들(CNL1, CNL2)을 커버하며 상기 제1 및 제2 연결 배선들(CNL1, CNL2)을 보호할 수 있다.
제1 절연층(INS1)은 무기 재료로 이루어진 무기 절연막 또는 유기 재료로 이루어진 유기 절연막을 포함할 수 있다. 본 발명의 일 실시예에 있어서, 제1 절연층(INS1)은 화소 회로부(PCL)로부터 발광 소자들(LD)을 보호하는 데에 유리한 무기 절연막으로 이루어질 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 실시예에 따라, 제1 절연층(INS1)은 발광 소자들(LD)의 지지면을 평탄화시키는 데 유리한 유기 절연막으로 이루어질 수 있다.
평탄화층(PLL)은, 각 서브 화소의 발광 영역(EMA) 내에서 제1 전극(REL1)과 제2 전극(REL2) 사이에 배치되며, 상기 제1 및 제2 전극(REL1, REL2) 각각에 부분적으로 중첩할 수 있다. 평탄화층(PLL)은, 제2 방향(DR2)을 따라 연장된 바(Bar) 형상을 가지며 발광 소자들(LD) 각각에 대응될 수 있다.
평탄화층(PLL)은, 발광 소자들(LD) 각각에 중첩되는 일 영역(A, 이하 '제1 영역'이라 함)과 상기 제1 영역(A)을 제외한 나머지 영역(B, 이하 '제2 영역'이라 함)으로 구분될 수 있다. 제2 영역(B)은 발광 소자들(LD) 각각에 중첩되지 않는 영역, 즉, 상기 발광 소자들(LD)이 형성 및/또는 제공되지 않는 영역을 의미할 수 있다.
편의를 위하여 제1 영역(A)을 우선 설명한 후, 제2 영역(B)에 대해 설명한다.
제1 영역(A)에서, 평탄화층(PLL)은 제1 발광 소자(LD1)의 제1 단부(EP1)와 제1-1 전극(REL1_1) 사이 및 상기 제1 발광 소자(LD1)의 제2 단부(EL2)와 제2 전극(REL2) 사이 각각의 1 절연층(INS1) 상에 형성 및/또는 제공될 수 있다.
이하의 실시예에서는, 편의를 위하여 제1 발광 소자(LD1)의 제1 단부(EP1)와 제1-1 전극(REL1_1) 사이에 제공된 평탄화층(PLL)을 제1 평탄화층(PLL)으로, 상기 제1 발광 소자(LD1)의 제2 단부(EP2)와 제2 전극(REL2) 사이에 제공된 평탄화층(PLL)을 제2 평탄화층(PLL)으로 지칭한다.
제1 평탄화층(PLL) 및 제2 평탄화층(PLL)은 일체로 제공되며, 동시에 형성될 수 있다. 제1 평탄화층(PLL)과 제2 평탄화층(PLL)이 일체로 제공될 경우, 상기 제1 평탄화층(PLL)과 상기 제2 평탄화층(PLL) 중 어느 하나의 평탄화층(PLL)은 나머지 하나의 평탄화층(PLL)의 일 영역으로 간주될 수 있다.
제1 평탄화층(PLL)은 제1-1 전극(REL1_1)과 제1 발광 소자(LD1)의 제1 단부(EP1) 사이의 제1 절연층(INS1) 상에 제공되며, 상기 제1 발광 소자(LD1)의 제1 측면(11a)의 적어도 일부에 접할 수 있다. 여기서, 제1 발광 소자(LD1)의 제1 측면(11a)은 상기 제1 발광 소자(LD1)의 제1 단부(EP1)에 제공되는 제1 도전성 반도체층(11)의 하부 면을 의미하며 상기 제1 발광 소자(LD1)의 하부 면(LD1_b)에 연속되는 면일 수 있다.
본 발명의 일 실시예에 있어서, 제1 평탄화층(PLL)은 제1-1 전극(REL1_1)과 제1-1 컨택 전극(CNE1_1)에 각각 중첩하며, 상기 제1-1 전극(REL1_1)과 상기 제1-1 컨택 전극(CNE1_1) 사이에 배치될 수 있다. 구체적으로, 제1 평탄화층(PLL)은, 도 7에 도시된 바와 같이, 제1-1 전극(REL1_1) 상의 제1 절연층(INS1) 상에 제공되고, 상기 제1 평탄화층(PLL) 상에는 제1-1 컨택 전극(CNE1_1)이 직접 형성 및/또는 제공될 수 있다.
제2 평탄화층(PLL)은 제1 발광 소자(LD1)의 제2 단부(EP2)와 제2 전극(REL2) 사이의 제1 절연층(INS1) 상에 제공되며, 상기 제1 발광 소자(LD1)의 제2 측면(15a)의 적어도 일부에 접할 수 있다. 여기서, 제1 발광 소자(LD1)의 제2 측면(15a)은 상기 제1 발광 소자(LD1)의 제2 단부(EP2)에 제공되는 전극층(15)의 상부 면 또는 제2 도전성 반도체층(13)의 상부 면을 의미하며 상기 제1 발광 소자(LD1)의 하부 면(LD1_b)에 연속되는 면일 수 있다.
본 발명의 일 실시예에 있어서, 제2 평탄화층(PLL)은 제2 전극(REL2)과 제2 컨택 전극(CNE2)에 각각 중첩하며, 상기 제2 전극(REL2)과 상기 제2 컨택 전극(CNE2) 사이에 배치될 수 있다. 구체적으로, 제2 평탄화층(PLL)은, 도 7에 도시된 바와 같이, 제2 전극(REL2) 상의 제1 절연층(INS1) 상에 제공되고, 상기 제2 평탄화층(PLL) 상에는 제2 컨택 전극(CNE2)이 직접 형성 및/또는 제공될 수 있다.
본 발명의 일 실시예에 있어서, 제1 평탄화층(PLL)과 제2 평탄화층(PLL) 각각의 높이(h, 혹은 두께)는 제1 발광 소자(LD1)의 직경(D)보다 작을 수 있다. 구체적으로, 제1 평탄화층(PLL)과 제2 평탄화층(PLL) 각각의 높이(h, 혹은 두께)는 제1 발광 소자(LD1)의 직경(D)의 절반에 해당하거나(혹은 절반과 동일하거나) 이보다 작을 수 있다. 예를 들어, 제1 발광 소자(LD1)의 직경(D)이 0.5㎛ 내지 500㎛ 정도인 경우, 제1 평탄화층(PLL)과 제2 평탄화층(PLL) 각각의 높이(h, 혹은 두께)는 0.25㎛ 내지 250㎛ 정도일 수 있다. 다만, 제1 평탄화층(PLL)과 제2 평탄화층(PLL) 각각의 높이(h, 혹은 두께)가 이에 한정되는 것은 아니며, 제1 발광 소자(LD1)를 이용한 표시 장치 등의 설계 조건 등에 따라 그 높이(h, 혹은 두께)는 다양하게 변경될 수 있다.
본 발명의 일 실시예에 있어서, 평탄화층(PLL)은 제1 절연층(INS1) 상에 제1 발광 소자(LD1)가 안정적으로 지지될 수 있도록 유기 재료를 포함한 유기 절연막으로 이루어질 수 있다. 유기 절연막은, 예를 들어, 아크릴계 수지(polyacrylates resin), 에폭시계 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드계 수지(polyamides resin), 폴리이미드계 수지(polyimides rein), 불포화 폴리에스테르계 수지(unsaturated polyesters resin), 폴리페닐렌 에테르계 수지(poly-phenylen ethers resin), 폴리페닐렌 설파이드계 수지(poly-phenylene sulfides resin), 및 벤조사이클로부텐 수지enzocyclobutene resin) 중 적어도 하나를 포함할 수 있다. 다만, 평탄화층(PLL)의 재료는 상술한 재료들에 한정되는 것은 아니다.
평탄화층(PLL)은 제1 발광 소자(LD1)의 하부 면(LD1_b)을 안정적으로 지지하며, 제1 절연층(INS1)에 지지되는 상기 제1 발광 소자(LD1)의 지지면을 평탄화시킬 수 있다.
제1 발광 소자(LD1)가 원 기둥 형상을 갖는 경우, 그 표면은 원형으로 이루어질 수 있다. 이러한 경우, 제1 발광 소자(LD1)의 형상으로 인하여 상기 제1 발광 소자(LD1) 상에 형성 및/또는 제공되는 전극의 두께가 상기 제1 발광 소자(LD1)가 제1 절연층(INS1)에 접하는 부분인 하부 면(LD1_b) 상에서 감소할 수 있다. 특히, 제1 발광 소자(LD1)의 제1 단부(EP1) 상에 형성되는 제1-1 컨택 전극(CNE1_1)의 두께가 상기 제1 발광 소자(LD1)의 하부 면(LD1_b)에 연속한 제1 측면(11a)에서 감소하게 된다. 마찬가지로, 제1 발광 소자(LD1)의 제2 단부(EP2) 상에 형성 및/또는 제공되는 제2 컨택 전극(CNE2)의 두께가 상기 제1 발광 소자(LD1)의 하부 면(LD1_b)에 연속한 제2 측면(15a)에서 감소하게 된다.
제1-1 컨택 전극(CNE1_1)과 제2 컨택 전극(CNE2) 각각의 두께가 균일하지 않고 특정 영역에서 감소할 경우, 상기 제1-1 및 제2 컨택 전극(CNE1_1, CNE2) 각각의 컨택 저항이 증가할 수 있으며 상기 컨택 저항의 증가로 인하여 상기 제1-1 및 제2 컨택 전극(CNE1_1, CNE2) 각각과 제1 발광 소자(LD1) 사이에 컨택 불량이 발생할 수 있다.
상술한 문제점을 방지하기 위하여 본 발명의 일 실시예에서는, 제1 절연층(INS1)에 직접 닿는 제1 발광 소자(LD1)의 하부 면(LD1_b)을 채우는 형태로 평탄화층(PLL)을 제공하여 상기 평탄화층(PLL)이 제1 발광 소자(LD1)의 제1 및 제2 측면(11a, 15a)에 적어도 일부에 각각 접하도록 한다. 이로 인하여, 제1 발광 소자(LD1)의 형상으로 인한 하부 면(LD1_b)의 단차가 완화되어 상기 하부 면(LD1_b)이 평탄해질 수 있다.
이러한 경우, 제1 발광 소자(LD1)의 제1 및 제2 단부(EP1, EP2) 각각의 상부에 형성 및/또는 제공되는 제1-1 및 제2 컨택 전극(CNE1_1, CNE2) 각각의 두께는 특정 영역에서 감소하지 않고 균일해져 상기 제1-1 및 제2 컨택 전극(CNE1_1, CNE2)의 스텝 커버리지(step coverage)가 향상될 수 있다.
이로 인하여, 제1-1 컨택 전극(CNE1_1)과 제2 컨택 전극(CNE2) 각각의 컨택 저항이 감소할 수 있으며 상기 컨택 저항의 증가에 기인한 제1 발광 소자(LD1)의 컨택 불량이 최소화될 수 있다. 또한, 제1-1 컨택 전극(CNE1_1)과 제2 컨택 전극(CNE2) 각각의 컨택 저항이 감소할 경우, 제1 발광 소자(LD1)에서 최종적으로 방출되는 광의 효율이 증가할 수 있다.
또한, 평탄화층(PLL)이 제1 발광 소자(LD)의 하부 면(LD1_b)에 연속한 제1 및 제2 측면(11a, 15a) 각각과 제1 절연층(INS1) 사이에 제공됨에 따라 상기 제1 발광 소자(LD1)의 지지 면적이 증가하여 상기 제1 발광 소자(LD1)를 보다 안정적으로 고정시킬 수 있다.
상술한 실시예에서는, 제1 발광 소자(LD1)의 형상이 원 기둥 형상인 경우에 대해서만 설명하였으나, 본 발명이 이에 한정되는 것은 아니다. 실시예에 따라, 제1 발광 소자(LD1)의 형상이 삼각 형상, 사각 형상, 다각 형상, 타원 형상, 반타원 형상, 뿔 형상 등인 경우에도 평탄화층(PLL)을 배치하여 제1 발광 소자(LD1)의 지지면을 평탄화시킬 수 있다.
본 발명의 일 실시예에 있어서, 각 서브 화소의 발광 영역(EMA)에는 지지층(STL)이 더 배치될 수 있다.
지지층(STL)은 보호층(PSV) 상의 제1 절연층(INS1)과 제1 발광 소자(LD1)의 하부 면(LD1_b) 사이에 제공되며, 제1 전극(REL1)과 제2 전극(REL2)에 중첩되지 않을 수 있다. 특히, 지지층(STL)은 제1 발광 소자(LD1)의 하부 면(LD1_b)에 마주보는 보호층(PSV) 상의 제1 절연층(INS1)과 상기 하부 면(LD1_b) 사이에 제공될 수 있다.
본 발명의 일 실시예에 있어서, 지지층(STL)은 보호층(PSV) 상의 제1 절연층(INS1)과 제1 발광 소자(LD1)의 하부 면(LD1_b) 사이의 공간을 채우는 형태로 제공될 수 있다. 즉, 지지층(STL)은 제1 발광 소자(LD1)의 하부 면(LD1_b)과 보호층(PSV) 상의 제1 절연층(INS1) 사이의 공간을 메워 상기 제1 발광 소자(LD1)의 하부 면(LD1_b)을 안정적으로 지지할 수 있다.
지지층(STL)은 평탄화층(PLL)과 동일한 물질을 포함할 수 있다. 예를 들어, 지지층(STL)은 유기 재료를 포함한 유기 절연 물질로 이루어질 수 있다. 또한, 지지층(STL)은 평탄화층(PLL)과 일체로 제공될 수 있다. 이러한 경우, 지지층(STL)은 평탄화층(PLL)의 일 영역으로 간주될 수 있다.
상술한 지지층(STL)을 포함한 평탄화층(PLL)의 제1 방향(DR1)으로의 폭은(W, 이하 '가로 폭'이라 함)은 제1 발광 소자(LD1)의 길이(L)와 동일하거나 이보다 클 수 있다. 예를 들어, 제1 발광 소자(LD1)의 길이(L)가 1㎛ 내지 10㎛ 정도인 경우, 평탄화층(PLL)의 가로 폭(W)은 상기 제1 발광 소자(LD1)의 길이와 동일하거나 이보다 클 수 있다. 제1 영역(A)에서, 평탄화층(PLL)의 가로 폭(W)은, 단면 상에서 볼 때, 제1 평탄화층(PLL)의 가로 폭, 제2 평탄화층(PLL)의 가로 폭, 및 지지층(STL)의 가로 폭을 모두 더한 값을 의미할 수 있다.
다음으로, 제2 영역(B)에서 평탄화층(PLL)은 도 9에 도시된 바와 같이 격벽(PW)에 의해 발생한 단차를 완화시키며, 상기 평탄화층(PLL) 상에 형성 및/또는 제공되는 일부 구성의 지지면(혹은 표면)을 평탄화시킬 수 있다. 일부 구성은, 예를 들어, 제1-1 컨택 전극(CNE1_1), 제3 절연층(INS3), 및 제2 컨택 전극(CNE2) 등을 포함할 수 있다. 제2 영역(B)에서, 평탄화층(PLL)의 가로 폭(W)은 지지층(STL)을 포함한 제1 영역(A)의 평탄화층(PLL)의 가로 폭(W)과 동일하다.
본 발명의 일 실시예에 있어서, 제1 연결 배선(CNL1)은 보호층(PSV)의 제1 컨택 홀(CH1)을 통해 제1 트랜지스터(T1)의 드레인 전극(DE) 또는 소스 전극(SE) 중 어느 하나의 전극에 전기적으로 연결될 수 있다. 본 발명의 일 실시예에서는, 편의를 위하여 제1 연결 배선(CNL1)이 제1 컨택 홀(CH1)을 통해 제1 트랜지스터(T1)의 드레인 전극(DE)에 연결되는 것으로 설명하였다. 상술한 바와 같이, 제1 연결 배선(CNL1)이 제1 전극(REL1)과 일체로 제공되므로, 상기 제1 연결 배선(CNL1)에 인가된 제1 트랜지스터(T1)의 신호는 상기 제1 전극(REL1)으로 전달될 수 있다.
본 발명의 일 실시예에 있어서, 제2 연결 배선(CNL2)은 보호층(PSV)의 제2 컨택 홀(CH2)을 통해 구동 전압 배선(DVL)에 전기적으로 연결될 수 있다. 상술한 바와 같이, 제2 연결 배선(CNL2)은 제2 전극(REL2)과 일체로 제공되므로, 상기 제2 연결 배선(CNL2)으로 인가된 구동 전압 배선(DVL)의 제2 구동 전원(VSS)이 제2 전극(REL2)으로 전달될 수 있다.
제1 전극(REL1)은 발광 소자들(LD) 각각의 양 단부(EP1, EP2) 중 하나의 단부에 인접하게 배치되고, 제1 컨택 전극(CNE1)을 통해 발광 소자들(LD) 각각에 전기적으로 연결될 수 있다. 이에 따라, 제1 전극(REL1)으로 인가된 제1 트랜지스터(T1)의 신호가 제1 컨택 전극(CNE1)을 통해 발광 소자들(LD) 각각으로 전달될 수 있다.
제2 전극(REL2)은 발광 소자들(LD) 각각의 양 단부(EP1, EP2) 중 나머지 단부에 인접하게 배치되고, 제2 컨택 전극(CNE2)을 통해 발광 소자들(LD) 각각에 전기적으로 연결될 수 있다. 이에 따라, 제2 전극(REL2)으로 인가된 제2 구동 전원(VSS)이 발광 소자들(LD) 각각으로 전달될 수 있다.
제1 전극(REL1) 상에는, 도 4b에 도시된 바와 같이, 상기 제1 전극(REL1)과 발광 소자들(LD) 각각의 양 단부(EP1, EP2) 중 하나의 단부를 전기적 및/또는 물리적으로 안정되게 연결하는 제1 컨택 전극(CNE1)이 제공될 수 있다. 제1 컨택 전극(CNE1)은 발광 소자들(LD) 각각으로부터 출사되어 제1 전극(REL1)에 의해 표시 장치의 정면 방향으로 반사된 광이 손실 없이 상기 정면 방향으로 진행할 수 있도록 투명한 도전성 재료로 구성될 수 있다.
제1 컨택 전극(CNE1)은 평면 상에서 볼 때 제1 전극(REL1)을 커버하며 제1 전극(REL1)에 중첩될 수 있다. 또한, 제1 컨택 전극(CNE1)은 발광 소자들(LD) 각각의 양 단부(EP1, EP2) 중 하나의 단부에 부분적으로 중첩될 수 있다. 제1 컨택 전극(CNE1)은 제1-1 전극(REL1_1) 상에 제공된 제1-1 컨택 전극(CNE1_1) 및 제1-2 전극(REL1_2) 상에 제공된 제1-2 컨택 전극(CNE1_2)을 포함할 수 있다.
제1 컨택 전극(CNE1) 상에는 상기 제1 컨택 전극(CNE1)을 커버하는 제3 절연층(INS3)이 제공될 수 있다. 제3 절연층(INS3)은 제1 컨택 전극(CNE1)을 외부로 노출되지 않게 하여 상기 제1 컨택 전극(CNE1)의 부식을 방지할 수 있다.
제3 절연층(INS3)은 무기 재료로 이루어진 무기 절연막 또는 유기 재료로 이루어진 유기 절연막을 포함할 수 있다. 제3 절연층(INS3)은 도면에 도시된 바와 같이 단일층으로 이루어질 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 실시예에 따라, 제3 절연층(INS3)은 다중층으로 이루어질 수도 있다. 제3 절연층(INS3)이 다중층으로 이루어진 경우, 상기 제3 절연층(INS3)은 복수의 무기 절연막 또는 복수의 유기 절연막이 교번하여 적층된 구조를 가질 수 있다. 예를 들어, 제3 절연층(INS3)은 제1 무기 절연막, 유기 절연막, 및 제2 무기 절연막이 순차적으로 적층된 구조를 가질 수 있다.
제2 전극(REL2) 상에는, 도 4b에 도시된 바와 같이, 제2 컨택 전극(CNE2)이 제공될 수 있다. 제2 컨택 전극(CNE2)은 평면 상에서 볼 때 제2 전극(REL2)을 커버하며 상기 제2 전극(REL2)에 중첩될 수 있다. 또한, 제2 컨택 전극(CNE2)은 제1 발광 소자들(LD1) 각각의 제2 단부(EP2) 및 제2 발광 소자들(LD2) 각각의 제1 단부(EP1)에 각각 중첩될 수 있다. 제2 컨택 전극(CNE2)은 제1 컨택 전극(CNE1)과 동일한 물질로 구성될 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
제2 컨택 전극(CNE2) 상에는 제2 컨택 전극(CNE2)을 커버하는 제4 절연층(INS4)이 제공될 수 있다. 제4 절연층(INS4)은 제2 컨택 전극(CNE2)을 외부로 노출되지 않도록 하여 제2 컨택 전극(CNE2)의 부식을 방지할 수 있다. 제4 절연층(INS4)은 무기 절연막 또는 유기 절연막 중 어느 하나의 절연막으로 구성될 수 있다.
제4 절연층(INS4) 상에는 오버 코트층(OC)이 제공될 수 있다. 오버 코트층(OC)은 그 하부에 배치된 격벽(PW), 제1 및 제2 전극들(REL1, REL2), 제1 및 제2 컨택 전극들(CNE1, CNE2) 등에 의해 발생된 단차를 완화시키며 발광 소자들(LD)로 산소 및 수분 등이 침투하는 것을 방지하는 봉지층일 수 있다.
상술한 바와 같이, 제1 내지 제3 서브 화소들(SP1, SP2, SP3) 각각의 발광 영역(EMA)에 정렬된 발광 소자들(LD) 각각의 양 단부(EP1, EP2)에는 제1 전극(REL1)과 제2 전극(REL2)을 통해 소정의 전압이 인가될 수 있다. 이에 따라, 발광 소자들(LD) 각각의 활성층(12)에서 전자-정공 쌍이 결합하면서 상기 발광 소자들(LD) 각각은 광을 방출할 수 있다. 여기서, 활성층(12)은 400nm 내지 900nm 파장대의 광을 방출 할 수 있다.
본 발명의 일 실시예에 있어서, 제1 컨택 전극(CNE1)과 제2 컨택 전극(CNE2)은 서로 상이한 층에 형성 및/또는 제공될 수 있으나, 이에 한정되는 것은 아니다. 실시예에 따라, 제1 컨택 전극(CNE1)과 제2 컨택 전극(CNE2)은 동일한 면 상에서 동일한 층에 제공될 수도 있다. 이에 대한 상세한 설명은 도 11 및 도 12를 참조하여 후술한다.
각 서브 화소의 발광 영역(EMA)에는 캡핑층(CPL)이 형성 및/또는 제공될 수 있다.
캡핑층(CPL)은 제1 전극(REL1)과 제1 컨택 전극(CNE1) 사이 및 제2 전극(REL2)과 제2 컨택 전극(CNE2) 사이에 각각 배치될 수 있다. 캡핑층(CPL)은 표시 장치의 제조 공정 시 발생하는 불량 등으로 인해 대응하는 전극의 손상을 방지하며, 상기 대응하는 전극과 보호층(PSV)의 접착력을 더욱 강화시킬 수 있다. 캡핑층(CPL)은 발광 소자들(LD) 각각에서 출사되어 대응하는 전극에 의해 표시 장치의 정면 방향으로 반사된 광의 손실을 최소화하기 위해 IZO(indium zinc oxide)와 같은 투명한 도전성 재료로 형성될 수 있다.
도 10a 내지 도 10o는 도 5의 표시 장치의 제조 방법을 순차적으로 나타낸 단면도들이다.
도 10e 내지 도 10o에 있어서, 편의를 위하여 발광 소자들 중 제1-1 전극과 제2 전극 사이에 정렬된 하나의 제1 발광 소자만을 도시하였으나, 상기 하나의 제1 발광 소자는 도 5에 도시된 복수의 발광 소자들 각각을 대신할 수 있다.
도 1a 내지 도 10a를 참조하면, 제1 내지 제3 서브 화소들(SP1, SP2, SP3) 각각의 화소 회로부(PCL)을 형성한다. 화소 회로부(PCL)는 제1 및 제2 트랜지스터(T1, T2), 구동 전압 배선(DVL), 및 보호층(PSV)을 포함할 수 있다. 이때, 보호층(PSV)은 제1 트랜지스터(T1)의 드레인 전극(DE)을 노출하는 제1 컨택 홀(CH1)과 구동 전압 배선(DVL)을 노출하는 제2 컨택 홀(CH2)을 포함할 수 있다.
도 1a 내지 도 10b를 참조하면, 제1 내지 제3 서브 화소들(SP1, SP2, SP3) 각각의 발광 영역(EMA)의 보호층(PSV) 상에 격벽(PW)을 형성한다.
격벽(PW)은 보호층(PSV) 상에서 인접한 격벽(PW)과 일정 간격을 두고 이격될 수 있다. 격벽(PW)은 무기 재료로 이루어진 무기 절연막 또는 유기 재료로 이루어진 유기 절연막을 포함할 수 있다. 실시예에 따라, 격벽(PW)은 단일의 유기 절연막 및/또는 단일의 무기 절연막을 포함할 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 일 예로, 격벽(PW)은 복수의 유기 절연막과 복수의 무기 절연막이 적층된 다중층으로 구성될 수도 있다.
도 1a 내지 도 10c를 참조하면, 격벽(PW)을 포함한 각 서브 화소의 보호층(PSV) 상에 반사율이 높은 도전성 재료를 포함한 제1 및 제2 전극(REL1, REL2)과 제1 및 제2 연결 배선(CNL1, CNL2)을 형성한다.
제1 전극(REL1)과 제2 전극(REL2) 각각은 각 서브 화소의 발광 영역(EMA) 내에서 대응하는 격벽(PW) 상에 형성될 수 있다. 제1 연결 배선(CNL1)과 제2 연결 배선(CNL2) 각각은 각 서브 화소의 주변 영역(PPA)에 형성될 수 있다.
제1 전극(REL1)은 제1 연결 배선(CNL1)과 일체로 제공되어 상기 제1 연결 배선(CNL1)과 전기적 및/또는 물리적으로 연결될 수 있다. 제1 전극(REL1)은 제1 연결 배선(CNL1)으로부터 분기된 제1-1 전극(REL1_1)과 제1-2 전극(REL1_2)을 포함할 수 있다. 제2 전극(REL2)은 제2 연결 배선(CNL2)과 일체로 제공되어 상기 제2 연결 배선(CNL2)과 전기적 및/또는 물리적으로 연결될 수 있다.
연속하여, 제1 및 제2 전극(REL1, REL2) 상에 각각 캡핑층(CPL)을 형성한다.
도 1a 내지 도 10d를 참조하면, 캡핑층(CPL)이 형성된 보호층(PSV) 상에 제1 절연 물질층(INSM1)을 형성한다. 제1 절연 물질층(INSM1)은 무기 재료로 이루어진 무기 절연막 또는 유기 재료로 이루어진 유기 절연막을 포함할 수 있다.
도 1a 내지 도 10e를 참조하면, 제1 연결 배선(CNL1)과 제2 연결 배선(CNL2)을 통해 제1 및 제2 전극(REL1, REL2) 각각에 대응하는 정렬 전압을 인가하여 상기 제1 전극(REL1)과 상기 제2 전극(REL2) 사이에 전계를 형성한다.
제1 및 제2 연결 배선(CNL1, CNL2)을 통해 제1 및 제2 전극(REL1, REL2) 각각에 소정의 전압과 주기를 구비하는 교류 전원 또는 직류 전원을 수회 반복적으로 인가하는 경우, 상기 제1 및 제2 전극(REL1, REL2) 사이에는 상기 제1 및 제2 전극(REL1, REL2)의 전위차에 따른 전계가 형성될 수 있다.
각 서브 화소의 발광 영역(EMA) 내에 형성된 제1 전극(REL1)과 제2 전극(REL2) 사이에 전계가 형성된 상태에서 잉크젯 프린팅 방식 등을 이용하여 제1 및 제2 발광 소자들(LD1, DL2)들을 포함한 발광 소자들(LD)을 투입한다. 일 예로, 보호층(PSV) 상에 노즐을 배치하고, 상기 노즐을 통해 발광 소자들(LD)을 포함하는 용매를 투하하여 상기 발광 소자들(LD)을 각 서브 화소의 발광 영역(EMA)에 투입할 수 있다. 여기서, 용매는, 아세톤, 물, 알코올, 및 톨루엔 중 어느 하나 이상일 수 있으나, 이에 한정되는 것은 아니다. 예를 들어, 용매는 상온 또는 열에 의해 기화될 수 있는 물질을 포함할 수 있다. 또한, 용매는 잉크 또는 페이스트의 형태일 수 있다. 발광 소자들(LD)을 투입하는 방식이 이에 한정되는 것은 아니며, 상기 발광 소자들(LD)을 투입하는 방식은 다양하게 변경될 수 있다.
발광 소자들(LD)을 각 서브 화소의 발광 영역(EMA)에 투입한 후에 용매는 제거될 수 있다.
발광 소자들(LD)을 각 서브 화소의 발광 영역(EMA)에 투입할 경우, 제1 전극(REL1)과 제2 전극(REL2) 사이에 형성된 전계로 인해 상기 발광 소자들(LD)의 자가 정렬이 유도될 수 있다. 이에 따라, 제1 전극(REL1)과 제2 전극(REL2) 사이에 발광 소자들(LD)이 정렬될 수 있다. 즉, 발광 소자들(LD)이 목적하는 영역, 일 예로, 각 서브 화소의 발광 영역(EMA) 내에 집중적으로 정렬될 수 있다. 특히, 발광 소자들(LD) 중 각각은 각 서브 화소의 발광 영역(EMA) 내에서 제1 절연 물질층(INSM1) 상에 정렬될 수 있다.
도 1a 내지 도 10f를 참조하면, 각 서브 화소의 발광 영역(EMA) 내에 발광 소자들(LD)의 정렬 이후, 제1 절연 물질층(INSM1)과 상기 발광 소자들(LD) 상에 각각 제2 절연 물질층(INSM2)을 형성한다. 제2 절연 물질층(INSM2)은 유기 재료로 이루어진 유기 절연막을 포함할 수 있다.
제2 절연 물질층(INSM2)은 제1 절연 물질층(INSM1)과 발광 소자들(LD)을 커버하면서 각 발광 소자(LD)의 하부 면(도 7의 LD1_b 참고)과 제1 절연 물질층(INSM1) 사이를 채우는 형태로 제공될 수 있다. 본 발명의 일 실시예에 있어서, 각 발광 소자(LD)의 하부 면(LD1_b)과 제1 절연 물질층(INSM1) 사이를 채우는 제2 절연 물질층(INSM2)은 최종적으로 지지층(STL)이 될 수 있다. 지지층(STL)은 각 발광 소자(LD)를 안정적으로 지지하면서 상기 발광 소자(LD)의 지지면을 평탄화시킬 수 있다.
도 1a 내지 도 10g를 참조하면, 제2 절연 물질층(INSM2) 상부에 마스크(미도시)를 배치한 후, 상기 마스크를 이용한 공정을 통해 상기 제2 절연 물질층(INSM2)을 패터닝하여 발광 소자들(LD) 각각을 커버하는 제1 절연 패턴(INSP1)을 형성한다.
제1 절연 패턴(INSP1)은, 발광 소자들(LD) 각각의 상부 면(도 7의 LD1_a 참고), 제1 및 제2 측면(도 7의 11a 및 15a 참고)을 모두 둘러싸는 형태로 제공될 수 있다. 제1 절연 패턴(INSP1)은 보호층(PSV) 상의 제1 절연 물질층(INSM1)과 발광 소자들(LD) 각각의 하부 면(LD1_b) 사이에 제공된 지지층(STL)과 동일한 물질을 포함한다.
도 1a 내지 도 10h를 참조하면, 애싱(ashing) 공정을 진행하여 제1 절연 패턴(INSP1)을 식각한다.
애싱(ashing) 공정으로 인해 제1 절연 패턴(INSP1)의 일부가 식각되면서, 단면 상에서 볼 때 각 발광 소자(LD)의 양 단부(EP1, EP2) 각각의 적어도 일부에 접하는 평탄화층(PLL)이 형성될 수 있다. 평탄화층(PLL)은 각 발광 소자(LD)의 제1 및 제2 측면(11a, 15a) 각각의 적어도 일부에 접한다. 이러한 평탄화층(PLL)은 지지층(STL)과 동일한 물질을 포함할 수 있다.
본 발명의 일 실시예에 있어서, 평탄화층(PLL)은 각 발광 소자(LD)의 하부 면(LD1_b)을 채우는 형태로 제공되어 상기 발광 소자(LD)의 제1 및 제2 측면(11a, 15a) 각각의 적어도 일부에 접할 수 있다. 여기서, 각 발광 소자(LD)의 하부 면(LD1_b)은 상기 발광 소자(LD)가 제1 절연 물질층(INSM1) 상에 지지되는 면을 의미한다.
평탄화층(PLL)이 각 발광 소자(LD)의 하부 면(LD1_b)을 채우는 형태로 제공됨에 따라, 상기 발광 소자(LD)의 형상으로 인한 하부 면(LD1_b)의 단차가 완화되어 상기 하부 면(LD1_b)이 평탄화될 수 있다. 이러한 경우, 후술할 공정에 의해 형성될 제1 및 제2 컨택 전극(CNE1, CNE2)이 평탄화층(PLL) 상에 직접 형성될 수 있어, 상기 제1 및 제2 컨택 전극(CNE1, CNE2)의 두께가 전체적으로 균일해질 수 있다.
도 1a 내지 도 10i를 참조하면, 평탄화층(PLL) 상에 절연 물질층(미도시)을 형성한 후, 마스크를 이용하여 상기 절연 물질층을 패터닝하여 제2 절연 패턴(INSP2)을 형성한다.
제2 절연 패턴(INSP2)은 제2 전극(REL2) 상에 배치된 제1 절연 물질층(INSM1)을 커버하고, 제1 전극(REL1) 상에 배치된 제1 절연 물질층(INSM1)을 외부로 노출시킨다. 또한, 제2 절연 패턴(INSP2)은 각 발광 소자(LD)의 제2 단부(EP2)와 상기 제2 단부(EP2)의 적어도 일부에 접하는 평탄화층(PLL)을 커버하고, 상기 발광 소자(LD)의 제1 단부(EP1)와 상기 제1 단부(EP1)의 적어도 일부에 접하는 평탄화층(PLL)을 외부로 노출시킨다.
제2 절연 패턴(INSP2)은 무기 재료로 이루어진 무기 절연막 또는 유기 재료로 이루어진 유기 절연막을 포함할 수 있다.
도 1a 내지 도 10j를 참조하면, 제2 절연 패턴(INSP2) 상부에 마스크(미도시)을 배치한 후, 상기 마스크를 이용하여 외부로 노출된 제1 절연 물질층(INSM1)의 일부를 패터닝하여 제3 절연 패턴(INSP3)을 형성한다.
제3 절연 패턴(INSP3)은 제1 전극(REL1) 상에 배치된 캡핑층(CPL)의 적어도 일 영역을 외부로 노출하며 상기 일 영역을 제외한 나머지 영역을 커버한다. 만일, 캡핑층(CPL)이 배치되지 않을 경우, 제1 전극(REL1)의 적어도 일 영역이 제3 절연 패턴(INSP3)에 의해 외부로 노출될 수 있다.
도 1a 내지 도 10k를 참조하면, 외부로 노출된 캡핑층(CPL), 각 발광 소자(LD)의 제1 단부(EP1), 및 상기 제1 단부(EP1)의 적어도 일부에 접한 평탄화층(PLL) 상에 스퍼터링(Sputtering) 방법 등을 이용하여 제1 컨택 전극(CNE1)을 형성한다.
제1 컨택 전극(CNE1)은 제1-1 전극(REL1_1) 상의 캡핑층(CPL) 상에 형성된 제1-1 컨택 전극(CNE1_1) 및 제1-2 전극(REL1_2) 상의 캡핑층(CPL) 상에 형성된 제1-2 컨택 전극(CNE1_2)을 포함할 수 있다. 제1 컨택 전극(CNE1)은 캡핑층(CPL)을 통해 제1 전극(REL1)과 전기적 및/또는 물리적으로 연결될 수 있다.
제1 컨택 전극(CNE1)은 평탄화층(PLL) 상에 직접 형성되면서 각 발광 소자(LD)의 제1 단부(EP1)에 전기적 및/또는 물리적으로 연결될 수 있다. 본 발명의 일 실시예에 있어서, 제1 컨택 전극(CNE1)이 평탄화층(PLL)을 통해 완만한 단차를 갖는 각 발광 소자(LD)의 하부 면(LD1_b)에 연속한 제1 단부(EP1) 상에 형성됨에 따라, 상기 제1 컨택 전극(CNE1)은 전체적으로 균일한 두께를 가질 수 있다. 이로 인하여, 제1 컨택 전극(CNE1)의 스텝 커버리지가 향상될 수 있다.
도 1a 내지 도 10l을 참조하면, 제1 컨택 전극(CNE1) 등이 형성된 보호층(PSV) 상부에 마스크(미도시)를 배치한 후, 상기 마스크를 이용하여 제2 절연 패턴(INSP2)을 패터닝하여 제2 절연층(INS2)을 형성한다.
제2 절연층(INS2)은 각 발광 소자(LD)의 상부 면(도 7의 LD1_a 참고)의 적어도 일부를 커버하여 상기 발광 소자(LD)의 제2 단부(EP2)를 외부로 노출한다. 제2 절연층(INS2)은 무기 재료로 이루어진 무기 절연막 또는 유기 재료로 이루어진 유기 절연막을 포함할 수 있다.
이어, 제2 절연층(INS2) 상에 절연 물질층(미도시)을 형성한 후, 상기 절연 물질층 상부에 마스크(미도시)를 배치하고, 상기 마스크를 이용한 공정을 통해 상기 절연 물질층을 패터닝하여 제3 절연층(INS3)을 형성한다.
제3 절연층(INS3)은 제1 컨택 전극(CNE1)을 커버하여 외부로부터 상기 제1 컨택 전극(CNE1)을 보호하고, 제2 전극(REL2) 상의 제3 절연 패턴(INSP3), 각 발광 소자(LD)의 제2 단부(EP2), 및 상기 제2 단부(EP2)의 적어도 일부에 접한 평탄화층(PLL) 각각을 외부로 노출한다.
도 1a 내지 도 10m을 참조하면, 제3 절연층(INS3)을 포함한 보호층(PSV) 상부에 마스크(미도시)를 배치한 후, 외부로 노출된 제3 절연 패턴(INSP3)을 패터닝하여 제1 절연층(INS1)을 형성한다.
제1 절연층(INS1)은 제2 전극(REL2) 상에 배치된 캡핑층(CPL)의 적어도 일 영역을 외부로 노출하며 상기 일 영역을 제외한 나머지 영역을 커버한다. 만일, 캡핑층(CPL)이 배치되지 않을 경우, 제2 전극(REL2)의 적어도 일 영역이 제1 절연층(INS1)에 의해 외부로 노출될 수 있다.
결국, 제1 절연층(INS1)은 최종적으로 제1 전극(REL1) 상의 캡핑층(CPL)의 적어도 일 영역 및 제2 전극(REL2) 상의 캡핑층(CPL)의 적어도 일 영역을 각각 외부로 노출할 수 있다.
도 1a 내지 도 10n을 참조하면, 외부로 노출된 캡핑층(CPL), 각 발광 소자(LD)의 제2 단부(EP2), 및 상기 제2 단부(EP2)의 적어도 일부에 접한 평탄화층(PLL) 상에 스퍼터링(Sputtering) 방법 등을 이용하여 제2 컨택 전극(CNE2)을 형성한다.
제2 컨택 전극(CNE2)은 캡핑층(CPL)을 통해 제2 전극(REL2)과 전기적 및/또는 물리적으로 연결될 수 있다.
제2 컨택 전극(CNE2)은 평탄화층(PLL) 상에 직접 형성되면서 각 발광 소자(LD)의 제2 단부(EP2)에 전기적 및/또는 물리적으로 연결될 수 있다. 본 발명의 일 실시예에 있어서, 제2 컨택 전극(CNE2)이 평탄화층(PLL)을 통해 완만한 단차를 갖는 각 발광 소자(LD)의 하부 면(LD1_b)에 연속한 제2 단부(EP2) 상에 형성됨에 따라, 상기 제2 컨택 전극(CNE2)은 전체적으로 균일한 두께를 가질 수 있다. 이로 인하여, 제2 컨택 전극(CNE2)의 스텝 커버리지가 향상될 수 있다.
도 1a 내지 도 10o를 참조하면, 제2 컨택 전극(CNE2)을 포함한 보호층(PSV) 전면에 제4 절연층(INS4)을 형성한다.
제4 절연층(INS4)은 무기 재료로 이루어진 무기 절연막 또는 유기 재료로 이루어진 유기 절연막을 포함할 수 있다. 제4 절연층(INS4)은 도면에 도시된 바와 같이 단일층으로 이루어질 수 있으나, 이에 한정되는 것은 아니며, 다중층으로 이루어질 수 있다.
이어, 제4 절연층(INS4) 상에 오버 코트층(OC)을 형성한다.
도 11은 본 발명의 다른 실시예에 따른 표시 장치를 나타낸 것으로, 도 4b의 Ⅰ ~ Ⅰ'선에 대응되는 단면도이며, 도 12는 도 11의 EA2 영역의 확대 단면도이다.
도 11 및 도 12에 도시된 표시 장치는, 제1 컨택 전극과 제2 컨택 전극이 동일한 층에 제공되는 점을 제외하고는 도 5의 표시 장치와 실질적으로 동일하거나 유사한 구성을 가질 수 있다.
이에, 도 11 및 도 12의 표시 장치와 관련하여, 중복된 설명을 피하기 위하여 상술한 일 실시예와 상이한 점을 위주로 설명한다. 본 실시에에서 특별히 설명하지 않은 부분은 상술한 일 실시예에 따르며, 동일한 번호는 동일한 구성 요소를, 유사한 번호는 유사한 구성 요소를 나타낸다.
도 11 및 도 12에 있어서는, 발광 소자들 중 제1-1 전극과 제2 전극 사이에 정렬된 하나의 제1 발광 소자만을 도시하였으나, 편의를 위하여 상기 하나의 제1 발광 소자를 복수의 발광 소자들로 설명한다.
이에 더하여, 도 11 및 도 12에서는 각각의 전극을 단일의 전극층으로, 각각의 절연층을 단일의 절연층으로만 도시하는 등 표시 장치의 구조를 단순화하여 도시하였으나, 본 발명이 이에 한정되는 것은 아니다.
도 1a, 도 2, 도 4b, 도 11, 및 도 12를 참조하면, 본 발명의 다른 실시예에 따른 표시 장치는 복수의 화소들(PXL)이 제공된 기판(SUB)을 포함할 수 있다. 화소들(PXL) 각각은 제1 내지 제3 서브 화소들(SP1, SP2, SP3)을 포함할 수 있다.
제1 내지 제3 서브 화소들(SP1, SP2, SP3) 각각은 광을 방출하는 발광 영역(EMA) 및 상기 발광 영역(EMA)의 주변에 위치한 주변 영역(PPA)을 포함할 수 있다. 또한, 제1 내지 제3 서브 화소들(SP1, SP2, SP3) 각각은 기판(SUB) 상에 제공된 화소 회로부(PCL) 및 상기 화소 회로부(PCL) 상에 제공된 표시 소자층(DPL)을 포함할 수 있다.
제1 내지 제3 서브 화소들(SP1, SP2, SP3) 각각의 화소 회로부(PCL)는 기판(SUB) 상에 제공된 제1 및 제2 트랜지스터(T1, T2)와, 구동 전압 배선(DVL)과, 제1 및 제2 컨택 홀(CH1, CH2)을 구비한 보호층(PSV)을 포함할 수 있다.
제1 내지 제3 서브 화소들(SP1, SP2, SP3) 각각의 표시 소자층(DPL)은 격벽(PW)과, 제1 및 제2 연결 배선(CNL1, CNL2)과, 제1 및 제2 전극(REL1, REL2)과, 캡핑층(CPL)과, 복수의 발광 소자들(LD)과, 제1 및 제2 컨택 전극(CNE1, CNE2)을 포함할 수 있다. 또한, 제1 내지 제3 서브 화소들(SP1, SP2, SP3) 각각의 표시 소자층(DPL)은 평탄화층(PLL) 및 지지층(STL)을 더 포함할 수 있다.
평탄화층(PLL)은 각 발광 소자(LD)의 양 단부(EP1, EP2) 각각의 적어도 일부에 접하도록 제1 절연층(INS1) 상에 형성 및/또는 제공될 수 있다. 평탄화층(PLL)은 제1 절연층(INS1)에 직접 닿는 각 발광 소자(LD)의 하부 면(LD1_b)을 채우는 형태로 제공되어 상기 발광 소자(LD)의 제1 측면(11a)의 적어도 일부 및 제2 측면(15a)의 적어도 일부에 각각 접할 수 있다.
평탄화층(PLL)이 각 발광 소자(LD)의 하부 면(LD1_b)을 채우는 형태로 제공됨에 따라, 상기 발광 소자(LD)의 형상으로 인한 상기 하부 면(LD1_b)의 단차를 완화시켜 제1 및 제2 컨택 전극(CNE1, CNE2)이 상기 발광 소자(LD)에 닿는 부분을 평탄화시킬 수 있다. 이로 인하여, 평탄화층(PLL) 상에 직접 형성되는 제1 및 제2 컨택 전극(CNE1, CNE2)은 전체적으로 균일한 두께를 가질 수 있다.
지지층(STL)은 보호층(PSV) 상의 제1 절연층(INS1)과 각 발광 소자(LD)의 하부 면(LD1_b) 사이의 공간을 채우며 상기 발광 소자(LD)를 안정적으로 고정시킬 수 있다. 지지층(STL)과 평탄화층(PLL)은 동일한 물질을 포함할 수 있다. 예를 들어, 지지층(STL)과 평탄화층(PLL)은 유기 재료를 포함한 유기 절연막으로 이루어질 수 있다.
제1 컨택 전극(CNE1)과 제2 컨택 전극(CNE2)은 대응하는 전극 상에 제공되어, 상기 대응하는 전극과 전기적 및/또는 물리적으로 연결될 수 있다. 일 예로, 제1 컨택 전극(CNE1)은 제1 전극(REL1) 상에 제공되어 상기 제1 전극(REL1)과 전기적 및/또는 물리적으로 연결될 수 있다. 제2 컨택 전극(CNE2)은 제2 전극(REL2) 상에 제공되어 상기 제2 전극(REL2)과 전기적 및/또는 물리적으로 연결될 수 있다. 구체적으로, 제1 컨택 전극(CNE1)은 제1 전극(REL1) 상의 캡핑층(CPL) 상에 직접 제공되어 상기 캡핑층(CPL)을 통해 상기 제1 전극(REL1)과 전기적 및/또는 물리적으로 연결될 수 있다. 제2 컨택 전극(CNE2)은 제2 전극(REL2) 상의 캡핑층(CPL) 상에 직접 제공되어 상기 캡핑층(CPL)을 통해 상기 제2 전극(REL2)과 전기적 및/또는 물리적으로 연결될 수 있다.
본 발명의 일 실시예에 있어서, 제1 컨택 전극(CNE1)과 제2 컨택 전극(CNE2)은 동일한 면 상에 제공되며 제2 절연층(INS2) 상에서 일정 간격 이격되어 전기적 및/또는 물리적으로 분리될 수 있다. 즉, 제1 컨택 전극(CNE1)과 제2 컨택 전극(CNE2)은 동일한 층에 제공되며 동일한 제조 공정을 통해 형성될 수 있다.
제1 컨택 전극(CNE1)과 제2 컨택 전극(CNE2) 상에는 상기 제1 및 제2 컨택 전극(CNE1, CNE2)을 커버하는 제3 절연층(INS3)이 제공될 수 있다. 제3 절연층(INS3)은 도 5에 도시된 제4 절연층(INS4)에 대응될 수 있다. 제3 절연층(INS3)은 제1 컨택 전극(CNE1)과 제2 컨택 전극(CNE2)을 외부로 노출되지 않게 하여 상기 제1 및 제2 컨택 전극(CNE1, CNE2)의 부식을 방지할 수 있다.
상기 제3 절연층(INS3) 상에는 오버 코트층(OC)이 제공될 수 있다.
상술한 바와 같이, 제1 절연층(INS1)과 각 발광 소자(LD) 사이에 평탄화층(PLL)을 배치하여 상기 발광 소자(LD)의 형상으로 인한 상기 발광 소자(LD)의 하부 면(LD1_b)의 단차를 완화시켜 제1 및 제2 컨택 전극(CNE1, CNE2)의 두께를 균일하게 할 수 있다.
이상에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자 또는 해당 기술 분야에 통상의 지식을 갖는 자라면, 후술될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허청구범위에 의해 정하여져야만 할 것이다.
SUB: 기판 PCL: 화소 회로부
LD: 발광 소자 DPL: 표시 소자층
REL1, REL2: 제1 및 제2 전극 PW: 격벽
CPL: 캡핑층 OC: 오버 코트층
PLL: 평탄화층 STL: 지지층
INS1 ~ INS4: 제1 내지 제4 절연층
CNE1, CNE2: 제1 및 제2 컨택 전극
CNL1, CNL2: 제1 및 제2 연결 배선

Claims (20)

  1. 표시 영역 및 비표시 영역을 포함한 기판; 및
    상기 표시 영역에 제공되며, 발광 영역과 비발광 영역을 각각 갖는 복수의 서브 화소들을 구비한 복수의 화소들을 포함하고,
    각 서브 화소는, 적어도 하나의 트랜지스터를 포함한 화소 회로부 및 광을 방출하며 상기 트랜지스터에 연결된 적어도 하나의 발광 소자를 구비한 표시 소자층을 포함하고,
    상기 표시 소자층은,
    상기 발광 소자를 사이에 두고 이격된 제1 전극과 제2 전극;
    상기 제1 및 제2 전극들 상에 배치되며, 상기 제1 및 제2 전극들 각각의 일부를 노출하는 제1 절연층;
    상기 제1 전극과 상기 제2 전극 사이의 상기 제1 절연층 상에 제공되며, 상기 제1 전극과 상기 제2 전극에 각각 전기적으로 연결된 상기 발광 소자; 및
    상기 제1 절연층 상에 제공되며, 상기 발광 소자의 양 단부 각각의 적어도 일부에 접촉하는 평탄화층을 포함하고,
    상기 평탄화층은 상기 제1 전극과 상기 제2 전극에 각각 중첩하고,
    상기 평탄화층은 상기 제1 절연층과 상기 발광 소자 사이를 채우는 표시 장치.
  2. 제1 항에 있어서,
    상기 평탄화층의 폭은 상기 발광 소자의 길이와 같거나 이보다 큰 표시 장치.
  3. 제2 항에 있어서,
    단면 상에서 볼 때, 상기 평탄화층의 높이는 상기 발광 소자의 직경보다 작은 표시 장치.
  4. 제2 항에 있어서,
    상기 평탄화층은 상기 제1 절연층 상에 제공되어 상기 발광 소자의 하부 면을 지지하는 지지층을 포함하는 표시 장치.
  5. 제4 항에 있어서,
    상기 지지층은, 상기 발광 소자의 하부 면과 상기 하부 면에 마주보는 상기 화소 회로부 상의 상기 제1 절연층 사이를 채우는 형태로 제공되는 표시 장치.
  6. 제5 항에 있어서,
    상기 평탄화층과 상기 지지층은 일체로 제공되며, 동일한 물질을 포함하는 표시 장치.
  7. 제6 항에 있어서,
    상기 평탄화층과 상기 지지층은 유기 재료를 포함한 유기 절연막인 표시 장치.
  8. 제4 항에 있어서,
    상기 표시 소자층은,
    상기 발광 소자의 상부 면 상에 제공된 제2 절연층;
    상기 발광 소자의 양 단부 중 어느 하나의 단부와 상기 제1 전극을 연결하는 제1 컨택 전극; 및
    상기 발광 소자의 양 단부 중 나머지 단부와 상기 제2 전극을 연결하는 제2 컨택 전극을 더 포함하는 표시 장치.
  9. 제8 항에 있어서,
    상기 제1 컨택 전극과 상기 제2 컨택 전극 각각은 상기 평탄화층 상에 제공되어 상기 평탄화층에 중첩되는 표시 장치.
  10. 제8 항에 있어서,
    상기 제1 컨택 전극과 상기 제2 컨택 전극은 동일한 층 상에 제공되며, 상기 제2 절연층 상에서 이격되어 전기적으로 서로 분리된 표시 장치.
  11. 제9 항에 있어서,
    상기 표시 소자층은,
    상기 제1 컨택 전극 상에 제공된 제3 절연층; 및
    상기 제2 컨택 전극 상에 제공된 제4 절연층을 더 포함하는 표시 장치.
  12. 제11 항에 있어서,
    상기 제1 컨택 전극과 상기 제2 컨택 전극은 서로 상이한 층에 제공되어 전기적으로 서로 분리된 표시 장치.
  13. 제8 항에 있어서,
    상기 표시 소자층은, 상기 제1 전극과 상기 제1 컨택 전극 사이 및 상기 제2 전극과 상기 제2 컨택 전극 사이에 각각 제공된 캡핑층을 더 포함하는 표시 장치.
  14. 제13 항에 있어서,
    상기 제1 절연층은, 상기 제1 전극 상의 상기 캡핑층의 일부를 노출하여 상기 제1 전극과 상기 제1 컨택 전극을 전기적으로 연결하고, 상기 제2 전극 상의 상기 캡핑층의 일부를 노출하여 상기 제2 전극과 상기 제2 컨택 전극을 전기적으로 연결하는 표시 장치.
  15. 제14 항에 있어서,
    상기 발광 소자는 마이크로 스케일 혹은 나노 스케일을 갖는 원 기둥 형상의 발광 다이오드를 포함하는 표시 장치.
  16. 발광 영역과 비발광 영역을 갖는 복수의 서브 화소들을 포함한 기판을 제공하는 단계; 및
    상기 기판 상에 상기 서브 화소들 각각의 발광 영역에서 광을 방출하는 표시 소자층을 형성하는 단계를 포함하고,
    상기 표시 소자층을 형성하는 단계는,
    상기 서브 화소들 각각의 발광 영역 내에 서로 이격된 제1 및 제2 전극을 형성하는 단계;
    상기 제1 및 제2 전극 상에 제1 절연 물질층을 형성하는 단계;
    상기 제1 및 제2 전극 각각에 대응하는 정렬 전압을 인가하여 상기 제1 및 제2 전극 사이에 복수의 발광 소자들을 정렬하는 단계;
    상기 발광 소자들을 포함한 상기 기판 전면에 제2 절연 물질층을 증착한 후, 상기 제2 절연 물질층을 패터닝하여 각 발광 소자 및 상기 제1 절연 물질층의 일부를 커버하는 절연 패턴을 형성하는 단계;
    애싱 공정을 통해 상기 절연 패턴의 일부를 제거하여 상기 발광 소자에 중첩하면서 상기 제1 절연 물질층 상에 위치하는 평탄화층을 형성하는 단계;
    상기 발광 소자의 상면 일부를 커버하는 제2 절연층을 형성하는 단계; 및
    상기 제2 절연층을 포함하는 상기 기판 상에 제1 컨택 전극과 제2 컨택 전극을 형성하는 단계를 포함하는 표시 장치의 제조 방법.
  17. 제16 항에 있어서,
    상기 제1 컨택 전극과 상기 제2 컨택 전극을 형성하는 단계 이전에, 상기 제1 전극에 대응되는 상기 제1 절연 물질층의 일부를 제거하여 상기 제1 전극을 외부로 노출하고, 상기 제2 전극에 대응되는 상기 제1 절연 물질층의 일부를 제거하여 상기 제2 전극을 외부로 노출하는 제1 절연층을 형성하는 단계를 더 포함하는 표시 장치의 제조 방법.
  18. 제17 항에 있어서,
    상기 평탄화층은 상기 제1 전극, 상기 제2 전극, 및 상기 발광 소자들에 각각 중첩하는 표시 장치의 제조 방법.
  19. 제18 항에 있어서,
    상기 평탄화층을 형성하는 단계에서, 상기 발광 소자들 각각의 하부 면과 상기 제1 절연 물질층 사이에 채워지는 형태의 지지층이 형성되는 표시 장치의 제조 방법.
  20. 제19 항에 있어서,
    상기 평탄화층과 상기 지지층은 유기 재료를 포함한 유기 절연막인 표시 장치의 제조 방법.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20210059110A (ko) * 2019-11-14 2021-05-25 삼성디스플레이 주식회사 표시 장치
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Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101859856B (zh) * 2010-06-04 2016-06-15 清华大学 发光二极管
KR101881083B1 (ko) * 2011-11-09 2018-07-24 삼성디스플레이 주식회사 유기 발광 표시 장치
JP2015125366A (ja) * 2013-12-27 2015-07-06 株式会社ジャパンディスプレイ 表示装置
KR102512022B1 (ko) * 2015-11-11 2023-03-21 삼성디스플레이 주식회사 유기 발광 표시 장치
KR102608419B1 (ko) * 2016-07-12 2023-12-01 삼성디스플레이 주식회사 표시장치 및 표시장치의 제조방법
KR102592276B1 (ko) * 2016-07-15 2023-10-24 삼성디스플레이 주식회사 발광장치 및 그의 제조방법
KR102651097B1 (ko) * 2016-10-28 2024-03-22 엘지디스플레이 주식회사 발광 다이오드 디스플레이 장치
KR102633079B1 (ko) * 2016-10-28 2024-02-01 엘지디스플레이 주식회사 발광 다이오드 디스플레이 장치
KR102587215B1 (ko) * 2016-12-21 2023-10-12 삼성디스플레이 주식회사 발광 장치 및 이를 구비한 표시 장치
KR20180079078A (ko) * 2016-12-30 2018-07-10 엘지디스플레이 주식회사 발광 다이오드 표시 장치 및 이를 이용한 멀티 스크린 표시 장치
KR20180079512A (ko) * 2016-12-30 2018-07-11 삼성디스플레이 주식회사 표시 장치

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