KR20230013728A - 표시 장치 및 이의 제조 방법 - Google Patents

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Abstract

표시 장치는 기판을 포함한다. 발광 소자는 기판 상에 배치되며 기판의 상면에 평행한 제1 방향으로 제1 단부와 제2 단부를 포함한다. 제1 컨택 전극은 상기 발광 소자의 상기 제1 단부와 접촉한다. 제1 전극은 상기 제1 컨택 전극 상에 배치되며 상기 제1 컨택 전극을 통해 상기 발광 소자의 상기 제1 단부에 전기적으로 연결된다. 제2 전극은 상기 발광 소자의 제2 단부에 전기적으로 연결되는 제2 전극을 포함한다.

Description

표시 장치 및 이의 제조 방법{DISPLAY DEVICE AND METHOD OF FABRICATING DISPLAY DEVICE}
본 발명은 표시 장치 및 이의 제조 방법에 관한 것이다.
최근, 정보 디스플레이에 대한 관심이 고조되고 있다. 이에 따라, 표시 장치에 대한 연구 개발이 지속적으로 이루어지고 있다.
본 발명이 이루고자 하는 과제는, 화소 결함을 방지할 수 있는 표시 장치 및 이의 제조 방법을 제공하는 것이다.
본 발명의 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 실시예들에 따른 표시 장치는, 기판; 상기 기판 상에 배치되며, 상기 기판의 상면에 평행한 제1 방향으로 제1 단부와 제2 단부를 포함하는 발광 소자; 상기 발광 소자의 상기 제1 단부와 접촉하는 제1 컨택 전극; 상기 제1 컨택 전극 상에 배치되며 상기 제1 컨택 전극을 통해 상기 발광 소자의 상기 제1 단부에 전기적으로 연결되는 제1 전극; 및 상기 발광 소자의 제2 단부에 전기적으로 연결되는 제2 전극을 포함한다.
일 실시예에서, 상기 컨택 전극은 화학 기상 증착 기술을 이용하여 형성될 수 있다.
일 실시예에서, 상기 컨택 전극은 아몰퍼스 실리콘을 포함할 수 있다.
일 실시예에서, 상기 제1 컨택 전극은 n형 불순물로 도핑될 수 있다.
일 실시예에서, 상기 제1 컨택 전극은 p형 불순물로 도핑될 수 있다.
일 실시예에서, 상기 제1 컨택 전극의 두께는 1000 Å 이하일 수 있다.
일 실시예에서, 상기 표시 장치는, 상기 기판 상에 배치되며 상기 제1 방향으로 이격되는 제1 정렬 전극 및 제2 정렬 전극; 및 상기 제1 정렬 전극 및 상기 제2 정렬 전극을 커버하는 제1 절연 패턴을 더 포함하고, 상기 발광 소자는 상기 제1 정렬 전극 및 상기 제2 정렬 전극 사이에서 상기 제1 절연 패턴 상에 배치될 수 있다.
일 실시예에서, 상기 표시 장치는, 상기 발광 소자 상에 배치되며 상기 발광 소자의 상기 제1 단부 및 상기 제2 단부를 노출시키는 제2 절연 패턴을 더 포함할 수 있다.
일 실시예에서, 상기 제1 컨택 전극의 일 단부 및 상기 제1 전극의 일 단부는 상기 제2 절연 패턴의 측면과 접하며, 상기 제1 컨택 전극의 일 단부 및 상기 제2 전극의 일 단부는 동일한 식각 프로파일을 가질 수 있다.
일 실시예에서, 상기 제2 절연 패턴은 역테이퍼진 단면 형상을 가질 수 있다.
일 실시예에서, 상기 제2 절연 패턴은 부분적으로 상기 제1 전극 상에 배치될 수 있다.
일 실시예에서, 상기 제1 컨택 전극은 상기 제2 절연 패턴으로부터 이격되며, 상기 제1 전극은 상기 제1 컨택 전극을 커버할 수 있다.
일 실시예에서, 상기 표시 장치는, 상기 발광 소자의 상기 제2 단부와 접촉하는 제2 컨택 전극을 더 포함하고, 상기 제2 전극은 상기 제2 컨택 전극 상에 배치되며 상기 제2 컨택 전극을 통해 상기 발광 소자의 상기 제2 단부에 전기적으로 연결될 수 있다.
일 실시예에서, 상기 제1 컨택 전극 및 상기 제2 컨택 전극은 동일한 층에 배치될 수 있다.
일 실시예에서, 상기 제1 전극 및 상기 제2 전극은 동일한 층에 배치될 수 있다.
일 실시예에서, 상기 제1 전극 및 상기 제2 전극은 다른 층들에 배치될 수 있다.
일 실시예에서, 상기 제1 컨택 전극 및 상기 제2 컨택 전극은 절연 패턴을 사이에 두고 다른 층들에 배치될 수 있다.
일 실시예에서, 상기 표시 장치는, 비발광 영역에서 상기 기판 상에 배치되며 화소들 각각의 발광 영역을 정의하는 뱅크를 더 포함하고, 상기 발광 영역 내에서 상기 제1 전극 및 상기 제2 전극 사이에 복수의 발광 소자들이 배치될 수 있다.
본 발명의 실시예들에 따른 표시 장치의 제조 방법은, 제1 정렬 전극 및 제2 정렬 전극을 이용하여 기판 상에서 발광 소자들을 정렬하는 단계; 화학 기상 증착 기술을 이용하여 상기 기판 상에 컨택 전극층을 형성하는 단계; 상기 컨택 전극층을 식각하여 제1 컨택 전극을 형성하는 단계 - 상기 제1 컨택 전극은 상기 발광 소자들 중 적어도 일부의 제1 단부와 접촉함 -; 및 상기 제1 컨택 전극 상에 제1 전극을 형성하는 단계를 포함한다.
일 실시예에서, 상기 제1 전극을 형성하는 단계는, 상기 컨택 전극층 상에 전극층을 형성하는 단계; 및 상기 컨택 전극층 및 상기 전극층을 일괄 식각하여 상기 제1 컨택 전극 및 상기 제1 전극을 동시에 형성하는 단계를 포함할 수 있다.
일 실시예에서, 상기 제1 전극을 형성하는 단계는, 상기 제1 컨택 전극에 의해 노출된 상기 발광 소자들 중 적어도 일부 상에 절연 패턴을 형성하는 단계; 상기 제1 컨택 전극 및 상기 절연 패턴을 커버하는 전극층을 형성하는 단계; 및 상기 전극층을 식각하여 상기 제1 전극을 형성하는 단계를 포함할 수 있다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 실시예들에 따른 표시 장치 및 이의 제조 방법은, 발광 소자들의 단부들과 접촉하는 컨택 전극들을 포함하며, 컨택 전극들은 화학 기상 증착을 통해 형성될 수 있다. 화학 기상 증착을 통해 형성된 컨택 전극들은 상대적으로 높은 스텝 커버리지 특성을 가질 수 있다. 따라서, 컨택 전극들에 대한 발광 소자들의 측면 접촉 면적이 충분히 확보될 수 있고, 이에 따라, 발광 소자들 및 컨택 전극들 간의 접촉 저항의 증가 또는 접촉 불량이 방지될 수 있다.
본 발명의 일 실시예에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1은 일 실시예에 따른 발광 소자를 개략적으로 도시한 사시도이다.
도 2는 도 1의 발광 소자의 단면도이다.
도 3은 본 발명의 일 실시예에 따른 표시 장치를 개략적으로 나타낸 평면도이다.
도 4는 도 3에 도시된 하나의 화소에 포함된 구성 요소들의 전기적 연결 관계를 일 실시예에 따라 나타낸 회로도이다.
도 5는 도 4의 화소를 개략적으로 도시한 평면도이다.
도 6a 및 도 6b는 도 5의 Ⅰ-Ⅰ'선에 따른 화소를 나타내는 단면도들이다.
도 7a 내지 도 7c는 도 5의 Ⅱ-Ⅱ'선에 따른 화소의 다양한 실시예를 나타내는 단면도들이다.
도 8은 비교 실시예에 따른 화소를 나타내는 도면이다.
도 9a 및 도 9b는 도 5의 Ⅱ-Ⅱ'선에 따른 화소의 다양한 실시예를 나타내는 단면도들이다.
도 10은 도 5의 Ⅱ-Ⅱ'선에 따른 화소의 다른 실시예를 나타내는 단면도이다.
도 11a 내지 도 11d는 도 5의 Ⅱ-Ⅱ'선에 따른 화소의 다른 실시예를 나타내는 단면도들이다.
도 12a 내지 도 12d는 본 발명의 일 실시예에 따른 표시 장치의 제조 방법을 나타내는 개략적인 단면도들이다.
도 13a 내지 도 13c는 본 발명의 다른 실시예에 따른 표시 장치의 제조 방법을 나타내는 개략적인 단면도들이다.
도 14는 본 발명의 다른 실시예에 따른 표시 장치의 제조 방법을 나타내는 개략적인 단면도이다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
각 도면을 설명하면서 유사한 참조 부호를 유사한 구성요소에 대해 사용하였다. 첨부된 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 위하여 실제보다 확대하여 도시한 것이다. 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다. 또한, 층, 막, 영역, 판 등의 부분이 다른 부분 "상에" 있다고 할 경우, 이는 다른 부분 "바로 위에" 있는 경우뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 또한, 본 명세서에 있어서, 어느 층, 막, 영역, 판 등의 부분이 다른 부분 상(on)에 형성되었다고 할 경우, 상기 형성된 방향은 상부 방향만 한정되지 않으며 측면이나 하부 방향으로 형성된 것을 포함한다. 반대로 층, 막, 영역, 판 등의 부분이 다른 부분 "아래에" 있다고 할 경우, 이는 다른 부분 "바로 아래에" 있는 경우뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다.
본 출원에서, "어떤 구성요소(일 예로 ‘제 1 구성요소’)가 다른 구성요소(일 예로 ‘제 2 구성요소’)에 "(기능적으로 또는 통신적으로) 연결되어 ((operatively or communicatively) coupled with/to)" 있다거나, "접속되어 (connected to)" 있다고 언급된 때에는, 상기 어떤 구성요소가 상기 다른 구성요소에 직접적으로 연결되거나, 다른 구성요소(일 예로 ‘제 3 구성요소’)를 통하여 연결될 수 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소(일 예로 ‘제 1 구성요소’)가 다른 구성요소 (일 예로 ‘제 2 구성요소’)에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 상기 어떤 구성요소와 상기 다른 구성요소 사이에 다른 구성요소(일 예로 ‘제 3 구성요소’)가 존재하지 않는 것으로 이해될 수 있다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예 및 그 밖에 당업자가 본 발명의 내용을 쉽게 이해하기 위하여 필요한 사항에 대하여 상세히 설명하기로 한다. 아래의 설명에서, 단수의 표현은 문맥상 명백하게 단수만을 포함하지 않는 한, 복수의 표현도 포함한다.
도 1은 일 실시예에 따른 발광 소자를 개략적으로 도시한 사시도이다. 도 2는 도 1의 발광 소자의 단면도이다. 본 발명의 일 실시예에 있어서, 발광 소자의 종류 및/또는 형상이 도 1 및 도 2에 도시된 실시예에 한정되지는 않는다.
도 1 및 도 2를 참조하면, 발광 소자(LD)는, 제1 반도체층(SCL1) 및 제2 반도체층(SCL2)과, 상기 제1 및 제2 반도체층들(SCL1, SCL2)의 사이에 개재된 활성층(ACT)을 포함한다. 일 예로, 발광 소자(LD)는 길이(L) 방향을 따라 순차적으로 적층된 제1 반도체층(SCL1), 활성층(ACT) 및 제2 반도체층(SCL2)을 포함할 수 있다.
발광 소자(LD)는 일 방향을 따라 연장된 막대 형상으로 제공될 수 있다. 발광 소자(LD)의 연장 방향을 길이(L) 방향이라고 하면, 발광 소자(LD)는 상기 길이(L) 방향을 따라 제1 단부(EP1)와 제2 단부(EP2)를 가질 수 있다.
발광 소자(LD)의 제1 단부(EP1)에는 제1 및 제2 반도체층들(SCL1, SCL2) 중 어느 하나가 배치될 수 있다. 그리고, 발광 소자(LD)의 제2 단부(EP2)에는 상기 제1 및 제2 반도체층들(SCL1, SCL2) 중 나머지 하나가 배치될 수 있다. 일 예로, 발광 소자(LD)의 제1 단부(EP1)에는 제2 반도체층(SCL2)이 배치되고, 제2 단부(EP2)에는 제1 반도체층(SCL1)이 배치될 수 있다.
실시예에 따라, 발광 소자(LD)는 식각 방식 등을 통해 막대 형상으로 제조된 막대형 발광 소자(“막대형 발광 다이오드”라고도 함)일 수 있다. 본 명세서에서, “막대형”이라 함은 원 기둥 또는 다각 기둥 등과 같이 길이(L) 방향으로 긴(즉, 종횡비가 1보다 큰) 로드 형상(rod-like shape), 또는 바 형상(bar-like shape)을 포괄하며, 그 단면의 형상이 특별히 한정되지는 않는다. 예를 들어, 발광 소자(LD)의 길이(L)는 그 직경(D)(또는, 횡단면의 폭)보다 클 수 있다.
발광 소자(LD)는 나노 스케일 내지 마이크로 스케일 정도로 작은 크기를 가질 수 있다. 일 예로, 발광 소자(LD)는 각각 나노 스케일 내지 마이크로 스케일 범위의 직경(D)(또는, 폭) 및/또는 길이(L)를 가질 수 있다. 다만, 본 발명에서 발광 소자(LD)의 크기가 이에 한정되지는 않는다. 예를 들어, 발광 소자(LD)를 광원으로 이용하는 각종 장치, 일 예로 표시 장치 등의 설계 조건에 따라 발광 소자(LD)의 크기는 변경될 수 있다.
제1 반도체층(SCL1)은 제1 도전형의 반도체층일 수 있다. 예를 들어, 제1 반도체층(SCL1)은 N형 반도체층을 포함할 수 있다. 일 예로, 제1 반도체층(SCL1)은 InAlGaN, GaN, AlGaN, InGaN, AlN, InN 중 어느 하나의 반도체 물질을 포함하며, Si, Ge, Sn 등과 같은 제1 도전형 도펀트가 도핑된 N형 반도체층을 포함할 수 있다. 또한, 이외에도 다양한 물질로 제1 반도체층(SCL1)을 형성할 수 있다.
활성층(ACT)은 제1 반도체층(SCL1) 상에 배치되며, 단일 양자 우물(Single-Quantum Well) 또는 다중 양자 우물(Multi-Quantum Well) 구조로 형성될 수 있다. 활성층(ACT)의 위치는 발광 소자(LD)의 종류에 따라 다양하게 변경될 수 있다. 활성층(ACT)은 400nm 내지 900nm의 파장을 갖는 광을 방출할 수 있으며, 이중 헤테로 구조(double hetero-structure)를 사용할 수 있다.
활성층(ACT)의 상부 및/또는 하부에는 도전성 도펀트가 도핑된 클래드층(미도시)이 형성될 수도 있다. 일 예로, 클래드층은 AlGaN층 또는 InAlGaN층으로 형성될 수 있다. 실시예에 따라, AlGaN, AlInGaN 등의 물질이 활성층(ACT)을 형성하는 데에 이용될 수 있으며, 이 외에도 다양한 물질로 활성층(ACT)을 형성할 수 있다.
제2 반도체층(SCL2)은 활성층(ACT) 상에 배치되며, 제1 반도체층(SCL1)과 상이한 타입의 반도체층을 포함할 수 있다. 예를 들어, 제2 반도체층(SCL2)은 P형 반도체층을 포함할 수 있다. 일 예로, 제2 반도체층(SCL2)은 InAlGaN, GaN, AlGaN, InGaN, AlN, InN 중 적어도 하나의 반도체 물질을 포함하며, Mg 등과 같은 제2 도전형 도펀트가 도핑된 P형 반도체층을 포함할 수 있다. 또한, 이 외에도 다양한 물질로 제2 반도체층(SCL2)을 형성할 수 있다.
일 실시예에서, 제1 반도체층(SCL1)과 제2 반도체층(SCL2)은 발광 소자(LD)의 길이(L) 방향 상에서 서로 다른 길이(또는 두께)를 가질 수 있다. 일 예로, 발광 소자(LD)의 길이(L) 방향을 따라 제1 반도체층(SCL1)이 제2 반도체층(SCL2)보다 긴 길이(또는, 보다 두꺼운 두께)를 가질 수 있다. 이에 따라, 발광 소자(LD)의 활성층(ACT)은 제2 단부(EP2)보다 제1 단부(EP1)에 더 가깝게 위치할 수 있다.
발광 소자(LD)의 양단에 문턱 전압 이상의 전압을 인가하게 되면, 활성층(ACT)에서 전자-정공 쌍이 결합하면서 발광 소자(LD)가 발광하게 된다. 이러한 원리를 이용하여 발광 소자(LD)의 발광을 제어함으로써, 발광 소자(LD)를 표시 장치의 화소를 비롯한 다양한 발광 장치의 광원으로서 이용할 수 있다.
일 실시예에서, 발광 소자(LD)는 제1 반도체층(SCL1), 활성층(ACT), 제2 반도체층(SCL2) 외에도 추가적인 구성 요소를 더 포함할 수 있다. 예를 들면, 발광 소자(LD)는 제1 반도체층(SCL1), 활성층(ACT) 및/또는 제2 반도체층(SCL2)의 일단 측에 배치된 하나 이상의 형광체층, 활성층, 반도체층 및/또는 전극층을 추가적으로 포함할 수 있다.
예를 들어, 발광 소자(LD)는 제2 반도체층(SCL2)의 일단 측에 배치되는 전극층을 더 포함할 수 있다. 이 경우, 전극층은 발광 소자(LD)의 제1 단부(EP1)에 위치할 수 있다.
또한, 발광 소자(LD)는 제1 반도체층(SCL1)의 일단 측에 배치되는 다른 전극층을 더 포함할 수도 있다. 일 예로, 발광 소자(LD)의 제1 및 제2 단부들(EP1, EP2)에는 전극층들이 배치될 수 있다.
전극층들은 오믹(Ohmic) 컨택 전극일 수 있으나, 이에 한정되지는 않는다. 예를 들어, 상기 전극층들은 쇼트키(Schottky) 컨택 전극일 수도 있다.
전극층들은 금속 또는 도전성 산화물을 포함할 수 있다. 일 예로, 전극층들은 크롬(Cr), 티타늄(Ti), 알루미늄(Al), 금(Au), 니켈(Ni), 이들의 산화물 또는 합금, ITO 등을 단독 또는 혼합하여 형성될 수 있다. 전극층들 각각에 포함된 물질은 서로 동일하거나 상이할 수 있다.
전극층들은 실질적으로 투명 또는 반투명할 수 있다. 이에 따라, 발광 소자(LD)에서 생성되는 광이 전극층들을 투과하여 발광 소자(LD)의 외부로 방출될 수 있다. 다른 실시예에서, 발광 소자(LD)에서 생성된 광이 전극층들을 투과하지 않고 상기 발광 소자(LD)의 양 단부를 제외한 영역을 통해 상기 발광 소자(LD)의 외부로 방출되는 경우 상기 전극층들은 불투명할 수도 있다.
일 실시예에서, 발광 소자(LD)는 표면에 제공된 절연성 피막(INF)을 더 포함할 수 있다. 절연성 피막(INF)은 적어도 활성층(ACT)의 외주면을 둘러싸도록 발광 소자(LD)의 표면에 형성될 수 있으며, 이외에도 제1 및 제2 반도체층들(SCL1, SCL2)의 일 영역을 더 둘러쌀 수 있다.
발광 소자(LD)가 전극층들을 포함할 경우, 절연성 피막(INF)은 전극층들의 외주면을 적어도 부분적으로 감싸거나, 또는 감싸지 않을 수 있다. 즉, 절연성 피막(INF)은 전극층들의 표면에 선택적으로 형성될 수 있다.
절연성 피막(INF)은 발광 소자(LD)의 길이(L) 방향 상에서 상기 발광 소자(LD)의 양 단부들을 노출할 수 있다. 예를 들어, 절연성 피막(INF)은 발광 소자(LD)의 제1 및 제2 단부들(EP1, EP2)에서, 제1 및 제2 반도체층들(SCL1, SCL2) 및 전극층들 중 적어도 하나를 노출할 수 있다. 또는, 다른 실시예에서는, 발광 소자(LD)에 절연성 피막(INF)이 제공되지 않을 수도 있다.
발광 소자(LD)의 표면, 특히 활성층(ACT)의 외주면을 커버하도록 절연성 피막(INF)이 제공되면, 상기 활성층(ACT)이 도시되지 않은 적어도 하나의 전극(일 예로, 후술할 정렬 전극 및/또는 화소 전극) 등과 단락되는 것을 방지할 수 있다. 이에 따라, 발광 소자(LD)의 전기적 안정성을 확보할 수 있다.
절연성 피막(INF)은 투명한 절연 물질을 포함할 수 있다. 예를 들어, 절연성 피막(INF)은, SiO2 또는 이로 확정되지 않은 실리콘 산화물(SiOx), Si3N4 또는 이로 확정되지 않은 실리콘 질화물(SiNx), Al2O3 또는 이로 확정되지 않은 산화 알루미늄(AlxOy), 및 TiO2 또는 이로 확정되지 않은 산화 티타늄(TiOx) 중 적어도 하나의 절연 물질을 포함할 수 있으나, 이에 한정되지는 않는다. 즉, 절연성 피막(INF)의 구성 물질이 특별히 한정되지는 않는다.
발광 소자(LD)의 표면에 절연성 피막(INF)이 제공되면, 발광 소자(LD)의 표면 결함을 최소화하여 수명 및 효율을 향상시킬 수 있다. 또한, 각각의 발광 소자(LD)에 절연성 피막(INF)이 형성되면, 다수의 발광 소자들(LD)이 서로 밀접하여 배치되어 있는 경우에도 상기 발광 소자들(LD)의 사이에서 원치 않는 단락이 발생하는 것을 방지할 수 있다.
본 발명의 일 실시예에서, 발광 소자(LD)는 표면 처리 과정을 거쳐 제조될 수 있다. 예를 들어, 다수의 발광 소자들(LD)을 유동성의 용액(또는, 용매)에 혼합하여 각각의 발광 영역(일 예로, 각 화소의 발광 영역)에 공급할 때, 상기 발광 소자들(LD)이 용액 내에 불균일하게 응집하지 않고 균일하게 분산될 수 있도록 각각의 발광 소자(LD)를 표면 처리할 수 있다. 이와 관련한 비제한적인 실시예로서, 소수성 물질을 이용하여 절연성 피막(INF) 자체를 소수성막으로 형성하거나, 절연성 피막(INF) 상에 소수성 물질로 이루어진 소수성 피막을 추가적으로 형성할 수 있다.
절연성 피막(INF)은 단일층 또는 다중층으로 구성될 수 있다. 예를 들어, 절연성 피막(INF)은 이중막으로 이루어질 수 있다.
절연성 피막(INF)은 적어도 일 영역, 일 예로 상부 영역 및 하부 영역 중 적어도 하나의 영역에서 일부 식각될 수 있다. 이 경우, 절연성 피막(INF)은 상기 적어도 하나의 영역에서 라운드진 형태를 가질 수 있으나, 이에 한정되지는 않는다.
예를 들어, 절연성 피막(INF)의 상부 영역 및 하부 영역 중 적어도 하나의 영역에서, 상기 절연성 피막(INF)이 부분적으로 또는 전체적으로 제거될 수 있다. 이에 따라, 제1 반도체층(SCL1), 제2 반도체층(SCL2) 및 전극층들 중 적어도 하나가 일부 노출될 수 있다.
발광 소자(LD)는, 표시 장치를 비롯하여 광원을 필요로 하는 다양한 종류의 장치에서 이용될 수 있다. 예를 들어, 표시 패널의 각 화소 내에 복수의 발광 소자들(LD)을 배치하고, 상기 발광 소자들(LD)을 각 화소의 광원으로 이용할 수 있다. 다만, 발광 소자(LD)의 적용 분야가 상술한 예에 한정되지는 않는다. 예를 들어, 발광 소자(LD)는 조명 장치 등과 같이 광원을 필요로 하는 다른 종류의 장치에도 이용될 수 있다.
도 3은 본 발명의 일 실시예에 따른 표시 장치를 개략적으로 나타낸 평면도이다. 도 3에는 도 1 및 도 2에 도시된 발광 소자(LD)를 광원으로 사용한 표시 장치(DD)의 개략적인 평면도이다. 도 3에 있어서, 편의를 위하여 영상이 표시되는 표시 영역(DA)을 중심으로 표시 장치(DD)의 구조를 간략하게 도시하였다.
도 1 내지 도 3을 참조하면, 표시 장치(DD)는 기판(SUB), 기판(SUB) 상에 제공되며 적어도 하나의 발광 소자(LD)를 각각 포함하는 복수의 화소(PXL)들, 기판(SUB) 상에 제공되며 화소(PXL)들을 구동하는 구동부, 및 화소(PXL)들과 구동부를 연결하는 배선부를 포함할 수 있다.
표시 장치(DD)가 스마트폰, 텔레비전, 태블릿 PC, 이동 전화기, 영상 전화기, 전자책 리더기, 데스크탑 PC, 랩탑 PC, 넷북 컴퓨터, 워크스테이션, 서버, PDA, PMP(portable multimedia player), MP3 플레이어, 의료기기, 카메라, 또는 웨어러블 등과 같이 적어도 일 면에 표시 면이 적용된 전자 장치라면 본 발명이 적용될 수 있다.
표시 장치(DD)는 발광 소자(LD)를 구동하는 방식에 따라 패시브 매트릭스형(Passive Matrix type) 표시 장치와 액티브 매트릭스형(Active Matrix type) 표시 장치로 분류될 수 있다. 일 예로, 표시 장치(DD)가 액티브 매트릭스형으로 구현되는 경우, 화소(PXL)들 각각은 발광 소자(LD)에 공급되는 전류량을 제어하는 구동 트랜지스터와 구동 트랜지스터로 데이터 신호를 전달하는 스위칭 트랜지스터 등을 포함할 수 있다.
표시 장치(DD)는 다양한 형상으로 제공될 수 있으며, 일 예로, 서로 평행한 두 쌍의 변들을 가지는 직사각형의 판상으로 제공될 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 표시 장치(DD)가 직사각형의 판상으로 제공되는 경우, 두 쌍의 변들 중 어느 한 쌍의 변이 다른 한 쌍의 변보다 길게 제공될 수 있다. 편의를 위해 표시 장치(DD)가 한 쌍의 장변과 한 쌍의 단변을 갖는 직사각 형상인 경우를 나타내었으며, 장변의 연장 방향을 제2 방향(DR2), 단변의 연장 방향을 제1 방향(DR1), 장 변과 단 변의 연장 방향에 수직한 방향을 제3 방향(DR3)으로 표시하였다. 실시예에 따라, 직사각형의 판상으로 제공되는 표시 장치(DD)는 하나의 장 변과 하나의 단 변이 접하는(또는 만나는) 모서리부가 라운드 형상을 가질 수도 있다.
기판(SUB)은 표시 영역(DA) 및 비표시 영역(NDA)을 포함할 수 있다.
표시 영역(DA)은 영상을 표시하는 화소(PXL)들이 제공되는 영역일 수 있다. 비표시 영역(NDA)은 화소(PXL)들을 구동하기 위한 구동부 및 화소(PXL)들과 구동부를 연결하는 배선부의 일부가 제공되는 영역일 수 있다. 편의를 위해, 도 3에서는 하나의 화소(PXL)만이 도시되었으나 실질적으로 복수 개의 화소(PXL)들이 기판(SUB)의 표시 영역(DA)에 제공될 수 있다.
비표시 영역(NDA)은 표시 영역(DA)의 적어도 일측에 제공될 수 있다. 비표시 영역(NDA)은 표시 영역(DA)의 둘레(또는 가장자리)를 둘러쌀 수 있다. 비표시 영역(NDA)에는 화소(PXL)들에 연결된 배선부와 배선부에 연결되며 화소(PXL)들을 구동하기 위한 구동부가 제공될 수 있다.
배선부는 구동부와 화소(PXL)들을 전기적으로 연결할 수 있다. 배선부는 각 화소(PXL)에 신호를 제공하며 각 화소(PXL)에 연결된 신호 라인들, 일 예로, 스캔 라인, 데이터 라인, 발광 제어 라인 등과 연결되는 팬아웃(fan-out) 라인일 수 있다. 또한, 배선부는 각 화소(PXL)의 전기적 특성 변화를 실시간으로 보상하기 위하여 각 화소(PXL)에 연결된 신호 라인들, 일 예로, 제어 라인, 센싱 라인 등과 연결되는 팬아웃(fan-out) 라인일 수 있다.
기판(SUB)은 투명 절연 물질을 포함하여 광의 투과가 가능할 수 있다. 기판(SUB)은 경성(rigid) 기판이거나 가요성(flexible) 기판일 수 있다.
기판(SUB) 상의 일 영역은 표시 영역(DA)으로 제공되어 화소(PXL)들이 배치되고, 기판(SUB) 상의 나머지 영역은 비표시 영역(NDA)으로 제공될 수 있다.
화소(PXL)들 각각은 기판(SUB) 상의 표시 영역(DA) 내에 제공될 수 있다. 본 발명의 일 실시예에 있어서, 화소(PXL)들은 스트라이프(stripe) 배열 구조 또는 펜타일(PENTILETM) 배열 구조로 표시 영역(DA)에 배열될 수 있으나, 본 발명이 이에 한정되지는 않는다.
각각의 화소(PXL)는 대응되는 스캔 신호 및 데이터 신호에 의해 구동되는 적어도 하나 이상의 발광 소자(LD)를 포함할 수 있다. 발광 소자(LD)는 마이크로 스케일 또는 나노 스케일 정도로 작은 크기를 가지며 인접하게 배치된 발광 소자들과 서로 병렬로 연결될 수 있으나, 이에 본 발명이 한정되는 것은 아니다. 발광 소자(LD)는 각 화소(PXL)의 광원을 구성할 수 있다.
각각의 화소(PXL)는 소정의 신호(일 예로, 스캔 신호 및 데이터 신호) 및/또는 소정의 전원(일 예로, 제1 구동 전원 및 제2 구동 전원)에 의해 구동되는 적어도 하나의 광원, 일 예로, 도 1 및 도 2에 도시된 발광 소자(LD)를 포함할 수 있다. 다만, 본 발명의 실시예에서 각각의 화소(PXL)의 광원으로 이용될 수 있는 발광 소자(LD)의 종류가 이에 한정되지는 않는다.
구동부는 배선부를 통해 각각의 화소(PXL)에 소정의 신호 및 소정의 전원을 제공하며, 이에 따라 화소(PXL)의 구동을 제어할 수 있다. 구동부는 스캔 구동부, 발광 구동부, 및 데이터 구동부, 및 타이밍 제어부를 포함할 수 있다.
도 4는 도 3에 도시된 하나의 화소에 포함된 구성 요소들의 전기적 연결 관계를 일 실시예에 따라 나타낸 회로도이다.
예를 들어, 도 4는 능동형 표시 장치에 적용될 수 있는 화소(PXL)에 포함된 구성 요소들의 전기적 연결 관계를 일 실시예에 따라 도시하였다. 다만, 본 발명의 실시예가 적용될 수 있는 화소(PXL)에 포함된 구성 요소들의 종류가 이에 한정되지는 않는다.
도 3 및 도 4를 참조하면, 화소(PXL)는 데이터 신호에 대응하는 휘도의 광을 생성하는 발광 유닛(EMU)을 포함할 수 있다. 또한, 화소(PXL)는 발광 유닛(EMU)을 구동하기 위한 화소 회로(PXC)를 선택적으로 더 포함할 수 있다.
화소 회로(PXC)는 해당 화소(PXL)의 스캔 라인 및 데이터 라인에 접속될 수 있다. 일 예로, 화소(PXL)가 표시 영역(DA)의 i(단, i는 자연수)번째 행 및 j(단, j는 자연수)번째 열에 배치되는 경우, 상기 화소(PXL)의 화소 회로(PXC)는 표시 영역(DA)의 i번째 스캔 라인(Si) 및 j번째 데이터 라인(Dj)에 접속될 수 있다. 또한, 상기 화소 회로(PXC)는 표시 영역(DA)의 i번째 제어 라인(CLi) 및 j번째 센싱 라인(SENj)에 접속될 수 있다.
상술한 화소 회로(PXC)는 제1 내지 제3 트랜지스터들(T1 ~ T3)과 스토리지 커패시터(Cst)를 포함할 수 있다.
제2 트랜지스터(T2; 스위칭 트랜지스터)의 제1 단자는 j번째 데이터 라인(Dj)에 접속될 수 있고, 제2 단자는 제1 노드(N1)에 접속될 수 있다. 여기서, 제2 트랜지스터(T2)의 제1 단자와 제2 단자는 서로 다른 단자로, 예컨대 제1 단자가 드레인 전극이면 제2 단자는 소스 전극일 수 있다. 그리고, 제2 트랜지스터(T2)의 게이트 전극은 i번째 스캔 라인(Si)에 접속될 수 있다.
이와 같은 제2 트랜지스터(T2)는, i번째 스캔 라인(Si)으로부터 제2 트랜지스터(T2)가 턴-온될 수 있는 전압의 스캔 신호가 공급될 때 턴-온되어, j번째 데이터 라인(Dj)과 제1 노드(N1)를 전기적으로 연결한다. 이때, j번째 데이터 라인(Dj)으로는 해당 프레임의 데이터 신호가 공급되고, 이에 따라 제1 노드(N1)로 데이터 신호가 전달된다. 제1 노드(N1)로 전달된 데이터 신호는 스토리지 커패시터(Cst)에 충전된다.
제1 트랜지스터(T1; 구동 트랜지스터)의 제1 단자는 제1 구동 전원(VDD)에 접속될 수 있고, 제2 단자는 발광 소자들(LD) 각각의 제1 전극(CNE1)에 전기적으로 접속될 수 있다. 제1 트랜지스터(T1)의 게이트 전극은 제1 노드(N1)에 접속될 수 있다. 이와 같은 제1 트랜지스터(T1)는 제1 노드(N1)의 전압에 대응하여 발광 소자들(LD)로 공급되는 구동 전류의 양을 제어할 수 있다.
제3 트랜지스터(T3)는 제1 트랜지스터(T1)와 j번째 센싱 라인(SENj) 사이에 접속될 수 있다. 예를 들어, 제3 트랜지스터(T3)의 제1 단자는, 제1 전극(CNE1)에 연결된 제1 트랜지스터(T1)의 제1 단자에 접속될 수 있고, 상기 제3 트랜지스터(T3)의 제2 단자는 j번째 센싱 라인(SENj)에 접속될 수 있다. 제3 트랜지스터(T3)의 게이트 전극은 i번째 제어 라인(CLi)에 접속될 수 있다. 이와 같은 제3 트랜지스터(T3)는 소정의 센싱 기간 동안 i번째 제어 라인(CLi)으로 공급되는 게이트-온 전압의 제어 신호에 의해 턴-온되어 j번째 센싱 라인(SENj)과 제1 트랜지스터(T1)를 전기적으로 연결한다.
상기 센싱 기간은 표시 영역(DA)에 배치된 화소(PXL)들 각각의 특성 정보(일 예로, 제1 트랜지스터(T1)의 문턱 전압 등)를 추출하는 기간일 수 있다.
스토리지 커패시터(Cst)의 일 전극은 제1 구동 전원(VDD)에 접속될 수 있고, 다른 전극은 제1 노드(N1)에 접속될 수 있다. 이와 같은 스토리지 커패시터(Cst)는 제1 노드(N1)로 공급되는 데이터 신호에 대응하는 전압을 충전하고, 다음 프레임의 데이터 신호가 공급될 때까지 충전된 전압을 유지할 수 있다.
발광 유닛(EMU)은 제1 구동 전원(VDD)의 전압이 인가되는 제1 전원 라인(PL1)과 제2 구동 전원(VSS)의 전압이 인가되는 제2 전원 라인(PL2) 사이에 병렬 연결된 복수의 발광 소자들(LD)을 포함할 수 있다. 예를 들어, 발광 유닛(EMU)은, 화소 회로(PXC) 및 제1 전원 라인(PL1)을 경유하여 제1 구동 전원(VDD)에 연결된 제1 전극(CNE1)과, 제2 전원 라인(PL2)을 통해 제2 구동 전원(VSS)에 연결된 제2 전극(CNE2)과, 상기 제1 및 제2 전극들(CNE1, CNE2) 사이에 서로 동일한 방향으로 병렬 연결되는 복수의 발광 소자들(LD)을 포함할 수 있다.
발광 유닛(EMU)에 포함된 발광 소자들(LD) 각각은, 제1 전극(CNE1)을 통해 제1 구동 전원(VDD)에 연결되는 일 단부 및 제2 전극(CNE2)을 통해 제2 구동 전원(VSS)에 연결된 타 단부를 포함할 수 있다. 제1 구동 전원(VDD)과 제2 구동 전원(VSS)은 서로 다른 전위를 가질 수 있다. 일 예로, 제1 구동 전원(VDD)은 고전위 전원으로 설정되고, 제2 구동 전원(VSS)은 저전위 전원으로 설정될 수 있다. 이때, 제1 및 제2 구동 전원들(VDD, VSS)의 전위차는 화소(PXL)의 발광 기간 동안 발광 소자들(LD)의 문턱 전압 이상으로 설정될 수 있다.
상술한 바와 같이, 상이한 전위의 전압이 각각 공급되는 제1 전극(CNE1)과 제2 전극(CNE2) 사이에 동일한 방향(일 예로, 순 방향)으로 병렬 연결된 각각의 발광 소자(LD)는 각각의 유효 광원을 구성할 수 있다. 이러한 유효 광원들이 모여 화소(PXL)의 발광 유닛(EMU)을 구성할 수 있다.
발광 유닛(EMU)의 발광 소자들(LD)은 해당 화소 회로(PXC)를 통해 공급되는 구동 전류에 대응하는 휘도로 발광할 수 있다. 예를 들어, 각각의 프레임 기간 동안 화소 회로(PXC)는 해당 프레임 데이터의 계조 값에 대응하는 구동 전류를 발광 유닛(EMU)으로 공급할 수 있다. 발광 유닛(EMU)으로 공급되는 구동 전류는 발광 소자들(LD) 각각으로 나뉘어 흐를 수 있다. 이에 따라, 각각의 발광 소자(LD)가 그에 흐르는 전류에 상응하는 휘도로 발광하면서, 발광 유닛(EMU)이 구동 전류에 대응하는 휘도의 광을 방출할 수 있다.
실시예에 따라, 발광 유닛(EMU)은, 각각의 유효 광원을 구성하는 발광 소자들(LD) 외에 적어도 하나의 비유효 광원, 일 예로 역방향 발광 소자(LDr)를 더 포함할 수 있다. 이러한 역방향 발광 소자(LDr)는 유효 광원들을 구성하는 발광 소자들(LD)과 함께 제1 및 제2 전극들(CNE1, CNE2)의 사이에 병렬로 연결되되, 상기 발광 소자들(LD)과는 반대 방향으로 상기 제1 및 제2 전극들(CNE1, CNE2)의 사이에 연결될 수 있다. 이러한 역방향 발광 소자(LDr)는, 제1 및 제2 전극들(CNE1, CNE2) 사이에 소정의 구동 전압(일 예로, 순방향의 구동 전압)이 인가되더라도 비활성된 상태를 유지하게 되고, 이에 따라 역방향 발광 소자(LDr)에는 실질적으로 전류가 흐르지 않게 된다.
각각의 발광 유닛(EMU)은 서로 병렬로 연결된 복수의 발광 소자들(LD)을 포함하는 적어도 하나의 직렬 단을 포함하도록 구성될 수도 있다. 즉, 발광 유닛(EMU)은 도 4에 도시된 바와 같이 직/병렬 혼합 구조로 구성될 수도 있다.
발광 유닛(EMU)은 제1 및 제2 구동 전원들(VDD, VSS) 사이에 순차적으로 연결된 제1 및 제2 직렬 단들(SET1, SET2)을 포함할 수 있다. 제1 및 제2 직렬 단들(SET1, SET2) 각각은, 해당 직렬 단의 전극 쌍을 구성하는 두 개의 전극들(CNE1 및 CTE1, CTE2 및 CNE2)과, 상기 두 개의 전극들(CNE1 및 CTE1, CTE2 및 CNE2) 사이에 동일한 방향으로 병렬 연결된 복수의 발광 소자들(LD)을 포함할 수 있다.
제1 직렬 단(SET1)은 제1 전극(CNE1)과 제1 중간 전극(CTE1)을 포함하고, 상기 제1 전극(CNE1)과 상기 제1 중간 전극(CTE1) 사이에 연결된 적어도 하나의 제1 발광 소자(LD1)를 포함할 수 있다. 또한, 제1 직렬 단(SET1)은 제1 전극(CNE1)과 제1 중간 전극(CTE1) 사이에서 제1 발광 소자(LD1)와 반대 방향으로 연결된 역방향 발광 소자(LDr)를 포함할 수 있다.
제2 직렬 단(SET2)은 제2 중간 전극(CTE2)과 제2 전극(CNE2)을 포함하고, 상기 제2 중간 전극(CTE2)과 상기 제2 전극(CNE2) 사이에 연결된 적어도 하나의 제2 발광 소자(LD2)를 포함할 수 있다. 또한, 제2 직렬 단(SET2)은 제2 중간 전극(CTE2)과 제2 전극(CNE2) 사이에서 제2 발광 소자(LD2)와 반대 방향으로 연결된 역방향 발광 소자(LDr)를 포함할 수 있다.
제1 직렬 단(SET1)의 제1 중간 전극(CTE1)과 제2 직렬 단(SET2)의 제2 중간 전극(CTE2)은 일체로 제공되어 서로 연결될 수 있다. 즉, 제1 중간 전극(CTE1)과 제2 중간 전극(CTE2)은 연속하는 제1 직렬 단(SET1)과 제2 직렬 단(SET2)을 전기적으로 연결하는 중간 전극(CTE)을 구성할 수 있다. 제1 중간 전극(CTE1)과 제2 중간 전극(CTE2)이 일체로 제공되는 경우, 상기 제1 중간 전극(CTE1)과 상기 제2 중간 전극(CTE2)은 중간 전극(CTE)의 서로 다른 일 영역일 수 있다.
상술한 실시예에서, 제1 직렬 단(SET1)의 제1 전극(CNE1)은 각 화소(PXL)의 발광 유닛(EMU)의 애노드(anode) 전극일 수 있고, 제2 직렬 단(SET2)의 제2 전극(CNE2)이 상기 발광 유닛(EMU)의 캐소드(cathode) 전극일 수 있다.
도 4에서는 제1 내지 제3 트랜지스터들(T1 ~ T3)이 모두 N타입 트랜지스터들인 실시예를 도시하였으나, 본 발명이 이에 한정되지는 않는다. 예를 들어, 상술한 제1 내지 제3 트랜지스터들(T1 ~ T3) 중 적어도 하나는 P타입 트랜지스터로 변경될 수도 있다. 또한, 도 4에서는 발광 유닛(EMU)이 화소 회로(PXC)와 제2 구동 전원(VSS)의 사이에 접속되는 실시예를 개시하였으나, 상기 발광 유닛(EMU)은 제1 구동 전원(VDD)과 상기 화소 회로(PXC)의 사이에 접속될 수도 있다.
화소 회로(PXC)의 구조는 다양하게 변경 실시될 수 있다. 일 예로, 화소 회로(PXC)는 제1 노드(N1)를 초기화하기 위한 트랜지스터 소자, 및/또는 발광 소자들(LD)의 발광 시간을 제어하기 위한 트랜지스터 소자 등과 같은 적어도 하나의 트랜지스터 소자나, 제1 노드(N1)의 전압을 부스팅하기 위한 부스팅 커패시터(boosting capacitor) 등과 같은 다른 회로 소자들을 추가적으로 더 포함할 수 있다.
본 발명에 적용될 수 있는 화소(PXL)의 구조가 도 4에 도시된 실시예에 한정되지 않으며, 해당 화소(PXL)는 다양한 구조를 가질 수 있다. 예를 들어, 각 화소(PXL)는 수동형 발광 표시 장치 등의 내부에 구성될 수도 있다. 이 경우, 화소 회로(PXC)는 생략되고, 발광 유닛(EMU)에 포함된 발광 소자들(LD)의 양 단부는, i번째 스캔 라인(Si), j번째 데이터 라인(Dj), 제1 구동 전원(VDD)이 인가되는 제1 전원 라인(PL1), 제2 구동 전원(VSS)이 인가되는 제2 전원 라인(PL2) 및/또는 소정의 제어선 등에 직접 접속될 수도 있다.
한편, 도 4에서 발광 유닛(EMU)(또는, 화소(PXL))은 상호 직렬 연결된 제1 발광 소자(LD1) 및 제2 발광 소자(LD2)(또는, 제1 직렬 단(SET1) 및 제2 직렬 단(SET2))을 포함하는 것으로 도시되어 있으나, 이에 한정되는 것은 아니다. 예를 들어, 발광 유닛(EMU)은 제1 발광 소자(LD1) 또는 제2 발광 소자(LD2)(또는, 제1 직렬 단(SET1) 또는 제2 직렬 단(SET2))만을 포함할 수 있다. 즉, 발광 유닛(EMU)은 병렬 연결된 발광 소자들(LD)만을 포함할 수도 있다. 이 경우, 중간 전극(CTE)은 생략될 수 있고, 제1 발광 소자(LD1) 또는 제2 발광 소자(LD2)는 제1 전극(CNE1)을 통해 화소 회로(PXC)에 연결되고 제2 전극(CNE2)을 통해 제2 전원 라인(PL2)에 연결될 수 있다.
도 5는 도 4의 화소를 개략적으로 도시한 평면도이다.
편의를 위하여, 도 5에서는 j번째 화소 열 및 i번째 화소 행의 교차 영역에 배치된 하나의 화소(PXL)를 기준으로, 상기 화소(PXL)에 연결된 스캔 라인(Si), 제어 라인(CLi), 데이터 라인(Dj), 전원 라인들(PL1, PL2), 및 초기화 전원 라인(IPL)을 도시하였다. 여기서, 초기화 전원 라인(IPL)은 도 4를 참조하여 설명한 j번째 센싱 라인(SENj)일 수 있다.
이와 더불어, 설명의 편의를 위하여 상기 화소(PXL)에 제공된 배선들에 있어서, 데이터 신호가 인가되는 j번째 열의 데이터 라인(Dj)을 “데이터 라인(Dj)”이라 명명하고, i번째 행의 스캔 라인을 “스캔 라인(Si)”이라 명명하며, 제1 구동 전원(VDD)이 인가되는 전원 라인을 “제1 전원 라인(PL1)”이라 명명하며, 제2 구동 전원(VSS)이 인가되는 전원 라인을 “제2 전원 라인(PL2)”이라 명명한다.
도 4 및 도 5에서는 각각의 화소(PXL)의 발광 영역(EA)이 2개의 직렬 단에 배치된 발광 소자들(LD)을 포함하는 실시예를 도시하였으나, 본 발명이 이에 한정되는 것은 아니며, 상기 발광 영역(EA)에 배치되는 직렬 단의 개수는 실시예에 따라 다양하게 변경될 수 있다.
또한, 본 발명의 일 실시예에 있어서, 다른 설명이 없는 한, "동일한 층에 형성 및/또는 제공된다"함은 동일한 공정에서 형성됨을 의미하고, "상이한 층에 형성 및/또는 제공된다" 함은 상이한 공정에서 형성됨을 의미할 수 있다.
도 3 내지 도 5를 참조하면, 본 발명의 일 실시예에 따른 화소(PXL)는 기판(SUB)의 표시 영역(DA)에 마련된 화소 영역(PXA)에 배치될 수 있다.
기판(SUB) 상에는 복수의 절연층들 및 복수의 도전층들이 배치될 수 있다. 도전층들은 상술한 절연층들 사이에 제공 및/또는 형성될 수 있다. 도전층들은, 일 예로, 기판(SUB) 상에 제공된 제1 도전층(예를 들어, 바텀 금속층(BML)), 게이트 절연층 상에 제공된 제2 도전층(예를 들어, 트랜지스터의 게이트 전극), 층간 절연층들 사이에 제공된 제3 도전층(예를 들어, 트랜지스터의 소스 전극 및/또는 드레인 전극), 층간 절연층들 상에 제공된 제4 도전층(예를 들어, 트랜지스터와 발광 유닛(EMU)을 연결하는 브릿지 패턴) 등을 포함할 수 있다. 도전층들 각각은 구리(Cu), 몰리브덴(Mo), 텅스텐(W), 알루미늄네오디뮴(AlNd), 티타늄(Ti), 알루미늄(Al), 은(Ag) 및 이들의 합금으로 이루어진 군에서 선택된 단독 또는 이들의 혼합물로 단일막을 형성하거나 배선 저항을 줄이기 위해 저저항 물질인 몰리브덴(Mo), 티타늄(Ti), 구리(Cu), 알루미늄(Al) 또는 은(Ag)의 이중막 또는 다중막 구조로 형성할 수 있다. 특별한 특성을 가지는 도전성 물질을 갖는 도전층에 대해서는 개별적으로 설명하기로 한다.
다만, 기판(SUB) 상에 제공된 절연층들 및 도전층들이 상술한 실시예에 한정되는 것은 아니며, 실시예에 따라 상기 절연층들 및 도전층들 이외에 다른 절연층 및 다른 도전층이 기판(SUB) 상에 제공될 수도 있다.
기판(SUB)의 상면(예를 들어, 제3 방향(DR3)으로의 면) 상에는 화소(PXL)와 전기적으로 연결된 배선부가 위치할 수 있다. 배선부는 화소(PXL)에 소정의 신호(또는 소정의 전압)를 전달하는 복수의 신호 라인들을 포함할 수 있다. 신호 라인들은, 스캔 라인(Si), 데이터 라인(Dj), 제어 라인(CLi), 제1 전원 라인(PL1), 제2 전원 라인(PL2), 및 초기화 전원 라인(IPL)을 포함할 수 있다.
스캔 라인(Si)은 제1 방향(DR1)(또는 수평 방향)으로 연장될 수 있다. 스캔 라인(Si)에는 스캔 신호가 인가될 수 있다. 스캔 라인(Si)은 도 4를 참조하여 설명한 i번째 스캔 라인(Si)일 수 있다.
데이터 라인(Dj)은 제2 방향(DR2)(또는 수직 방향)으로 연장될 수 있다. 데이터 라인(Dj)에는 데이터 신호가 인가될 수 있다. 데이터 라인(Dj)은 도 4를 참조하여 설명한 j번째 데이터 라인(Dj)일 수 있다. 데이터 라인(Dj)은 화소(PXL)의 제2 트랜지스터(T2)와 전기적으로 연결될 수 있다.
제어 라인(CLi)은 스캔 라인(Si)과 이격되게 제1 방향(DR1)을 따라 연장될 수 있다. 제어 라인(CLi)에는 제어 신호가 인가될 수 있다. 제어 라인(CLi)은 도 4를 참조하여 설명한 i번째 제어 라인(CLi)일 수 있다. 제어 라인(CLi)은 스캔 라인(Si)과 동일한 층에 제공 및/또는 형성될 수 있다.
제1 전원 라인(PL1)에는 제1 구동 전원(VDD)의 전압이 인가될 수 있다. 상기 제1 전원 라인(PL1)은 도 4를 참조하여 설명한 제1 전원 라인(PL1)일 수 있다. 제1 전원 라인(PL1)은 제2 방향(DR2)을 따라 연장되며 화소 영역(PXA)에서 데이터 라인(Dj)과 제1 방향(DR1)으로 이격되도록 배치될 수 있다. 제1 전원 라인(PL1)은 데이터 라인(Dj)과 동일한 층에 제공될 수 있다.
제2 전원 라인(PL2)에는 제2 구동 전원(VSS)의 전압이 인가될 수 있다. 상기 제2 전원 라인(PL2)은 도 4를 참조하여 설명한 제2 전원 라인(PL2)일 수 있다. 제2 전원 라인(PL2)은 제1 방향(DR1)을 따라 연장될 수 있다. 제2 전원 라인(PL2)은 컨택 홀(CH)을 통해 제4 정렬 전극(EL4)과 전기적으로 연결될 수 있다.
초기화 전원 라인(IPL)은 제1 방향(DR1)으로 연장되며, 제어 라인(CLi)과 이격되게 배치될 수 있다. 초기화 전원 라인(IPL)은 도 4를 참조하여 설명한 j번째 센싱 라인(SENj)일 수 있다. 초기화 전원 라인(IPL)은 화소 영역(PXA)에 배치된 제3 트랜지스터(T3)와 전기적으로 연결될 수 있다. 초기화 전원 라인(IPL)에는 초기화 전원의 전압이 인가될 수 있다. 스캔 라인(Si), 제어 라인(CLi), 및 초기화 전원 라인(IPL)은 동일한 층에 제공 및/또는 형성될 수 있다.
화소 영역(PXA)의 발광 영역(EA)에는 발광 소자들(LD)이 위치할 수 있고 상기 화소 영역(PXA)의 주변 영역에는 상기 발광 소자들(LD)을 구동하기 위한 회로 소자들이 배치될 수 있다.
일 실시예에 있어서, 화소 영역(PXA)은 일 방향, 일 예로, 제2 방향(DR2)을 따라 구획된 제1 영역(A1)과 제2 영역(A2)을 포함할 수 있다. 제1 영역(A1)에는 화소 회로부(PCL)가 위치할 수 있고, 제2 영역(A2)에는 표시 소자부(DPL)가 위치할 수 있다. 제1 영역(A1)은 발광 영역(EA)에 인접한 주변 영역에 대응될 수 있고, 제2 영역(A2)은 발광 영역(EA)에 대응될 수 있다. 여기서, 주변 영역은 광이 방출되지 않는 비발광 영역을 포함할 수 있다.
편의를 위하여, 화소 회로부(PCL)를 우선적으로 설명한 후, 표시 소자부(DPL)에 대해 설명한다.
화소 회로부(PCL)는 제1 영역(A1)에 위치하는 바텀 금속층(BML), 화소 회로(도 4의 ‘PXC’ 참고), 및 화소 회로(PXC)에 전기적으로 연결된 신호 라인들을 포함할 수 있다.
바텀 금속층(BML)은 기판(SUB) 상에 제공 및/또는 형성될 수 있다. 바텀 금속층(BML)은 기판(SUB)의 하부면을 통해 유입된 광이 화소(PXL)의 제1 트랜지스터(T1)로 진행되는 것을 차단하는 광 차단막일 수 있다. 특히, 바텀 금속층(BML)은 기판(SUB)의 하부면을 통해 유입된 광이 제1 트랜지스터(T1)의 반도체층으로 진행하는 것을 차단하여 상기 제1 트랜지스터(T1)의 오동작을 방지할 수 있다. 이를 위해, 바텀 금속층(BML)은 제1 트랜지스터(T1)와 중첩되도록 기판(SUB) 상에 위치할 수 있다. 일 예로, 바텀 금속층(BML)은 제1 트랜지스터(T1)의 제1 게이트 전극(GE1)과 중첩되도록 기판(SUB) 상에 위치할 수 있다.
바텀 금속층(BML)은 복수의 절연층들을 관통하는 컨택 홀을 통해 스토리지 커패시터(Cst)의 상부 전극(UE)과 전기적 및/또는 물리적으로 연결될 수 있다.
상부 전극(UE)은 평면 및 단면 상에서 볼 때 바텀 금속층(BML)과 중첩할 수 있다. 상부 전극(UE)은 데이터 라인(Dj) 및 제1 전원 라인(PL1)과 동일 층에 제공되고, 동일 재료를 포함하고, 동일 공정으로 형성될 수 있다.
상부 전극(UE)의 일 영역은 복수의 절연층들을 관통하는 컨택 홀을 통해 바텀 금속층(BML)과 연결될 수 있다. 또한, 상부 전극(UE)의 다른 영역은 복수의 절연층들을 관통하는 컨택 홀을 통해 제1 트랜지스터(T1)의 제1 소스 영역(SE1)에 연결될 수 있다. 결국, 바텀 금속층(BML)은 제1 트랜지스터(T1)의 제1 소스 영역(SE1)과 연결될 수 있다.
상술한 바와 같이, 바텀 금속층(BML)이 제1 트랜지스터(T1)의 제1 소스 영역(SE1)에 연결되면, 제2 구동 전원(VSS)의 스윙 폭 마진을 확보할 수 있다. 이 경우, 제1 트랜지스터(T1)의 제1 게이트 전극(GE1)으로 인가되는 게이트 전압의 구동 범위(driving range)를 넓힐 수 있다.
화소 회로(PXC)는 기판(SUB) 상에 제공된 제1 내지 제3 트랜지스터들(T1 ~ T3), 스토리지 커패시터(Cst)를 포함할 수 있다.
제1 트랜지스터(T1)는 도 4를 참조하여 설명한 제1 트랜지스터(T1)일 수 있고, 제2 트랜지스터(T2)는 도 4를 참조하여 설명한 제2 트랜지스터(T2)일 수 있으며, 제3 트랜지스터(T3)는 도 4를 참조하여 설명한 제3 트랜지스터(T3)일 수 있다.
제1 트랜지스터(T1)는 제1 게이트 전극(GE1), 제1 액티브 패턴(ACT1), 제1 소스 영역(SE1), 및 제1 드레인 영역(DE1)을 포함할 수 있다.
제1 게이트 전극(GE1)은 복수의 절연층들을 관통하는 컨택 홀을 통해 제2 트랜지스터(T2)의 제2 소스 영역(SE2)에 연결될 수 있다.
제1 액티브 패턴(ACT1), 제1 소스 영역(SE1), 및 제1 드레인 영역(DE1)은 폴리 실리콘(poly silicon), 아몰퍼스 실리콘(amorphous silicon), 산화물 반도체 등으로 이루어진 반도체 패턴일 수 있다. 제1 액티브 패턴(ACT1), 제1 소스 영역(SE1), 및 제1 드레인 영역(DE1)은 불순물이 도핑되지 않거나 불순물이 도핑된 반도체층으로 형성될 수 있다. 일 예로, 제1 소스 영역(SE1) 및 제1 드레인 영역(DE1)은 불순물이 도핑된 반도체층으로 이루어지며, 제1 액티브 패턴(ACT1)은 불순물이 도핑되지 않은 반도체층으로 이루어질 수 있다. 불순물로는, 일 예로, n형 불순물이 사용될 수 있다.
제1 액티브 패턴(ACT1)은 제1 게이트 전극(GE1)과 중첩되는 영역으로 제1 트랜지스터(T1)의 채널 영역일 수 있다. 제1 액티브 패턴(ACT1)이 길게 형성될 경우, 제1 트랜지스터(T1)의 채널 영역이 길게 형성될 수 있다. 이 경우, 제1 트랜지스터(T1)에 인가되는 게이트 전압(또는 게이트 신호)의 구동 범위가 넓어지게 될 수 있다. 이로 인하여, 발광 소자들(LD)에서 방출되는 광(또는 빛)의 계조를 세밀하게 제어할 수 있다.
제1 소스 영역(SE1)은 제1 액티브 패턴(ACT1)의 일 단에 연결(또는 접촉)될 수 있다. 또한, 제1 소스 영역(SE1)은 복수의 절연층들을 관통하는 컨택 홀을 통해 상부 전극(UE)과 전기적으로 연결될 수 있다.
제1 드레인 영역(DE1)은 제1 액티브 패턴(ACT1)의 타 단에 연결(또는 접촉)될 수 있다. 또한, 제1 드레인 영역(DE1)은 복수의 절연층들을 관통하는 컨택 홀을 통해 제1 전원 라인(PL1)에 연결될 수 있다. 이에 따라, 제1 드레인 영역(DE1)으로 제1 구동 전원(VDD)의 전압이 인가될 수 있다.
제2 트랜지스터(T2)는 제2 게이트 전극(GE2), 제2 액티브 패턴(ACT2), 제2 소스 영역(SE2), 및 제2 드레인 영역(DE2)을 포함할 수 있다.
제2 게이트 전극(GE2)은 스캔 라인(Si)과 일체로 제공될 수 있다. 이 경우, 제2 게이트 전극(GE2)은 스캔 라인(Si)의 일부로 제공되거나 상기 스캔 라인(Si)으로부터 돌출된 형상으로 제공될 수 있다.
상술한 실시예에서, 제2 게이트 전극(GE2)이 스캔 라인(Si)과 일체로 제공되어 상기 스캔 라인(Si)과 전기적으로 연결되는 것으로 설명하였으나, 본 발명이 이에 한정되는 것은 아니다. 실시예에 따라, 제2 게이트 전극(GE2)은 스캔 라인(Si)과 비일체로 제공되어 별도의 연결 수단 등을 통해 상기 스캔 라인(Si)과 전기적으로 연결될 수도 있다.
제2 액티브 패턴(ACT2), 제2 소스 영역(SE2), 및 제2 드레인 영역(DE2)은 폴리 실리콘, 아몰퍼스 실리콘, 산화물 반도체 등으로 이루어진 반도체 패턴일 수 있다. 제2 액티브 패턴(ACT2), 제2 소스 영역(SE2), 및 제2 드레인 영역(DE2)은 불순물이 도핑되지 않거나 불순물이 도핑된 반도체층으로 형성될 수 있다. 일 예로, 제2 소스 영역(SE2) 및 제2 드레인 영역(DE2)은 불순물이 도핑된 반도체층으로 이루어지며, 제2 액티브 패턴(ACT2)은 불순물이 도핑되지 않은 반도체층으로 이루어질 수 있다. 불순물로는, 일 예로, n형 불순물이 사용될 수 있다.
제2 액티브 패턴(ACT2)은 제2 게이트 전극(GE2)과 중첩되는 영역으로 제2 트랜지스터(T2)의 채널 영역일 수 있다.
제2 소스 영역(SE2)은 제2 액티브 패턴(ACT2)의 일 단에 연결(또는 접촉)될 수 있다. 또한, 제2 소스 영역(SE2)은 복수의 절연층들을 관통하는 컨택 홀을 통해 제1 트랜지스터(T1)의 제1 게이트 전극(GE1)에 연결될 수 있다.
제2 드레인 영역(DE2)은 제2 액티브 패턴(ACT2)의 타 단에 연결(또는 접촉)될 수 있다. 또한, 제2 드레인 영역(DE2)은 복수의 절연층들을 관통하는 컨택 홀을 통해 데이터 라인(Dj)에 연결될 수 있다.
제3 트랜지스터(T3)는 제3 게이트 전극(GE3), 제3 액티브 패턴(ACT3), 제3 소스 영역(SE3), 및 제3 드레인 영역(DE3)을 포함할 수 있다.
제3 게이트 전극(GE3)은 제어 라인(CLi)과 일체로 제공될 수 있다. 이 경우, 제3 게이트 전극(GE3)은 제어 라인(CLi)의 일부로 제공되거나 상기 제어 라인(CLi)으로부터 돌출된 형상으로 제공될 수 있다.
상술한 실시예에서, 제3 게이트 전극(GE3)이 제어 라인(CLi)과 일체로 제공되어 상기 제어 라인(CLi)과 전기적으로 연결되는 것으로 설명하였으나, 본 발명이 이에 한정되는 것은 아니다. 실시예에 따라, 제3 게이트 전극(GE3)은 제어 라인(CLi)과 비일체로 제공되어 별도의 연결 수단 등을 통해 상기 제어 라인(CLi)과 전기적으로 연결될 수도 있다.
제3 액티브 패턴(ACT3), 제3 소스 영역(SE3), 및 제3 드레인 영역(DE3)은 폴리 실리콘, 아몰퍼스 실리콘, 산화물 반도체 등으로 이루어진 반도체 패턴일 수 있다. 제3 액티브 패턴(ACT3), 제3 소스 영역(SE3), 및 제3 드레인 영역(DE3)은 불순물이 도핑되지 않거나 불순물이 도핑된 반도체층으로 형성될 수 있다. 일 예로, 제3 소스 영역(SE3) 및 제3 드레인 영역(DE3)은 불순물이 도핑된 반도체층으로 이루어지며, 제3 액티브 패턴(ACT3)은 불순물이 도핑되지 않은 반도체층으로 이루어질 수 있다. 불순물로는, 일 예로, n형 불순물이 사용될 수 있다.
제3 액티브 패턴(ACT3)은 제3 게이트 전극(GE3)과 중첩되는 영역으로 제3 트랜지스터(T3)의 채널 영역일 수 있다.
제3 소스 영역(SE3)은 제3 액티브 패턴(ACT3)의 일 단에 연결(또는 접촉)될 수 있다. 또한, 제3 소스 영역(SE3)은 제1 트랜지스터(T1)의 제1 소스 영역(SE1)에 연결될 수 있다.
제3 드레인 영역(DE3)은 제3 액티브 패턴(ACT3)의 타 단에 연결(또는 접촉)될 수 있다. 또한, 제3 드레인 영역(DE3)은 연결 배선(CNL)(또는, 제1 브릿지 패턴)을 통해 초기화 전원 라인(IPL)에 전기적으로 연결될 수 있다.
연결 배선(CNL)의 일 단은 복수의 절연층들을 관통하는 컨택 홀을 통해 제3 드레인 영역(DE3)에 전기적으로 연결될 수 있다. 연결 배선(CNL)의 타 단은 복수의 절연층들을 관통하는 컨택 홀을 통해 초기화 전원 라인(IPL)에 전기적으로 연결될 수 있다.
스토리지 커패시터(Cst)는 하부 전극(LE)과 상부 전극(UE)을 포함할 수 있다. 여기서, 상기 스토리지 커패시터(Cst)는 도 4를 참조하여 설명한 스토리지 커패시터(Cst)일 수 있다.
하부 전극(LE)은 제1 게이트 전극(GE1)과 일체로 제공될 수 있다. 하부 전극(LE)이 제1 게이트 전극(GE1)과 일체로 제공되는 경우, 하부 전극(LE)은 제1 게이트 전극(GE1)의 일 영역일 수 있다.
상부 전극(UE)은, 평면도 상에서 볼 때, 하부 전극(LE)과 중첩하여 배치되며, 하부 전극(LE)보다 큰 면적(또는 크기)을 갖도록 설계될 수 있다. 상부 전극(UE)은, 평면도 상에서 볼 때, 제1 소스 영역(SE1)과 중첩할 수 있고, 바텀 금속층(BML)과 중첩할 수 있다. 상부 전극(UE)은 데이터 라인(Dj) 및 제1 전원 라인(PL1)과 동일한 층에 제공 및/또는 형성될 수 있다.
상부 전극(UE)은 제1 트랜지스터(T1)의 제1 소스 영역(SE1), 제3 트랜지스터(T3)의 제3 소스 영역(SE3), 및 바텀 금속층(BML)과 전기적으로 연결될 수 있다.
화소 회로부(PCL)는 화소 영역(PXA)의 제1 영역(A1)에 위치한 제2 브릿지 패턴(BRP2)을 더 포함할 수 있다.
제2 브릿지 패턴(BRP2)은 화소 회로부(PCL)의 일부 구성, 일 예로, 스토리지 커패시터(Cst)와 표시 소자부(DPL)의 일부 구성, 일 예로, 제1 정렬 전극(EL1)을 전기적으로 연결하는 중간 매개체일 수 있다.
제2 브릿지 패턴(BRP2)의 일 단은 복수의 절연층들을 관통하는 컨택 홀을 통해 상부 전극(UE)과 전기적으로 연결될 수 있다. 제2 브릿지 패턴(BRP2)의 타 단은 제1 정렬 전극(EL1)과 전기적으로 연결될 수 있다.
상술한 실시예에 있어서, 데이터 라인(Dj) 및 제1 전원 라인(PL1)은 화소 영역(PXA)의 제1 및 제2 영역들(A1, A2) 모두에 걸쳐 제공될 수 있다.
도 5에 도시된 화소 회로부(PCL) 상에는 뱅크(BNK)가 제공 및/또는 형성될 수 있다.
뱅크(BNK)는 해당 화소(PXL)와 그에 인접한 화소(PXL)들 각각의 화소 영역(PXA) 또는 발광 영역(EA)을 정의(또는 구획)하는 구조물로서, 일 예로, 화소 정의막일 수 있다. 뱅크(BNK)는 화소(PXL)에 발광 소자들(LD)을 공급하는 과정에서, 상기 발광 소자들(LD)이 공급되어야 할 발광 영역(EA)을 정의하는 화소 정의막 또는 댐 구조물일 수 있다. 일 예로, 뱅크(BNK)에 의해 화소(PXL)의 발광 영역(EA)이 구획됨으로써 상기 발광 영역(EA)에 목적하는 양 및/또는 종류의 발광 소자(LD)를 포함한 혼합액(일 예로, 잉크)이 공급(또는 투입)될 수 있다.
이러한 뱅크(BNK)는 적어도 하나의 차광 물질 및/또는 반사 물질을 포함하도록 구성되어 각 화소(PXL)와 그에 인접한 화소(PXL)들 사이에서 광(또는 빛)이 새는 빛샘 불량을 방지할 수 있다. 실시예에 따라, 뱅크(BNK)는 투명 물질(또는 재료)을 포함할 수도 있다. 투명 물질로는, 일 예로, 폴리아미드계 수지(polyamides resin), 폴리이미드계 수지(polyimides resin) 등을 포함할 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 다른 실시예에 따라, 각각의 화소(PXL)에서 방출되는 광의 효율을 더욱 향상시키기 위해 뱅크(BNK) 상에는 반사 물질층이 별도로 제공 및/또는 형성될 수도 있다.
뱅크(BNK)는 화소(PXL)의 화소 영역(PXA)에서 뱅크(BNK)의 하부에 위치한 구성들을 노출하는 적어도 하나 이상의 개구(OP)를 포함할 수 있다. 화소(PXL)의 발광 영역(EA)은 뱅크(BNK)의 개구(OP)에 의해 정의될 수 있다. 화소(PXL)의 발광 영역(EA)은 뱅크(BNK)의 개구(OP)에 대응될 수 있다.
뱅크(BNK)의 개구(OP)는 화소 영역(PXA)의 제2 영역(A2)에 위치할 수 있다. 개구(OP)는 발광 소자들(LD) 및 상기 발광 소자들(LD)에 전기적 신호를 인가하는 전극들과 중첩할 수 있다.
다음으로, 화소(PXL)의 표시 소자부(DPL)에 대해 설명한다.
표시 소자부(DPL)는 화소(PXL)가 배치되는 화소 영역(PXA)의 제2 영역(A2)에 위치한 제1 내지 제4 정렬 전극들(EL1 ~ EL4), 발광 소자들(LD), 제1 내지 제4 컨택 전극들(CEL1 ~ CEL4), 제1 및 제2 전극들(CNE1, CNE2)(또는, 제1 및 제2 화소 전극들), 및 중간 전극(CTE)을 포함할 수 있다.
기판(SUB) 상에 제1 정렬 전극(EL1), 제2 정렬 전극(EL2), 제3 정렬 전극(EL3), 및 제4 정렬 전극(EL4)이 제공 및/또는 형성될 수 있다.
제1 정렬 전극(EL1), 제2 정렬 전극(EL2), 제3 정렬 전극(EL3), 및 제4 정렬 전극(EL4)은 제1 방향(DR1)을 따라 순차적으로 배열될 수 있다. 제1 정렬 전극(EL1), 제2 정렬 전극(EL2), 제3 정렬 전극(EL3), 및 제4 정렬 전극(EL4)은 제1 방향(DR1)과 다른, 일 예로, 교차하는 제2 방향(DR2)으로 연장될 수 있다. 제1 내지 제4 정렬 전극들(EL1 ~ EL4)은, 표시 장치(DD)의 제조 과정에서 발광 소자들(LD)이 화소 영역(PXA)에 공급 및 정렬된 이후에는 다른 전극들(일 예로, 제2 방향(DR2)으로 인접한 인접 화소(PXL)들에 제공된 전극들)로부터 분리될 수 있다.
화소(PXL)의 발광 영역(EA)에서, 제1 내지 제4 정렬 전극들(EL1 ~ EL4) 각각은 제1 방향(DR1)을 따라 인접한 전극과 이격되게 배치될 수 있다. 일 예로, 제1 정렬 전극(EL1)은 제2 정렬 전극(EL2)과 이격되게 배치될 수 있고, 상기 제2 정렬 전극(EL2)은 제3 정렬 전극(EL3)과 이격되게 배치될 수 있으며, 상기 제3 정렬 전극(EL3)은 제4 정렬 전극(EL4)과 이격되게 배치될 수 있다. 제1 정렬 전극(EL1)과 제2 정렬 전극(EL2) 사이의 간격, 상기 제2 정렬 전극(EL2)과 제3 정렬 전극(EL3) 사이의 간격, 및 상기 제3 정렬 전극(EL3)과 제4 정렬 전극(EL4) 사이의 간격은 서로 동일할 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 실시예에 따라, 제1 정렬 전극(EL1)과 제2 정렬 전극(EL2) 사이의 간격, 상기 제2 정렬 전극(EL2)과 제3 정렬 전극(EL3) 사이의 간격, 및 상기 제3 정렬 전극(EL3)과 제4 정렬 전극(EL4) 사이의 간격은 서로 상이할 수도 있다.
실시예들에서, 제1 내지 제4 정렬 전극들(EL1 ~ EL4)은 일정한 반사율을 갖는 도전성 물질(또는 재료)로 구성될 수 있다. 도전성 물질(또는 재료)로는, 불투명 금속(또는, 불투명 도전성 물질)을 포함할 수 있다. 불투명 금속으로는, 일 예로, 은(Ag), 마그네슘(Mg), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 티타늄(Ti), 이들의 합금과 같은 금속을 포함할 수 있다. 실시예에 따라, 제1 내지 제4 정렬 전극들(EL1 ~ EL4)은 투명 도전성 물질(또는 재료)을 포함할 수 있다. 투명 도전성 물질(또는 재료)로는, 인듐 주석 산화물(indium tin oxide, ITO), 인듐 아연 산화물(indium zinc oxide, IZO), 아연 산화물(ZnOx), 인듐 갈륨 아연 산화물(indium gallium zinc oxide, IGZO), 인듐 주석 아연 산화물(indium tin zinc oxide, ITZO)과 같은 도전성 산화물, PEDOT(poly(3,4-ethylenedioxythiophene))와 같은 도전성 고분자 등이 포함될 수 있다. 아연 산화물(ZnOx)은 산화아연(ZnO) 및/또는 과산화아연(ZnO2)일 수 있다. 제1 내지 제4 정렬 전극들(EL1 ~ EL4)이 투명 도전성 물질(또는 재료)을 포함하는 경우, 발광 소자들(LD)에서 방출되는 광을 표시 장치의 화상 표시 방향으로 반사시키기 위한 불투명 금속으로 이루어진 별도의 도전층이 추가될 수도 있다.
제1 내지 제4 정렬 전극들(EL1 ~ EL4) 각각은 단일막으로 제공 및/또는 형성될 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 실시예에 따라, 제1 내지 제4 정렬 전극들(EL1 ~ EL4) 각각은 금속들, 합금들, 도전성 산화물, 도전성 고분자들 중 적어도 둘 이상의 물질이 적층된 다중막으로 제공 및/또는 형성될 수도 있다. 제1 내지 제4 정렬 전극들(EL1 ~ EL4) 각각은 발광 소자들(LD) 각각의 양 단부로 신호(또는 전압)를 전달할 때 신호 지연에 의한 왜곡을 최소화하기 위해 적어도 이중막 이상의 다중막으로 형성될 수도 있다.
제1 정렬 전극(EL1)은 화소(PXL)의 제1 영역(A1)으로 일부가 연장되어 제2 브릿지 패턴(BRP2)과 중첩될 수 있다. 일 예로, 제1 정렬 전극(EL1)의 일부는 제1 영역(A1)에서 제2 브릿지 패턴(BRP2) 상에 제공될 수 있다. 제1 정렬 전극(EL1)은 컨택 홀을 통해 제2 브릿지 패턴(BRP2)과 전기적 및/또는 물리적으로 연결될 수 있다.
제4 정렬 전극(EL4)은 화소(PXL)의 제1 영역(A1)으로 일부가 연장되어 제2 전원 라인(PL2)과 중첩될 수 있다. 일 예로, 제4 정렬 전극(EL4)의 일부는 제1 영역(A1)에서 제2 전원 라인(PL2) 상에 제공될 수 있다. 제4 정렬 전극(EL4)은 컨택 홀(CH)을 통해 제2 전원 라인(PL2)과 전기적 및/또는 물리적으로 연결될 수 있다.
제1 내지 제4 정렬 전극들(EL1 ~ EL4) 각각은, 화소(PXL)의 발광 영역(EA)에 발광 소자들(LD)이 정렬되기 전에 대응하는 패드 전극으로부터 소정의 정렬 신호(또는 정렬 전압)를 전달받아 발광 소자들(LD)의 정렬을 위한 정렬 전극(또는 정렬 배선)으로 활용될 수 있다.
제1 내지 제4 정렬 전극들(EL1 ~ EL4) 각각으로 전달되는 정렬 신호들(또는 정렬 전압들)은, 제1 내지 제4 정렬 전극들(EL1 ~ EL4)의 사이에 발광 소자들(LD)이 정렬될 수 있는 정도의 전압 차이 및/또는 위상 차이를 갖는 신호들일 수 있다. 제1 내지 제4 정렬 전극들(EL1 ~ EL4) 각각으로 전달되는 정렬 신호들(또는 정렬 전압들) 중 적어도 하나의 정렬 신호(또는 정렬 전압)는 교류 신호(또는 전압)일 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
화소(PXL)의 발광 영역(EA)에서, 제1 정렬 전극(EL1)과 제2 정렬 전극(EL2)은 그 사이에 병렬 연결된 복수의 발광 소자들(LD)과 함께 제1 직렬 단(도 4의 ‘SET1’ 참고)을 구성하고, 제3 정렬 전극(EL3)과 제4 정렬 전극(EL4)은 그 사이에 병렬 연결된 복수의 발광 소자들(LD)과 함께 제2 직렬 단(도 4의 ‘SET2’ 참고)을 구성할 수 있다.
일 실시예에 있어서, 화소(PXL)의 발광 영역(EA)에는 제1 및 제2 직렬 단들(SET1, SET2)이 배치되며, 상기 제1 및 제2 직렬 단들(SET1, SET2)은 해당 화소(PXL)의 발광 유닛(EMU)을 구성할 수 있다.
제1 직렬 단(SET1)에 포함된 제1 정렬 전극(EL1)은 상기 발광 유닛(EMU)의 애노드일 수 있고, 제2 직렬 단(SET2)에 포함된 제4 정렬 전극(EL4)은 상기 발광 유닛(EMU)의 캐소드일 수 있다.
발광 소자들(LD)은 무기 결정 구조의 재료를 이용한 초소형의 일 예로, 나노 스케일 또는 마이크로 스케일 정도로 작은 크기의, 발광 다이오드일 수 있다. 발광 소자들(LD) 각각은 식각 방식으로 제조된 초소형의 발광 다이오드이거나 성장 방식으로 제조된 초소형의 발광 다이오드일 수 있다.
화소(PXL)의 발광 영역(EA)에는 적어도 2개 내지 수십 개의 발광 소자들(LD)이 정렬 및/또는 제공될 수 있으나, 상기 발광 소자들(LD)의 개수가 이에 한정되는 것은 아니다. 실시예에 따라, 상기 발광 영역(EA)에 정렬 및/또는 제공되는 발광 소자들(LD)의 개수는 다양하게 변경될 수 있다.
발광 소자들(LD) 각각은 컬러 광 및/또는 백색 광 중 어느 하나의 광을 방출할 수 있다. 일 실시예에 있어서, 발광 소자들(LD) 각각은 제1 색의 광을 방출할 수 있다. 여기서, 제1 색의 광은 단파장대의 청색 광일 수 있다.
발광 소자들(LD) 각각은, 평면 상에서 볼 때, 연장 방향(또는 길이(L) 방향)이 제1 방향(DR1)에 평행하도록 제1 내지 제4 정렬 전극들(EL1 ~ EL4) 중 인접한 두 개의 전극들 사이에 정렬될 수 있다. 발광 소자들(LD)은 용액 내에서 분사된 형태로 마련되어 각각의 화소(PXL)의 화소 영역(PXA)에 투입될 수 있다.
발광 소자들(LD)은 잉크젯 프린팅 방식, 슬릿 코팅 방식, 또는 이외에 다양한 방식을 통해 각각의 화소(PXL)의 화소 영역(PXA)에 투입될 수 있다. 일 예로, 발광 소자들(LD)은 휘발성 용매에 혼합되어 잉크젯 프린팅 방식이나 슬릿 코팅 방식을 통해 상기 화소 영역(PXA)에 공급될 수 있다. 이때, 상기 화소 영역(PXA)에 제공된 제1 내지 제4 정렬 전극들(EL1 ~ EL4) 각각에 대응하는 정렬 신호가 인가되면, 제1 내지 제4 정렬 전극들(EL1 ~ EL4) 중 인접한 두 전극들 사이에 전계가 형성될 수 있다. 이로 인하여, 제1 내지 제4 정렬 전극들(EL1 ~ EL4) 중 인접한 두 전극들 사이에 발광 소자들(LD)이 정렬될 수 있다.
발광 소자들(LD)이 정렬된 이후에는 용매를 휘발시키거나 이외의 다른 방식으로 제거하여 각각의 화소(PXL)의 화소 영역(PXA)에 발광 소자들(LD)이 최종적으로 정렬 및/또는 제공될 수 있다.
제1 내지 제4 정렬 전극들(EL1 ~ EL4) 중 인접한 두 전극들 사이에 길이(도 1의 ‘L’ 참고) 방향이 제1 방향(DR1)과 평행한 발광 소자들(LD)이 정렬되는 것으로 도시하였으나, 본 발명이 이에 한정되는 것은 아니다. 실시예에 따라, 발광 소자들(LD) 중 일부는, 인접한 두 전극들 사이에서 그 길이(L) 방향이 제2 방향(DR2) 및/또는 상기 제2 방향(DR2)에 경사진 방향과 평행하게 정렬될 수도 있다. 또한, 실시예에 따라, 인접한 두 전극들 사이에 역방향으로 연결된 적어도 하나의 역방향 발광 소자(도 4의 ‘LDr’ 참고)가 더 배치될 수도 있다.
일 실시예에 있어서, 발광 소자들(LD)은 복수의 제1 발광 소자(LD1)들 및 복수의 제2 발광 소자(LD2)들을 포함할 수 있다.
제1 발광 소자(LD1)들은 제1 정렬 전극(EL1)과 제2 정렬 전극(EL2) 사이에 배치될 수 있다. 제2 발광 소자(LD2)들은 제3 정렬 전극(EL3)과 제4 정렬 전극(EL4) 사이에 배치될 수 있다.
제1 발광 소자(LD1)들은 제1 정렬 전극(EL1)과 제2 정렬 전극(EL2) 사이에서 동일한 방향으로 정렬될 수 있다. 일 예로, 제1 발광 소자(LD1)들 각각의 일 단부(예를 들어, 제1 단부(EP1), 도 2 참고)는 제1 정렬 전극(EL1)에 연결되고, 그의 타 단부(예를 들어, 제2 단부(EP2), 도 2 참고)는 제2 정렬 전극(EL2)에 연결될 수 있다. 제1 정렬 전극(EL1)과 제2 정렬 전극(EL2)은 그 사이에 동일한 방향으로 병렬 연결된 제1 발광 소자(LD1)들과 함께 제1 직렬 단(SET1)을 구성할 수 있다.
제2 발광 소자(LD2)들은 제3 정렬 전극(EL3)과 제4 정렬 전극(EL4) 사이에서 동일한 방향으로 정렬될 수 있다. 일 예로, 제2 발광 소자(LD2)들 각각의 일 단부는 제3 정렬 전극(EL3)에 연결되고, 그의 타 단부는 제4 정렬 전극(EL4)에 연결될 수 있다. 제3 정렬 전극(EL3)과 제4 정렬 전극(EL4)은 그 사이에 동일한 방향으로 연결된 제2 발광 소자(LD2)들과 함께 제2 직렬 단(SET2)을 구성할 수 있다.
제1 내지 제4 컨택 전극들(CEL1 ~ CEL4)은 제1 내지 제4 정렬 전극들(EL1 ~ EL4)과 중첩하여 배치될 수 있다. 또한, 제1 및 제2 전극들(CNE1, CNE2)과 중간 전극(CTE)은 제1 내지 제4 컨택 전극들(CEL1 ~ CEL4)과 중첩하여 배치될 수 있다. 중간 전극(CTE)은 제1 중간 전극(CTE1)과 제2 중간 전극(CTE2)을 포함할 수 있다. 제1 전극(CNE1), 제1 중간 전극(CTE1), 제2 중간 전극(CTE2), 및 제2 전극(CNE2)은 제1 내지 제4 컨택 전극들(CEL1 ~ CEL4)과 각각 중첩하여 배치되며, 실시예에 따라, 제1 전극(CNE1), 제1 중간 전극(CTE1), 제2 중간 전극(CTE2), 및 제2 전극(CNE2)은 제1 내지 제4 컨택 전극들(CEL1 ~ CEL4)과 각각 완전 중첩할 수 있다.
평면도 상에서, 제1 내지 제4 컨택 전극들(CEL1 ~ CEL4), 제1 및 제2 전극들(CNE1, CNE2), 및 제1 및 제2 중간 전극들(CTE1, CTE2) 각각은 제2 방향(DR2)으로 연장된 바(bar) 형상을 가지며, 제1 내지 제4 컨택 전극들(CEL1 ~ CEL4)은 제1 방향(DR1)으로 이격되고, 제1 및 제2 전극들(CNE1, CNE2) 및 제1 및 제2 중간 전극들(CTE1, CTE2) 은 제1 방향(DR1)으로 이격될 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다. 실시예에 따라, 제1 내지 제4 컨택 전극들(CEL1 ~ CEL4), 제1 및 제2 전극들(CNE1, CNE2), 및 제1 및 제2 중간 전극들(CTE1, CTE2)의 형상은 발광 소자들(LD) 각각과 전기적으로 안정되게 연결되는 범위 내에서 다양하게 변경될 수 있다. 또한, 제1 내지 제4 컨택 전극들(CEL1 ~ CEL4), 제1 및 제2 전극들(CNE1, CNE2), 및 제1 및 제2 중간 전극들(CTE1, CTE2) 각각의 형상은 그 하부 및/또는 상부에 배치된 전극들과의 연결 관계를 고려하여 다양하게 변경될 수 있다.
제1 내지 제4 컨택 전극들(CEL1 ~ CEL4) 및 제1 및 제2 전극들(CNE1, CNE2)과 중간 전극(CTE)은 제1 내지 제4 정렬 전극들(EL1 ~ EL4)과 발광 소자들(LD)을 전기적으로 더욱 안정되게 연결하는 구성일 수 있다.
예를 들어, 제1 컨택 전극(CEL1)은 제1 정렬 전극(EL1)과 중첩하며, 제1 정렬 전극(EL1)과 제1 발광 소자(LD1)들 각각의 일 단부(예를 들어, 제1 단부(EP1), 도 2 참고)를 전기적으로 연결할 수 있다. 제2 컨택 전극(CEL2)은 제2 정렬 전극(EL2)과 중첩하며, 제2 정렬 전극(EL2)과 제1 발광 소자(LD1)들 각각의 타 단부(예를 들어, 제2 단부(EP2), 도 2 참고)를 전기적으로 연결할 수 있다. 제3 컨택 전극(CEL3)은 제3 정렬 전극(EL3)과 중첩하며, 제3 정렬 전극(EL3)과 제2 발광 소자(LD2)들 각각의 일 단부(예를 들어, 제1 단부(EP1), 도 2 참고)를 전기적으로 연결할 수 있다. 제4 컨택 전극(CEL4)은 제4 정렬 전극(EL4)과 중첩하며, 제4 정렬 전극(EL4)과 제2 발광 소자(LD2)들 각각의 타 단부(예를 들어, 제2 단부(EP2), 도 2 참고)를 전기적으로 연결할 수 있다.
예를 들어, 제1 전극(CNE1)은 제1 컨택 전극(CEL1) 및/또는 제1 정렬 전극(EL1)과 중첩하며, 제1 컨택 전극(CEL1)과 함께 제1 정렬 전극(EL1)과 제1 발광 소자(LD1)들 각각의 일 단부(예를 들어, 제1 단부(EP1), 도 2 참고)를 전기적으로 연결할 수 있다. 제1 중간 전극(CTE1)은 제2 컨택 전극(CEL2) 및/또는 제2 정렬 전극(EL2)과 중첩하며, 제2 컨택 전극(CEL2)과 함께 제2 정렬 전극(EL2)과 제1 발광 소자(LD1)들 각각의 타 단부(예를 들어, 제2 단부(EP2), 도 2 참고)를 전기적으로 연결할 수 있다. 제2 중간 전극(CTE2)은 제3 컨택 전극(CEL3) 및/또는 제3 정렬 전극(EL3)과 중첩하며, 제3 컨택 전극(CEL3)과 함께 제3 정렬 전극(EL3)과 제2 발광 소자(LD2)들 각각의 일 단부(예를 들어, 제1 단부(EP1), 도 2 참고)를 전기적으로 연결할 수 있다. 제2 전극(CNE2)은 제4 컨택 전극(CEL4) 및/또는 제4 정렬 전극(EL4)과 중첩하며, 제4 컨택 전극(CEL4)과 함께 제4 정렬 전극(EL4)과 제2 발광 소자(LD2)들 각각의 타 단부(예를 들어, 제2 단부(EP2), 도 2 참고)를 전기적으로 연결할 수 있다.
제1 내지 제4 컨택 전극들(CEL1 ~ CEL4), 제1 및 제2 전극들(CNE1, CNE2), 중간 전극(CTE), 제1 내지 제4 정렬 전극들(EL1 ~ EL4), 및 발광 소자들(LD)간 보다 구체적인 연결 구성에 대해서는 도 6a 및 도 6b를 참조하여 후술하기로 한다.
제1 중간 전극(CTE1)과 제2 중간 전극(CTE2)은 일체로 제공되어 서로 연결될 수 있다. 제1 중간 전극(CTE1)과 제2 중간 전극(CTE2)은 중간 전극(CTE)의 서로 다른 일 영역일 수 있다. 상기 제1 중간 전극(CTE1)은 도 4를 참고하여 설명한 제1 중간 전극(CTE1)과 동일한 구성일 수 있고, 상기 제2 중간 전극(CTE2)은 도 4를 참고하여 설명한 제2 중간 전극(CTE2)과 동일한 구성일 수 있다. 중간 전극(CTE)은 제1 발광 소자(LD1)들 각각의 타 단부와 제2 발광 소자(LD2)들 각각의 일 단부를 전기적으로 연결하는 브릿지 전극(또는 연결 전극)으로 기능할 수 있다. 즉, 중간 전극(CTE)은 제1 직렬 단(SET1)과 제2 직렬 단(SET2)을 연결하는 브릿지 전극(또는 연결 전극)일 수 있다.
도 6a 및 도 6b는 도 5의 Ⅰ-Ⅰ'선에 따른 화소를 나타내는 단면도들이다. 도 5에 도시된 제1 내지 제3 트랜지스터들(T1 ~ T3)은 상호 실질적으로 동일하거나 유사하므로, 제1 내지 제3 트랜지스터들(T1 ~ T3)의 일 예로서, 제1 트랜지스터(T1)가 도 6a 및 도 6b에 도시되었다. 또한, 제1 직렬단(SET1, 도 4 참고) 및 제2 직렬단(SET2, 도 4 참고)은 상호 실질적으로 동일하거나 유사하므로, 제1 직렬단(SET1) 및 제2 직렬단(SET2)의 일 예로서, 제1 직렬단(SET1)에 대응하는 구성이 도 6a 및 도 6b에 도시되었다.
도 6a 및 도 6b에서는 각각의 전극을 단일막의 전극으로, 복수의 절연층들을 단일막의 절연층으로만 도시하는 등 하나의 화소(PXL)를 단순화하여 도시하였으나, 본 발명이 이에 한정되는 것은 아니다.
도 5, 도 6a, 및 도 6b를 참조하면, 화소(PXL) 및 이를 구비한 표시 장치(DD, 도 3 참고)는, 기판(SUB)의 일면 상에 배치된 화소 회로부(PCL)(또는, 화소 회로층) 및 표시 소자부(DPL)(또는, 표시 소자층)을 포함할 수 있다.
화소 회로부(PCL)에는 화소(PXL)의 화소 회로(PXC, 도 4 참고)를 구성하는 회로 소자들(일 예로, 제1 트랜지스터(T1)) 및 이에 연결되는 각종 배선들이 배치될 수 있다. 그리고, 표시 소자부(DPL)에는 화소(PXL)의 발광 유닛(EMU, 도 4 참고)을 구성하는 제1 및 제2 정렬 전극들(EL1, EL2)(및 제3 및 제4 정렬 전극들(EL3, EL4)), 제1 발광 소자(LD1)(또는, 발광 소자들(LD)), 제1 및 제2 컨택 전극들(CEL1, CEL2)(및 제3 및 제4 컨택 전극들(CEL3, CEL4)), 제1 전극(CNE1)(및 제2 전극(CNE2)), 및 제1 중간 전극(CTE1)(및 제2 중간 전극(CTE2))이 배치될 수 있다.
화소 회로부(PCL)는 회로 소자들 및 배선들 외에도 복수의 절연막들(또는, 절연층들)을 포함할 수 있다. 예를 들어, 화소 회로부(PCL)는 기판(SUB)의 일면 상에 순차적으로 적층된 버퍼층(BFL), 게이트 절연막(GI), 제1 층간 절연막(ILD1), 제2 층간 절연막(ILD2) 및/또는 패시베이션막(PSV)(또는, 보호막)을 포함할 수 있다.
복수의 절연층들 각각은 유기 절연막, 무기 절연막, 또는 무기 절연막 상에 배치된 유기 절연막을 포함하는 형태로 제공될 수 있다. 무기 절연막은, 예를 들어, 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 알루미늄 산화물(AlOx)과 같은 금속 산화물 중 적어도 하나를 포함할 수 있다. 유기 절연막은, 예를 들어, 아크릴계 수지(polyacrylates resin), 에폭시계 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드계 수지(polyamides resin), 폴리이미드계 수지(polyimides rein), 불포화 폴리에스테르계 수지(unsaturated polyesters resin), 폴리페닐렌 에테르계 수지(poly-phenylen ethers resin), 폴리페닐렌 설파이드계 수지(poly-phenylene sulfides resin), 및 벤조사이클로부텐 수지(benzocyclobutene resin) 중 적어도 하나를 포함할 수 있다.
바텀 금속층(BML)은 기판(SUB)과 버퍼층(BFL)의 사이에 배치되며, 적어도 제1 트랜지스터(T1)의 제1 게이트 전극(GE1) 및/또는 제1 액티브 패턴(ACT1)과 중첩할 수 있다.
바텀 금속층(BML)이 선택적으로 형성된 기판(SUB)의 일면 상에는 버퍼층(BFL)이 배치될 수 있다. 버퍼층(BFL)은 각각의 회로 소자에 불순물이 확산되는 것을 방지할 수 있다.
버퍼층(BFL) 상에는 반도체층이 배치될 수 있다. 반도체층은 제1 트랜지스터(T1)의 제1 액티브 패턴(ACT1)을 포함할 수 있다. 제1 액티브 패턴(ACT1)은 제1 게이트 전극(GE1)과 중첩하는 채널 영역과, 상기 채널 영역의 양측에 배치된 제1 및 제2 도전 영역들(일 예로, 제1 소스 영역(SE1, 도 5 참고) 및 제1 드레인 영역(DE1, 도 5 참고))을 포함할 수 있다.
반도체층 상에는 게이트 절연막(GI)이 배치될 수 있다.
게이트 절연막(GI) 상에는 제1 트랜지스터(T1)의 제1 게이트 전극(GE1)이 배치될 수 있다.
제1 트랜지스터(T1)의 제1 게이트 전극(GE1) 상에는 제1 층간 절연막(ILD1)이 배치될 수 있다.
제1 층간 절연막(ILD1) 상에는 제1 트랜지스터(T1)의 제1 및 제2 트랜지스터 전극들(TE1, TE2)이 배치될 수 있다. 여기서, 제1 및 제2 트랜지스터 전극들(TE1, TE2)은 소스 및 드레인 전극들일 수 있다. 제1 트랜지스터 전극(TE1)은 제1 층간 절연막(ILD1) 및 게이트 절연막(GI)을 관통하는 컨택 홀을 통해 제1 액티브 패턴(ACT1)의 제1 도전 영역(예를 들어, 제1 드레인 영역(DE1, 도 5 참고))과 접촉하거나 연결될 수 있다. 제2 트랜지스터 전극(TE2)은 제1 층간 절연막(ILD1) 및 게이트 절연막(GI)을 관통하는 컨택 홀을 통해 제1 액티브 패턴(ACT1)의 제2 도전 영역(예를 들어, 제1 소스 영역(SE1, 도 5 참고))과 접촉하거나 연결될 수 있다.
제1 및 제2 트랜지스터 전극들(TE1, TE2) 상에는 제2 층간 절연막(ILD2)이 배치될 수 있다.
제2 층간 절연막(ILD2) 상에는 제1 전원 라인(PL1) 및 제2 브릿지 패턴(BRP2)이 배치될 수 있다.
제1 전원 라인(PL1)은 제2 층간 절연막(ILD2)을 관통하는 컨택 홀을 통해 제1 트랜지스터 전극(TE1)에 접촉하거나 연결될 수 있다. 제2 브릿지 패턴(BRP2)은 제2 층간 절연막(ILD2)을 관통하는 컨택 홀을 통해 제2 트랜지스터 전극(TE2)에 접촉하거나 연결될 수 있다.
제1 전원 라인(PL1) 및 제2 브릿지 패턴(BRP2) 상에는 패시베이션막(PSV)이 배치될 수 있다. 실시예에 따라, 패시베이션막(PSV)은 적어도 유기 절연막을 포함하며 화소 회로부(PCL)의 표면을 실질적으로 평탄화할 수 있다.
일 실시예에서, 패시베이션막(PSV)은 비발광 영역(NEA)에서 화소 회로부(PCL)의 표면을 평탄화하고, 발광 영역(EA)에서 월 패턴(BNP)(또는, 패턴, 돌출 패턴)을 구성할 수 있다. 월 패턴(BNP)은 제1 및 제2 정렬 전극들(EL1, EL2) 하부에 제공되며, 제1 및 제2 정렬 전극들(EL1, EL2) 각각의 일 영역을 제3 방향(DR3)으로 돌출시킬 수 있다. 이에 따라, 제1 발광 소자(LD1) 주변에 벽 구조물이 형성될 수 있다. 예를 들어, 제1 발광 소자(LD1)의 제1 및 제2 단부들(EP1, EP2)과 마주하도록 발광 영역(EA)에 벽 구조물이 형성될 수 있다. 월 패턴(BNP)은 다양한 형상을 가질 수 있다. 일 실시예에서, 월 패턴(BNP)은 도 6a 및 도 6b에 도시된 바와 같이 소정 범위의 각도로 기울어진 경사면을 가질 수 있다. 다른 실시예에서, 월 패턴(BNP)은 기판(SUB)에 대하여 곡면 형상의 측면 또는 반원(또는, 반타원) 형상의 단면 또는 계단 형상의 측면을 가질 수도 있다. 월 패턴(BNP)의 상부에 배치되는 도전층들(또는, 전극들) 및/또는 절연막들은 월 패턴(BNP)에 대응하는 표면 프로파일을 가질 수 있다.
화소 회로(PXC, 도 4 참고)가 비발광 영역(NEA)에만 배치되는 경우, 발광 영역(EA)에 대한 평탄화가 불필요할 수 있다. 비발광 영역(NEA)에 대한 평탄화와 동시에 월 패턴(BNP)을 형성하는 경우, 제조 공정이 간소화될 수 있다.
다만, 패시베이션막(PSV)이 이에 한정되는 것은 아니다. 예를 들어, 패시베이션막(PSV)은 비발광 영역(NEA) 및 발광 영역(EA) 전체를 평탄화시키고, 패시베이션막(PSV)과 별개인 월 패턴(BNP)이 발광 영역(EA)에 형성될 수도 있다.
패시베이션막(PSV)의 상부에는 표시 소자부(DPL)가 배치될 수 있다.
표시 소자부(DPL)는 제1 및 제2 정렬 전극들(EL1, EL2), 제1 절연막(INS1)(또는, 제1 절연 패턴), 제1 발광 소자(LD1), 제1 및 제2 컨택 전극들(CEL1, CEL2), 제1 전극(CNE1), 제1 중간 전극(CTE1), 및 제2 절연막(INS2)(또는, 제2 절연 패턴)을 포함할 수 있다.
제1 및 제2 정렬 전극들(EL1, EL2)은 월 패턴(BNP) 상부에 배치될 수 있다. 제1 및 제2 정렬 전극들(EL1, EL2)은 발광 영역(EA)에서 서로 이격되어 배치될 수 있다.
실시예들에서, 제1 및 제2 정렬 전극들(EL1, EL2) 각각은 복수의 전극층들(또는, 도전층들)을 포함하는 다중막 구조를 가질 수 있다. 예를 들어, 제1 및 제2 정렬 전극들(EL1, EL2) 각각은 제1 전극층(또는, 제1 도전층) 및 제2 전극층(또는, 제2 도전층)을 포함할 수 있다. 제1 전극층 및 제2 전극층 중 하나는 상대적으로 큰 반사율을 가지고, 제1 전극층 및 제2 전극층 중 다른 하나는 상대적으로 큰 전기전도도(또는, 도전율)를 가질 수 있다. 즉, 제1 전극층 및 제2 전극층 중 하나는 제1 발광 소자(LD1)로부터 방출되는 광을 제3 방향(DR3)(또는, 표시 장치의 화상 표시 방향)으로 진행되게 하기 위해 일정한 반사율을 갖는 물질로 이루어지고, 제1 전극층 및 제2 전극층 중 다른 하나는 저항(또는, 접촉 저항)을 감소시키기 위해 저저항 물질을 포함할 수 있다. 예를 들어, 제1 전극층은 상대적으로 큰 반사율을 가지며, 은(Ag), 마그네슘(Mg), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 티타늄(Ti), 이들의 합금과 같은 금속을 포함할 수 있다. 예를 들어, 제2 전극층은 상대적으로 큰 전기전도도를 가지며, 몰리브덴(Mo), 티타늄(Ti), 구리(Cu), 알루미늄(Al), 은(Ag) 및 이들의 합금과 같은 금속을 포함할 수 있다.
제1 절연막(INS1)은 제1 및 제2 정렬 전극들(EL1, EL2) 상에 배치될 수 있다.
제1 절연막(INS1)은 제1 및 제2 정렬 전극들(EL1, EL2)을 전면적으로 커버하도록 화소 회로부(PCL)(또는, 이에 대응하는 층) 상에 제공 및/또는 형성될 수 있다. 제1 절연막(INS1) 상에 제1 발광 소자(LD1)(또는, 발광 소자들(LD))가 공급 및 정렬된 이후, 제1 절연막(INS1)은 제1 및 제2 정렬 전극들(EL1, EL2) 각각의 일 영역을 노출하도록 부분적으로 개구될 수 있다. 제1 절연막(INS1)은 제1 발광 소자(LD1)의 공급 및 정렬 이후 제1 발광 소자(LD1) 하부에 국부적으로 배치되는 개별 패턴의 형태로 패터닝될 수도 있다. 제1 절연막(INS1)은 비발광 영역(NEA)에도 배치될 수 있다. 실시예에 따라, 제1 절연막(INS1)은 생략될 수도 있다.
제1 절연막(INS1)을 포함한 기판(SUB)의 일면 상에는 뱅크(BNK)가 배치될 수 있다. 예를 들어, 뱅크(BNK)는 발광 영역(EA)을 둘러싸도록 비발광 영역(NEA)에 제공될 수 있다.
뱅크(BNK)는 적어도 하나의 무기 물질 및/또는 유기 물질을 포함하는 절연 물질을 포함할 수 있다. 일 예로, 뱅크(BNK)는 실리콘 질화물(SiNx), 실리콘 산화물(SiOx) 또는 실리콘 산질화물(SiOxNy) 등을 비롯한 다양한 무기 절연 물질을 포함하는 적어도 한 층의 무기막을 포함할 수 있다. 또는, 뱅크(BNK)는 포토레지스트 물질 등을 비롯한 다양한 종류의 유기 절연 물질을 포함하는 적어도 한 층의 유기막을 포함하거나, 유/무기 물질을 복합적으로 포함하는 단일층 또는 다중층의 절연체로 구성될 수도 있다.
일 실시예에서, 뱅크(BNK)는 차광성 물질이나 컬러 필터 물질 등을 포함함으로써, 인접한 화소(PXL)들의 사이에서 빛샘이 발생하는 것을 차단할 수 있다.
제1 절연막(INS1) 상에는 제1 발광 소자(LD1)가 배치될 수 있다.
발광 영역(EA)에 제1 발광 소자(LD1)(또는, 발광 소자들(LD))가 공급 및 정렬될 수 있다. 실시예에 따라, 잉크젯 방식, 슬릿 코팅 방식, 또는 이외의 다양한 방식을 통해 화소(PXL)의 발광 영역(EA)에 다수의 발광 소자들(LD)을 공급하고, 제1 및 제2 정렬 전극들(EL1, EL2)(또는, 제1 및 제2 정렬 전극들(EL1, EL2)로 분리되기 이전의 정렬 배선들) 각각에 소정의 정렬 신호(또는, 정렬 전압)를 인가함에 의해 제1 발광 소자(LD1)가 제1 및 제2 정렬 전극들(EL1, EL2)(또는, 월 패턴(BNP)들) 사이에 정렬될 수 있다.
제1 및 제2 컨택 전극들(CEL1, CEL2)은 제1 및 제2 정렬 전극들(EL1, EL2) 및 제1 발광 소자(LD1) 상에 배치될 수 있다.
도 6a에 도시된 바와 같이, 제1 컨택 전극(CEL1)은 제1 발광 소자(LD1)의 제1 단부(EP1) 상에 제공 및/또는 형성될 수 있다. 제1 컨택 전극(CEL1)은 제1 발광 소자(LD1)의 제1 단부(EP1)와 직접 접촉하여 상기 제1 발광 소자(LD1)의 제1 단부(EP1)와 전기적 및/또는 물리적으로 연결될 수 있다. 또한, 제1 컨택 전극(CEL1)은 제1 정렬 전극(EL1) 상에 제공 및/또는 형성될 수 있다. 제1 컨택 전극(CEL1)은 제1 정렬 전극(EL1)과 직접 접촉하여 상기 제1 정렬 전극(EL1)과 전기적 및/또는 물리적으로 연결될 수 있다. 이에 따라, 제1 정렬 전극(EL1)과 제1 발광 소자(LD1)들 각각의 제1 단부(EP1)는 제1 컨택 전극(CEL1)을 통해 서로 전기적으로 연결될 수 있다.
다만, 제1 컨택 전극(CEL1)이 이에 한정되는 것은 아니다. 예를 들어, 도 6b에 도시된 바와 같이, 제1 컨택 전극(CEL1)은 제1 발광 소자(LD1)의 제1 단부(EP1)만을 커버하며, 제1 발광 소자(LD1)의 제1 단부(EP1)와만 직접 접촉할 수 있다. 제1 컨택 전극(CEL1)은 제1 전극(CNE1)을 통해 제1 정렬 전극(EL1)과 전기적으로 연결될 수도 있다.
제1 컨택 전극(CEL1)과 유사하게, 제2 컨택 전극(CEL2)은 제1 발광 소자(LD1)의 제2 단부(EP2) 상에 제공 및/또는 형성될 수 있다. 도 6a에 도시된 바와 같이, 제2 컨택 전극(CEL2)은 제1 발광 소자(LD1)의 제2 단부(EP2)와 직접 접촉할 수 있다. 또한, 제2 컨택 전극(CEL2)은 제2 정렬 전극(EL2) 상에 제공 및/또는 형성될 수 있다. 제2 컨택 전극(CEL2)은 제2 정렬 전극(EL2)과 직접 접촉할 수 있다. 이에 따라, 제2 정렬 전극(EL2)과 제1 발광 소자(LD1)의 제2 단부(EP2)는 제2 컨택 전극(CEL2)을 통해 서로 전기적으로 연결될 수 있다.
다만, 제2 컨택 전극(CEL2)이 이에 한정되는 것은 아니다. 예를 들어, 도 6b에 도시된 바와 같이, 제2 컨택 전극(CEL2)은 제1 발광 소자(LD1)의 제2 단부(EP2)만을 커버하며, 제1 발광 소자(LD1)의 제2 단부(EP2)와만 직접 접촉할 수 있다. 제2 컨택 전극(CEL2)은 제1 중간 전극(CTE1)을 통해 제2 정렬 전극(EL2)과 전기적으로 연결될 수도 있다.
실시예들에서, 제1 및 제2 컨택 전극들(CEL1, CEL2)(및 제3 및 제4 컨택 전극들(CEL3, CEL4))은 화학 기상 증착(chemical vapor deposition; CVD)을 통해 형성될 수 있다. 참고로, 물리 기상 증착(physical vapor deposition; PVD)(예를 들어, 스퍼터링(sputtering) 증착) 기술은 금속 또는 합금으로도 박막을 형성할 수 있고 막의 두께를 정밀하게 제어할 수 있으므로, 전극 형성시에 물리 기상 증착이 일반적으로 이용된다. 그러나, 물리 기상 증착을 통해 형성된 전극의 경우 상대적으로 낮은 스텝 커버리지(step coverage) 특성을 가지며, 이에 따라, 예를 들어, 제1 및 제2 컨택 전극들(CEL1, CEL2)과 제1 발광 소자(LD1)간의 접촉에 불량이 발생할 수 있다. 여기서, 스텝 커버리지는 하부 구성(예를 들어, 제1 발광 소자(LD1))의 측면에 증착된 박막의 두께와 하부 구성의 상면에 증착된 박막의 두께의 비율로 정의될 수 있다. 스텝 커버리지가 높거나 좋을수록 하부 구성의 측면과 상면에서 박막의 두께가 균일할 수 있다. 반대로 스텝 커버리지가 낮거나 나쁠수록 박막의 두께의 얇은 부분에서(예를 들어, 하부 구성의 측면에 증착된 박막의 일 부분에서) 불량이 발생할 수 있다. 화학 기상 증착의 경우, 하부 구성의 표면에서 반응 가스가 화학 반응이 일으키고, 화학 반응을 통해 생성된 반응물들이 농도차 확산에 의해 하부 구성의 표면을 따라 이동하며, 이에 따라, 화학 기상 증착을 통해 형성된 박막의 경우 상대적으로 높은 스텝 커버리지 특성을 가질 수 있다.
제1 및 제2 컨택 전극들(CEL1, CEL2)이 제1 발광 소자(LD1)의 제1 및 제2 단부들(EP1, EP2)을 커버하는 경우, 제1 발광 소자(LD1)의 제1 및 제2 단부들(EP1, EP2)(즉, 측면들)에서 제1 및 제2 컨택 전극들(CEL1, CEL2)의 두께는 균일하며, 접촉 불량이 방지될 수 있다. 도 8을 참조하여 후술하겠지만, 제1 발광 소자(LD1)의 제1 및 제2 단부들(EP1, EP2)(즉, 측면)의 표면이 고르지 않더라도, 화학 기상 증착을 통해 형성된 제1 및 제2 컨택 전극들(CEL1, CEL2)은 제1 발광 소자(LD1)의 제1 및 제2 단부들(EP1, EP2)과 전체적으로 접촉할 수 있다. 즉, 제1 및 제2 컨택 전극들(CEL1, CEL2)에 대한 제1 발광 소자(LD1)의 측면 접촉(side contact) 면적이 충분히 확보될 수 있고, 이에 따라, 제1 발광 소자(LD1)와 제1 및 제2 컨택 전극들(CEL1, CEL2) 간의 접촉 저항의 증가 또는 접촉 불량이 방지될 수 있다.
제1 및 제2 컨택 전극들(CEL1, CEL2)(및 제3 및 제4 컨택 전극들(CEL3, CEL4))을 화학 기상 증착을 통해 형성하기 위해, 제1 및 제2 컨택 전극들(CEL1, CEL2)(및 제3 및 제4 컨택 전극들(CEL3, CEL4))은 화학 기상 증착으로 형성될 수 있는 물질을 포함할 수 있다.
일 실시예에서, 제1 및 제2 컨택 전극들(CEL1, CEL2)(및 제3 및 제4 컨택 전극들(CEL3, CEL4))은 도핑된 반도체 물질을 포함할 수 있다. 예를 들어, 제1 및 제2 컨택 전극들(CEL1, CEL2)(및 제3 및 제4 컨택 전극들(CEL3, CEL4))은 제1 도전형 도펀트가 도핑된 n형 반도체 물질을 포함하거나, 제2 도전형 도펀트가 도핑된 p형 반도체 물질을 포함할 수 있다.
예를 들어, 반응가스로 실란(SiH4) 및 수소(H2)를 이용하는 경우, 제1 및 제2 컨택 전극들(CEL1, CEL2)(및 제3 및 제4 컨택 전극들(CEL3, CEL4))은 아몰퍼스 실리콘(amorphous silicon, a-Si)(또는, 비정질 실리콘)을 포함할 수 있다. 이후, 임플란트 공정을 통해 아몰퍼스 실리콘에 n형 불순물 또는 p형 불순물이 도핑될 수 있다.
다른 예로, 반응가스로 실란(SiH4), 수소(H2), 및 다이보레인(B2H6)을 이용하는 경우, 제1 및 제2 컨택 전극들(CEL1, CEL2)(및 제3 및 제4 컨택 전극들(CEL3, CEL4))은 p형 아몰퍼스 실리콘(즉, p+ a-Si)을 포함할 수 있다.
다른 예로, 반응가스로 실란(SiH4), 수소(H2), 및 포스핀(PH3)을 이용하는 경우, 제1 및 제2 컨택 전극들(CEL1, CEL2)(및 제3 및 제4 컨택 전극들(CEL3, CEL4))은 n형 아몰퍼스 실리콘(즉, n+ a-Si)을 포함할 수 있다. 전자가 다수 캐리어인 n형 아몰퍼스 실리콘의 접촉 저항이 정공이 다수 캐리어인 p형 아몰퍼스 실리콘의 접촉 저항보다 낮을 수 있다. 이에 따라, 제1 및 제2 컨택 전극들(CEL1, CEL2)(및 제3 및 제4 컨택 전극들(CEL3, CEL4))은 n형 아몰퍼스 실리콘을 포함할 수 있다.
제1 및 제2 컨택 전극들(CEL1, CEL2) 상에는 제1 전극(CNE1) 및 제1 중간 전극(CTE1)이 제공 및/또는 형성될 수 있다.
도 6a에 도시된 바와 같이, 제1 전극(CNE1)은 제1 정렬 전극(EL1) 및/또는 제1 컨택 전극(CEL1) 상에 제공 및/또는 형성될 수 있다. 제1 전극(CNE1)은 평면도 상에서 제1 컨택 전극(CEL1)과 완전 중첩할 수 있다. 다른 실시예에서, 도 6b에 도시된 바와 같이, 제1 전극(CNE1)은 제1 컨택 전극(CEL1)을 커버할 수 있다. 제1 전극(CNE1)은 제1 정렬 전극(EL1)과 직접 접촉하며 상기 제1 정렬 전극(EL1)과 전기적 및/또는 물리적으로 연결될 수 있다. 또한, 제1 전극(CNE1)은 제1 발광 소자(LD1)의 제1 단부(EP1) 상에 제공 및/또는 형성되며, 제1 컨택 전극(CEL1)을 통해 상기 제1 발광 소자(LD1)의 제1 단부(EP1)와 전기적으로 연결될 수도 있다. 이에 따라, 제1 정렬 전극(EL1)과 제1 발광 소자(LD1)의 제1 단부(EP1)는 제1 전극(CNE1) 및 제1 컨택 전극(CEL1)을 통해 서로 전기적으로 연결될 수 있다.
도 6a에 도시된 바와 같이, 제1 중간 전극(CTE1)은 제2 정렬 전극(EL2) 및/또는 제2 컨택 전극(CEL2) 상에 제공 및/또는 형성될 수 있다. 제1 중간 전극(CTE1)은 평면도 상에서 제2 컨택 전극(CEL2)과 완전 중첩할 수 있다. 다른 실시예에서, 도 6b에 도시된 바와 같이, 제1 중간 전극(CTE1)은 제2 컨택 전극(CEL2)을 커버할 수 있다. 제1 중간 전극(CTE1)은 제2 정렬 전극(EL2)과 직접 접촉하며 상기 제2 정렬 전극(EL2)과 전기적 및/또는 물리적으로 연결될 수 있다. 또한, 제1 중간 전극(CTE1)은 제1 발광 소자(LD1)의 제2 단부(EP2) 상에 제공 및/또는 형성되며, 제2 컨택 전극(CEL2)을 통해 상기 제1 발광 소자(LD1)의 제2 단부(EP2)와 전기적으로 연결될 수도 있다. 이에 따라, 제2 정렬 전극(EL2)과 제1 발광 소자(LD1)의 제2 단부(EP2)는 제1 중간 전극(CTE1) 및 제2 컨택 전극(CEL2)을 통해 서로 전기적으로 연결될 수 있다.
제1 전극(CNE1)(및 제2 전극(CNE2)) 및 제1 중간 전극(CTE1)(및 제2 중간 전극(CTE2))은 제1 발광 소자(LD1)(또는, 발광 소자들(LD))로부터 방출된 광이 손실없이 표시 장치의 화상 표시 방향(일 예로, 제3 방향(DR3))으로 진행되도록 하기 위하여 다양한 투명 도전 물질로 구성될 수 있다. 일 예로, 제1 전극(CNE1) 및 제1 중간 전극(CTE1)은 인듐 주석 산화물(indium tin oxide, ITO), 인듐 아연 산화물(indium zinc oxide, IZO), 아연 산화물(ZnOx), 인듐 갈륨 아연 산화물(indium gallium zinc oxide, IGZO), 인듐 주석 아연 산화물(indium tin zinc oxide, ITZO) 등을 비롯한 다양한 투명 도전성 물질(또는 재료) 중 적어도 하나를 포함하며, 소정의 투광도(또는 투과도)를 만족하도록 실질적으로 투명 또는 반투명하게 구성될 수 있다. 다만, 제1 전극(CNE1) 및 제1 중간 전극(CTE1)의 재료가 상술한 실시예에 한정되는 것은 아니다. 실시예에 따라, 제1 전극(CNE1) 및 제1 중간 전극(CTE1)은 다양한 불투명 도전성 물질(또는 재료)로 구성될 수도 있다. 제1 전극(CNE1) 및 제1 중간 전극(CTE1)은 단일막 또는 다중막으로 형성될 수도 있다.
제1 전극(CNE1) 및 제1 중간 전극(CTE1) 사이에서, 제1 발광 소자(LD1) 상에는 제2 절연막(INS2)(또는, 제2 절연 패턴)이 제공 및/또는 형성될 수 있다. 제2 절연막(INS2)은 제1 발광 소자(LD1) 상에 배치되며, 제1 발광 소자(LD1)의 제1 단부(EP1) 및 제2 단부(EP2)를 노출시킬 수 있다.
제2 절연막(INS2)은 제1 전극(CNE1)(및 제1 컨택 전극(CEL1)) 및 제1 중간 전극(CTE1)(및 제2 컨택 전극(CEL2))간의 단락(short)을 방지할 수 있다. 또한, 표시 장치(DD, 도 3 참고)의 제조 과정에서, 제2 절연막(INS2)은 제1 발광 소자(LD1)가 제1 절연막(INS1)으로부터 이탈되는 것을 방지할 수도 있다.
실시예에 따라, 제1 전극(CNE1)과 제1 중간 전극(CTE1) 상에 컬러 변환층이 제공 및/또는 형성될 수 있다.
컬러 변환층은 특정 색상에 대응되는 색 변환 입자들을 포함할 수 있다. 컬러 변환층은, 화소(PXL)에 배치된 제1 발광 소자(LD1)(또는, 발광 소자들(LD))에서 방출되는 제1 색의 광을 제2 색(또는 특정 색)의 광으로 변환하는 색 변환 입자들을 포함할 수 있다. 일 예로, 화소(PXL)가 적색 화소인 경우, 컬러 변환층은 제1 발광 소자(LD1)에서 방출되는 광을 적색의 광으로 변환하는 적색 퀀텀 닷의 색 변환 입자들을 포함할 수 있다. 다른 예로, 상기 화소(PXL)가 녹색 화소인 경우, 컬러 변환층은 제1 발광 소자(LD1)에서 방출되는 광을 녹색의 광으로 변환하는 녹색 퀀텀 닷의 색 변환 입자들을 포함할 수 있다. 또 다른 예로, 상기 화소(PXL)가 청색 화소인 경우, 컬러 변환층은 제1 발광 소자(LD1)에서 방출되는 광을 청색의 광으로 변환하는 청색 퀀텀 닷의 색 변환 입자들을 포함할 수 있다.
실시예에 따라, 표시 소자부(DPL)는 컬러 필터를 더 포함할 수 있다. 컬러 필터는 화소(PXL)의 발광 영역(EA)에 제공될 수 있다.
컬러 필터는 컬러 변환층에서 방출되는 광(즉, 특정 색상으로 변환된 광)을 선택적으로 투과시킬 수 있다. 컬러 필터는 적색 컬러 필터, 녹색 컬러 필터, 및 청색 컬러 필터를 포함할 수 있다.
상술한 바와 같이, 제1 발광 소자(LD1)(또는, 발광 소자들(LD))의 제1 및 제2 단부들(EP1, EP2)과 접촉하는 제1 및 제2 컨택 전극들(CEL1, CEL2)(및 제3 및 제4 컨택 전극들(CEL3, CEL4))이 제공되거나 형성될 수 있다. 제1 및 제2 컨택 전극들(CEL1, CEL2)은 화학 기상 증착을 통해 형성되며, 상대적으로 높은 스텝 커버리지 특성을 가질 수 있다. 따라서, 제1 및 제2 컨택 전극들(CEL1, CEL2)에 대한 제1 발광 소자(LD1)의 측면 접촉 면적이 충분히 확보될 수 있고, 이에 따라, 제1 발광 소자(LD1)와 제1 및 제2 컨택 전극들(CEL1, CEL2) 간의 접촉 저항의 증가 또는 접촉 불량이 방지될 수 있다.
도 7a 내지 도 7c는 도 5의 Ⅱ-Ⅱ'선에 따른 화소의 다양한 실시예를 나타내는 단면도들이다. 도 7a 내지 도 7c에는 도 6a의 발광 영역(EA)에 대응하는 단면이 도시되었으며, 표시 소자부(DPL, 도 6a 참고)를 중심으로 화소(PXL)가 간략하게 도시되었다.
도 6a, 도 7a 내지 도 7c를 참조하면, 도 7a 내지 도 7c에 도시된 제1 및 제2 정렬 전극들(EL1, EL2), 제1 발광 소자(LD1), 제1 및 제2 컨택 전극들(CEL1, CEL2), 제1 전극(CNE1), 및 제1 중간 전극(CTE1)은 도 6a에 도시된 제1 및 제2 정렬 전극들(EL1, EL2), 제1 발광 소자(LD1), 제1 및 제2 컨택 전극들(CEL1, CEL2), 제1 전극(CNE1), 및 제1 중간 전극(CTE1)과 각각 실질적으로 동일하거나 유사하므로, 중복되는 설명은 반복하지 않기로 한다.
제1 및 제2 컨택 전극들(CEL1, CEL2)은 동일한 공정을 통해 동일한 층에 배치되며, 제1 및 제2 컨택 전극들(CEL1, CEL2) 각각의 단부는 제2 절연막(INS2)의 측면과 접할 수 있다. 유사하게, 제1 전극(CNE1) 및 제1 중간 전극(CTE1)은 동일한 공정을 통해 동일한 층에 배치되며, 제1 전극(CNE1) 및 제1 중간 전극(CTE1) 각각의 단부는 제2 절연막(INS2)의 측면과 접할 수 있다.
제1 컨택 전극(CEL1)의 단부의 프로파일(또는, 식각 프로파일, 예를 들어, 제2 층간 절연막(ILD2) 또는 기판(SUB)을 기준으로 측면의 경사각)은 제1 전극(CNE1)의 단부의 프로파일과 실질적으로 같을 수 있다. 유사하게, 제2 컨택 전극(CEL2)의 단부의 프로파일은 제1 중간 전극(CTE1)의 단부의 프로파일과 실질적으로 같을 수 있다.
도 12a 내지 도 12d를 참조하여 설명하겠지만, 제1 및 제2 컨택 전극들(CEL1, CEL2), 제1 전극(CNE1), 제1 중간 전극(CTE1)은 동일한 식각 공정(예를 들어, 동일한 마스크를 이용한 식각 공정)을 통해 동시에 형성될 수 있고, 이에 따라, 제1 및 제2 컨택 전극들(CEL1, CEL2), 제1 전극(CNE1), 제1 중간 전극(CTE1)은 상호 동일한 프로파일(또는, 측면의 경사각)을 가질 수 있다. 즉, 제1 및 제2 컨택 전극들(CEL1, CEL2)을 제1 전극(CNE1) 및 제1 중간 전극(CTE1)과 동시에 형성함으로써, 제1 및 제2 컨택 전극들(CEL1, CEL2)에 대한 식각 공정이 별도로 요구되지 않고, 제조 공정이 비교적 간소화될 수 있다.
일 실시예에서, 도 7b 및 도 7c에서 도시된 바와 같이, 제2 절연막(INS2)은 역테이퍼진 단면 형상을 가질 수 있다. 도 12a 내지 도 12d를 참조하여 설명하겠지만, 제1 및 제2 컨택 전극들(CEL1, CEL2), 제1 전극(CNE1), 제1 중간 전극(CTE1)이 식각 공정을 통해 형성된 이후에, 제2 절연막(INS2)이 형성될 수 있고, 이에 따라, 제2 절연막(INS2)은 역테이퍼진 단면 형상을 가질 수 있다. 실시예에 따라, 도 7c에 도시된 바와 같이, 제2 절연막(INS2)은 부분적으로 제1 전극(CNE1) 및 제1 중간 전극(CTE1) 상에 배치될 수도 있다.
일 실시예에서, 제1 및 제2 컨택 전극들(CEL1, CEL2) 각각의 제3 방향(DR3)으로의 두께(TH1)는 1000 Å 이하, 500 Å 이하, 또는 400 Å 이하일 수 있다. 참고로, 제1 및 제2 컨택 전극들(CEL1, CEL2)의 굴절률은 다른 구성들의 굴절률보다 클 수 있다. 예를 들어, 도 6a 및 도 6b를 참조하여 설명한 바와 같이, 제1 및 제2 컨택 전극들(CEL1, CEL2)은 n형 또는 p형 불순물로 도핑된 아몰퍼스 실리콘을 포함하며, 제1 절연막(INS1)은 실리콘 산화물(SiOx)을 포함하고, 제1 전극(CNE1) 및 제1 중간 전극(CTE1)은 인듐 주석 산화물(indium tin oxide, ITO)을 포함할 수 있다. 이 경우, 제1 및 제2 컨택 전극들(CEL1, CEL2)의 굴절률은 제1 절연막(INS1)의 굴절률이나 제1 전극(CNE1)의 굴절률보다 클 수 있다. 상대적으로 큰 굴절률을 가지는 제1 및 제2 컨택 전극들(CEL1, CEL2)의 두께가 두꺼워질수록 제3 방향(DR3)으로의 출광량이 저하될 수 있다. 예를 들어, 화소(PXL)의 출광 효율을 기준 효율 이상으로 보장하기 위한, 제1 및 제2 컨택 전극들(CEL1, CEL2) 각각의 두께(TH1)는 약 500 Å 이하일 수 있다.
상술한 바와 같이, 제1 및 제2 컨택 전극들(CEL1, CEL2), 제1 전극(CNE1), 제1 중간 전극(CTE1)은 동일한 식각 공정을 통해 동시에 형성될 수 있고, 제조 공정이 비교적 간소화될 수 있다. 또한, 제1 및 제2 컨택 전극들(CEL1, CEL2) 각각의 두께(TH1)는 500 Å 이하인 경우, 화소(PXL)의 출광 효율이 기준 효율 이상일 수 있다.
도 8은 비교 실시예에 따른 화소를 나타내는 도면이다. 도 8에는 제1 및 제2 컨택 전극들(CEL1, CEL2)를 포함하지 않는 비교 실시예에 따른 화소(PXL_C)가 도시되었으며, 특히, 발광 소자(LD_C), 제1 전극(CNE1), 및 제1 중간 전극(CTE1)을 중심으로 화소(PXL_C)가 간략하게 도시되었다.
도 8을 참조하면, 발광 소자(LD_C)의 제2 단부(EP2)의 표면이 고르지 못할 수 있다. 참고로, 도 2를 참조하여 설명한 제1 반도체층(SCL1), 활성층(ACT), 및 제2 반도체층(SCL2)이 웨이퍼 상에 순차적으로 적층되어 발광 소자(LD_C)가 제작되고, 분리 공정을 통해 발광 소자(LD_C)는 웨이퍼로부터 분리될 수 있다. 발광 소자(LD_C)의 제2 단부(EP2)는 웨이퍼로부터 분리된 부분으로, 발광 소자(LD_C)의 제2 단부(EP2)의 표면은 고르지 못할 수 있다. 도 8에 도시된 바와 같이, 발광 소자(LD_C)의 제2 단부(EP2)는 역테이퍼진 단면 형상을 가질 수 있다. 이 경우, 제1 중간 전극(CTE1)(예를 들어, 스퍼터링 증착을 통해 형성된 제1 중간 전극(CTE1))은 발광 소자(LD_C)의 제2 단부(EP2)와 제대로 접촉하지 못할 수 있다. 즉, 발광 소자(LD_C)의 제2 단부(EP2)와 제1 중간 전극(CTE1) 간의 접촉 면적이 감소하고, 발광 소자(LD_C)의 제2 단부(EP2)와 제1 중간 전극(CTE1)간의 접촉 저항이 증가하며, 발광 소자(LD_C)는 비정상적으로 발광하거나 비발광할 수 있다.
따라서, 본 발명의 실시예들에 따른 표시 장치(DD, 도 3 참고) 및 화소(PXL)는 제1 발광 소자(LD1)의 제2 단부(EP2) 및 제1 중간 전극(CTE1) 사이에 배치된 제2 컨택 전극(CEL2, 도 7a 참고)을 더 포함하고, 제2 컨택 전극(CEL2)은 화학 기상 증착을 통해 형성되어 상대적으로 높은 스텝 커버리지 특성을 가질 수 있다. 따라서, 제1 발광 소자(LD1)의 제2 단부(EP2)와 제2 컨택 전극(CEL2) 간의 접촉 저항의 증가 또는 접촉 불량이 방지될 수 있다.
한편, 발광 소자(LD_C)의 제1 단부(EP1)는 웨이퍼로부터 이격된 부분으로, 발광 소자(LD_C)의 제1 단부(EP1)는 비교적 고른 표면을 가질 수 있다. 이 경우, 제1 전극(CNE1)은 발광 소자(LD_C)의 제1 단부(EP1)에 비교적 정상적으로 접촉할 수 있다. 다만, 제1 전극(CNE1)이 스퍼터링 증착을 통해 형성되는 경우, 제1 전극(CNE1)의 스텝 커버리지 특성이 상대적으로 낮으므로, 달리 말해, 발광 소자(LD_C)의 제1 단부(EP1)(또는, 측면)에 증착된 제1 전극(CNE1)의 제1 방향(DR1)으로의 두께가 상대적으로 얇을 수 있다. 따라서, 발광 소자(LD_C)의 제1 단부(EP1)에서도 접촉 불량이 발생할 수 있다.
따라서, 본 발명의 실시예들에 따른 표시 장치(DD, 도 3 참고) 및 화소(PXL)는 제1 발광 소자(LD1)의 제1 단부(EP1) 및 제1 전극(CNE1) 사이에 배치된 제1 컨택 전극(CEL1)을 더 포함하고, 제1 컨택 전극(CEL1)은 화학 기상 증착을 통해 형성되어 상대적으로 높은 스텝 커버리지 특성을 가질 수 있다. 따라서, 제1 발광 소자(LD1)의 제1 단부(EP1)와 제1 컨택 전극(CEL1) 간의 접촉 저항의 증가 또는 접촉 불량이 방지될 수 있다.
도 9a 및 도 9b는 도 5의 Ⅱ-Ⅱ'선에 따른 화소의 다양한 실시예를 나타내는 단면도들이다. 도 9a 및 도 9b에는 도 6b의 발광 영역(EA)에 대응하는 단면이 도시되었으며, 표시 소자부(DPL, 도 6b 참고)를 중심으로 화소(PXL)가 간략하게 도시되었다.
도 6b, 도 9a, 및 도 9b를 참조하면, 도 9a 및 도 9b에 도시된 제1 및 제2 정렬 전극들(EL1, EL2), 제1 발광 소자(LD1), 제1 및 제2 컨택 전극들(CEL1, CEL2), 제1 전극(CNE1), 및 제1 중간 전극(CTE1)은 도 6b에 도시된 제1 및 제2 정렬 전극들(EL1, EL2), 제1 발광 소자(LD1), 제1 및 제2 컨택 전극들(CEL1, CEL2), 제1 전극(CNE1), 및 제1 중간 전극(CTE1)과 각각 실질적으로 동일하거나 유사하므로, 중복되는 설명은 반복하지 않기로 한다.
제1 및 제2 컨택 전극들(CEL1, CEL2) 각각의 단부는 제2 절연막(INS2)(또는, 제2 절연막(INS2)의 측면)으로부터 이격될 수 있다. 제1 전극(CNE1)은 제1 컨택 전극(CEL1)을 커버하며, 제1 중간 전극(CTE1)은 제2 컨택 전극(CEL2)을 커버할 수 있다. 제1 전극(CNE1) 및 제1 중간 전극(CTE1) 각각의 단부는 제2 절연막(INS2)의 측면과 접할 수 있다.
도 13a 내지 도 13c를 참조하여 설명하겠지만, 제1 및 제2 컨택 전극들(CEL1, CEL2)은 제1 전극(CNE1) 및 제1 중간 전극(CTE1)과 다른 식각 공정들을 통해 형성될 수 있다.
도 9a에 도시된 바와 같이, 제1 및 제2 컨택 전극들(CEL1, CEL2)은 제1 발광 소자(LD1)의 제1 단부(EP1) 및 제2 단부(EP2)만을 커버하도록 부분적으로 배치될 수 있다. 제1 및 제2 컨택 전극들(CEL1, CEL2)은 부분적으로 제1 발광 소자(LD1)의 외주면(또는, 제3 방향(DR3)에 위치한 면)과 제3 방향(DR3)으로 중첩할 수 있으나, 이에 한정되는 것은 아니다. 도 9b에 도시된 바와 같이, 제1 및 제2 컨택 전극들(CEL1, CEL2)은 제1 발광 소자(LD1)의 제1 단부(EP1) 및 제2 단부(EP2)와 전체적으로 접촉하되, 제1 발광 소자(LD1)의 외주면(또는, 제3 방향(DR3)에 위치한 면)과 제3 방향(DR3)으로 중첩하지 않을 수도 있다.
상술한 바와 같이, 제1 및 제2 컨택 전극들(CEL1, CEL2)은 제1 전극(CNE1) 및 제1 중간 전극(CTE1)과는 다른 공정들을 통해 형성될 수도 있다. 또한, 제1 및 제2 컨택 전극들(CEL1, CEL2)은 제1 발광 소자(LD1)의 제1 단부(EP1) 및 제2 단부(EP2)만을 커버하도록 부분적으로 제공되거나 형성될 수도 있다.
도 10은 도 5의 Ⅱ-Ⅱ'선에 따른 화소의 다른 실시예를 나타내는 단면도이다. 도 10에는 도 7a에 대응하는 도면이 도시되었다.
도 7a 및 도 10을 참조하면, 제1 방향(DR1)으로 제1 컨택 전극(CEL1) 및 제2 컨택 전극(CEL2) 사이에서, 또는 제3 방향(DR3)으로 제1 발광 소자(LD1) 및 제2 절연막(INS2) 사이에 반도체 패턴(SCP_C)이 배치될 수 있다.
도 14를 참조하여 후술하겠지만, 제1 및 제2 컨택 전극들(CEL1, CEL2) 및 반도체 패턴(SCP_C)은 동시에 형성되고, 이후, 임플란트 공정을 통해 제1 및 제2 컨택 전극들(CEL1, CEL2)에 대해서만 불순물이 도핑될 수 있다. 예를 들어, 제2 절연막(INS2)(또는, 이에 대응하는 구조물)을 마스크로 이용하여 제1 및 제2 컨택 전극들(CEL1, CEL2)에 대해서만 불순물이 도핑될 수 있다.
반도체 패턴(SCP_C)은 제1 및 제2 컨택 전극들(CEL1, CEL2) 사이에 채널을 구성할 수 있으나, 반도체 패턴(SCP_C)에 대한 게이트 전극이 형성되지 않으므로, 반도체 패턴(SCP_C)을 통해 전류가 흐르지 않을 수 있다. 제1 및 제2 컨택 전극들(CEL1, CEL2)을 형성하기 위한 별도의 식각 공정이 필요하지 않을 수도 있다.
다만, 반도체 패턴(SCP_C)을 통한 누설 전류를 원천적으로 차단하기 위해, 반도체 패턴(SCP_C)은 식각을 통해 제거될 수도 있다. 이 경우, 도 10의 실시예는 도 7a의 실시예와 같아질 수 있다.
도 11a 내지 도 11d는 도 5의 Ⅱ-Ⅱ'선에 따른 화소의 다른 실시예를 나타내는 단면도들이다. 도 11a 내지 도 11d에는 도 7a 또는 도 9b에 대응하는 도면이 도시되었다.
도 7a, 도 9b, 및 도 11a 내지 도 11d를 참조하면, 제1 및 제2 컨택 전극들(CEL1_1, CEL2_1), 제1 전극(CNE1_1), 및 제1 중간 전극(CTE1_1)은 도 7a 또는 도 9b를 참조하여 설명한 제1 및 제2 컨택 전극들(CEL1, CEL2), 제1 전극(CNE1), 및 제1 중간 전극(CTE1)과 각각 실질적으로 동일하거나 유사할 수 있다. 따라서, 중복되는 설명은 반복하지 않기로 한다.
제1 전극(CNE1_1) 및 제1 중간 전극(CTE1_1)은 상호 다른 공정들을 통해 상호 다른 층들에 배치되거나, 제1 및 제2 컨택 전극들(CEL1_1, CEL2_1)은 상호 다른 공정들을 통해 상호 다른 층들에 배치될 수 있다.
도 11a에 도시된 바와 같이, 제1 전극(CNE1_1)은 제1 컨택 전극(CEL1) 및 제1 발광 소자(LD1)의 제1 단부(EP1) 상에 배치될 수 있다. 제2 절연막(INS2_1)(또는, 제2 절연 패턴)은 제1 전극(CNE1_1) 상에 배치되며, 제1 전극(CNE1_1)을 커버할 수 있다. 제2 절연막(INS2_1)에 의해 제1 발광 소자(LD1)의 제2 단부(EP2)가 노출될 수 있다. 제1 중간 전극(CTE1_1)은 제2 컨택 전극(CEL2), 제1 발광 소자(LD1)의 제2 단부(EP2), 및 제2 절연막(INS2_1) 상에 배치될 수 있다. 제1 중간 전극(CTE1_1)은 제2 절연막(INS2_1)을 사이에 두고 제1 전극(CNE1_1)으로부터 이격될 수 있다.
도 11b에 도시된 바와 같이, 제1 컨택 전극(CEL1_1)은 제1 발광 소자(LD1)의 제1 단부(EP1)를 커버할 수 있다. 제1 컨택 전극(CEL1_1)은 제1 전극(CNE1_1)과 동일한 식각 공정을 통해 형성될 수 있다. 제1 전극(CNE1_1)은 제1 컨택 전극(CEL1_1)과 완전 중첩할 수 있다. 제2 컨택 전극(CEL2_1)은 제1 발광 소자(LD1)의 제2 단부(EP2) 및 제2 절연막(INS2_1) 상에 배치될 수 있다. 제2 컨택 전극(CEL2_1)은 제2 절연막(INS2_1)을 사이에 두고 제1 컨택 전극(CEL1_1)으로부터 이격될 수 있다. 제1 중간 전극(CTE1_1)은 제2 컨택 전극(CEL2_1) 상에 배치될 수 있다. 제1 중간 전극(CTE1_1)은 제2 컨택 전극(CEL2_1)과 완전 중첩할 수 있다.
실시예에 따라, 제1 컨택 전극(CEL1_1) 또는 제2 컨택 전극(CEL2_1) 중 하나는 생략될 수도 있다. 예를 들어, 제1 발광 소자(LD1)의 제1 단부(EP1)가 웨이퍼로부터 분리되어 고르지 못한 표면을 가지는 경우, 도 11c에 도시된 바와 같이, 제1 발광 소자(LD1)의 제1 단부(EP1)와 접촉하는 제1 컨택 전극(CEL1_1)만이 배치되고, 제2 컨택 전극(CEL2_1)은 생략될 수도 있다. 다른 예로, 제1 발광 소자(LD1)의 제2 단부(EP2)가 웨이퍼로부터 분리되어 고르지 못한 표면을 가지는 경우, 도 11d에 도시된 바와 같이, 제1 발광 소자(LD1)의 제2 단부(EP2)와 접촉하는 제2 컨택 전극(CEL2_1)만이 배치되고, 제1 컨택 전극(CEL1_1)은 생략될 수도 있다.
상술한 바와 같이, 제1 전극(CNE1_1) 및 제1 중간 전극(CTE1_1)은 상호 다른 공정들을 통해 상호 다른 층들에 배치되거나, 제1 및 제2 컨택 전극들(CEL1_1, CEL2_1)은 상호 다른 공정들을 통해 상호 다른 층들에 배치될 수 있다. 또한, 제1 컨택 전극(CEL1_1) 또는 제2 컨택 전극(CEL2_1) 중 하나는 생략될 수도 있다.
도 12a 내지 도 12d는 본 발명의 일 실시예에 따른 표시 장치의 제조 방법을 나타내는 개략적인 단면도들이다. 도 12a 내지 도 12d에는 도 7a에 대응하는 도면들이 도시되었다. 설명의 편의상, 도 12a 내지 도 12d에는 발광 유닛(EMU, 도 4 참고)(또는, 표시 소자부(DPL))를 중심으로, 표시 장치(DD) 도 3 참조) (또는, 화소(PXL, 도 5 참조))가 간략하게 도시되었다.
먼저 도 7a 및 도 12a를 참조하면, 제1 방향(DR1)으로 상호 이격된 제1 정렬 전극(EL1) 및 제2 정렬 전극(EL2)이 기판(SUB)(또는, 제2 층간 절연막(ILD2)) 상에 형성될 수 있다.
제1 정렬 전극(EL1) 및 제2 정렬 전극(EL2) 상에는 제1 절연막(INS1)이 형성될 수 있다. 제1 절연막(INS1)은 제1 정렬 전극(EL1) 및 제2 정렬 전극(EL2)을 커버하도록 기판(SUB) 상에 형성되고, 이후, 제1 절연막(INS1)은 제1 정렬 전극(EL1) 및 제2 정렬 전극(EL2) 각각의 일 영역을 노출하도록 부분적으로 개구될 수 있다(도 6a 참고). 이와 달리, 제1 절연막(INS1)은 제1 발광 소자(LD1)의 하부에 국부적으로 배치되는 개별 패턴의 형태로 패터닝될 수도 있다.
제1 발광 소자(LD1)는 제1 정렬 전극(EL1) 및 제2 정렬 전극(EL2) 사이에서, 제1 절연막(INS1) 상에 배치될 수 있다.
앞서 설명한 바와 같이, 제1 발광 소자(LD1)는 소정의 용액 내에 분산된 형태로 준비되어, 잉크젯 프린팅 방식이나 슬릿 코팅 방식 등을 통해 화소 영역(PXA)의 발광 영역(EA, 도 5 참조)에 공급될 수 있다. 제1 정렬 전극(EL1) 및 제2 정렬 전극(EL2) 사이에 소정의 전압이 걸리면, 제1 정렬 전극(EL1) 및 제2 정렬 전극(EL2) 사이에 전계가 형성되면서, 제1 정렬 전극(EL1) 및 제2 정렬 전극(EL2) 사이에 제1 발광 소자(LD1)가 자가 정렬하게 된다. 제1 발광 소자(LD1)가 정렬된 이후에 용매를 휘발시키거나 이외의 다른 방식으로 제거함으로써, 제1 정렬 전극(EL1) 및 제2 정렬 전극(EL2) 사이에 제1 발광 소자(LD1)가 안정적으로 배열될 수 있다.
이후, 도 12b에 도시된 바와 같이, 제1 정렬 전극(EL1), 제2 정렬 전극(EL2), 및 제1 발광 소자(LD1)를 커버하는 제1 전극층(L_CEL)(또는, 컨택 전극층)이 증착되거나 형성될 수 있다. 제1 전극층(L_CEL)은 기판(SUB) 상에 전면적으로 형성될 수 있다. 제1 전극층(L_CEL)은 화학 기상 증착을 통해 형성되며, 상대적으로 높은 스텝 커버리지 특성을 가질 수 있다. 제1 전극층(L_CEL)은 도핑된 반도체 물질을 포함하며, 예를 들어, n형 불순물이 도핑된 아몰퍼스 실리콘(즉, n+ a-Si)을 포함할 수 있다.
이후, 도 12c에 도시된 바와 같이, 제1 전극층(L_CEL) 상에 제2 전극층(L_CNE)(또는, 화소 전극층)이 형성될 수 있다. 제2 전극층(L_CNE)은 투명 도전 물질을 포함하며, 예를 들어, 인듐 주석 산화물(indium tin oxide, ITO)을 포함할 수 있다.
이후, 도 12d에 도시된 바와 같이, 식각 공정을 통해, 제1 전극층(L_CEL)로부터 제1 및 제2 컨택 전극들(CEL1, CEL2)이 형성될 수 있다. 이와 동시에, 제2 전극층(L_CNE)로부터 제1 전극(CNE1) 및 제1 중간 전극(CTE1)이 형성될 수 있다. 즉, 동일한 마스크를 이용한 하나의 식각 공정을 통해, 제1 및 제2 컨택 전극들(CEL1, CEL2), 제1 전극(CNE1), 및 제1 중간 전극(CTE1)이 동시에 형성될 수 있다.
이후, 제1 및 제2 컨택 전극들(CEL1, CEL2) 사이에, 또한, 제1 전극(CNE1) 및 제1 중간 전극(CTE1) 사이에, 제2 절연막(INS2)이 형성될 수 있다. 제1 전극(CNE1) 및 제1 중간 전극(CTE1)의 형성된 이후에 제2 절연막(INS2)이 형성되므로, 제2 절연막(INS2)은 역테이퍼진 단면 형상을 가지거나(도 7b 참고), 제2 절연막(INS2)은 제1 전극(CNE1) 및 제1 중간 전극(CTE1) 상에 배치될 수도 있다(도 7c 참고).
상술한 바와 같이, 제1 발광 소자(LD1)의 제1 및 제2 단부들(EP1, EP2)과 접촉하는 제1 및 제2 컨택 전극들(CEL1, CEL2)은 화학 기상 증착을 통해 형성되며, 제1 및 제2 컨택 전극들(CEL1, CEL2)은 상대적으로 높은 스텝 커버리지 특성을 가질 수 있다. 따라서, 제1 및 제2 컨택 전극들(CEL1, CEL2)에 대한 제1 발광 소자(LD1)의 측면 접촉 면적이 충분히 확보될 수 있고, 이에 따라, 제1 발광 소자(LD1)와 제1 및 제2 컨택 전극들(CEL1, CEL2) 간의 접촉 저항의 증가 또는 접촉 불량이 방지될 수 있다.
또한, 제1 및 제2 컨택 전극들(CEL1, CEL2), 제1 전극(CNE1), 제1 중간 전극(CTE1)은 동일한 식각 공정을 통해 동시에 형성될 수 있고, 이에 따라, 제조 공정이 비교적 간소화될 수 있다.
도 13a 내지 도 13c는 본 발명의 다른 실시예에 따른 표시 장치의 제조 방법을 나타내는 개략적인 단면도들이다. 도 13a 내지 도 13c에는 도 9b(또는, 도 9a)에 대응하는 도면이 도시되었다. 설명의 편의상, 도 13a 내지 도 13c에는 발광 유닛(EMU, 도 4 참고)(또는, 표시 소자부(DPL))을 중심으로, 표시 장치(DD) 도 3 참조) (또는, 화소(PXL, 도 5 참조))가 간략하게 도시되었다.
도 9a, 도 9b, 도 12a, 도 12b, 및 도 13a 내지 도 13c를 참조하면, 도 13a 내지 도 13b의 방법은 도 12b의 제1 전극층(L_CEL)(또는, 컨택 전극층)의 형성 이후에 수행될 수 있다.
도 13a에 도시된 바와 같이, 식각 공정을 통해, 제1 전극층(L_CEL)로부터 제1 및 제2 컨택 전극들(CEL1, CEL2)이 형성될 수 있다. 식각 공정에 사용되는 마스크 또는 식각 시간 등에 따라, 제1 및 제2 컨택 전극들(CEL1, CEL2)은 제1 발광 소자(LD1)의 상부 부분을 전부 노출시키거나, 제1 발광 소자(LD1)의 상부 부분과 부분적으로 중첩할 수도 있다(도 9a 참고).
이후, 도 13b에 도시된 바와 같이, 제1 발광 소자(LD1) 상에 제2 절연막(INS2)(또는, 제2 절연 패턴)이 형성될 수 있다. 제2 절연막(INS2)은 제1 발광 소자(LD1)의 제1 및 제2 단부들(EP1, EP2)을 노출시킬 수 있다. 제2 절연막(INS2)은 제1 발광 소자(LD1)가 제1 절연막(INS1)으로부터 이탈되는 것을 방지할 수도 있다.
이후, 도 13c에 도시된 바와 같이, 제1 발광 소자(LD1) 및 제1 및 제2 컨택 전극들(CEL1, CEL2)을 커버하도록, 기판(SUB) 상에 제2 전극층(L_CNE)(또는, 화소 전극층)이 형성될 수 있다.
이후, 제2 절연막(INS2)과 중첩하는 제2 전극층(L_CNE)의 일 부분을 식각하거나 커팅함으로써, 제1 전극(CNE1) 및 제1 중간 전극(CTE1)이 형성될 수 있다(도 9b 참고).
상술한 바와 같이, 제1 및 제2 컨택 전극들(CEL1, CEL2)은 제1 전극(CNE1) 및 제1 중간 전극(CTE1)과는 다른 공정들을 통해 형성될 수도 있다. 또한, 제1 및 제2 컨택 전극들(CEL1, CEL2)은 제1 발광 소자(LD1)의 제1 단부(EP1) 및 제2 단부(EP2)만을 커버하도록 부분적으로 제공되거나 형성될 수도 있다.
한편, 도 13a 및 도 13b에서, 제1 및 제2 컨택 전극들(CEL1, CEL2)의 형성 이후에, 제2 절연막(INS2)이 형성되는 것으로 설명하였으나, 이에 한정되는 것은 아니다. 예를 들어, 제1 발광 소자(LD1)가 정렬된 이후에 제2 절연막(INS2)이 형성되고, 제2 절연막(INS2)을 커버하도록 제1 전극층(L_CEL)이 형성되며, 제1 전극층(L_CEL)로부터 제1 및 제2 컨택 전극들(CEL1, CEL2)을 형성할 수도 있다. 또한, 제1 전극층(L_CEL)과 제2 전극층(L_CNE)을 순차적으로 적층하고, 제1 전극층(L_CEL)과 제2 전극층(L_CNE)을 동시에 식각함으로써, 제1 및 제2 컨택 전극들(CEL1, CEL2), 제1 전극(CNE1), 제1 중간 전극(CTE1)을 동시에 형성할 수도 있다.
도 14는 본 발명의 다른 실시예에 따른 표시 장치의 제조 방법을 나타내는 개략적인 단면도이다. 도 14에는 도 10에 대응하는 도면이 도시되었다. 설명의 편의상, 도 10에는 발광 유닛(EMU, 도 4 참고)(또는, 표시 소자부(DPL))를 중심으로, 표시 장치(DD) 도 3 참조) (또는, 화소(PXL, 도 5 참조))가 간략하게 도시되었다.
도 10, 도 12a, 도 12b, 및 도 14를 참조하면, 도 14의 방법은 도 12b의 제1 전극층(L_CEL)(또는, 컨택 전극층)의 형성 이후에 수행될 수 있다.
도 14에 도시된 바와 같이, 제1 전극층(L_CEL) 상에 마스크(MASK)가 형성될 수 있다. 마스크(MASK)는 제2 절연막(INS2)에 대응할 수 있다.
이후, 임플란트 공정을 통해 마스크(MASK)에 의해 노출된 제1 전극층(L_CEL)의 부분들에 불순물을 도핑시킬 수 있다. 이를 통해, 제1 및 제2 컨택 전극들(CEL1, CEL2)가 형성될 수 있다.
이후, 제1 전극(CNE1) 및 제1 중간 전극(CTE1)이 형성될 수 있다(도 10 참고).
이상에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자 또는 해당 기술 분야에 통상의 지식을 갖는 자라면, 후술될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허청구범위에 의해 정하여져야만 할 것이다.
A1, A2: 제1 및 제2 영역들
BNK: 뱅크
CEL1 ~ CEL4: 제1 내지 제4 컨택 전극들
CNE1, CNE2: 제1 및 제2 전극들
CTE1, CTE2: 제1 및 제2 중간 전극들
DD: 표시 장치
DPL: 표시 소자부
EL1 ~ EL4: 제1 내지 제4 정렬 전극들
EP1, EP2: 제1 및 제2 단부들
INS1, INS2: 제1 및 제2 절연막들
LD: 발광 소자
L_CEL: 제1 전극층
L_CNE: 제2 전극층
PCL: 화소 회로부
BNP: 월 패턴
PXL: 화소
SUB: 기판
T1 ~ T3: 제1 내지 제3 트랜지스터들

Claims (21)

  1. 기판;
    상기 기판 상에 배치되며, 상기 기판의 상면에 평행한 제1 방향으로 제1 단부와 제2 단부를 포함하는 발광 소자;
    상기 발광 소자의 상기 제1 단부와 접촉하는 제1 컨택 전극;
    상기 제1 컨택 전극 상에 배치되며 상기 제1 컨택 전극을 통해 상기 발광 소자의 상기 제1 단부에 전기적으로 연결되는 제1 전극; 및
    상기 발광 소자의 제2 단부에 전기적으로 연결되는 제2 전극을 포함하는, 표시 장치.
  2. 제1 항에 있어서, 상기 컨택 전극은 화학 기상 증착 기술을 이용하여 형성되는, 표시 장치.
  3. 제1 항에 있어서, 상기 컨택 전극은 아몰퍼스 실리콘을 포함하는, 표시 장치.
  4. 제3 항에 있어서, 상기 제1 컨택 전극은 n형 불순물로 도핑된, 표시 장치.
  5. 제3 항에 있어서, 상기 제1 컨택 전극은 p형 불순물로 도핑된, 표시 장치.
  6. 제3 항에 있어서, 상기 제1 컨택 전극의 두께는 1000 Å 이하인, 표시 장치.
  7. 제1 항에 있어서,
    상기 기판 상에 배치되며 상기 제1 방향으로 이격되는 제1 정렬 전극 및 제2 정렬 전극; 및
    상기 제1 정렬 전극 및 상기 제2 정렬 전극을 커버하는 제1 절연 패턴을 더 포함하고,
    상기 발광 소자는 상기 제1 정렬 전극 및 상기 제2 정렬 전극 사이에서 상기 제1 절연 패턴 상에 배치되는, 표시 장치.
  8. 제7 항에 있어서,
    상기 발광 소자 상에 배치되며, 상기 발광 소자의 상기 제1 단부 및 상기 제2 단부를 노출시키는 제2 절연 패턴을 더 포함하는, 표시 장치.
  9. 제8 항에 있어서, 상기 제1 컨택 전극의 일 단부 및 상기 제1 전극의 일 단부는 상기 제2 절연 패턴의 측면과 접하며,
    상기 제1 컨택 전극의 일 단부 및 상기 제2 전극의 일 단부는 동일한 식각 프로파일을 가지는, 표시 장치.
  10. 제9 항에 있어서, 상기 제2 절연 패턴은 역테이퍼진 단면 형상을 가지는, 표시 장치.
  11. 제9 항에 있어서, 상기 제2 절연 패턴은 부분적으로 상기 제1 전극 상에 배치되는, 표시 장치.
  12. 제8 항에 있어서, 상기 제1 컨택 전극은 상기 제2 절연 패턴으로부터 이격되며,
    상기 제1 전극은 상기 제1 컨택 전극을 커버하는, 표시 장치.
  13. 제1 항에 있어서,
    상기 발광 소자의 상기 제2 단부와 접촉하는 제2 컨택 전극을 더 포함하고,
    상기 제2 전극은 상기 제2 컨택 전극 상에 배치되며 상기 제2 컨택 전극을 통해 상기 발광 소자의 상기 제2 단부에 전기적으로 연결되는, 표시 장치.
  14. 제13 항에 있어서, 상기 제1 컨택 전극 및 상기 제2 컨택 전극은 동일한 층에 배치되는, 표시 장치.
  15. 제14 항에 있어서, 상기 제1 전극 및 상기 제2 전극은 동일한 층에 배치되는, 표시 장치.
  16. 제14 항에 있어서, 상기 제1 전극 및 상기 제2 전극은 다른 층들에 배치되는, 표시 장치.
  17. 제13 항에 있어서, 상기 제1 컨택 전극 및 상기 제2 컨택 전극은 절연 패턴을 사이에 두고 다른 층들에 배치되는, 표시 장치.
  18. 제1 항에 있어서,
    비발광 영역에서 상기 기판 상에 배치되며 화소들 각각의 발광 영역을 정의하는 뱅크를 더 포함하고,
    상기 발광 영역 내에서 상기 제1 전극 및 상기 제2 전극 사이에 복수의 발광 소자들이 배치되는, 표시 장치.
  19. 제1 정렬 전극 및 제2 정렬 전극을 이용하여 기판 상에서 발광 소자들을 정렬하는 단계;
    화학 기상 증착 기술을 이용하여 상기 기판 상에 컨택 전극층을 형성하는 단계;
    상기 컨택 전극층을 식각하여 제1 컨택 전극을 형성하는 단계 - 상기 제1 컨택 전극은 상기 발광 소자들 중 적어도 일부의 제1 단부와 접촉함 -; 및
    상기 제1 컨택 전극 상에 제1 전극을 형성하는 단계를 포함하는, 표시 장치의 제조 방법.
  20. 제19 항에 있어서, 상기 제1 전극을 형성하는 단계는,
    상기 컨택 전극층 상에 전극층을 형성하는 단계; 및
    상기 컨택 전극층 및 상기 전극층을 일괄 식각하여 상기 제1 컨택 전극 및 상기 제1 전극을 동시에 형성하는 단계를 포함하는, 표시 장치의 제조 방법.
  21. 제19 항에 있어서, 상기 제1 전극을 형성하는 단계는,
    상기 제1 컨택 전극에 의해 노출된 상기 발광 소자들 중 적어도 일부 상에 절연 패턴을 형성하는 단계;
    상기 제1 컨택 전극 및 상기 절연 패턴을 커버하는 전극층을 형성하는 단계; 및
    상기 전극층을 식각하여 상기 제1 전극을 형성하는 단계를 포함하는, 표시 장치의 제조 방법.

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