KR20210155440A - 화소 및 이를 구비한 표시 장치 - Google Patents

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배성근
송명훈
이종찬
이태희
최경아
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Abstract

표시 장치는 복수의 화소 영역들을 포함하는 기판과, 화소 영역들 각각에 제공되는 화소를 포함한다. 화소는, 기판; 기판 상에 제공되고, 상호 물리적으로 분리된 제1 전극, 제2 전극, 제3 전극, 및 제4 전극; 제1 전극 및 제2 전극 사이에 배치되는 제1 발광 소자들; 제2 전극 및 제3 전극 사이에 배치되는 제2 발광 소자들; 제3 전극 및 제4 전극 사이에 배치되는 제3 발광 소자들; 제1 전극 상에 제공되며, 제1 전극 및 제1 발광 소자들의 일단과 접촉하는 제1 컨택 전극; 제2 전극 상에 제공되며, 제1 발광 소자들의 타단 및 제2 발광 소자들의 일단과 접촉하는 제1 중간 전극; 제3 전극 상에 제공되며, 제3 전극, 제2 발광 소자들의 타단, 및 제3 발광 소자들의 타단과 접촉하는 제2 컨택 전극; 및 제3 전극 상에 제공되며, 제3 발광 소자들의 일단과 접촉하는 제2 중간 전극을 포함한다. 제1 중간 전극 및 제2 중간 전극은 연결된다.

Description

화소 및 이를 구비한 표시 장치{PIXEL AND DISPLAY DEVICE INCLUDING THE SAME}
본 발명은 화소 및 이를 구비한 표시 장치에 관한 것이다.
정보 디스플레이에 관한 관심이 고조되고 휴대가 가능한 정보 매체를 이용하려는 요구가 높아지면서, 표시 장치에 대한 요구 및 상업화가 중점적으로 이루어지고 있다.
본 발명은, 발광 소자들의 출광 효율을 향상시킬 수 있는 화소 및 이를 포함하는 표시 장치를 제공하는 데 목적이 있다.
본 발명의 일 실시예에 따른 화소는, 기판; 상기 기판 상에 제공되고, 상호 물리적으로 분리된 제1 전극, 제2 전극, 제3 전극, 및 제4 전극; 상기 제1 전극 및 상기 제2 전극 사이에 배치되는 제1 발광 소자들; 상기 제2 전극 및 상기 제3 전극 사이에 배치되는 제2 발광 소자들; 상기 제3 전극 및 상기 제4 전극 사이에 배치되는 제3 발광 소자들; 상기 제1 전극 상에 제공되며, 상기 제1 전극 및 상기 제1 발광 소자들의 일단과 접촉하는 제1 컨택 전극; 상기 제2 전극 상에 제공되며, 상기 제1 발광 소자들의 타단 및 상기 제2 발광 소자들의 일단과 접촉하는 제1 중간 전극; 상기 제3 전극 상에 제공되며, 상기 제3 전극, 상기 제2 발광 소자들의 타단, 및 상기 제3 발광 소자들의 타단과 접촉하는 제2 컨택 전극; 및 상기 제3 전극 상에 제공되며, 상기 제3 발광 소자들의 일단과 접촉하는 제2 중간 전극을 포함한다. 상기 제1 중간 전극 및 상기 제2 중간 전극은 연결된다.
일 실시예에 있어서, 상기 제1 전극, 상기 제2 전극, 상기 제3 전극, 및 상기 제4 전극은 동일한 층에 배치되고, 제1 방향을 따라 순차적으로 배열될 수 있다.
일 실시예에 있어서, 상기 제1 발광 소자들의 일단, 상기 제2 발광 소자들의 일단, 및 상기 제3 발광 소자들의 일단은 동일한 타입의 반도체층을 포함할 수 있다.
일 실시예에 있어서, 상기 제2 발광 소자들 및 상기 제3 발광 소자들은 상기 제2 전극 및 상기 제3 전극 사이에서 상호 병렬 연결되고, 상기 제2 발광 소자들 및 상기 제3 발광 소자들은 상기 제1 전극 및 상기 제3 전극 사이에서 상기 제1 발광 소자들에 직렬 연결될 수 있다.
일 실시예에 있어서, 상기 제1 전극은 트랜지스터 및 전원 라인 중 하나에 연결되고, 상기 제3 전극은 트랜지스터 및 전원 라인 중 다른 하나에 연결될 수 있다.
일 실시예에 있어서, 상기 제1 중간 전극 및 상기 제2 중간 전극은 일체로 형성되어 하나의 중간 전극을 구성할 수 있다.
일 실시예에 있어서, 평면도 상에서, 상기 중간 전극은 상기 제2 컨택 전극으로부터 이격되되, 상기 제2 컨택 전극의 적어도 일부를 에워쌀 수 있다.
일 실시예에 있어서, 상기 중간 전극은 폐루프를 가질 수 있다.
일 실시예에 있어서, 상기 화소는, 상기 기판 상에 배치되고, 제1 개구 및 상기 제1 개구로부터 이격된 제2 개구를 포함하는 뱅크를 더 포함하고, 평면도 상에서, 상기 제1 컨택 전극, 상기 제2 컨택 전극, 상기 제1 중간 전극, 및 상기 제2 중간 전극은 상기 제1 개구 내에 제공되며, 상기 제1 전극, 상기 제2 전극, 상기 제3 전극, 및 상기 제4 전극의 일단은 상기 제2 개구 내에 위치할 수 있다.
일 실시예에 있어서, 상기 제1 중간 전극은 상기 제2 전극과 접촉하며, 상기 제2 중간 전극은 상기 제4 전극과 접촉할 수 있다.
일 실시예에 있어서, 상기 제1 중간 전극 및 상기 제2 중간 전극은 상기 제2 전극 및 상기 제4 전극과 접촉하지 않으며, 상기 제2 전극 및 상기 제4 전극은 상기 제1 전극 및 상기 제3 전극으로부터 전기적으로 분리될 수 있다.
일 실시예에 있어서, 상기 제1 컨택 전극 및 상기 제1 중간 전극은 상호 동일한 층에 제공되거나 상호 다른 층들에 제공될 수 있다.
본 발명의 일 실시예에 따른 화소는, 기판; 상기 기판 상에 제공되고, 상호 물리적으로 분리된 제1 전극, 제2 전극, 제3 전극, 제4 전극; 제5 전극, 제6 전극, 제7 전극, 및 제8 전극; 상기 제1 전극 및 상기 제2 전극 사이에 배치되는 제1 발광 소자들; 상기 제2 전극 및 상기 제3 전극 사이에 배치되는 제2 발광 소자들; 상기 제3 전극 및 상기 제4 전극 사이에 배치되는 제3 발광 소자들; 상기 제5 전극 및 상기 제6 전극 사이에 배치되는 제4 발광 소자들; 상기 제7 전극 및 상기 제8 전극 사이에 배치되는 제5 발광 소자들; 상기 제5 전극 상에 제공되며, 상기 제5 전극 및 상기 제4 발광 소자들의 일단과 접촉하는 제1 컨택 전극; 상기 제6 전극 및 제1 전극 상에 제공되며, 상기 제4 발광 소자들의 타단 및 상기 제1 발광 소자들의 일단과 접촉하는 제1 중간 전극; 상기 제2 전극 및 상기 제4 전극 상에 제공되며, 상기 제1 발광 소자들의 타단, 상기 제2 발광 소자들의 일단, 및 상기 제3 발광 소자들의 일단과 접촉하는 제2 중간 전극; 상기 제3 전극 및 상기 제8 전극 상에 제공되며, 상기 제2 발광 소자들의 타단, 상기 제3 발광 소자들의 타단, 및 상기 제5 발광 소자들의 일단과 접촉하는 제3 중간 전극; 및 상기 제7 전극 상에 제공되며, 상기 제5 발광 소자들의 타단과 접촉하는 제2 컨택 전극을 포함한다.
일 실시예에 있어서, 상기 제1 전극, 상기 제2 전극, 상기 제3 전극, 상기 제4 전극, 제5 전극, 제6 전극, 제7 전극, 및 제8 전극은 동일한 층에 배치되고, 상기 제1 전극, 상기 제2 전극, 상기 제3 전극, 및 상기 제4 전극은 평면도 상에서 제1 방향을 따라 순차적으로 배열되며, 상기 제5 전극, 상기 제6 전극, 상기 제7 전극, 및 상기 제8 전극은 평면도 상에서 상기 제1 방향을 따라 순차적으로 배열되고, 상기 제5 전극, 상기 제6 전극, 상기 제7 전극, 및 상기 제8 전극은 평면도 상에서 상기 제1 전극, 상기 제2 전극, 상기 제3 전극, 및 상기 제4 전극으로부터 상기 제1 방향과 교차하는 제2 방향에 각각 위치할 수 있다.
일 실시예에 있어서, 상기 제1 중간 전극은 상기 제6 전극과 중첩하는 제1-1 중간 전극 및 상기 제1-1 중간 전극으로부터 상기 제2 방향으로 연장하여 상기 제1 전극과 중첩하는 제1-2 중간 전극을 포함하고, 상기 제3 중간 전극은 상기 제3 전극과 중첩하는 제3-1 중간 전극 및 상기 제3-1 중간 전극으로부터 상기 제2 방향으로 연장하여 상기 제8 전극과 중첩하는 제3-2 중간 전극을 포함하며, 상기 제2 중간 전극은, 상기 제2 전극과 중첩하는 제2-1 중간 전극 및 상기 제2-1 중간 전극으로부터 제3-1 중간 전극을 우회하여 연장하며 상기 제4 전극과 중첩하는 제2-2 중간 전극을 포함할 수 있다.
일 실시예에 있어서, 상기 제5 전극은 트랜지스터 및 전원 라인 중 하나에 연결되고, 상기 제7 전극은 트랜지스터 및 전원 라인 중 다른 하나에 연결될 수 있다.
일 실시예에 있어서, 상기 제1 발광 소자들의 일단, 상기 제2 발광 소자들의 일단, 상기 제3 발광 소자들의 일단, 상기 제4 발광 소자들의 일단, 및 상기 제5 발광 소자들의 일단은 동일한 타입의 반도체층을 포함할 수 있다.
일 실시예에 있어서, 상기 제2 발광 소자들 및 상기 제3 발광 소자들은 상기 제2 전극 및 상기 제3 전극 사이에서 상호 병렬 연결되고, 상기 제1 발광 소자들, 상기 제2 발광 소자들, 상기 제4 발광 소자들, 및 상기 제5 발광 소자들은 상기 제5 전극 및 상기 제7 전극 사이에서 직렬 연결될 수 있다.
일 실시예에 있어서, 상기 제6 전극 및 상기 제7 전극 사이에 배치되는 제6 발광 소자들을 더 포함하고, 상기 제1 중간 전극은 상기 제6 발광 소자들의 일단과 접촉하며, 상기 제2 컨택 전극은 상기 제6 발광 소자들의 타단과 접촉할 수 있다.
본 발명의 일 실시예에 따른 표시 장치는, 복수의 화소 영역들을 포함하는 기판; 및 상기 화소 영역들 각각에 제공되는 화소를 포함한다. 상기 화소는, 상기 기판 상에 제공되고, 상호 물리적으로 분리된 제1 전극, 제2 전극, 제3 전극, 및 제4 전극; 상기 제1 전극 및 상기 제2 전극 사이에 배치되는 제1 발광 소자들; 상기 제2 전극 및 상기 제3 전극 사이에 배치되는 제2 발광 소자들; 상기 제3 전극 및 상기 제4 전극 사이에 배치되는 제3 발광 소자들; 상기 제1 전극 상에 제공되며, 상기 제1 전극 및 상기 제1 발광 소자들의 일단과 접촉하는 제1 컨택 전극; 상기 제2 전극 상에 제공되며, 상기 제1 발광 소자들의 타단 및 상기 제2 발광 소자들의 일단과 접촉하는 제1 중간 전극; 상기 제3 전극 상에 제공되며, 상기 제3 전극, 상기 제2 발광 소자들의 타단, 및 상기 제3 발광 소자들의 타단과 접촉하는 제2 컨택 전극; 및 상기 제3 전극 상에 제공되며, 상기 제3 발광 소자들의 일단과 접촉하는 제2 중간 전극을 포함하고, 상기 제1 중간 전극 및 상기 제2 중간 전극은 연결된다.
본 발명의 일 실시예에 따르면, 화소 및 표시 장치는 직렬 및 병렬 연결된 스테이지들을 포함하며, 스테이지들 각각은 복수의 발광 소자들을 포함할 수 있다. 병렬 연결된 스테이지들을 통해 하나의 화소에 제공되는 스테이지들(및 발광 소자들)의 개수가 증가될 수 있고, 이에 따라 발광 소자들의 출광 효율이 향상될 수 있다. 또한, 스테이지들 중 특정 스테이지에 불량이 발생하더라도, 불량에 의해 비발광하는 발광 소자들의 비율이 상대적으로 감소하고, 이에 따라 발광 소자들의 출광 효율이 저하되는 것이 완화될 수 있다.
본 발명의 일 실시예에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1a는 일 실시예에 따른 발광 소자를 개략적으로 도시한 사시도이다.
도 1b는 도 1a의 발광 소자의 단면도이다.
도 2a는 다른 실시예에 따른 발광 소자를 개략적으로 도시한 사시도이다.
도 2b는 도 2a의 발광 소자의 단면도이다.
도 3은 본 발명의 일 실시예에 따른 표시 장치를 도시한 것으로, 특히, 도 1a 및 도 2a에 도시된 발광 소자를 광원으로 사용한 표시 장치의 개략적인 평면도이다.
도 4a, 도 4b, 및 도 4c는 도 3에 도시된 하나의 화소에 포함된 구성 요소들의 전기적 연결 관계를 다양한 실시예에 따라 나타낸 회로도들이다.
도 5는 도 3에 도시된 화소들 중 하나의 화소를 개략적으로 도시한 평면도이다.
도 6은 도 5의 제1 영역(AA)을 확대한 평면도이다.
도 7a, 도 7b, 및 도 7c는 도 6의 Ⅰ-Ⅰ'선을 따라 자른 화소의 다양한 실시예들을 나타내는 단면도들이다.
도 8은 도 6의 Ⅰ-Ⅰ'선을 따라 자른 화소의 다른 실시예를 나타내는 단면도이다.
도 9a 및 도 9b는 도 5의 화소의 다른 실시예를 나타내는 평면도들이다.
도 10은 도 5의 화소에서 발광 소자들을 정렬하는 방법을 설명하는 평면도이다.
도 11은 도 3에 도시된 하나의 화소에 포함된 구성 요소들의 전기적 연결 관계를 다른 실시예에 따라 나타낸 회로도이다.
도 12는 도 11의 화소를 개략적으로 도시한 평면도이다.
도 13은 도 12의 Ⅱ-Ⅱ'선 및 Ⅲ-Ⅲ'선을 따라 자른 화소를 나타내는 단면도이다.
도 14는 도 3에 도시된 하나의 화소에 포함된 구성 요소들의 전기적 연결 관계를 다른 실시예에 따라 나타낸 회로도이다.
도 15는 도 14의 화소를 개략적으로 도시한 평면도이다.
도 16은 도 15의 Ⅳ-Ⅳ'선 및 Ⅲ-Ⅲ'선을 따라 자른 화소를 나타내는 단면도이다.
도 17은 도 14의 화소에서 발광 소자들을 정렬하는 방법을 설명하는 평면도이다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
각 도면을 설명하면서 유사한 참조 부호를 유사한 구성요소에 대해 사용하였다. 첨부된 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 위하여 실제보다 확대하여 도시한 것이다. 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다. 또한, 층, 막, 영역, 판 등의 부분이 다른 부분 "상에" 있다고 할 경우, 이는 다른 부분 "바로 위에" 있는 경우뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 또한, 본 명세서에 있어서, 어느 층, 막, 영역, 판 등의 부분이 다른 부분 상(on)에 형성되었다고 할 경우, 상기 형성된 방향은 상부 방향만 한정되지 않으며 측면이나 하부 방향으로 형성된 것을 포함한다. 반대로 층, 막, 영역, 판 등의 부분이 다른 부분 "아래에" 있다고 할 경우, 이는 다른 부분 "바로 아래에" 있는 경우뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다.
본 출원에서, "어떤 구성요소(일 예로 '제 1 구성요소')가 다른 구성요소(일 예로 '제 2 구성요소')에 "(기능적으로 또는 통신적으로) 연결되어 ((operatively or communicatively) coupled with/to)" 있다거나, "접속되어 (connected to)" 있다고 언급된 때에는, 상기 어떤 구성요소가 상기 다른 구성요소에 직접적으로 연결되거나, 다른 구성요소(일 예로 '제 3 구성요소')를 통하여 연결될 수 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소(일 예로 '제 1 구성요소')가 다른 구성요소 (일 예로 '제 2 구성요소')에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 상기 어떤 구성요소와 상기 다른 구성요소 사이에 다른 구성요소(일 예로 '제 3 구성요소')가 존재하지 않는 것으로 이해될 수 있다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예 및 그 밖에 당업자가 본 발명의 내용을 쉽게 이해하기 위하여 필요한 사항에 대하여 상세히 설명하기로 한다. 아래의 설명에서, 단수의 표현은 문맥상 명백하게 단수만을 포함하지 않는 한, 복수의 표현도 포함한다.
도 1a는 일 실시예에 따른 발광 소자를 개략적으로 도시한 사시도이다. 도 1b는 도 1a의 발광 소자의 단면도이다. 도 2a는 다른 실시예에 따른 발광 소자를 개략적으로 도시한 사시도이다. 도 2b는 도 2a의 발광 소자의 단면도이다.
본 발명의 일 실시예에 있어서, 발광 소자의 종류 및/또는 형상이 도 1a, 도 1b, 도 2a, 및 도 2b에 도시된 실시예들에 한정되지는 않는다.
도 1a, 도 1b, 도 2a, 및 도 2b를 참조하면, 발광 소자(LD)는 제1 반도체층(11), 제2 반도체층(13), 제1 및 제2 반도체층들(11, 13) 사이에 개재된 활성층(12)을 포함할 수 있다. 일 예로, 발광 소자(LD)는 제1 반도체층(11), 활성층(12), 및 제2 반도체층(13)이 순차적으로 적층된 발광 적층체를 구현할 수 있다.
발광 소자(LD)는 일 방향으로 연장된 형상으로 제공될 수 있다. 발광 소자(LD)의 연장 방향을 길이 방향이라고 하면, 발광 소자(LD)는 연장 방향을 따라 일 단부(또는 하 단부)와 타 단부(또는 상 단부)를 포함할 수 있다. 발광 소자(LD)의 일 단부(또는 하 단부)에는 제1 및 제2 반도체층들(11, 13) 중 어느 하나의 반도체층, 발광 소자(LD)의 타 단부(또는 상 단부)에는 제1 및 제2 반도체층들(11, 13) 중 나머지 반도체층이 배치될 수 있다. 일 예로, 발광 소자(LD)의 일 단부(또는 하 단부)에는 제1 반도체층(11)이 배치되고, 발광 소자(LD)의 타 단부(또는 상 단부)에는 제2 반도체층(13)이 배치될 수 있다.
발광 소자(LD)는 다양한 형상으로 제공될 수 있다. 일 예로, 발광 소자(LD)는 길이 방향으로 긴(즉, 종횡비가 1보다 큰) 로드 형상(rod-like shape), 또는 바 형상(bar-like shape)을 가질 수 있다. 본 발명의 일 실시예에 있어서, 길이 방향으로의 발광 소자(LD)의 길이(L)는 그의 직경(D, 또는 횡단면의 폭)보다 클 수 있다. 이러한 발광 소자(LD)는 일 예로 마이크로 스케일(micro scale) 또는 나노 스케일(nano scale) 정도의 직경(D) 및/또는 길이(L)를 가질 정도로 초소형으로 제작된 발광 다이오드(Light Emitting Diode, LED)를 포함할 수 있다.
발광 소자(LD)의 직경(D)은 0.5㎛ 내지 500㎛ 정도일 수 있으며, 그 길이(L)는 1㎛ 내지 10㎛ 정도일 수 있다. 다만, 발광 소자(LD)의 직경(D) 및 길이(L)가 이에 한정되는 것은 아니며, 발광 소자(LD)가 적용되는 조명 장치 또는 자발광 표시 장치의 요구 조건(또는 설계 조건)에 부합되도록 발광 소자(LD)의 크기가 변경될 수 있다.
제1 반도체층(11)은 일 예로 적어도 하나의 n형 반도체층을 포함할 수 있다. 예를 들어, 제1 반도체층(11)은 InAlGaN, GaN, AlGaN, InGaN, AlN, InN 중 어느 하나의 반도체 재료를 포함하며, Si, Ge, Sn 등과 같은 제1 도전성의 도펀트(또는 n형 도펀트)가 도핑된 n형 반도체층일 수 있다. 다만, 제1 반도체층(11)을 구성하는 물질이 이에 한정되는 것은 아니며, 이 외에도 다양한 물질로 제1 반도체층(11)을 구성할 수 있다. 본 발명의 일 실시예에 있어서, 제1 반도체층(11)은 제1 도전성의 도펀트(또는 n형 도펀트)가 도핑된 질화갈륨(GaN) 반도체 물질을 포함할 수 있다. 제1 반도체층(11)은 발광 소자(LD)의 길이(L) 방향을 따라 활성층(12)과 접촉하는 상부 면과 외부로 노출된 하부 면을 포함할 수 있다. 제1 반도체층(11)의 하부 면은 발광 소자(LD)의 일 단부(또는 하 단부)일 수 있다.
활성층(12)은 제1 반도체층(11) 상에 배치되며, 단일 또는 다중 양자 우물(Quantum Wells) 구조로 형성될 수 있다. 일 예로, 활성층(12)이 다중 양자 우물 구조로 형성되는 경우, 활성층(12)은 장벽층(barrier layer, 미도시), 스트레인 강화층(strain reinforcing layer), 및 웰층(well layer)이 하나의 유닛으로 주기적으로 반복 적층될 수 있다. 스트레인 강화층은 장벽층보다 더 작은 격자 상수를 가져 웰층에 인가되는 스트레인, 일 예로, 압축 스트레인을 더 강화할 수 있다. 다만, 활성층(12)의 구조가 상술한 실시예에 한정되는 것은 아니다.
활성층(12)은 400nm 내지 900nm의 파장을 갖는 광을 방출할 수 있으며, 이중 헤테로 구조(Double Hetero structure)를 사용할 수 있다. 본 발명의 일 실시예에서, 발광 소자(LD)의 길이(L) 방향을 따라 활성층(12)의 상부 및/또는 하부에는 도전성의 도펀트가 도핑된 클래드층(Clad layer, 미도시)이 형성될 수도 있다. 일 예로, 클래드층은 AlGaN층 또는 InAlGaN층으로 형성될 수 있다. 실시예에 따라, AlGaN, InAlGaN 등의 물질이 활성층(12)을 형성하는 데에 이용될 수 있으며, 이 외에도 다양한 물질이 활성층(12)을 구성할 수 있다. 활성층(12)은 제1 반도체층(11)과 접촉하는 제1 면 및 제2 반도체층(13)과 접촉하는 제2 면을 포함할 수 있다.
발광 소자(LD)의 양 단부에 소정 전압 이상의 전계를 인가하게 되면, 활성층(12)에서 전자-정공 쌍이 결합하면서 발광 소자(LD)가 발광하게 된다. 이러한 원리를 이용하여 발광 소자(LD)의 발광을 제어함으로써, 발광 소자(LD)를 표시 장치의 화소를 비롯한 다양한 발광 장치의 광원(또는 발광원)으로 이용할 수 있다.
제2 반도체층(13)은 활성층(12)의 제2 면 상에 배치되며, 제1 반도체층(11)과 상이한 타입의 반도체층을 포함할 수 있다. 일 예로, 제2 반도체층(13)은 적어도 하나의 p형 반도체층을 포함할 수 있다. 예를 들어, 제2 반도체층(13)은 InAlGaN, GaN, AlGaN, InGaN, AlN, InN 중 적어도 하나의 반도체 재료를 포함하며, Mg 등과 같은 제2 도전성의 도펀트(또는 p형 도펀트)가 도핑된 p형 반도체층을 포함할 수 있다. 다만, 제2 반도체층(13)을 구성하는 물질이 이에 한정되는 것은 아니며, 이 외에도 다양한 물질이 제2 반도체층(13)을 구성할 수 있다. 본 발명의 일 실시예에 있어서, 제2 반도체층(13)은 제2 도전성의 도펀트(또는 p형 도펀트)가 도핑된 질화갈륨(GaN) 반도체 물질을 포함할 수 있다. 제2 반도체층(13)은 발광 소자(LD)의 길이(L) 방향을 따라 활성층(12)의 제2 면과 접촉하는 하부 면과 외부로 노출된 상부 면을 포함할 수 있다. 여기서, 제2 반도체층(13)의 상부 면은 발광 소자(LD)의 타 단부(또는 상 단부)일 수 있다.
본 발명의 일 실시예에 있어서, 제1 반도체층(11)과 제2 반도체층(13)은 발광 소자(LD)의 길이(L) 방향으로 서로 상이한 두께를 가질 수 있다. 일 예로, 발광 소자(LD)의 길이(L) 방향을 따라 제1 반도체층(11)이 제2 반도체층(13)보다 상대적으로 두꺼운 두께를 가질 수 있다. 이에 따라, 발광 소자(LD)의 활성층(12)은 제1 반도체층(11)의 하부 면보다 제2 반도체층(13)의 상부 면에 더 인접하게 위치할 수 있다.
한편, 제1 반도체층(11)과 제2 반도체층(13)이 각각 하나의 층으로 구성된 것으로 도시하고 있으나, 본 발명이 이에 한정되는 것은 아니다. 본 발명의 일 실시예에 있어서, 활성층(12)의 물질에 따라 제1 반도체층(11)과 제2 반도체층(13) 각각은 적어도 하나 이상의 층들, 일 예로 클래드층 및/또는 TSBR(Tensile Strain Barrier Reducing) 층을 더 포함할 수도 있다. TSBR 층은 격자 구조가 다른 반도체층들 사이에 배치되어 격자 상수(Lattice constant) 차이를 줄이기 위한 완충 역할을 하는 스트레인(strain) 완화층일 수 있다. TSBR 층은 p-GaInP, p-AlInP, p-AlGaInP 등과 같은 p형 반도체층으로 구성될 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
실시예에 따라, 발광 소자(LD)는 상술한 제1 반도체층(11), 활성층(12), 및 제2 반도체층(13) 외에도 제2 반도체층(13) 상부에 배치되는 추가 전극(미도시, 이하 '제1 추가 전극' 이라 함)을 더 포함할 수도 있다. 또한, 다른 실시예에 따라, 제1 반도체층(11)의 일 단에 배치되는 하나의 다른 추가 전극(미도시, 이하 '제2 추가 전극'이라 함)을 더 포함할 수도 있다.
제1 및 제2 추가 전극들 각각은 오믹(Ohmic) 컨택 전극일 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 실시예에 따라, 제1 및 제2 추가 전극들은 쇼트키(Schottky) 컨택 전극일 수 있다. 제1 및 제2 추가 전극들은 도전성 재료(또는 물질)를 포함할 수 있다. 예를 들어, 제1 및 제2 추가 전극들은, 크롬(Cr), 티타늄(Ti), 알루미늄(Al), 금(Au), 니켈(Ni), 및 이들의 산화물 또는 합금 등을 단독 또는 혼합하여 사용한 불투명 금속을 포함할 수 있으나, 본 발명이 이에 한정되지 않는다. 실시예에 따라, 제1 및 제2 추가 전극들은 인듐 주석 산화물(ITO, indium tin oxide), 인듐 아연 산화물(IZO, indium zinc oxide), 아연 산화물(ZnO, zinc oxide), 인듐 갈륨 아연 산화물(ITZO, indium gallium zinc oxide), 인듐 주석 아연 산화물(ITZO, indium tin zinc oxide)과 같은 투명 도전성 산화물을 포함할 수도 있다.
제1 및 제2 추가 전극들에 포함된 물질은 서로 동일하거나 상이할 수 있다. 제1 및 제2 추가 전극들은 실질적으로 투명 또는 반투명할 수 있다. 이에 따라, 발광 소자(LD)에서 생성된 광은 제1 및 제2 추가 전극들 각각을 투과하여 발광 소자(LD)의 외부로 방출될 수 있다. 실시예에 따라, 발광 소자(LD)에서 생성된 광이 제1 및 제2 추가 전극들을 투과하지 않고 발광 소자(LD)의 양 단부를 제외한 영역을 통해 발광 소자(LD)의 외부로 방출되는 경우 제1 및 제2 추가 전극들은 불투명 금속을 포함할 수도 있다.
본 발명의 일 실시예에 있어서, 발광 소자(LD)는 절연막(14)을 더 포함할 수 있다. 다만, 실시예에 따라, 절연막(14)은 생략될 수도 있으며, 제1 반도체층(11), 활성층(12), 및 제2 반도체층(13) 중 일부만을 덮도록 제공될 수도 있다.
절연막(14)은 활성층(12)이 제1 및 제2 반도체층들(11, 13) 외의 전도성 물질과 접촉하여 발생할 수 있는 전기적 단락을 방지할 수 있다. 또한, 절연막(14)은 발광 소자(LD)의 표면 결함을 최소화하여 발광 소자(LD)의 수명 및 발광 효율을 향상시킬 수 있다. 또한, 복수의 발광 소자들(LD)이 밀접하게 배치되는 경우, 절연막(14)은 발광 소자들(LD) 사이에서 발생할 수 있는 원치 않은 단락을 방지할 수 있다. 활성층(12)이 외부의 전도성 물질과 단락이 발생하는 것을 방지할 수 있다면, 절연막(14)의 구비 여부가 한정되지는 않는다.
절연막(14)은 제1 반도체층(11), 활성층(12), 및 제2 반도체층(13)을 포함한 발광 적층체의 외주면을 전체적으로 둘러싸는 형태로 제공될 수 있다.
상술한 실시예에서, 절연막(14)이 제1 반도체층(11), 활성층(12), 및 제2 반도체층(13) 각각의 외주면을 전체적으로 둘러싸는 형태로 설명하였으나, 본 발명이 이에 한정되는 것은 아니다. 실시예에 따라, 발광 소자(LD)가 제1 추가 전극을 포함하는 경우, 절연막(14)은 제1 반도체층(11), 활성층(12), 제2 반도체층(13), 및 제1 추가 전극 각각의 외주면을 전체적으로 둘러쌀 수 있다. 또한, 다른 실시예에 따라, 절연막(14)은 제1 추가 전극의 외주면을 전체적으로 둘러싸지 않거나 제1 추가 전극의 외주면의 일부만을 둘러싸고 제1 추가 전극의 외주면의 나머지를 둘러싸지 않을 수도 있다. 또한, 실시예에 따라, 발광 소자(LD)의 타 단부(또는 상단부)에 제1 추가 전극이 배치되고, 발광 소자(LD)의 일 단부(또는 하 단부)에 제2 추가 전극이 배치될 경우, 절연막(14)은 제1 및 제2 추가 전극들 각각의 적어도 일 영역을 노출할 수도 있다.
절연막(14)은 투명한 절연 물질을 포함할 수 있다. 예를 들어, 절연막(14)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiON), 알루미늄 산화물(AlOx) 및 이산화 타이타늄(TiO2) 등으로 이루어지는 군으로부터 선택된 하나 이상의 절연 물질을 포함할 수 있으나, 본 발명이 이에 한정되지는 않으며, 절연성을 갖는 다양한 재료가 절연막(14)의 재료로 사용될 수 있다.
실시예에 따라, 발광 소자(LD)는, 도 2a 및 도 2b에 도시된 바와 같이, 코어-쉘(core-shell) 구조의 발광 패턴(10)을 포함할 수 있다. 이 경우, 제1 반도체층(11)은 발광 소자(LD)의 코어(core), 즉 가운데(또는 중앙)에 위치할 수 있고, 활성층(12)은 발광 소자(LD)의 길이(L) 방향에서 제1 반도체층(11)의 외주면을 둘러싸는 형태로 제공 및/또는 형성될 수 있으며, 제2 반도체층(13)은 발광 소자(LD)의 길이(L) 방향에서 활성층(12)을 둘러싸는 형태로 제공 및/또는 형성될 수 있다. 또한, 발광 소자(LD)는 제2 반도체층(13)의 적어도 일측을 둘러싸는 추가 전극(미도시)을 더 포함할 수도 있다. 또한, 실시예에 따라, 발광 소자(LD)는 코어-쉘(core-shell) 구조의 발광 패턴(10)의 외주면에 제공되며 투명한 절연 물질을 포함하는 절연막(14)을 더 포함할 수 있다. 코어-쉘(core-shell) 구조의 발광 패턴(10)을 포함한 발광 소자(LD)는 성장 방식으로 제조될 수 있다.
상술한 발광 소자(LD)는, 다양한 표시 장치의 발광원으로 이용될 수 있다. 발광 소자(LD)는 표면 처리 과정을 거쳐 제조될 수 있다. 예를 들어, 다수의 발광 소자들(LD)을 유동성의 용액(또는 용매)에 혼합하여 각각의 화소 영역(일 예로, 각 화소의 발광 영역 또는 각 서브 화소의 발광 영역)에 공급할 때, 발광 소자들(LD)이 용액 내에 불균일하게 응집하지 않고 균일하게 분사될 수 있도록 각각의 발광 소자(LD)를 표면 처리할 수 있다.
상술한 발광 소자(LD)를 포함한 발광 유닛(또는 발광 장치)은, 표시 장치를 비롯하여 광원을 필요로 하는 다양한 종류의 전자 장치에서 이용될 수 있다. 예를 들어, 표시 패널의 각 화소의 화소 영역 내에 복수 개의 발광 소자들(LD)을 배치하는 경우, 발광 소자들(LD)은 각 화소의 광원으로 이용될 수 있다. 다만, 발광 소자(LD)의 적용 분야가 상술한 예에 한정되지 않는다. 예를 들어, 발광 소자(LD)는 조명 장치 등과 같이 광원을 필요로 하는 다른 종류의 전자 장치에도 이용될 수 있다.
도 3은 본 발명의 일 실시예에 따른 표시 장치를 도시한 것으로, 특히, 도 1a 및 도 2a에 도시된 발광 소자를 광원으로 사용한 표시 장치의 개략적인 평면도이다.
도 3에 있어서, 편의를 위하여 영상이 표시되는 표시 영역(DA)을 중심으로 표시 장치(DD)의 구조를 간략하게 도시하였다.
도 1a, 도 1b, 도 2a, 도 2b, 및 도 3를 참조하면, 표시 장치(DD)는 기판(SUB), 기판(SUB) 상에 제공되며 적어도 하나의 발광 소자(LD)를 각각 포함하는 복수의 화소들(PXL), 기판(SUB) 상에 제공되며 화소들(PXL)을 구동하는 구동부, 및 화소들(PXL)과 구동부를 연결하는 배선부를 포함할 수 있다.
표시 장치(DD)가 스마트폰, 텔레비전, 태블릿 PC, 이동 전화기, 영상 전화기, 전자책 리더기, 데스크탑 PC, 랩탑 PC, 넷북 컴퓨터, 워크스테이션, 서버, PDA, PMP(portable multimedia player), MP3 플레이어, 의료기기, 카메라, 또는 웨어러블 등과 같이 적어도 일 면에 표시 면이 적용된 전자 장치라면 본 발명이 적용될 수 있다.
표시 장치(DD)는 발광 소자(LD)를 구동하는 방식에 따라 패시브 매트릭스형(Passive Matrix type) 표시 장치와 액티브 매트릭스형(Active Matrix type) 표시 장치로 분류될 수 있다. 일 예로, 표시 장치(DD)가 액티브 매트릭스형으로 구현되는 경우, 화소들(PXL) 각각은 발광 소자(LD)에 공급되는 전류량을 제어하는 구동 트랜지스터와 구동 트랜지스터로 데이터 신호를 전달하는 스위칭 트랜지스터 등을 포함할 수 있다.
표시 장치(DD)는 다양한 형상으로 제공될 수 있으며, 일 예로, 서로 평행한 두 쌍의 변들을 가지는 직사각형의 판상으로 제공될 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 표시 장치(DD)가 직사각형의 판상으로 제공되는 경우, 두 쌍의 변들 중 어느 한 쌍의 변이 다른 한 쌍의 변보다 길게 제공될 수 있다. 편의를 위해 표시 장치(DD)가 한 쌍의 장변과 한 쌍의 단변을 갖는 직사각 형상인 경우를 나타내었으며, 장변의 연장 방향을 제2 방향(DR2), 단변의 연장 방향을 제1 방향(DR1), 장 변과 단 변의 연장 방향에 수직한 방향을 제3 방향(DR3)으로 표시하였다. 직사각형의 판상으로 제공되는 표시 장치(DD)는 하나의 장 변과 하나의 단 변이 접하는(또는 만나는) 모서리부가 라운드 형상을 가질 수 있다.
기판(SUB)은 표시 영역(DA) 및 비표시 영역(NDA)을 포함할 수 있다.
표시 영역(DA)은 영상을 표시하는 화소들(PXL)이 제공되는 영역일 수 있다. 비표시 영역(NDA)은 화소들(PXL)을 구동하기 위한 구동부 및 화소들(PXL)과 구동부를 연결하는 배선부의 일부가 제공되는 영역일 수 있다. 편의를 위해, 도 3에서는 하나의 화소(PXL)만이 도시되었으나 실질적으로 복수개의 화소들(PXL)이 기판(SUB)의 표시 영역(DA)에 제공될 수 있다.
비표시 영역(NDA)은 표시 영역(DA)의 적어도 일측에 제공될 수 있다. 비표시 영역(NDA)은 표시 영역(DA)의 둘레(또는 가장자리)를 둘러쌀 수 있다. 비표시 영역(NDA)에는 화소들(PXL)에 연결된 배선부와 배선부에 연결되며 화소들(PXL)을 구동하기 위한 구동부가 제공될 수 있다.
배선부는 구동부와 화소들(PXL)을 전기적으로 연결할 수 있다. 배선부는 각 화소(PXL)에 신호를 제공하며 각 화소(PXL)에 연결된 신호 라인들, 일 예로, 스캔 라인, 데이터 라인, 발광 제어 라인 등과 연결되는 팬아웃(fan-out) 라인일 수 있다. 또한, 배선부는 각 화소(PXL)의 전기적 특성 변화를 실시간으로 보상하기 위하여 각 화소(PXL)에 연결된 신호 라인들, 일 예로, 제어 라인, 센싱 라인 등과 연결되는 팬아웃(fan-out) 라인일 수 있다.
기판(SUB)은 투명 절연 물질을 포함하여 광의 투과가 가능할 수 있다. 기판(SUB)은 경성(rigid) 기판이거나 가요성(flexible) 기판일 수 있다.
기판(SUB) 상의 일 영역은 표시 영역(DA)으로 제공되어 화소들(PXL)이 배치되고, 기판(SUB) 상의 나머지 영역은 비표시 영역(NDA)으로 제공될 수 있다. 일 예로, 기판(SUB)은, 각각의 화소(PXL)가 배치되는 화소 영역들을 포함한 표시 영역(DA)과, 표시 영역(DA)의 주변에 배치되는(또는 표시 영역(DA)에 인접한) 비표시 영역(NDA)을 포함할 수 있다.
화소들(PXL) 각각은 기판(SUB) 상의 표시 영역(DA) 내에 제공될 수 있다. 본 발명의 일 실시예에 있어서, 화소들(PXL)은 스트라이프(stripe) 배열 구조 또는 펜타일(pentile) 배열 구조로 표시 영역(DA)에 배열될 수 있으나, 본 발명이 이에 한정되지는 않는다.
각각의 화소(PXL)는 대응되는 스캔 신호 및 데이터 신호에 의해 구동되는 적어도 하나 이상의 발광 소자(LD)를 포함할 수 있다. 발광 소자(LD)는 마이크로 스케일 또는 나노 스케일 정도로 작은 크기를 가지며 인접하게 배치된 발광 소자들과 서로 병렬로 연결될 수 있으나, 이에 본 발명이 한정되는 것은 아니다. 발광 소자(LD)는 각 화소(PXL)의 광원을 구성할 수 있다.
각각의 화소(PXL)는 소정의 신호(일 예로, 스캔 신호 및 데이터 신호) 및/또는 소정의 전원(일 예로, 제1 구동 전원 및 제2 구동 전원)에 의해 구동되는 적어도 하나의 광원, 일 예로, 도 1a 및 도 2a에 도시된 발광 소자(LD)를 포함할 수 있다. 다만, 본 발명의 실시예에서 각각의 화소(PXL)의 광원으로 이용될 수 있는 발광 소자(LD)의 종류가 이에 한정되지는 않는다.
구동부는 배선부를 통해 각각의 화소(PXL)에 소정의 신호 및 소정의 전원을 제공하며, 이에 따라 화소(PXL)의 구동을 제어할 수 있다. 구동부는 스캔 구동부, 발광 구동부, 및 데이터 구동부, 및 타이밍 제어부를 포함할 수 있다.
도 4a, 도 4b, 및 도 4c는 도 3에 도시된 하나의 화소에 포함된 구성 요소들의 전기적 연결 관계를 다양한 실시예에 따라 나타낸 회로도들이다.
예를 들어, 도 4a, 도 4b, 및 도 4c는 능동형 표시 장치에 적용될 수 있는 화소(PXL)에 포함된 구성 요소들의 전기적 연결 관계를 서로 다른 실시예에 따라 도시하였다. 다만, 본 발명의 실시예가 적용될 수 있는 화소(PXL)에 포함된 구성 요소들의 종류가 이에 한정되지는 않는다.
도 4a, 도 4b, 및 도 4c에서는, 도 3에 도시된 화소들 각각에 포함된 구성 요소들뿐만 아니라 상기 구성 요소들이 제공되는 영역까지 포괄하여 화소(PXL)로 지칭한다.
도 1a, 도 1b, 도 2a, 도 2b, 도 3, 도 4a, 도 4b, 및 도 4c를 참조하면, 하나의 화소(PXL, 이하 '화소'라 함)는 데이터 신호에 대응하는 휘도의 광을 생성하는 발광 유닛(EMU)을 포함할 수 있다. 또한, 화소(PXL)는 발광 유닛(EMU)을 구동하기 위한 화소 회로(PXC)를 선택적으로 더 포함할 수 있다.
발광 유닛(EMU)은 제1 구동 전원(VDD)의 전압(또는, 제1 전원전압)이 인가되는 제1 전원 라인(PL1)과 제2 구동 전원(VSS)의 전압(또는, 제2 전원전압)이 인가되는 제2 전원 라인(PL2) 사이에 병렬로 연결된 복수의 발광 소자들(LD)을 포함할 수 있다. 예를 들어, 발광 유닛(EMU)은, 화소 회로(PXC) 및 제1 전원 라인(PL1)을 경유하여 제1 구동 전원(VDD)에 연결된 제1 전극(EL1, 또는 "제1 정렬 전극")과, 제2 전원 라인(PL2)을 통해 제2 구동 전원(VSS)에 연결된 제3 전극(EL3, 또는 "제2 정렬 전극")과, 제1 및 제3 전극들(EL1, EL3) 사이에 서로 동일한 방향으로 병렬 연결되는 복수의 발광 소자들(LD)을 포함할 수 있다. 본 발명의 일 실시예에 있어서, 제1 전극(EL1)은 애노드(anode) 전극일 수 있고, 제3 전극(EL3)은 캐소드(cathode) 전극일 수 있다.
발광 유닛(EMU)에 포함된 발광 소자들(LD) 각각은, 제1 전극(EL1)을 통해 제1 구동 전원(VDD)에 연결되는 일 단부 및 제3 전극(EL3)을 통해 제2 구동 전원(VSS)에 연결된 타 단부를 포함할 수 있다. 제1 구동 전원(VDD)과 제2 구동 전원(VSS)은 서로 다른 전위를 가질 수 있다. 일 예로, 제1 구동 전원(VDD)은 고전위 전원으로 설정되고, 제2 구동 전원(VSS)은 저전위 전원으로 설정될 수 있다.
상이한 전위의 전압들이 각각 공급되는 제1 전극(EL1)과 제3 전극(EL3) 사이에 동일한 방향으로 병렬 연결된 각각의 발광 소자(LD)는 각각의 유효 광원을 구성할 수 있다. 이러한 유효 광원들이 모여 화소(PXL)의 발광 유닛(EMU)을 구성할 수 있다.
발광 유닛(EMU)의 발광 소자들(LD)은 해당 화소 회로(PXC)를 통해 공급되는 구동 전류에 대응하는 휘도로 발광할 수 있다. 예를 들어, 각각의 프레임 기간 동안 화소 회로(PXC)는 해당 프레임 데이터의 계조 값에 대응하는 구동 전류를 발광 유닛(EMU)으로 공급할 수 있다. 발광 유닛(EMU)으로 공급된 구동 전류는 발광 소자들(LD)에 나뉘어 흐를 수 있다. 이에 따라, 각각의 발광 소자(LD)가 그에 흐르는 전류에 상응하는 휘도로 발광하면서, 발광 유닛(EMU)이 구동 전류에 대응하는 휘도의 광을 방출할 수 있다.
발광 유닛(EMU)은 각각의 유효 광원을 구성하는 발광 소자들(LD)외에 적어도 하나의 비유효 광원, 일 예로, 역방향 발광 소자(LDr)를 더 포함할 수 있다. 역방향 발광 소자(LDr)는 유효 광원들을 구성하는 발광 소자들(LD)과 함께 제1 및 제3 전극들(EL1, EL3)의 사이에 병렬로 연결되되, 발광 소자들(LD)과는 반대 방향으로 제1 및 제3 전극들(EL1, EL3)의 사이에 연결될 수 있다. 이러한 역방향 발광 소자(LDr)는, 제1 및 제3 전극들(EL1, EL3) 사이에 소정의 구동 전압(일 예로, 순방향의 구동 전압)이 인가되더라도 비활성된 상태를 유지하게 되고, 이에 따라 역방향 발광 소자(LDr)에는 실질적으로 전류가 흐르지 않게 된다.
화소 회로(PXC)는 해당 화소(PXL)의 스캔 라인(Si) 및 데이터 라인(Dj)에 접속될 수 있다. 일 예로, 화소(PXL)가 표시 영역(DA)의 i(i는 자연수)번째 행 및 j(j는 자연수)번째 열에 배치되었다고 할 때, 화소(PXL)의 화소 회로(PXC)는 표시 영역(DA)의 i번째 스캔 라인(Si) 및 j번째 데이터 라인(Dj)에 접속될 수 있다. 실시예에 따라, 화소 회로(PXC)는 제1 및 제2 트랜지스터들(T1, T2)과 스토리지 커패시터(Cst)를 포함할 수 있다. 다만, 화소 회로(PXC)의 구조가 도 4a, 도 4b, 및 도 4c에 도시된 실시예들에 한정되지는 않는다.
우선, 도 4a를 참조하면, 화소 회로(PXC)는, 제1 및 제2 트랜지스터들(T1, T2)과 스토리지 커패시터(Cst)를 포함할 수 있다.
제2 트랜지스터(T2; 스위칭 트랜지스터)의 제1 단자는 j번째 데이터 라인(Dj)에 접속될 수 있고, 제2 단자는 제1 노드(N1)에 접속될 수 있다. 여기서, 제2 트랜지스터(T2)의 제1 단자와 제2 단자는 서로 다른 단자로, 예컨대 제1 단자가 소스 전극이면 제2 단자는 드레인 전극일 수 있다. 그리고, 제2 트랜지스터(T2)의 게이트 전극은 i번째 스캔 라인(Si)에 접속될 수 있다. 제2 트랜지스터(T2)는, i번째 스캔 라인(Si)으로부터 제2 트랜지스터(T2)가 턴-온될 수 있는 전압(예컨대, 로우(Low) 전압)의 스캔 신호가 공급될 때 턴-온되어, j번째 데이터 라인(Dj)과 제1 노드(N1)를 전기적으로 연결한다. 이때, j번째 데이터 라인(Dj)으로는 해당 프레임의 데이터 신호가 공급되고, 이에 따라 제1 노드(N1)로 데이터 신호가 전달된다. 제1 노드(N1)로 전달된 데이터 신호는 스토리지 커패시터(Cst)에 충전된다.
제1 트랜지스터(T1; 구동 트랜지스터)의 제1 단자는 제1 구동 전원(VDD)에 접속될 수 있고, 제2 단자는 제1 전극(EL1)에 전기적으로 접속될 수 있다. 제1 트랜지스터(T1)의 게이트 전극은 제1 노드(N1)에 접속될 수 있다. 이와 같은 제1 트랜지스터(T1)는 제1 노드(N1)의 전압에 대응하여 발광 소자들(LD)로 공급되는 구동 전류의 양을 제어한다.
스토리지 커패시터(Cst)의 일 전극은 제1 구동 전원(VDD)에 접속될 수 있고, 다른 전극은 제1 노드(N1)에 접속될 수 있다. 이와 같은 스토리지 커패시터(Cst)는 제1 노드(N1)로 공급되는 데이터 신호에 대응하는 전압을 충전하고, 다음 프레임의 데이터 신호가 공급될 때까지 충전된 전압을 유지한다.
도 4a에서는 데이터 신호를 화소(PXL) 내부로 전달하기 위한 제2 트랜지스터(T2)와, 데이터 신호의 저장을 위한 스토리지 커패시터(Cst)와, 데이터 신호에 대응하는 구동 전류를 발광 소자들(LD)로 공급하기 위한 제1 트랜지스터(T1)를 포함한 화소 회로(PXC)를 도시하였다.
하지만, 본 발명이 이에 한정되는 것은 아니며 화소 회로(PXC)의 구조는 다양하게 변경될 수 있다. 일 예로, 화소 회로(PXC)는 제1 트랜지스터(T1)의 문턱 전압을 보상하기 위한 트랜지스터, 제1 노드(N1)를 초기화하기 위한 트랜지스터, 및/또는 발광 소자(LD)들의 발광 시간을 제어하기 위한 트랜지스터 등과 같은 적어도 하나의 트랜지스터나, 제1 노드(N1)의 전압을 부스팅하기 위한 부스팅 커패시터 등과 같은 다른 회로 소자들을 추가적으로 더 포함할 수 있다.
또한, 도 4a에서는 화소 회로(PXC)에 포함되는 트랜지스터들, 예컨대 제1 및 제2 트랜지스터들(T1, T2)을 모두 P타입의 트랜지스터들로 도시하였으나, 본 발명이 이에 한정되지는 않는다. 즉, 화소 회로(PXC)에 포함된 제1 및 제2 트랜지스터들(T1, T2) 중 적어도 하나는 N타입의 트랜지스터로 변경될 수도 있다.
화소 회로(PXC)는 실시예에 따라, 적어도 하나의 다른 스캔 라인에 더 연결될 수도 있다. 예를 들어, 화소(PXL)가 표시 영역(DA)의 i번째 행에 배치된 경우, 해당 화소(PXL)의 화소 회로(PXC)는 도 4b에 도시된 바와 같이 i-1번째 스캔 라인(Si-1) 및/또는 i+1번째 스캔 라인(Si+1)에 더 연결될 수 있다. 또한, 실시예에 따라, 화소 회로(PXC)는 제1 및 제2 구동 전원들(VDD, VSS) 외에도 제3의 전원에 더 연결될 수 있다. 예를 들어, 화소 회로(PXC)는 초기화 전원(Vint)에도 연결될 수 있다. 이 경우, 화소 회로(PXC)는 제1, 제2, 제3, 제4, 제5, 제6, 및 제7 트랜지스터들(T1, T2, T3, T4, T5, T6, T7)과, 스토리지 커패시터(Cst)를 포함할 수 있다.
제1 트랜지스터(T1; 구동 트랜지스터)의 제1 단자, 일 예로, 소스 전극은 제5 트랜지스터(T5)를 경유하여 제1 구동 전원(VDD)에 접속될 수 있고, 그의 제2 단자, 일 예로, 드레인 전극은 제6 트랜지스터(T6)를 경유하여 발광 소자들(LD)의 일 단부에 전기적으로 접속될 수 있다. 제1 트랜지스터(T1)의 게이트 전극은 제1 노드(N1)에 접속될 수 있다. 이러한 제1 트랜지스터(T1)는, 제1 노드(N1)의 전압에 대응하여 발광 소자들(LD)을 경유하여 제1 구동 전원(VDD)과 제2 구동 전원(VSS)의 사이에 흐르는 구동 전류를 제어한다.
제2 트랜지스터(T2; 스위칭 트랜지스터)는 화소(PXL)에 연결된 j번째 데이터 라인(Dj)과 제1 트랜지스터(T1)의 제1 단자 사이에 접속될 수 있다. 그리고, 제2 트랜지스터(T2)의 게이트 전극은 화소(PXL)에 연결된 i번째 스캔 라인(Si)에 접속될 수 있다. 이와 같은 제2 트랜지스터(T2)는 i번째 스캔 라인(Si)으로부터 게이트-온 전압(일 예로, 로우 전압)의 스캔 신호가 공급될 때 턴-온되어 j번째 데이터 라인(Dj)을 제1 트랜지스터(T1)의 제1 단자에 전기적으로 연결할 수 있다. 따라서, 제2 트랜지스터(T2)가 턴-온되면, j번째 데이터 라인(Dj)으로부터 공급되는 데이터 신호가 제1 트랜지스터(T1)로 전달될 수 있다.
제3 트랜지스터(T3)는 제1 트랜지스터(T1)의 제2 단자와 제1 노드(N1) 사이에 접속될 수 있다. 그리고, 제3 트랜지스터(T3)의 게이트 전극은 i번째 스캔 라인(Si)에 접속될 수 있다. 이와 같은 제3 트랜지스터(T3)는 i번째 스캔 라인(Si)으로부터 게이트-온 전압의 스캔 신호가 공급될 때 턴-온되어 제1 트랜지스터(T1)의 제2 단자와 제1 노드(N1)를 전기적으로 연결할 수 있다.
제4 트랜지스터(T4)는 제1 노드(N1)와 초기화 전원(Vint)이 인가되는 초기화 전원 라인(IPL) 사이에 접속될 수 있다. 그리고, 제4 트랜지스터(T4)의 게이트 전극은 이전 스캔 라인, 일 예로, i-1번째 스캔 라인(Si-1)에 접속될 수 있다. 이와 같은 제4 트랜지스터(T4)는 i-1번째 스캔 라인(Si-1)으로 게이트-온 전압의 스캔 신호가 공급될 때 턴-온되어 초기화 전원(Vint)의 전압을 제1 노드(N1)로 전달할 수 있다. 여기서, 초기화 전원(Vint)은 데이터 신호의 최저 전압 이하의 전압을 가질 수 있다.
제5 트랜지스터(T5)는 제1 구동 전원(VDD)과 제1 트랜지스터(T1) 사이에 접속될 수 있다. 그리고, 제5 트랜지스터(T5)의 게이트 전극은 대응하는 발광 제어 라인, 일 예로, i번째 발광 제어 라인(Ei)에 접속될 수 있다. 이와 같은 제5 트랜지스터(T5)는 i번째 발광 제어 라인(Ei)으로 게이트-오프 전압의 발광 제어신호가 공급될 때 턴-오프될 수 있고, 그 외의 경우에 턴-온될 수 있다.
제6 트랜지스터(T6)는 제1 트랜지스터(T1)와 발광 소자들(LD)의 일 단부 사이에 접속될 수 있다. 그리고, 제6 트랜지스터(T6)의 게이트 전극은 i번째 발광 제어 라인(Ei)에 접속될 수 있다. 이와 같은 제6 트랜지스터(T6)는 i번째 발광 제어 라인(Ei)으로 게이트-오프 전압의 발광 제어신호가 공급될 때 턴-오프될 수 있고, 그 외의 경우에 턴-온될 수 있다.
제7 트랜지스터(T7)는 발광 소자들(LD)의 일 단부와 초기화 전원 라인(IPL) 사이에 접속될 수 있다. 그리고, 제7 트랜지스터(T7)의 게이트 전극은 다음 행의 스캔 라인들 중 어느 하나, 일 예로, i+1번째 스캔 라인(Si+1)에 접속될 수 있다. 이와 같은 제7 트랜지스터(T7)는 i+1번째 스캔 라인(Si+1)으로 게이트-온 전압의 스캔 신호가 공급될 때 턴-온되어 초기화 전원(Vint)의 전압을 발광 소자들(LD)의 일 단부로 공급할 수 있다.
스토리지 커패시터(Cst)는 제1 구동 전원(VDD)과 제1 노드(N1) 사이에 접속될 수 있다. 스토리지 커패시터(Cst)는 각 프레임 기간에 제1 노드(N1)로 공급되는 데이터 신호 및 제1 트랜지스터(T1)의 문턱 전압에 대응하는 전압을 저장할 수 있다.
도 4b에서는 화소 회로(PXC)에 포함된 트랜지스터들, 일 예로, 제1 내지 제7 트랜지스터들(T1, T2, T3, T4, T5, T6, T7)을 모두 P타입의 트랜지스터들로 도시하였으나, 본 발명이 이에 한정되지는 않는다. 예를 들어, 제1 내지 제7 트랜지스터들(T1, T2, T3, T4, T5, T6, T7) 중 적어도 하나는 N타입의 트랜지스터로 변경될 수도 있다.
본 발명의 일 실시예에 있어서, 화소 회로(PXC)의 구성은 도 4a 및 도 4b에 도시된 실시예에 한정되지 않는다. 일 예로, 회소 회로(144)는 도 4c에 도시된 실시예와 같이 구성될 수도 있다.
화소 회로(PXC)는, 도 4c에 도시된 바와 같이, 제어 라인(CLi) 및 센싱 라인(SENj)에 더 접속될 수 있다. 일 예로, 화소 회로(PXC)는 표시 영역(DA)의 i번째 제어 라인(CLi) 및 j번째 센싱 라인(SENj)에 접속될 수 있다. 상술한 화소 회로(PXC)는 도 4a에 도시된 제1 및 제2 트랜지스터들(T1, T2) 외에 제3 트랜지스터(T3)를 더 포함할 수 있다.
제3 트랜지스터(T3)는 제1 트랜지스터(T1)와 j번째 센싱 라인(SENj) 사이에 접속된다. 예를 들어, 제3 트랜지스터(T3)의 일 전극은, 제1 전극(EL1)에 연결된 제1 트랜지스터(T1)의 제1 단자(일 예로, 소스 전극)에 접속되고, 제3 트랜지스터(T3)의 다른 전극은, j번째 센싱 라인(SENj)에 접속될 수 있다. 한편, j번째 센싱 라인(SENj)이 생략되는 경우 제3 트랜지스터(T3)의 게이트 전극은 j번째 데이터 라인(Dj)에 접속될 수도 있다.
실시예에 따라, 제3 트랜지스터(T3)의 게이트 전극은 i번째 제어 라인(CLi)에 접속된다. 한편, i번째 제어 라인(CLi)이 생략되는 경우 제3 트랜지스터(T3)의 게이트 전극은 i번째 스캔 라인(Si)에 접속될 수도 있다. 이와 같은 제3 트랜지스터(T3)는 소정의 센싱 기간 동안 i번째 제어 라인(CLi)으로 공급되는 게이트-온 전압(일 예로, 하이(High) 레벨)의 제어 신호에 의해 턴-온되어 j번째 센싱 라인(SENj)과 제1 트랜지스터(T1)를 전기적으로 연결한다.
실시예에 따라, 센싱 기간은 표시 영역(DA)에 배치된 화소들(PXL) 각각의 특성 정보(일 예로, 제1 트랜지스터(T1)의 문턱 전압 등)를 추출하는 기간일 수 있다. 상술한 센싱 기간 동안, j번째 데이터 라인(Dj) 및 제2 트랜지스터(T2)를 통해 제1 노드(N1)에 제1 트랜지스터(T1)가 턴-온될 수 있는 소정의 기준 전압을 공급하거나, 각각의 화소(PXL)를 전류원 등에 연결함에 의해 제1 트랜지스터(T1)를 턴-온시킬 수 있다. 또한, 제3 트랜지스터(T3)로 게이트-온 전압의 제어 신호를 공급하여 제3 트랜지스터(T3)를 턴-온시켜 제1 트랜지스터(T1)를 j번째 센싱 라인(SENj)에 연결할 수 있다. 이에 따라, 상술한 j번째 센싱 라인(SENj)을 통해, 제1 트랜지스터(T1)의 문턱 전압 등을 비롯한 각 화소(PXL)의 특성 정보를 추출할 수 있다. 추출된 특성 정보는 화소들(PXL) 사이의 특성 편차가 보상되도록 영상 데이터를 변환하는 데에 이용될 수 있다.
한편, 도 4c에서는 제1 내지 제3 트랜지스터들(T1, T2, T3)이 모두 N타입 트랜지스터들인 실시예를 개시하였으나, 본 발명이 이에 한정되지는 않는다. 예를 들어, 상술한 제1 내지 제3 트랜지스터들(T1, T2, T3) 중 적어도 하나는 P타입 트랜지스터로 변경될 수도 있다. 또한, 도 4c에서는 발광 유닛(EMU)이 화소 회로(PXC)와 제2 구동 전원(VSS)의 사이에 접속되는 실시예를 개시하였으나, 발광 유닛(EMU)은 제1 구동 전원(VDD)과 화소 회로(PXC)의 사이에 접속될 수도 있다.
도 4a를 참조하면, 발광 유닛(EMU)은 제1 및 제2 구동 전원들(VDD, VSS) 사이에 순차적으로 연결된 제1 스테이지(SET1)(또는, 제1 서브 발광 유닛) 및 제2 스테이지(SET2)(또는, 제2 서브 발광 유닛)와, 제2 스테이지(SET2)에 병렬 연결된 제3 스테이지(SET3)(또는, 제3 서브 발광 유닛)를 포함할 수 있다. 발광 유닛(EMU)은 제1, 제2, 제3, 및 제4 전극들(EL1, EL2, EL3, EL4)을 포함하고, 제1, 제2, 및 제3 스테이지들(SET1, SET2, SET3) 각각은, 전극들(EL1, EL2, EL3, EL4) 중 2개의 전극들 사이에, 동일한 방향으로 병렬 연결된 복수의 발광 소자들(LD)을 포함할 수 있다.
제1 스테이지(SET1)는 제1 전극(EL1)과 제2 전극(EL2)(또는, 제1 서브 중간 전극(CTE-1))을 포함하고, 제1 전극(EL1)과 제2 전극(EL2)(또는, 제1 서브 중간 전극(CTE-1)) 사이에 연결된 적어도 하나의 제1 발광 소자(LD1)를 포함할 수 있다. 또한, 제1 스테이지(SET1)는 제1 전극(EL1)과 제2 전극(EL2)(또는, 제1 서브 중간 전극(CTE-1)) 사이에서 제1 발광 소자(LD1)와 반대 방향으로 연결된 역방향 발광 소자(LDr)를 포함할 수 있다.
제2 스테이지(SET2)는 제2 전극(EL2)(또는, 제1 서브 중간 전극(CTE-1)) 및 제3 전극(EL3)을 포함하고, 제2 전극(EL2)(또는, 제1 서브 중간 전극(CTE-1)) 및 제3 전극(EL3) 사이에 연결된 적어도 하나의 제2 발광 소자(LD2)를 포함할 수 있다. 또한, 제2 스테이지(SET2)는 제2 전극(EL2)(또는, 제1 서브 중간 전극(CTE-1))과 제3 전극(EL3) 사이에서 제2 발광 소자(LD2)와 반대 방향으로 연결된 역방향 발광 소자(LDr)를 포함할 수 있다.
제3 스테이지(SET3)는 제4 전극(EL4)(또는, 제2 서브 중간 전극(CTE-2)) 및 제3 전극(EL3)을 포함하고, 제4 전극(EL4)(또는, 제2 서브 중간 전극(CTE-2)) 및 제3 전극(EL3) 사이에 연결된 적어도 하나의 제3 발광 소자(LD3)를 포함할 수 있다. 또한, 제3 스테이지(SET3)는 제4 전극(EL4)(또는, 제2 서브 중간 전극(CTE-2))과 제3 전극(EL3) 사이에서 제2 발광 소자(LD2)와 반대 방향으로 연결된 역방향 발광 소자(LDr)를 포함할 수 있다.
제1 스테이지(SET1)의 제1 서브 중간 전극(CTE-1)과 제3 스테이지(SET3)의 제2 서브 중간 전극(CTE-2)은 일체로 제공되어 서로 연결될 수 있다. 즉, 제1 서브 중간 전극(CTE-1)과 제2 서브 중간 전극(CTE-2)은 연속하는 제1 스테이지(SET1)와 제2 스테이지(SET3)를 전기적으로 연결하는 중간 전극(CTE)을 구성할 수 있다. 제1 서브 중간 전극(CTE-1)과 제2 서브 중간 전극(CTE-2)이 일체로 제공되는 경우, 제1 서브 중간 전극(CTE-1)과 제2 서브 중간 전극(CTE-2)은 중간 전극(CTE)의 서로 다른 일 영역일 수 있다.
상술한 실시예에서, 제1 전극(EL1)은 각 화소(PXL)의 발광 유닛(EMU)의 애노드(anode) 전극일 수 있고, 제3 전극(EL3)이 발광 유닛(EMU)의 캐소드(cathode) 전극일 수 있다.
상술한 바와 같이, 직/병렬 혼합 구조로 연결된 스테이지들(SET1, SET2, SET3)(또는, 발광 소자들(LD))을 포함한 화소(PXL)의 발광 유닛(EMU)은 적용되는 제품 사양에 맞춰 구동 전류/전압 조건을 용이하게 조절할 수 있다.
특히, 직/병렬 혼합 구조로 연결된 스테이지들(SET1, SET2, SET3)(또는, 발광 소자들(LD))을 포함한 화소(PXL)의 발광 유닛(EMU)은 스테이지들(또는, 발광 소자들(LD))을 병렬로만 연결한 구조의 발광 유닛(EMU)에 비하여 구동 전류를 감소시킬 수 있다. 또한, 직/병렬 혼합 구조로 연결된 스테이지들(SET1, SET2, SET3)(또는, 발광 소자들(LD))을 포함한 화소(PXL)의 발광 유닛(EMU)은, 동일한 개수의 발광 소자들(LD)을 모두 직렬 연결한 구조의 발광 유닛에 비하여 발광 유닛(EMU)의 양단에 인가되는 구동 전압을 감소시킬 수 있다. 나아가, 직/병렬 혼합 구조로 연결된 스테이지들(SET1, SET2, SET3)(또는, 발광 소자들(LD))을 포함한 화소(PXL)의 발광 유닛(EMU)은, 스테이지들을 모두 직렬 연결한 구조의 발광 유닛에 비하여, 동일한 개수의 전극들(EL1, EL2, EL3, EL4) 사이에 보다 많은 개수의 발광 소자들(LD)(또는, 스테이지들(SET1, SET2, SET3))을 포함할 수 있다. 이 경우, 발광 소자들(LD)의 출광 효율이 향상될 수 있고, 특정 스테이지에 불량이 발생하더라도, 불량에 의해 비발광하는 발광 소자들(LD)의 비율이 상대적으로 감소하고, 이에 따라 발광 소자들(LD)의 출광 효율이 저하되는 것이 완화될 수 있다.
본 발명에 적용될 수 있는 화소(PXL)의 구조가 도 4a, 도 4b, 및 도 4c에 도시된 실시예들에 한정되지 않으며, 해당 화소(PXL)는 다양한 구조를 가질 수 있다. 예를 들어, 각 화소(PXL)는 수동형 발광 표시 장치 등의 내부에 구성될 수도 있다. 이 경우, 화소 회로(PXC)는 생략되고, 발광 유닛(EMU)에 포함된 발광 소자들(LD)의 양 단부는, i번째 스캔 라인(Si), j번째 데이터 라인(Dj), 제1 구동 전원(VDD)이 인가되는 제1 전원 라인(PL1), 제2 구동 전원(VSS)이 인가되는 제2 전원 라인(PL2) 및/또는 소정의 제어선 등에 직접 접속될 수도 있다.
도 5는 도 3에 도시된 화소들 중 하나의 화소를 개략적으로 도시한 평면도이다. 도 6은 도 5의 제1 영역(AA)을 확대한 평면도이다.
도 5에 도시된 화소(PXL)는 도 4a, 도 4b, 및 도 4c에 도시된 화소들 중 하나일 수 있다.
도 5에 있어서, 편의를 위하여 발광 소자들에 연결된 트랜지스터들 및 트랜지스터들에 연결되는 신호 라인들의 도시를 생략하였으며, 도 4a, 도 4b, 및 도 4c를 참조하여 설명한 발광 유닛(EMU)을 중심으로 화소(PXL)가 간략하게 도시되었다.
도 3, 도 4a, 도 5, 및 도 6을 참조하면, 화소(PXL)는 기판(SUB) 상에 규정된 화소 영역(PXA)에 형성될 수 있다. 화소 영역(PXA)은 발광 영역(EMA)을 포함할 수 있다. 실시예에 따라, 화소(PXL)는 뱅크(BNK)를 포함하고, 발광 영역(EMA)을 둘러싸는 뱅크(BNK)에 의해 정의될 수 있다. 도 5 및 도 6에 도시된 바와 같이, 뱅크(BNK)는 하부 구성을 노출시키는 제1 개구(OP1) 및 제2 개구(OP2)를 포함하며, 발광 영역(EMA)은 뱅크(BNK)의 제1 개구(OP1)에 의해 정의될 수 있다. 제2 개구(OP2)는 화소 영역(PXA) 내에서 제1 개구(OP1)로부터 이격되어 위치하며, 화소 영역(PXA)의 일측(예를 들어, 하측, 또는 상측)에 인접하여 위치할 수 있다.
화소(PXL)는 상호 물리적으로 분리되거나 이격된 제1 전극(EL1), 제2 전극(EL2), 제3 전극(EL3), 및 제4 전극(EL4)을 포함할 수 있다. 제1 전극(EL1), 제2 전극(EL2), 제3 전극(EL3), 및 제4 전극(EL4)은 도 4a, 도 4b, 및 도 4c를 참조하여 설명한 제1 전극(EL1), 제2 전극(EL2), 제3 전극(EL3), 및 제4 전극(EL4)에 각각 대응할 수 있다.
제1 전극(EL1), 제2 전극(EL2), 제3 전극(EL3), 및 제4 전극(EL4)은 제1 방향(DR1)을 따라 순차적으로 배열될 수 있다. 제1 전극(EL1), 제2 전극(EL2), 제3 전극(EL3), 및 제4 전극(EL4) 각각은 제1 방향(DR1)과 교차하는 제2 방향(DR2)으로 연장할 수 있다. 제1 전극(EL1), 제2 전극(EL2), 제3 전극(EL3), 및 제4 전극(EL4)의 단부는 뱅크(BNK)의 제2 개구(OP2) 내에 위치할 수 있다. 도 10을 참조하여 후술하겠지만, 제1 전극(EL1), 제2 전극(EL2), 제3 전극(EL3), 및 제4 전극(EL4)은, 표시 장치의 제조 과정에서 발광 소자들(LD)이 기판(SUB) 상에 공급되기 전에는 인접 화소 영역들까지 연장하고, 발광 소자들(LD)이 화소 영역(PXA)에 공급 및 배열된 이후에는 제2 개구(OP2)에서 다른 전극들(예를 들어, 제2 방향(DR2)으로 인접한 인접 화소의 전극들)로부터 분리될 수 있다. 즉, 뱅크(BNK)의 제2 개구(OP2)는 제1 전극(EL1), 제2 전극(EL2), 제3 전극(EL3), 및 제4 전극(EL4)에 대한 분리 공정을 위해 구비될 수 있다.
제1 전극(EL1)은 발광 영역(EMA)에서 제2 전극(EL2)을 향해 제1 방향(DR1)으로 돌출된 돌출부를 포함할 수 있다. 제1 전극(EL1)의 돌출부는, 발광 영역(EMA)에서 제1 전극(EL1)과 제2 전극(EL2) 사이의 간격을 일정 간격으로 유지하기 위해 제공될 수 있다. 유사하게, 제4 전극(EL4)은 발광 영역(EMA)에서 제3 전극(EL3)을 향해 제1 방향(DR1)으로 돌출된 돌출부를 포함할 수 있다. 제4 전극(EL4)의 돌출부는, 발광 영역(EMA)에서 제3 전극(EL3)과 제4 전극(EL4) 사이의 간격을 일정 간격으로 유지하기 위해 제공될 수 있다.
다만, 제1 전극(EL1), 제2 전극(EL2), 제3 전극(EL3), 및 제4 전극(EL4)이 이에 한정되지는 않는다. 예를 들어, 제1 전극(EL1), 제2 전극(EL2), 제3 전극(EL3), 및 제4 전극(EL4)의 형상 및/또는 상호 배치 관계 등은 다양하게 변경될 수 있다. 예를 들어, 제1 전극(EL1) 및 제4 전극(EL4) 각각은 돌출부를 포함하지 않고, 굴곡진 형상을 가질 수도 있다. 다른 예로, 제3 전극(EL3)은 제2 방향(DR2)으로 인접 화소까지 연장할 수도 있다.
제1 전극(EL1)은 제1 컨택홀(CNT1)을 통해 도 4a를 참조하여 설명한 제1 트랜지스터(T1)와 연결되고, 제3 전극(EL3)은 제2 컨택홀(CNT2)을 통해 도 4a를 참조하여 설명한 제2 구동 전원(VSS)(또는, 제2 전원 라인(PL2))에 연결될 수 있다.
실시예에 따라, 제1 전극(EL1), 제2 전극(EL2), 제3 전극(EL3), 및 제4 전극(EL4) 각각은, 단일층 또는 다중층 구조를 가질 수 있다. 일 예로, 제1 전극(EL1), 제2 전극(EL2), 제3 전극(EL3), 및 제4 전극(EL4)은 반사 전극 및 도전성 캡핑층을 포함한 다중층 구조를 가질 수 있다. 또한, 반사 전극은, 단일층 또는 다중층 구조를 가질 수 있다. 일 예로, 반사 전극은 적어도 하나의 반사성 도전층을 포함하며, 반사성 도전층의 상부 및/또는 하부에 배치되는 적어도 하나의 투명 도전층을 선택적으로 더 포함할 수 있다.
실시예에 따라, 화소(PXL)는 제1 전극(EL1)의 일 영역과 중첩하는 제1 뱅크 패턴(BNKP1), 제2 전극(EL2)의 일 영역과 중첩하는 제2 뱅크 패턴(BNKP2), 제3 전극(EL3)의 일 영역과 중첩하는 제3 뱅크 패턴(BNKP3), 및 제4 전극(EL4)의 일 영역과 중첩하는 제4 뱅크 패턴(BNKP4)을 포함할 수 있다.
제1 뱅크 패턴(BNKP1), 제2 뱅크 패턴(BNKP2), 제3 뱅크 패턴(BNKP3), 및 제4 뱅크 패턴(BNKP4)은 발광 영역(EMA)에서 서로 이격되어 배치되며, 제1 전극(EL1), 제2 전극(EL2), 제3 전극(EL3), 및 제4 전극(EL4) 각각의 일 영역을 상부 방향으로 돌출시킬 수 있다. 예를 들어, 제1 전극(EL1)(또는, 제1 전극(EL1)의 돌출부)은 제1 뱅크 패턴(BNKP1) 상에 배치되어 제1 뱅크 패턴(BNKP1)에 의해 제3 방향(DR3)(즉, 기판(SUB)의 두께 방향)으로 돌출되고, 제2 전극(EL2)은 제2 뱅크 패턴(BNKP2) 상에 배치되어 제2 뱅크 패턴(BNKP2)에 의해 제3 방향(DR3)으로 돌출되며, 제3 전극(EL3)은 제3 뱅크 패턴(BNKP3) 상에 배치되어 제3 뱅크 패턴(BNKP3)에 의해 제3 방향(DR3)으로 돌출되고, 제4 전극(EL4)(또는, 제4 전극(EL)의 돌출부)은 제4 뱅크 패턴(BNKP4) 상에 배치되어 제4 뱅크 패턴(BNKP4)에 의해 제3 방향(DR3)으로 돌출될 수 있다.
화소(PXL)는 제1 발광 소자(LD1), 제2 발광 소자(LD2), 및 제3 발광 소자(LD3)를 포함할 수 있다. 또한, 화소(PXL)는 도 4a를 참조하여 설명한 역방향 발광 소자(LDr)를 더 포함할 수 있다.
제1 발광 소자(LD1)는 제1 전극(EL1) 및 제2 전극(EL2) 사이에 배치될 수 있다. 제1 발광 소자(LD1)의 제1 단부(EP1)(또는, 일 단부)는 제1 전극(EL1)과 마주하며, 제1 발광 소자(LD1)의 제2 단부(EP2)(또는, 타 단부)는 제2 전극(EL2)과 마주할 수 있다. 제1 발광 소자(LD1)가 복수 개로 제공되는 경우, 복수의 제1 발광 소자들은 제1 전극(EL1) 및 제2 전극(EL2) 사이에 상호 병렬로 연결되고, 도 4a를 참조하여 설명한 제1 스테이지(SET1)를 구성할 수 있다.
유사하게, 제2 발광 소자(LD2)는 제2 전극(EL2) 및 제3 전극(EL3) 사이에 배치될 수 있다. 제2 발광 소자(LD2)의 제1 단부(EP1)는 제2 전극(EL2)과 마주하며, 제2 발광 소자(LD2)의 제2 단부(EP2)는 제3 전극(EL3)과 마주할 수 있다. 제1 발광 소자(LD1)의 제1 단부(EP1) 및 제2 발광 소자(LD2)의 제1 단부(EP1)는 상호 동일한 타입의 반도체층(예를 들어, 도 1a를 참조하여 설명한 제1 반도체층(11))을 포함할 수 있다. 제2 발광 소자(LD2)가 복수 개로 제공되는 경우, 복수의 제2 발광 소자들은 제2 전극(EL2) 및 제3 전극(EL3) 사이에 상호 병렬로 연결되고, 도 4a를 참조하여 설명한 제2 스테이지(SET2)를 구성할 수 있다.
제3 발광 소자(LD3)는 제3 전극(EL3) 및 제4 전극(EL4) 사이에 배치될 수 있다. 제3 발광 소자(LD3)의 제1 단부(EP1)는 제4 전극(EL4)과 마주하며, 제3 발광 소자(LD3)의 제2 단부(EP2)는 제3 전극(EL3)과 마주할 수 있다. 제2 발광 소자(LD2)의 제2 단부(EP2) 및 제3 발광 소자(LD3)의 제2 단부(EP2)는 상호 동일한 타입의 반도체층(예를 들어, 도 1a를 참조하여 설명한 제2 반도체층(13))을 포함하고, 제3 전극(EL3)을 사이에 두고 상호 마주할 수 있다. 제3 발광 소자(LD3)가 복수 개로 제공되는 경우, 복수의 제3 발광 소자들은 제3 전극(EL3) 및 제4 전극(EL4) 사이에 상호 병렬로 연결되고, 도 4a를 참조하여 설명한 제3 스테이지(SET3)를 구성할 수 있다.
한편, 도 5 및 도 6에서 발광 소자들(LD)이 제1 전극(EL1), 제2 전극(EL2), 제3 전극(EL3), 및 제4 전극(EL4)의 사이에서 제1 방향(DR1)으로 정렬된 것으로 도시하였으나, 발광 소자들(LD)의 정렬 방향이 이에 한정되지는 않는다. 예를 들어, 발광 소자들(LD) 중 적어도 하나는 사선 방향으로 배열될 수도 있다.
제1 발광 소자(LD1), 제2 발광 소자(LD2), 및 제3 발광 소자(LD3)는 제1 전극(EL1) 및 제3 전극(EL3) 사이에 전기적으로 연결될 수 있다. 예컨대, 제1 발광 소자(LD1)의 제1 단부(EP1)는 제1 전극(EL1)에 전기적으로 연결되고, 제2 발광 소자(LD2)의 제2 단부(EP2) 및 제3 발광 소자(LD3)의 제2 단부(EP2)는 제3 전극(EL3)에 전기적으로 연결될 수 있다.
일 실시예에서, 제1 발광 소자(LD1)의 제1 단부(EP1)는 제1 전극(EL1) 상에 직접적으로 배치되지 않고, 적어도 하나의 컨택 전극, 일 예로 제1 컨택 전극(CNE1)을 통해 제1 전극(EL1)에 전기적으로 연결될 수 있다. 유사하게, 제2 발광 소자(LD2)의 제2 단부(EP2) 및 제3 발광 소자(LD3)의 제2 단부(EP2)는 제3 전극(EL3) 상에 직접적으로 배치되지 않고, 적어도 하나의 컨택 전극, 일 예로 제2 컨택 전극(CNE2)을 통해 제3 전극(EL3)에 전기적으로 연결될 수 있다. 다만, 본 발명이 이에 한정되지는 않는다. 예를 들어, 제1 발광 소자(LD1)의 제1 단부(EP1)가 제1 전극(EL1)과 직접적으로 접촉되어, 제1 전극(EL1)에 전기적으로 연결될 수도 있다.
실시예에 따라, 제1 발광 소자(LD1), 제2 발광 소자(LD2), 및 제3 발광 소자(LD3) 각각은 무기 결정 구조의 재료를 이용한 초소형의, 일 예로 나노 스케일 내지 마이크로 스케일 정도로 작은 크기의, 발광 다이오드일 수 있다. 예를 들어, 제1 발광 소자(LD1), 제2 발광 소자(LD2), 및 제3 발광 소자(LD3) 각각은, 도 1a 및 도 2b 중 어느 하나에 도시된 발광 소자(LD)일 수 있다.
실시예에 따라, 발광 소자들(LD)은 소정의 용액 내에 분산된 형태로 준비되어, 잉크젯 프린팅 방식이나 슬릿 코팅 방식 등을 통해 화소 영역(PXA)의 발광 영역(EMA)에 공급될 수 있다. 일 예로, 발광 소자들(LD)은 휘발성 용매에 섞여 발광 영역(EMA)에 공급될 수 있다. 이때, 제1 전극(EL1) 및 제3 전극(EL3) 사이에, 또한, 제3 전극(EL3) 및 제4 전극(EL4) 사이에 소정의 전압이 걸리면, 제1 전극(EL1) 및 제3 전극(EL3) 사이에, 또한, 제3 전극(EL3) 및 제4 전극(EL4) 사이에 전계가 형성되면서, 제1 전극(EL1), 제2 전극(EL2), 제3 전극(EL3), 및 제4 전극(EL4) 사이에 발광 소자들(LD)이 자가 정렬하게 된다. 발광 소자들(LD)이 정렬된 이후에 용매를 휘발시키거나 이외의 다른 방식으로 제거함으로써, 제1 전극(EL1), 제2 전극(EL2), 제3 전극(EL3), 및 제4 전극(EL4)의 사이에 발광 소자들(LD)이 안정적으로 배열될 수 있다.
실시예들에 따라, 화소(PXL)는 제1 컨택 전극(CNE1), 제2 컨택 전극(CNE2), 및 중간 전극(CTE)을 포함할 수 있다.
제1 컨택 전극(CNE1)은, 제1 발광 소자(LD1)의 제1 단부(EP1) 및 이에 대응하는 제1 전극(EL1)의 적어도 일 영역 상에 형성되어, 제1 발광 소자(LD1)의 제1 단부(EP1)를 제1 전극(EL1)에 물리적 및/또는 전기적으로 연결할 수 있다.
제2 컨택 전극(CNE2)은, 제2 발광 소자(LD2)의 제2 단부(EP2), 제3 발광 소자(LD3)의 제2 단부(EP2), 및 이에 대응하는 제3 전극(EL3)의 적어도 일 영역 상에 형성되어, 제2 발광 소자(LD2)의 제2 단부(EP2) 및 제3 발광 소자(LD3)의 제2 단부(EP2)를 제3 전극(EL3)에 물리적 및/또는 전기적으로 연결할 수 있다.
중간 전극(CTE)은 제2 방향(DR2)으로 연장하는 제1 서브 중간 전극(CTE-1)(또는, 제1 중간 전극) 및 제2 서브 중간 전극(CTE-2)(또는, 제2 중간 전극)을 포함할 수 있다. 제1 서브 중간 전극(CTE-1)은 제1 발광 소자(LD1)의 제2 단부(EP2), 제2 발광 소자(LD2)의 제1 단부(EP1), 및 이에 대응하는 제2 전극(EL2)의 적어도 일 영역 상에 형성될 수 있다. 중간 전극(CTE)은 제1 서브 중간 전극(CTE-1)으로부터 제2 컨택 전극(CNE2) 또는 제2 발광 소자(LD2)를 우회하여 연장하며, 제2 서브 중간 전극(CTE-2)은 제3 발광 소자(LD3)의 제1 단부(EP1) 및 이에 대응하는 제4 전극(EL4)의 적어도 일 영역 상에 형성될 수 있다. 중간 전극(CTE)은 제1 발광 소자(LD1)의 제2 단부(EP2), 제2 발광 소자(LD2)의 제1 단부(EP1), 및 제3 발광 소자(LD3)의 제1 단부(EP1)를 전기적으로 연결할 수 있다.
도 5에 도시된 바와 같이, 중간 전극(CTE)은 제2 컨택 전극(CNE2)으로부터 이격되되, 제2 컨택 전극(CNE2)을 에워싸는 폐루프 형태를 가질 수 있다.
따라서, 제2 발광 소자(LD2) 및 제3 발광 소자(LD3)는 제2 전극(EL2) 및 제3 전극(EL3) 사이에서 중간 전극(CTE)을 통해 상호 병렬 연결되고, 제2 발광 소자(LD2) 및 제3 발광 소자(LD3)는 제1 전극(EL1) 및 제3 전극(EL3) 사이에서 중간 전극(CTE)을 통해 제1 발광 소자(LD1)에 직렬 연결될 수 있다.
각각의 프레임 기간 동안 화소(PXL)에 제1 경로(PATH1) 및 제2 경로(PATH2)를 따라 구동 전류가 흐르고, 화소(PXL)의 제1 전극(EL1) 및 제3 전극(EL3)의 사이에 순방향으로 연결된 제1, 제2, 및 제3 발광 소자들(LD1, LD2, LD3)이 발광하면서 구동 전류에 대응하는 휘도의 빛을 방출할 수 있다.
도 5 및 도 6을 참조하여 설명한 바와 같이, 제1 내지 제4 전극들(EL1, EL2, EL3, EL4) 사이에 제1, 제2, 및 제3 발광 소자들(LD1, LD2, LD3)이 배치되고, 제2 발광 소자(LD2) 및 제3 발광 소자(LD3)는 제2 전극(EL2) 및 제3 전극(EL3) 사이에서 중간 전극(CTE)을 통해 상호 병렬 연결되고, 제2 발광 소자(LD2) 및 제3 발광 소자(LD3)는 제1 전극(EL1) 및 제3 전극(EL3) 사이에서 중간 전극(CTE)을 통해 제1 발광 소자(LD1)에 직렬 연결될 수 있다. 이러한 방식으로, 화소(PXL)의 화소 영역(PXA)에 정렬된 제1, 제2, 및 제3 발광 소자들(LD1, LD2, LD3)을 직/병렬 혼합 구조로 연결하여 화소(PXL)의 발광 유닛(EMU)이 구성될 수 있다. 이에 따라, 정렬 전극이 차지하는 면적을 최소화하면서도(또는 정렬 전극의 개수를 증가시키지 않으면서도) 발광 유닛(EMU)을 3개의 스테이지들을 포함한 직/병렬 혼합 구조로 구성하는 것이 가능해져 고해상도(High resolution) 및 고정세(fine pitch)의 표시 장치를 용이하게 구현할 수 있다.
도 7a, 도 7b, 및 도 7c는 도 6의 Ⅰ-Ⅰ'선을 따라 자른 화소의 다양한 실시예들을 나타내는 단면도들이다.
도 3, 도 5, 도 6, 및 도 7a를 참조하면, 기판(SUB) 상에 화소 회로층(PCL) 및 표시 소자층(DPL)(또는, 발광 소자층)이 순차적으로 배치될 수 있다. 실시예에 따라, 화소 회로층(PCL) 및 표시 소자층(DPL)은 표시 장치(DD)의 표시 영역(DA)에 전면적으로 형성될 수 있다.
화소 회로층(PCL)은, 버퍼층(BFL), 트랜지스터(T), 및 보호층(PSV)을 포함할 수 있다. 도 7a에 도시된 바와 같이, 버퍼층(BFL), 트랜지스터(T), 및 보호층(PSV)은 기판(SUB) 상에 순차적으로 적층될 수 있다.
버퍼층(BFL)은 트랜지스터들(T)에 불순물이 확산되는 것을 방지할 수 있다. 버퍼층(BFL)은 무기 재료를 포함한 무기 절연막일 수 있다. 무기 절연막은, 예를 들어, 실리콘 질화물(SiNx), 실리콘 산화물(SiOx), 실리콘 산질화물(SiON), 알루미늄 산화물(AlOx)과 같은 금속 산화물 중 적어도 하나를 포함할 수 있다. 버퍼층(BFL)은 단일막으로 제공될 수 있으나, 적어도 이중막 이상의 다중막으로 제공될 수도 있다. 버퍼층(BFL)이 다중막으로 제공되는 경우, 각 레이어는 서로 동일한 재료로 형성되거나 서로 다른 재료로 형성될 수 있다. 버퍼층(BFL)은 기판(SUB)의 재료 및 공정 조건 등에 따라 생략될 수도 있다.
트랜지스터(T)는 발광 소자들(LD)의 구동 전류를 제어하는 구동 트랜지스터(Tdr) 및 구동 트랜지스터(Tdr)에 연결된 스위칭 트랜지스터(Tsw)를 포함할 수 있다. 구동 트랜지스터(Tdr) 및 스위칭 트랜지스터(Tsw)를 포괄하여 명명할 때에는 트랜지스터(T) 또는 트랜지스터들(T)이라고 한다. 구동 트랜지스터(Tdr)는 도 4a를 참고하여 설명한 제1 트랜지스터(T1)일 수 있고, 스위칭 트랜지스터(Tsw)는 도 4a를 참고하여 설명한 제2 트랜지스터(T2)일 수 있다.
구동 트랜지스터(Tdr)와 스위칭 트랜지스터(Tsw) 각각은 반도체 패턴(SCL), 게이트 전극(GE), 제1 단자(SE), 및 제2 단자(DE)를 포함할 수 있다. 제1 단자(SE)는 소스 전극과 드레인 전극 중 어느 하나의 전극일 수 있으며, 제2 단자(DE)는 나머지 전극일 수 있다. 일 예로, 제1 단자(SE)가 소스 전극일 경우 제2 단자(DE)는 드레인 전극일 수 있다.
반도체 패턴(SCL)은 버퍼층(BFL) 상에 제공 및/또는 형성될 수 있다. 반도체 패턴(SCL)은 제1 단자(SE)에 접촉하는 제1 접촉 영역과 제2 단자(DE)에 접촉하는 제2 접촉 영역을 포함할 수 있다. 제1 접촉 영역과 제2 접촉 영역 사이의 영역은 채널 영역일 수 있다. 이러한 채널 영역은 해당 트랜지스터(T)의 게이트 전극(GE)과 중첩할 수 있다. 반도체 패턴(SCL)은 폴리 실리콘(Poly Silicon), 아몰퍼스 실리콘(Amorphous Silicon), 산화물 반도체 등으로 이루어진 반도체 패턴일 수 있다. 채널 영역은, 일 예로, 불순물이 도핑되지 않은 반도체 패턴으로서, 진성 반도체일 수 있다. 제1 접촉 영역과 제2 접촉 영역은 불순물이 도핑된 반도체 패턴일 수 있다.
게이트 절연층(GI)은 반도체 패턴(SCL) 상에 제공 및/또는 형성될 수 있다. 게이트 절연층(GI)은 무기 재료를 포함한 무기 절연막일 수 있다. 일 예로, 게이트 절연층(GI)은 버퍼층(BFL)과 동일한 물질을 포함하거나 버퍼층(BFL)의 구성 물질로 예시된 물질들에서 선택된 하나 이상의 물질을 포함할 수 있다. 실시예에 따라, 게이트 절연층(GI)은 유기 재료를 포함한 유기 절연막으로 이루어질 수도 있다. 게이트 절연층(GI)은 단일막으로 제공될 수 있으나, 적어도 이중막 이상의 다중막으로 제공될 수도 있다.
게이트 전극(GE)은 반도체 패턴(SCL)의 채널 영역과 대응되도록 게이트 절연층(GI) 상에 제공 및/또는 형성될 수 있다. 게이트 전극(GE)은 게이트 절연층(GI) 상에 제공되어 반도체 패턴(SCL)의 채널 영역과 중첩할 수 있다. 게이트 전극(GE)은 구리(Cu), 몰리브덴(Mo), 텅스텐(W), 알루미늄네오디뮴(AlNd), 티타늄(Ti), 알루미늄(Al), 은(Ag) 및 이들의 합금으로 이루어진 군에서 선택된 단독 또는 이들의 혼합물로 단일막을 형성하거나 배선 저항을 줄이기 위해 저저항 물질인 몰리브덴(Mo), 티타늄(Ti), 구리(Cu), 알루미늄(Al) 또는 은(Ag)의 이중막 또는 다중막 구조로 형성할 수 있다.
게이트 전극(GE) 상에 층간 절연층(ILD)이 제공 및/또는 형성될 수 있다. 층간 절연층(ILD)은 게이트 절연층(GI)과 동일한 물질을 포함하거나 게이트 절연층(GI)의 구성 물질로 예시된 물질들에서 선택된 하나 이상의 물질을 포함할 수 있다.
제1 단자(SE)와 제2 단자(DE) 각각은 층간 절연층(ILD) 상에 제공 및/또는 형성되며, 게이트 절연층(GI) 및 층간 절연층(ILD)을 순차적으로 관통하는 컨택홀을 통해 반도체 패턴(SCL)의 제1 접촉 영역 및 제2 접촉 영역에 접촉할 수 있다. 제1 및 제2 단자들(SE, DE) 각각은 게이트 전극(GE)과 동일한 물질을 포함하거나, 게이트 전극(GE)의 구성 물질로 예시된 물질들에서 선택된 하나 이상의 물질을 포함할 수 있다.
상술한 실시예에서, 구동 트랜지스터(Tdr)와 스위칭 트랜지스터(Tsw) 각각의 제1 및 제2 단자들(SE, DE)이 게이트 절연층(GI), 절연층들(ILD1, ILD2)을 순차적으로 관통하는 컨택홀을 통해 반도체 패턴(SCL)과 전기적으로 연결된 별개의 전극으로 설명하였으나, 본 발명이 이에 한정되는 것은 아니다. 실시예에 따라, 구동 트랜지스터(Tdr)와 스위칭 트랜지스터(Tsw) 각각의 제1 단자(SE)는 해당 반도체 패턴(SCL)의 채널 영역에 인접한 제1 접촉 영역일 수 있으며, 구동 트랜지스터(Tdr)와 스위칭 트랜지스터(Tsw) 각각의 제2 단자(DE)는 해당 반도체 패턴(SCL)의 채널 영역에 인접한 제2 접촉 영역일 수 있다. 이 경우, 구동 트랜지스터(Tdr)의 제2 단자(DE)는 브릿지 전극(bridge electrode) 등과 같은 별도의 연결 수단을 통해 해당 화소(PXL)의 발광 소자들(LD)에 전기적으로 연결될 수 있다.
본 발명의 일 실시예에 있어서, 트랜지스터들(T)은 LTPS(저온폴리실리콘) 박막 트랜지스터로 구성될 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 실시예에 따라, 트랜지스터들(T)은 산화물 반도체 박막 트랜지스터로 구성될 수도 있다. 또한, 트랜지스터들(T)이 탑 게이트(top gate) 구조의 박막 트랜지스터인 경우를 예로서 설명하였으나, 본 발명이 이에 한정되는 것은 아니며, 트랜지스터들(T)의 구조는 다양하게 변경될 수 있다.
화소 회로층(PCL)은 층간 절연층(ILD) 상에 제공 및/또는 형성된 구동 전압 배선(DVL)을 포함할 수 있다. 구동 전압 배선(DVL)은 도 4a를 참고하여 설명한 제2 전원 라인(PL2)일 수 있다. 본 발명의 일 실시예에 있어서, 구동 전압 배선(DVL)이 구동 트랜지스터(Tdr)의 제1 및 제2 단자들(SE, DE)과 동일한 층에 제공되는 것으로 설명하였으나, 본 발명이 이에 한정되는 것은 아니다. 실시예에 따라, 구동 전압 배선(DVL)은 화소 회로층(PCL)에 구비된 도전층들 중 어느 하나의 도전층과 동일한 층에 제공될 수도 있다. 즉, 화소 회로층(PCL) 내에서 구동 전압 배선(DVL)의 위치는 다양하게 변경될 수 있다.
구동 전압 배선(DVL)은 전도성 물질을 포함할 수 있다. 일 예로, 구동 전압 배선(DVL)은 구리(Cu), 몰리브덴(Mo), 텅스텐(W), 알루미늄네오디뮴(AlNd), 티타늄(Ti), 알루미늄(Al), 은(Ag) 및 이들의 합금으로 이루어진 군에서 선택된 단독 또는 이들의 혼합물로 단일막을 형성하거나 배선 저항을 줄이기 위해 저저항 물질인 몰리브덴(Mo), 티타늄(Ti), 구리(Cu), 알루미늄(Al) 또는 은(Ag)의 이중막 또는 다중막 구조로 형성할 수 있다. 일 예로, 구동 전압 배선(DVL)은 티타늄(Ti)/구리(Cu)의 순으로 적층된 이중막으로 구성될 수 있다.
트랜지스터들(T) 및 구동 전압 배선(DVL) 상에 보호층(PSV)이 제공 및/또는 형성될 수 있다.
보호층(PSV)은 유기 절연막, 무기 절연막, 또는 무기 절연막 상에 배치된 유기 절연막을 포함하는 형태로 제공될 수 있다. 무기 절연막은, 예를 들어, 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 알루미늄 산화물(AlOx)과 같은 금속 산화물 중 적어도 하나를 포함할 수 있다. 유기 절연막은, 예를 들어, 아크릴계 수지(polyacrylates resin), 에폭시계 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드계 수지(polyamides resin), 폴리이미드계 수지(polyimides rein), 불포화 폴리에스테르계 수지(unsaturated polyesters resin), 폴리페닐렌 에테르계 수지(poly-phenylen ethers resin), 폴리페닐렌 설파이드계 수지(poly-phenylene sulfides resin), 및 벤조사이클로부텐 수지(benzocyclobutene resin) 중 적어도 하나를 포함할 수 있다.
보호층(PSV)은 구동 트랜지스터(Tdr)의 제2 단자(DE)를 노출하는 제1 컨택홀(CH1)과 구동 전압 배선(DVL)을 노출하는 제2 컨택홀(CH2)을 포함할 수 있다.
보호층(PSV) 상에 표시 소자층(DPL)이 제공될 수 있다.
표시 소자층(DPL)은 보호층(PSV)(또는, 화소 회로층(PCL)) 상에 순차적으로 배치 또는 형성된 제1 내지 제4 뱅크 패턴들(BNKP1, BNKP2, BNKP3, BNKP4), 제1 내지 제4 전극들(EL1, EL2, EL3, EL4), 제1 절연층(INS1)(또는, 제1 패시베이션층), 제1 내지 제3 발광 소자들(LD1, LD2, LD3), 제2 절연층(INS1)(또는, 제2 패시베이션층), 제1 및 제2 컨택 전극들(CNE1, CNE2), 제3 절연층(INS3), 중간 전극(CTE), 및 제4 절연층(INS4)을 포함할 수 있다.
제1 내지 제4 뱅크 패턴들(BNKP1, BNKP2, BNKP3, BNKP4)은 보호층(PSV) 상에 배치될 수 있다. 제1 내지 제4 뱅크 패턴들(BNKP1, BNKP2, BNKP3, BNKP4)은 발광 영역(EMA, 도 6 참조)에서 서로 이격되어 배치될 수 있다. 제1 내지 제4 뱅크 패턴들(BNKP1, BNKP2, BNKP3, BNKP4)은 화소 회로층(PCL) 상에서 제3 방향(DR3)으로 돌출될 수 있다. 실시예에 따라, 제1 내지 제4 뱅크 패턴들(BNKP1, BNKP2, BNKP3, BNKP4)은 실질적으로 서로 동일한 높이를 가질 수 있으나, 이에 한정되는 것은 아니다.
실시예에 따라, 제1 뱅크 패턴(BNKP1)은, 보호층(PSV)과 제1 전극(EL1)의 사이에 배치될 수 있다. 제1 뱅크 패턴(BNKP1)은, 제1 발광 소자(LD1)의 제1 단부(EP1)에 인접하도록 배치될 수 있다. 일 예로, 제1 뱅크 패턴(BNKP1)의 일 측면은, 제1 발광 소자(LD1)의 제1 단부(EP1)와 인접한 거리에 위치되어, 제1 발광 소자(LD1)의 제1 단부(EP1)와 마주하도록 배치될 수 있다.
실시예에 따라, 제2 뱅크 패턴(BNKP2)은, 보호층(PSV)과 제2 전극(EL2)의 사이에 배치될 수 있다. 제2 뱅크 패턴(BNKP2)은, 제1 발광 소자(LD1)의 제2 단부(EP2)에 인접하도록 배치될 수 있다. 일 예로, 제2 뱅크 패턴(BNKP2)의 일 측면은, 제1 발광 소자(LD1)의 제2 단부(EP2)와 인접한 거리에 위치되어, 제2 발광 소자(LD2)의 제2 단부(EP2)와 마주하도록 배치될 수 있다. 또한, 제2 뱅크 패턴(BNKP2)은, 제2 발광 소자(LD2)의 제1 단부(EP1)에 인접하도록 배치될 수 있다. 일 예로, 제2 뱅크 패턴(BNKP2)의 타 측면은, 제2 발광 소자(LD2)의 제1 단부(EP1)와 인접한 거리에 위치되어, 제2 발광 소자(LD2)의 제1 단부(EP1)와 마주하도록 배치될 수 있다.
실시예에 따라, 제3 뱅크 패턴(BNKP3)은, 보호층(PSV)과 제3 전극(EL3)의 사이에 배치될 수 있다. 제3 뱅크 패턴(BNKP3)은, 제2 발광 소자(LD2)의 제2 단부(EP2)에 인접하도록 배치될 수 있다. 일 예로, 제3 뱅크 패턴(BNKP3)의 일 측면은, 제2 발광 소자(LD2)의 제2 단부(EP2)와 인접한 거리에 위치되어, 제2 발광 소자(LD2)의 제2 단부(EP2)와 마주하도록 배치될 수 있다. 또한, 제3 뱅크 패턴(BNKP3)은, 제3 발광 소자(LD3)의 제2 단부(EP2)에 인접하도록 배치될 수 있다. 일 예로, 제3 뱅크 패턴(BNKP3)의 타 측면은, 제3 발광 소자(LD3)의 제2 단부(EP2)와 인접한 거리에 위치되어, 제3 발광 소자(LD3)의 제2 단부(EP2)와 마주하도록 배치될 수 있다.
실시예에 따라, 제4 뱅크 패턴(BNKP4)은, 보호층(PSV)과 제4 전극(EL4)의 사이에 배치될 수 있다. 제4 뱅크 패턴(BNKP4)은, 제3 발광 소자(LD3)의 제1 단부(EP1)에 인접하도록 배치될 수 있다. 일 예로, 제4 뱅크 패턴(BNKP4)의 일 측면은, 제3 발광 소자(LD3)의 제1 단부(EP1)와 인접한 거리에 위치되어, 제3 발광 소자(LD3)의 제1 단부(EP1)와 마주하도록 배치될 수 있다.
실시예에 따라, 제1 내지 제4 뱅크 패턴들(BNKP1, BNKP2, BNKP3, BNKP4)은 다양한 형상을 가질 수 있다. 일 예로, 제1 내지 제4 뱅크 패턴들(BNKP1, BNKP2, BNKP3, BNKP4)은 도 7a에 도시된 바와 같이 상부로 갈수록 폭이 좁아지는 사다리꼴의 단면 형상을 가질 수 있다. 이 경우, 제1 내지 제4 뱅크 패턴들(BNKP1, BNKP2, BNKP3, BNKP4) 각각은 적어도 일 측면에서 경사면을 가질 수 있다. 다른 예로, 제1 내지 제4 뱅크 패턴들(BNKP1, BNKP2, BNKP3, BNKP4)은 상부로 갈수록 폭이 좁아지는 반원 또는 반타원의 단면을 가질 수도 있다. 이 경우, 제1 내지 제4 뱅크 패턴들(BNKP1, BNKP2, BNKP3, BNKP4) 각각은 적어도 일 측면에서 곡면을 가질 수 있다. 즉, 제1 내지 제4 뱅크 패턴들(BNKP1, BNKP2, BNKP3, BNKP4)의 형상이 특별히 한정되지는 않으며, 이는 다양하게 변경될 수 있다. 또한, 실시예에 따라서는 제1 내지 제4 뱅크 패턴들(BNKP1, BNKP2, BNKP3, BNKP4) 중 적어도 하나가 생략되거나, 그 위치가 변경될 수도 있다.
제1 내지 제4 뱅크 패턴들(BNKP1, BNKP2, BNKP3, BNKP4)은 무기 재료 및/또는 유기 재료를 포함하는 절연 물질을 포함할 수 있다. 일 예로, 제1 내지 제4 뱅크 패턴들(BNKP1, BNKP2, BNKP3, BNKP4)은 실리콘질화물(SiNx) 또는 실리콘산화물(SiOx) 등을 비롯하여 현재 공지된 다양한 무기 절연 물질을 포함하는 적어도 한 층의 무기막을 포함할 수 있다. 또는, 제1 내지 제4 뱅크 패턴들(BNKP1, BNKP2, BNKP3, BNKP4)은 현재 공지된 다양한 유기 절연 물질을 포함하는 적어도 한 층의 유기막 및/또는 포토레지스트막 등을 포함하거나, 유/무기 물질을 복합적으로 포함하는 단일층 또는 다중층의 절연체로 구성될 수도 있다. 즉, 제1 내지 제4 뱅크 패턴들(BNKP1, BNKP2, BNKP3, BNKP4)의 구성 물질은 다양하게 변경될 수 있다.
일 실시예에서, 제1 내지 제4 뱅크 패턴들(BNKP1, BNKP2, BNKP3, BNKP4)은 반사 부재로 기능할 수 있다. 일 예로, 제1 내지 제4 뱅크 패턴들(BNKP1, BNKP2, BNKP3, BNKP4)은 그 상부에 제공된 제1 내지 제4 전극들(EL1, EL2, EL3, EL4)과 함께 각각의 발광 소자들(LD)에서 출사되는 광을 원하는 방향으로 유도하여 화소(PXL)의 출광 효율을 향상시키는 반사 부재로 기능할 수 있다.
제1 내지 제4 뱅크 패턴들(BNKP1, BNKP2, BNKP3, BNKP4)의 상부에는 제1 내지 제4 전극들(EL1, EL2, EL3, EL4)이 각각 배치될 수 있다. 제1 내지 제4 전극들(EL1, EL2, EL3, EL4)은 발광 영역(EMA, 도 6 참조)에서 서로 이격되어 배치될 수 있다.
실시예에 따라, 제1 내지 제4 뱅크 패턴들(BNKP1, BNKP2, BNKP3, BNKP4)의 상부에 각각 배치되는 제1 내지 제4 전극들(EL1, EL2, EL3, EL4) 등은 제1 내지 제4 뱅크 패턴들(BNKP1, BNKP2, BNKP3, BNKP4) 각각의 형상에 상응하는 형상을 가질 수 있다. 예를 들어, 제1 내지 제4 전극들(EL1, EL2, EL3, EL4)은, 제1 내지 제4 뱅크 패턴들(BNKP1, BNKP2, BNKP3, BNKP4)에 대응하는 경사면 또는 곡면을 각각 가지면서, 제3 방향(DR3)으로 돌출될 수 있다.
제1 내지 제4 전극들(EL1, EL2, EL3, EL4) 각각은 발광 소자들(LD) 각각에서 방출되는 광을 표시 장치의 화상 표시 방향(또는 정면 방향)으로 진행되게 하기 위해 일정한 반사율을 갖는 재료로 이루어질 수 있다. 제1 내지 제4 전극들(EL1, EL2, EL3, EL4) 각각은 일정한 반사율을 갖는 도전성 재료(또는 물질)로 이루어질 수 있다. 도전성 재료(또는 물질)로는, 발광 소자들(LD)에서 방출되는 광을 표시 장치의 화상 표시 방향으로 반사시키는 데에 유리한 불투명 금속을 포함할 수 있다. 불투명 금속으로는, 일 예로, 은(Ag), 마그네슘(Mg), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 티타늄(Ti), 이들의 합금과 같은 금속을 포함할 수 있다. 실시예에 따라, 제1 내지 제4 전극들(EL1, EL2, EL3, EL4) 각각은 투명 도전성 재료(또는 물질)를 포함할 수 있다. 투명 도전성 재료로는, 인듐 주석 산화물(ITO, indium tin oxide), 인듐 아연 산화물(IZO, indium zinc oxide), 아연 산화물(ZnO, zinc oxide), 인듐 갈륨 아연 산화물(IGZO, indium gallium zinc oxide), 인듐 주석 아연 산화물(ITZO, indium tin zinc oxide)과 같은 도전성 산화물, PEDOT(poly(3,4-ethylenedioxythiophene))와 같은 도전성 고분자 등이 포함될 수 있다. 제1 내지 제4 전극들(EL1, EL2, EL3, EL4) 각각이 투명 도전성 재료를 포함하는 경우, 발광 소자들(LD)에서 방출되는 광을 표시 장치의 화상 표시 방향으로 반사시키기 위한 불투명 금속으로 이루어진 별도의 도전층이 추가로 포함될 수 있다. 다만, 제1 내지 제4 전극들(EL1, EL2, EL3, EL4) 각각의 재료는 상술한 재료들에 한정되는 것은 아니다.
또한, 제1 내지 제4 전극들(EL1, EL2, EL3, EL4) 각각은 단일층 또는 다중층으로 구성될 수 있다. 일 예로, 제1 내지 제4 전극들(EL1, EL2, EL3, EL4) 각각은 적어도 한 층의 반사 전극층을 포함할 수 있다. 또한, 제1 내지 제4 전극들(EL1, EL2, EL3, EL4) 각각은, 반사 전극층의 상부 및/또는 하부에 배치되는 적어도 한 층의 투명 전극층과, 반사 전극층 및/또는 투명 전극층의 상부를 커버하는 적어도 한 층의 도전성 캡핑층 중 적어도 하나를 선택적으로 더 포함할 수 있다.
실시예에 따라, 제1 내지 제4 전극들(EL1, EL2, EL3, EL4) 각각의 반사 전극층은, 균일한 반사율을 갖는 도전 물질로 구성될 수 있다. 일 예로, 반사 전극층은 불투명 금속을 포함할 수 있으나, 이에 한정되지는 않는다. 즉, 반사 전극층은 다양한 반사성 도전 물질로 구성될 수 있다. 제1 내지 제4 전극들(EL1, EL2, EL3, EL4) 각각이 반사 전극층을 포함할 경우, 발광 소자들(LD) 각각의 양단, 즉, 제1 및 제2 단부들(EP1, EP2)에서 방출되는 광을 제3 방향(DR3)(즉, 영상이 표시되는 방향)으로 더욱 진행되게 할 수 있다. 특히, 제1 내지 제4 전극들(EL1, EL2, EL3, EL4)이 제1 내지 제4 뱅크 패턴들(BNKP1, BNKP2, BNKP3, BNKP4)의 형상에 대응되는 경사면 또는 곡면을 가지면서 발광 소자들(LD)의 제1 및 제2 단부들(EP1, EP2)에 마주하도록 배치되면, 발광 소자들(LD) 각각의 제1 및 제2 단부들(EP1, EP2)에서 출사된 광은 제1 내지 제4 전극들(EL1, EL2, EL3, EL4)에 의해 반사되어 더욱 제3 방향(DR3)으로 진행될 수 있다. 이에 따라, 발광 소자들(LD)에서 출사되는 광의 효율이 향상될 수 있다.
또한, 제1 내지 제4 전극들(EL1, EL2, EL3, EL4) 각각의 투명 전극층은, 다양한 투명 도전성 재료를 포함할 수 있다. 일 실시예에서, 제1 내지 제4 전극들(EL1, EL2, EL3, EL4) 각각은, ITO/Ag/ITO의 적층 구조를 가지는 3중층으로 구성될 수 있다. 이와 같이, 제1 내지 제4 전극들(EL1, EL2, EL3, EL4)이 적어도 2중층 이상의 다중층으로 구성되면, 신호 지연(RC delay)에 의한 전압 강하를 최소화할 수 있다. 이에 따라, 발광 소자들(LD)로 원하는 전압을 효과적으로 전달할 수 있게 된다.
추가적으로, 제1 내지 제4 전극들(EL1, EL2, EL3, EL4) 각각이, 반사 전극층 및/또는 투명 전극층을 커버하는 도전성 캡핑층을 포함하게 되면, 화소(PXL)의 제조 공정 등에서 제1 내지 제4 전극들(EL1, EL2, EL3, EL4)의 반사 전극층 등이 손상되는 것을 방지할 수 있다. 다만, 도전성 캡핑층은 제1 내지 제4 전극들(EL1, EL2, EL3, EL4)에 선택적으로 포함될 수 있는 것으로서, 실시예에 따라서는 생략될 수 있다. 또한, 도전성 캡핑층은 제1 내지 제4 전극들(EL1, EL2, EL3, EL4) 각각의 구성 요소로 간주되거나, 또는 제1 내지 제4 전극들(EL1, EL2, EL3, EL4) 상에 배치된 별개의 구성 요소로 간주될 수도 있다.
제1 내지 제4 전극들(EL1, EL2, EL3, EL4)의 일 영역 상에는 제1 절연층(INS1)이 배치될 수 있다. 예를 들어, 제1 절연층(INS1)은, 제1 내지 제4 전극들(EL1, EL2, EL3, EL4)의 일 영역을 커버하도록 형성되며, 제1 내지 제4 전극들(EL1, EL2, EL3, EL4)의 다른 일 영역을 노출하는 개구부를 포함할 수 있다.
일 실시예에서, 제1 절연층(INS1)은, 일차적으로 제1 내지 제4 전극들(EL1, EL2, EL3, EL4)을 전면적으로 커버하도록 형성될 수 있다. 제1 절연층(INS1) 상에 발광 소자들(LD)이 공급 및 정렬된 이후, 제1 절연층(INS1)은 도 7a에 도시된 바와 같이 소정의 제1 및 제2 컨택부들에서 제1 내지 제4 전극들(EL1, EL2, EL3, EL4)을 노출하도록 부분적으로 개구될 수 있다. 또는, 제1 절연층(INS1)은, 발광 소자들(LD)이 공급 및 정렬이 완료된 이후, 발광 소자들(LD)의 하부에 국부적으로 배치되는 개별 패턴의 형태로 패터닝될 수도 있다.
즉, 제1 절연층(INS1)은, 제1 및 제2 전극들(EL1, EL2)과 제1 발광 소자(LD1)의 사이에, 제2 및 제3 전극들(EL2, EL3)과 제2 발광 소자(LD2)의 사이에, 또한, 제3 및 제4 전극들(EL3, EL4)과 제3 발광 소자(LD3)의 사이에 개재되되, 제1 내지 제4 전극들(EL1, EL2, EL3, EL4) 각각의 적어도 일 영역을 노출할 수 있다. 제1 절연층(INS1)은 제1 내지 제4 전극들(EL1, EL2, EL3, EL4)이 형성된 이후 제1 내지 제4 전극들(EL1, EL2, EL3, EL4)을 커버하도록 형성되어, 후속 공정에서 제1 내지 제4 전극들(EL1, EL2, EL3, EL4)이 손상되거나 금속이 석출되는 것을 방지할 수 있다. 또한, 제1 절연층(INS1)은, 발광 소자들(LD)을 안정적으로 지지할 수 있다. 실시예에 따라서는 제1 절연층(INS1)은 생략될 수도 있다.
실시예에 따라, 제1 절연층(INS1) 상에는 뱅크(BNK)가 배치되거나 형성될 수 있다. 일 예로, 뱅크(BNK)는 화소(PXL)의 발광 영역(EMA)을 둘러싸도록 다른 화소들 사이에 형성되어, 화소(PXL)의 발광 영역(EMA)을 구획하는 화소 정의막을 구성할 수 있다. 뱅크(BNK)는, 발광 영역(EMA)에 발광 소자들(LD)을 공급하는 단계에서, 발광 소자들(LD)이 혼합된 용액이 인접한 화소(PXL)의 발광 영역(EMA)으로 유입되는 것을 방지하거나, 각각의 발광 영역(EMA)에 일정량의 용액이 공급되도록 제어하는 댐 구조물로 기능할 수 있다.
제1 절연층(INS1)이 형성된 발광 영역(EMA, 도 6 참조)에는 발광 소자들(LD)이 공급 및 정렬될 수 있다. 일 예로, 잉크젯 방식 등을 통해 발광 영역(EMA)에 발광 소자들(LD)이 공급되고, 발광 소자들(LD)은 제1 내지 제4 전극들(EL1, EL2, EL3, EL4)에 인가되는 소정의 정렬 전압(또는, 정렬 신호)에 의해 제1 및 제2 전극들(EL1, EL2)의 사이, 제2 및 제3 전극들(EL2, EL3)의 사이, 및 제3 및 제4 전극들(EL3, EL4) 사이에 정렬될 수 있다.
제2 절연층(INS2)은, 발광 소자들(LD), 특히, 제1 및 제2 전극들(EL1, EL2)의 사이에 정렬된 제1 발광 소자(LD1)의 상부와, 제2 및 제3 전극들(EL2, EL3)의 사이에 정렬된 제2 발광 소자(LD2)의 상부와, 제3 및 제4 전극들(EL3, EL4)의 사이에 정렬된 제3 발광 소자(LD3)의 상부에 각각 배치되며, 발광 소자들(LD) 각각의 제1 및 제2 단부들(EP1, EP2)을 노출할 수 있다. 즉, 제2 절연층(INS2)은 발광 소자들(LD) 각각의 제1 및 제2 단부들(EP1, EP2)은 커버하지 않고, 발광 소자들(LD) 각각의 일 영역 상부에만 부분적으로 배치될 수 있다. 제2 절연층(INS2)은 독립된 패턴으로 형성될 수 있으나, 이에 한정되지는 않는다. 또한, 제2 절연층(INS2)의 형성 이전에 제1 절연층(INS1)과 발광 소자들(LD)의 사이에 이격 공간이 존재하였을 경우, 공간은 제2 절연층(INS2)에 의해 채워질 수 있다. 이에 따라, 발광 소자들(LD)은 보다 안정적으로 지지될 수 있다.
제1 컨택 전극(CNE1)은, 제1 전극(EL1)과, 제1 발광 소자(LD1)의 제1 단부(EP1) 상에 배치될 수 있다. 제1 컨택 전극(CNE1)은, 제1 전극(EL1) 및 제1 발광 소자(LD1)의 제1 단부(EP1)를 전기적으로 연결할 수 있다.
제1 컨택 전극(CNE1)은 제1 절연층(INS1)에 의해 커버되지 않은 제1 전극(EL1)의 일 영역 상에서 제1 전극(EL1)과 접촉되도록 배치될 수 있다. 또한, 제1 컨택 전극(CNE1)은 제1 전극(EL1)에 인접한 제1 발광 소자(LD1)의 제1 단부(EP1)와 접촉되도록 제1 발광 소자(LD1)의 제1 단부(EP1) 상에 배치될 수 있다. 즉, 제1 컨택 전극(CNE1)은 제1 발광 소자(LD1)의 제1 단부(EP1)와 이에 대응하는 제1 전극(EL1)의 적어도 일 영역을 커버하도록 배치될 수 있다.
유사하게, 제2 컨택 전극(CNE2)은, 제3 전극(EL3)과, 제2 발광 소자(LD2)의 제2 단부(EP2)와, 제3 발광 소자(LD3)의 제2 단부(EP2) 상에 배치될 수 있다. 제2 컨택 전극(CNE2)은, 제3 전극(EL3), 제2 발광 소자(LD2)의 제2 단부(EP2), 및 제3 발광 소자(LD3)의 제2 단부(EP2)를 전기적으로 연결할 수 있다.
제2 컨택 전극(CNE2)은 제1 절연층(INS1)에 의해 커버되지 않은 제3 전극(EL3)의 일 영역 상에서 제3 전극(EL3)과 접촉되도록 배치될 수 있다. 또한, 제2 컨택 전극(CNE2)은 제3 전극(EL3)에 인접한 제2 발광 소자(LD2)의 제2 단부(EP2) 및 제3 발광 소자(LD3)의 제2 단부(EP2)와 접촉되도록 제2 발광 소자(LD2)의 제2 단부(EP2) 및 제3 발광 소자(LD3)의 제2 단부(EP2) 상에 배치될 수 있다. 즉, 제2 컨택 전극(CNE2)은 제2 발광 소자(LD2)의 제2 단부(EP2) 및 제3 발광 소자(LD3)의 제2 단부(EP2)와 이들에 대응하는 제3 전극(EL3)의 적어도 일 영역을 커버하도록 배치될 수 있다.
제1 컨택 전극(CNE1) 및 제2 컨택 전극(CNE2)은, 도 7a에 도시된 바와 같이 서로 동일한 층에 배치될 수 있다. 이 경우, 제1 컨택 전극(CNE1) 및 제2 컨택 전극(CNE2)은 동일 공정에서, 동일한 도전 물질을 이용하여 형성될 수 있으나, 이에 한정되는 것은 아니다.
제3 절연층(INS3)은 제1 컨택 전극(CNE1) 및 제2 컨택 전극(CEN2) 상에 배치될 수 있다. 제3 절연층(INS3)은 제1 컨택 전극(CNE1) 및 제2 컨택 전극(CNE2)을 커버할 수 있다.
중간 전극(CTE)은, 제1 발광 소자(LD1)의 제2 단부(EP2), 제2 전극(EL2), 제2 발광 소자(LD2)의 제1 단부(EP1), 제3 발광 소자(LD3)의 제1 단부(EP1), 및 제4 전극(EL4) 상에 배치될 수 있다. 도 7a에 도시된 바와 같이, 제1 서브 중간 전극(CTE-1)은 제1 발광 소자(LD1)의 제2 단부(EP2), 제2 전극(EL2), 및 제2 발광 소자(LD2)의 제1 단부(EP1) 상에 배치되고, 제2 서브 중간 전극(CTE-2)은 제3 발광 소자(LD3)의 제1 단부(EP1) 및 제4 전극(EL4) 상에 배치될 수 있다.
제1 서브 중간 전극(CTE-1)은 제1 발광 소자(LD1)의 제2 단부(EP2), 제2 전극(EL2), 및 제2 발광 소자(LD2)의 제1 단부(EP1)를 전기적으로 연결할 수 있다. 다만, 이에 한정되는 것은 아니며, 도 7c에 도시된 바와 같이, 제1 서브 중간 전극(CTE-1)은 제2 전극(EL2)에 연결되지 않고, 제2 전극(EL2)으로부터 전기적으로 분리될 수도 있다.
제2 서브 중간 전극(CTE-2)은 제3 발광 소자(LD3)의 제1 단부(EP1) 및 제4 전극(EL4)을 전기적으로 연결할 수 있다. 다만, 이에 한정되는 것은 아니며, 도 7c에 도시된 바와 같이, 제2 서브 중간 전극(CTE-2)은 제4 전극(EL4)에 연결되지 않고, 제4 전극(EL4)으로부터 전기적으로 분리될 수도 있다.
제4 절연층(INS4)은 중간 전극(CTE) 상에 배치될 수 있다. 제4 절연층(INS4)은 중간 전극(CTE), 제3 절연층(INS3), 및 뱅크(BNK)를 커버하도록, 기판(SUB) 상에 전면적으로 형성되거나 배치될 수 있다.
실시예에 따라, 제1 내지 제4 절연층들(INS1, INS2, INS3, INS4) 각각은, 단일층 또는 다중층으로 구성될 수 있으며, 적어도 하나의 무기 절연 재료 및/또는 유기 절연 재료를 포함할 수 있다. 예를 들어, 제1 내지 제4 절연층들(INS1, INS2, INS3, INS4) 각각은, 실리콘 질화물(SiNx)을 비롯하여 현재 공지된 다양한 종류의 유/무기 절연 물질을 포함할 수 있으며, 제1 내지 제4 절연층들(INS1, INS2, INS3, INS4) 각각의 구성 물질이 특별히 한정되지는 않는다. 또한, 제1 내지 제4 절연층들(INS1, INS2, INS3, INS4)은 서로 다른 절연 물질을 포함하거나, 또는 제1 내지 제4 절연층들(INS1, INS2, INS3, INS4) 중 적어도 일부는 서로 동일한 절연 물질을 포함할 수 있다.
실시예에 따라, 제4 절연층(INS4)은, 적어도 한 층의 무기막 및/또는 유기막을 포함하는 박막 봉지층을 포함할 수 있으나, 이에 한정되지는 않는다. 또한, 실시예에 따라, 제4 절연층(INS4)의 상부에는 적어도 한 층의 오버코트층(예를 들어, 표시 소자층(DPL)의 상면을 평탕화하는 층)이 더 배치될 수도 있다.
한편, 도 7a에서 중간 전극(CTE)은 제1 컨택 전극(CNE1) 및 제2 컨택 전극(CNE2)과 다른 층들 상에 배치되는 것으로 도시되어 있으나, 중간 전극(CTE)이 이에 한정되는 것은 아니다. 다른 실시예에서, 중간 전극(CTE), 제1 컨택 전극(CNE1), 및 제2 컨택 전극(CNE2)은 상호 동일한 층에 배치될 수 있다. 도 7b에 도시된 바와 같이, 중간 전극(CTE)은 제1 컨택 전극(CNE1) 및 제2 컨택 전극(CNE2)과 동일한 층에 배치될 수도 있다. 이 경우, 도 7a를 참조하여 설명한 제3 절연층(INS3)이 제거될 수 있고, 표시 장치(DD, 도 3 참조)의 제조 공정이 간소화될 수 있다.
도 8은 도 6의 Ⅰ-Ⅰ'선을 따라 자른 화소의 다른 실시예를 나타내는 단면도이다.
도 5, 도 6, 도 7a, 및 도 8을 참조하면, 제3 절연층(INS3) 상에는 상부 기판이 더 배치될 수도 있다.
상부 기판은 화소들(PXL)이 배치된 표시 영역(DA)을 커버하도록 표시 소자층(DPL) 상에 배치될 수 있다. 이러한 상부 기판은, 표시 장치의 봉지 기판(또는 박막 봉지층) 및/또는 윈도우 부재를 구성할 수 있다. 상부 기판과 표시 소자층(DPL) 사이에 중간층(CTL)이 제공될 수 있다. 중간층(CTL)은 표시 소자층(DPL)과 상부 기판 사이의 접착력을 강화하기 위한 투명한 점착층(또는 접착층), 일 예로, 광학용 투명 접착층(Otically Clear Adhesive)일 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
상부 기판은 베이스 층(BSL) 및 광 변환 패턴층(LCP)을 포함할 수 있다.
베이스 층(BSL)은 경성 기판 또는 가요성 기판일 수 있으며, 그 재료나 물성이 특별히 한정되지는 않는다. 베이스 층(BSL)은 기판(SUB)과 동일한 물질로 구성되거나, 또는 기판(SUB)과 상이한 물질로 구성될 수도 있다.
광 변환 패턴층(LCP)은 기판(SUB)의 화소들(PXL)과 마주보도록 베이스 층(BSL)의 일면 상에 배치될 수 있다. 광 변환 패턴층(LCP)은 소정 색상에 대응하는 컬러 변환층(CCL) 및 컬러 필터(CF)를 포함할 수 있다.
컬러 변환층(CCL)은 특정 색상에 대응하는 색 변환 입자들(QD)을 포함할 수 있다. 컬러 필터(CF)는 특정 색상의 광을 선택적으로 투과시킬 수 있다. 하나의 컬러 변환층(CCL)은, 하나의 화소(PXL, 또는 하나의 서브 화소)와 마주보도록 베이스 층(BSL)의 일면 상에 배치되며, 하나의 화소(PXL)에 배치된 발광 소자들(LD)에서 방출되는 색상의 광을 특정 색의 광으로 변환하는 색 변환 입자들(QD)을 포함할 수 있다. 일 예로, 하나의 화소(PXL)가 적색 화소인 경우, 컬러 변환층(CCL)은 발광 소자들(LD)에서 방출되는 광을 적색의 광으로 변환하는 적색 퀀텀 닷의 색 변환 입자들(QD)을 포함할 수 있다. 다른 예로, 하나의 화소(PXL)가 녹색 화소인 경우, 컬러 변환층(CCL)은 발광 소자들(LD)에서 방출되는 광을 녹색의 광으로 변환하는 녹색 퀀텀 닷의 색 변환 입자들(QD)을 포함할 수 있다. 또 다른 예로, 하나의 화소(PXL)가 청색 화소인 경우, 컬러 변환층(CCL)은 발광 소자들(LD)에서 방출되는 광을 청색의 광으로 변환하는 청색 퀀텀 닷의 색 변환 입자들(QD)을 포함할 수도 있다.
컬러 필터(CF)는 컬러 변환층(CCL)과 베이스 층(BSL) 사이에 배치되며, 컬러 변환층(CCL)에서 변환된 특정 색의 광을 선택적으로 투과시키는 컬러 필터 물질을 포함할 수 있다. 컬러 필터(CF)는 적색 컬러 필터, 녹색 컬러 필터, 및 청색 컬러 필터를 포함할 수 있다.
하나의 화소(PXL)에 대응된 컬러 필터(CF)와 하나의 화소(PXL)에 인접한 화소(PXL)에 대응된 컬러 필터(미도시) 사이에 제1 차광 패턴(LBP1)이 배치될 수 있다. 제1 차광 패턴(LBP1)은 대응하는 화소(PXL)의 화소 영역(PXA)에 제공된 뱅크(BNK)와 중첩되도록, 베이스 층(BSL) 상에 제공될 수 있다. 실시예에 따라, 제1 차광 패턴(LBP1) 상에는 제2 차광 패턴(LBP2)이 배치될 수 있다. 제1 차광 패턴(LBP1)과 제2 차광 패턴(LBP2)은 동일한 물질을 포함할 수 있다. 일 예로, 제1 차광 패턴(LBP1)과 제2 차광 패턴(LBP2)은 블랙 매트릭스일 수 있다.
도 9a 및 도 9b는 도 5의 화소의 다른 실시예를 나타내는 평면도들이다. 도 9a 및 도 9b에는 도 5에 대응하는 화소(PXL)가 도시되어 있다.
도 5, 도 6, 도 9a, 및 도 9b를 참조하면, 중간 전극들(CTE_1, CTE_2)을 제외하고, 도 9a 및 도 9b 각각에 도시된 화소(PXL)는 도 5의 화소(PXL)와 실질적으로 동일하거나 유사할 수 있다. 따라서, 중복되는 설명은 반복하지 않기로 한다.
도 9a에 도시된 바와 같이, 중간 전극(CTE_1)은 제2 컨택 전극(CNE2)의 일단과 인접하여, 제1 서브 중간 전극(CTE-1)(또는, 제2 전극(ELT2))으로부터 제2 서브 중간 전극(CTE-2)(또는, 제4 전극(ELT4))까지 연장하며, 제2 컨택 전극(CNE2)의 타단과 인접하여 개방된 공간을 포함할 수 있다.
이와 달리, 도 9b에 도시된 바와 같이, 중간 전극(CTE_2)은 제2 컨택 전극(CNE2)의 타단과 인접하여, 제1 서브 중간 전극(CTE-1)(또는, 제2 전극(ELT2))으로부터 제2 서브 중간 전극(CTE-2)(또는, 제4 전극(ELT4))까지 연장하며, 제2 컨택 전극(CNE2)의 일단과 인접하여 개방된 공간을 포함할 수 있다.
즉, 중간 전극(CTE)은 제2 전극(ELT2) 및 제4 전극(ELT4) 사이에서 연장되는 부분을 포함하는 경우라면, 연장되는 부분의 배치 위치는 다양하게 변형될 수 있다.
도 10은 도 5의 화소에서 발광 소자들을 정렬하는 방법을 설명하는 평면도이다.
도 3, 도 5, 및 도 10을 참조하면, 기판(SUB)의 화소 영역(PXA)에 제1 내지 제4 정렬 전극들(EL1_0, EL2_0, EL3_0, EL4_0)(또는, 모 전극들)이 배치되거나 형성되고, 제1 내지 제4 정렬 전극들(EL1_0, EL2_0, EL3_0, EL4_0) 상에 발광 영역(EMA)을 정의하는 뱅크(BNK)가 배치되며, 발광 영역(EMA)(또는, 뱅크(BNK)의 제1 개구(OP1)) 내에 발광 소자들(LD)이 공급될 수 있다.
제1 내지 제4 정렬 전극들(EL1_0, EL2_0, EL3_0, EL4_0)은 제2 방향(DR2)으로 연장하며, 제1 방향(DR1)을 따라 상호 이격되어 배치될 수 있다. 제1 내지 제4 정렬 전극들(EL1_0, EL2_0, EL3_0, EL4_0)은 다른 화소 영역까지 연장할 수 있다. 즉, 제1 내지 제4 정렬 전극들(EL1_0, EL2_0, EL3_0, EL4_0)은 뱅크(BNK)의 제2 개구(OP2)를 가로질러 배치될 수 있다. 제1 내지 제4 정렬 전극들(EL1_0, EL2_0, EL3_0, EL4_0)은 도 5를 참조하여 설명한 전극들(EL1, EL2, EL3, EL4)이 다른 전극들(예를 들어, 인접 화소의 전극들)과 분리되기 이전의 전극들일 수 있다.
발광 소자들(LD)이 공급된 이후에, 제1 내지 제4 정렬 전극들(EL1_0, EL2_0, EL3_0, EL4_0)에 소정의 전압이 인가될 수 있다.
예를 들어, 제1 정렬 전극(EL1_0) 및 제4 정렬 전극(EL4_0)에 제1 전압(V1)이 인가되고, 제2 정렬 전극(EL2_0)에 제2 전압(V2)이 인가되며, 제3 정렬 전극(EL3_0)에 제3 전압(V3)이 인가될 수 있다. 여기서, 제1 전압(V1)은 제2 전압(V2)보다 크며, 제2 전압(V2)은 제3 전압(V3)보다 클 수 있다. 예를 들어, 제1 전압(V1)은 50V의 교류 전압이고, 제2 전압(V2)은 20V의 교류 전압이며, 제3 전압(V3)은 그라운드 전압일 수 있다.
이 경우, 제1 정렬 전극(EL1_0) 및 제2 정렬 전극(EL2_0) 사이에 인가된 교류 전압에 의해 제1 정렬 전극(EL1_0) 및 제2 정렬 전극(EL2_0) 사이에 전계가 형성되고, 제1 발광 소자(LD1)가 제1 정렬 전극(EL1_0) 및 제2 정렬 전극(EL2_0) 사이에 자가 정렬 할 수 있다. 유사하게, 제2 정렬 전극(EL2_0) 및 제3 정렬 전극(EL3_0) 사이에 인가된 교류 전압에 의해 제2 정렬 전극(EL2_0) 및 제3 정렬 전극(EL3_0) 사이에 전계가 형성되고, 제2 발광 소자(LD2)가 제2 정렬 전극(EL2_0) 및 제3 정렬 전극(EL3_0) 사이에 자가 정렬 할 수 있다. 제4 정렬 전극(EL4_0) 및 제3 정렬 전극(EL3_0) 사이에 인가된 교류 전압에 의해 제4 정렬 전극(EL4_0) 및 제3 정렬 전극(EL3_0) 사이에 전계가 형성되고, 제3 발광 소자(LD3)가 제4 정렬 전극(EL4_0) 및 제3 정렬 전극(EL3_0) 사이에 자가 정렬 할 수 있다.
발광 소자들(LD)의 정렬이 완료된 이후에, 뱅크(BNK)의 제2 개구(OP2) 내에서 제1 내지 제4 정렬 전극들(EL1_0, EL2_0, EL3_0, EL4_0)은 절단되거나 분리될 수 있다. 즉, 다른 화소 영역까지 연장된 제1 내지 제4 정렬 전극들(EL1_0, EL2_0, EL3_0, EL4_0)의 일 부분(EL_P)을 절단하거나 제거함으로써, 도 5를 참조하여 설명한 제1 내지 제4 전극들(EL1, EL2, EL3, EL4)이 형성될 수 있다.
도 10을 참조하여 설명한 바와 같이, 제1 정렬 전극(EL1_0), 제2 정렬 전극(EL2_0), 제3 정렬 전극(EL3_0), 및 제4 정렬 전극(EL4_0)에 제1 전압(V1), 제2 전압(V2)(즉, 제1 전압(V1) 및 제3 전압(V3) 사이의 중간 전압), 제3 전압(V3), 및 제1 전압(V1)을 각각 인가함으로써, 발광 소자들(LD)이 직/병렬 혼합 구조를 위해 정렬될 수 있다.
도 11은 도 3에 도시된 하나의 화소에 포함된 구성 요소들의 전기적 연결 관계를 다른 실시예에 따라 나타낸 회로도이다. 도 11에는 도 4a에 대응하는 회로도가 도시되어 있다.
도 4a 및 도 11을 참조하면, 화소(PXL_1)는 발광 유닛(EMU_1) 및 화소 회로(PXC)를 포함한다. 화소 회로(PXC)는 도 4a를 참조하여 설명한 화소 회로(PXC)와 실질적으로 동일하므로, 중복되는 설명은 반복하지 않기로 한다.
발광 유닛(EMU_1)은 제1 구동 전원(VDD)의 전압(또는, 제1 전원전압)이 인가되는 제1 전원 라인(PL1)과 제2 구동 전원(VSS)의 전압(또는, 제2 전원전압)이 인가되는 제2 전원 라인(PL2) 사이에 직/병렬로 연결된 복수의 발광 소자들(LD)을 포함할 수 있다.
발광 유닛(EMU_1)은 제1 및 제2 구동 전원들(VDD, VSS) 사이에 순차적으로 연결된 제4 스테이지(SET4)(또는, 제4 서브 발광 유닛), 제1 스테이지(SET1_1)(또는, 제1 서브 발광 유닛), 제3 스테이지(SET3_1)(또는, 제3 서브 발광 유닛), 및 제5 스테이지(SET5)를 포함하고, 또한, 제3 스테이지(SET3_1)에 병렬 연결된 제2 스테이지(SET2_1)(또는, 제2 서브 발광 유닛)를 포함할 수 있다. 발광 유닛(EMU_1)은 제1 내지 제8 전극들(EL1_1, EL2_1, EL3_1, EL4_1, EL5, EL6, EL7, EL8)을 포함하고, 제1 내지 제5 스테이지들(SET1 내지 SET5) 각각은, 제1 내지 제8 전극들(EL1_1, EL2_1, EL3_1, EL4_1, EL5, EL6, EL7, EL8) 중 2개의 전극들 사이에, 동일한 방향으로 병렬 연결된 복수의 발광 소자들(LD)을 포함할 수 있다.
제1 스테이지(SET1_1), 제2 스테이지(SET2_1), 및 제3 스테이지(SET3_1)는, 도 4a를 참조하여 설명한 제1 스테이지(SET1), 제2 스테이지(SET2), 및 제3 스테이지(SET3)와 각각 실질적으로 동일하거나 유사할 수 있다.
제1 스테이지(SET1_1)는 제1 전극(EL1_1)(또는, 제1-2 중간 전극(CTE1-2))과 제2 전극(EL2_1)(또는, 제2-1 중간 전극(CTE2-1))을 포함하고, 제1 전극(EL1_1)(또는, 제1-2 중간 전극(CTE1-2))과 제2 전극(EL2_1)(또는, 제2-1 중간 전극(CTE2-1)) 사이에 연결된 적어도 하나의 제1 발광 소자(LD1)를 포함할 수 있다.
제2 스테이지(SET2_1)는 제2 전극(EL2_1)(또는, 제2-1 중간 전극(CTE2-1)) 및 제3 전극(EL3_1)(또는, 제3-1 중간 전극(CTE3-1))을 포함하고, 제2 전극(EL2_1)(또는, 제2-1 중간 전극(CTE2-1)) 및 제3 전극(EL3_1)(또는, 제3-1 중간 전극(CTE3-1)) 사이에 연결된 적어도 하나의 제2 발광 소자(LD2)를 포함할 수 있다.
제3 스테이지(SET3_1)는 제4 전극(EL4_1)(또는, 제2-2 중간 전극(CTE2-2)) 및 제3 전극(EL3_1)(또는, 제3-1 중간 전극(CTE3-1))을 포함하고, 제4 전극(EL4_1)(또는, 제2-2 중간 전극(CTE2-2)) 및 제3 전극(EL3_1)(또는, 제3-1 중간 전극(CTE3-1)) 사이에 연결된 적어도 하나의 제3 발광 소자(LD3)를 포함할 수 있다.
제4 스테이지(SET4)는 제5 전극(EL5)과 제6 전극(EL6)(또는, 제1-1 중간 전극(CTE1-1))을 포함하고, 제5 전극(EL5)과 제6 전극(EL6)(또는, 제1-1 중간 전극(CTE1-1)) 사이에 연결된 적어도 하나의 제4 발광 소자(LD4)를 포함할 수 있다.
제5 스테이지(SET5)는 제8 전극(EL8)(또는, 제3-2 중간 전극(CTE3-2))과 제7 전극(EL7)을 포함하고, 제8 전극(EL8)(또는, 제3-2 중간 전극(CTE3-2))과 제7 전극(EL7) 사이에 연결된 적어도 하나의 제5 발광 소자(LD5)를 포함할 수 있다.
제4 스테이지(SET4)의 제1-1 중간 전극(CTE1-1)과 제1 스테이지(SET1-_1)의 제1-2 중간 전극(CTE1-2)은 일체로 제공되어 서로 연결될 수 있다. 즉, 제1-1 중간 전극(CTE1-1)과 제1-2 중간 전극(CTE1-2)은 연속하는 제4 스테이지(SET4)와 제1 스테이지(SET1_1)를 전기적으로 연결하는 제1 중간 전극(CTE1)을 구성할 수 있다. 제1-1 중간 전극(CTE1-1)과 제1-2 중간 전극(CTE1-2)이 일체로 제공되는 경우, 제1-1 중간 전극(CTE1-1)과 제1-2 중간 전극(CTE1-2)은 제1 중간 전극(CTE1)의 서로 다른 일 영역일 수 있다.
유사하게, 제1 스테이지(SET1_1)의 제2-1 중간 전극(CTE2-1)과 제3 스테이지(SET3_1)의 제2-2 중간 전극(CTE2-2)은 일체로 제공되어 서로 연결될 수 있다. 즉, 제2-1 중간 전극(CTE2-1)과 제2-2 중간 전극(CTE2-2)은 연속하는 제1 스테이지(SET1_1)와 제3 스테이지(SET3_1)를 전기적으로 연결하는 제2 중간 전극(CTE2)을 구성할 수 있다.
유사하게, 제3 스테이지(SET3_1)의 제3-1 중간 전극(CTE3-1)과 제5 스테이지(SET5)의 제3-2 중간 전극(CTE3-2)은 일체로 제공되어 서로 연결될 수 있다. 즉, 제3-1 중간 전극(CTE3-1)과 제3-2 중간 전극(CTE3-2)은 연속하는 제3 스테이지(SET3_1)와 제5 스테이지(SET5_1)를 전기적으로 연결하는 제3 중간 전극(CTE3)을 구성할 수 있다.
상술한 실시예에서, 제5 전극(EL5)은 화소(PXL_1)의 발광 유닛(EMU_1)의 애노드(anode) 전극일 수 있고, 제7 전극(EL7)이 발광 유닛(EMU_1)의 캐소드(cathode) 전극일 수 있다.
상술한 바와 같이, 직/병렬 혼합 구조로 연결된 스테이지들(SET1_1, SET2_1, SET3_1, SET4, SET5)(또는, 발광 소자들(LD))을 포함한 화소(PXL_1)의 발광 유닛(EMU_1)은 적용되는 제품 사양에 맞춰 구동 전류/전압 조건을 용이하게 조절할 수 있다.
특히, 직/병렬 혼합 구조로 연결된 스테이지들(SET1_1, SET2_1, SET3_1, SET4, SET5)(또는, 발광 소자들(LD))을 포함한 화소(PXL_1)의 발광 유닛(EMU_1)은 스테이지들(또는, 발광 소자들(LD))을 병렬로만 연결한 구조의 발광 유닛에 비하여 구동 전류를 감소시킬 수 있다. 또한, 직/병렬 혼합 구조로 연결된 스테이지들(SET1_1, SET2_1, SET3_1, SET4, SET5)(또는, 발광 소자들(LD))을 포함한 화소(PXL_1)의 발광 유닛(EMU_1)은, 동일한 개수의 발광 소자들(LD)을 모두 직렬 연결한 구조의 발광 유닛에 비하여 발광 유닛(EMU_1)의 양단에 인가되는 구동 전압을 감소시킬 수 있다. 나아가, 직/병렬 혼합 구조로 연결된 스테이지들(SET1_1, SET2_1, SET3_1, SET4, SET5)(또는, 발광 소자들(LD))을 포함한 화소(PXL_1)의 발광 유닛(EMU_1)은, 스테이지들을 모두 직렬 연결한 구조의 발광 유닛에 비하여, 동일한 개수의 전극들(EL1_1, EL2_1, EL3_1, EL4_1, EL5, EL6, EL7, EL8) 사이에 보다 많은 개수의 발광 소자들(LD)(또는, 스테이지들(SET1_1, SET2_1, SET3_1, SET4, SET5))을 포함할 수 있다. 이 경우, 발광 소자들(LD)의 출광 효율이 향상될 수 있고, 특정 스테이지에 불량이 발생하더라도, 불량에 의해 비발광하는 발광 소자들(LD)의 비율이 상대적으로 감소하고, 이에 따라 발광 소자들(LD)의 출광 효율이 저하되는 것이 완화될 수 있다.
본 발명에 적용될 수 있는 화소(PXL_1)의 구조가 도 11에 도시된 실시예에 한정되지 않으며, 해당 화소(PXL_1)는 다양한 구조를 가질 수 있다. 예를 들어, 화소(PXL_1)는 도 4b 또는 도 4c를 참조하여 설명한 화소 회로(PXC)를 포함할 수 있다. 다른 예로, 화소(PXL_1)는 수동형 발광 표시 장치 등의 내부에 구성될 수도 있다. 이 경우, 화소 회로(PXC)는 생략되고, 발광 유닛(EMU)에 포함된 발광 소자들(LD)의 양 단부는, i번째 스캔 라인(Si), j번째 데이터 라인(Dj), 제1 구동 전원(VDD)이 인가되는 제1 전원 라인(PL1), 제2 구동 전원(VSS)이 인가되는 제2 전원 라인(PL2) 및/또는 소정의 제어선 등에 직접 접속될 수도 있다.
도 12는 도 11의 화소를 개략적으로 도시한 평면도이다.
도 12에 있어서, 편의를 위하여 발광 소자들에 연결된 트랜지스터들 및 트랜지스터들에 연결되는 신호 라인들의 도시를 생략하였으며, 도 11을 참조하여 설명한 발광 유닛(EMU_1)을 중심으로 화소(PXL_1)가 간략하게 도시되었다.
도 3, 도 11 및 도 12를 참조하면, 화소(PXL)는 기판(SUB) 상에 규정된 화소 영역(PXA)에 형성될 수 있다. 화소 영역(PXA)은 발광 영역(EMA)을 포함할 수 있다. 실시예에 따라, 화소(PXL)는 뱅크(BNK)를 포함하고, 발광 영역(EMA)을 둘러싸는 뱅크(BNK)에 의해 정의될 수 있다. 뱅크(BNK)는 도 5를 참조하여 설명하였으므로, 중복되는 설명은 반복하지 않기로 한다.
화소(PXL)는 상호 물리적으로 분리되거나 이격된 제1 전극(EL1_1), 제2 전극(EL2_1), 제3 전극(EL3_1), 제4 전극(EL4_1), 제5 전극(EL5), 제6 전극(EL6), 제7 전극(EL7), 및 제8 전극(EL8)을 포함할 수 있다.
제1 전극(EL1_1), 제2 전극(EL2_1), 제3 전극(EL3_1), 및 제4 전극(EL4_1)은 제1 방향(DR1)을 따라 순차적으로 배열될 수 있다. 제1 전극(EL1_1), 제2 전극(EL2_1), 제3 전극(EL3_1), 및 제4 전극(EL4_1) 각각은 제1 방향(DR1)과 교차하는 제2 방향(DR2)으로 연장할 수 있다.
제5 전극(EL5), 제6 전극(EL6), 제7 전극(EL7), 및 제8 전극(EL8)은 제1 전극(EL1_1), 제2 전극(EL2_1), 제3 전극(EL3_1), 및 제4 전극(EL4_1)으로부터 제2 방향(DR2)으로 각각 이격되어 배치되며, 제1 방향(DR1)을 따라 순차적으로 배열될 수 있다. 제5 전극(EL5), 제6 전극(EL6), 제7 전극(EL7), 및 제8 전극(EL8) 각각은 제2 방향(DR2)으로 연장할 수 있다.
제1 전극(EL1_1), 제2 전극(EL2_1), 제3 전극(EL3_1), 및 제4 전극(EL4_1) 각각의 일 단부와, 제5 전극(EL5), 제6 전극(EL6), 제7 전극(EL7), 및 제8 전극(EL8) 각각의 일 단부는 발광 영역(EMA) 내 오픈 영역(OA) 내에 위치할 수 있다. 오픈 영역(OA)은 발광 영역(EMA)의 면적 중심에 대응할 수 있다.
도 17을 참조하여 후술하겠지만, 제1 전극(EL1_1), 제2 전극(EL2_1), 제3 전극(EL3_1), 및 제4 전극(EL4_1)은, 표시 장치의 제조 과정에서 발광 소자들(LD)이 기판(SUB) 상에 공급되기 전에는 제5 전극(EL5), 제6 전극(EL6), 제7 전극(EL7), 및 제8 전극(EL8)과 각각 일체로 구성되고, 발광 소자들(LD)이 화소 영역(PXA)에 공급 및 배열된 이후에는 오픈 영역(OA)(및 뱅크(BNK)의 제2 개구(OP2))에서 제5 전극(EL5), 제6 전극(EL6), 제7 전극(EL7), 및 제8 전극(EL8)으로부터 각각 분리될 수 있다.
제1 전극(EL1_1), 제2 전극(EL2_1), 제3 전극(EL3_1), 및 제4 전극(EL4_1)은 오픈 영역(OA)을 기준으로 제5 전극(EL5), 제6 전극(EL6), 제7 전극(EL7), 및 제8 전극(EL8)과 각각 대칭되므로, 제5 전극(EL5), 제6 전극(EL6), 제7 전극(EL7), 및 제8 전극(EL8)을 중심으로 설명하기로 한다.
제5 전극(EL5)은 발광 영역(EMA)에서 제6 전극(EL6)을 향해 제1 방향(DR1)으로 굴곡진 형상을 가질 수 있다. 제5 전극(EL5)의 굴곡진 형상은, 발광 영역(EMA)에서 제5 전극(EL5)과 제6 전극(EL6) 사이의 간격을 일정 간격으로 유지하기 위해 제공될 수 있다. 유사하게, 제8 전극(EL8)은 발광 영역(EMA)에서 제7 전극(EL7)을 향해 제1 방향(DR1)으로 굴곡진 형상을 가질 수 있다. 제8 전극(EL8)의 굴곡진 형상은, 발광 영역(EMA)에서 제7 전극(EL7)과 제8 전극(EL8) 사이의 간격을 일정 간격으로 유지하기 위해 제공될 수 있다. 다만, 제5 전극(EL5) 및 제8 전극(EL8)이 이에 한정되는 것은 아니다. 예를 들어, 제5 전극(EL5) 및 제8 전극(EL8)은, 굴곡진 형상 대신에, 도 5를 참조하여 설명한 돌출부를 포함할 수도 있다.
제5 전극(EL5)은 제1 컨택홀(CNT1)을 통해 도 11에 도시된 제1 트랜지스터(T1)와 연결되고, 제7 전극(EL7)은 제2 컨택홀(CNT2)을 통해 도 11에 도시된 제2 구동 전원(VSS)(또는, 제2 전원 라인(PL2))에 연결될 수 있다.
제1 전극(EL1_1), 제2 전극(EL2_1), 제3 전극(EL3_1), 제4 전극(EL4_1), 제5 전극(EL5), 제6 전극(EL6), 제7 전극(EL7), 및 제8 전극(EL8) 각각의 구조(예를 들어, 단일층 또는 다중층 구조)는, 도 5를 참조하여 설명한 제1 내지 제4 전극들(EL1, EL2, EL3, EL4)의 구조와 실질적으로 동일하거나 유사할 수 있다.
실시예에 따라, 화소(PXL)는 제1 전극(EL1_1)의 일 영역과 중첩하는 제1 뱅크 패턴(BNKP1_1), 제2 전극(EL2_1)의 일 영역과 중첩하는 제2 뱅크 패턴(BNKP2_1), 제3 전극(EL3_1)의 일 영역과 중첩하는 제3 뱅크 패턴(BNKP3_1), 제4 전극(EL4_1)의 일 영역과 중첩하는 제4 뱅크 패턴(BNKP4_1), 제5 전극(EL5)의 일 영역과 중첩하는 제5 뱅크 패턴(BNKP5), 제6 전극(EL6)의 일 영역과 중첩하는 제6 뱅크 패턴(BNKP6), 제7 전극(EL7)의 일 영역과 중첩하는 제7 뱅크 패턴(BNKP7), 및 제8 전극(EL8)의 일 영역과 중첩하는 제8 뱅크 패턴(BNKP8)을 포함할 수 있다.
제1 뱅크 패턴(BNKP1_1), 제2 뱅크 패턴(BNKP2_1), 제3 뱅크 패턴(BNKP3_1), 제4 뱅크 패턴(BNKP4_1), 제5 뱅크 패턴(BNKP5), 제6 뱅크 패턴(BNKP6), 제7 뱅크 패턴(BNKP7), 및 제8 뱅크 패턴(BNKP8)은 발광 영역(EMA)에서 서로 이격되어 배치되며, 제1 전극(EL1_1), 제2 전극(EL2_1), 제3 전극(EL3_1), 제4 전극(EL4_1), 제5 전극(EL5), 제6 전극(EL6), 제7 전극(EL7), 및 제8 전극(EL8) 각각의 일 영역을 상부 방향으로 돌출시킬 수 있다.
한편, 도 12에서 제1 뱅크 패턴(BNKP1_1), 제2 뱅크 패턴(BNKP2_1), 제3 뱅크 패턴(BNKP3_1), 및 제4 뱅크 패턴(BNKP4_1)은 제5 뱅크 패턴(BNKP5), 제6 뱅크 패턴(BNKP6), 제7 뱅크 패턴(BNKP7), 및 제8 뱅크 패턴(BNKP8)과 각각 분리된 것으로 도시되어 있으나, 이에 한정되는 것은 아니다. 예를 들어, 제1 뱅크 패턴(BNKP1_1)은 제5 뱅크 패턴(BNKP5)과 일체로 형성되고, 제4 뱅크 패턴(BNKP4_1)은 제8 뱅크 패턴(BNKP8)과 일체로 형성될 수도 있다.
화소(PXL_1)는 제1 발광 소자(LD1), 제2 발광 소자(LD2), 제3 발광 소자(LD3), 제4 발광 소자(LD4), 및 제5 발광 소자(LD5)를 포함할 수 있다. 제1 발광 소자(LD1), 제2 발광 소자(LD2), 및 제3 발광 소자(LD3)는 도 5를 참조하여 설명한 제1 발광 소자(LD1), 제2 발광 소자(LD2), 및 제3 발광 소자(LD3)와 각각 실질적으로 동일하거나 유사하므로, 중복되는 설명은 반복하지 않기로 한다.
제4 발광 소자(LD4)는 제5 전극(EL5) 및 제6 전극(EL6) 사이에 배치될 수 있다. 제4 발광 소자(LD4)의 제1 단부(EP1)(또는, 일 단부)는 제5 전극(EL5)과 마주하며, 제4 발광 소자(LD4)의 제2 단부(EP2)(또는, 타 단부)는 제2 전극(EL2)과 마주할 수 있다. 제4 발광 소자(LD4)가 복수 개로 제공되는 경우, 복수의 제4 발광 소자들은 제5 전극(EL5) 및 제6 전극(EL6) 사이에 상호 병렬로 연결되고, 도 11을 참조하여 설명한 제4 스테이지(SET4)를 구성할 수 있다.
제5 발광 소자(LD5)는 제7 전극(EL7) 및 제8 전극(EL8) 사이에 배치될 수 있다. 제5 발광 소자(LD5)의 제1 단부(EP1)는 제8 전극(EL8)과 마주하며, 제5 발광 소자(LD5)의 제2 단부(EP2)는 제7 전극(EL7)과 마주할 수 있다. 제4 발광 소자(LD4)의 제1 단부(EP1) 및 제5 발광 소자(LD5)의 제1 단부(EP1)는 상호 동일한 타입의 반도체층(예를 들어, 도 1a를 참조하여 설명한 제1 반도체층(11))을 포함할 수 있다. 제5 발광 소자(LD5)가 복수 개로 제공되는 경우, 복수의 제5 발광 소자들은 제7 전극(EL7) 및 제8 전극(EL8) 사이에 상호 병렬로 연결되고, 도 11을 참조하여 설명한 제5 스테이지(SET5)를 구성할 수 있다.
실시예에 따라, 제1 발광 소자(LD1), 제2 발광 소자(LD2), 제3 발광 소자(LD3), 제4 발광 소자(LD4), 및 제5 발광 소자(LD5) 각각은 무기 결정 구조의 재료를 이용한 초소형의, 일 예로 나노 스케일 내지 마이크로 스케일 정도로 작은 크기의, 발광 다이오드일 수 있다. 예를 들어, 제1 발광 소자(LD1), 제2 발광 소자(LD2), 제3 발광 소자(LD3), 제4 발광 소자(LD4), 및 제5 발광 소자(LD5) 각각은, 도 1a 및 도 2b 중 어느 하나에 도시된 발광 소자(LD)일 수 있다.
실시예들에 따라, 화소(PXL_1)는 제1 컨택 전극(CNE1), 제2 컨택 전극(CNE2), 제1 중간 전극(CTE1), 제2 중간 전극(CTE2), 및 제3 중간 전극(CTE3)을 포함할 수 있다.
제1 컨택 전극(CNE1)은, 제4 발광 소자(LD4)의 제1 단부(EP1) 및 이에 대응하는 제5 전극(EL5)의 적어도 일 영역 상에 형성되어, 제4 발광 소자(LD4)의 제1 단부(EP1)를 제5 전극(EL5)에 물리적 및/또는 전기적으로 연결할 수 있다.
제2 컨택 전극(CNE2)은, 제5 발광 소자(LD5)의 제2 단부(EP2) 및 이에 대응하는 제7 전극(EL7)의 적어도 일 영역 상에 형성되어, 제5 발광 소자(LD5)의 제2 단부(EP2)를 제7 전극(EL7)에 물리적 및/또는 전기적으로 연결할 수 있다.
제1 중간 전극(CTE1)은 제2 방향(DR2)으로 연장하는 제1-1 중간 전극(CTE1-1) 및 제1-2 중간 전극(CTE1-2)을 포함할 수 있다. 제1-1 중간 전극(CTE1-1)은 제4 발광 소자(LD4)의 제2 단부(EP2) 및 이에 대응하는 제6 전극(EL6)의 적어도 일 영역 상에 형성될 수 있다. 제1 중간 전극(CTE1)은 제6 전극(EL6)(또는, 제1-1 중간 전극(CTE1-1))으로부터 제1 전극(EL1_1)(또는, 제1-2 중간 전극(CTE1-2))까지 연장하며, 제1-2 중간 전극(CTE1-2)은 제1 발광 소자(LD1)의 제1 단부(EP1) 및 이에 대응하는 제1 전극(EL1_1)의 적어도 일 영역 상에 형성될 수 있다. 제1 중간 전극(CTE1)은 제4 발광 소자(LD4)의 제2 단부(EP2) 및 제1 발광 소자(LD1)의 제1 단부(EP1)를 전기적으로 연결할 수 있다.
제2 중간 전극(CTE2)은 제2 방향(DR2)으로 연장하는 제2-1 중간 전극(CTE2-1) 및 제2-2 중간 전극(CTE2-2)을 포함할 수 있다. 제2-1 중간 전극(CTE2-1)은 제1 발광 소자(LD1)의 제2 단부(EP2), 제2 발광 소자(LD2)의 제1 단부(EP1), 및 이에 대응하는 제2 전극(EL2_1)의 적어도 일 영역 상에 형성될 수 있다. 제2 중간 전극(CTE2)은 제2 전극(EL2_1)로부터 제3 중간 전극(CTE3) 또는 제2 발광 소자(LD2)를 우회하여 연장하며, 제2-2 중간 전극(CTE2-2)은 제3 발광 소자(LD3)의 제1 단부(EP1) 및 이에 대응하는 제4 전극(EL4)의 적어도 일 영역 상에 형성될 수 있다. 제2 중간 전극(CTE2)은 제1 발광 소자(LD1)의 제2 단부(EP2), 제2 발광 소자(LD2)의 제1 단부(EP1), 및 제3 발광 소자(LD3)의 제1 단부(EP1)를 전기적으로 연결할 수 있다.
제3 중간 전극(CTE3)은 제2 방향(DR2)으로 연장하는 제3-1 중간 전극(CTE3-1) 및 제3-2 중간 전극(CTE3-2)을 포함할 수 있다. 제3-1 중간 전극(CTE3-1)은 제2 발광 소자(LD2)의 제2 단부(EP2), 제3 발광 소자(LD3)의 제2 단부(EP2), 및 이에 대응하는 제3 전극(EL3)의 적어도 일 영역 상에 형성될 수 있다. 제3 중간 전극(CTE3)은 제3 전극(EL3_1)(또는, 제3-1 중간 전극(CTE3-1))으로부터 제8 전극(EL8)(또는, 제3-2 중간 전극(CTE3-2))까지 연장하며, 제3-2 중간 전극(CTE3-2)은 제5 발광 소자(LD5)의 제1 단부(EP1) 및 이에 대응하는 제8 전극(EL8)의 적어도 일 영역 상에 형성될 수 있다. 제3 중간 전극(CTE3)은 제2 발광 소자(LD2)의 제2 단부(EP2), 제3 발광 소자(LD3)의 제2 단부(EP2), 및 제5 발광 소자(LD5)의 제1 단부(EP1)를 전기적으로 연결할 수 있다.
따라서, 제1 발광 소자(LD1)는 제1 중간 전극(CTE1)을 통해 제4 발광 소자(LD4)에 직렬 연결되고, 제2 발광 소자(LD2) 및 제3 발광 소자(LD3)는 제2 중간 전극(CTE2)을 통해 상호 병렬 연결되고 또한 제1 발광 소자(LD1)에 직렬 연결되며, 제5 발광 소자(LD5)는 제3 중간 전극(CTE3)을 통해 제2 발광 소자(LD2) 및 제3 발광 소자(LD3)에 직렬 연결될 수 있다.
각각의 프레임 기간 동안 화소(PXL_1)에, 제5 전극(EL5)으로부터, 제4 발광 소자(LD4), 제1 중간 전극(CTE1), 제1 발광 소자(LD1), 제2 중간 전극(CTE2), 제2 및 제3 발광 소자들(LD2, LD3), 제3 중간 전극(CTE3), 제5 발광 소자(LD5)를 거쳐 제7 전극(EL7)까지 구동 전류가 흐를 수 있다.
도 5 및 도 6을 참조하여 설명한 바와 같이, 제5 전극(EL5) 및 제7 전극(EL7) 사이에서, 제1 중간 전극(CTE1), 제2 중간 전극(CTE2), 및 제3 중간 전극(CTE3)을 통해 제4 발광 소자(LD4), 제1 발광 소자(LD1), 제3 발광 소자(LD3), 및 제5 발광 소자(LD5)가 직렬 연결되고, 또한, 제2 중간 전극(CTE2)을 통해 제2 발광 소자(LD2) 및 제3 발광 소자(LD3)가 상호 병렬 연결될 수 있다. 이러한 방식으로, 화소(PXL_1)의 화소 영역(PXA)에 정렬된 발광 소자들(LD)을 직/병렬 혼합 구조로 연결하여 화소(PXL_1)의 발광 유닛(EMU_1)이 구성될 수 있다. 이에 따라, 정렬 전극이 차지하는 면적을 최소화하면서도(또는 정렬 전극의 개수를 증가시키지 않으면서도) 발광 유닛(EMU_1)을 5개의 스테이지들을 포함한 직/병렬 혼합 구조로 구성하는 것이 가능해져 고해상도 및 고정세의 표시 장치를 용이하게 구현할 수 있다.
도 13은 도 12의 Ⅱ-Ⅱ'선 및 Ⅲ-Ⅲ'선을 따라 자른 화소를 나타내는 단면도이다. 도 13에는 도 7a에 대응되는 도면이 도시되어 있다.
도 3, 도 12, 및 도 13을 참조하면, 기판(SUB) 상에 화소 회로층(PCL) 및 표시 소자층(DPL)(또는, 발광 소자층)이 순차적으로 배치될 수 있다. 기판(SUB) 및 화소 회로층(PCL)은 도 7a를 참조하여 설명한 기판(SUB) 및 화소 회로층(PCL)과 실질적으로 동일하거나 유사하므로, 중복되는 설명은 반복하지 않기로 한다.
표시 소자층(DPL)은 보호층(PSV)(또는, 화소 회로층(PCL)) 상에 순차적으로 배치 또는 형성된 제1 내지 제8 뱅크 패턴들(BNKP1_1, BNKP2_1, BNKP3_1, BNKP4_1, BNKP5, BNKP6, BNKP7, BNKP8), 제1 내지 제8 전극들(EL1_1, EL2_1, EL3_1, EL4_1, EL5, EL6, EL7, EL8), 제1 절연층(INS1)(또는, 제1 패시베이션층), 제1 내지 제5 발광 소자들(LD1, LD2, LD3, LD4, LD5), 제2 절연층(INS1)(또는, 제2 패시베이션층), 제1 및 제2 컨택 전극들(CNE1, CNE2) 및 제2 중간 전극(CTE2), 제3 절연층(INS3), 제1 및 제3 중간 전극들(CTE1, CTE3), 및 제4 절연층(INS4)을 포함할 수 있다.
제1 내지 제8 뱅크 패턴들(BNKP1_1, BNKP2_1, BNKP3_1, BNKP4_1, BNKP5, BNKP6, BNKP7, BNKP8), 제1 내지 제8 전극들(EL1_1, EL2_1, EL3_1, EL4_1, EL5, EL6, EL7, EL8), 제1 절연층(INS1)(또는, 제1 패시베이션층), 제1 내지 제5 발광 소자들(LD1, LD2, LD3, LD4, LD5), 제2 절연층(INS1)(또는, 제2 패시베이션층)은 도 7a를 참조하여 설명한 제1 내지 제4 뱅크 패턴들(BNKP1, BNKP2, BNKP3, BNKP4), 제1 내지 제4 전극들(EL1, EL2, EL3, EL4), 제1 절연층(INS1), 제1 내지 제3 발광 소자들(LD1, LD2, LD3), 제2 절연층(INS2)과 각각 실질적으로 동일하거나 유사할 수 있다. 따라서, 중복되는 설명은 반복하지 않기로 한다.
제5 뱅크 패턴(BNKP5)은, 보호층(PSV)과 제5 전극(EL5)의 사이에 배치될 수 있다. 제5 뱅크 패턴(BNKP5)은, 제4 발광 소자(LD4)의 제1 단부(EP1)에 인접하도록 배치될 수 있다. 일 예로, 제5 뱅크 패턴(BNKP5)의 일 측면은, 제4 발광 소자(LD4)의 제1 단부(EP1)와 인접한 거리에 위치되어, 제4 발광 소자(LD4)의 제1 단부(EP1)와 마주하도록 배치될 수 있다.
제6 뱅크 패턴(BNKP6)은, 보호층(PSV)과 제6 전극(EL6)의 사이에 배치될 수 있다. 제6 뱅크 패턴(BNKP6)은, 제5 발광 소자(LD5)의 제2 단부(EP2)에 인접하도록 배치될 수 있다. 일 예로, 제6 뱅크 패턴(BNKP6)의 일 측면은, 제4 발광 소자(LD4)의 제2 단부(EP2)와 인접한 거리에 위치되어, 제4 발광 소자(LD4)의 제2 단부(EP2)와 마주하도록 배치될 수 있다.
제7 뱅크 패턴(BNKP7)은, 보호층(PSV)과 제7 전극(EL7)의 사이에 배치될 수 있다. 제7 뱅크 패턴(BNKP7)은, 제5 발광 소자(LD5)의 제2 단부(EP2)에 인접하도록 배치될 수 있다. 일 예로, 제7 뱅크 패턴(BNKP7)의 일 측면은, 제5 발광 소자(LD5)의 제2 단부(EP2)와 인접한 거리에 위치되어, 제5 발광 소자(LD5)의 제2 단부(EP2)와 마주하도록 배치될 수 있다.
제8 뱅크 패턴(BNKP8)은, 보호층(PSV)과 제8 전극(EL8)의 사이에 배치될 수 있다. 제8 뱅크 패턴(BNKP8)은, 제5 발광 소자(LD5)의 제1 단부(EP1)에 인접하도록 배치될 수 있다. 일 예로, 제8 뱅크 패턴(BNKP8)의 일 측면은, 제5 발광 소자(LD5)의 제1 단부(EP1)와 인접한 거리에 위치되어, 제5 발광 소자(LD5)의 제1 단부(EP1)와 마주하도록 배치될 수 있다.
제1 내지 제8 뱅크 패턴들(BNKP1_1, BNKP2_1, BNKP3_1, BNKP4_1, BNKP5, BNKP6, BNKP7, BNKP8)의 상부에는 제1 내지 제8 전극들(EL1_1, EL2_1, EL3_1, EL4_1, EL5, EL6, EL7, EL8)이 각각 배치될 수 있다. 제1 내지 제8 전극들(EL1_1, EL2_1, EL3_1, EL4_1, EL5, EL6, EL7, EL8)은 발광 영역(EMA, 도 12 참조)에서 서로 이격되어 배치될 수 있다.
제1 내지 제8 전극들(EL1_1, EL2_1, EL3_1, EL4_1, EL5, EL6, EL7, EL8)의 일 영역 상에는 제1 절연층(INS1)이 배치될 수 있다. 예를 들어, 제1 절연층(INS1)은, 제1 내지 제8 전극들(EL1_1, EL2_1, EL3_1, EL4_1, EL5, EL6, EL7, EL8)의 일 영역을 커버하도록 형성되며, 제1 내지 제4 전극들(EL1, EL2, EL3, EL4)의 다른 일 영역을 노출하는 개구부를 포함할 수 있다.
제1 절연층(INS1)은, 제5 및 제6 전극들(EL5, EL6)과 제5 발광 소자(LD5)의 사이에, 제6 및 제7 전극들(EL6, EL7) 사이에, 또한, 제7 및 제8 전극들(EL7, EL8)과 제5 발광 소자(LD5)의 사이에 개재되되, 제5 내지 제8 전극들(EL5, EL6, EL7, EL8) 각각의 적어도 일 영역을 노출할 수 있다.
실시예에 따라, 제1 절연층(INS1) 상에는 뱅크(BNK)가 배치되거나 형성될 수 있다.
제1 절연층(INS1)이 형성된 발광 영역(EMA, 도 12 참조)에는 발광 소자들(LD)이 공급 및 정렬될 수 있다.
일 예로, 잉크젯 방식 등을 통해 발광 영역(EMA)에 발광 소자들(LD)이 공급되고, 발광 소자들(LD)은 제1 내지 제8 전극들(EL1_1, EL2_1, EL3_1, EL4_1, EL5, EL6, EL7, EL8)에 인가되는 소정의 정렬 전압(또는, 정렬 신호)에 의해 제5 및 제6 전극들(EL5, EL6)의 사이, 제7 및 제8 전극들(EL7, EL8)의 사이, 제1 및 제2 전극들(EL1_1, EL2_1)의 사이, 제2 및 제3 전극들(EL2_1, EL3_1)의 사이, 및 제3 및 제4 전극들(EL3_1, EL4_1) 사이에 정렬될 수 있다. 또한, 제6 전극(EL6) 및 제7 전극(EL7)의 사이에도 발광 소자가 정렬될 수 있으나, 후술하는 제2 절연층(INS2)이 제6 전극(EL6) 및 제7 전극(EL7) 사이에 형성되지 않는 경우, 제6 전극(EL6) 및 제7 전극(EL7)의 사이에는 발광 소자가 배치되지 않을 수도 있다.
제2 절연층(INS2)은, 발광 소자들(LD), 특히, 제5 및 제6 전극들(EL5, EL6)의 사이에 정렬된 제4 발광 소자(LD4)의 상부와, 제7 및 제8 전극들(EL7, EL8)의 사이에 정렬된 제5 발광 소자(LD5)의 상부에 각각 배치되며, 발광 소자들(LD) 각각의 제1 및 제2 단부들(EP1, EP2)을 노출할 수 있다. 즉, 제2 절연층(INS2)은 발광 소자들(LD) 각각의 제1 및 제2 단부들(EP1, EP2)은 커버하지 않고, 발광 소자들(LD) 각각의 일 영역 상부에만 부분적으로 배치될 수 있다.
제1 컨택 전극(CNE1)은, 제5 전극(EL5)과, 제4 발광 소자(LD4)의 제1 단부(EP1) 상에 배치될 수 있다. 제1 컨택 전극(CNE1)은, 제5 전극(EL5) 및 제4 발광 소자(LD4)의 제1 단부(EP1)를 전기적으로 연결할 수 있다.
제1 컨택 전극(CNE1)은 제1 절연층(INS1)에 의해 커버되지 않은 제5 전극(EL5)의 일 영역 상에서 제5 전극(EL5)과 접촉되도록 배치될 수 있다. 또한, 제1 컨택 전극(CNE1)은 제5 전극(EL5)에 인접한 제4 발광 소자(LD4)의 제1 단부(EP1)와 접촉되도록 제4 발광 소자(LD4)의 제1 단부(EP1) 상에 배치될 수 있다. 즉, 제1 컨택 전극(CNE1)은 제4 발광 소자(LD4)의 제1 단부(EP1)와 이에 대응하는 제5 전극(EL5)의 적어도 일 영역을 커버하도록 배치될 수 있다.
유사하게, 제2 컨택 전극(CNE2)은, 제7 전극(EL7)과, 제5 발광 소자(LD5)의 제2 단부(EP2) 상에 배치될 수 있다. 제2 컨택 전극(CNE2)은, 제7 전극(EL7) 및 제5 발광 소자(LD5)의 제2 단부(EP2)를 전기적으로 연결할 수 있다.
제2 컨택 전극(CNE2)은 제1 절연층(INS1)에 의해 커버되지 않은 제7 전극(EL7)의 일 영역 상에서 제7 전극(EL7)과 접촉되도록 배치될 수 있다. 또한, 제2 컨택 전극(CNE2)은 제7 전극(EL7)에 인접한 제5 발광 소자(LD5)의 제2 단부(EP2)와 접촉되도록 제5 발광 소자(LD5)의 제2 단부(EP2) 상에 배치될 수 있다. 즉, 제2 컨택 전극(CNE2)은 제5 발광 소자(LD5)의 제2 단부(EP2)와 이에 대응하는 제7 전극(EL7)의 적어도 일 영역을 커버하도록 배치될 수 있다.
제2 중간 전극(CTE2)은 제1 발광 소자(LD1)의 제2 단부(EP2), 제2 전극(EL2_1), 제2 발광 소자(LD2)의 제1 단부(EP1), 제3 발광 소자(LD3)의 제1 단부(EP1), 및 제4 전극(EL4_1) 상에 배치될 수 있다. 도 13에 도시된 바와 같이, 제2-1 중간 전극(CTE2-1)은 제1 발광 소자(LD1)의 제2 단부(EP2), 제2 전극(EL2_1), 및 제2 발광 소자(LD2)의 제1 단부(EP1) 상에 배치되고, 제2-2 중간 전극(CTE2-2)은 제3 발광 소자(LD3)의 제1 단부(EP1) 및 제4 전극(EL4_1) 상에 배치될 수 있다.
제1 컨택 전극(CNE1), 제2 컨택 전극(CNE2), 및 중간 전극(CTE2)은, 도 13에 도시된 바와 같이 서로 동일한 층에 배치될 수 있다. 이 경우, 제1 컨택 전극(CNE1), 제2 컨택 전극(CNE2), 및 중간 전극(CTE2)은 동일 공정에서, 동일한 도전 물질을 이용하여 형성될 수 있으나, 이에 한정되는 것은 아니다.
제3 절연층(INS3)은 제1 컨택 전극(CNE1), 제2 컨택 전극(CNE2), 및 중간 전극(CTE2) 상에 배치될 수 있다. 제3 절연층(INS3)은 제1 컨택 전극(CNE1), 제2 컨택 전극(CNE2), 및 중간 전극(CTE2)을 커버할 수 있다.
제1 중간 전극(CTE1)은 제4 발광 소자(LD4)의 제2 단부(EP2), 제6 전극(EL6), 제1 발광 소자(LD1)의 제1 단부(EP1), 및 제1 전극(EL1_1) 상에 배치될 수 있다. 도 13에 도시된 바와 같이, 제1-1 중간 전극(CTE1-1)은 제4 발광 소자(LD4)의 제2 단부(EP2) 및 제6 전극(EL6) 상에 배치되고, 제1-2 중간 전극(CTE1-2)은 제1 발광 소자(LD1)의 제1 단부(EP1) 및 제1 전극(EL1_1) 상에 배치될 수 있다.
제3 중간 전극(CTE3)은 제2 발광 소자(LD2)의 제2 단부(EP2), 제3 발광 소자(LD3)의 제2 단부, 제3 전극(EL3_1), 제5 발광 소자(LD5)의 제1 단부(EP1), 및 제8 전극(EL8) 상에 배치될 수 있다. 도 13에 도시된 바와 같이, 제3-1 중간 전극(CTE3-1)은 제2 발광 소자(LD2)의 제2 단부(EP2), 제3 발광 소자(LD3)의 제2 단부, 및 제3 전극(EL3_1) 상에 배치되고, 제3-2 중간 전극(CTE3-2)은 제5 발광 소자(LD5)의 제1 단부(EP1) 및 제8 전극(EL8) 상에 배치될 수 있다.
제4 절연층(INS4)은 제1 중간 전극(CTE1) 및 제3 중간 전극(CTE3) 상에 배치될 수 있다. 제4 절연층(INS4)은 제1 중간 전극(CTE1), 제3 중간 전극(CTE3), 제3 절연층(INS3), 및 뱅크(BNK)를 커버하도록, 기판(SUB) 상에 전면적으로 형성되거나 배치될 수 있다.
한편, 도 13에서 제1 중간 전극(CTE1) 및 제3 중간 전극(CTE3)은 제1 컨택 전극(CNE1), 제2 컨택 전극(CNE2), 및 제2 중간 전극(CTE2)과 다른 층들 상에 배치되는 것으로 도시되어 있으나, 제1 및 제2 컨택 전극들(CNE1, CNE2) 및 제1 내지 제3 중간 전극들(CTE1, CTE2, CTE3)이 이에 한정되는 것은 아니다. 도 7c를 참조하여 설명한 바와 같이, 제1 및 제2 컨택 전극들(CNE1, CNE2) 및 제1 내지 제3 중간 전극들(CTE1, CTE2, CTE3)은 상호 동일한 층에 배치될 수도 있다.
도 14는 도 3에 도시된 하나의 화소에 포함된 구성 요소들의 전기적 연결 관계를 다른 실시예에 따라 나타낸 회로도이다. 도 14에는 도 11에 대응하는 회로도가 도시되어 있다.
도 11 및 도 14를 참조하면, 화소(PXL_2)는 발광 유닛(EMU_2) 및 화소 회로(PXC)를 포함한다. 발광 유닛(EMU_2) 및 화소 회로(PXC)는 도 11에 도시된 발광 유닛(EMU_2) 및 화소 회로(PXC)와 각각 실질적으로 동일하거나 유사하므로, 중복되는 설명은 반복하지 않기로 한다.
도 11의 발광 유닛(EMU_1)과 비교하여, 발광 유닛(EMU_2)은 제1 스테이지(SET1_1), 제2 스테이지(SET2_1), 제3 스테이지(SET3_1), 제5 스테이지(SET5)의 직/병렬 혼합 구조에 병렬 연결된 제6 스테이지(SET6)를 더 포함할 수 있다.
제6 스테이지(SET6)는 제6 전극(EL6)(또는, 제1-1 중간 전극(CTE1-1))과 제7 전극(EL7)을 포함하고, 제6 전극(EL6)(또는, 제1-1 중간 전극(CTE1-1))과 제7 전극(EL7) 사이에 연결된 적어도 하나의 제6 발광 소자(LD6)를 포함할 수 있다.
제6 스테이지(SET6)를 더 포함하는 화소(PXL_2)의 발광 유닛(EMU_2)은, 도 11의 화소(PXL_1)의 발광 유닛(EMU_1)에 비하여, 동일한 개수의 전극들(EL1_1, EL2_1, EL3_1, EL4_1, EL5, EL6, EL7, EL8) 사이에 보다 많은 개수의 발광 소자들(LD)(또는, 스테이지들(SET1_1, SET2_1, SET3_1, SET4, SET5, SET6))을 포함할 수 있다. 이 경우, 발광 소자들(LD)의 출광 효율이 향상될 수 있고, 특정 스테이지에 불량이 발생하더라도, 불량에 의해 비발광하는 발광 소자들(LD)의 비율이 상대적으로 감소하고, 이에 따라 발광 소자들(LD)의 출광 효율이 저하되는 것이 완화될 수 있다.
도 15는 도 14의 화소를 개략적으로 도시한 평면도이다. 도 15에는 도 12에 대응되는 도면이 도시되었다. 도 16은 도 15의 Ⅳ-Ⅳ'선 및 Ⅲ-Ⅲ'선을 따라 자른 화소를 나타내는 단면도이다. 도 16에는 도 13에 대응되는 도면이 도시되었다.
도 3, 도 12, 도 13, 도 14, 도 15, 및 도 16을 참조하면, 화소(PXL_2)는 제6 발광 소자(LD6)를 더 포함한다는 점에서, 도 12 및 도 13의 화소(PXL_1)와 상이하다. 제6 발광 소자(LD6)를 제외하고, 화소(PXL_2)는 도 12 및 도 13의 화소(PXL_1)와 실질적으로 동일하거나 유사하므로, 중복되는 설명은 반복하지 않기로 한다.
제6 발광 소자(LD6)는 제6 전극(EL6) 및 제7 전극(EL7) 사이에 배치될 수 있다. 제6 발광 소자(LD6)의 제1 단부(EP1)는 제6 전극(EL6)과 마주하며, 제6 발광 소자(LD6)의 제2 단부(EP2)는 제7 전극(EL7)과 마주할 수 있다. 제6 발광 소자(LD6)의 제2 단부(EP2) 및 제5 발광 소자(LD5)의 제2 단부(EP2)는 상호 동일한 타입의 반도체층(예를 들어, 도 1a를 참조하여 설명한 제2 반도체층(13))을 포함하고, 제7 전극(EL7)을 사이에 두고 상호 마주할 수 있다. 제6 발광 소자(LD6)가 복수 개로 제공되는 경우, 복수의 제6 발광 소자들은 제6 전극(EL6) 및 제7 전극(EL7) 사이에 상호 병렬로 연결되고, 도 14를 참조하여 설명한 제6 스테이지(SET6)를 구성할 수 있다.
제1 절연층(INS1)이 형성된 발광 영역(EMA)에는 발광 소자들(LD)이 공급 및 정렬될 수 있다.
잉크젯 방식 등을 통해 발광 영역(EMA)에 발광 소자들(LD)이 공급되고, 제6 전극(EL6) 및 제7 전극(EL7)에 인가되는 소정의 정렬 전압(또는, 정렬 신호)에 의해 제6 및 제7 전극들(EL6, EL7)의 사이에 제6 발광 소자(LD6)가 정렬될 수 있다.
제2 절연층(INS2)은, 제6 및 제7 전극들(EL6, EL7)의 사이에 정렬된 제6 발광 소자(LD6)의 상부에 배치되며, 제6 발광 소자(LD6)의 제1 및 제2 단부들(EP1, EP2)을 노출할 수 있다.
제2 컨택 전극(CNE2)은, 제6 발광 소자(LD6)의 제2 단부(EP2), 제7 전극(EL7)과, 제5 발광 소자(LD5)의 제2 단부(EP2) 상에 배치될 수 있다. 제2 컨택 전극(CNE2)은, 제6 발광 소자(LD6)의 제2 단부(EP2), 제7 전극(EL7), 및 제5 발광 소자(LD5)의 제2 단부(EP2)를 전기적으로 연결할 수 있다.
제2 컨택 전극(CNE2)은 제1 절연층(INS1)에 의해 커버되지 않은 제7 전극(EL7)의 일 영역 상에서 제7 전극(EL7)과 접촉되도록 배치될 수 있다. 또한, 제2 컨택 전극(CNE2)은 제7 전극(EL7)에 인접한 제6 발광 소자(LD6)의 제2 단부(EP2)와 접촉되도록 제6 발광 소자(LD6)의 제2 단부(EP2) 상에 배치될 수 있다. 즉, 제2 컨택 전극(CNE2)은 제6 발광 소자(LD6)의 제2 단부(EP2)와 이에 대응하는 제7 전극(EL7)의 적어도 일 영역을 커버하도록 배치될 수 있다.
제1 중간 전극(CTE1)은 제4 발광 소자(LD4)의 제2 단부(EP2), 제6 전극(EL6), 제6 발광 소자(LD6)의 제1 단부(EP1), 제1 발광 소자(LD1)의 제1 단부(EP1), 및 제1 전극(EL1_1) 상에 배치될 수 있다. 도 16에 도시된 바와 같이, 제1-1 중간 전극(CTE1-1)은 제4 발광 소자(LD4)의 제2 단부(EP2), 제6 전극(EL6), 및 제6 발광 소자(LD6)의 제1 단부(EP1) 상에 배치될 수 있다.
도 17은 도 14의 화소에서 발광 소자들을 정렬하는 방법을 설명하는 평면도이다. 도 17에는 도 10에 대응되는 도면이 도시되었다.
도 3, 도 10, 도 14, 및 도 17을 참조하면, 기판(SUB)의 화소 영역(PXA)에 제5 내지 제8 정렬 전극들(EL5_0, EL6_0, EL7_0, EL8_0)(또는, 모 전극들)이 배치되거나 형성되고, 제5 내지 제8 정렬 전극들(EL5_0, EL6_0, EL7_0, EL8_0) 상에 발광 영역(EMA)을 정의하는 뱅크(BNK)가 배치되며, 발광 영역(EMA)(또는, 뱅크(BNK)의 제1 개구(OP1)) 내에 발광 소자들(LD)이 공급될 수 있다.
제5 내지 제8 정렬 전극들(EL5_0, EL6_0, EL7_0, EL8_0)은 제2 방향(DR2)으로 연장하며, 제1 방향(DR1)을 따라 상호 이격되어 배치될 수 있다. 제5 내지 제8 정렬 전극들(EL5_0, EL6_0, EL7_0, EL8_0)은 다른 화소 영역까지 연장할 수 있다. 즉, 제5 내지 제8 정렬 전극들(EL5_0, EL6_0, EL7_0, EL8_0)은 뱅크(BNK)의 제2 개구(OP2)를 가로질러 배치될 수 있다. 또한, 제5 내지 제8 정렬 전극들(EL5_0, EL6_0, EL7_0, EL8_0)은 오픈 영역(OA)을 가로질러 배치될 수 있다. 제5 내지 제8 정렬 전극들(EL5_0, EL6_0, EL7_0, EL8_0)은 도 15(및 도 12)를 참조하여 설명한 제1 내지 제8 전극들(EL1_1, EL2_1, EL3_1, EL4_1, EL5, EL6, EL7, EL8)이 다른 전극들(예를 들어, 인접 화소의 전극들)과 분리되기 이전의 전극들일 수 있다.
발광 소자들(LD)이 공급된 이후에, 제5 내지 제8 정렬 전극들(EL5_0, EL6_0, EL7_0, EL8_0)에 소정의 전압이 인가될 수 있다.
예를 들어, 제5 정렬 전극(EL5_0) 및 제8 정렬 전극(EL8_0)에 제1 전압(V1)이 인가되고, 제6 정렬 전극(EL6_0)에 제2 전압(V2)이 인가되며, 제7 정렬 전극(EL7_0)에 제3 전압(V3)이 인가될 수 있다. 여기서, 제1 전압(V1)은 제2 전압(V2)보다 크며, 제2 전압(V2)은 제3 전압(V3)보다 클 수 있다.
이 경우, 제5 정렬 전극(EL5_0) 및 제6 정렬 전극(EL6_0) 사이에 인가된 전압(예를 들어, 교류 전압)에 의해 제5 정렬 전극(EL5_0) 및 제6 정렬 전극(EL6_0) 사이에 전계가 형성되고, 제1 발광 소자(LD1) 및 제4 발광 소자(LD4)가 제5 정렬 전극(EL5_0) 및 제6 정렬 전극(EL6_0) 사이에 자가 정렬 할 수 있다. 유사하게, 제6 정렬 전극(EL6_0) 및 제7 정렬 전극(EL7_0) 사이에 인가된 교류 전압에 의해 제6 정렬 전극(EL6_0) 및 제7 정렬 전극(EL7_0) 사이에 전계가 형성되고, 제2 발광 소자(LD2) 및 제6 발광 소자(LD6)가 제6 정렬 전극(EL6_0) 및 제7 정렬 전극(EL7_0) 사이에 자가 정렬 할 수 있다. 제8 정렬 전극(EL8_0) 및 제7 정렬 전극(EL7_0) 사이에 인가된 교류 전압에 의해 제8 정렬 전극(EL8_0) 및 제7 정렬 전극(EL7_0) 사이에 전계가 형성되고, 제3 발광 소자(LD3) 및 제5 발광 소자(LD5)가 제8 정렬 전극(EL8_0) 및 제7 정렬 전극(EL7_0) 사이에 자가 정렬 할 수 있다.
발광 소자들(LD)의 정렬이 완료된 이후에, 뱅크(BNK)의 제2 개구(OP2) 내에서 제5 내지 제8 정렬 전극들(EL5_0, EL6_0, EL7_0, EL8_0)은 절단되거나 분리될 수 있다. 즉, 다른 화소 영역까지 연장된 제5 내지 제8 정렬 전극들(EL5_0, EL6_0, EL7_0, EL8_0)의 일 부분(EL_P)이 제거되거나 절단될 수 있다. 또한, 오픈 영역(OA)에서 제5 내지 제8 정렬 전극들(EL5_0, EL6_0, EL7_0, EL8_0)은 절단되거나 분리될 수 있다. 이를 통해, 도 12 및 도 15를 참조하여 설명한 제1 내지 제8 전극들(EL1_1, EL2_1, EL3_1, EL4_1, EL5, EL6, EL7, EL8)이 형성될 수 있다.
도 17을 참조하여 설명한 바와 같이, 제5 정렬 전극(EL5_0), 제6 정렬 전극(EL6_0), 제7 정렬 전극(EL7_0), 및 제8 정렬 전극(EL8_0)에 제1 전압(V1), 제2 전압(V2)(즉, 제1 전압(V1) 및 제3 전압(V3) 사이의 중간 전압), 제3 전압(V3), 및 제1 전압(V1)을 각각 인가함으로써, 발광 소자들(LD)이 직/병렬 혼합 구조를 위해 정렬될 수 있다.
이상에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자 또는 해당 기술 분야에 통상의 지식을 갖는 자라면, 후술될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허청구범위에 의해 정하여져야만 할 것이다.
BNK: 뱅크
BNKP1 내지 BNK8: 제1 내지 제8 뱅크 패턴들
CNE1, CNE2: 제1 및 제2 컨택 전극
CTE: 중간 전극
CTE1 내지 CTE3: 제1 내지 제3 중간 전극들
DD: 표시 장치
DPL: 표시 소자층
DVL: 구동 전압 배선
EL1 내지 EL8: 제1 내지 제8 전극들
EMU: 발광 유닛
INS1 내지 INS4: 제1 내지 제4 절연층들
LD: 발광 소자
OP1, OP2: 제1 및 제2 개구들
PCL: 화소 회로층
PXL: 화소
PXA: 화소 영역
SUB: 기판
T: 트랜지스터

Claims (20)

  1. 기판;
    상기 기판 상에 제공되고, 상호 물리적으로 분리된 제1 전극, 제2 전극, 제3 전극, 및 제4 전극;
    상기 제1 전극 및 상기 제2 전극 사이에 배치되는 제1 발광 소자들;
    상기 제2 전극 및 상기 제3 전극 사이에 배치되는 제2 발광 소자들;
    상기 제3 전극 및 상기 제4 전극 사이에 배치되는 제3 발광 소자들;
    상기 제1 전극 상에 제공되며, 상기 제1 전극 및 상기 제1 발광 소자들의 일단과 접촉하는 제1 컨택 전극;
    상기 제2 전극 상에 제공되며, 상기 제1 발광 소자들의 타단 및 상기 제2 발광 소자들의 일단과 접촉하는 제1 중간 전극;
    상기 제3 전극 상에 제공되며, 상기 제3 전극, 상기 제2 발광 소자들의 타단, 및 상기 제3 발광 소자들의 타단과 접촉하는 제2 컨택 전극; 및
    상기 제4 전극 상에 제공되며, 상기 제3 발광 소자들의 일단과 접촉하는 제2 중간 전극을 포함하고,
    상기 제1 중간 전극 및 상기 제2 중간 전극은 연결되는, 화소.
  2. 제1 항에 있어서, 상기 제1 전극, 상기 제2 전극, 상기 제3 전극, 및 상기 제4 전극은 동일한 층에 배치되고, 제1 방향을 따라 순차적으로 배열되는, 화소.
  3. 제1 항에 있어서, 상기 제1 발광 소자들의 일단, 상기 제2 발광 소자들의 일단, 및 상기 제3 발광 소자들의 일단은 동일한 타입의 반도체층을 포함하는, 화소.
  4. 제3 항에 있어서, 상기 제2 발광 소자들 및 상기 제3 발광 소자들은 상호 병렬 연결되고,
    상기 제2 발광 소자들 및 상기 제3 발광 소자들은 상기 제1 전극 및 상기 제3 전극 사이에서 상기 제1 발광 소자들에 직렬 연결되는, 화소.
  5. 제4 항에 있어서, 상기 제1 전극은 트랜지스터 및 전원 라인 중 하나에 연결되고,
    상기 제3 전극은 트랜지스터 및 전원 라인 중 다른 하나에 연결되는, 화소.
  6. 제1 항에 있어서, 상기 제1 중간 전극 및 상기 제2 중간 전극은 일체로 형성되어 하나의 중간 전극을 구성하는, 화소.
  7. 제6 항에 있어서, 평면도 상에서, 상기 중간 전극은 상기 제2 컨택 전극으로부터 이격되되, 상기 제2 컨택 전극의 적어도 일부를 에워싸는, 화소.
  8. 제5 항에 있어서, 상기 중간 전극은 폐루프를 가지는, 화소.
  9. 제1 항에 있어서,
    상기 기판 상에 배치되고, 제1 개구 및 상기 제1 개구로부터 이격된 제2 개구를 포함하는 뱅크를 더 포함하고,
    평면도 상에서, 상기 제1 컨택 전극, 상기 제2 컨택 전극, 상기 제1 중간 전극, 및 상기 제2 중간 전극은 상기 제1 개구 내에 제공되며,
    상기 제1 전극, 상기 제2 전극, 상기 제3 전극, 및 상기 제4 전극의 일단은 상기 제2 개구 내에 위치하는, 화소.
  10. 제1 항에 있어서, 상기 제1 중간 전극은 상기 제2 전극과 접촉하며,
    상기 제2 중간 전극은 상기 제4 전극과 접촉하는, 화소.
  11. 제1 항에 있어서, 상기 제1 중간 전극 및 상기 제2 중간 전극은 상기 제2 전극 및 상기 제4 전극과 접촉하지 않으며,
    상기 제2 전극 및 상기 제4 전극은 상기 제1 전극 및 상기 제3 전극으로부터 전기적으로 분리된, 화소.
  12. 제1 항에 있어서, 상기 제1 컨택 전극 및 상기 제1 중간 전극은 상호 동일한 층에 제공되거나 상호 다른 층들에 제공되는, 화소.
  13. 기판;
    상기 기판 상에 제공되고, 상호 물리적으로 분리된 제1 전극, 제2 전극, 제3 전극, 제4 전극; 제5 전극, 제6 전극, 제7 전극, 및 제8 전극;
    상기 제1 전극 및 상기 제2 전극 사이에 배치되는 제1 발광 소자들;
    상기 제2 전극 및 상기 제3 전극 사이에 배치되는 제2 발광 소자들;
    상기 제3 전극 및 상기 제4 전극 사이에 배치되는 제3 발광 소자들;
    상기 제5 전극 및 상기 제6 전극 사이에 배치되는 제4 발광 소자들;
    상기 제7 전극 및 상기 제8 전극 사이에 배치되는 제5 발광 소자들;
    상기 제5 전극 상에 제공되며, 상기 제5 전극 및 상기 제4 발광 소자들의 일단과 접촉하는 제1 컨택 전극;
    상기 제6 전극 및 제1 전극 상에 제공되며, 상기 제4 발광 소자들의 타단 및 상기 제1 발광 소자들의 일단과 접촉하는 제1 중간 전극;
    상기 제2 전극 및 상기 제4 전극 상에 제공되며, 상기 제1 발광 소자들의 타단, 상기 제2 발광 소자들의 일단, 및 상기 제3 발광 소자들의 일단과 접촉하는 제2 중간 전극;
    상기 제3 전극 및 상기 제8 전극 상에 제공되며, 상기 제2 발광 소자들의 타단, 상기 제3 발광 소자들의 타단, 및 상기 제5 발광 소자들의 일단과 접촉하는 제3 중간 전극; 및
    상기 제7 전극 상에 제공되며, 상기 제5 발광 소자들의 타단과 접촉하는 제2 컨택 전극을 포함하는, 화소.
  14. 제13 항에 있어서, 상기 제1 전극, 상기 제2 전극, 상기 제3 전극, 상기 제4 전극, 제5 전극, 제6 전극, 제7 전극, 및 제8 전극은 동일한 층에 배치되고,
    상기 제1 전극, 상기 제2 전극, 상기 제3 전극, 및 상기 제4 전극은 평면도 상에서 제1 방향을 따라 순차적으로 배열되며,
    상기 제5 전극, 상기 제6 전극, 상기 제7 전극, 및 상기 제8 전극은 평면도 상에서 상기 제1 방향을 따라 순차적으로 배열되고,
    상기 제5 전극, 상기 제6 전극, 상기 제7 전극, 및 상기 제8 전극은 평면도 상에서 상기 제1 전극, 상기 제2 전극, 상기 제3 전극, 및 상기 제4 전극으로부터 상기 제1 방향과 교차하는 제2 방향에 각각 위치하는, 화소.
  15. 제14 항에 있어서, 상기 제1 중간 전극은 상기 제6 전극과 중첩하는 제1-1 중간 전극 및 상기 제1-1 중간 전극으로부터 상기 제2 방향으로 연장하여 상기 제1 전극과 중첩하는 제1-2 중간 전극을 포함하고,
    상기 제3 중간 전극은 상기 제3 전극과 중첩하는 제3-1 중간 전극 및 상기 제3-1 중간 전극으로부터 상기 제2 방향으로 연장하여 상기 제8 전극과 중첩하는 제3-2 중간 전극을 포함하며,
    상기 제2 중간 전극은, 상기 제2 전극과 중첩하는 제2-1 중간 전극 및 상기 제2-1 중간 전극으로부터 제3-1 중간 전극을 우회하여 연장하며 상기 제4 전극과 중첩하는 제2-2 중간 전극을 포함하는, 화소.
  16. 제15 항에 있어서, 상기 제5 전극은 트랜지스터 및 전원 라인 중 하나에 연결되고,
    상기 제7 전극은 트랜지스터 및 전원 라인 중 다른 하나에 연결되는, 화소.
  17. 제13 항에 있어서, 상기 제1 발광 소자들의 일단, 상기 제2 발광 소자들의 일단, 상기 제3 발광 소자들의 일단, 상기 제4 발광 소자들의 일단, 및 상기 제5 발광 소자들의 일단은 동일한 타입의 반도체층을 포함하는, 화소.
  18. 제17 항에 있어서, 상기 제2 발광 소자들 및 상기 제3 발광 소자들은 상호 병렬 연결되고,
    상기 제1 발광 소자들, 상기 제2 발광 소자들, 상기 제4 발광 소자들, 및 상기 제5 발광 소자들은 상기 제5 전극 및 상기 제7 전극 사이에서 직렬 연결되는, 화소.
  19. 제13 항에 있어서,
    상기 제6 전극 및 상기 제7 전극 사이에 배치되는 제6 발광 소자들을 더 포함하고,
    상기 제1 중간 전극은 상기 제6 발광 소자들의 일단과 접촉하며,
    상기 제2 컨택 전극은 상기 제6 발광 소자들의 타단과 접촉하는, 화소.
  20. 복수의 화소 영역들을 포함하는 기판; 및
    상기 화소 영역들 각각에 제공되는 화소를 포함하고,
    상기 화소는,
    상기 기판 상에 제공되고, 상호 물리적으로 분리된 제1 전극, 제2 전극, 제3 전극, 및 제4 전극;
    상기 제1 전극 및 상기 제2 전극 사이에 배치되는 제1 발광 소자들;
    상기 제2 전극 및 상기 제3 전극 사이에 배치되는 제2 발광 소자들;
    상기 제3 전극 및 상기 제4 전극 사이에 배치되는 제3 발광 소자들;
    상기 제1 전극 상에 제공되며, 상기 제1 전극 및 상기 제1 발광 소자들의 일단과 접촉하는 제1 컨택 전극;
    상기 제2 전극 상에 제공되며, 상기 제1 발광 소자들의 타단 및 상기 제2 발광 소자들의 일단과 접촉하는 제1 중간 전극;
    상기 제3 전극 상에 제공되며, 상기 제3 전극, 상기 제2 발광 소자들의 타단, 및 상기 제3 발광 소자들의 타단과 접촉하는 제2 컨택 전극; 및
    상기 제3 전극 상에 제공되며, 상기 제3 발광 소자들의 일단과 접촉하는 제2 중간 전극을 포함하고,
    상기 제1 중간 전극 및 상기 제2 중간 전극은 연결되는, 표시 장치.
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US10068888B2 (en) * 2015-12-21 2018-09-04 Hong Kong Beida Jade Bird Display Limited Making semiconductor devices with alignment bonding and substrate removal
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