KR20220054508A - 표시 장치 및 그의 제조 방법 - Google Patents

표시 장치 및 그의 제조 방법 Download PDF

Info

Publication number
KR20220054508A
KR20220054508A KR1020200138677A KR20200138677A KR20220054508A KR 20220054508 A KR20220054508 A KR 20220054508A KR 1020200138677 A KR1020200138677 A KR 1020200138677A KR 20200138677 A KR20200138677 A KR 20200138677A KR 20220054508 A KR20220054508 A KR 20220054508A
Authority
KR
South Korea
Prior art keywords
layer
light emitting
insulating layer
pattern
electrode
Prior art date
Application number
KR1020200138677A
Other languages
English (en)
Inventor
김웅식
김지현
이상현
한세희
Original Assignee
삼성디스플레이 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성디스플레이 주식회사 filed Critical 삼성디스플레이 주식회사
Priority to KR1020200138677A priority Critical patent/KR20220054508A/ko
Priority to US17/324,618 priority patent/US11710762B2/en
Priority to CN202111203875.8A priority patent/CN114497105A/zh
Priority to EP21204323.6A priority patent/EP3989279A1/en
Publication of KR20220054508A publication Critical patent/KR20220054508A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/075—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L33/00
    • H01L25/0753—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L33/00 the devices being arranged next to each other
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/15—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components having potential barriers, specially adapted for light emission
    • H01L27/153—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components having potential barriers, specially adapted for light emission in a repetitive configuration, e.g. LED bars
    • H01L27/156—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components having potential barriers, specially adapted for light emission in a repetitive configuration, e.g. LED bars two-dimensional arrays
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09F—DISPLAYING; ADVERTISING; SIGNS; LABELS OR NAME-PLATES; SEALS
    • G09F9/00—Indicating arrangements for variable information in which the information is built-up on a support by selection or combination of individual elements
    • G09F9/30—Indicating arrangements for variable information in which the information is built-up on a support by selection or combination of individual elements in which the desired character or characters are formed by combining individual elements
    • G09F9/33—Indicating arrangements for variable information in which the information is built-up on a support by selection or combination of individual elements in which the desired character or characters are formed by combining individual elements being semiconductor devices, e.g. diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/16—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits
    • H01L25/167—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits comprising optoelectronic devices, e.g. LED, photodiodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/18—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different subgroups of the same main group of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/124—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/131—Interconnections, e.g. wiring lines or terminals
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/241—Disposition
    • H01L2224/24151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/24221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/24225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/24226—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the HDI interconnect connecting to the same level of the item at which the semiconductor or solid-state body is mounted, e.g. the item being planar
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73217—Layer and HDI connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/921—Connecting a surface with connectors of different types
    • H01L2224/9212—Sequential connecting processes
    • H01L2224/92142—Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92144—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a build-up interconnect
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L24/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L24/80 - H01L24/90
    • H01L24/92—Specific sequence of method steps
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Computer Hardware Design (AREA)
  • Theoretical Computer Science (AREA)
  • Electroluminescent Light Sources (AREA)
  • Devices For Indicating Variable Information By Combining Individual Elements (AREA)

Abstract

표시 장치는, 표시 영역 및 비표시 영역을 포함하고, 서로 마주보는 제1 면과 제2 면을 포함한 기판; 상기 표시 영역에 대응되도록 상기 제1 면 상에 제공된 복수의 화소들; 상기 비표시 영역에 대응되도록 상기 제1 면 상에 제공되며 상기 화소들 각각과 전기적으로 연결된 신호 라인; 상기 화소들과 상기 신호 라인 상에 위치하고, 상기 신호 라인의 일부를 노출하는 적어도 하나의 컨택 홀을 포함한 쿠션층; 상기 컨택 홀에 위치하며 상기 신호 라인과 전기적으로 연결된 연결 부재; 및 상기 쿠션층 상에 제공되며, 상기 연결 부재를 통해 상기 화소들과 전기적으로 연결된 구동부를 포함할 수 있다. 여기서, 상기 화소들 각각은 상기 제1 면 상에 위치하며 광을 방출하는 적어도 하나의 발광 소자를 포함한 표시 소자층 및 상기 표시 소자층 상에 제공되며 상기 발광 소자에 전기적으로 연결된 적어도 하나의 트랜지스터를 포함한 화소 회로층을 포함할 수 있다.

Description

표시 장치 및 그의 제조 방법{DISPLAY DEVICE AND METHOD OF FABRICATING THE DISPLAY DEVICE}
본 발명은 표시 장치 및 그의 제조 방법에 관한 것이다.
정보 디스플레이에 관한 관심이 고조되고 휴대가 가능한 정보 매체를 이용하려는 요구가 높아지면서, 표시 장치에 대한 요구 및 상업화가 중점적으로 이루어지고 있다.
본 발명은, 데스 스페이스를 최소화하고 마스크 수를 줄여 단순한 제조 공정으로 형성된 표시 장치 및 그의 제조 방법을 제공하는 데 목적이 있다.
본 발명의 일 실시예에 따른 표시 장치는, 표시 영역 및 비표시 영역을 포함하고, 서로 마주보는 제1 면과 제2 면을 포함한 기판; 및 상기 표시 영역에 대응되도록 상기 제1 면 상에 제공된 복수의 화소들; 상기 비표시 영역에 대응되도록 상기 제1 면 상에 제공되며 상기 화소들 각각과 전기적으로 연결된 신호 라인; 상기 화소들과 상기 신호 라인 상에 위치하고, 상기 신호 라인의 일부를 노출하는 적어도 하나의 컨택 홀을 포함한 쿠션층; 상기 컨택 홀에 위치하며 상기 신호 라인과 전기적으로 연결된 연결 부재; 및 상기 쿠션층 상에 제공되며, 상기 연결 부재를 통해 상기 화소들과 전기적으로 연결된 구동부를 포함할 수 있다.
일 실시예에 있어서, 상기 화소들 각각은 상기 제1 면 상에 위치하며 광을 방출하는 적어도 하나의 발광 소자를 포함한 표시 소자층 및 상기 표시 소자층 상에 제공되며 상기 발광 소자와 전기적으로 연결된 적어도 하나의 트랜지스터를 포함한 화소 회로층을 포함할 수 있다.
일 실시예에 있어서, 상기 표시 장치는 상기 비표시 영역에서 상기 화소 회로층과 상기 쿠션층 사이에 위치하며 상기 컨택 홀에 대응되는 패드 전극을 더 포함할 수 있다. 여기서, 상기 패드 전극은 상기 신호 라인과 상기 연결 부재를 전기적으로 연결할 수 있다.
일 실시예에 있어서, 상기 표시 소자층은, 서로 이격된 제1-1 및 제1-2 바텀 패턴들을 포함한 제1 바텀층; 상기 제1-1 바텀 패턴과 상기 제1-2 바텀 패턴 사이에 위치하는 상기 발광 소자; 및 상기 발광 소자 상에 제공된 제1 및 제2 접촉 전극들을 포함할 수 있다. 여기서, 상기 화소 회로층은, 상기 제1 접촉 전극과 전기적으로 연결된 제1 도전 패턴 및 상기 제2 접촉 전극과 전기적으로 연결된 제2 도전 패턴; 상기 표시 소자층 상에 제공되며, 상기 제1 및 제2 도전 패턴들과 이격된 제2 바텀층; 및 상기 제1 및 제2 도전 패턴들 상에 제공된 상기트랜지스터를 포함할 수 있다.
일 실시예에 있어서, 단면 상에서 볼 때, 상기 제2 바텀층은 상기 발광 소자와 상기 트랜지스터에 각각 중첩할 수 있다.
일 실시예에 있어서, 단면 상에서 볼 때, 상기 제2 바텀층은 상기 발광 소자와 상기 트랜지스터 사이에 제공되어 상기 광이 상기 트랜지스터로 진행하는 것을 차단하는 광 차단 부재일 수 있다. 여기서, 상기 제2 바텀층은 상기 트랜지스터의 게이트 전극일 수 있다.
일 실시예에 있어서, 상기 제1 및 제2 도전 패턴들과 상기 제2 바텀층은 소정의 반사율을 갖는 도전 물질을 포함할 수 있다.
일 실시예에 있어서, 상기 표시 소자층은, 상기 제1 바텀층 상에 제공되며, 상기 제1-1 및 제1-2 바텀 패턴들 각각의 일부를 노출하는 제1 절연층; 및 상기 제1 및 제2 접촉 전극들 상에 제공되며 상기 제1 및 제2 접촉 전극들 각각의 일부를 노출하는 제2 절연층을 더 포함할 수 있다. 상기 화소 회로층은 상기 제2 절연층 상의 상기 제1 및 제2 도전 패턴들 상에 제공된 평탄화층; 상기 트랜지스터 상에 제공되며, 상기 제1 및 제2 도전 패턴들 각각의 일부를 노출하는 제3 절연층; 상기 제3 절연층 상에 제공되며, 상기 제1 도전 패턴과 전기적으로 연결된 제1 브릿지 패턴; 및 상기 제1 브릿지 패턴과 이격되며 상기 제2 도전 패턴과 전기적으로 연결된 제2 브릿지 패턴을 더 포함할 수 있다.
일 실시예에 있어서, 상기 화소들 각각은 상기 광이 방출되는 발광 영역을 포함할 수 있다. 여기서, 상기 제1 바텀층은 상기 발광 영역과 중첩할 수 있다.
일 실시예에 있어서, 상기 제1 바텀층과 상기 제1 및 제2 접촉 전극들은 투명 도전성 물질을 포함할 수 있다.
일 실시예에 있어서, 상기 평탄화층은 상기 제1 및 제2 도전 패턴 상에만 국부적으로 제공될 수 있다.
일 실시예에 있어서, 상기 평탄화층은 상기 제1 및 제2 도전 패턴들과 상기 제2 바텀층을 모두 커버하도록 상기 제1 및 제2 도전 패턴들과 상기 제2 바텀층 상에 제공될 수 있다.
일 실시예에 있어서, 상기 표시 장치는 상기 제2 면 상에 제공된 더미층을 더 포함할 수 있다.
일 실시예에 있어서, 상기 표시 소자층은, 상기 제1 바텀층 상에 제공된 제1 절연층; 상기 제1 절연층 상에 제공되며 서로 이격되는 제1 및 제2 전극들; 및 상기 제1 및 제2 접촉 전극들 상에 제공되며 상기 제1 및 제2 접촉 전극들 각각의 일부를 노출하는 제2 절연층을 더 포함할 수 있다. 상기 화소 회로층은, 상기 제2 절연층 상의 상기 제1 및 제2 도전 패턴들 상에 제공된 평탄화층; 상기 트랜지스터 상에 제공되며, 상기 제1 및 제2 도전 패턴들 각각의 일부를 노출하는 제3 절연층; 상기 제3 절연층 상에 제공되며, 상기 제1 도전 패턴과 전기적으로 연결된 제1 브릿지 패턴; 및 상기 제1 브릿지 패턴과 이격되며 상기 제2 도전 패턴과 전기적으로 연결된 제2 브릿지 패턴을 더 포함할 수 있다.
일 실시예에 있어서, 상기 화소들 각각은 상기 광이 방출되는 발광 영역을 포함할 수 있다. 여기서, 상기 제1 바텀층은 상기 발광 영역과 중첩하지 않을 수 있다.
일 실시예에 있어서, 상기 제1 바텀층은 외부 광을 흡수 또는 차단하는 차광 부재일 수 있다.
일 실시예에 있어서, 상기 발광 소자는 상기 제1 전극과 상기 제2 전극 사이의 상기 제1 절연층 상에 제공될 수 있다.
일 실시예에 있어서, 상기 표시 소자층은 상기 제1 및 제2 전극들과 상기 제1 및 제2 접촉 전극들 사이에 제공된 추가 절연층을 더 포함할 수 있다. 여기서, 상기 발광 소자는 상기 제1 전극과 상기 제2 전극 사이의 상기 추가 절연층 상에 제공될 수 있다.
일 실시예에 있어서, 상기 트랜지스터는, 절연층을 사이에 두고 상기 제2 바텀층 상에 위치한 반도체층; 게이트 절연층을 사이에 두고 상기 반도체층의 일 영역과 중첩하는 게이트 전극; 및 상기 반도체층의 양 단부와 접촉하는 제1 및 제2 단자들을 포함할 수 있다.
본 발명의 다른 실시예에 따른 표시 장치는, 기판 상에 제공된 복수의 화소들을 각각 포함한 표시부, 상기 표시부 상에 제공되며 상기 표시부의 일부를 노출하는 컨택 홀을 포함한 쿠션층, 및 상기 쿠션층 상에 위치하며 상기 컨택 홀에 위치한 연결 부재를 통해 상기 화소들과 전기적으로 연결된 구동부를 각각 포함하는 복수의 표시 장치들을 포함할 수 있다.
일 실시예에 있어서, 상기 화소들 각각은 상기 기판 상에 제공되며 서로 이격된 제1-1 및 제1-2 바텀 패턴들을 포함한 제1 바텀층; 상기 제1-1 바텀 패턴과 상기 제1-2 바텀 패턴 사이에 위치한 적어도 하나의 발광 소자; 상기 발광 소자 상에 제공된 제1 접촉 전극과 제2 접촉 전극; 상기 제1 및 제2 접촉 전극들 상에 제공되어 상기 제1 및 제2 접촉 전극들 각각의 일부를 노출하는 제1 절연층; 상기 제1 절연층 상에 제공되며 상기 제1 접촉 전극과 전기적으로 연결된 제1 도전 패턴, 상기 제2 접촉 전극과 전기적으로 연결된 제2 도전 패턴, 및 발광 소자와 중첩하는 제2 바텀층; 상기 제1 및 제2 도전 패턴들과 상기 제2 바텀층 상에 제공된 제2 절연층; 상기 제2 절연층 상에 제공되며 상기 발광 소자와 전기적으로 연결된 적어도 하나의 트랜지스터; 상기 트랜지스터 상에 제공되며 상기 제1 도전 패턴과 전기적으로 연결된 제1 브릿지 패턴 및 상기 제1 브릿지 패턴과 이격되며 상기 제2 도전 패턴과 전기적으로 연결된 제2 브릿지 패턴을 포함할 수 있다.
상술한 실시예에 따른 표시 장치는, 기판 상에 적어도 하나의 화소 영역을 포함한 화소를 제공하는 단계를 포함하여 제조될 수 있다.
일 실시예에 있어서, 상기 화소를 제공하는 단계는, 상기 기판의 제1 면 상에 서로 이격된 제1-1및 제1-2 바텀 패턴들을 포함한 제1 바텀층을 형성하는 단계; 상기 제1-1 바텀 패턴과 상기 제1-2 바텀 패턴 사이에 광을 방출하는 적어도 하나 이상의 발광 소자를 정렬하는 단계; 상기 발광 소자 상에 서로 이격된 제1 및 제2 접촉 전극들을 형성하는 단계; 상기 제1 및 제2 접촉 전극들 상에 상기 제1 및 제2 접촉 전극들 각각의 일 영역을 노출하는 제1 절연층을 형성하는 단계; 상기 제1 절연층 상에 서로 이격된 제1 도전 패턴, 제2 도전 패턴, 및 제2 바텀층을 형성하는 단계; 상기 제1 도전 패턴, 상기 제2 도전 패턴, 및 상기 제2 바텀층 상에 적어도 하나의 트랜지스터를 형성하는 단계; 상기 트랜지스터 상에 상기 제1 및 제2 도전 패턴들 각각의 일 영역을 노출하는 제2 절연층을 형성하는 단계; 및 상기 제2 절연층 상에 상기 제1 도전 패턴과 전기적으로 연결되는 제1 브릿지 패턴 및 상기 제2 도전 패턴과 전기적으로 연결되는 제2 브릿지 패턴을 형성하는 단계를 포함할 수 있다.
일 실시예에 있어서, 단면 상에서 볼때 상기 제2 바텀층은 상기 발광 소자와 상기 트랜지스터 사이에 제공되어 상기 발광 소자 및 상기 트랜지스터와 각각 중첩할 수 있다.
본 발명의 일 실시예에 따른 표시 장치 및 그의 제조 방법은, 기판의 제1 면(또는 상부 면) 상에 광을 방출하는 발광 소자를 포함한 표시 소자층을 형성하고, 상기 표시 소자층 상에 트랜지스터를 포함한 화소 회로층을 형성하며, 상기 화소 회로층 상에 상기 화소 회로층과 전기적으로 연결되는 구동부를 배치하여 상기 기판의 동일한 제1 면(또는 상부 면) 상에 화소들과 구동부를 순차적으로 제공할 수 있다. 이에 따라, 표시 장치의 제조 공정이 단순해질 수 있다.
또한, 본 발명의 일 실시예에 따르면, 표시 소자층과 화소 회로층 사이에 도전성 반사 부재를 배치하여 발광 소자들에서 기판의 제1 면(또는 상부 면) 방향으로 방출되는 광을 상기 제1 면과 마주보는 제2 면(또는 하부 면) 방향으로 유도하여 상기 화소 회로층에 포함된 구성들을 보호함과 동시에 상기 화소 회로층에 포함된 구성들에 의한 광의 손실을 최소화할 수 있다.
추가적으로, 본 발명의 일 실시예에 따르면, 기판의 제1 면(또는 상부 면) 상에 화소가 배치되고 그 상부에 구동부가 배치함으로써 표시면, 일 예로, 기판의 제2 면(또는 하부 면)에서의 비표시 영역을 최소화하여 보다 넓은 화면을 사용자에게 제공할 수 있다.
본 발명의 일 실시예에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1은 본 발명의 일 실시예에 따른 멀티 스크린 표시 장치를 개략적으로 나타낸 사시도이다.
도 2는 도 1의 Ⅰ ~ Ⅰ'선에 따른 단면도이다.
도 3a는 본 발명의 일 실시예에 따른 표시 장치를 개략적으로 나타낸 사시도이다.
도 3b는 도 3a의 표시부의 개략적인 단면도이다.
도 4는 본 발명의 일 실시예에 따른 표시부를 개략적으로 나타낸 평면도이다.
도 5a는 도 3a의 Ⅱ ~ Ⅱ'선에 따른 단면도이다.
도 5b는 도 5a의 EA 부분의 개략적인 확대 단면도이다.
도 6은 본 발명의 일 실시예에 따른 발광 소자를 개략적으로 도시한 사시도이다.
도 7은 도 6의 발광 소자의 단면도이다.
도 8은 도 5에 도시된 하나의 화소에 포함된 구성 요소들의 전기적 연결 관계를 일 실시예에 따라 나타낸 회로도이다.
도 9a 내지 도 11은 본 발명의 일 실시예에 따른 표시부의 개략적인 단면도들이다.
도 12는 본 발명의 일 실시예에 따른 표시 장치의 개략적인 단면도이다.
도 13 및 도 14는 본 발명의 일 실시예에 따른 표시부의 개략적인 단면도들이다.
도 15a 내지 도 15n은 도 9a의 표시부의 제조 방법을 나타내는 개략적인 단면도들이다.
도 16 및 도 17은 본 발명의 다른 실시예에 따른 표시부의 개략적인 단면도들이다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
각 도면을 설명하면서 유사한 참조 부호를 유사한 구성요소에 대해 사용하였다. 첨부된 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 위하여 실제보다 확대하여 도시한 것이다. 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다. 또한, 층, 막, 영역, 판 등의 부분이 다른 부분 "상에" 있다고 할 경우, 이는 다른 부분 "바로 위에" 있는 경우뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 또한, 본 명세서에 있어서, 어느 층, 막, 영역, 판 등의 부분이 다른 부분 상(on)에 형성되었다고 할 경우, 상기 형성된 방향은 상부 방향만 한정되지 않으며 측면이나 하부 방향으로 형성된 것을 포함한다. 반대로 층, 막, 영역, 판 등의 부분이 다른 부분 "아래에" 있다고 할 경우, 이는 다른 부분 "바로 아래에" 있는 경우뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다.
본 출원에서, "어떤 구성요소(일 예로 ‘제 1 구성요소’)가 다른 구성요소(일 예로 ‘제 2 구성요소’)에 "(기능적으로 또는 통신적으로) 연결되어 ((operatively or communicatively) coupled with/to)" 있다거나, "접속되어 (connected to)" 있다고 언급된 때에는, 상기 어떤 구성요소가 상기 다른 구성요소에 직접적으로 연결되거나, 다른 구성요소(일 예로 ‘제 3 구성요소’)를 통하여 연결될 수 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소(일 예로 ‘제 1 구성요소’)가 다른 구성요소 (일 예로 ‘제 2 구성요소’)에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 상기 어떤 구성요소와 상기 다른 구성요소 사이에 다른 구성요소(일 예로 ‘제 3 구성요소’)가 존재하지 않는 것으로 이해될 수 있다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예 및 그 밖에 당업자가 본 발명의 내용을 쉽게 이해하기 위하여 필요한 사항에 대하여 상세히 설명하기로 한다. 아래의 설명에서, 단수의 표현은 문맥상 명백하게 단수만을 포함하지 않는 한, 복수의 표현도 포함한다.
도 1은 본 발명의 일 실시예에 따른 멀티 스크린 표시 장치를 개략적으로 나타낸 사시도이고, 도 2는 도 1의 Ⅰ ~ Ⅰ'선에 따른 단면도이고, 도 3a는 본 발명의 일 실시예에 따른 표시 장치를 개략적으로 나타낸 사시도이고, 도 3b는 도 3a의 표시부의 개략적인 단면도이고, 도 4는 본 발명의 일 실시예에 따른 표시부를 개략적으로 나타낸 평면도이며, 도 5a는 도 3a의 Ⅱ ~ Ⅱ'선에 따른 단면도이다.
도 1 내지 도 5a를 참조하면, 본 발명의 일 실시예에 따른 표시 장치는 복수의 표시 장치들(DD)을 포함하는 멀티 스크린 표시 장치(TDD)일 수 있다.
표시 장치(DD)가 스마트폰, 텔레비전, 태블릿 PC, 이동 전화기, 영상 전화기, 전자책 리더기, 데스크탑 PC, 랩탑 PC, 넷북 컴퓨터, 워크스테이션, 서버, PDA, PMP(portable multimedia player), MP3 플레이어, 의료기기, 카메라, 또는 웨어러블 등과 같이 적어도 일 면에 표시 면이 적용된 전자 장치라면 본 발명이 적용될 수 있다.
멀티 스크린 표시 장치(TDD)(또는 타일드 디스플레이(Tield display)라고도 함)는 제1 방향(DR1) 및 제2 방향(DR2)을 따라 매트릭스 형태로 배열된 복수의 표시 장치들(DD) 및 하우징(HS)을 포함할 수 있다. 복수의 표시 장치들(DD)은 개별 영상을 표시하거나, 하나의 영상을 분할하여 표시할 수 있다. 복수의 표시 장치들(DD)은 서로 동일한 종류, 구조, 크기 또는 방식의 표시 패널들을 포함할 수 있으나, 이에 한정되지 않는다.
복수의 표시 장치들(DD)은 매트릭스 형태로 배열될 수 있다. 매트릭스 형태는 적어도 하나 이상의 행과 적어도 둘 이상의 열을 포함할 수 있다.
하우징(HS)은 복수의 표시 장치들(DD)이 하나의 멀티 스크린 표시 장치(TDD)를 구성할 수 있도록 표시 장치들(DD)을 물리적으로 결합할 수 있다. 이러한 하우징(HS)은 표시 장치들(DD)의 일 면(또는 상부 면)에 배치되어 복수의 표시 장치들(DD)의 움직임을 제어 또는 고정할 수 있다. 표시 장치들(DD) 각각은, 적어도 하나의 체결 부재(FL)를 통해 탈부착 가능하게 하우징(HS)에 체결될 수 있다. 이에 따라, 하우징(HS)으로부터 표시 장치(DD)의 탈부착이 용이하기 때문에, 하나의 표시 장치(DD)에 불량이 발생한 경우 손 쉽게 리페어가 가능할 수 있다.
복수의 표시 장치들(DD) 각각은 다양한 형상으로 제공될 수 있으며, 일 예로, 서로 평행한 두 쌍의 변들을 가지는 직사각형의 판상으로 제공될 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 표시 장치들(DD) 각각이 직사각형의 판상으로 제공되는 경우, 두 쌍의 변들 중 어느 한 쌍의 변이 다른 한 쌍의 변보다 길게 제공될 수 있다. 도면에서는 표시 장치들(DD) 각각이 직선으로 이루어진 각진 모서리부를 갖는 것으로 도시되었으나, 본 발명이 이에 한정되는 것은 아니다. 실시예에 따라, 직사각형의 판상으로 제공되는 각각의 표시 장치(DD)는 하나의 장 변과 하나의 단 변이 접하는 모서리부가 라운드(round) 형상을 가질 수도 있다.
본 발명의 일 실시예에 있어서는 설명의 편의를 위해 각각의 표시 장치(DD)가 한 쌍의 장 변과 한 쌍의 단 변을 갖는 직사각 형상인 경우를 나타내었으며 상기 장 변의 연장 방향을 제2 방향(DR2), 상기 단 변의 연장 방향을 제1 방향(DR1), 상기 장 변과 상기 단 변의 연장 방향에 수직한 방향을 제3 방향(DR3)으로 표시하였다. 제1 내지 제3 방향들(DR1, DR2, DR3)은 제1 내지 제3 방향들(DR1, DR2, DR3)이 각각 지시하는 방향을 의미할 수 있다.
본 발명의 일 실시예에 있어서, 각각의 표시 장치(DD)는 적어도 일부가 가요성(flexibility)을 가질 수 있으며, 상기 가요성을 가지는 부분에서 접힐 수 있다.
각각의 표시 장치(DD)는 영상을 표시하는 표시 영역(DD_DA)과 상기 표시 영역(DD_DA)의 적어도 일측에 제공되는 비표시 영역(DD_NDA)을 포함할 수 있다. 비표시 영역(DD_NDA)은 영상이 표시되지 않는 영역이다. 다만, 본 발명이 이에 한정되는 것은 아니다. 실시예에 따라, 표시 영역(DD_DA)의 형상과 비표시 영역(DD_NDA)의 형상은 상대적으로 설계될 수 있다.
실시예에 따라, 각각의 표시 장치(DD)는 감지 영역 및 비감지 영역을 포함할 수 있다. 각각의 표시 장치(DD)는 감지 영역을 통해 영상을 표시할 뿐만 아니라, 화상 표시면(또는 입력 면)에서 이루어진 터치 입력을 감지하거나 전방에서 입사되는 광을 감지할 수도 있다. 비감지 영역은 감지 영역을 둘러쌀 수 있으나, 이는 예시적인 것으로 이에 한정되는 것은 아니다. 실시예에 따라, 표시 영역(DA)의 일부 영역이 감지 영역에 대응될 수도 있다.
표시 장치들(DD) 사이의 경계 영역에 위치한 비표시 영역(DD_NDA), 일 예로, 심(seam) 영역으로 인해 멀티 스크린 표시 장치(TDD)의 화면에 표시되는 영상은 단절될 수 있다. 특히, 비표시 영역(DD_NDA)의 폭(또는 면적)이 상대적으로 큰 경우, 표시 장치들(DD) 사이의 경계 영역에서 영상의 단절감이 심화될 수 있다.
반면, 비표시 영역(DD_NDA)의 폭(또는 면적)이 축소되는 경우, 표시 장치(DD)의 크기를 증가시키지 않고 표시 영역(DD_DA)의 크기를 확장시킬 수 있다. 이에 따라, 보다 큰 표시 영역(DD_DA)을 제공할 수 있다. 또한, 비표시 영역(DD_NDA)이 축소될 경우, 복수의 표시 장치들(DD)을 이용하여 멀티 스크린 표시 장치(TDD)를 구현할 때, 표시 장치들(DD) 사이의 경계가 시인되는 것을 최소화하고, 보다 자연스러운 화면을 구성할 수 있다.
각각의 표시 장치(DD)는 표시부(DPP)와 구동부(DRP)를 포함할 수 있다.
표시부(DPP)는 영상을 표시할 수 있다. 표시부(DPP)로는 유기 발광 다이오드를 발광 소자로 이용하는 유기 발광 표시 패널(organic Light Emitting display panel, OLED panel), 초소형 발광 다이오드를 발광 소자로 이용하는 초소형 발광 다이오드 표시 패널(nano-scale LED Display panel), 양자점(quantum dot)과 유기 발광 다이오드를 이용하는 양자점 유기 발광 표시 패널(quantum dot organic light emitting display panel, QD OLED panel) 등과 같은 자발광이 가능한 표시 패널이 사용될 수 있다. 또한, 표시부(DPP)로는 액정 표시 패널(liquid crystal display panel, LCD panel), 전기영동 표시 패널(electro-phoretic display panel, EPD panel), 및 일렉트로웨팅 표시 패널(electro-wetting display panel, EWD panel)과 같은 비발광성 표시 패널이 사용될 수 있다. 표시부(DPP)로 비발광성 표시 패널이 사용되는 경우, 표시 장치(DD)는 표시부(DPP)로 광을 공급하는 백라이트 유닛을 구비할 수 있다.
표시부(DPP)는 기판(SUB), 화소들(PXL), 및 쿠션층(CSL)을 포함할 수 있다.
기판(SUB)은 대략적으로 직사각 형상을 갖는 하나의 영역으로 이루어질 수 있다. 그러나, 기판(SUB)에 제공되는 영역의 개수는 이와 다들 수 있으며, 기판(SUB)의 형상은 기판(SUB)에 제공되는 영역에 따라 다른 형상을 가질 수 있다. 일 실시예에 있어서, 기판(SUB)은 제3 방향(DR3)으로 서로 마주보는 제1 면(SF1)과 제2 면(SF2)을 포함할 수 있다. 제1 면(SF1)(또는 상부 면)은 표시부(DPP)와 구동부(DRP)가 순차적으로 제공되는 기판(SUB)의 일 면일 수 있고, 제2 면(SF2)(또는 하부 면)은 영상이 표시되는 화상 표시면일 수 있다.
기판(SUB)은 유리, 수지(resin)와 같은 절연성 재료로 이루어질 수 있다. 또한, 기판(SUB)은 휘거나 접힘이 가능하도록 가요성(flexibility)을 갖는 재료로 이루어질 수 있고, 단층 구조 또는 다층 구조를 가질 수 있다. 예를 들어, 가요성을 갖는 재료로는 폴리스티렌(polystyrene), 폴리비닐알코올(polyvinyl alcohol), 폴리메틸메타크릴레이트(Polymethyl methacrylate), 폴리에테르술폰(polyethersulfone), 폴리아크릴레이트(polyacrylate), 폴리에테르이미드(polyetherimide), 폴리에틸렌 나프탈레이트(polyethylene naphthalate), 폴리에틸렌 테레프탈레이트(polyethylene terephthalate), 폴리페닐렌 설파이드(polyphenylene sulfide), 폴리아릴레이트(polyarylate), 폴리이미드(polyimide), 폴리카보네이트(polycarbonate), 트리아세테이트 셀룰로오스(triacetate cellulose), 셀룰로오스아세테이트 프로피오네이트(cellulose acetate propionate) 중 적어도 하나를 포함할 수 있다. 다만, 기판(SUB)을 구성하는 재료가 상술한 실시예들에 한정되는 것은 아니다.
기판(SUB)은 표시 영역(DA) 및 비표시 영역(NDA)을 포함할 수 있다. 표시 영역(DA)은 화소들(PXL)이 제공되어 영상을 표시하는 영역이고, 비표시 영역(NDA)은 화소들(PXL)이 제공되지 않는 영역으로 영상이 표시되지 않는 영역일 수 있다.
표시부(DPP)의 표시 영역(DA)은 해당 표시 장치(DD)의 표시 영역(DD_DA)에 대응되고, 표시부(DPP)의 비표시 영역(NDA)은 해당 표시 장치(DD)의 비표시 영역(DD_NDA)에 대응될 수 있다.
화소들(PXL)은 기판(SUB)의 제1 면(SF1) 상에 제공될 수 있다. 설명의 편의를 위해, 도 4에서는 하나의 화소(PXL)만이 도시되었으나 실질적으로 복수개의 화소들(PXL)이 기판(SUB)의 표시 영역(DA)에 배치될 수 있다.
화소들(PXL)은 기판(SUB)의 표시 영역(DA)에 제공될 수 있다. 화소들(PXL) 각각은 영상을 표시하는 최소 단위일 수 있다. 화소들(PXL)은 백색광 및/또는 컬러 광을 출사하는 발광 소자를 포함할 수 있다. 화소들(PXL) 각각은 적색, 녹색, 및 청색 중 어느 하나의 색을 출사할 수 있으나, 이에 한정되는 것은 아니며, 시안, 마젠타, 옐로우 등의 색을 출사할 수 있다.
화소들(PXL)은 제1 방향(DR1)으로 연장된 행과 상기 제1 방향(DR1)과 교차하는 제2 방향(DR2)으로 연장된 열을 따라 매트릭스(matrix) 형태로 배열될 수 있다. 그러나, 화소들(PXL)의 배열 형태는 특별히 한정되는 것은 아니며, 다양한 형태로 배열될 수 있다. 도면에서는 화소들(PXL)이 직사각형 형상을 갖는 것으로 도시하였으나, 본 발명이 이에 한정되는 것은 아니며, 다양한 형상으로 변형될 수 있다. 또한, 화소들(PXL)이 복수 개로 제공될 때 서로 다른 면적(또는 크기)을 갖도록 제공될 수 있다. 예를 들어, 방출하는 광의 색상이 다른 화소들(PXL)의 경우, 각 색상 별로 화소들(PXL)이 다른 면적(또는 크기)이나 다른 형상으로 제공될 수 있다.
일 실시예에 있어서, 화소들(PXL) 각각은 기판(SUB)의 제1 면(SF1) 상에 순차적으로 배치된 표시 소자층(DPL) 및 화소 회로층(PCL)을 포함할 수 있다.
표시 소자층(DPL)은 기판(SUB)의 제1 면(SF1) 상에 제공되고, 광을 방출하는 발광 소자 및 발광 소자와 전기적으로 연결된 전극부를 포함할 수 있다. 발광 소자는 예를 들어 무기 발광 재료를 포함하는 무기 발광 소자일 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 실시예에 따라, 발광 소자는 유기 발광 다이오드 또는 양자점을 이용하여 출사되는 광의 파장을 변화시켜 발광하는 발광 소자(퀀텀닷 디스플레이 소자)일 수도 있다. 발광 소자에 대한 상세한 설명은 도 6 및 도 7을 참고하여 후술한다.
표시 소자층(DPL) 상에는 화소 회로층(PCL)이 배치될 수 있다. 화소 회로층(PCL)은 표시 소자층(DPL)의 일부 구성과 전기적으로 연결되는 적어도 하나 이상의 트랜지스터 및 상기 트랜지스터에 접속된 신호 라인들을 포함할 수 있다. 트랜지스터는, 예를 들어, 반도체층, 게이트 전극, 제1 및 제2 단자가 절연층을 사이에 두고 차례로 적층된 형태로 제공될 수 있으나 본 발명이 이에 한정되는 것은 아니다. 여기서, 반도체층은 아몰퍼스 실리콘(amorphous silicon), 폴리 실리콘(poly silicon), 저온 폴리 실리콘(low temperature poly silicon) 및 유기 반도체를 포함할 수 있다.
실시예에 따라, 표시 소자층(DPL) 상에는 박막 봉지층(TFE)이 배치될 수 있다. 표시부(DPP)는 박막 봉지층(TFE)을 선택적으로 구비할 수 있다.
박막 봉지층(TFE)은 봉지 기판이거나 다층막으로 이루어진 봉지막의 형태일 수 있다. 박막 봉지층(TFE)이 상기 봉지막의 형태인 경우, 무기막 및/또는 유기막을 포함할 수 있다. 예를 들어, 박막 봉지층(TFE)은 무기막, 유기막, 및 무기막이 차례로 적층된 형태일 수 있다. 박막 봉지층(TFE)은 외부의 공기 및 수분이 표시 소자층(DPL) 및 화소 회로층(PCL)으로 침투되는 것을 방지할 수 있다. 실시예에 따라 박막 봉지층(TFE)은 생략될 수도 있다.
기판(SUB)의 비표시 영역(NDA)에는 화소들(PXL)과 전기적으로 연결된 배선부가 배치될 수 있다. 배선부는 구동부(DRP)와 화소들(PXL)을 전기적으로 연결할 수 있다. 배선부는 각 화소(PXL)에 신호를 제공하며 각 화소(PXL)에 연결된 신호 라인들, 일 예로, 스캔 라인, 데이터 라인, 발광 제어 라인 등과 연결되는 팬-아웃(fan-out) 라인일 수 있다. 또한, 배선부는 각 화소(PXL)의 전기적 특성 변화를 실시간으로 보상하기 위하여 각 화소(PXL)에 연결된 신호 라인들, 일 예로, 제어 라인, 센싱 라인 등과 연결되는 팬-아웃(fan-out) 라인일 수 있다.
쿠션층(CSL)은 박막 봉지층(TFE) 상에 제공될 수 있다. 쿠션층(CSL)은 그 하부에 배치된 화소들(PXL)을 보호하는 보호 필름일 수 있다. 쿠션층(CSL)은 유기 재료를 포함한 유기 절연막을 포함할 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 실시예에 따라, 쿠션층(CSL)은 외부 충격을 완화하는 기능을 수행하며 탄성 변형 가능한 물질을 포함할 수도 있다. 또한, 실시예에 따라, 쿠션층(CSL)은 기판(SUB)과 동일한 물질을 포함하거나 기판(SUB)의 구성 물질로 예시된 물질들에서 선택된 하나 이상의 물질을 포함할 수 있다. 다만, 쿠션층(CSL)의 재료는 상술한 실시예에 한정되는 것은 아니며 표시 장치(DD)의 영상 표시에 영향을 미치지 않는 범위 내에서 적합한 물질이 선택되어 쿠션층(CSL)으로 제공될 수 있다.
쿠션층(CSL)은 적어도 하나의 컨택 홀(CH)을 포함할 수 있다. 컨택 홀(CH)은 화소들(PXL)이 제공되는 표시 영역(DA) 내에 분산되어 배치되거나 또는 특정 영역, 일 예로, 비표시 영역(NDA) 내에만 배치되며, 쿠션층(CSL)을 관통하도록 형성될 수 있다. 컨택 홀(CH) 내에는 연결 부재(CM)가 제공될 수 있다.
연결 부재(CM)는 전도성 접착 부재일 수 있다. 연결 부재(CM)는, 도 5a에 도시된 바와 같이, 화소들(PXL) 각각에 전기적으로 연결된 신호 라인(SL)과 표시부(DPP) 상에 위치한 구동부(DRP)를 전기적으로 연결할 수 있다. 여기서, 전도성 접착 부재는 이방 전도성 필름(anisotropic conductive film)으로 제공될 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
상술한 신호 라인(SL)은 각각의 화소(PXL)와 전기적으로 연결되어 해당 화소(PXL)로 소정의 신호(또는 전압)를 인가하는 구성일 수 있다. 일 예로, 신호 라인(SL)은 각각의 화소(PXL)로 스캔 신호를 전달하는 스캔 라인이거나 상기 스캔 라인에 연결된 팬-아웃 라인일 수 있다. 또한, 신호 라인(SL)은 각각의 화소(PXL)로 데이터 신호를 전달하는 데이터 라인이거나 상기 데이터 라인에 연결된 팬-아웃 라인일 수 있다. 또한, 신호 라인(SL)은 각각의 화소(PXL)로 구동 전원의 전압을 전달하는 전원 라인이거나 상기 전원 라인에 연결된 팬-아웃 라인일 수 있다. 또한, 신호 라인(SL)은 각각의 화소(PXL)로 발광 제어 신호를 전달하는 발광 제어 라인이거나 상기 발광 제어 라인에 연결된 팬-아웃 라인일 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다. 실시예에 따라, 연결 부재(CM)는 전도성 접착 부재에 연결된 패드 전극일 수도 있다.
구동부(DRP)는 표시부(DPP)의 쿠션층(CSL) 상에 배치되어 상술한 연결 부재(CM)를 통해 화소들(PXL)과 전기적으로 연결될 수 있다. 구동부(DRP)는 각 화소(PXL)에 구비된 발광 소자와 전기적으로 연결된 구동 칩이 실장된 회로 기판(미도시)을 포함할 수 있다.
이하에서는, 도 5b를 참조하여 쿠션층(CSL)을 관통하는 컨택 홀(CH)이 비표시 영역(NDA)에 위치한 경우를 중심으로 표시부(DPP)와 구동부(DRP)의 연결 관계에 대하여 설명한다.
도 5b는 도 5a의 EA 부분의 개략적인 확대 단면도이다.
도 5b의 표시 장치와 관련하여, 중복된 설명을 피하기 위하여 상술한 실시예와 상이한 점을 위주로 설명한다.
도 3a, 도 4, 도 5a, 및 도 5b를 참조하면, 표시 장치(DD)의 비표시 영역(DD_NDA)에는 표시부(DPP)와 구동부(DRP)가 배치될 수 있다.
비표시 영역(DD_NDA)에 위치한 표시부(DPP)는 기판(SUB)의 제1 면(SF1) 상에 순차적으로 제공된 복수의 절연층들, 신호 라인(SL), 패드 전극(PD), 쿠션층(CSL), 연결 부재(CM)를 포함할 수 있다.
절연층들은, 기판(SUB)의 제1 면(SF1) 상에 순차적으로 제공 및/또는 형성된 제1 내지 제5 절연층들(INS1, INS2, INS3, INS4, INS5)과 보호층(PSV)을 포함할 수 있다.
제1 내지 제5 절연층들(INS1, INS2, INS3, INS4, INS5)은 무기 재료를 포함한 무기 절연막 또는 유기 재료를 포함한 유기 절연막일 수 있다.
제1 절연층(INS1)은 기판(SUB)의 제1 면(SF1) 상에 제공 및/또는 형성될 수 있다. 일 실시예에 있어서, 제1 절연층(INS1)은 무기 재료를 포함한 무기 절연막일 수 있다. 일 예로, 무기 재료로는 실리콘 질화물(SiNx), 실리콘 산화물(SiOx), 실리콘 산질화물(SiOxNy), 알루미늄 산화물(AlOx)과 같은 금속 산화물 중 적어도 하나를 포함할 수 있다. 다만, 제1 절연층(INS1)의 재료가 상술한 실시예들에 한정되는 것은 아니다. 실시예에 따라, 제1 절연층(INS1)은 유기 재료를 포함한 유기 절연막을 포함할 수도 있다. 제1 절연층(INS1)은 단일막으로 제공될 수 있으나, 적어도 이중막 이상의 다중막으로 제공될 수도 있다.
제2 절연층(INS2)은 제1 절연층(INS1) 상에 제공 및/또는 형성될 수 있다. 실시예에 따라, 제2 절연층(INS2)은 표시 장치(DD)의 표시 영역(DD_DA)의 일부 영역에만 제공되어 비표시 영역(DD_NDA)에는 제공되지 않을 수도 있다.
제3 절연층(INS3)은 제2 절연층(INS2) 상에 제공 및/또는 형성될 수 있다. 제3 절연층(INS3)은 그 하부에 배치된 구성들에 의해 발생된 단차를 완화하기 위하여 유기 재료를 포함한 유기 절연막을 포함할 수 있다.
제4 절연층(INS4)은 제3 절연층(INS3) 상에 제공 및/또는 형성될 수 있다. 제4 절연층(INS4)은 제1 절연층(INS1)과 동일한 물질을 포함하거나 제1 절연층(INS1)의 구성 물질로 예시된 물질들에서 선택된 하나 이상의 물질을 포함할 수 있다.
제5 절연층(INS5)은 제4 절연층(INS4) 상에 제공 및/또는 형성될 수 있다. 제5 절연층(INS5)은 무기 재료를 포함한 무기 절연막 또는 유기 재료를 포함한 유기 절연막으로 구성될 수 있다. 신호 라인(SL)은 제5 절연층(INS5) 상에 제공 및/또는 배치될 수 있다.
보호층(PSV)은 신호 라인(SL)을 포함한 제5 절연층(INS5) 상에 제공 및/또는 형성될 수 있다. 보호층(PSV)은 재료를 포함한 유기 절연막일 수 있으며 신호 라인(SL)의 적어도 일부를 노출하도록 부분적으로 개구될 수 있다. 보호막(PSV)은 무기 재료를 포함한 무기 절연막 또는 유기 재료를 포함한 유기 절연막으로 구성될 수 있다. 무기 절연막은, 예를 들어, 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 알루미늄 산화물(AlOx)과 같은 금속 산화물 중 적어도 하나를 포함할 수 있다. 유기 절연막은, 예를 들어, 아크릴계 수지(polyacrylates resin), 에폭시계 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드계 수지(polyamides resin), 폴리이미드계 수지(polyimides rein), 불포화 폴리에스테르계 수지(unsaturated polyesters resin), 폴리페닐렌 에테르계 수지(poly-phenylen ethers resin), 폴리페닐렌 설파이드계 수지(poly-phenylene sulfides resin), 및 벤조사이클로부텐 수지(benzocyclobutene resin) 중 적어도 하나를 포함할 수 있다.
신호 라인(SL)은 연결 부재(CM)를 통해 구동부(DRP)와 전기적으로 연결되어 표시 장치(DD)의 표시 영역(DD_DA)(또는 기판(SUB)의 표시 영역(DA))에 위치한 화소들(PXL)로 소정의 신호(또는 소정의 전압)를 전달하는 팬-아웃 라인일 수 있다. 신호 라인(SL)은 도 5a를 참조하여 설명한 신호 라인(SL)일 수 있다. 신호 라인(SL)은 제1 내지 제5 절연층들(INS1, INS2, INS3, INS4, INS5) 중 어느 하나의 절연층 상에 제공 및/또는 형성될 수 있다. 일 예로, 신호 라인(SL)은 제5 절연층(INS5) 상에 제공 및/또는 형성될 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
패드 전극(PD)은 보호층(PSV) 상에 제공 및/또는 형성되고 외부로 노출된 신호 라인(SL)과 전기적으로 연결될 수 있다. 패드 전극(PD)은 신호 라인(SL)과 구동부(DRP)를 전기적으로 연결하기 위한 중간 매개체일 수 있다. 패드 전극(PD)의 일 측은 쿠션층(CSL)을 관통하는 컨택 홀(CH) 내에 위치한 연결 부재(CM)와 접촉하고, 패드 전극(PD)의 타 측은 신호 라인(SL)과 접촉할 수 있다. 이 경우, 연결 부재(CM)와 신호 라인(SL)은 표시 장치(DD)의 비표시 영역(DD_NDA)에서 패드 전극(PD)을 통해 전기적으로 연결될 수 있다. 따라서, 표시부(DPP)와 구동부(DRP)가 비표시 영역(DD_NDA)에서 전기적으로 연결될 수 있다.
실시예에 따라, 패드 전극(PD)은 생략될 수도 있다. 이 경우, 신호 라인(SL)은 연결 부재(CM)와 직접 접촉하여 상기 연결 부재(CM)와 전기적 및/또는 물리적으로 연결될 수 있다.
쿠션층(CSL)은 패드 전극(PD) 및 보호층(PSV) 상에 제공 및/또는 형성될 수 있다. 쿠션층(CSL)은 패드 전극(PD)의 일부를 노출하는 컨택 홀(CH)을 포함할 수 있다. 컨택 홀(CH)은 비표시 영역(DD_NDA)에 위치할 수 있다. 컨택 홀(CH) 내에는 연결 부재(CM)가 배치될 수 있다. 연결 부재(CM)는 전도성 접착 부재일 수 있다.
이상의 실시예와 같이, 구동부(DRP)는 비표시 영역(DD_NDA)에 위치한 쿠션층(CSL)의 컨택 홀(CH)을 통해 표시부(DPP)의 상면에서 상기 표시부(DPP)와 전기적으로 연결될 수 있다. 다만 본 발명이 이에 한정되는 것은 아니며, 실시예에 따라, 구동부(DRP)는 표시 영역(DD_DA)에 위치한 컨택 홀(CH)을 통해 표시부(DPP)의 상면에서 상기 표시부(DPP)와 전기적으로 연결될 수 있다.
도 6은 본 발명의 일 실시예에 따른 발광 소자를 개략적으로 도시한 사시도이며, 도 7은 도 6의 발광 소자의 단면도이다.
본 발명의 일 실시예에 있어서, 발광 소자의 종류 및/또는 형상이 도 6 및 도 7에 도시된 실시예에 한정되지는 않는다.
도 6 및 도 7을 참조하면, 발광 소자(LD)는 제1 반도체층(11), 제2 반도체층(13), 제1 및 제2 반도체층들(11, 13) 사이에 개재된 활성층(12)을 포함할 수 있다. 일 예로, 발광 소자(LD)는 제1 반도체층(11), 활성층(12), 및 제2 반도체층(13)이 순차적으로 적층된 발광 적층체를 구현할 수 있다.
발광 소자(LD)는 일 방향으로 연장된 형상으로 제공될 수 있다. 발광 소자(LD)의 연장 방향을 길이 방향이라고 하면, 발광 소자(LD)는 연장 방향을 따라 일 단부(또는 하 단부)와 타 단부(또는 상 단부)를 포함할 수 있다. 발광 소자(LD)의 일 단부(또는 하 단부)에는 제1 및 제2 반도체층들(11, 13) 중 어느 하나의 반도체층, 발광 소자(LD)의 타 단부(또는 상 단부)에는 상기 제1 및 제2 반도체층들(11, 13) 중 나머지 반도체층이 배치될 수 있다. 일 예로, 발광 소자(LD)의 일 단부(또는 하 단부)에는 제1 반도체층(11)이 배치되고, 발광 소자(LD)의 타 단부(또는 상 단부)에는 제2 반도체층(13)이 배치될 수 있다.
발광 소자(LD)는 다양한 형상으로 제공될 수 있다. 일 예로, 발광 소자(LD)는 길이(L) 방향으로 긴(즉, 종횡비가 1보다 큰) 로드 형상(rod-like shape), 바 형상(bar-like shape), 또는 기둥 형상 등을 가질 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니며, 실시예에 따라, 발광 소자(LD)는 길이(L) 방향으로 짧은(즉, 종횡비가 1보다 작은) 로드 형상, 바 형상, 또는 기둥 형상 등을 가질 수도 있다. 또한, 다른 실시예에 따라, 발광 소자(LD)는 길이(L)와 직경(D)이 동일한 로드 형상, 바 형상, 또는 기둥 형상 등을 가질 수도 있다.
본 발명의 일 실시예에 있어서, 길이 방향으로의 발광 소자(LD)의 길이(L)는 그의 직경(D, 또는 횡단면의 폭)보다 클 수 있다. 이러한 발광 소자(LD)는 일 예로 나노 스케일(nano scale) 내지 마이크로 스케일(micro scale) 정도의 직경(D) 및/또는 길이(L)를 가질 정도로 초소형으로 제작된 발광 다이오드(light emitting diode, LED)를 포함할 수 있다.
발광 소자(L)가 길이(L) 방향으로 긴 경우, 발광 소자(LD)의 직경(D)은 0.5㎛ 내지 6㎛ 정도일 수 있으며, 그 길이(L)는 1㎛ 내지 10㎛ 정도일 수 있다. 다만, 발광 소자(LD)의 직경(D) 및 길이(L)가 이에 한정되는 것은 아니며, 발광 소자(LD)가 적용되는 조명 장치 또는 자발광 표시 장치의 요구 조건(또는 설계 조건)에 부합되도록 발광 소자(LD)의 크기가 변경될 수 있다.
제1 반도체층(11)은 일 예로 적어도 하나의 n형 반도체층을 포함할 수 있다. 예를 들어, 제1 반도체층(11)은 InAlGaN, GaN, AlGaN, InGaN, AlN, InN 중 어느 하나의 반도체 재료를 포함하며, Si, Ge, Sn, Te 등과 같은 제1 도전성의 도펀트(또는 n형 도펀트)가 도핑된 n형 반도체층일 수 있다. 다만, 제1 반도체층(11)을 구성하는 물질이 이에 한정되는 것은 아니며, 이 외에도 다양한 물질로 제1 반도체층(11)을 구성할 수 있다. 본 발명의 일 실시예에 있어서, 제1 반도체층(11)은 제1 도전성의 도펀트(또는 n형 도펀트)가 도핑된 질화갈륨(GaN) 반도체 물질을 포함할 수 있다. 제1 반도체층(11)은 발광 소자(LD)의 길이(L) 방향을 따라 활성층(12)과 접촉하는 상부 면과 외부로 노출된 하부 면을 포함할 수 있다. 제1 반도체층(11)의 하부 면은 발광 소자(LD)의 일 단부(또는 하 단부)일 수 있다.
활성층(12)은 제1 반도체층(11) 상에 배치되며, 단일 또는 다중 양자 우물(quantum wells) 구조로 형성될 수 있다. 일 예로, 활성층(12)이 다중 양자 우물 구조로 형성되는 경우, 상기 활성층(12)은 장벽층(barrier layer, 미도시), 스트레인 강화층(strain reinforcing layer), 및 웰층(well layer)이 하나의 유닛으로 주기적으로 반복 적층될 수 있다. 스트레인 강화층은 장벽층보다 더 작은 격자 상수를 가져 웰층에 인가되는 스트레인, 일 예로, 압축 스트레인을 더 강화할 수 있다. 다만, 활성층(12)의 구조가 상술한 실시예에 한정되는 것은 아니다.
활성층(12)은 400nm 내지 900nm의 파장을 갖는 광을 방출할 수 있으며, 이중 헤테로 구조(double hetero structure)를 사용할 수 있다. 본 발명의 일 실시예에서, 발광 소자(LD)의 길이(L) 방향을 따라 활성층(12)의 상부 및/또는 하부에는 도전성의 도펀트가 도핑된 클래드층(clad layer, 미도시)이 형성될 수도 있다. 일 예로, 클래드층은 AlGaN층 또는 InAlGaN층으로 형성될 수 있다. 실시예에 따라, AlGaN, InAlGaN 등의 물질이 활성층(12)을 형성하는 데에 이용될 수 있으며, 이 외에도 다양한 물질이 활성층(12)을 구성할 수 있다. 활성층(12)은 제1 반도체층(11)과 접촉하는 제1 면 및 제2 반도체층(13)과 접촉하는 제2 면을 포함할 수 있다.
발광 소자(LD)의 양 단부에 소정 전압 이상의 전계를 인가하게 되면, 활성층(12)에서 전자-정공 쌍이 결합하면서 발광 소자(LD)가 발광하게 된다. 이러한 원리를 이용하여 발광 소자(LD)의 발광을 제어함으로써, 발광 소자(LD)를 표시 장치의 화소를 비롯한 다양한 발광 장치의 광원(또는 발광원)으로 이용할 수 있다.
제2 반도체층(13)은 활성층(12)의 제2 면 상에 배치되며, 제1 반도체층(11)과 상이한 타입의 반도체층을 포함할 수 있다. 일 예로, 제2 반도체층(13)은 적어도 하나의 p형 반도체층을 포함할 수 있다. 예를 들어, 제2 반도체층(13)은 InAlGaN, GaN, AlGaN, InGaN, AlN, InN 중 적어도 하나의 반도체 재료를 포함하며, Mg, Zn, Ca, Sr, Ba 등과 같은 제2 도전성의 도펀트(또는 p형 도펀트)가 도핑된 p형 반도체층을 포함할 수 있다. 다만, 제2 반도체층(13)을 구성하는 물질이 이에 한정되는 것은 아니며, 이 외에도 다양한 물질이 제2 반도체층(13)을 구성할 수 있다. 본 발명의 일 실시예에 있어서, 제2 반도체층(13)은 제2 도전성의 도펀트(또는 p형 도펀트)가 도핑된 질화갈륨(GaN) 반도체 물질을 포함할 수 있다. 제2 반도체층(13)은 발광 소자(LD)의 길이(L) 방향을 따라 활성층(12)의 제2 면과 접촉하는 하부 면과 외부로 노출된 상부 면을 포함할 수 있다. 여기서, 제2 반도체층(13)의 상부 면은 발광 소자(LD)의 타 단부(또는 상 단부)일 수 있다.
본 발명의 일 실시예에 있어서, 제1 반도체층(11)과 제2 반도체층(13)은 발광 소자(LD)의 길이(L) 방향으로 서로 상이한 두께를 가질 수 있다. 일 예로, 발광 소자(LD)의 길이(L) 방향을 따라 제1 반도체층(11)이 제2 반도체층(13)보다 상대적으로 두꺼운 두께를 가질 수 있다. 이에 따라, 발광 소자(LD)의 활성층(12)은 제1 반도체층(11)의 하부 면보다 제2 반도체층(13)의 상부 면에 더 인접하게 위치할 수 있다.
한편, 제1 반도체층(11)과 제2 반도체층(13)이 각각 하나의 층으로 구성된 것으로 도시하고 있으나, 본 발명이 이에 한정되는 것은 아니다. 본 발명의 일 실시예에 있어서, 활성층(12)의 물질에 따라 제1 반도체층(11)과 제2 반도체층(13) 각각은 적어도 하나 이상의 층들, 일 예로 클래드층 및/또는 TSBR(tensile strain barrier reducing) 층을 더 포함할 수도 있다. TSBR 층은 격자 구조가 다른 반도체층들 사이에 배치되어 격자 상수(lattice constant) 차이를 줄이기 위한 완충 역할을 하는 스트레인(strain) 완화층일 수 있다. TSBR 층은 p-GaInP, p-AlInP, p-AlGaInP 등과 같은 p형 반도체층으로 구성될 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
실시예에 따라, 발광 소자(LD)는 상술한 제1 반도체층(11), 활성층(12), 및 제2 반도체층(13) 외에도 상기 제2 반도체층(13) 상부에 배치되는 추가 전극(미도시, 이하 '제1 추가 전극' 이라 함)을 더 포함할 수도 있다. 또한, 다른 실시예에 따라, 제1 반도체층(11)의 일 단에 배치되는 하나의 다른 추가 전극(미도시, 이하 '제2 추가 전극'이라 함)을 더 포함할 수도 있다.
제1 및 제2 추가 전극들 각각은 오믹(ohmic) 컨택 전극일 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 실시예에 따라, 제1 및 제2 추가 전극들은 쇼트키(schottky) 컨택 전극일 수 있다. 제1 및 제2 추가 전극들은 도전성 물질을 포함할 수 있다. 예를 들어, 제1 및 제2 추가 전극들은, 크롬(Cr), 타이타늄(Ti), 알루미늄(Al), 금(Au), 니켈(Ni), 및 이들의 산화물 또는 합금 등을 단독 또는 혼합하여 사용한 불투명 금속을 포함할 수 있으나, 본 발명이 이에 한정되지 않는다. 실시예에 따라, 제1 및 제2 추가 전극들은 인듐 주석 산화물(indium tin oxide, ITO), 인듐 아연 산화물(indium zinc oxide, IZO), 아연 산화물(zinc oxide, ZnO), 인듐 갈륨 아연 산화물(indium gallium zinc oxide, IGZO), 인듐 주석 아연 산화물(indium tin zinc oxide, ITZO)과 같은 투명 도전성 산화물을 포함할 수도 있다.
제1 및 제2 추가 전극들에 포함된 물질은 서로 동일하거나 상이할 수 있다. 제1 및 제2 추가 전극들은 실질적으로 투명 또는 반투명할 수 있다. 이에 따라, 발광 소자(LD)에서 생성된 광은 제1 및 제2 추가 전극들 각각을 투과하여 발광 소자(LD)의 외부로 방출될 수 있다. 실시예에 따라, 발광 소자(LD)에서 생성된 광이 제1 및 제2 추가 전극들을 투과하지 않고 상기 발광 소자(LD)의 양 단부를 제외한 영역을 통해 상기 발광 소자(LD)의 외부로 방출되는 경우 상기 제1 및 제2 추가 전극들은 불투명 금속을 포함할 수도 있다.
본 발명의 일 실시예에 있어서, 발광 소자(LD)는 절연막(14)을 더 포함할 수 있다. 다만, 실시예에 따라, 절연막(14)은 생략될 수도 있으며, 제1 반도체층(11), 활성층(12), 및 제2 반도체층(13) 중 일부만을 덮도록 제공될 수도 있다.
절연막(14)은, 활성층(12)이 제1 및 제2 반도체층들(11, 13) 외의 전도성 물질과 접촉하여 발생할 수 있는 전기적 단락을 방지할 수 있다. 또한, 절연막(14)은 발광 소자(LD)의 표면 결함을 최소화하여 발광 소자(LD)의 수명 및 발광 효율을 향상시킬 수 있다. 또한, 복수의 발광 소자들(LD)이 밀접하게 배치되는 경우, 절연막(14)은 발광 소자들(LD) 사이에서 발생할 수 있는 원치 않은 단락을 방지할 수 있다. 활성층(12)이 외부의 전도성 물질과 단락이 발생하는 것을 방지할 수 있다면, 절연막(14)의 구비 여부가 한정되지는 않는다.
절연막(14)은 제1 반도체층(11), 활성층(12), 및 제2 반도체층(13)을 포함한 발광 적층체의 외주면을 전체적으로 둘러싸는 형태로 제공될 수 있다.
상술한 실시예에서, 절연막(14)이 제1 반도체층(11), 활성층(12), 및 제2 반도체층(13) 각각의 외주면을 전체적으로 둘러싸는 형태로 설명하였으나, 본 발명이 이에 한정되는 것은 아니다. 실시예에 따라, 발광 소자(LD)가 제1 추가 전극을 포함하는 경우, 절연막(14)은 제1 반도체층(11), 활성층(12), 제2 반도체층(13), 및 제1 추가 전극 각각의 외주면을 전체적으로 둘러쌀 수 있다. 또한, 다른 실시예에 따라, 절연막(14)은 상기 제1 추가 전극의 외주면을 전체적으로 둘러싸지 않거나 상기 제1 추가 전극의 외주면의 일부만을 둘러싸고 상기 제1 추가 전극의 외주면의 나머지를 둘러싸지 않을 수도 있다. 또한, 실시예에 따라, 발광 소자(LD)의 타 단부(또는 상 단부)에 제1 추가 전극이 배치되고, 상기 발광 소자(LD)의 일 단부(또는 하 단부)에 제2 추가 전극이 배치될 경우, 절연막(14)은 상기 제1 및 제2 추가 전극들 각각의 적어도 일 영역을 노출할 수도 있다.
절연막(14)은 투명한 절연 물질을 포함할 수 있다. 예를 들어, 절연막(14)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 알루미늄 산화물(AlOx), 산화 타이타늄(TiOx), 산화 하프늄(HfOx), 티탄스트론튬 산화물 (SrTiOx), 코발트 산화물(CoxOy), 마그네슘 산화물(MgO), 아연 산화물(ZnO), 루세늄 산화물(RuOx), 니켈 산화물(NiO), 텅스텐 산화물(WOx), 탄탈륨 산화물(TaOx), 가돌리늄 산화물(GdOx), 지르코늄 산화물(ZrOx), 갈륨 산화물(GaOx), 바나듐 산화물(VxOy), ZnO:Al, ZnO:B, InxOy:H, 니오븀 산화물(NbxOy), 플루오린화 마그네슘(MgFx), 플루오린화 알루미늄(AlFx), Alucone 고분자 필름, 타이타늄 질화물(TiN), 탄탈 질화물(TaN), 알루미늄 질화물(AlNx), 갈륨 질화물(GaN), 텅스텐 질화물(WN), 하프늄 질화물(HfN), 나이오븀 질화물(NbN), 가돌리늄 질화물(GdN), 지르코늄 질화물(ZrN), 바나듐 질화물(VN) 등으로 이루어지는 군으로부터 선택된 하나 이상의 절연 물질을 포함할 수 있으나, 본 발명이 이에 한정되지는 않으며, 절연성을 갖는 다양한 재료가 상기 절연막(14)의 재료로 사용될 수 있다.
절연막(14)은 단일막의 형태로 제공되거나 적어도 이중막을 포함한 다중막의 형태로 제공될 수 있다.
실시예에 따라, 발광 소자(LD)는, 코어-쉘(core-shell) 구조의 발광 패턴으로 구현될 수도 있다. 이 경우, 상술한 제1 반도체층(11)은 발광 소자(LD)의 코어(core), 즉 가운데(또는 중앙)에 위치할 수 있고, 활성층(12)은 상기 제1 반도체층(11)의 외주면을 둘러싸는 형태로 제공 및/또는 형성될 수 있으며, 제2 반도체층(13)은 상기 활성층(12)을 둘러싸는 형태로 제공 및/또는 형성될 수 있다. 또한, 발광 소자(LD)는 상기 제2 반도체층(13)의 적어도 일측을 둘러싸는 추가 전극(미도시)을 더 포함할 수도 있다. 또한, 실시예에 따라, 발광 소자(LD)는 코어-쉘(core-shell) 구조의 발광 패턴의 외주면에 제공되며 투명한 절연 물질을 포함하는 절연막(14)을 더 포함할 수 있다. 코어-쉘(core-shell) 구조의 발광 패턴으로 구현된 발광 소자(LD)는 성장 방식으로 제조될 수 있다.
상술한 발광 소자(LD)는, 다양한 표시 장치의 발광원(또는 광원)으로 이용될 수 있다. 발광 소자(LD)는 표면 처리 과정을 거쳐 제조될 수 있다. 예를 들어, 다수의 발광 소자들(LD)을 유동성의 용액(또는 용매)에 혼합하여 각각의 화소 영역(일 예로, 각 화소의 발광 영역 또는 각 서브 화소의 발광 영역)에 공급할 때, 상기 발광 소자들(LD)이 상기 용액 내에 불균일하게 응집하지 않고 균일하게 분사될 수 있도록 각각의 발광 소자(LD)를 표면 처리할 수 있다.
상술한 발광 소자(LD)를 포함한 발광 유닛(또는 발광 장치)은, 표시 장치를 비롯하여 광원을 필요로 하는 다양한 종류의 전자 장치에서 이용될 수 있다. 예를 들어, 표시 패널의 각 화소의 화소 영역 내에 복수 개의 발광 소자들(LD)을 배치하는 경우, 상기 발광 소자들(LD)은 상기 각 화소의 광원으로 이용될 수 있다. 다만, 발광 소자(LD)의 적용 분야가 상술한 예에 한정되지 않는다. 예를 들어, 발광 소자(LD)는 조명 장치 등과 같이 광원을 필요로 하는 다른 종류의 전자 장치에도 이용될 수 있다.
도 8은 도 5에 도시된 하나의 화소에 포함된 구성 요소들의 전기적 연결 관계를 일 실시예에 따라 나타낸 회로도이다.
예를 들어, 도 8은 능동형 표시 장치에 적용될 수 있는 화소(PXL)에 포함된 구성 요소들의 전기적 연결 관계를 일 실시예에 따라 도시하였다. 다만, 본 발명의 실시예가 적용될 수 있는 화소(PXL)에 포함된 구성 요소들의 종류가 이에 한정되지는 않는다.
도 8에서는, 도 5에 도시된 화소들 각각에 포함된 구성 요소들뿐만 아니라 상기 구성 요소들이 제공되는 영역까지 포괄하여 화소(PXL)로 지칭한다.
도 5 내지 도 8을 참조하면, 하나의 화소(PXL, 이하 ‘화소’라 함)는 데이터 신호에 대응하는 휘도의 광을 생성하는 발광 유닛(EMU)을 포함할 수 있다. 또한, 화소(PXL)는 발광 유닛(EMU)을 구동하기 위한 화소 회로(PXC)를 선택적으로 더 포함할 수 있다.
화소 회로(PXC)는 해당 화소(PXL)의 스캔 라인(Si) 및 데이터 라인(Dj)에 접속될 수 있다. 일 예로, 화소(PXL)가 표시 영역(DA)의 i(는 자연수)번째 행 및 j(j는 자연수)번째 열에 배치되는 경우, 상기 화소(PXL)의 화소 회로(PXC)는 표시 영역(DA)의 i번째 스캔 라인(Si) 및 j번째 데이터 라인(Dj)에 접속될 수 있다. 또한, 상기 화소 회로(PXC)는 표시 영역(DA)의 i번째 제어 라인(CLi) 및 j번째 센싱 라인(SENj)에 접속될 수 있다.
상술한 화소 회로(PXC)는 제1 내지 제3 트랜지스터들(T1 ~ T3)과 스토리지 커패시터(Cst)를 포함할 수 있다.
제1 트랜지스터(T1; 구동 트랜지스터)의 제1 단자는 제1 구동 전원(VDD)에 접속될 수 있고, 제2 단자는 발광 소자들(LD) 각각의 제1 전극(EL1)에 전기적으로 접속될 수 있다. 제1 트랜지스터(T1)의 게이트 전극은 제1 노드(N1)에 접속될 수 있다. 이와 같은 제1 트랜지스터(T1)는 제1 노드(N1)의 전압에 대응하여 발광 소자들(LD)로 공급되는 구동 전류의 양을 제어할 수 있다.
제2 트랜지스터(T2; 스위칭 트랜지스터)의 제1 단자는 j번째 데이터 라인(Dj)에 접속될 수 있고, 제2 단자는 제1 노드(N1)에 접속될 수 있다. 여기서, 제2 트랜지스터(T2)의 제1 단자와 제2 단자는 서로 다른 단자로, 예컨대 제1 단자가 드레인 전극이면 제2 단자는 소스 전극일 수 있다. 그리고, 제2 트랜지스터(T2)의 게이트 전극은 i번째 스캔 라인(Si)에 접속될 수 있다.
이와 같은 제2 트랜지스터(T2)는, i번째 스캔 라인(Si)으로부터 제2 트랜지스터(T2)가 턴-온될 수 있는 전압의 스캔 신호가 공급될 때 턴-온되어, j번째 데이터 라인(Dj)과 제1 노드(N1)를 전기적으로 연결한다. 이때, j번째 데이터 라인(Dj)으로는 해당 프레임의 데이터 신호가 공급되고, 이에 따라 제1 노드(N1)로 데이터 신호가 전달된다. 제1 노드(N1)로 전달된 데이터 신호는 스토리지 커패시터(Cst)에 충전된다.
제3 트랜지스터(T3)는 제1 트랜지스터(T1)와 j번째 센싱 라인(SENj) 사이에 접속될 수 있다. 예를 들어, 제3 트랜지스터(T3)의 제1 단자는, 제1 전극(EL1)에 연결된 제1 트랜지스터(T1)의 제1 단자에 접속될 수 있고, 상기 제3 트랜지스터(T3)의 제2 단자는 j번째 센싱 라인(SENj)에 접속될 수 있다. 제3 트랜지스터(T3)의 게이트 전극은 i번째 제어 라인(CLi)에 접속될 수 있다. 이와 같은 제3 트랜지스터(T3)는 소정의 센싱 기간 동안 i번째 제어 라인(CLi)으로 공급되는 게이트-온 전압의 제어 신호에 의해 턴-온되어 j번째 센싱 라인(SENj)과 제1 트랜지스터(T1)를 전기적으로 연결한다.
상기 센싱 기간은 표시 영역(DA)에 배치된 화소들(PXL) 각각의 특성 정보(일 예로, 제1 트랜지스터(T1)의 문턱 전압 등)를 추출하는 기간일 수 있다.
스토리지 커패시터(Cst)의 일 전극은 제1 구동 전원(VDD)에 접속될 수 있고, 다른 전극은 제1 노드(N1)에 접속될 수 있다. 이와 같은 스토리지 커패시터(Cst)는 제1 노드(N1)로 공급되는 데이터 신호에 대응하는 전압을 충전하고, 다음 프레임의 데이터 신호가 공급될 때까지 충전된 전압을 유지할 수 있다.
발광 유닛(EMU)은 제1 구동 전원(VDD)의 전압이 인가되는 제1 전원 라인(PL1)과 제2 구동 전원(VSS)의 전압이 인가되는 제2 전원 라인(PL2) 사이에 병렬 연결된 복수의 발광 소자들(LD)을 포함할 수 있다. 예를 들어, 발광 유닛(EMU)은, 화소 회로(PXC) 및 제1 전원 라인(PL1)을 경유하여 제1 구동 전원(VDD)에 연결된 제1 전극(EL1, 또는 “제1 정렬 전극”)과, 제2 전원 라인(PL2)을 통해 제2 구동 전원(VSS)에 연결된 제2 전극(EL2, 또는 “제2 정렬 전극”)과, 상기 제1 및 제2 전극들(EL1, EL2) 사이에 서로 동일한 방향으로 병렬 연결되는 복수의 발광 소자들(LD)을 포함할 수 있다.
발광 유닛(EMU)에 포함된 발광 소자들(LD) 각각은, 제1 전극(EL1)을 통해 제1 구동 전원(VDD)에 연결되는 일 단부 및 제2 전극(EL2)을 통해 제2 구동 전원(VSS)에 연결된 타 단부를 포함할 수 있다. 제1 구동 전원(VDD)과 제2 구동 전원(VSS)은 서로 다른 전위를 가질 수 있다. 일 예로, 제1 구동 전원(VDD)은 고전위 전원으로 설정되고, 제2 구동 전원(VSS)은 저전위 전원으로 설정될 수 있다. 이때, 제1 및 제2 구동 전원들(VDD, VSS)의 전위차는 화소(PXL)의 발광 기간 동안 발광 소자들(LD)의 문턱 전압 이상으로 설정될 수 있다.
상술한 바와 같이, 상이한 전위의 전압이 각각 공급되는 제1 전극(EL1)과 제2 전극(EL2) 사이에 동일한 방향(일 예로, 순 방향)으로 병렬 연결된 각각의 발광 소자(LD)는 각각의 유효 광원을 구성할 수 있다. 이러한 유효 광원들이 모여 화소(PXL)의 발광 유닛(EMU)을 구성할 수 있다.
발광 유닛(EMU)의 발광 소자들(LD)은 해당 화소 회로(PXC)를 통해 공급되는 구동 전류에 대응하는 휘도로 발광할 수 있다. 예를 들어, 각각의 프레임 기간 동안 화소 회로(PXC)는 해당 프레임 데이터의 계조 값에 대응하는 구동 전류를 발광 유닛(EMU)으로 공급할 수 있다. 발광 유닛(EMU)으로 공급되는 구동 전류는 발광 소자들(LD) 각각으로 나뉘어 흐를 수 있다. 이에 따라, 각각의 발광 소자(LD)가 그에 흐르는 전류에 상응하는 휘도로 발광하면서, 발광 유닛(EMU)이 구동 전류에 대응하는 휘도의 광을 방출할 수 있다.
실시예에 따라, 발광 유닛(EMU)은, 각각의 유효 광원을 구성하는 발광 소자들(LD) 외에 적어도 하나의 비유효 광원, 일 예로 역방향 발광 소자(LDr)를 더 포함할 수 있다. 이러한 역방향 발광 소자(LDr)는 유효 광원들을 구성하는 발광 소자들(LD)과 함께 제1 및 제2 전극들(EL1, EL2)의 사이에 병렬로 연결되되, 상기 발광 소자들(LD)과는 반대 방향으로 상기 제1 및 제2 전극들(EL1, EL2)의 사이에 연결될 수 있다. 이러한 역방향 발광 소자(LDr)는, 제1 및 제2 전극들(EL1, EL2) 사이에 소정의 구동 전압(일 예로, 순방향의 구동 전압)이 인가되더라도 비활성된 상태를 유지하게 되고, 이에 따라 역방향 발광 소자(LDr)에는 실질적으로 전류가 흐르지 않게 된다.
각각의 발광 유닛(EMU)은 서로 병렬로 연결된 복수의 발광 소자들(LD)을 포함하는 적어도 하나의 직렬 단을 포함하도록 구성될 수도 있다. 즉, 발광 유닛(EMU)은 도 8에 도시된 바와 같이 직/병렬 혼합 구조로 구성될 수도 있다.
발광 유닛(EMU)은 제1 및 제2 구동 전원들(VDD, VSS) 사이에 순차적으로 연결된 제1 및 제2 직렬 단들(SET1, SET2)을 포함할 수 있다. 제1 및 제2 직렬 단들(SET1, SET2) 각각은, 해당 직렬 단의 전극 쌍을 구성하는 두 개의 전극들(EL1 및 CTE1, CTE2 및 EL2)과, 상기 두 개의 전극들(EL1 및 CTE1, CTE2 및 EL2) 사이에 동일한 방향으로 병렬 연결된 복수의 발광 소자들(LD)을 포함할 수 있다.
제1 직렬 단(SET1)은 제1 전극(EL1)과 제1 중간 전극(CTE1)을 포함하고, 상기 제1 전극(EL1)과 상기 제1 중간 전극(CTE1) 사이에 연결된 적어도 하나의 제1 발광 소자(LD1)를 포함할 수 있다. 또한, 제1 직렬 단(SET1)은 제1 전극(EL1)과 제1 중간 전극(CTE1) 사이에서 제1 발광 소자(LD1)와 반대 방향으로 연결된 역방향 발광 소자(LDr)를 포함할 수 있다.
제2 직렬 단(SET2)은 제2 중간 전극(CTE2)과 제2 전극(EL2)을 포함하고, 상기 제2 중간 전극(CTE2)과 상기 제2 전극(EL2) 사이에 연결된 적어도 하나의 제2 발광 소자(LD2)를 포함할 수 있다. 또한, 제2 직렬 단(SET2)은 제2 중간 전극(CTE2)과 제2 전극(EL2) 사이에서 제2 발광 소자(LD2)와 반대 방향으로 연결된 역방향 발광 소자(LDr)를 포함할 수 있다.
제1 직렬 단(SET1)의 제1 중간 전극(CTE1)과 제2 직렬 단(SET2)의 제2 중간 전극(CTE2)은 일체로 제공되어 서로 연결될 수 있다. 즉, 제1 중간 전극(CTE1)과 제2 중간 전극(CTE2)은 연속하는 제1 직렬 단(SET1)과 제2 직렬 단(SET2)을 전기적으로 연결하는 중간 전극(CTE)을 구성할 수 있다. 제1 중간 전극(CTE1)과 제2 중간 전극(CTE2)이 일체로 제공되는 경우, 상기 제1 중간 전극(CTE1)과 상기 제2 중간 전극(CTE2)은 중간 전극(CTE)의 서로 다른 일 영역일 수 있다.
상술한 실시예에서, 제1 직렬 단(SET1)의 제1 전극(EL1)은 각 화소(PXL)의 발광 유닛(EMU)의 애노드(anode) 전극일 수 있고, 제2 직렬 단(SET2)의 제2 전극(EL2)이 상기 발광 유닛(EMU)의 캐소드(cathode) 전극일 수 있다.
도 8에서는 제1 내지 제3 트랜지스터들(T1 ~ T3)이 모두 N타입 트랜지스터들인 실시예를 개시하였으나, 본 발명이 이에 한정되지는 않는다. 예를 들어, 상술한 제1 내지 제3 트랜지스터들(T1 ~ T3) 중 적어도 하나는 P타입 트랜지스터로 변경될 수도 있다. 또한, 도 8에서는 발광 유닛(EMU)이 화소 회로(PXC)와 제2 구동 전원(VSS)의 사이에 접속되는 실시예를 개시하였으나, 상기 발광 유닛(EMU)은 제1 구동 전원(VDD)과 상기 화소 회로(PXC)의 사이에 접속될 수도 있다.
화소 회로(PXC)의 구조는 다양하게 변경 실시될 수 있다. 일 예로, 화소 회로(PXC)는 제1 노드(N1)를 초기화하기 위한 트랜지스터 소자, 및/또는 발광 소자들(LD)의 발광 시간을 제어하기 위한 트랜지스터 소자 등과 같은 적어도 하나의 트랜지스터 소자나, 제1 노드(N1)의 전압을 부스팅하기 위한 부스팅 커패시터(boosting capacitor) 등과 같은 다른 회로 소자들을 추가적으로 더 포함할 수 있다.
본 발명에 적용될 수 있는 화소(PXL)의 구조가 도 8에 도시된 실시예에 한정되지 않으며, 해당 화소(PXL)는 다양한 구조를 가질 수 있다. 예를 들어, 각 화소(PXL)는 수동형 발광 표시 장치 등의 내부에 구성될 수도 있다. 이 경우, 화소 회로(PXC)는 생략되고, 발광 유닛(EMU)에 포함된 발광 소자들(LD)의 양 단부는, i번째 스캔 라인(Si), j번째 데이터 라인(Dj), 제1 구동 전원(VDD)이 인가되는 제1 전원 라인(PL1), 제2 구동 전원(VSS)이 인가되는 제2 전원 라인(PL2) 및/또는 소정의 제어선 등에 직접 접속될 수도 있다.
도 9a 내지 도 11은 본 발명의 일 실시예에 따른 표시부의 개략적인 단면도들이며, 도 12는 본 발명의 일 실시예에 따른 표시 장치의 개략적인 단면도이다. 특히, 도 12는 도 9b의 표시부 상부에 구동부가 배치되는 모습을 개략적으로 도시한 표시 장치의 단면도이다.
도 9a, 도 10, 및 도 11에서는 화소 영역(PXA) 내에 컨택 홀(CH) 및 연결 부재(CM)가 위치하지 않는 화소들의 다양한 실시예들을 도시하였다. 도 9b, 도 9c, 및 도 12에서는, 화소 영역(PXA) 내에 컨택 홀(CH) 및 연결 부재(CM)가 위치하여 상기 컨택 홀(CH) 및 상기 연결 부재(CM)를 통해 구동부와 직접 연결되는 개별 화소(PXL)의 일 예를 도시하였다.
도 9a 내지 도 12에서는 각각의 전극을 단일막의 전극으로, 각각의 절연층을 단일막의 절연층으로만 도시하는 등 하나의 화소(PXL)를 단순화하여 도시하였으나, 본 발명이 이에 한정되는 것은 아니다.
도 9a 내지 도 12에서는 하나의 화소(PXL)가 제공되는 화소 영역(PXA)에 하나의 발광 소자(LD)가 배치되는 것으로 도시하였으나, 본 발명이 이에 한정되는 것은 아니며, 적어도 2개 이상의 발광 소자들(LD)이 상기 화소 영역(PXA)에 배치될 수 있다.
또한, 본 발명의 일 실시예에 있어서, "동일한 층에 형성 및/또는 제공된다"함은 동일한 공정에서 형성됨을 의미하고, "상이한 층에 형성 및/또는 제공된다" 함은 상이한 공정에서 형성됨을 의미할 수 있다.
추가적으로, 도 4에서와 마찬가지로, 제1 내지 제3 방향들(DR1, DR2, DR3)은 제1 내지 제3 방향들(DR1, DR2, DR3)이 각각 지시하는 방향을 의미할 수 있다.
도 4, 도 5a, 도 5b, 도 9a 내지 도 12를 참조하면, 본 발명의 일 실시예에 따른 표시부(DPP)는 기판(SUB), 적어도 하나의 화소(PXL), 및 쿠션층(CSL)을 포함할 수 있다.
기판(SUB)은 제3 방향(DR3)(또는 기판(SUB)의 두께 방향)으로 서로 마주보는 제1 면(SF1)과 제2 면(SF2)을 포함할 수 있다. 일 실시예에 있어서, 제1 면(SF1)은 기판(SUB)의 상부 면일 수 있고, 제2 면(SF2)은 기판(SUB)의 하부 면일 수 있다. 일 실시예에 있어서, 상기 제2 면(SF2)이 표시 장치(DD)의 화상 표시면이 될 수 있다.
기판(SUB)의 제1 면(SF1) 상에는 복수의 절연층들 및 복수의 도전층들이 배치될 수 있다. 절연층들은, 일 예로, 기판(SUB)의 제1 면(SF1) 상에 순차적으로 적층된 제1 내지 제5 절연층들(INS1 ~ INS5), 보호층(PSV) 등을 포함할 수 있다.
도전층들은 상술한 절연층들 사이에 제공 및/또는 형성될 수 있다. 도전층들은, 일 예로, 기판(SUB) 상에 제공 및/또는 형성된 제1 도전층, 제1 및 제2 절연층들(INS1, INS2) 상에 제공 및/또는 형성된 제2 도전층, 제3 절연층(INS3) 상에 제공 및/또는 형성된 제3 도전층, 제4 절연층(INS4) 상에 제공된 제4 도전층, 및 제5 절연층(INS5) 상에 제공된 제5 도전층을 포함할 수 있다. 다만, 기판(SUB) 상에 제공된 절연층들 및 도전층들이 상술한 실시예에 한정되는 것은 아니며, 실시예에 따라 상기 절연층들 및 도전층들 이외에 다른 절연층 및 다른 도전층이 기판(SUB)의 제1 면(SF1) 상에 제공될 수도 있다.
화소(PXL)는 기판(SUB)의 표시 영역(DA)에 위치한 화소 영역(PXA)에 제공될 수 있다. 화소 영역(PXA)은 광이 방출되는 발광 영역(EMA) 및 발광 영역(EMA)을 둘러싸는 주변 영역을 포함할 수 있다. 여기서, 주변 영역은 광이 방출되지 않는 주변 영역을 포함할 수 있다. 화소(PXL)는 화소 영역(PXA)의 기판(SUB) 상에 위치한 표시 소자층(DPL) 및 표시 소자층(DPL) 상에 제공된 화소 회로층(PCL)을 포함할 수 있다. 화소(PXL)는 도 9a 내지 도 12에 도시된 화살표 방향과 같이, 기판(SUB)의 제2 면(SF2)을 향하여 광(Light)을 방출할 수 있다.
표시 소자층(DPL)은 기판(SUB)의 제1 면(SF1) 상에 제공 및/또는 형성된 제1 바텀층(BTL1), 제1 절연층(INS1) 상에 위치한 적어도 하나의 발광 소자(LD), 제1 및 제2 절연층들(INS1, INS2) 상에 제공 및/또는 형성된 제1 및 제2 접촉 전극들(CNE1, CNE2), 제3 절연층(INS3)을 포함할 수 있다.
제1 바텀층(BTL1)은 기판(SUB)의 제1 면(SF1) 상에 제공되며 제1 방향(DR1)으로 이격된 제1-1 바텀 패턴(BTL1_1)과 제1-2 바텀 패턴(BTL1_2)을 포함할 수 있다. 제1-1 바텀 패턴(BTL1_1)과 제1-2 바텀 패턴(BTL1_2)은 기판(SUB)의 제1 면(SF1) 상에서 전기적 및/또는 물리적으로 서로 분리될 수 있다. 한편, 도 9a 내지 도 12에서는 도시의 편의를 위하여 제1-1 바텀 패턴(BTL1_1)과 제1-2 바텀 패턴(BTL1_2) 사이의 제1 방향(DR1)으로의 간격을 발광 소자(LD)의 길이(L)보다 크게 도시하였으나, 본 발명이 이에 한정되는 것은 아니다. 일 실시예에 있어서, 제1-1 바텀 패턴(BTL1_1)과 제1-2 바텀 패턴(BTL1_2) 사이의 제1 방향(DR1)으로의 간격은 발광 소자(LD)의 길이(도 6의 'L' 참고)와 동일하거나 상이할 수도 있다.
제1-1 및 제1-2 바텀 패턴들(BTL1_1, BTL1_2)은 발광 소자(LD)에서 방출되는 광이 표시 장치(DD)의 화상 표시 방향(일 예로, 기판(SUB)의 제2 면(SF2) 방향)으로 진행될 때 광의 경로를 방해하지 않도록 하기 위하여 투명 도전성 물질(또는 재료)을 포함하도록 구성될 수 있다. 투명 도전성 물질(또는 재료)로는, 인듐 주석 산화물(indium tin oxide, ITO), 인듐 아연 산화물(indium zinc oxide, IZO), 아연 산화물(zinc oxide, ZnO), 인듐 갈륨 아연 산화물(indium gallium zinc oxide, IGZO), 인듐 주석 아연 산화물(indium tin zinc oxide, ITZO)과 같은 도전성 산화물, PEDOT(poly(3,4-ethylenedioxythiophene))와 같은 도전성 고분자 등이 포함될 수 있다. 실시예에 따라, 제1-1 바텀 패턴(BTL1_1)과 제1-2 바텀 패턴(BTL1_2)은 반투명(또는 불투명) 금속을 포함할 수도 있다. 반투명 금속으로는 일 예로, 은(Ag), 마그네슘(Mg), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 타이타늄(Ti), 이들의 합금과 같은 금속을 포함할 수 있다. 제1-1 바텀 패턴(BTL1_1)과 제1-2 바텀 패턴(BTL1_2)이 불투명 금속을 포함하는 경우, 상기 제1-1 및 제1-2 바텀 패턴들(BTL1_1, BTL1_2)은 발광 소자(LD)에서 방출되는 광이 기판(SUB)의 제2 면(SF2) 방향으로 진행될 때 광의 손실을 최소화하기 위하여 상기 광의 경로와 중첩되지 않도록 기판(SUB)의 제1 면(SF1) 상에 배치될 수 있다.
다만, 제1-1 및 제1-2 바텀 패턴들(BTL1_1, BTL1_2)의 재료가 상술한 재료들에 한정되는 것은 아니다.
또한, 제1-1 및 제1-2 바텀 패턴들(BTL1_1, BTL1_2) 각각은 단일막으로 제공 및/또는 형성될 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 실시예에 따라, 제1-1 및 제1-2 바텀 패턴들(BTL1_1, BTL1_2) 각각은 금속들, 합금들, 도전성 산화물, 도전성 고분자들 중 적어도 둘 이상의 물질이 적층된 다중막으로 제공 및/또는 형성될 수도 있다.
상술한 바와 같이, 제1-1 바텀 패턴(BTL1_1)과 제1-2 바텀 패턴(BTL1_2)이 투명 또는 반투명 도전성 물질(또는 재료)을 포함하는 경우, 제1 바텀층(BTL1)은 기판(SUB) 상에 제공 및/또는 형성된 제1 도전층일 수 있다.
실시예에 따라, 제1-1 바텀 패턴(BTL1_1)과 제1-2 바텀 패턴(BTL1_2)은, 화소(PXL)의 발광 영역(EMA)에 발광 소자(LD)가 정렬되기 전에 대응하는 정렬 패드로부터 소정의 정렬 신호(또는 정렬 전압)를 전달받아 발광 소자(LD)의 정렬을 위한 정렬 전극(또는 정렬 배선)으로 활용될 수 있다. 제1-1 바텀 패턴(BTL1_1)과 제1-2 바텀 패턴(BTL1_2)으로 전달되는 정렬 신호들(또는 전압 전압들)은 제1-1 및 제1-2 바텀 패턴들(BTL1_1, BTL1_2)의 사이에 발광 소자(LD)가 정렬될 수 있는 정도의 전압 차이 및/또는 위상 차이를 갖는 신호들일 수 있다. 제1-1 및 제1-2 바텀 패턴들(BTL1_1, BTL1_2) 각각으로 전달되는 정렬 신호(또는 정렬 전압) 중 적어도 하나의 정렬 신호(또는 정렬 전압)는 교류 신호(또는 전압)일 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
제1-1 및 제1-2 바텀 패턴들(BTL1_1, BTL1_2)을 포함한 제1 바텀층(BTL1) 상에는 제1 절연층(INS1)이 제공 및/또는 형성될 수 있다. 실시예에 따라, 제1 절연층(INS1)은 제1-1 및 제1-2 바텀 패턴들(BTL1_1, BTL1_2) 상에 제공 및/또는 형성될 수도 있다. 일 예로, 제1 절연층(INS1)은 기판(SUB)의 제1 면(SF1)과 제1 바텀층(BTL1) 사이에 배치될 수도 있다.
제1 절연층(INS1)은 무기 재료를 포함한 무기 절연막일 수 있다. 일 예로, 제1 절연층(INS1)은 실리콘 질화물(SiNx), 실리콘 산화물(SiOx), 실리콘 산질화물(SiOxNy), 알루미늄 산화물(AlOx)과 같은 금속 산화물 중 적어도 하나를 포함할 수 있다. 제1 절연층(INS1)은 도 5b를 참고하여 설명한 제1 절연층(INS1)과 동일한 구성일 수 있다.
제1 절연층(INS1)은 제1-1 및 제1-2 바텀 패턴들(BTL1_1, BTL1_2)을 전면적으로 커버하도록 기판(SUB)의 제1 면(SF1) 상에 제공 및/또는 형성될 수 있다. 제1 절연층(INS1) 상에 발광 소자(LD)가 공급(또는 투입) 및 정렬된 이후, 제1 절연층(INS1)은 제1-1 및 제1-2 바텀 패턴들(BTL1_1, BTL1_2) 각각의 일 영역을 노출하도록 부분적으로 개구될 수 있다. 실시예에 따라, 제1 절연층(INS1)은 발광 소자(LD)의 공급(또는 투입) 및 정렬 이후 발광 소자(LD) 하부에 국부적으로 배치되는 개별 패턴의 형태로 패터닝될 수도 있다. 제1 절연층(INS1)은 제1-1 및 제1-2 바텀 패턴들(BTL1_1, BTL1_2) 각각의 일 영역을 제외한 나머지 영역들을 커버할 수 있다. 실시예에 따라, 제1 절연층(INS1)은 생략될 수도 있다. 또한, 다른 실시예에 따라, 제1 절연층(INS1)은 도 10에 도시된 바와 같이 제1-1 및 제1-2 바텀 패턴들(BTL1_1, BTL1_2) 각각의 일 영역을 노출하지 않고 제1-1 및 제1-2 바텀 패턴들(BTL1_1, BTL1_2)을 완전히 커버할 수도 있다.
제1 절연층(INS1)이 형성된 화소(PXL)의 발광 영역(EMA)에는 발광 소자(LD)가 배치될 수 있다.
발광 소자(LD)는 무기 결정 구조의 재료를 이용한 초소형의 일 예로, 나노 스케일 내지 마이크로 스케일 정도로 작은 크기의, 발광 다이오드일 수 있다. 발광 소자(LD)는 식각 방식으로 제조된 초소형의 발광 다이오드이거나 성장 방식으로 제조된 초소형의 발광다이오드일 수 있다.
화소(PXL)의 발광 영역(EMA)에는 적어도 2개 내지 수십개의 발광 소자(LD)가 정렬 및/또는 제공될 수 있으나, 상기 발광 영역(EMA)에 정렬 및/또는 제공되는 발광 소자(LD)의 개수가 이에 한정되는 것은 아니다. 실시예에 따라, 발광 영역(EMA)에 정렬 및/또는 제공되는 발광 소자(LD)의 개수는 다양하게 변경될 수 있다.
발광 소자(LD)는 컬러 광 및/또는 백색 광 중 어느 하나의 광을 방출할 수 있다. 일 실시예에 있어서, 발광 소자(LD)는 단파장대의 청색 광을 방출할 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
발광 소자(LD)는, 단면 상에서 볼 때, 연장 방향(또는 길이(L) 방향)이 제1 방향(DR1)에 평행하도록 제1-1 바텀 패턴(BTL1_1)과 제1-2 바텀 패턴(BTL1_2) 사이의 제1 절연층(INS1) 상에 정렬될 수 있다. 만일, 제1 절연층(INS1)이 생략되는 경우, 발광 소자(LD)는 제1-1 바텀 패턴(BTL1_1)과 제1-2 바텀 패턴(BTL1_2) 사이의 기판(SUB) 상에 정렬될 수도 있다. 발광 소자(LD)는 용액 내에서 분사된 형태로 마련되어 화소(PXL)의 화소 영역(PXA)(또는 발광 영역(EMA))에 공급(또는 투입)될 수 있다.
발광 소자(LD)는 잉크젯 프린팅 방식, 슬릿 코팅 방식, 또는 이외에 다양한 방식을 통해 각각의 화소(PXL)의 화소 영역(PXA)(또는 발광 영역(EMA))에 공급(또는 투입)될 수 있다. 일 예로, 발광 소자(LD)는 휘발성 용매에 혼합되어 잉크젯 프린팅 방식이나 슬릿 코팅 방식을 통해 상기 화소 영역(PXA)(또는 발광 영역(EMA))에 공급(또는 투입)될 수 있다. 이때, 상기 화소 영역(PXA)에 제공된 제1-1 및 제1-2 바텀 패턴들(BTL1_1, BTL1_2) 각각에 대응하는 정렬 신호(또는 정렬 전압)가 인가되면, 제1-1 바텀 패턴(BTL1_1)과 제1-2 바텀 패턴(BTL1_2) 사이에 전계가 형성될 수 있다. 이로 인하여, 제1-1 바텀 패턴(BTL1_1)과 제1-2 바텀 패턴(BTL1_2) 사이에 발광 소자(LD)가 정렬될 수 있다.
발광 소자(LD)가 정렬된 이후에는 용매를 휘발시키거나 이외의 다른 방식으로 용매를 제거하여 화소(PXL)의 화소 영역(PXA)(또는 발광 영역(EMA))에 발광 소자(LD)가 최종적으로 정렬 및/또는 제공될 수 있다.
발광 소자(LD) 상에는 제2 절연층(INS2)이 제공 및/또는 형성될 수 있다. 제2 절연층(INS2)은 발광 소자(LD) 상에 제공 및/또는 형성되어 상기 발광 소자(LD)의 외주면(또는 표면)을 부분적으로 커버하며 상기 발광 소자(LD)의 양 단부를 외부로 노출할 수 있다.
제2 절연층(INS2)은 단일막 또는 다중막으로 구성될 수 있으며, 적어도 하나의 무기 재료를 포함한 무기 절연막 또는 적어도 하나의 유기 재료를 포함한 유기 절연막을 포함할 수 있다. 제2 절연층(INS2)은 발광 소자(LD)를 더욱 고정시킬 수 있다. 제2 절연층(INS2)은 외부의 산소 및 수분 등으로부터 발광 소자(LD)의 활성층(도 6의 '12' 참고) 보호에 유리한 무기 절연막을 포함할 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다. 상술한 발광 소자(LD)가 광원으로 적용되는 표시 장치(DD)의 설계 조건 등에 따라 제2 절연층(INS2)은 유기 재료를 포함한 유기 절연막으로 구성될 수도 있다.
화소(PXL)의 화소 영역(PXA)(또는 발광 영역(EMA))에 발광 소자(LD)의 정렬이 완료된 이후 발광 소자(LD) 상에 제2 절연층(INS2)을 형성함으로써, 발광 소자(LD)가 정렬된 위치에서 이탈하는 것을 방지할 수 있다. 제2 절연층(INS2)의 형성 이전에 제1 절연층(INS1)과 발광 소자(LD) 사이에 빈 틈(또는 공간)이 존재할 경우, 상기 빈 틈은 제2 절연층(INS2)을 형성하는 과정에서 제2 절연층(INS2)으로 채워질 수 있다. 이에 따라, 제2 절연층(INS2)은 제1 절연층(INS1)과 발광 소자(LD) 사이의 빈 틈을 채우는 데에 유리한 유기 절연막으로 구성될 수 있다.
발광 소자(LD) 및 제2 절연층(INS2)을 포함한 제1 절연층(INS1) 상에는 제1 및 제2 접촉 전극들(CNE1, CNE2)이 제공 및/또는 형성될 수 있다.
제1 접촉 전극(CNE1)은 제1 절연층(INS1), 발광 소자(LD)의 양 단부 중 하나의 단부, 및 제2 절연층(INS2) 상에 제공 및/또는 형성될 수 있다. 제1 접촉 전극(CNE1)은 제2 절연층(INS2)에 의해 외부로 노출된 발광 소자(LD)의 하나의 단부와 전기적 및/또는 물리적으로 연결될 수 있다. 일 예로, 발광 소자(LD)의 하나의 단부는, 도 6 및 도 7을 참고하여 설명한 발광 소자(LD)의 제2 반도체층(13)에 대응될 수 있다.
또한, 제1 접촉 전극(CNE1)은 제1 절연층(INS1)에 의해 커버되지 않은 제1-1 바텀 패턴(BTL1_1)의 일 영역 상에서 제1-1 바텀 패턴(BTL1_1)과 접촉되도록 배치될 수 있다. 제1 접촉 전극(CNE1)은 제1-1 바텀 패턴(BTL1_1)과 연결되어 배선 저항을 줄여 신호 지연에 의한 왜곡을 최소화하는 이중 레이어로 구성될 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니며, 실시예에 따라, 도 10에 도시된 바와 같이 제1 절연층(INS1)에 의해 제1-1 바텀 패턴(BTL1_1)이 완전히 커버되는 경우 제1 접촉 전극(CNE1)은 제1-1 바텀 패턴(BTL1_1)과 연결되지 않고 분리되어 상기 제1-1 바텀 패턴(BTL1_1)과 별개의 구성으로 이루어질 수 있다.
제2 접촉 전극(CNE2)은 제1 절연층(INS1), 발광 소자(LD)의 양 단부 중 나머지 단부, 및 제2 절연층(INS2) 상에 제공 및/또는 형성될 수 있다. 제2 접촉 전극(CNE2)은 제2 절연층(INS2)에 의해 외부로 노출된 발광 소자(LD)의 나머지 단부와 전기적 및/또는 물리적으로 연결될 수 있다. 일 예로, 발광 소자(LD)의 나머지 단부는, 도 6 및 도 7을 참고하여 설명한 발광 소자(LD)의 제1 반도체층(11)에 대응될 수 있다.
또한, 제2 접촉 전극(CNE2)은 제1 절연층(INS1)에 의해 커버되지 않은 제1-2 바텀 패턴(BTL1_2)의 일 영역 상에서 제1-2 바텀 패턴(BTL1_2)과 접촉되도록 배치될 수 있다. 제2 접촉 전극(CNE2)은 제1-2 바텀 패턴(BTL1_2)과 연결되어 배선 저항을 줄여 신호 지연에 의한 왜곡을 최소화하는 이중 레이어로 구성될 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니며, 실시예에 따라, 도 10에 도시된 바와 같이 제1 절연층(INS1)에 의해 제1-2 바텀 패턴(BTL1_2)이 완전히 커버되는 경우 제2 접촉 전극(CNE2)은 제1-2 바텀 패턴(BTL1_2)과 연결되지 않고 분리되어 상기 제1-2 바텀 패턴(BTL1_2)과 별개의 구성으로 이루어질 수 있다.
제1 및 제2 접촉 전극들(CNE1, CNE2)은 발광 소자(LD)로부터 방출된 광이 손실없이 표시 장치의 화상 표시 방향(일 예로, 기판(SUB)의 제2 면(SF2) 방향)으로 진행되도록 하기 위하여 다양한 투명 도전성 물질로 구성될 수 있다. 일 예로, 제1 및 제2 접촉 전극들(CNE1, CNE2)은 인듐 주석 산화물(indium tin oxide, ITO), 인듐 아연 산화물(indium zinc oxide, IZO), 아연 산화물(zinc oxide, ZnO), 인듐 갈륨 아연 산화물(indium gallium zinc oxide, IGZO), 인듐 주석 아연 산화물(indium tin zinc oxide, ITZO) 등을 비롯한 다양한 투명 도전성 물질(또는 재료) 중 적어도 하나를 포함하며, 소정의 투광도(또는 투과도)를 만족하도록 실질적으로 투명 또는 반투명하게 구성될 수 있다. 다만, 제1 및 제2 접촉 전극들(CNE1, CNE2)의 재료가 상술한 실시예에 한정되는 것은 아니다. 실시예에 따라, 제1 및 제2 접촉 전극들(CNE1, CNE2)은 다양한 불투명 도전성 물질(또는 재료)로 구성될 수도 있다. 제1 및 제2 접촉 전극들(CNE1, CNE2)은 단일막 또는 다중막으로 형성될 수도 있다.
단면 상에서 볼 때, 제1 접촉 전극(CNE1)과 제2 접촉 전극(CNE2)은 제2 절연층(INS2) 상에서 제1 방향(DR1)으로 이격되게 위치할 수 있다. 제1 접촉 전극(CNE1)은 제1 절연층(INS1)을 사이에 두고 제1-1 바텀 패턴(BTL1_1)과 중첩하고, 제2 접촉 전극(CNE2)은 제1 절연층(INS1)을 사이에 두고 제1-2 바텀 패턴(BTL1_2)과 중첩할 수 있다. 도 9a 내지 도 12에서는 제1-1 바텀 패턴(BTL1_1)이 제1 절연층(INS1)을 사이에 두고 제1 접촉 전극(CNE1)과 완전히 중첩하고, 제1-2 바텀 패턴(BTL1_2)이 제1 절연층(INS1)을 사이에 두고 제2 접촉 전극(CNE2)과 완전히 중첩하는 것으로 도시하였으나, 본 발명이 이에 한정되는 것은 아니다. 실시예에 따라, 제1-1 바텀 패턴(BTL1_1)은 제1 접촉 전극(CNE1)과 부분적으로 중첩될 수 있고, 제1-2 바텀 패턴(BTL1_2)은 제2 접촉 전극(CNE2)과 부분적으로 중첩될 수 있다.
상술한 제1 및 제2 접촉 전극들(CNE1, CNE2)은 제1 및 제2 절연층들(INS1, INS2) 상에 제공 및/또는 형성된 제2 도전층일 수 있다. 제1 및 제2 접촉 전극들(CNE1, CNE2) 상에는 제3 절연층(INS3)이 제공 및/또는 형성될 수 있다.
제3 절연층(INS3)은 제1 및 제2 접촉 전극들(CNE1, CNE2)을 커버하여 상기 제1 및 제2 접촉 전극들(CNE1, CNE2)을 보호함과 동시에 발광 소자(LD)로 산소 및 수분 등이 침투하는 것을 방지할 수 있다. 제3 절연층(INS3)은 무기 재료를 포함한 무기 절연막 또는 유기 재료를 포함한 유기 절연막을 포함할 수 있다. 일 실시예에 있어서, 제3 절연층(INS3)은 그 하부에 배치된 구성 요소들에 의해 발생된 단차를 완화하기 위하여 유기 재료를 포함한 유기 절연막을 포함할 수 있다. 유기 절연막은, 예를 들어, 아크릴계 수지(polyacrylates resin), 에폭시계 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드계 수지(polyamides resin), 폴리이미드계 수지(polyimides rein), 불포화 폴리에스테르계 수지(unsaturated polyesters resin), 폴리페닐렌 에테르계 수지(poly-phenylen ethers resin), 폴리페닐렌 설파이드계 수지(poly-phenylene sulfides resin), 및 벤조사이클로부텐 수지(benzocyclobutene resin) 중 적어도 하나를 포함할 수 있다. 제3 절연층(INS3)은 도 5b를 참고하여 설명한 제3 절연층(INS3)과 동일할 수 있다.
제3 절연층(INS3)은 제1 및 제2 접촉 전극들(CNE1, CNE2) 각각의 일 영역을 노출하도록 부분적으로 개구될 수 있다.
다음으로, 화소 회로층(PCL)에 대하여 설명한다.
화소 회로층(PCL)은 제1 도전 패턴(CP1), 제2 도전 패턴(CP2), 제2 바텀층(BTL2), 평탄화층(PLL), 제4 절연층(INS4), 적어도 하나의 트랜지스터(T), 구동 전압 배선(DVL), 제5 절연층(INS5), 브릿지 패턴(BRP), 제1 전원 라인(PL1), 및 보호층(PSV)을 포함할 수 있다.
제1 도전 패턴(CP1)은 제3 절연층(INS3)에 의해 노출된 제1 접촉 전극(CNE1)과 전기적으로 연결될 수 있다. 제1 도전 패턴(CP1)은 표시 소자층(DPL)의 일부 구성, 일 예로, 제1 접촉 전극(CNE1)과 화소 회로층(PCL)의 일부 구성, 일 예로, 트랜지스터(T)를 전기적으로 연결하는 중간 매개체일 수 있다.
제2 도전 패턴(CP2)은 제3 절연층(INS3)에 의해 노출된 제2 접촉 전극(CNE2)과 전기적으로 연결될 수 있다. 제2 도전 패턴(CP2)은 표시 소자층(DPL)의 일부 구성, 일 예로, 제2 접촉 전극(CNE2)과 화소 회로층(PCL)의 일부 구성, 일 예로, 구동 전압 배선(DVL)을 전기적으로 연결하는 중간 매개체일 수 있다.
일 실시예에 있어서, 제1 도전 패턴(CP1)과 제2 도전 패턴(CP2)은 동일 층에 제공되고, 동일 물질을 포함하며, 동일 공정으로 형성될 수 있다. 제1 도전 패턴(CP1)과 제2 도전 패턴(CP2)은, 단면 상에서 볼 때, 제1 방향(DR1)으로 서로 이격되도록 제3 절연층(INS3) 상에 제공될 수 있다.
제1 및 제2 도전 패턴들(CP1, CP2)은 제3 절연층(INS3) 상에서 발광 소자(LD)에서 방출된 광을 표시 장치의 화상 표시 방향(일 예로, 기판(SUB)의 제2 면(SF2) 방향)으로 유도하는 광 가이드 부재일 수 있다. 이를 위하여, 제1 및 제2 도전 패턴들(CP1, CP2)은 일정한 반사율을 갖는 도전성 물질(또는 재료)로 구성될 수 있다. 도전성 물질(또는 재료)로는, 불투명 금속을 포함할 수 있다. 불투명 금속으로는, 일 예로, 은(Ag), 마그네슘(Mg), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 타이타늄(Ti), 이들의 합금과 같은 금속을 포함할 수 있다. 실시예에 따라, 제1 및 제2 도전 패턴들(CP1, CP2)은 투명 도전성 물질(또는 재료)을 포함할 수 있다. 투명 도전성 물질(또는 재료)로는, 인듐 주석 산화물(indium tin oxide, ITO), 인듐 아연 산화물(indium zinc oxide, IZO), 아연 산화물(zinc oxide, ZnO), 인듐 갈륨 아연 산화물(indium gallium zinc oxide, IGZO), 인듐 주석 아연 산화물(indium tin zinc oxide, ITZO)과 같은 도전성 산화물, PEDOT(poly(3,4-ethylenedioxythiophene))와 같은 도전성 고분자 등이 포함될 수 있다. 제1 및 제2 도전 패턴들(CP1, CP2)이 투명 도전성 물질(또는 재료)을 포함하는 경우, 발광 소자들(LD)에서 방출되는 광을 표시 장치의 화상 표시 방향(일 예로, 기판(SUB)의 제2 면(SF2) 방향)(또는 기판(SUB)의 하부 면 방향)으로 반사시키기 위한 불투명 금속으로 이루어진 별도의 도전층이 추가될 수도 있다.
제1 도전 패턴(CP1)과 제2 도전 패턴(CP2) 사이의 제3 절연층(INS3) 상에는 제2 바텀층(BTL2)이 제공 및/또는 형성될 수 있다.
제2 바텀층(BTL2)은 화소(PXL)의 발광 영역(EMA)에 대응되도록 제3 절연층(INS3) 상에 제공 및/또는 형성될 수 있다. 일 예로, 제2 바텀층(BTL2)은 상기 발광 영역(EMA)에서 발광 소자(LD)와 중첩하도록 제3 절연층(INS3) 상에 제공 및/또는 형성될 수 있다.
제2 바텀층(BTL2)은 발광 소자(LD)에서 방출된 광을 표시 장치의 화상 표시 방향(일 예로, 기판(SUB)의 제2 면(SF2) 방향)으로 반사시키는 반사 부재일 수 있다. 또한, 제2 바텀층(BTL2)은 발광 소자(LD)와 트랜지스터(T) 사이에 제공되어 발광 소자(LD)에서 방출된 광이 트랜지스터(T)로 진행하는 것을 차단하는 광 차단 부재로 활용될 수 있다. 추가적으로, 제2 바텀층(BTL2)은 화소 회로층(PCL)에 포함된 트랜지스터(T), 일 예로, 구동 트랜지스터(Tdr)의 게이트 전극(GE)로 활용될 수 있다.
제2 바텀층(BTL2)은 일정한 반사율을 갖는 도전성 물질(또는 재료)로 구성될 수 있다. 도전성 물질(또는 재료)로는, 불투명 금속을 포함할 수 있다. 일 실시예에 있어서, 제2 바텀층(BTL2)은 제1 및 제2 도전 패턴들(CP1, CP2)과 동일 층에 제공되고, 동일 물질을 포함하며, 동일 공정으로 형성될 수 있다.
제2 바텀층(BTL2)은 제1 및 제2 도전 패턴들(CP1, CP2) 각각과 이격되도록 제3 절연층(INS3) 상에 제공 및/또는 형성될 수 있다. 일 예로, 도 9a 내지 도 12에 도시된 바와 같이, 제2 바텀층(BTL2)은 제1 및 제2 도전 패턴들(CP1, CP2) 각각과 제1 방향(DR1)으로 이격되게 배치되며 발광 소자(LD)와 중첩하도록 제3 절연층(INS3) 상에 제공 및/또는 형성될 수 있다.
제3 절연층(INS3) 상에서 서로 이격되게 배치된 제1 도전 패턴(CP1), 제2 바텀층(BTL2), 및 제2 도전 패턴(CP2)은 제3 도전층일 수 있다.
제1 및 제2 도전 패턴들(CP1, CP2) 상에는 평탄화층(PLL)이 제공 및/또는 형성될 수 있다.
평탄화층(PLL)은 그 하부에 배치된 구성들에 의한 단차를 완화시킬 수 있다. 이를 위하여 평탄화층(PLL)은 유기 재료를 포함한 유기 절연막으로 제공될 수 있다. 이 경우, 평탄화층(PLL)은 제3 절연층(INS3)과 동일한 물질을 포함하거나 제3 절연층(INS3)의 구성 물질로 예시된 물질들에서 선택된 하나 이상의 물질을 포함할 수 있다.
평탄화층(PLL)은 제1 및 제2 도전 패턴들(CP1, CP2) 각각의 일 영역 상에만 국부적으로 배치되는 개별 패턴의 형태로 제공 및/또는 형성될 수 있다. 일 예로, 평탄화층(PLL)은 제3 절연층(INS3)에 의해 노출된 제1 접촉 전극(CNE1) 상에 형성된 제1 도전 패턴(CP1)의 일 영역 및 상기 제3 절연층(INS3)에 의해 노출된 제2 접촉 전극(CNE2) 상에 형성된 제2 도전 패턴(CP2)의 일 영역 상에만 각각 제공 및/또는 형성될 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니며, 실시예에 따라, 평탄화층(PLL)은 도 11에 도시된 바와 같이 제1 도전 패턴(CP1), 제2 도전 패턴(CP2), 및 제2 바텀층(BTL2)을 전면적으로 커버하도록 제3 절연층(INS3) 상에 제공 및/또는 형성될 수 있다.
평탄화층(PLL) 상에는 제4 절연층(INS4)이 제공 및/또는 형성될 수 있다.
제4 절연층(INS4)은 도 5b를 참고하여 설명한 제4 절연층(INS4)과 동일한 구성일 수 있다. 제4 절연층(INS4)은 제1 및 제2 도전 패턴들(CP1, CP2) 각각의 일 영역을 노출하도록 부분적으로 개구된 상태로 기판(SUB)의 제1 면(SF1) 상에 제공 및/또는 형성될 수 있다.
제4 절연층(INS4) 상에는 반도체 패턴(SCL)이 제공 및/또는 형성될 수 있다.
반도체 패턴(SCL)은 제4 절연층(INS4)을 사이에 두고 제2 바텀층(BTL2) 상에 제공될 수 있다. 반도체 패턴(SCL)은 제2 바텀층(BTL2)과 중첩할 수 있다. 반도체 패턴(SCL)은 폴리 실리콘(poly silicon), 아몰퍼스 실리콘(amorphous silicon), 산화물 반도체 등으로 이루어진 반도체 패턴일 수 있다. 일 예로, 반도체 패턴(SCL)은 아몰퍼스 실리콘으로 이루어진 활성층과 불순물 아몰퍼스 실리콘으로 이루어진 오믹 컨택 층이 차례로 적층된 구조로 이루어질 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
반도체 패턴(SCL) 상에는 제1 단자(ET1) 및 제2 단자(ET2)가 형성될 수 있다.
제1 단자(ET1)는 반도체 패턴(SCL) 상에 형성되어 상기 반도체 패턴(SCL)의 일 단과 접촉할 수 있다. 제1 단자(ET1)는, 단면 상에서 볼 때, 제4 절연층(INS4)을 사이에 두고 제2 바텀층(BTL2)과 부분적으로 중첩할 수 있다. 제2 단자(ET2)는 반도체 패턴(SCL) 상에 형성되어 상기 제1 단자(ET1)와 이격되며 상기 반도체 패턴(SCL)의 타 단과 접촉할 수 있다. 제2 단자(ETL2)는, 단면 상에서 볼 때, 제4 절연층(INS4)을 사이에 두고 제2 바텀층(BTL2)과 부분적으로 중첩할 수 있다.
제1 및 제2 단자들(ET1, ET2) 각각은 구리(Cu), 몰리브덴(Mo), 텅스텐(W), 알루미늄네오디뮴(AlNd), 타이타늄(Ti), 알루미늄(Al), 은(Ag) 및 이들의 합금으로 이루어진 군에서 선택된 단독 또는 이들의 혼합물로 단일막을 형성하거나 배선 저항을 줄이기 위해 저저항 물질인 몰리브덴(Mo), 타이타늄(Ti), 구리(Cu), 알루미늄(Al) 또는 은(Ag)의 이중막 또는 다중막 구조로 형성할 수 있다.
상술한 반도체 패턴(SCL), 제1 및 제2 단자들(ET1, ET2)은 제2 바텀층(BTL2)과 함께 바텀 게이트 타입의 트랜지스터(T)를 구현할 수 있다. 여기서, 상기 바텀 게이트 타입의 트랜지스터(T)는 화소(PXL)의 구동 트랜지스터(Tdr)일 수 있다. 상기 구동 트랜지스터(Tdr)는 도 8을 참고하여 설명한 제1 트랜지스터(T1)와 동일한 구성일 수 있다. 일 실시예에 있어서, 제1 단자(ET1)는 도 8을 참고하여 설명한 제1 트랜지스터(T1)의 소스 전극일 수 있고, 제2 단자(ET2)는 도 8을 참고하여 설명한 제1 트랜지스터(T1)의 드레인 전극일 수 있다.
구동 전압 배선(DVL)은 제4 절연층(INS4) 상에 제공 및/또는 형성될 수 있다. 구동 전압 배선(DVL)은 도 8을 참고하여 설명한 제2 전원 라인(PL2)과 동일한 구성일 수 있다. 구동 전압 배선(DVL)은 제1 및 제2 단자들(ET1, ET2)과 동일 층에 제공될 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 실시예에 따라, 구동 전압 배선(DVL)은 화소 회로층(PCL)에 구비된 도전층들 중 어느 하나의 도전층과 동일한 층에 제공될 수도 있다. 즉, 화소 회로층(PCL) 내에서 구동 전압 배선(DVL)의 위치는 다양하게 변경될 수 있다.
도면에 직접적으로 도시하지 않았으나, 구동 전압 배선(DVL)은 표시부(DPP) 상부에 위치한 구동부(DRP)와 별도의 연결 수단을 통해 전기적으로 연결될 수 있다. 이에 따라, 구동부(DRP)에 실장된 전원 공급부로부터 저전위의 구동 전압(일 예로, 도 8을 참고하여 설명한 제2 구동 전원(VSS)의 전압)이 구동 전압 배선(DVL)으로 인가될 수 있다. 여기서, 별도의 연결 수단은 패드 전극 및 상기 패드 전극에 연결된 이방 도전성 필름일 수 있다.
구동 트랜지스터(Tdr)의 제1 및 제2 단자들(ET1, ET2)과 구동 전압 배선(DVL)은 제4 절연층(INS4) 상에 제공 및/또는 형성된 제4 도전층일 수 있다.
구동 트랜지스터(Tdr) 및 구동 전압 배선(DVL) 상에 제5 절연층(INS5)이 제공 및/또는 형성될 수 있다.
제5 절연층(INS5)은 구동 트랜지스터(Tdr) 및 구동 전압 배선(DVL) 상에 제공 및/또는 형성되어 구동 트랜지스터(Tdr)와 구동 전압 배선(DVL)을 보호할 수 있다. 제5 절연층(INS5)은 유기 절연막, 무기 절연막, 또는 무기 절연막 상에 배치된 유기 절연막을 포함하는 형태로 제공될 수 있다. 제5 절연층(INS5)은 제1 단자(ET1), 제2 단자(ET2), 및 구동 전압 배선(DVL) 각각의 일 영역을 노출하도록 부분적으로 개구될 수 있다. 또한, 제5 절연층(INS5)은 제4 절연층(INS4)에 의해 노출된 제1 및 제2 도전 패턴들(CP1, CP2) 각각의 일 영역에 대응되는 영역에서 부분적으로 개구될 수 있다.
제5 절연층(INS5) 상에는 브릿지 패턴(BRP) 및 제1 전원 라인(PL1)이 제공 및/또는 형성될 수 있다.
브릿지 패턴(BRP)은 제1 브릿지 패턴(BRP1) 및 제2 브릿지 패턴(BRP2)을 포함할 수 있다. 제1 브릿지 패턴(BRP1)과 제2 브릿지 패턴(BRP2)은 전기적 및/또는 물리적으로 서로 이격되도록 제5 절연층(INS5) 상에 제공 및/또는 형성될 수 있다.
제1 브릿지 패턴(BRP1)은 구동 트랜지스터(Tdr)와 제1 도전 패턴(CP1)을 전기적으로 연결하는 중간 매개체일 수 있다. 제1 브릿지 패턴(BRP1)의 일 단은 제5 절연층(INS5)에 의해 노출된 구동 트랜지스터(Tdr)의 제1 단자(ET1)와 전기적으로 연결되고, 그의 타 단은 제4 및 제5 절연층들(INS4, INS5)에 의해 노출된 제1 도전 패턴(CP1)과 전기적으로 연결될 수 있다. 상술한 바와 같이, 제1 도전 패턴(CP1)이 제1 접촉 전극(CNE1)과 전기적으로 연결됨에 따라, 상기 제1 접촉 전극(CNE1)과 상기 구동 트랜지스터(Tdr)는 제1 도전 패턴(CP1) 및 제1 브릿지 패턴(BRP1)을 통해 전기적으로 연결될 수 있다.
제2 브릿지 패턴(BRP2)은 구동 전압 배선(DVL)과 제2 도전 패턴(CP2)을 전기적으로 연결하는 중간 매개체일 수 있다. 제2 브릿지 패턴(BRP2)의 일 단은 제5 절연층(INS5)에 의해 노출된 구동 전압 배선(DVL)과 전기적으로 연결되고, 그의 타 단은 제4 및 제5 절연층들(INS4, INS5)에 의해 노출된 제2 도전 패턴(CP3)과 전기적으로 연결될 수 있다. 상술한 바와 같이, 제2 도전 패턴(CP2)이 제2 접촉 전극(CNE2)과 전기적으로 연결됨에 따라, 상기 제2 접촉 전극(CNE2)과 상기 구동 전압 배선(DVL)은 제2 도전 패턴(CP2) 및 제2 브릿지 패턴(BRP2)을 통해 전기적으로 연결될 수 있다.
제1 전원 라인(PL1)은 제5 절연층(INS5)에 의해 노출된 구동 트랜지스터(Tdr)의 제2 단자(ET2)와 전기적으로 연결될 수 있다. 상기 제1 전원 라인(PL1)은 도 8을 참고하여 설명한 제1 전원 라인(PL1)과 동일한 구성일 수 있다.
브릿지 패턴(BRP)과 제1 전원 라인(PL1)은 제5 절연층(INS5) 상에 제공 및/또는 형성되는 제5 도전층일 수 있다. 제5 도전층은 제4 도전층과 동일한 물질을 포함하거나 제4 도전층의 구성 물질로 예시된 물질들에서 선택된 하나 이상의 물질을 포함할 수 있다. 브릿지 패턴(BRP)과 제1 전원 라인(PL1) 각각은 단일막으로 제공될 수 있으나, 본 발명이 이에 한정되는 것은 아니며 실시예에 따라 적어도 이중막 이상의 다중막으로 제공될 수도 있다.
브릿지 패턴(BRP)과 제1 전원 라인(PL1) 상에 전면적으로 보호층(PSV)이 제공 및/또는 형성될 수 있다.
보호층(PSV)은 브릿지 패턴(BRP)과 제1 전원 라인(PL1) 상에 제공되어 상기 브릿지 패턴(BRP)과 제1 전원 라인(PL1)을 보호할 수 있다. 보호층(PSV)은 유기 절연막, 무기 절연막, 또는 무기 절연막 상에 배치된 유기 절연막을 포함하는 형태로 제공될 수 있다. 보호층(PSV)은 도 5b를 참고하여 설명한 보호층(PSV)과 동일한 구성일 수 있다.
실시예에 따라, 보호층(PSV)은 제1 전원 라인(PL1)의 일 영역을 노출하도록 부분적으로 개구될 수 있다. 일 예로, 개별 화소(PXL)가 구동부(DRP)와 직접적으로 연결되는 경우, 보호층(PSV)은 도 9b, 도 9c, 및 도 12에 도시된 바와 같이 제1 전원 라인(PL1)의 일 영역을 노출하도록 부분적으로 개구될 수 있다. 이 경우, 개별 화소(PXL)에 포함된 제1 전원 라인(PL1)이 노출되어 후술하는 연결 부재(CM)를 통해 구동부(DRP)와 직접적으로 연결될 수 있다. 연결 부재(CM)와 제1 전원 라인(PL1) 사이에는 실시예에 따라 패드 전극(PD')이 선택적으로 제공될 수 있다. 패드 전극(PD')은 보호층(PSV) 상에 제공 및/또는 형성될 수 있다. 패드 전극(PD')은 연결 부재(CM)와 제1 전원 라인(PL1)을 연결하는 중간 매개체일 수 있으며, 연결 부재(CM)와 제1 전원 라인(PL1)을 더욱 안정적으로 연결할 수 있다.
또한, 실시예에 따라, 개별 화소(PXL)가 구동부(DRP)와 직접적으로 연결되지 않고 표시부(DPP)의 비표시 영역(NDA)에 위치한 신호 라인(SL) 및 패드 전극(PD)을 통해 구동부(DRP)와 연결되는 경우, 개별 화소(PXL)의 화소 영역(PXA) 내에서 보호층(PSV)은 도 9a, 도 10, 및 도 11에 도시된 바와 같이 제1 전원 라인(PL1)을 노출하지 않고 상기 제1 전원 라인(PL1)을 커버할 수 있다. 이 경우, 개별 화소(PXL)의 화소 영역(PXA)에 제공된 제1 전원 라인(PL1)은 비표시 영역(NDA)에서 대응하는 신호 라인(SL) 및 패드 전극(도 5b의 'PD' 참고)과 연결되어 신호 라인(SL), 패드 전극(PD), 및 연결 부재(CM)를 통해 표시부(DPP) 상면에 위치한 구동부(DRP)와 전기적으로 연결될 수 있다.
상술한 보호층(PSV) 상에는 쿠션층(CSL)이 제공 및/또는 형성될 수 있다. 쿠션층(CSL)은 도 1 내지 도 5b를 참고하여 설명한 쿠션층(CSL)일 수 있다.
쿠션층(CSL)은 적어도 하나의 컨택 홀(CH)을 포함할 수 있다. 컨택 홀(CH)은 쿠션층(CSL)을 관통하도록 형성될 수 있다.
컨택 홀(CH)은, 개별 화소(PXL)가 구동부(DRP)와 직접적으로 연결되는 경우 도 9b에 도시된 바와 같이 보호층(PSV)에 의해 노출된 제1 전원 라인(PL1)에 대응되도록 개별 화소(PXL)가 제공된 화소 영역(PXA)의 쿠션층(CSL) 내에 위치할 수 있다. 실시예에 따라, 개별 화소(PXL)가 구동부(DRP)와 직접적으로 연결되지 않고 표시부(DPP)의 비표시 영역(NDA)에 위치한 신호 라인(SL) 및 패드 전극(PD)을 통해 구동부(DRP)와 연결되는 경우, 컨택 홀(CH)은 개별 화소(PXL)가 제공되는 화소 영역(PXA)에 위치하지 않고 상기 비표시 영역(NDA)에 위치할 수 있다.
상술한 쿠션층(CSL)의 컨택 홀(CH) 내에는 연결 부재(CM)가 제공될 수 있다.
연결 부재(CM)는 전도성 접착 부재를 포함하도록 구성될 수 있으며, 화소(PXL)에 연결된 신호 라인, 일 예로, 제1 전원 라인(PL1)과 구동부(DRP)를 전기적으로 연결하는 구성일 수 있다. 일 실시예에 있어서, 연결 부재(CM)는 이방 전도성 필름(anisotropic conductive film)일 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
연결 부재(CM)는 표시부(DPP)의 일부 구성과 구동부(DRP)를 전기적으로 연결하는 중간 매개체일 수 있다. 개별 화소(PXL)가 구동부(DRP)와 직접적으로 연결되는 경우, 연결 부재(CM)는 도 12에 도시된 바와 같이, 표시부(DPP)의 제1 전원 라인(PL1)과 쿠션층(CSL) 상부에 위치한 구동부(DRP)를 전기적으로 연결할 수 있다. 이 경우, 연결 부재(CM)는 개별 화소(PXL)가 제공되는 화소 영역(PXA) 내에 위치할 수 있다. 실시예에 따라, 도 9a, 도 10, 및 도 11에 도시된 바와 같이 개별 화소(PXL)가 구동부(DRP)와 직접적으로 연결되지 않고 표시부(DPP)의 비표시 영역(NDA)에 위치한 신호 라인(SL) 및 패드 전극(PD)을 통해 구동부(DRP)와 연결되는 경우, 연결 부재(CM)는 상기 비표시 영역(NDA)에 위치하여 신호 라인(SL) 및 패드 전극(PD)을 통해 개별 화소(PXL)에 제공된 신호 라인들, 일 예로, 제1 전원 라인(PL1)과 전기적으로 연결될 수 있다.
구동부(DRP)에 실장된 전원 공급부로부터 고전위의 구동 전압(일 예로, 도 8을 참고하여 설명한 제1 구동 전원(VDD)의 전압)이 제1 전원 라인(PL1)으로 인가될 수 있다. 상술한 바와 같이, 제1 전원 라인(PL1)이 구동 트랜지스터(Tdr)와 전기적으로 연결됨에 따라, 제1 전원 라인(PL1)으로 인가된 고전위의 구동 전압은 상기 구동 트랜지스터(Tdr)의 제2 단자(ET2)로 전달될 수 있다.
제1 전원 라인(PL1)으로부터 화소 회로(도 8의 'PXC' 참고)를 경유하여 제2 전원 라인(PL2)으로 구동 전류가 흐르는 경우, 상기 구동 전류는 화소 회로층(PCL)의 구동 트랜지스터(Tdr)를 통해 표시 소자층(DPL)의 제1 접촉 전극(CNE1)으로 유입될 수 있다. 상기 구동 전류는 제1 접촉 전극(CNE1)과 직접 접촉하는(또는 연결되는) 발광 소자(LD)를 경유하여 제2 접촉 전극(CNE2)으로 흐르게 된다. 이에 따라, 발광 소자(LD)는 분배된 전류에 대응하는 휘도로 발광할 수 있다. 본 발명의 일 실시예에 있어서, 제1 접촉 전극(CNE1)은 구동 트랜지스터(Tdr)와 발광 소자(LD)를 전기적으로 연결하는 애노드로 정의될 수 있고, 제2 접촉 전극(CNE2)은 구동 전압 배선(DVL)과 발광 소자(LD)를 전기적으로 연결하는 캐소드로 정의될 수 있다. 이 경우, 상기 제1 접촉 전극(CNE1)은 도 8을 참고하여 설명한 제1 전극(EL1)과 동일한 구성일 수 있고, 상기 제2 접촉 전극(CNE2)은 도 8을 참고하여 설명한 제2 전극(EL2)과 동일한 구성일 수 있다.
상술한 바와 같이, 기판(SUB)의 제1 면(SF1) 상에 순차적으로 적층된 화소 회로층(PCL)과 표시 소자층(DPL)을 포함한 화소(PXL)가 배치되고 그 상부에 구동부(DRP)가 배치함으로써, 기판(SUB)의 제2 면(SF2)(또는 표시 장치(DD)의 화상 표시면)에서의 비표시 영역(NDA)을 최소화하여 보다 넓은 화면을 사용자에게 제공할 수 있다. 또한, 각 표시 장치(DD)에서 비표시 영역(NDA)이 최소화됨에 따라 복수의 표시 장치들(DD)을 이용한 멀티 스크린 표시 장치(도 1의 'TDD' 참고)를 구현할 때 상기 표시 장치들(DD) 사이의 경계 영역이 시인되는 것을 최소화하여 보다 향상된 품질의 영상을 구현할 수 있다.
또한, 상술한 실시예에 따르면, 기판(SUB)의 제1 면(SF1) 상에 화소(PXL)를 형성하고, 적어도 하나의 컨택 홀(CH)을 포함한 쿠션층(CSL)을 형성한 후, 연결 부재(CM)를 통해 구동부(DRP)과 상기 화소(PXL)를 전기적으로 연결한다. 기판(SUB)의 동일 면, 일 예로, 제1 면(SF1) 상에 화소(PXL)와 구동부(DRP)를 순차적으로 제공하는 경우, 기판(SUB)의 일 면 상에 화소(PXL)를 형성하고 상기 기판(SUB)을 상하 회전한 후 레이저 조사 및 식각 공정을 이용하여 상기 기판(SUB)의 배면에 비아 홀을 형성한 후 상기 비아 홀 내에 도전성 충진층을 채운 후 구동부(DRP)와 상기 화소(PXL)를 전기적으로 연결하는 기존의 표시 장치에 비하여 제조 공정이 단순해질 수 있다.
또한, 기존의 표시 장치에서는 기판(SUB)을 상하 회전한 후 기판(SUB)의 배면에서 진행되는 레이저 조사 및 식각 공정에 의하여 기판(SUB)의 일면 상에 제공된 화소(PXL)가 손상을 입을 수 있다. 이에, 본 발명에서는 기판(SUB)의 제1 면(SF1) 상에 화소(PXL)와 구동부(DRP)를 순차적으로 제공함으로써 상기 레이저 조사 및 식각 공정을 생략할 수 있다. 이에 따라, 본 발명의 일 실시예에서는 기판(SUB)의 제1 면(SF1) 상에 제공된 화소(PXL)의 손상을 최소화하여 신뢰성을 향상시킬 수 있다.
추가적으로, 상술한 실시예에 따르면, 기판(SUB)의 제1 면(SF1) 상에 발광 소자(LD)를 포함한 표시 소자층(DPL)을 형성한 이후 트랜지스터(T)를 포함한 화소 회로층(PCL)을 형성한다. 일반적으로, 기판(SUB)의 일 면 상에 화소 회로층(PCL)을 형성하고 그 상부에 표시 소자층(DPL)을 형성한다. 상기 표시 소자층(DPL)에 포함된 발광 소자(LD)가 고온 환경에서 MOCVD(Metal-Organic Chemical Vapor Deposition) 방식 등으로 제조됨에 따라 그 하부에 위치한 화소 회로층(PCL)의 트랜지스터(T)가 상기 발광 소자(LD)의 제조 공정 중에 영향을 받아 전기적 특성이 변하거나 오동작할 수 있다. 이에 상술한 실시예에서는 기판(SUB)의 제1 면(SF1) 상에 발광 소자(LD)를 포함한 표시 소자층(DPL)을 형성한 이후 트랜지스터(T)를 포함한 화소 회로층(PCL)을 형성함으로써 상술한 불량을 최소화할 수 있다.
실시예에 따라, 기판(SUB)의 제2 면(SF2)에는, 도 10에 도시된 바와 같이, 더미층(DML)이 위치할 수 있다.
더미층(DML)은 기판(SUB)의 제2 면(SF2) 상에 제공 및/또는 형성되어 외부 광의 유입으로 인한 기판(SUB)의 제1 면(SF1) 상에 위치한 구성들의 시인을 방지할 수 있다. 일 예로, 더미층(DML)은 편광 필름으로 구성될 수 있다.
도 13 및 도 14는 본 발명의 일 실시예에 따른 표시부의 개략적인 단면도들이다.
도 13 및 도 14에 도시된 표시부는, 제1 절연층(INS1)과 제1 접촉 전극(CNE1) 사이에 제1 전극(ARL1)이 제공되고, 상기 제1 절연층(INS1)과 제2 접촉 전극(CNE2) 사이에 제2 전극(ARL2)이 제공되는 점을 제외하고는 도 9b의 화소와 실질적으로 동일하거나 유사한 구성을 가질 수 있다.
이에, 도 13 및 도 14의 표시부와 관련하여 중복된 설명을 피하기 위하여 상술한 일 실시예와 상이한 점을 위주로 설명한다. 본 발명의 일 실시예에서 특별히 설명하지 않는 부분은 상술한 일 실시예에 따르며, 동일한 번호는 동일한 구성 요소를, 유사한 번호는 유사한 구성 요소를 나타낸다.
도 4, 도 5a, 도 13, 및 도 14를 참조하면, 본 발명의 일 실시예에 따른 표시부(DPP)는 기판(SUB), 적어도 하나의 화소(PXL), 박막 봉지층(TFE), 및 쿠션층(CSL)을 포함할 수 있다. 여기서, 화소(PXL)는 기판(SUB)의 제1 면(SF1) 상에 순차적으로 적층된 표시 소자층(DPL) 및 화소 회로층(PCL)을 포함할 수 있다.
표시 소자층(DPL)은 제1 바텀층(BTL1), 제1 절연층(INS1), 제1 및 제2 전극들(ARL1, ARL2), 발광 소자(LD), 제2 절연층(INS2), 제1 및 제2 접촉 전극들(CNE1, CNE2), 및 제3 절연층(INS3)을 포함할 수 있다.
제1 바텀층(BTL1)은 기판(SUB)의 제1 면(SF1) 상에 제공된 제1-1 바텀 패턴(BTL1_1)과 제1-2 바텀 패턴(BTL1_2)을 포함할 수 있다. 제1-1 바텀 패턴(BTL1_1)과 제1-2 바텀 패턴(BTL1_2)은 단면 상에서 볼 때 기판(SUB)의 제1 면(SF1) 상에서 제1 방향(DR1)으로 서로 이격되게 배치될 수 있다.
일 실시예에 있어서, 제1-1 바텀 패턴(BTL1_1)과 제1-2 바텀 패턴(BTL1_2)은 화소(PXL)의 발광 영역(EMA)과 중첩되지 않도록 기판(SUB)의 제1 면(SF1) 상에 제공될 수 있다. 이 경우, 제1-1 바텀 패턴(BTL1_1)과 제1-2 바텀 패턴(BTL1_2)은 외부 광을 흡수 또는 차단하여 기판(SUB)의 제1 면(SF1) 상에 위치한 구성들이 시인되는 것을 차단하는 차광 부재일 수 있다. 일 예로, 제1-1 바텀 패턴(BTL1_1)과 제1-2 바텀 패턴(BTL1_2)은 블랙 매트릭스일 수 있다.
제1-1 바텀 패턴(BTL1_1)과 제1-2 바텀 패턴(BTL1_2)은 적어도 하나의 차광 물질 및/또는 반사 물질을 포함하도록 구성될 수 있다. 제1-1 바텀 패턴(BTL1_1)과 제1-2 바텀 패턴(BTL1_2)은 발광 소자(LD)에서 방출되어 기판(SUB)의 제2 면(SF2)으로 진행하는 광의 손실을 최소화하기 위하여 화소(PXL)의 발광 영역(EMA)과 중첩하지 않도록 기판(SUB)의 제1 면(SF1) 상에 위치할 수 있다.
제1 바텀층(BTL1) 상에는 제1 절연층(INS1)이 제공 및/또는 형성될 수 있다. 일 실시예에 있어서, 제1 절연층(INS1)은 제1 바텀층(BTL1)을 완전히 커버할 수 있다.
제1 절연층(INS1) 상에는 제1 전극(ARL1)과 제2 전극(ARL2)이 제공 및/또는 형성될 수 있다.
제1 전극(ARL1)과 제2 전극(ARL2)은, 단면 상에서 볼 때, 제1 방향(DR1)으로 서로 이격되도록 제1 절연층(INS1) 상에 제공 및/또는 형성될 수 있다. 제1 전극(ARL1)과 제2 전극(ARL2)은 제1 절연층(INS1) 상에서 전기적 및/또는 물리적으로 서로 분리될 수 있다.
제1 전극(ARL1)과 제2 전극(ARL2)은 발광 소자(LD)에서 방출되는 광이 표시 장치(DD)의 화상 표시 방향(일 예로, 기판(SUB)의 제2 면(SF2) 방향)으로 진행될 때 광의 경로를 방해하지 않도록 하기 위하여 투명 도전성 물질(또는 재료)을 포함하도록 구성될 수 있다. 투명 도전성 물질(또는 재료)로는, 인듐 주석 산화물(indium tin oxide, ITO), 인듐 아연 산화물(indium zinc oxide, IZO), 아연 산화물(zinc oxide, ZnO), 인듐 갈륨 아연 산화물(indium gallium zinc oxide, IGZO), 인듐 주석 아연 산화물(indium tin zinc oxide, ITZO)과 같은 도전성 산화물, PEDOT(poly(3,4-ethylenedioxythiophene))와 같은 도전성 고분자 등이 포함될 수 있다. 실시예에 따라, 제1 전극(ARL1)과 제2 전극(ARL2)은 반투명(또는 불투명) 금속을 포함할 수도 있다.
제1 전극(ARL1)과 제2 전극(ARL2)은 화소(PXL)의 발광 영역(EMA)에 발광 소자(LD)가 정렬되기 전에 대응하는 정렬 패드로부터 소정의 정렬 신호(또는 정렬 전압)를 전달받아 발광 소자(LD)의 정렬을 위한 정렬 전극(또는 정렬 배선)으로 활용될 수 있다. 화소(PXL)의 발광 영역(EMA)에 발광 소자(LD)가 정렬된 이후 제1 전극(ARL1)과 제2 전극(ARL2) 각각에는 소정의 신호(또는 전압)가 인가되거나 또는 소정의 신호(또는 전압)가 인가되지 않을 수 있다.
제1 전극(ARL1)과 제2 전극(ARL2) 각각에 대응하는 정렬 신호(또는 정렬 전압)가 인가되면, 제1 전극(ARL1)과 제2 전극(ARL2) 사이에 전계가 형성되어 발광 소자(LD)가 제1 전극(ARL1)과 제2 전극(ARL2) 사이의 제1 절연층(INS1) 상에 제공 및/또는 정렬될 수 있다. 발광 소자(LD)가 제1 전극(ARL1)과 제2 전극(ARL2) 사이의 제1 절연층(INS1) 상에 정렬되는 경우, 제1 전극(ARL1)는 제1 접촉 전극(CNE1)을 통해 발광 소자(LD)의 양 단부 중 하나의 단부와 전기적으로 연결될 수 있고, 제2 전극(ARL2)은 제2 접촉 전극(CNE2)을 통해 발광 소자(LD)의 양 단부 중 나머지 단부와 전기적으로 연결될 수 있다. 상술한 실시예에서는, 발광 소자(LD)가 제1 전극(ARL1)과 제2 전극(ARL2) 사이의 제1 절연층(INS1) 상에 정렬되는 것으로 설명하였으나, 본 발명이 이에 한정되는 것은 아니다. 실시예에 따라, 발광 소자(LD)는 제1 및 제2 전극들(ARL1, ARL2) 각각 상에 정렬되어 제1 및 제2 전극들(ARL1, ARL2) 각각과 부분적으로 중첩할 수도 있다. 이 경우, 제1 전극(ARL1)은 발광 소자(LD)의 하나의 단부와 직접 접촉할 수 있고, 제2 전극(ARL2)은 발광 소자(LD)의 나머지 단부와 직접 접촉할 수 있다.
제1 접촉 전극(CNE1)은 제1 전극(ARL1), 제1 절연층(INS1), 발광 소자(LD)의 하나의 단부, 및 제2 절연층(INS2) 상에 제공 및/또는 형성될 수 있다. 제1 접촉 전극(CNE1)은 제1 전극(ARL1) 상에 직접 배치되어 상기 제1 전극(ARL1)과 전기적 및/또는 물리적으로 연결될 수 있다. 제1 접촉 전극(CNE1)이 제1 전극(ARL1) 상에 직접 배치됨에 따라, 제1 접촉 전극(CNE1)은 배선 저항을 줄여 신호 지연에 의한 왜곡을 최소화하는 이중 레이어로 구성될 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니며, 제1 전극(ARL1)과 제1 접촉 전극(CNE1)은 전기적 및/또는 물리적으로 분리될 수도 있다. 일 예로, 도 14에 도시된 바와 같이, 제1 전극(ARL1)과 제1 접촉 전극(CNE1) 사이에 배치되며 제1 전극(ARL1)을 완전히 커버하는 추가 절연층(ADINS)이 배치되는 경우, 제1 접촉 전극(CNE1)은 제1 전극(ARL1)과 전기적 및/또는 물리적으로 분리되어 상기 제1 전극(ARL1)과 별개의 구성으로 제공될 수 있다.
제2 접촉 전극(CNE2)은 제2 전극(ARL2), 제1 절연층(INS1), 발광 소자(LD)의 나머지 단부, 및 제2 절연층(INS2) 상에 제공 및/또는 형성될 수 있다. 제2 접촉 전극(CNE2)은 제2 전극(ARL2) 상에 직접 배치되어 상기 제2 전극(ARL2)과 전기적 및/또는 물리적으로 연결될 수 있다. 제2 접촉 전극(CNE2)이 제2 전극(ARL2) 상에 직접 배치됨에 따라, 제2 접촉 전극(CNE2)은 배선 저항을 줄여 신호 지연에 의한 왜곡을 최소화하는 이중 레이어로 구성될 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니며, 제2 전극(ARL2)과 제2 접촉 전극(CNE2)은 전기적 및/또는 물리적으로 분리될 수도 있다. 일 예로, 도 14에 도시된 바와 같이, 제2 전극(ARL2)과 제2 접촉 전극(CNE2) 사이에 배치되며 제2 전극(ARL2)을 완전히 커버하는 추가 절연층(ADINS)이 배치되는 경우, 제2 접촉 전극(CNE2)은 제2 전극(ARL2)과 전기적 및/또는 물리적으로 분리되어 상기 제2 전극(ARL2)과 별개의 구성으로 제공될 수 있다.
제1 및 제2 접촉 전극들(CNE1, CNE2) 상에는 제3 절연층(INS3)이 제공 및/또는 형성될 수 있다.
도 15a 내지 도 15n은 도 9b의 표시부의 제조 방법을 나타내는 개략적인 단면도들이다.
이하에서는, 도 15a 내지 도 15n을 참조하여 도 9b에 도시된 일 실시예에 따른 표시부를 제조 방법에 따라 순차적으로 설명한다.
도 9b 및 도 15a를 참조하면, 기판(SUB)의 제1 면(SF1) 상에 제1 도전층을 형성한다. 제1 도전층은 제1-1 및 제1-2 바텀 패턴들(BTL1_1, BTL1_2)을 구비한 제1 바텀층(BTL1)을 포함할 수 있다. 제1 바텀층(BTL1)은 투명 도전성 물질(또는 재료)을 포함할 수 있다.
도 9b, 도 15a, 및 도 15b를 참조하면, 제1 바텀층(BTL1)을 포함한 기판(SUB) 상에 전면적으로 제1 절연층(INS1)을 형성한다. 제1 절연층(INS1)은 제1-1 및 제1-2 바텀 패턴들(BTL1_1, BTL1_2) 각각의 일 영역을 노출하도록 부분적으로 개구될 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니며, 실시예에 따라 제1 절연층(INS1)은 제1-1 및 제1-2 바텀 패턴들(BTL1_1, BTL1_2)을 노출시키지 않고 완전히 커버하도록 제공될 수도 있다.
제1 절연층(INS1)은 후술하는 제2 절연층(INS2)을 형성하는 공정에서 제1-1 및 제1-2 바텀 패턴들(BTL1_1, BTL1_2) 각각의 일 영역을 노출하도록 부분적으로 개구될 수도 있다.
도 9b, 도 15a 내지 도 15c를 참조하면, 제1-1 및 제1-2 바텀 패턴들(BTL1_1, BTL1_2) 각각에 대응하는 정렬 신호(또는 정렬 전압)를 인가하여 제1-1 바텀 패턴(BTL1_1)과 제1-2 바텀 패턴(BTL1_2) 사이에 전계를 형성한다.
제1-1 바텀 패턴(BTL1_1)과 제1-2 바텀 패턴(BTL1_2)은 화소(PXL)의 화소 영역(PXA)(또는 발광 영역(EMA))에 발광 소자(LD)를 정렬하기 위한 정렬 전극(또는 정렬 배선)일 수 있다.
제1-1 및 제1-2 바텀 패턴들(BTL1_1, BTL1_2) 각각에 소정의 전압과 주기를 구비한 교류 전원 또는 직류 전원의 정렬 신호(또는 정렬 전압)를 인가하는 경우, 제1-1 바텀 패턴(BTL1_1)과 제1-2 바텀 패턴(BTL1_2) 사이에 전위차에 따른 전계가 형성될 수 있다. 제1-1 바텀 패턴(BTL1_1)과 제1-2 바텀 패턴(BTL1_2) 사이에 전계가 형성된 상태에서 잉크젯 프린팅 방식 등을 이용하여 발광 소자(LD)를 포함한 혼합액(또는 용액)을 상기 화소 영역(PXA)(또는 발광 영역(EMA))으로 공급(또는 투입)한다. 일 예로, 상기 화소 영역(PXA)(또는 발광 영역(EMA))의 제1 절연층(INS1) 상에 잉크젯 노즐을 배치하고, 잉크젯 노즐을 통해 적어도 하나 이상의 발광 소자(LD)가 혼합된 혼합액(또는 용액)을 상기 화소 영역(PXA)(또는 발광 영역(EMA))에 공급(또는 투입)할 수 있다. 여기서, 용매는, 아세톤, 물, 알코올, 및 톨루엔 중 어느 하나 이상일 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 예를 들어, 용매는 잉크 또는 페이스트의 형태일 수 있다. 발광 소자(LD)를 상기 화소 화소 영역(PXA)(또는 발광 영역(EMA))에 공급(또는 투입)하는 방식이 상술한 실시예에 한정되는 것은 아니며, 발광 소자(LD)를 투입하는 방식은 다양하게 변경될 수 있다.
발광 소자(LD)를 화소 영역(PXA)(또는 발광 영역(EMA))에 공급(또는 투입)한 이후에 용매는 제거될 수 있다.
발광 소자(LD)를 화소 영역(PXA)(또는 발광 영역(EMA))에 공급(또는 투입)할 경우, 제1-1 바텀 패턴(BTL1_1)과 제1-2 바텀 패턴(BTL1_2) 사이에 형성된 전계로 인해 발광 소자(LD)의 자가 정렬이 유도될 수 있다. 발광 소자(LD)는 제1-1 바텀 패턴(BTL1_1)과 제1-2 바텀 패턴(BTL1_2) 사이의 제1 절연층(INS1) 상에 정렬될 수 있다.
도 9b, 도 15a 내지 도 15d를 참조하면, 발광 소자(LD)를 포함한 제1 절연층(INS1) 상에 절연 물질층을 전면적으로 도포한 후, 마스크를 이용한 공정을 진행하여 발광 소자(LD)의 일면 상에 위치한 제2 절연층(INS2)을 형성한다. 제2 절연층(INS2)은 단일막 또는 다중막으로 구성될 수 있으며, 적어도 하나의 무기 재료를 포함한 무기 절연막 또는 적어도 하나의 유기 재료를 포함한 유기 절연막을 포함할 수 있다
제2 절연층(INS2)은 발광 소자(LD)의 일면 상에 제공되어 발광 소자(LD)의 양 단부를 외부로 노출할 수 있다. 제2 절연층(INS2)은 발광 소자(LD)의 일면 상에 제공되어 상기 발광 소자(LD)를 고정하여, 상기 발광 소자(LD)가 정렬된 위치에서 이탈하는 것을 방지할 수 있다.
도 9b, 도 15a 내지 도 15e를 참조하면, 제1 및 제2 절연층들(INS1, INS2) 상에 제2 도전층을 형성한다. 제2 도전층은 제1 및 제2 접촉 전극들(CNE1, CNE2)을 포함할 수 있다.
제1 접촉 전극(CNE1)은 제1-1 바텀 패턴(BTL1_1) 상의 제1 절연층(INS1), 발광 소자(LD)의 일 단부, 및 제2 절연층(INS2) 상에 각각 형성될 수 있다. 제1 접촉 전극(CNE1)은 제1 절연층(INS1)에 의해 노출된 제1-1 바텀 패턴(BTL1_1) 및 발광 소자(LD)의 일 단부 상에 직접 제공되어 제1-1 바텀 패턴(BTL1_1) 및 발광 소자(LD)의 일 단부에 각각 전기적으로 연결될 수 있다. 만일, 제1 절연층(INS1)에 의하여 제1-1 바텀 패턴(BTL1_1)이 완전히 커버되는 경우, 제1 접촉 전극(CNE1)은 제1-1 바텀 패턴(BTL1_1)과 전기적으로 절연되고 발광 소자(LD)의 일 단부와 전기적으로 연결될 수 있다.
제2 접촉 전극(CNE2)은 제1-2 바텀 패턴(BTL1_2) 상의 제1 절연층(INS1), 발광 소자(LD)의 타 단부, 및 제2 절연층(INS2) 상에 각각 형성될 수 있다. 제2 접촉 전극(CNE2)은 제1 절연층(INS1)에 의해 노출된 제1-2 바텀 패턴(BTL1_2) 및 발광 소자(LD)의 타 단부 상에 직접 제공되어 제1-2 바텀 패턴(BTL1_2) 및 발광 소자(LD)의 타 단부에 각각 전기적으로 연결될 수 있다. 만일, 제1 절연층(INS1)에 의해 제1-2 바텀 패턴(BTL1_2)이 완전히 커버되는 경우, 제2 접촉 전극(CNE2)은 제1-2 바텀 패턴(BTL1_2)과 전기적으로 절연되고 발광 소자(LD)의 일 단부와 전기적으로 연결될 수 있다.
도 9b, 도 15a 내지 도 15f를 참조하면, 제1 및 제2 접촉 전극들(CNE1, CNE2) 상에 절연 물질층을 전면적으로 도포한 후, 마스크를 이용한 공정을 진행하여 제1 및 제2 접촉 전극들(CNE1, CNE2) 각각의 일 영역을 노출하는 제3 절연층(INS3)을 형성한다.
제3 절연층(INS3)은 무기 재료를 포함한 무기 절연막 또는 유기 재료를 포함한 유기 절연막을 포함할 수 있다.
도 9b, 도 15a 내지 도 15g를 참조하면, 제3 절연층(INS3) 상에 제3 도전층을 형성한다. 제3 도전층은 제1 및 제2 도전 패턴들(CP1, CP2)과 제2 바텀층(BTL2)을 포함할 수 있다.
제1 도전 패턴(CP1)은 제3 절연층(INS3)에 의해 노출된 제1 접촉 전극(CNE1) 상에 제공되어 상기 제1 접촉 전극(CNE1)과 전기적 및/또는 물리적으로 연결될 수 있다. 제2 도전 패턴(CP2)은 제3 절연층(INS3)에 의해 노출된 제2 접촉 전극(CNE2) 상에 제공되어 상기 제2 접촉 전극(CNE2)과 전기적 및/또는 물리적으로 연결될 수 있다. 제2 바텀층(BTL2)은 발광 소자(LD)와 중첩되도록 제3 절연층(INS3) 상에 형성될 수 있다.
제1 도전 패턴(CP1), 제2 바텀층(BTL2), 및 제2 도전 패턴(CP2)은 소정의 반사율을 갖는 도전성 물질(또는 재료)로 구성될 수 있다.
도 9b, 도 15a 내지 도 15h를 참조하면, 제3 절연층(INS3)에 의해 노출된 제1 접촉 전극(CNE1) 상에 형성된 제1 도전 패턴(CP1)의 일 영역 및 제3 절연층(INS3)에 의해 노출된 제2 접촉 전극(CNE2) 상에 형성된 제2 도전 패턴(CP2)의 일 영역 상에 평탄화층(PLL)을 형성한다.
평탄화층(PLL)은 그 하부에 배치된 구성들에 의한 단차를 완화시키는 구성으로, 유기 재료를 포함한 유기 절연막을 포함할 수 있다.
도 9b, 도 15a 내지 도 15i를 참조하면, 평탄화층(PLL), 제1 및 제2 도전 패턴들(CP1, CP2), 제2 바텀층(BTL2), 및 제3 절연층(INS3) 상에 제4 절연층(INS4)을 전면적으로 형성한다. 제4 절연층(INS4)은 무기 재료를 포함한 무기 절연막 또는 유기 재료를 포함한 유기 절연막을 포함할 수 있다.
이어, 제4 절연층(INS4) 상에 반도체 패턴(SCL)을 형성한다. 반도체 패턴(SCL)은 실리콘, 즉, 아몰퍼스 실리콘으로 구성될 수 있으며, 또는 폴리 실리콘으로 구성될 수도 있다. 반도체 패턴(SCL)이 아몰퍼스 실리콘으로 구성되는 경우, 레이저 등으로 결정화 과정을 더 수행할 수 있다.
실시예에 따라, 반도체 패턴(SCL)은 인듐(In), 아연(Zn), 갈륨(Ga), 주석(Sn), 타이타늄(Ti), 알루미늄(Al), 하프늄(Hf), 지르코늄(Zr), 마그네슘(Mg) 등을 함유하는 이성분계 화합물(ABx), 삼성분계 화합물(ABxCy), 사성분계 화합물(ABxCyDz) 등을 포함하는 반도체 산화물로 구성될 수 있다. 이들은 단독으로 또는 서로 조합되어 사용될 수 있다.
일 실시예에 있어서, 반도체 패턴(SCL)은 제2 바텀층(BTL2)과 중첩하도록 제4 절연층(INS4) 상에 형성될 수 있다. 단면 상에서 볼 때, 반도체 패턴(SCL)은 제2 바텀층(BTL2)과 완전히 중첩할 수 있다. 발광 소자(LD)에서 방출된 광은 제2 바텀층(BTL2)에 의해 기판(SUB)의 제2 면(SF2) 방향으로 향하므로, 상기 제2 바텀층(BTL2)은 상기 광이 반도체 패턴(SCL)으로 진행하는 것을 차단하는 광 차단 부재로 활용될 수 있다.
도 9b, 도 15a 내지 도 15j를 참조하면, 반도체 패턴(SCL)을 포함한 제4 절연층(INS4) 상에 제4 도전층을 형성한다. 제4 도전층은 제1 단자(ET1), 제2 단자(ET2), 및 구동 전압 배선(DVL)을 포함할 수 있다.
제1 단자(ET1)는 반도체 패턴(SCL) 상에 형성되어, 반도체 패턴(SCL)의 일 단과 접촉할 수 있고, 제2 단자(ET2)는 반도체 패턴(SCL) 상에 형성되어 반도체 패턴(SCL)의 타 단과 접촉할 수 있다. 제1 단자(ET1)와 제2 단자(ET2)는 반도체 패턴(SCL) 상에서 서로 이격될 수 있다.
이 경우, 제1 단자(ET1)는 소스 전극일 수 있고, 제2 단자(ET2)는 드레인 전극일 수 있다. 이때, 제4 절연층(INS4)을 사이에 두고 반도체 패턴(SCL)의 하부에 위치한 제2 바텀층(BTL2)은 게이트 전극(GE)으로 활용될 수 있다.
이에 따라, 제2 바텀층(BTL2), 반도체 패턴(SCL), 제1 단자(ET1), 및 제2 단자(ET2)는 바텀 게이트 타입의 트랜지스터(T)를 구현할 수 있다. 바텀 게이트 타입의 트랜지스터(T)는, 일 예로, 구동 트랜지스터(Tdr)일 수 있다.
도 9b, 도 15a 내지 도 15k를 참조하면, 구동 트랜지스터(Tdr) 및 구동 전압 배선(DVL) 상에 절연 물질층을 도포한 후, 마스크를 이용한 공정을 진행하여 제1 단자(ET1), 제2 단자(ET2), 및 구동 전압 배선(DVL) 각각의 일 영역을 노출하는 제5 절연층(INS5)을 형성한다.
또한, 상술한 공정에서 제1 및 제2 도전 패턴들(CP1, CP2) 각각의 일 영역이 노출되도록 제4 및 제5 절연층들(INS4, INS5)의 일 영역이 제거될 수 있다.
도 9b, 도 15a 내지 도 15l을 참조하면, 제5 절연층(INS5) 상에 제5 도전층을 형성한다. 제5 도전층은 브릿지 패턴(BRP)과 제1 전원 라인(PL1)을 포함할 수 있다. 브릿지 패턴(BRP)은 제5 절연층(INS5) 상에서 서로 이격된 제1 브릿지 패턴(BRP1)과 제2 브릿지 패턴(BRP2)을 포함할 수 있다.
제1 브릿지 패턴(BRP1)은 제4 및 제5 절연층들(INS4, INS5)에 의해 노출된 제1 도전 패턴(CP1) 및 제5 절연층(INS5)에 의해 노출된 제1 단자(ET1)와 전기적으로 연결될 수 있다. 이에 따라, 제1 단자(ET1)와 제1 도전 패턴(CP1)은 제1 브릿지 패턴(BRP1)에 의해 전기적으로 연결될 수 있다.
제2 브릿지 패턴(BRP2)은 제4 및 제5 절연층들(INS4, INS5)에 의해 노출된 제2 도전 패턴(CP2) 및 제5 절연층(INS5)에 의해 노출된 구동 전압 배선(DVL)과 전기적으로 연결될 수 있다. 이에 따라, 구동 전압 배선(DVL)과 제2 도전 패턴(CP2)은 제2 브릿지 패턴(BRP2)에 의해 전기적으로 연결될 수 있다.
제1 전원 라인(PL1)은 제5 절연층(INS5)에 의해 노출된 제2 단자(ET2)와 전기적으로 연결될 수 있다.
도 9b, 도 15a 내지 도 15m을 참조하면, 제5 도전층 상에 보호층(PSV)을 형성한다. 연속하여 보호층(PSV) 상에 절연 물질층을 형성한 후 마스크를 이용한 공정을 진행하여 제1 전원 라인(PL1)의 일 영역과 대응되는 컨택 홀(CH)을 포함한 쿠션층(CSL)을 형성한다.
다음으로, 쿠션층(CSL)의 컨택 홀(CH)에 대응되도록 쿠션층(CSL)의 하부에 위치한 보호층(PSV) 각각의 일부를 제거하여 제1 전원 라인(PL1)의 일 영역을 노출한다.
도 9b, 도 15a 내지 도 15n을 참조하면, 컨택 홀(CH) 내에 연결 부재(CM)를 배치한다. 연결 부재(CM) 상부에 구동부(도 4의 'DRP' 참고)가 위치하여 상기 구동부(DRP)와 제1 전원 라인(PL1)이 전기적으로 연결될 수 있다.
상술한 제조 공정을 통해 형성된 표시 장치는, 기판(SUB)의 동일 면, 일 예로, 제1 면(SF1) 상에 화소(PXL)와 구동부(DRP)를 순차적으로 형성하여 그 제조 공정이 단순해질 수 있으며, 화소(PXL)와 구동부(DRP)가 배치되지 않은 기판(SUB)의 제2 면(SF2)에서 영상이 표시되므로, 상기 제2 면(SF2)(또는 표시 면)의 비표시 영역을 최소화하여 보다 넓은 화면을 사용자에게 제공할 수 있다.
상술한 실시예에서는, 제2 바텀층(BTL2)이 트랜지스터(T)의 게이트 전극(GE)과 활용되어 바텀 게이트 타입의 구동 트랜지스터(Tdr)를 구현하는 것으로 설명하였으나, 본 발명이 이에 한정되는 것은 아니다. 실시예에 따라, 게이트 전극(GE)은 제2 바텀층(BTL2)과 별개의 구성으로 제공되며 반도체 패턴(SCL) 상에 위치할 수도 있다. 이하에서는 게이트 전극(GE)이 제2 바텀층(BTL2)과 별개의 구성으로 제공되고 반도체 패턴(SCL) 상부에 위치하는 실시예에 대하여 설명하기로 한다.
도 16 및 도 17은 본 발명의 다른 실시예에 따른 표시부의 개략적인 단면도들이다.
도 16 및 도 17에 도시된 표시부는, 화소 회로층(PCL)에 포함된 트랜지스터가 탑 게이트 타입의 트랜지스터이고 캡핑 레이어(CPL)가 추가로 배치되는 점을 제외하고는 도 9a의 화소와 실질적으로 동일하거나 유사한 구성을 가질 수 있다.
이에, 도 16 및 도 17의 표시부와 관련하여 중복된 설명을 피하기 위하여 상술한 일 실시예와 상이한 점을 위주로 설명한다. 본 발명의 일 실시예에서 특별히 설명하지 않는 부분은 상술한 일 실시예에 따르며, 동일한 번호는 동일한 구성 요소를, 유사한 번호는 유사한 구성 요소를 나타낸다.
도 4, 도 5, 도 16, 및 도 17을 참조하면, 본 발명의 일 실시예에 따른 표시부(DPP)는 기판(SUB), 적어도 하나의 화소(PXL), 캡핑 레이어(CPL), 및 쿠션층(CSL)을 포함할 수 있다. 여기서, 화소(PXL)는 기판(SUB)의 제1 면(SF1) 상에 순차적으로 적층된 표시 소자층(DPL) 및 화소 회로층(PCL)을 포함할 수 있다.
화소 회로층(PCL)은 표시 소자층(DPL) 상에 제공된 제1 및 제2 도전 패턴들(CP1, CP2), 제2 바텀층(BTL2), 평탄화층(PLL), 제4 내지 제6 절연층들(INS4, INS5, INS6), 적어도 하나의 트랜지스터(T), 구동 전압 배선(DVL), 게이트 절연층(GI), 브릿지 패턴(BRP), 보호층(PSV), 제1 전원 라인(PL1) 등을 포함할 수 있다.
제1 도전 패턴(CP1)은 표시 소자층(DPL)의 일부 구성, 일 예로, 제1 접촉 전극(CNE1)과 전기적으로 연결될 수 있다. 제2 도전 패턴(CP2)은 표시 소자층(DPL)의 일부 구성, 일 예로, 제2 접촉 전극(CNE2)과 전기적으로 연결될 수 있다. 제1 및 제2 도전 패턴들(CP1, CP2)은 표시 소자층(DPL)의 발광 소자(LD)에서 방출된 광을 표시 장치의 화상 표시 방향(일 예로, 기판(SUB)의 제2 면(SF2) 방향)으로 유도하는 광 가이드 부재일 수 있다. 이를 위해, 제1 및 제2 도전 패턴들(CP1, CP2)은 일정한 반사율을 갖는 불투명 도전성 물질(또는 재료)로 구성될 수 있다.
제2 바텀층(BTL2)은 화소(PXL)의 발광 영역(EMA)에 위치한 발광 소자(LD)에 대응되도록 표시 소자층(DPL)의 제3 절연층(INS3) 상에 제공 및/또는 형성될 수 있다. 일 실시예에 있어서, 제2 바텀층(BTL2)은 표시 소자층(DPL)의 발광 소자(LD)와 화소 회로층(PCL)의 트랜지스터(T) 사이에 제공되어 발광 소자(LD)에서 방출된 광이 트랜지스터(T)로 진행하는 것을 차단하는 광 차단 부재일 수 있다. 제2 바텀층(BTL2)은 일정한 반사율을 갖는 불투명 도전성 물질(또는 재료)로 구성될 수 있다.
제2 바텀층(BTL2)은 트랜지스터(T)의 반도체 패턴(SCL)이 형성될 위치에 대응되도록 제3 절연층(INS3) 상에 제공 및/또는 형성되어 반도체 패턴(SCL)의 전압 특성을 일정하게 유지시키는 역할을 하여 트랜지스터(T)의 특성이 향상되도록 할 수 있다. 실시예에 따라, 제2 바텀층(BTL2)은 트랜지스터(T)의 일부 구성, 일 예로, 제1 단자(ET1)(또는 소스 전극)와 전기적으로 연결되어 트랜지스터(T)의 게이트 전극(GE)으로 인가되는 게이트 전압의 구동 범위(driving range)를 넓힐 수 있다.
제1 도전 패턴(CP1), 제2 도전 패턴(CP2), 및 제2 바텀층(BTL2)은 동일 층에 제공되고, 동일 물질을 포함하며, 동일 공정으로 형성될 수 있다.
제1 도전 패턴(CP1), 제2 도전 패턴(CP2), 및 제2 바텀층(BTL2) 상에 제4 절연층(INS4)이 제공 및/또는 형성될 수 있다. 제4 절연층(INS4) 상에는 트랜지스터(T)가 배치될 수 있다. 일 실시예에 있어서, 트랜지스터(T)는 발광 소자(LD)의 구동 전류를 제어하는 구동 트랜지스터(Tdr)일 수 있다.
구동 트랜지스터(Tdr)는 반도체 패턴(SCL), 게이트 전극(GE), 제1 단자(ET1), 및 제2 단자(ET2)를 포함할 수 있다. 제1 단자(ET1)는 소스 전극일 수 있고, 제2 단자(ET2)는 드레인 전극일 수 있다.
반도체 패턴(SCL)은 제2 바텀층(BTL2)과 대응되도록 제4 절연층(INS4) 상에 제공 및/또는 형성될 수 있다. 반도체 패턴(SCL)은 제1 단자(ET1)에 접촉하는 제1 접촉 영역과 제2 단자(ET2)에 접촉하는 제2 접촉 영역을 포함할 수 있다. 제1 접촉 영역과 제2 접촉 영역 사이의 영역은 채널 영역일 수 있다. 이러한 채널 영역은 구동 트랜지스터(Tdr)의 게이트 전극(GE)과 중첩할 수 있다. 반도체 패턴(SCL)은 폴리 실리콘(poly silicon), 아몰퍼스 실리콘(amorphous silicon), 산화물 반도체 등으로 이루어진 반도체 패턴일 수 있다. 채널 영역은, 일 예로, 불순물이 도핑되지 않은 반도체 패턴으로서, 진성 반도체일 수 있다. 제1 접촉 영역과 제2 접촉 영역은 불순물이 도핑된 반도체 패턴일 수 있다.
게이트 전극(GE)은 반도체 패턴(SCL)의 채널 영역과 대응되도록 게이트 절연층(GI) 상에 제공 및/또는 형성될 수 있다. 게이트 전극(GE)은 게이트 절연층(GI) 상에 제공되어 반도체 패턴(SCL)의 채널 영역과 중첩할 수 있다. 게이트 전극(GE)은 구리(Cu), 몰리브덴(Mo), 텅스텐(W), 알루미늄네오디뮴(AlNd), 타이타늄(Ti), 알루미늄(Al), 은(Ag) 및 이들의 합금으로 이루어진 군에서 선택된 단독 또는 이들의 혼합물로 단일막을 형성하거나 배선 저항을 줄이기 위해 저저항 물질인 몰리브덴(Mo), 타이타늄(Ti), 구리(Cu), 알루미늄(Al) 또는 은(Ag)의 이중막 또는 다중막 구조로 형성할 수 있다.
구동 전압 배선(DVL)은 게이트 전극(GE)과 동일 층에 제공 및/또는 형성될 수 있다. 구동 전압 배선(DVL)은 도 8을 참고하여 설명한 제2 전원 라인(PL2)과 동일한 구성일 수 있다. 구동 전압 배선(DVL)은 표시부(DPP) 상부에 위치한 구동부(DRP)와 별도의 연결 수단을 통해 전기적으로 연결될 수 있다.
게이트 절연층(GI)은 무기 재료를 포함한 무기 절연막일 수 있다. 일 예로, 게이트 절연층(GI)은 실리콘 질화물(SiNx), 실리콘 산화물(SiOx), 실리콘 산질화물(SiOxNy), 알루미늄 산화물(AlOx)과 같은 금속 산화물 중 적어도 하나를 포함할 수 있다. 다만, 게이트 절연층(GI)의 재료가 상술한 실시예들에 한정되는 것은 아니다. 실시예에 따라, 게이트 절연층(GI)은 유기 재료를 포함한 유기 절연막으로 이루어질 수도 있다. 게이트 절연층(GI)은 단일막으로 제공될 수 있으나, 적어도 이중막 이상의 다중막으로 제공될 수도 있다. 게이트 절연층(GI)은 반도체 패턴(SCL)을 포함한 제4 절연층(INS4) 상에 전면적으로 형성될 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 실시예에 따라, 게이트 절연층(GI)은 도 17에 도시된 바와 같이 게이트 전극(GE)과 구동 전압 배선(DVL)이 위치하는 영역에만 제공되도록 국부적으로 배치되는 개별 패턴의 형태로 제공 및/또는 형성될 수 있다.
제1 단자(ET1)와 제2 단자(ET2) 각각은 제5 절연층(INS5) 상에 제공 및/또는 형성되며, 게이트 절연층(GI) 및 제5 절연층(INS5)을 순차적으로 관통하는 컨택 홀을 통해 반도체 패턴(SCL)의 제1 접촉 영역 및 제2 접촉 영역에 접촉할 수 있다. 일 예로, 제1 단자(ET1)는 반도체 패턴(SCL)의 제1 접촉 영역에 접촉하고, 제2 단자(ET2)는 상기 반도체 패턴(SCL)의 제2 접촉 영역에 접촉할 수 있다. 제1 및 제2 단자들(ET1, ET2) 각각은 게이트 전극(GE)과 동일한 물질을 포함하거나, 게이트 전극(GE)의 구성 물질로 예시된 물질들에서 선택된 하나 이상의 물질을 포함할 수 있다.
브릿지 패턴(BRP)은 제5 절연층(INS5) 상에 제공 및/또는 형성될 수 있다. 브릿지 패턴(BRP)은 제5 절연층(INS5) 상에서 서로 이격된 제1 브릿지 패턴(BRP1)과 제2 브릿지 패턴(BRP2)을 포함할 수 있다.
제1 브릿지 패턴(BRP1)은 제5 절연층(INS5), 게이트 절연층(GI), 및 제4 절연층(INS4) 각각의 일 영역을 제거하여 노출된 제1 도전 패턴(CP1)과 전기적으로 연결될 수 있다. 또한, 제1 브릿지 패턴(BRP1)은 구동 트랜지스터(Tdr)의 제1 단자(ET1)와 일체로 제공되어 상기 제1 단자(ET1)와 전기적 및/또는 물리적으로 연결될 수 있다. 제1 브릿지 패턴(BRP1)과 제1 도전 패턴(CP1)을 통해 화소 회로층(PCL)의 구동 트랜지스터(Tdr)와 표시 소자층(DPL)의 제1 접촉 전극(CNE1)이 전기적으로 연결될 수 있다.
제2 브릿지 패턴(BRP2)은 제5 절연층(INS5), 게이트 절연층(GI), 및 제4 절연층(INS4) 각각의 일 영역을 제거하여 노출된 제2 도전 패턴(CP2)과 전기적으로 연결될 수 있다. 또한, 제2 브릿지 패턴(BRP2)은 제5 절연층(INS5)의 다른 영역을 제거하여 노출된 구동 전압 배선(DVL)과 전기적으로 연결될 수 있다. 제2 브릿지 패턴(BRP2)과 제2 도전 패턴(CP2)을 통해 화소 회로층(PCL)의 구동 전압 배선(DVL)과 표시 소자층(DPL)의 제2 접촉 전극(CNE2)이 전기적으로 연결될 수 있다.
도 17에 도시된 바와 같이, 게이트 절연층(GI)이 특정 영역에만 배치되도록 국부적으로 개별 패턴의 형태로 제공되는 경우, 제1 브릿지 패턴(BRP1)은 제4 및 제5 절연층들(INS4, INS5) 각각의 일 영역을 제거하여 노출된 제1 도전 패턴(CP1)과 전기적으로 연결될 수 있고, 제2 브릿지 패턴(BRP2)은 제4 및 제5 절연층들(INS4, INS5) 각각의 일 영역을 제거하여 노출된 제2 도전 패턴(CP2)과 전기적으로 연결될 수 있다.
브릿지 패턴(BRP) 상에는 보호층(PSV)이 제공 및/또는 형성될 수 있다. 보호층(PSV)은 무기 재료를 포함한 무기 절연막 또는 유기 재료를 포함한 유기 절연막을 포함할 수 있다. 일 실시예에 있어서, 보호층(PSV)은 제2 단자(ET2)의 일 영역을 노출하도록 부분적으로 개구될 수 있다.
보호층(PSV) 상에는 제1 전원 라인(PL1)이 제공 및/또는 형성될 수 있다. 상기 제1 전원 라인(PL1)은 도 8을 참고하여 설명한 제1 전원 라인(PL1)과 동일한 구성일 수 있다.
제1 전원 라인(PL1) 상에는 제6 절연층(INS6)이 제공 및/또는 형성될 수 있다. 제6 절연층(INS6)은 게이트 절연층(GI)과 동일한 물질을 포함하거나 게이트 절연층(GI)의 구성 물질로 예시된 물질들에서 선택된 하나 이상의 물질을 포함할 수 있다. 제6 절연층(INS6)은 제1 전원 라인(PL1)의 일 영역을 노출하도록 부분적으로 개구될 수 있다.
캡핑 레이어(CPL)는 제6 절연층(INS6) 상에 제공 및/또는 형성될 수 있다. 캡핑 레이어(CPL)는 제6 절연층(INS6)에 의해 노출된 제1 전원 라인(PL1)을 노출하도록 부분적으로 개구될 수 있다. 캡핑 레이어(CPL)는 외부의 공기 및 수분 등이 화소 회로층(PCL)으로 침투하는 것을 방지하기 위하여 무기 재료를 포함한 무기 절연막을 포함할 수 있다. 다만, 실시예에 따라 캡핑 레이어(CPL)는 생략될 수도 있다.
캡핑 레이어(CPL) 상에는 쿠션층(CSL)이 제공 및/또는 형성될 수 있다. 쿠션층(CSL)은 그 하부에 배치된 화소들(PXL)을 보호하는 보호 필름일 수 있다. 쿠션층(CSL)은 유기 재료를 포함한 유기 절연막을 포함할 수 있다.
이상에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자 또는 해당 기술 분야에 통상의 지식을 갖는 자라면, 후술될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허청구범위에 의해 정해져야만 할 것이다.
DD: 표시 장치
DPP: 표시부
DRP: 구동부
PXL: 화소
LD: 발광 소자
CM: 연결 부재
SUB: 기판
CSL: 쿠션층
BTL1, BTL2: 제1 및 제2 바텀층
PLL: 평탄화층
PCL: 화소 회로층
DPL: 표시 소자층
CP1, CP2: 제1 및 제2 도전 패턴
BRP: 브릿지 패턴
DVL: 구동 전압 배선
PL1: 제1 전원 라인
INS1 ~ INS6: 제1 내지 제6 절연층
TFE: 박막 봉지층
CNE1, CNE2: 제1 및 제2 접촉 전극

Claims (20)

  1. 표시 영역 및 비표시 영역을 포함하고, 서로 마주보는 제1 면과 제2 면을 포함한 기판;
    상기 표시 영역에 대응되도록 상기 제1 면 상에 제공된 복수의 화소들;
    상기 비표시 영역에 대응되도록 상기 제1 면 상에 제공되며 상기 화소들 각각과 전기적으로 연결된 신호 라인;
    상기 화소들과 상기 신호 라인 상에 위치하고, 상기 신호 라인의 일부를 노출하는 적어도 하나의 컨택 홀을 포함한 쿠션층;
    상기 컨택 홀에 위치하며 상기 신호 라인과 전기적으로 연결된 연결 부재; 및
    상기 쿠션층 상에 제공되며, 상기 연결 부재를 통해 상기 화소들과 전기적으로 연결된 구동부를 포함하고,
    상기 화소들 각각은 상기 제1 면 상에 위치하며 광을 방출하는 적어도 하나의 발광 소자를 포함한 표시 소자층 및 상기 표시 소자층 상에 제공되며 상기 발광 소자와 전기적으로 연결된 적어도 하나의 트랜지스터를 포함한 화소 회로층을 포함하는, 표시 장치.
  2. 제1 항에 있어서,
    상기 비표시 영역에서 상기 화소 회로층과 상기 쿠션층 사이에 위치하며 상기 컨택 홀에 대응되는 패드 전극을 더 포함하고,
    상기 패드 전극은 상기 신호 라인과 상기 연결 부재를 전기적으로 연결하는, 표시 장치.
  3. 제1 항에 있어서,
    상기 표시 소자층은,
    서로 이격된 제1-1 및 제1-2 바텀 패턴들을 포함한 제1 바텀층;
    상기 제1-1 바텀 패턴과 상기 제1-2 바텀 패턴 사이에 위치하는 상기 발광 소자; 및
    상기 발광 소자 상에 제공된 제1 및 제2 접촉 전극들을 포함하고,
    상기 화소 회로층은,
    상기 제1 접촉 전극과 전기적으로 연결된 제1 도전 패턴 및 상기 제2 접촉 전극과 전기적으로 연결된 제2 도전 패턴;
    상기 표시 소자층 상에 제공되며, 상기 제1 및 제2 도전 패턴들과 이격된 제2 바텀층; 및
    상기 제1 및 제2 도전 패턴들 상에 제공된 상기 트랜지스터를 포함하고,
    단면 상에서 볼 때, 상기 제2 바텀층은 상기 발광 소자와 상기 트랜지스터에 각각 중첩하는, 표시 장치.
  4. 제3 항에 있어서,
    단면 상에서 볼때, 상기 제2 바텀층은 상기 발광 소자와 상기 트랜지스터 사이에 제공되어 상기 광이 상기 트랜지스터로 진행하는 것을 차단하는 광 차단 부재인, 표시 장치.
  5. 제4 항에 있어서,
    상기 제2 바텀층은 상기 트랜지스터의 게이트 전극인, 표시 장치.
  6. 제5 항에 있어서,
    상기 제1 및 제2 도전 패턴들과 상기 제2 바텀층은 소정의 반사율을 갖는 도전 물질을 포함하는, 표시 장치.
  7. 제6 항에 있어서,
    상기 표시 소자층은,
    상기 제1 바텀층 상에 제공되며, 상기 제1-1 및 제1-2 바텀 패턴들 각각의 일부를 노출하는 제1 절연층; 및
    상기 제1 및 제2 접촉 전극들 상에 제공되며 상기 제1 및 제2 접촉 전극들 각각의 일부를 노출하는 제2 절연층을 더 포함하고,
    상기 화소 회로층은,
    상기 제2 절연층 상의 상기 제1 및 제2 도전 패턴들 상에 제공된 평탄화층;
    상기 트랜지스터 상에 제공되며, 상기 제1 및 제2 도전 패턴들 각각의 일부를 노출하는 제3 절연층;
    상기 제3 절연층 상에 제공되며, 상기 제1 도전 패턴과 전기적으로 연결된 제1 브릿지 패턴; 및
    상기 제1 브릿지 패턴과 이격되며 상기 제2 도전 패턴과 전기적으로 연결된 제2 브릿지 패턴을 더 포함하는, 표시 장치.
  8. 제7 항에 있어서,
    상기 화소들 각각은 상기 광이 방출되는 발광 영역을 포함하고,
    상기 제1 바텀층은 상기 발광 영역과 중첩하는, 표시 장치.
  9. 제8 항에 있어서,
    상기 제1 바텀층과 상기 제1 및 제2 접촉 전극들은 투명 도전성 물질을 포함하는, 표시 장치.
  10. 제8 항에 있어서,
    상기 평탄화층은 상기 제1 및 제2 도전 패턴들 상에만 국부적으로 제공되는, 표시 장치.
  11. 제8 항에 있어서,
    상기 평탄화층은 상기 제1 및 제2 도전 패턴들과 상기 제2 바텀층을 모두 커버하도록 상기 제1 및 제2 도전 패턴들과 상기 제2 바텀층 상에 제공되는, 표시 장치.
  12. 제8 항에 있어서,
    상기 제2 면 상에 제공된 더미층을 더 포함하는, 표시 장치.
  13. 제4 항에 있어서,
    상기 표시 소자층은,
    상기 제1 바텀층 상에 제공된 제1 절연층;
    상기 제1 절연층 상에 제공되며 서로 이격되는 제1 및 제2 전극들; 및
    상기 제1 및 제2 접촉 전극들 상에 제공되며 상기 제1 및 제2 접촉 전극들 각각의 일부를 노출하는 제2 절연층을 더 포함하고,
    상기 화소 회로층은,
    상기 제2 절연층 상의 상기 제1 및 제2 도전 패턴들 상에 제공된 평탄화층;
    상기 트랜지스터 상에 제공되며, 상기 제1 및 제2 도전 패턴들 각각의 일부를 노출하는 제3 절연층;
    상기 제3 절연층 상에 제공되며, 상기 제1 도전 패턴과 전기적으로 연결된 제1 브릿지 패턴; 및
    상기 제1 브릿지 패턴과 이격되며 상기 제2 도전 패턴과 전기적으로 연결된 제2 브릿지 패턴을 더 포함하는, 표시 장치.
  14. 제13 항에 있어서,
    상기 화소들 각각은 상기 광이 방출되는 발광 영역을 포함하고,
    상기 제1 바텀층은 상기 발광 영역과 중첩하지 않는, 표시 장치.
  15. 제14 항에 있어서,
    상기 제1 바텀층은 외부 광을 흡수 또는 차단하는 차광 부재인, 표시 장치.
  16. 제15 항에 있어서,
    상기 발광 소자는 상기 제1 전극과 상기 제2 전극 사이의 상기 제1 절연층 상에 제공되는, 표시 장치.
  17. 제15 항에 있어서,
    상기 표시 소자층은 상기 제1 및 제2 전극들과 상기 제1 및 제2 접촉 전극들 사이에 제공된 추가 절연층을 더 포함하고,
    상기 발광 소자는 상기 제1 전극과 상기 제2 전극 사이의 상기 추가 절연층 상에 제공되는, 표시 장치.
  18. 제4 항에 있어서,
    상기 트랜지스터는,
    절연층을 사이에 두고 상기 제2 바텀층 상에 위치한 반도체층;
    게이트 절연층을 사이에 두고 상기 반도체층의 일 영역과 중첩하는 게이트 전극; 및
    상기 반도체층의 양 단부와 접촉하는 제1 및 제2 단자들을 포함하는, 표시 장치.
  19. 기판 상에 제공된 복수의 화소들을 각각 포함한 표시부, 상기 표시부 상에 제공되며 상기 표시부의 일부를 노출하는 컨택 홀을 포함한 쿠션층, 및 상기 쿠션층 상에 위치하며 상기 컨택 홀에 위치한 연결 부재를 통해 상기 화소들과 전기적으로 연결된 구동부를 각각 포함하는 복수의 표시 장치들을 포함하고,
    상기 화소들 각각은,
    상기 기판 상에 제공되며 서로 이격된 제1-1 및 제1-2 바텀 패턴들을 포함한 제1 바텀층;
    상기 제1-1 바텀 패턴과 상기 제1-2 바텀 패턴 사이에 위치한 적어도 하나의 발광 소자;
    상기 발광 소자 상에 제공된 제1 접촉 전극과 제2 접촉 전극;
    상기 제1 및 제2 접촉 전극들 상에 제공되어 상기 제1 및 제2 접촉 전극들 각각의 일부를 노출하는 제1 절연층;
    상기 제1 절연층 상에 제공되며 상기 제1 접촉 전극과 전기적으로 연결된 제1 도전 패턴, 상기 제2 접촉 전극과 전기적으로 연결된 제2 도전 패턴, 및 상기 발광 소자와 중첩하는 제2 바텀층;
    상기 제1 및 제2 도전 패턴들과 상기 제2 바텀층 상에 제공된 제2 절연층;
    상기 제2 절연층 상에 제공되며 상기 발광 소자와 전기적으로 연결된 적어도 하나의 트랜지스터; 및
    상기 트랜지스터 상에 제공되며 상기 제1 도전 패턴과 전기적으로 연결된 제1 브릿지 패턴 및 상기 제1 브릿지 패턴과 이격되며 상기 제2 도전 패턴과 전기적으로 연결된 제2 브릿지 패턴을 포함하는, 표시 장치.
  20. 기판 상에 적어도 하나의 화소 영역을 포함한 화소를 제공하는 단계를 포함하고,
    상기 화소를 제공하는 단계는,
    상기 기판의 제1 면 상에 서로 이격된 제1-1및 제1-2 바텀 패턴들을 포함한 제1 바텀층을 형성하는 단계;
    상기 제1-1 바텀 패턴과 상기 제1-2 바텀 패턴 사이에 광을 방출하는 적어도 하나 이상의 발광 소자를 정렬하는 단계;
    상기 발광 소자 상에 서로 이격된 제1 및 제2 접촉 전극들을 형성하는 단계;
    상기 제1 및 제2 접촉 전극들 상에 상기 제1 및 제2 접촉 전극들 각각의 일 영역을 노출하는 제1 절연층을 형성하는 단계;
    상기 제1 절연층 상에 서로 이격된 제1 도전 패턴, 제2 도전 패턴, 및 제2 바텀층을 형성하는 단계;
    상기 제1 도전 패턴, 상기 제2 도전 패턴, 및 상기 제2 바텀층 상에 적어도 하나의 트랜지스터를 형성하는 단계;
    상기 트랜지스터 상에 상기 제1 및 제2 도전 패턴들 각각의 일 영역을 노출하는 제2 절연층을 형성하는 단계; 및
    상기 제2 절연층 상에 상기 제1 도전 패턴과 전기적으로 연결되는 제1 브릿지 패턴 및 상기 제2 도전 패턴과 전기적으로 연결되는 제2 브릿지 패턴을 형성하는 단계를 포함하고,
    단면 상에서 볼때 상기 제2 바텀층은 상기 발광 소자와 상기 트랜지스터 사이에 제공되어 상기 발광 소자 및 상기 트랜지스터와 각각 중첩하는, 표시 장치의 제조 방법.
KR1020200138677A 2020-10-23 2020-10-23 표시 장치 및 그의 제조 방법 KR20220054508A (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR1020200138677A KR20220054508A (ko) 2020-10-23 2020-10-23 표시 장치 및 그의 제조 방법
US17/324,618 US11710762B2 (en) 2020-10-23 2021-05-19 Display device and method of fabricating the same
CN202111203875.8A CN114497105A (zh) 2020-10-23 2021-10-15 显示设备及制造显示设备的方法和多屏幕显示设备
EP21204323.6A EP3989279A1 (en) 2020-10-23 2021-10-22 Display device and method of fabricating the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020200138677A KR20220054508A (ko) 2020-10-23 2020-10-23 표시 장치 및 그의 제조 방법

Publications (1)

Publication Number Publication Date
KR20220054508A true KR20220054508A (ko) 2022-05-03

Family

ID=78592462

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020200138677A KR20220054508A (ko) 2020-10-23 2020-10-23 표시 장치 및 그의 제조 방법

Country Status (4)

Country Link
US (1) US11710762B2 (ko)
EP (1) EP3989279A1 (ko)
KR (1) KR20220054508A (ko)
CN (1) CN114497105A (ko)

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005266616A (ja) 2004-03-19 2005-09-29 Hideki Matsumura 光学的表示装置及びその製造方法
KR100846711B1 (ko) * 2007-03-13 2008-07-16 삼성에스디아이 주식회사 유기 발광 표시 장치 및 그 제조 방법
CN105453284B (zh) 2013-07-09 2018-03-20 Psi株式会社 超小型发光二极管电极组件及其制造方法
KR102545674B1 (ko) * 2015-01-28 2023-06-20 삼성디스플레이 주식회사 유기 발광 표시 장치
KR102483956B1 (ko) * 2016-03-31 2023-01-03 삼성디스플레이 주식회사 디스플레이 장치
CN107564928B (zh) 2016-06-30 2020-04-14 群创光电股份有限公司 显示装置
KR102404905B1 (ko) 2017-11-10 2022-06-07 삼성전자주식회사 디스플레이 장치 및 그 제조 방법
KR102503168B1 (ko) 2018-02-08 2023-02-27 삼성디스플레이 주식회사 표시 장치 및 그의 제조 방법
KR102509929B1 (ko) 2018-09-05 2023-03-14 삼성디스플레이 주식회사 표시 장치 및 이의 제조 방법
KR102536489B1 (ko) * 2018-09-18 2023-05-25 삼성디스플레이 주식회사 표시 장치 및 이의 제조 방법
KR102067090B1 (ko) 2018-10-02 2020-01-15 주식회사 에스에프에이 디스플레이용 타일 제조방법 및 그 제조방법에 의해 제조된 디스플레이용 타일, 그리고 상기 디스플레이용 타일을 포함하는 타일형 표시장치

Also Published As

Publication number Publication date
US20220130891A1 (en) 2022-04-28
EP3989279A1 (en) 2022-04-27
US11710762B2 (en) 2023-07-25
CN114497105A (zh) 2022-05-13

Similar Documents

Publication Publication Date Title
KR20220006164A (ko) 표시 장치
KR20220054507A (ko) 화소 및 이를 구비한 표시 장치
KR20210132259A (ko) 화소, 이를 구비한 표시 장치, 및 그의 제조 방법
US20220093712A1 (en) Display device and manufacturing method thereof
KR20230056859A (ko) 표시 장치 및 그의 제조 방법
KR20230005033A (ko) 화소 및 이를 구비한 표시 장치
KR20230023111A (ko) 표시 장치 및 그의 제조 방법
KR20220143225A (ko) 화소 및 이를 구비한 표시 장치
KR20220051084A (ko) 표시 장치 및 그의 제조 방법
KR20220067649A (ko) 표시 장치
KR20210141828A (ko) 화소 및 이를 구비한 표시 장치
US20220130896A1 (en) Display device and method of fabricating the display device
KR20230020627A (ko) 표시 장치
KR20220091701A (ko) 표시 장치
KR20230087688A (ko) 화소, 이를 포함한 표시 장치, 및 그의 제조 방법
KR20220044060A (ko) 표시 장치 및 그의 제조 방법
KR20220118597A (ko) 표시 장치 및 그의 제조 방법
KR20220153162A (ko) 표시 장치 및 그의 제조 방법
KR20220010682A (ko) 표시 장치 및 그의 제조 방법
KR20220002797A (ko) 화소 및 이를 구비한 표시 장치
KR20220040576A (ko) 표시 장치 및 그의 제조 방법
KR20220054508A (ko) 표시 장치 및 그의 제조 방법
KR20210075292A (ko) 표시 장치 및 그의 제조 방법
KR20220007777A (ko) 표시 장치 및 그의 제조 방법
KR20230048215A (ko) 화소 및 이를 구비한 표시 장치