KR20130128148A - 박막 트랜지스터 및 그를 구비하는 화소회로 - Google Patents

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Abstract

본 발명의 실시예는 박막 트랜지스터 및 그를 구비하는 화소회로에 관한 것으로, 박막 트랜지스터는 기판 상에 형성되며 소스 영역, 상기 소스 영역에서 제 1 전류 경로만큼 이격된 제 1 드레인 영역, 및 상기 소스 영역에서 상기 제 1 전류 경로와 길이가 다른 제 2 전류 경로만큼 이격된 제 2 드레인 영역을 구비하는 반도체층, 게이트 절연막에 의해 상기 반도체층과 절연되는 게이트 전극, 상기 반도체층의 상기 소스 영역에 연결된 소스 전극, 상기 반도체층의 상기 제 1 드레인 영역에 연결된 제 1 드레인 전극, 및 상기 반도체층의 상기 제 2 드레인 영역에 연결된 제 2 드레인 전극을 포함하며, 제 1 및 제 2 전류 경로를 통해 크기가 서로 다른 전류를 동시에 제공할 수 있다.

Description

박막 트랜지스터 및 그를 구비하는 화소회로 {Thin film transistor and pixel circuit having the same}
본 발명의 실시예는 박막 트랜지스터 및 그를 구비하는 화소회로에 관한 것으로, 보다 상세하게는 길이가 서로 다른 두 개의 전류 경로(current path)를 제공하는 박막 트랜지스터 및 그를 구비하는 화소회로에 관한 것이다.
박막 트랜지스터는 채널 영역, 소스 영역 및 드레인 영역을 제공하는 반도체층, 게이트 절연막에 의해 반도체층과 절연되는 게이트 전극, 반도체층의 소스 영역 및 드레인 영역에 연결되는 소스 전극 및 드레인 전극을 포함한다.
상기와 같이 구성된 박막 트랜지스터는 신호를 전달하는 스위칭 소자로 작용하거나, 전류 경로를 제공하는 구동 소자로 작용한다.
기존의 박막 트랜지스터는 소스 영역과 드레인 영역 사이의 채널 영역의 길이가 일정하다. 그러므로 구동 소자로 작용할 경우 고정된 전류 경로를 통해 일정한 량의 전류만 흐를 수 있다. 따라서 여러 가지의 목적을 실현하기 위해 크기가 서로 다른 전류가 필요한 경우 복수의 박막 트랜지스터를 사용하여 회로를 구성해야 하기 때문에 부품 수가 증가하고 설계가 복잡해지는 단점이 있다.
본 발명의 실시예의 목적은 두 개의 서로 다른 전류 경로를 제공할 수 있는 박막 트랜지스터를 제공하는 데 있다.
본 발명의 실시예의 다른 목적은 문턱전압을 빠르게 보상하는 동시에 발광소자로 일정한 전류를 제공할 수 있는 박막 트랜지스터를 구비하는 화소회로를 제공하는 데 있다.
상기한 목적을 달성하기 위한 본 발명의 일 측면에 따른 박막 트랜지스터는 기판, 상기 기판 상에 형성되며 소스 영역, 상기 소스 영역에서 제 1 전류 경로만큼 이격된 제 1 드레인 영역, 및 상기 소스 영역에서 상기 제 1 전류 경로와 길이가 다른 제 2 전류 경로만큼 이격된 제 2 드레인 영역을 구비하는 반도체층, 게이트 절연막에 의해 상기 반도체층과 절연되는 게이트 전극, 상기 반도체층의 상기 소스 영역에 연결된 소스 전극, 상기 반도체층의 상기 제 1 드레인 영역에 연결된 제 1 드레인 전극, 및 상기 반도체층의 상기 제 2 드레인 영역에 연결된 제 2 드레인 전극을 포함할 수 있다.
상기한 목적을 달성하기 위한 본 발명의 다른 일측면에 따른 박막 트랜지스터를 구비하는 화소회로는 유기전계발광 다이오드, 상기 유기전계발광 다이오드를 구동하기 위한 제 1 박막 트랜지스터, 주사신호에 따라 데이터신호를 상기 제 1 박막 트랜지스터로 제공하는 제 2 박막 트랜지스터, 상기 주사신호에 따라 상기 제 1 박막 트랜지스터를 다이오드 구조로 연결하는 제 3 박막 트랜지스터, 및 상기 제 1 박막 트랜지스터의 게이트 전극과 제 1 전원전압 사이에 연결된 저장 캐패시터를 포함하며, 상기 제 1 박막 트랜지스터는 상기 제 3 박막 트랜지스터의 드레인 전극에 연결된 게이트 전극, 상기 제 3 박막 트랜지스터의 소스 전극에 연결된 제 1 드레인 전극, 상기 유기전계발광 다이오드에 연결된 제 2 드레인 전극 및 상기 제 2 박막 트랜지스터의 드레인 전극에 연결된 소스 전극을 포함할 수 있다.
또한, 상기한 목적을 달성하기 위한 본 발명의 다른 일측면에 따른 박막 트랜지스터를 구비하는 화소회로는 이전 주사신호에 따라 상기 제 1 박막 트랜지스터의 게이트 전극으로 초기화 전압을 제공하는 제 4 박막 트랜지스터, 발광제어신호에 따라 상기 제 1 박막 트랜지스터의 소스 전극으로 제 1 전원전압을 제공하는 제 5 박막 트랜지스터, 상기 발광제어신호에 따라 상기 제 1 박막 트랜지스터의 제 2 드레인 전극을 상기 유기전계발광 다이오드에 연결하는 제 6 박막 트랜지스터, 및 상기 제 1 박막 트랜지스터의 게이트 전극과 상기 주사신호가 공급되는 주사선 사이에 연결된 부스트 캐패시터를 더 포함할 수 있다.
본 발명의 실시예에 따른 박막 트랜지스터는 길이가 서로 다른 두 개의 전류 경로를 제공한다. 길이가 짧은 전류 경로를 통해 큰 전류를 제공할 수 있고, 길이가 긴 전류 경로를 통해 비교적 작은 전류를 제공할 수 있다. 크기가 서로 다른 전류를 동시에 제공할 수 있기 때문에 두 개의 서로 다른 목적을 실현하기 위한 회로를 비교적 간단하게 설계할 수 있으며, 부품의 수를 종래보다 감소시킬 수 있어 고집적화에도 유리하다.
본 발명의 실시예에 따른 화소회로는 상기 박막 트랜지스터의 하나의 전류 경로를 통해 제공되는 큰 전류를 이용하여 저장 캐패시터를 문턱전압까지 빠르게 충전할 수 있기 때문에 문턱전압 보상이 빠르고 용이하며, 다른 하나의 전류 경로를 통해 제공되는 작은 전류를 이용하여 유기전계발광 다이오드를 구동하기 때문에 얼룩이 방지될 수 있다. 즉, 게이트 전압의 변화에 따른 전류의 변화율이 작기 때문에 전류제어전압폭(data swing range)을 증가시킬 수 있으며, 이에 의해 감마(gamma)를 표현하는 데이터 전압 범위가 증가할 수 있고, 특성 편차(산포)를 갖는 구동 박막 트랜지스터들 간의 전류 편차가 감소됨으로써 전류의 크기 차이로 인한 얼룩이 방지될 수 있다.
도 1a는 본 발명의 실시예에 따른 박막 트랜지스터를 설명하기 위한 평면도이다.
도 1b는 본 발명의 실시예에 따른 박막 트랜지스터를 설명하기 위한 회로도이다.
도 2a 및 도 2b는 본 발명의 실시예에 따른 박막 트랜지스터를 설명하기 위한 단면도이다.
도 3은 본 발명의 실시예에 따른 화소회로를 설명하기 위한 회로도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 이하의 실시예는 이 기술 분야에서 통상적인 지식을 가진 자에게 본 발명이 충분히 이해되도록 제공되는 것으로서, 여러 가지 형태로 변형될 수 있으며, 본 발명의 범위가 다음에 기술되는 실시예에 한정되는 것은 아니다.
도 1a는 본 발명의 실시예에 따른 박막 트랜지스터를 설명하기 위한 평면도이고, 도 1b는 회로도이다.
도 1a 및 도 1b를 참조하면, 박막 트랜지스터(T)는 소스 영역(12a, 24a), 제 1 드레인 영역(12b, 24b), 제 2 드레인 영역(12c, 24c) 및 채널 영역(12d, 24d)을 포함하는 반도체층(12, 24), 반도체층(12, 24)과 전기적으로 절연되는 게이트 전극(G), 반도체층(12, 24)의 소스 영역(12a, 24a)에 연결된 소스 전극(S), 반도체층(12, 24)의 제 1 드레인 영역(12b, 24b)에 연결된 제 1 드레인 전극(D1), 그리고 반도체층(12, 24)의 제 2 드레인 영역(12c, 24c)에 연결된 제 2 드레인 전극(D2)을 포함한다.
제 1 드레인 영역(12b, 24b)은 소스 영역(12a, 24a)에서 제 1 전류 경로(CH1)만큼 이격되고, 제 2 드레인 영역(12c, 24c)은 소스 영역(12a, 24a)에서 제 1 전류 경로(CH1)와 길이가 다른 제 2 전류 경로(CH2)만큼 이격된다. 예를 들어, 제 2 전류 경로(CH2)가 제 1 전류 경로(CH1)보다 길게 형성될 수 있는데, 이 경우 반도체층(12, 24)은 도 1a에 도시된 바와 같이, 제 2 전류 경로(CH2)를 제공하는 구조체의 중간 부분에서 제 1 전류 경로(CH1)를 제공하는 구조체가 돌출된 형태, 예를 들어, "ㅗ" 형태 또는 "T" 형태로 형성될 수 있다. 상기 구조체들(반도체층)은 필요에 따라 직선 형태로 형성되거나, 절곡된 형태로 형성될 수 있다.
게이트 전극(G)은 반도체층(12, 24)의 소스 영역(12a, 24a), 제 1 전류 경로(CH1) 및 제 2 전류 경로(CH2)를 제공하는 채널 영역(12d, 24d), 제 1 드레인 영역(12b, 24b) 및 제 2 드레인 영역(12c, 24c)과 중첩되도록 배치된다.
반도체층(12, 24)은 비정질 실리콘, 폴리 실리콘 또는 산화물 반도체로 형성될 수 있고, 게이트 전극(G)은 폴리 실리콘이나 금속으로 형성될 수 있으며, 소스 전극(S), 제 1 드레인 전극(D1) 및 제 2 드레인 전극(D2)은 금속 또는 합금으로 형성될 수 있다.
도 2a는 본 발명의 일 실시예로서, 상부 게이트(top gate) 구조의 박막 트랜지스터를 도시한다.
기판(10) 상에 반도체층(12)이 형성되고, 반도체층(12)을 포함하는 기판(10) 상에 게이트 절연막(14)이 형성된다. 채널 영역(12d) 상부의 게이트 절연막(14) 상에 게이트 전극(G)이 형성되고, 게이트 전극(G)을 포함하는 게이트 절연막(14) 상에 층간 절연막(16)이 형성된다. 층간 절연막(16)에는 반도체층(12)의 소스 영역(12a), 제 1 드레인 영역(12b, 24b) 및 제 2 드레인 영역(12c, 24c)이 노출되도록 콘택홀이 각각 형성되고, 콘택홀을 통해 소스 영역(12a), 제 1 드레인 영역(12b, 24b) 및 제 2 드레인 영역(12c, 24c)과 연결되도록 소스 전극(S), 제 1 드레인 전극(D1) 및 제 2 드레인 전극(D2)이 각각 형성된다.
도 2a는 도 1a의 I1 - I2 부분을 절취한 단면도로서, 제 1 드레인 영역(12b) 및 제 1 드레인 전극(D1)은 도시되지 않았다.
도 2b는 본 발명의 다른 실시예로서, 하부 게이트(bottom gate) 구조의 박막 트랜지스터를 도시한다.
기판(20) 상에 게이트 전극(G)이 형성되고, 게이트 전극(G)을 포함하는 기판(20) 상에 게이트 절연막(22)이 형성된다. 게이트 전극(G)을 포함하는 게이트 절연막(22) 상에 반도체층(24)이 형성되고, 반도체층(24)의 소스 영역(24a), 제 1 드레인 영역(24b) 및 제 2 드레인 영역(24c)과 연결되도록 소스 전극(S), 제 1 드레인 전극(D1) 및 제 2 드레인 전극(D2)이 형성된다.
도 2b는 도 1a의 I1 - I2 부분을 절취한 단면도로서, 제 1 드레인 영역(24b) 및 제 1 드레인 전극(D1)은 도시되지 않았다.
상기와 같이 구성된 박막 트랜지스터는 길이가 서로 다른 제 1 및 제 2 전류 경로(CH1 및 CH2)를 제공하며, 제 1 및 제 2 전류 경로(CH1 및 CH2)를 통해 서로 다른 크기(량)의 전류를 동시에 제공할 수 있다. 제 1 전류 경로(CH1)는 길이가 짧기 때문에 비교적 큰 전류를 제공할 수 있고, 제 2 전류 경로(CH2)는 길이가 길기 때문에 비교적 작은 전류를 제공할 수 있다.
하나의 박막 트랜지스터로 크기가 서로 다른 전류를 동시에 제공할 수 있기 때문에 두 개의 서로 다른 목적을 실현하기 위한 회로를 비교적 간단하게 설계할 수 있으며, 부품의 수를 종래보다 감소시킬 수 있어 고집적화에도 유리하다.
상기와 같이 구성된 박막 트랜지스터는 예를 들어, 유기전계발광 표시장치와 같은 평판표시장치의 화소회로에 적용될 수 있다.
도 3은 본 발명의 실시예에 따른 평판표시장치의 화소회로를 설명하기 위한 회로도이다.
도 3을 참조하면, 화소회로는 주사선을 통해 주사신호(Sn)가 공급될 때 데이터선으로 공급되는 데이터신호(Dm)에 대응하여 유기전계발광 다이오드(OLED)를 소정의 휘도로 발광시킨다.
이를 위해 화소회로는 유기전계발광 다이오드(OLED)를 구동하기 위한 제 1 박막 트랜지스터(T1), 주사신호(Sn)에 따라 데이터신호(Dm)를 제 1 박막 트랜지스터(T1)로 제공하는 제 2 박막 트랜지스터(T2), 주사신호(Sn)에 따라 제 1 박막 트랜지스터(T1)를 다이오드 구조로 연결하는 제 3 박막 트랜지스터(T3), 및 제 1 박막 트랜지스터(T1)의 게이트 전극(G)과 제 1 전원전압(ELVDD) 사이에 연결된 저장(storage) 캐패시터(Cst)를 포함한다.
제 1 박막 트랜지스터(T1)는 도 1a 및 도 1b을 통해 설명한 본 발명의 실시예에 따른 박막 트랜지스터로 구성될 수 있다. 예를 들어, 제 1 박막 트랜지스터(T1)는 제 3 박막 트랜지스터(T3)의 드레인 전극에 연결된 게이트 전극(G), 제 3 박막 트랜지스터(T3)의 소스 전극에 연결된 제 1 드레인 전극(D1), 유기전계발광 다이오드(OLED)에 전기적으로 연결된 제 2 드레인 전극(D2) 및 제 2 박막 트랜지스터(T2)의 드레인 전극에 연결된 소스 전극(S)을 포함할 수 있다.
또한, 상기 주사신호(Sn)가 인가되기 전에 인가된 이전 주사신호(Sn-1)에 따라 제 1 박막 트랜지스터(T1)의 게이트 전극(G)으로 초기화 전압(Vint)을 제공하는 제 4 박막 트랜지스터(T4), 발광제어신호(En)에 따라 제 1 박막 트랜지스터(T1)의 소스 전극(S)으로 제 1 전원전압(ELVDD)을 제공하는 제 5 박막 트랜지스터(T5), 발광제어신호(En)에 따라 제 1 박막 트랜지스터(T1)의 제 2 드레인 전극(D2)을 유기전계발광 다이오드(OLED)에 연결하는 제 6 박막 트랜지스터(T6), 및 제 1 박막 트랜지스터(T1)의 게이트 전극(G)과 주사신호(Sn)가 공급되는 주사선 사이에 연결된 부스트(boost) 캐패시터(Cbst)를 더 포함할 수 있다.
도 3을 참조하여, 본 발명의 실시예에 따른 화소회로를 보다 상세하게 설명하면 다음과 같다.
제 1 전원전압(ELVDD)과 제 1 박막 트랜지스터(T1)의 소스 전극(S) 사이에 발광제어신호(En)에 의해 동작되는 제 5 박막 트랜지스터(T5)가 연결되고, 제 1 박막 트랜지스터(T1)의 제 2 드레인 전극(D2)과 유기전계발광 다이오드(OLED)의 애노드 전극 사이에 발광제어신호(En)에 의해 동작되는 제 6 박막 트랜지스터(T6)가 연결된다. 유기전계발광 다이오드(OLED)의 캐소드 전극은 제 2 전원전압(ELVSS)에 연결된다.
데이터신호(Dm)가 인가되는 데이터선과 제 1 박막 트랜지스터(T1)의 소스 전극(S) 사이에 주사신호(Sn)에 의해 동작되는 제 2 박막 트랜지스터(T2)가 연결되고, 주사신호(Sn)가 인가되는 주사선과 제 1 박막 트랜지스터(T1)의 게이트 전극(G) 사이에 부스트 캐패시터(Cbst)가 연결되며, 제 1 박막 트랜지스터(T1)의 게이트 전극(G)과 제 1 드레인 전극(D1) 사이에 주사신호(Sn)에 의해 동작되는 제 3 박막 트랜지스터(T3)가 연결된다. 또한, 제 1 박막 트랜지스터(T1)의 게이트 전극(G)과 제 1 전원전압(ELVDD) 사이에 저장 캐패시터(Cst)가 연결되고, 제 1 박막 트랜지스터(T1)의 게이트 전극(G)과 초기화 전압(Vint) 사이에 상기 이전 주사신호(Sn-1)에 의해 동작되는 제 4 박막 트랜지스터(T4)가 연결된다.
제 1 전원전압(ELVDD)은 제 2 전원전압(ELVSS)보다 높은 전압으로 설정된다. 상기 실시예에서는 제 1 내지 제 6 박막 트랜지스터(T1 내지 T6)의 전극을 소스 전극 및 드레인 전극으로 구분하였으나, 드레인 전극 및 소스 전극으로 구분될 수 있으며, 박막 트랜지스터(T1 내지 T6)를 P형 박막 트랜지스터로 도시하였으나, 이에 한정되지 않는다. 예를 들어, 제 1 내지 제 6 박막 트랜지스터(T1 내지 T6)를 N형 박막 트랜지스터로 구성하는 경우 주사신호, 데이터신호, 발광제어신호 등의 극성이 반전될 수 있다.
상기와 같이 구성된 화소회로에서 제 1 박막 트랜지스터(T1)는 주사신호(Sn)에 따라 데이터신호(Dm)에 대응하는 전압을 저장 캐패시터(Cst)에 충전하고, 저장 캐패시터(Cst)에 충전된 전압에 대응하는 전류를 유기전계발광 다이오드(OLED)로 제공한다. 이 때 제 1 박막 트랜지스터(T1)는 시간이 경과함에 따라 문턱전압이 변화될 수 있기 때문에 제 3 박막 트랜지스터(T3)는 주사신호(Sn)에 따라 제 1 박막 트랜지스터(T1)를 다이오드 구조로 연결함으로써 문턱전압(Vth)이 보상되도록 한다.
도 1a 및 도 1b를 통해 설명한 바와 같이, 제 1 박막 트랜지스터(T1)는 길이가 서로 다른 제 1 및 제 2 전류 경로(CH1 및 CH2)를 제공하며, 제 1 및 제 2 전류 경로(CH1 및 CH2)를 통해 서로 다른 크기의 전류를 동시에 제공할 수 있다. 제 1 전류 경로(CH1)는 길이가 짧기 때문에 비교적 큰 전류를 제공할 수 있고, 제 2 전류 경로(CH2)는 길이가 길기 때문에 비교적 작은 전류를 제공할 수 있다.
따라서 데이터신호(Dm)가 인가되는 동안 제 1 전류 경로(CH1)를 통해 흐르는 비교적 큰 전류가 제 3 박막 트랜지스터(T3)를 통해 저장 캐패시터(Cst)를 소정 전압(보상 전압)까지 빠르게 충전시킬 수 있기 때문에 문턱전압(Vth) 보상이 빠르고 용이하게 이루어질 수 있다.
또한, 제 2 전류 경로(CH2)를 통해 흐른 비교적 작은 전류가 제 6 박막 트랜지스터(T6)를 통해 유기전계발광 다이오드(OLED)로 제공되기 때문에 얼룩이 방지될 수 있다. 즉, 게이트 전극(G)에 인가되는 전압의 변화에 따른 전류의 변화율이 작기 때문에 전류제어전압폭(data swing range)을 증가시킬 수 있으며, 이에 의해 감마(gamma)를 표현하는 데이터 전압 범위가 증가할 수 있고, 특성 편차(산포)를 갖는 구동 박막 트랜지스터들 간의 전류 편차가 감소됨으로써 전류의 크기 차이로 인한 얼룩이 방지될 수 있다.
만일, 제 1 박막 트랜지스터(T1)가 하나의 전류 경로만을 제공할 수 있는 기존의 박막 트랜지스터로 구성되었다고 가정하면, 제 3 박막 트랜지스터(T3) 및 제 6 박막 트랜지스터(T6)를 통해 동일한 크기의 전류가 흐르게 된다.
문턱전압(Vth)이 빠르게 보상될 수 있도록 제 1 박막 트랜지스터(T1)의 전류 경로를 짧게 설정할 경우 트랜지스터 특성곡선(transfer curve)의 s-팩터(factor)가 감소하여 게이트 전극(G)에 인가되는 전압의 변화에 따른 전류의 변화율이 커지기 때문에 유기전계발광 다이오드(OLED)로 큰 전류가 제공되어 얼룩이 발생하게 된다.
반대로, 얼룩이 방지되도록 제 1 박막 트랜지스터(T1)의 전류 경로를 길게 설정할 경우 작은 전류에 의해 문턱전압(Vth)이 느리게 보상됨으로써 저계조 보상이 이루어지지 않아 얼룩이 발생하게 된다. 이러한 문제점은 해상도가 증가할수록 심각하게 나타난다. 즉, 해상도가 증가할수록 데이터신호(Dm)가 인가되는 시간이 감소하기 때문에 문턱전압(Vth)이 완전히 보상되기 전에 유기전계발광 다이오드(OLED)로 전류가 흐르며, 이는 전류 편차를 유발하여 얼룩이 발생하게 된다.
제 2 박막 트랜지스터(T2)는 주사신호(Sn)에 따라 데이터신호(Dm)를 제 1 박막 트랜지스터(T1)로 제공하고, 제 3 박막 트랜지스터(T3)는 주사신호(Sn)에 따라 제 1 박막 트랜지스터(T1)를 다이오드 구조로 연결한다.
제 4 박막 트랜지스터(T4)는 주사신호(Sn)가 인가되기 전에 인가된 이전 주사신호(Sn-1)에 따라 제 1 박막 트랜지스터(T1)의 게이트 전극(G)으로 초기화 전압(Vint)을 제공하여 게이트 전극(G)의 전위가 일정 전압으로 초기화되도록 하고, 제 5 및 제 6 박막 트랜지스터(T5 및 T6)는 발광제어신호(En)에 따라 제 1 전원전압(ELVDD)에서 유기전계발광 다이오드(OLED)로 전류가 흐를 수 있도록 한다. 발광제어신호(En)는 주사신호(Sn)와 다른 전위를 가지며, 주사신호(Sn)보다 넓은 폭으로 설정될 수 있다. 예를 들어, 주사신호(Sn)가 로우(low) 전위일 때 발광제어신호(En)는 하이(high) 전위로 인가될 수 있다.
또한, 저장 캐패시터(Cst)는 주사신호(Sn)에 의해 제 1 박막 트랜지스터(T1)가 동작될 때 데이터신호(Dm)에 대응하는 전압을 충전하고, 부스트 캐패시터(Cbst)는 주사신호(Sn)의 전압에 의해 제 1 박막 트랜지스터(T1)의 게이트 전극(G)의 전위가 일정 수준으로 상승되도록 한다.
상기 실시예에서는 화소회로의 일 예를 통해 본 발명의 일 실시예를 설명하였으나, 문턱전압 보상 기능을 갖도록 구성된 화소회로라면 적절한 변형을 통해 본 발명이 적용될 수 있음은 물론이다.
이상에서와 같이 상세한 설명과 도면을 통해 본 발명의 최적 실시예를 개시하였다. 용어들은 단지 본 발명의 실시예를 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 발명의 실시예의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
10, 20: 기판
12, 24: 반도체층
12a, 24a: 소스 영역
12b, 24b: 제 1 드레인 영역
12c, 24c: 제 2 드레인 영역
12d, 24d: 채널 영역
14, 22: 게이트 절연막
16: 층간 절연막
G; 게이트 전극
S: 소스 전극
D1: 제 1 드레인 전극
D2: 제 2 드레인 전극

Claims (13)

  1. 기판;
    상기 기판 상에 형성되며, 소스 영역, 상기 소스 영역에서 제 1 전류 경로만큼 이격된 제 1 드레인 영역, 및 상기 소스 영역에서 상기 제 1 전류 경로와 길이가 다른 제 2 전류 경로만큼 이격된 제 2 드레인 영역을 구비하는 반도체층;
    게이트 절연막에 의해 상기 반도체층과 절연되는 게이트 전극;
    상기 반도체층의 상기 소스 영역에 연결된 소스 전극;
    상기 반도체층의 상기 제 1 드레인 영역에 연결된 제 1 드레인 전극; 및
    상기 반도체층의 상기 제 2 드레인 영역에 연결된 제 2 드레인 전극을 포함하는 박막 트랜지스터.
  2. 제 1 항에 있어서, 상기 제 2 전류 경로가 상기 제 1 전류 경로보다 긴 박막 트랜지스터.
  3. 제 1 항에 있어서, 상기 반도체층이 "ㅗ" 형태로 이루어진 박막 트랜지스터.
  4. 제 1 항에 있어서, 반도체층이 비정질 실리콘, 폴리 실리콘 및 산화물 반도체를 포함하는 군에서 선택된 하나의 물질로 이루어진 박막 트랜지스터.
  5. 제 1 항에 있어서, 상기 게이트 전극이 상기 반도체층의 상기 소스 영역, 상기 제 1 전류 경로 및 상기 제 2 전류 경로를 제공하는 채널 영역, 상기 제 1 드레인 영역 및 상기 제 2 드레인 영역과 중첩되는 박막 트랜지스터.
  6. 제 1 항에 있어서, 상기 게이트 전극을 포함하는 상기 게이트 절연막 상에 형성된 층간 절연막을 더 포함하며, 상기 층간 절연막에 형성된 콘택홀을 통해 상기 소스 전극, 제 1 드레인 전극 및 제 2 드레인 전극이 상기 반도체층의 상기 소스 영역, 제 1 드레인 영역 및 제 2 드레인 영역에 연결된 박막 트랜지스터.
  7. 유기전계발광 다이오드;
    상기 유기전계발광 다이오드를 구동하기 위한 제 1 박막 트랜지스터;
    주사신호에 따라 데이터신호를 상기 제 1 박막 트랜지스터로 제공하는 제 2 박막 트랜지스터;
    상기 주사신호에 따라 상기 제 1 박막 트랜지스터를 다이오드 구조로 연결하는 제 3 박막 트랜지스터; 및
    상기 제 1 박막 트랜지스터의 게이트 전극과 제 1 전원전압 사이에 연결된 저장 캐패시터를 포함하며,
    상기 제 1 박막 트랜지스터는 상기 제 3 박막 트랜지스터의 드레인 전극에 연결된 게이트 전극, 상기 제 3 박막 트랜지스터의 소스 전극에 연결된 제 1 드레인 전극, 상기 유기전계발광 다이오드에 연결된 제 2 드레인 전극 및 상기 제 2 박막 트랜지스터의 드레인 전극에 연결된 소스 전극을 포함하는 화소회로.
  8. 제 7 항에 있어서, 상기 제 1 박막 트랜지스터는
    기판;
    상기 기판 상에 형성되며, 소스 영역, 상기 소스 영역에서 제 1 전류 경로만큼 이격된 제 1 드레인 영역, 및 상기 소스 영역에서 상기 제 1 전류 경로와 길이가 다른 제 2 전류 경로만큼 이격된 제 2 드레인 영역을 구비하는 반도체층;
    게이트 절연막에 의해 상기 반도체층과 절연되는 상기 게이트 전극;
    상기 반도체층의 상기 소스 영역에 연결된 상기 소스 전극,
    상기 반도체층의 상기 제 1 드레인 영역에 연결된 상기 제 1 드레인 전극; 및
    상기 반도체층의 상기 제 2 드레인 영역에 연결된 상기 제 2 드레인 전극을 포함하는 화소회로.
  9. 제 8 항에 있어서, 상기 제 2 전류 경로가 상기 제 1 전류 경로보다 긴 화소회로.
  10. 제 8 항에 있어서, 상기 반도체층이 "ㅗ" 형태로 이루어진 화소회로.
  11. 제 8 항에 있어서, 상기 게이트 전극이 상기 반도체층의 상기 소스 영역, 상기 제 1 전류 경로 및 상기 제 2 전류 경로를 제공하는 채널 영역, 상기 제 1 드레인 영역 및 상기 제 2 드레인 영역과 중첩되는 화소회로.
  12. 제 7 항에 있어서, 이전 주사신호에 따라 상기 제 1 박막 트랜지스터의 게이트 전극으로 초기화 전압을 제공하는 제 4 박막 트랜지스터;
    발광제어신호에 따라 상기 제 1 박막 트랜지스터의 소스 전극으로 제 1 전원전압을 제공하는 제 5 박막 트랜지스터; 및
    상기 발광제어신호에 따라 상기 제 1 박막 트랜지스터의 제 2 드레인 전극을 상기 유기전계발광 다이오드에 연결하는 제 6 박막 트랜지스터를 더 포함하는 화소회로.
  13. 제 7 항에 있어서, 상기 제 1 박막 트랜지스터의 게이트 전극과 상기 주사신호가 공급되는 주사선 사이에 연결된 부스트 캐패시터를 더 포함하는 회소회로.
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