KR100611769B1 - 다중 채널 박막트랜지스터 및 단일 채널 박막트랜지스터를구비하는 반도체 소자 - Google Patents
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Abstract
반도체 소자를 제공한다. 상기 반도체 소자는 제 1 채널영역 및 상기 제 1 채널영역과 평행한 제 2 채널영역을 구비하는 제 1 반도체층을 포함한다. 상기 제 1 채널영역과 상기 제 2 채널영역 사이에 채널영역을 구비하는 제 2 반도체층이 배치된다. 상기 제 1 반도체층의 제 1 채널영역, 상기 제 2 반도체층의 채널영역 및 상기 제 1 반도체층의 제 2 채널영역과 차례로 중첩되는 게이트 라인이 배치된다. 이로써, 서로 게이트 전극을 공유하는 다중 채널 트랜지스터와 단일 채널 트랜지스터가 차지하는 면적을 최소화할 수 있다.
다중 채널 TFT, 단일 채널 TFT, 유기전계발광표시장치
Description
도 1은 본 발명의 일 실시예에 따른 유기전계발광표시장치의 단위화소를 나타낸 회로도이다.
도 2는 본 발명의 일 실시예에 따른 반도체 소자를 나타낸 평면도이다.
도 3a 및 도 3b는 도 2의 절단선들 Ⅰ-Ⅰ, Ⅱ-Ⅱ를 따라 각각 취해진 본 발명의 일 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 단면도들이다.
(도면의 주요 부위에 대한 부호의 설명)
D : 다중 채널 TFT S : 단일 채널 TFT
121, 123 : 반도체층 145 : 게이트 라인
본 발명은 반도체 소자에 관한 것으로, 특히 다중 채널 TFT 및 단일 채널 TFT를 구비하는 반도체 소자에 관한 것이다.
일반적으로 TFT(thin film transistor)는 채널 영역 및 소오스/드레인 영역 들을 구비하는 반도체층, 상기 반도체층을 가로지르는 게이트 전극 및 상기 소오스/드레인 영역들에 각각 접속하는 소오스/드레인 전극들을 포함한다. 이러한 TFT는 상기 채널 영역의 개수에 따라 단일 채널 TFT와 듀얼 채널 TFT로 구분된다. 상기 듀얼 채널 TFT는 상기 단일 채널 TFT에 비해 누설전류가 적은 것이 특징이다.
이러한 TFT는 액정표시장치 및 유기전계발광표시장치의 단위화소 구동회로를 형성한다. 특히 유기전계발광표시장치는 미세한 전류량의 변화에 따라 휘도가 변하는 단점이 있다. 따라서, 유기전계발광표시장치의 단위화소 구동회로는 다수 개의 TFT를 구비하여 상기 전류량의 변화를 보상한다. 이러한 단위화소 구동회로의 구성에 따라서는 서로 게이트 전극을 공유하는 듀얼 채널 TFT와 단일 채널 TFT가 배치되기도 한다.
상기 서로 게이트 전극을 공유하는 듀얼 채널 TFT와 단일 채널 TFT가 단위화소 구동회로에 배치될 때, 그들이 차지하는 면적은 단위화소의 개구율에 직접적으로 영향을 미친다. 따라서, 상기 듀얼 채널 TFT와 상기 단일 채널 TFT가 차지하는 면적을 최소화하는 것이 요구된다.
본 발명이 이루고자 하는 기술적 과제는 상기한 종래기술의 문제점을 해결하기 위한 것으로, 서로 게이트 전극을 공유하는 듀얼 채널 TFT와 단일 채널 TFT가 차지하는 면적을 최소화한 반도체 소자를 제공함에 있다.
상기 기술적 과제를 이루기 위하여 본 발명의 일 측면은 반도체 소자를 제공 한다. 상기 반도체 소자는 제 1 채널영역 및 상기 제 1 채널영역과 평행한 제 2 채널영역을 구비하는 제 1 반도체층을 포함한다. 상기 제 1 채널영역과 상기 제 2 채널영역 사이에 채널영역을 구비하는 제 2 반도체층이 배치된다. 상기 제 1 반도체층의 제 1 채널영역, 상기 제 2 반도체층의 채널영역 및 상기 제 1 반도체층의 제 2 채널영역과 차례로 중첩되는 게이트 라인이 배치된다. 이로써, 서로 게이트 전극을 공유하는 다중 채널 트랜지스터와 단일 채널 트랜지스터가 차지하는 면적을 최소화할 수 있다.
이하, 본 발명을 보다 구체적으로 설명하기 위하여 본 발명에 따른 바람직한 실시예를 첨부된 도면들을 참조하여 보다 상세하게 설명한다. 그러나, 본 발명은 여기서 설명되어지는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다.
도 1은 본 발명의 일 실시예에 따른 유기전계발광표시장치의 단위화소를 나타낸 회로도로서, 하나의 데이터 선에 차례로 연결된 N 번째 단위화소와 N+1 번째 단위화소를 나타낸다.
도 1을 참조하면, n-1번째 주사선(scan [n-1])이 선택되면 상기 n-1번째 주사선(scan [n-1])에 게이트가 연결된 제 1 스위칭 트랜지스터(M11)는 턴-온되어, 드레인에 인가되는 초기화 전압(Vinit)에 따라 소오스와 연결된 노드(N1)를 초기화시킨다.
이어서, n 번째 주사선(scan [n])이 선택되면, 상기 n 번째 주사선(scan [n])에 게이트가 연결된 제 2 스위칭 트랜지스터(M12)는 소오스에 연결된 m 번째 데이터선(data [m])에 인가된 데이터 신호(Vdata)를 드레인에 연결된 제 1 구동 트 랜지스터(M13)에 전달한다. 상기 제 1 구동 트랜지스터(M13)은 게이트와 드레인이 서로 연결되어 다이오드로서의 기능을 수행한다. 따라서, 상기 제 1 구동 트랜지스터(M13)는 상기 데이터 신호를 드레인 및 게이트에 연결된 노드(N1)에 전달한다.
상기 노드(N1)와 일측 전극이 연결된 캐패시터(C1)은 상기 노드(N1)에 전달된 데이터 신호와 전원전압(Vdd)의 차이에 해당하는 전압을 충전함으로써, 상기 데이터 신호를 일정기간 유지한다. 이 때, 상기 노드(N1)와 게이트가 연결된 제 2 구동 트랜지스터(M14)는 상기 노드(N1)의 데이터 신호의 크기에 비례하는 전류를 유기발광다이오드(EL1)에 공급하고, 상기 유기발광다이오드(EL1)는 공급된 전류에 대응하여 발광한다.
상기 노드(N1)에 데이터 신호가 유지되는 동안 상기 제 1 스위칭 트랜지스터(M11)는 오프 상태이다. 이 때, 상기 제 1 스위칭 트랜지스터(M11)의 누설전류는 상기 노드(N1)에 유지된 데이터 신호를 누설시켜 오동작을 유발할 수 있다. 따라서, 상기 제 1 스위칭 트랜지스터(M11)를 다중 채널을 갖는 트랜지스터로 형성함으로써 상기 제 1 스위칭 트랜지스터(M11)의 누설 전류를 감소시킬 수 있다. 반면, 상기 제 1 스위칭 트랜지스터(M12)는 턴-온 되었을 때 상기 데이터 신호를 상기 제 1 구동 트랜지스터(M13)에 빨리 전달하는 것이 중요하므로, 단일 채널을 갖는 트랜지스터로 형성하는 것이 바람직하다.
한편, 상기 n 번째 주사선(scan [n])이 선택되었을 때, 상기 n 번째 주사선(scan [n])에 연결된 N+1번째 단위화소의 제 1 스위칭 트랜지스터(M21)는 N+1번째 단위화소의 노드(N2)를 초기화하고, 이어서 n+1 번째 주사선(scan [n+1])이 선택되 었을 때 상기 N+1 번째 단위화소의 제 2 스위칭 트랜지스터(M22), 제 1 구동트랜지스터(M23), 제 2 구동 트랜지스터(M24) 및 캐패시터(C2)는 상기 N 번째 단위화소와 동일한 기능을 수행하여 유기발광다이오드(EL2)를 발광하게 한다.
상술한 바와 같이, 상기 N+1번째 단위화소의 제 1 스위칭 트랜지스터(M21)와 상기 N 번째 단위화소의 제 2 스위칭 트랜지스터(M12)는 각각 다중 채널 트랜지스터 및 단일 채널 트랜지스터이고, 상기 게이트 라인인 n번째 주사선(scan [n])을 공유한다.
도 2는 본 발명의 일 실시예에 따른 반도체 소자를 나타낸 평면도로서, 도 1을 참조하여 설명한 유기전계발광표시장치의 단위화소에 있어 서로 게이트 라인을 공유하는 다중 채널 트랜지스터 및 단일 채널 트랜지스터에 한정하여 나타낸 도면이다.
도 2를 참조하면, 제 1 채널영역(121b_1)과 상기 제 1 채널영역(121b_1)에 평행한 제 2 채널영역(121b_2)을 구비하는 제 1 반도체층(121)이 배치된다. 상기 제 1 반도체층(121)은 상기 제 1 채널영역(121b_1) 및 상기 제 2 채널영역(121b_2)을 연결하는 연결부(121a_2)를 구비한다. 상기 연결부(121a_2)는 "ㄷ"자 형태를 가질 수 있다. 그 결과, 상기 제 1 반도체층(121)은 "ㄷ"자 형태를 가질 수 있다. 그러나, 이에 한정되는 것은 아니다.
상기 제 1 채널영역(121b_1)과 상기 제 2 채널영역(121b_2) 사이에 제 2 반도체층(123)이 배치된다. 상기 제 2 반도체층(123)은 채널영역(123b)을 구비한다. 또한, 상기 제 2 반도체층(123)은 상기 연결부(121a_2)와 소정간격 이격되도록 배치된다. 나아가, 상기 반도체층들(121, 123)은 다결정 실리콘층들일 수 있다.
상기 제 1 반도체층(121) 및 상기 제 2 반도체층(123) 상에 상기 제 1 반도체층(121)의 제 1 채널영역(121b_1), 상기 제 2 반도체층(123)의 채널영역(123b) 및 상기 제 1 반도체층(121)의 제 2 채널영역(121b_2)과 차례로 중첩되는 게이트 라인(145)이 위치한다. 상기 게이트 라인(145)은 일자형일 수 있다. 이로써, 상기 게이트 라인(145)이 구부러진 형태를 갖는 경우에 비해, 상기 게이트 라인(145)을 통해 전달되는 신호의 지연을 억제할 수 있다.
상기 제 1 채널영역(121b_1) 및 상기 제 2 채널영역(121b_2)을 갖는 상기 제 1 반도체층(121)과 상기 게이트 라인(145)은 다중 채널 TFT(D)를 형성한다. 또한, 상기 채널영역(123b)을 갖는 상기 제 2 반도체층(123)과 상기 게이트 라인(145)은 단일 채널 TFT(S)를 형성한다. 상기 다중 채널 TFT(D)와 상기 단일 채널 TFT(S)는 상기 게이트 라인(145) 즉, 게이트 전극을 공유한다.
상술한 바와 같이, 상기 다중 채널 TFT(D)의 상기 제 1 채널영역(121b_1) 및 상기 제 2 채널영역(121b_2) 사이에 상기 채널영역(123b)을 갖는 제 2 반도체층(123)이 배치되고, 상기 게이트 라인(145)은 상기 제 1 채널영역(121b_1), 상기 채널영역(123b) 및 상기 제 2 채널영역(121b_2)과 차례로 중첩되도록 배치됨으로써, 서로 게이트 전극을 공유하는 다중 채널 TFT(D)와 단일 채널 TFT(S)가 차지하는 면적을 최소화할 수 있다. 결과적으로, 유기전계발광표시장치의 단위화소가 차지하는 면적을 최소화하여 개구율의 향상을 기대할 수 있다.
또한, 상기 반도체층들(121, 123)이 전하이동도가 높은 다결정 실리콘층인 경우, 상기 단일 채널 TFT(S)는 온 전류가 향상될 수 있다. 반면, 상기 다중 채널 TFT(D)는 오프 전류특성이 다소 불량한 다결정 실리콘층을 반도체층(121)으로 채용하였음에도 불구하고, 다중 채널로 인해 오프 전류가 저감될 수 있다.
도 3a 및 도 3b는 도 2의 절단선들 Ⅰ-Ⅰ, Ⅱ-Ⅱ를 따라 취해진 본 발명의 일 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 단면도들이다. 도 2의 절단선 Ⅰ-Ⅰ를 따라 취해진 영역 즉, 다중 채널 TFT 영역은 D로 표시되고, 절단선 Ⅱ-Ⅱ를 따라 취해진 영역 즉, 단일 채널 TFT 영역은 S로 표시된다.
도 3a를 참조하면, 다중 채널 TFT 영역(D)과 단일 채널 TFT 영역(S)을 구비하는 기판(100) 상에 버퍼층(110)을 형성한다. 상기 기판(100)은 단결정 실리콘, 유리, 석영 또는 플라스틱 기판일 수 있고, 상기 버퍼층(110)은 실리콘 산화막, 실리콘 질화막, 실리콘 산질화막 또는 이들의 다중층일 수 있다.
상기 버퍼층(110) 상에 비정질 실리콘막을 적층하고, 상기 비정질 실리콘막을 결정화하여 다결정 실리콘막을 형성한다. 상기 결정화방법은 고상결정화(solid phase crystallization; SPC)법, 엑시머 레이저 어닐링(eximer laser annealing; ELA)법, 연속측면고상화(sequential lateral solidification; SLS)법, 금속유도결정화법(metal induced crystallization; MIC) 또는 금속유도측면결정화법(metal induced lateral crystallization; MILC)일 수 있으나, 이에 한정되는 것은 아니다. 상기 다결정 실리콘막을 패터닝하여, 상기 다중 게이트 TFT 영역(D) 및 상기 단일 게이트 TFT 영역(S) 상에 제 1 반도체층(121) 및 제 2 반도체층(123)을 각각 형성한다.
상기 반도체층들(121, 123) 상에 게이트 절연막(130)을 형성한다. 상기 게이트 절연막(130)은 실리콘 산화막, 실리콘 질화막 및 실리콘 산질화막으로 이루어진 군에서 선택되는 적어도 한 층으로 형성할 수 있다.
상기 게이트 절연막(130) 상에 게이트 도전막을 형성하고, 상기 게이트 도전막을 패터닝하여 게이트 라인(145)을 형성한다. 상기 게이트 라인(145)은 상기 제 1 반도체층(121)의 일 영역, 상기 제 2 반도체층(123) 및 상기 제 1 반도체층(121)의 다른 일 영역을 차례로 가로지른다.
이어서, 상기 게이트 라인(145)을 마스크로 하여 상기 반도체층들(121, 123)에 도전성 불순물을 주입함으로써, 상기 반도체층들(121, 123)에 도전 영역들(121a_1, 121a_2, 121a_3, 123a_1, 123a_2)을 형성한다. 상기 제 1 반도체층(121)의 양 단부에 위치하는 도전영역들은 제 1 소오스/드레인 영역들(121a_1, 121a_3)이고, 상기 제 1 반도체층(121)의 중앙부 즉, 상기 게이트 라인(145) 사이에 위치하는 도전영역은 연결부(121a_2)이다. 또한, 상기 제 2 반도체층(123)의 양 단부에 위치하는 도전영역들은 제 2 소오스/드레인 영역들(123a_1, 123a_2)이다.
또한, 상기 제 1 반도체층의 도전 영역들(121a_1, 121a_2, 121a_3) 사이에는 각각 제 1 채널영역(121b_1)과 제 2 채널영역(121b_2)이 정의되고, 상기 제 2 반도체층의 도전 영역들(123a_1, 123a_2) 사이에는 채널영역(123b)이 정의된다. 다시 말해서, 상기 제 1 반도체층(121)이 상기 게이트 라인(145)과 중첩되는 일 영역 및 다른 일 영역은 상기 제 1 채널영역(121b_1) 및 상기 제 2 채널영역(121b_2)으로 각각 정의된다. 또한, 상기 제 2 반도체층(123)이 상기 게이트 라인(145)과 중첩되 는 영역은 채널영역(123b)으로 정의된다. 따라서, 상기 제 1 반도체층(121)과 상기 게이트 라인(145)은 다중 채널 TFT(D)를 형성하고, 상기 제 2 반도체층(123)과 상기 게이트 라인(145)은 단일 채널 TFT(S)를 형성한다.
이어서, 상기 게이트 라인(145) 상에 상기 게이트 라인(145) 및 상기 게이트 절연막(130)을 덮는 층간 절연막(150)을 형성한다. 상기 층간 절연막(150) 내에 상기 소오스/드레인 영역들(121a_1, 121a_3, 123a_1, 123a_2)을 노출시키는 콘택홀들(151, 153)을 형성한다.
도 3b를 참조하면, 상기 노출된 소오스/드레인 영역들(121a_1, 121a_3, 123a_1, 123a_2) 상에 소오스/드레인 도전막을 적층하고, 상기 적층된 소오스/드레인 도전막을 패터닝하여, 상기 소오스/드레인 영역들(121a_1, 121a_3, 123a_1, 123a_2)과 각각 접하는 제 1 소오스/드레인 전극들(161) 및 제 2 소오스/드레인 전극들(163)을 형성한다.
상술한 실시예는 탑 게이트형 박막트랜지스터를 예로 들어 설명하였으나, 바텀 게이트형 박막트랜지스터에도 적용 가능하다.
상술한 바와 같이 본 발명에 따르면, 다중 채널 TFT의 제 1 채널영역 및 제 2 채널영역 사이에 채널영역을 갖는 제 2 반도체층이 배치되고, 게이트 라인은 상기 제 1 채널영역, 상기 채널영역 및 상기 제 2 채널영역과 차례로 중첩되도록 배치됨으로써, 서로 게이트 전극을 공유하는 다중 채널 TFT와 단일 채널 TFT가 차지하는 면적을 최소화할 수 있다. 결과적으로, 유기전계발광표시장치의 단위화소가 차지하는 면적을 최소화하여 개구율의 향상을 기대할 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
Claims (4)
- 제 1 채널영역 및 상기 제 1 채널영역과 평행한 제 2 채널영역을 구비하는 제 1 반도체층;상기 제 1 채널영역과 상기 제 2 채널영역 사이에 배치되고, 채널영역을 구비하는 제 2 반도체층; 및상기 제 1 반도체층의 제 1 채널영역, 상기 제 2 반도체층의 채널영역 및 상기 제 1 반도체층의 제 2 채널영역과 차례로 중첩되는 게이트 라인을 포함하는 것을 특징으로 하는 반도체 소자.
- 제 1 항에 있어서,상기 제 1 반도체층은 ㄷ자 형인 것을 특징으로 하는 반도체 소자.
- 제 1 항에 있어서,상기 제 1 및 제 2 반도체층들은 다결정 실리콘 반도체층인 것을 특징으로 하는 반도체 소자.
- 제 1 항에 있어서,상기 게이트 라인은 일자형인 것을 특징으로 하는 반도체 소자.
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