KR100466054B1 - 액티브매트릭스표시장치 - Google Patents

Abstract

액티브 매트릭스 표시 장치에서, 단일 픽셀 전극에 대해 대략 M자형 반도체 영역과, M자형 반도체 영역과 교차하는 게이트선들 및 용량선들이 제공되는 적어도 5개의 박막 트랜지스터들(TFT들)을 구비하는 회로가 스위칭 소자로서 사용된다. 그리고 나서, 선택 신호를 게이트선들에 공급함으로써, TFT들이 동작되어, 데이타를 픽셀에 기록하는 한편, 적절한 전압이 용량선에 공급되어 채널이 그 밑에 형성되어 캐패시터가 된다. 따라서, 픽셀 전극으로부터의 방전양은 캐패시터에 의해 감소된다.

Description

액티브 매트릭스 표시 장치

발명의 배경

본 발명은 예를 들어 액정 표시 장치, 플라즈마 표시 장치 또는 EL(electroluminescence; 전계 발광) 표시 장치에 사용되는 액티브 매트릭스형 표시 장치의 표시 스크린의 화질을 개선시키는 회로들 및 소자들에 관한 것이다.

관련 기술의 설명

제 2A 도는 종래 액티브 매트릭스 표시 장치를 개략적으로 도시한 것이다. 파선으로 도시된 영역(104)은 표시 영역이다. 박막 트랜지스터(TFT)(101)들은 이 영역(104)에서 매트릭스 형태로 배열되어 있다. TFT(101)의 소스 전극에 접속되는 배선(wiring)은 영상(데이타) 신호선(106)이고 이 TFT(101)의 게이트 전극에 접속되는 배선은 게이트(선택) 신호선(105)이다. 다수의 게이트 신호선들 및 영상 신호선들은 서로 거의 직각으로 배열된다.

보조 캐패시터(102)는 픽셀 셀(103)의 용량을 지원하는데 사용되고 영상 데이타를 저장한다. TFT(101)는 픽셀 셀(103)에 인가되는 전압에 대응하는 영상 데이타를 스위칭하는데 사용된다.

일반적으로 TFT 에서, 역 바이어스 전압이 게이트에 인가되면, 소스 및 드레인간에 전류가 흐르는 것이 아니라(OFF 상태), 누설 전류(OFF 전류)가 흐르는 현상이 알려져 있다. 이 누설 전류는 픽셀 셀의 전압(전위)을 변화시킨다.

N 채널형 TFT 에서, 게이트가 네가티브로 바이어스될 때, PN 접합은 반도체 박막의 표면에 생성되는 P-형 층과, 소스 영역 및 드레인 영역의 N-형 층간에 형성된다. 그러나, 반도체막내에 대단히 많은 트랩(trap)들이 존재하기 때문에, 이 PN 접합은 불완전하게 되고 접합 누설 전류가 흐르기 쉽다. 게이트 전극이 네가티브로 바이어스될 때 OFF 전류가 증가하는 것은 반도체 박막 표면에 형성된 P-형 층의 캐리어 밀도가 증가하여 PN 접합에서의 에너지 장벽의 폭이 좁아지기 때문이며, 이로 인하여 전계의 집중이 야기되어 접합 누설 전류가 증가한다.

이 방식으로 발생된 OFF 전류는 주로 소스/드레인 전압에 좌우된다. 예를 들어, TFT의 소스 및 드레인간에 인가되는 전압이 증가할 때 OFF 전류는 급속하게 증가한다는 것이 공지되어 있다. 즉, 5V의 전압이 소스 및 드레인간에 인가되는 경우와 10V의 전압이 그 사이에 인가되는 경우에, 후자의 OFF 전류는 전자의 OFF 전류의 2배가 되는 것이 아니라, 10배 또는 심지어 100배 정도가 될 수 있다. 이 비선형성은 또한 게이트 전압에 의존한다. 일반적으로, 게이트 전극의 역 바이어스 값이 큰 경우(N-채널형에 대한 큰 네가티브 전압), 2가지 경우들 간에 상당히 큰 차가 존재한다.

이 문제를 극복하기 위하여, 일본 특허 공개(심사됨) 제 5-44195 호 및 제5-44196 호에 서술된 바와 같이, TFT들을 직렬로 접속하는 방법(멀티게이트 방법)이 제안되어 있다. 이것은 각 TFT의 소스/드레인에 인가되는 전압을 감소시킴으로써 각 TFT의 OFF 전류를 감소시키도록 한 것이다. 2개의 TFT들이 제 2B 도에 도시된 바와 같이 직렬로 접속될 때, 각 TFT의 소스/드레인에 인가되는 전압은 1/2 이 된다. 이에 따라, 소스/드레인에 인가되는 전압이 1/2 인 경우, OFF 전류는 1/10 또는 심지어 1/100으로 감소된다.

그러나, 액정 표시 장치의 영상 표시에 필요한 특성들이 매우 엄격하므로, 멀티게이트 방법을 이용하여도 OFF 전류를 충분히 감소시키기는 어렵다. 이 이유는 게이트 전극들의 수(TFT들의 수)가 3개, 4개 또는 5개로 증가된다 하더라도, 각 TFT의 소스/드레인에 인가되는 전압은 1/3, 1/4 또는 1/5로 단지 약간만 감소되기 때문이다. 이 방법은 또한 회로가 복잡하게 되고 점유 면적이 크게 된다는 부수적인 문제점들이 있다.

발명의 요약

본 발명의 목적은 픽셀 전극에 접속되는 TFT들의 소스/드레인에 인가되는 전압들을 1/10미만, 바람직하게는 그 정상 값의 1/100미만으로 감소시킴으로써 OFF 전류가 감소되는 구조를 갖는 픽셀 회로를 제공하는 것이다.

명세서에 기재되어 있는 본 발명은 매트릭스 형태로 배열된 게이트 신호선들 및 영상 신호선들과, 이 게이트 신호선들 및 영상 신호선들에 의해 둘러싸인 영역들에 배열되는 픽셀 전극들 및, 픽셀 전극들 각각에 인접하여 직렬로 서로 접속된 동일한 도전형을 갖는 박막 트랜지스터(TFT)(TFT의 수는 n 임)들을 구비하며, 제 1의 TFT(n=1)의 소스 영역 또는 드레인 영역은 영상 신호선들 중 하나의 영상 신호선에 접속되며, n번째 TFT의 소스 영역 또는 드레인 영역은 픽셀 전극들 중 하나의 픽셀 전극에 접속되며, TFT(TFT들의 수는 n-m(n > m)임)의 게이트 전극들은 공통으로 게이트 신호선들 중 하나의 게이트 신호선에 접속되며, TFT(TFT의 수는 m임)에서, 우수선 픽셀 전극에 접속되는 TFT의 게이트 전극 및 기수선 픽셀 전극에 접속되는 TFT의 게이트 전극은 동일한 용량선에 접속되고, 게이트 전압은 채널 형성 영역이 소스 영역 및 드레인 영역의 도전형과 동일한 도전형이 되도록 하는 전압으로 유지되는 것을 특징으로 한다.

그 구조의 일례가 제 2C 도에 도시되어 있다. 제 2C 도에서, 5개의 TFT들(121 내지 125) 및 5개의 TFT들(126 내지 130)은 각각 직렬로 배열되며, 즉 n=5 이고 m=2 이다. TFT(121 및 126)(n=1)의 소스 영역들은 영상 신호선(131)에 접속된다. n번째 TFT들(123 및 128)(n=5)의 드레인 영역은 픽셀 셀들(132 및 133)의 픽셀 전극들에 각각 접속된다.

동일한 픽셀 전극에 직렬로 접속되는 TFT들(TFT들의 수는 n 임)에서, TFT들(TFT들의 수는 n-m(n > m)임)은 공통 게이트 신호선에 접속되며, 다른 TFT들(TFT들의 수는 m 임)은 공통 용량선에 접속된다. 게이트 신호선들은 서로 상이하고, 우수 및 기수 용량선들은 공통이다. 즉, 제 2C 도에서, 3개의 TFT들(121 내지 123)(TFT들의 수는 n-m 임)의 게이트 전극들은 게이트 신호선(135)에 접속되고 TFT들(126 내지 128)의 게이트 전극들은 게이트 신호선(134)에 접속된다. TFT들(124 및 125)(TFT들의 수는 m 임)의 게이트 전극들 및 TFT들(129 및 130)의 게이트 전극들은 공통 용량선(136)에 접속되어 게이트 전압을 원하는 전압으로 유지시킨다. 게이트 신호선에 접속되는 TFT가 LDD(얇게 도핑된 드레인) 구조 및/또는 오프셋 구조를 가질 때, OFF 전류를 더욱 효율적으로 감소시킬 수 있다.

본 발명의 또 다른 구조로서, 한 쌍의 인접 픽셀 전극들과, 이 픽셀 전극들간에 배열되는 한 쌍의 게이트 신호선들과, 이 게이트 신호선들 간에 배열되는 용량선과, 픽셀 전극들에 각각 접속되는 한 쌍의 아일랜드 반도체 영역들을 포함하며, 각 아일랜드 반도체 영역의 한 단부는 각 픽셀 전극에 접속되며, 각 게이트 신호선은 각 아일랜드 반도체 영역의 적어도 3개의 부분들을 가로질러 형성되고, 용량선을 각 아일랜드 반도체 영역의 적어도 2개의 부분들을 가로질러 형성되는, 액티브 매트릭스 표시 장치가 제공된다.

그 구조의 일례가 제 4C 도에 도시된다. 제 4C 도에서, 이 구조는 한 쌍의 인접한 픽셀 전극들(216 및 217)과, 픽셀 전극들(216 및 217) 간에 배열된 한 쌍의 게이트 신호선들(204 및 205)과, 게이트 신호선들 간에 배열된 용량선(209)과, 이 픽셀 전극(216 및 217)에 각각 접속되는 한 쌍의 아일랜드 반도체 영역들(이 영역 각각은 TFT의 활성층을 형성)(201 및 202)을 포함하며, 아일랜드 반도체 영역들(201 및 202) 각각의 한 단부는 픽셀 전극들(216 및 217) 각각에 접속되며, 게이트 신호선들(204 및 205) 각각은 아일랜드 반도체 영역들(201 및 202) 각각의 적어도 3개의 부분들을 가로질러 형성되고, 용량선(209)은 아일랜드 반도체 영역들(201 및 202) 각각의 적어도 2개의 부분들을 가로질러 형성된다.

그 구조가 사용될 때, 하나의 용량선은 한 쌍의 픽셀 전극들에 대해 공통으로 사용될 수 있으므로, 개구율은 증가될 수 있다. 제 6 도에서는, 최소한의 구조만이 도시되어 있다. 실제로 액정 표시 장치에서, 수백 x 수백 구조들(각각이 제 6 도에 도시됨)이 결합된다.

제 2C 도에서, 본 발명의 기본적인 특징은 TFT들(121 내지 125)을 직렬로 접속하고, TFT들(121 내지 123)의 게이트들을 게이트 신호선(135)에 접속시키고, 다른 TFT들(124 및 125)의 게이트들을 용량선(136)에 접속시키는 것이다. 따라서, 픽셀의 전압을 유지하는 시간 기간 동안, 용량선을 적절한 전압으로 유지시킴으로써 캐패시터들은 TFT들(124 및 125)의 게이트 전극 및 채널간에 형성된다.

따라서, TFT들(122 및 123)의 소스 및 드레인간의 전압이 감소되며, 그것에 의해 TFT들의 OFF 전류가 감소된다. 보조 캐패시터는 반드시 필요한 것은 아니다. 오히려, 이 보조 캐패시터는 데이타 기록 동안 부하를 증대시키기 때문에, 픽셀 셀의 용량 및 TFT들(124 및 125)에서 발생된 용량간의 비가 최적인 경우, 차라리 없는 것이 바람직하다.

우수선 및 기수선이 용량선에 공통으로 접속되기 때문에, 용량선들의 수는 우수선 및 기수선의 수 보다 1/2 만큼 작게된다. 따라서, 픽셀의 개구율은 증대될 수 있다.

특히 제 2C 도와의 동작을 설명한다. 선택 신호가 게이트 신호선(135)에 인가될 때, 모든 TFT들(121 내지 123)은 턴온된다. TFT들(124 및 125)을 ON시키기 위해서, 신호를 용량선(136)에 인가할 필요가 있다. 따라서, 픽셀 셀 (132)은 영상 신호선(131)상의 신호에 따라서 충전되고, 동시에 TFT들(124 및 125)도 충전된다. 충분한 충전이 실행될 때의 (등가) 단계에서, TFT들(122 및 123)의 소스 및 드레인간의 전압들은 거의 동일하게 된다.

이 단계에서, 선택 신호가 인가되지 않거나 접속되지 않을 경우, TFT들(121 내지 123)은 턴오프된다. 이 단계에서, TFT들(124 및 125)은 여전히 ON 상태가 된다. 다음에, 또 다른 픽셀 신호가 영상 신호선(131)에 인가된다. TFT(121)가 유한 OFF 전류를 갖기 때문에, TFT(124)에 저장된 전하는 방전되어 전압을 감소시킨다. 그러나, 이 TFT 의 속도는 제 2A 도의 정상적인 액티브 매트릭스 회로에서의 캐패시터(102)에서 전압이 강하하는 속도와 거의 동일하다.

TFT(122)에서, 소스 및 드레인간의 전압이 초기에 거의 제로가 되기 때문에, OFF 전류는 극히 작게 되지만, 그 후에 TFT(124)의 전압이 감소되어, TFT(122)의 소스 및 드레인간의 전압은 점차 증가되며, 결국 OFF 전류도 증가하게 된다. TFT(123)에서, OFF 전류는 또한 동일한 방식으로 점차 증가하지만, 이 속도는 TFT(122)의 속도 보다 훨씬 작게된다. 상기로부터, TFT들의 OFF 전류의 증가로 인한 픽셀 셀(132)의 전압 강하는 제 2A 도의 정상적인 액티브 매트릭스 회로 보다 훨씬 느리게 된다.

LDD(얇게 도핑된 드레인) 영역들 또는 오프셋 영역들이 TFT들(121 내지 125)의 채널들내에 형성되면, 이들 영역들은 드레인 저항(resistor) 및 소스 저항(resistor)이 되므로, 드레인 접합에서 전계 세기를 약화시켜 OFF 전류를 감소시킬 수 있다.

제 1A 도에서, 대략 M자형 반도체 영역(100)상에 게이트 신호선(134) 및 용량선(136)이 중첩되도록 이러한 회로의 집적도는 회로 배열에 의해 증가될 수 있다. 제 1B 도 내지 1D 도는 그 때의 가능한 조합 배열들을 도시한 것이며, 어느 것을 사용하여도 동일한 효과들이 얻어진다.

제 1B 도는 가장 전형적인 형태를 도시한 것이다. TFT들(121 내지 125)은 반도체 영역(100)과 게이트 신호선(134) 및 용량선(136)의 교점들(게이트 신호선과의 교점 3개 및 용량선과의 교점 2개: 전체 교점 5개)에 형성된다. N-형 또는 P-형 불순물은 게이트 신호선들 및 용량선들에 의해 분리된(인클로우즈된) 반도체 영역의 영역들(제 1B 도의 4개의 영역들) 및 반도체 영역의 양단부들의 영역들로 주입되어, 이들이 TFT의 소스 및 드레인이 되게 한다. 영상 신호선 및 픽셀 전극은 반도체 영역의 단부들 중 어느 하나의 단부에 접속된다.(제 1B 도)

제 1C 도에서, 점들 a 및 b 가 용량선(136)에 의해 커버되지 않을 수 있다. 이것은 TFT들(124 및 125)이 단지 캐패시터들로서 기능하는데 충분하기 때문이다.

제 1D 도에서, 반도체 영역(100)과 6개의 교점들을 형성함으로써 6개의 TFT들(301 내지 306)(제 2D 도에서 307 내지 312)이 서로 직렬로 접속되는 스위칭 소자들을 구성하는 것이 가능하다. 매트릭스 회로는 제 2D 도에 도시되고, 제 2C 도에서 TFT(122)(127)는 2개의 직렬 TFT들(308 및 309)(302 및 303)로 간단히 대체된다. 따라서, 제 2C 도와 비교하여 OFF 전류를 감소시킬 수 있다.

본 실시예의 상세한 설명

[실시예 1]

본 실시예는 회로의 제조 공정들을 기술함으로써 본 발명의 이해를 높인다. 본 실시예는 제 2C 도의 회로의 박막 트랜지스터들(TFT들)(121 내지 125)의 직렬회로의 제조 공정들을 나타낸다. 제 1A 도 내지 제 1D 도는 본 실시예의 회로를 위에서 본 도면을 도시하고, 제 3A 도 내지 제 3D 도는 제조 공정의 단면도이다. 제 3A 도 내지 제 3D 도에서, 좌측은 제 1A 도의 점선 X-Y로 표시된 부분을 잘라서 본 단면도이고, 우측은 X'-Y'로 표시된 부분을 잘라서 본 단면도이다. 이들은 인접하여 도시되었지만, X-Y 및 X'-Y'는 동일한 직선 상에 존재하지 않는다는 것을 명백히 알 수 있을 것이다.

이 실시예의 특징은 게이트 전극을 양극 처리함으로써 오프셋 게이트를 구성하여, OFF 전류를 더욱 감소시키는 것이다. 게이트 전극을 양극 처리하는 기술이 일본 특허 공개 번호 제 5-267667 호에 기재되어 있다. 통상적으로 사용되는 구성을 갖는 게이트 전극이 또한 본 발명에서 활용될 수 있다.

1000 내지 5000Å, 예를 들어 3000Å의 두께를 갖는 실리콘 산화막(152)이 기판(코닝(Corning) 7059 유리, 100mm x 100mm)(151) 상에 기저막으로서 형성된다. TEOS(tetraethoxysilane)는 실리콘 산화막(152)을 형성하기 위해 플라즈마 CVD(chemical vapor deposition; 화학 증기 증착)에 의해 분해되고 침착된다. 이 공정은 또한 스퍼터링에 의해 실행될 수 있다.

300 내지 1500Å, 예를 들어 500Å의 두께를 갖는 비정질 실리콘막은 플라즈마 CVD 또는 저압 CVD(LPCVD)에 의해 침착되고, 550 내지 600℃의 분위기에서 8시간 내지 24시간 동안 방치되어 결정화된다. 이 결정화는 소량의 니켈을 첨가함으로써 촉진될 수 있다. 니켈 등을 첨가함으로써 결정화를 촉진시키고, 결정화 온도를 감소시키고, 결정화 시간을 짧게 하는 기술이 일본 특허 공개 번호 제 6-244104호에 제안되어 있다.

이 공정은 레이저 조사 등으로 포토 어닐링함으로써 실행될 수 있다. 이것은 열 어닐링 및 포토 어닐링의 조합에 의해 실행될 수 있다.

결정화된 실리콘 막은 에칭되어 대략 M자형의 아일랜드형 영역(100)을 형성한다. 게이트 절연막(153)이 이 영역상에 형성된다. 즉, 700 내지 1500Å, 예를 들어 1200Å의 두께를 갖는 실리콘 산화막이 플라즈마 CVD에 의해 형성된다. 이 공정은 또한 스퍼터링에 의해 실행될 수 있다(제 1A 도 및 3A 도).

알루미늄(1 중량 %의 Si, 또는 0.1 내지 0.3 중량 %의 Sc를 함유)막은 스퍼터링에 의해 1000Å 내지 3μ m, 예를 들어 5000Å의 두께로 형성되며, 그 다음 게이트 신호선(134) 및 용량선(136)을 형성하도록 에칭된다. 이들은 둘 다 TFT들의 게이트 전극들이다 (제 1B 도 및 3B 도).

이 단계에서, 제 6 도에서 기판(601)상의 다른 게이트 신호선들 및 용량선들(알루미늄 배선(602)) 전부가 액티브 매트릭스 영역(603)의 주변에 형성된 알루미늄막 영역(604)에 접속된다. 그러나, 주변 회로(게이트 구동기(605) 및 소스 구동기(606))의 게이트 전극들 등의 알루미늄 배선이 알루미늄막 영역(604)과 절연되도록 설계되는 경우, 양극화가 주변 회로에서 발생하지 않으므로, 집적도가 개선된다.

게이트 전극들(게이트 신호선(134) 및 용량선(136))에 전해 용액으로 전류를 통하여 양극화하여, 500 내지 2500Å, 예를 들어 2000Å의 두께를 갖는 양극 산화물이 형성된다. 전해 용액은 에틸렌 글리콜(ethylene glycol)로 L-주석산(L-tartaric acid)을 5% 농도로 희석하고, 암모니아를 이용하여 PH를 7.0± 0.2로 조정함으로써 얻어진다. 용액에 기판을 담근다. 정전류원의 +측은 기판상의 게이트 전극들에 접속되고, -측은 플래티늄 전극에 접속된다. 전압은 20mA의 정전류로 인가되고, 산화는 전압이 150V에 도달할 때까지 계속된다. 전류가 0.1mA 이하로 감소할 때까지 산화는 150V의 정전압으로 계속된다. 따라서, 2000Å의 두께를 갖는 알루미늄 산화막들(154 및 155)이 게이트 신호선(134) 및 용량선(136)상에서 얻어진다(제 3C 도).

그 다음, 불순물(인)은 게이트 전극 부분들(게이트 전극들과 그 주변의 양극 산화물막)을 마스크로서 이온 도핑함으로써 자기-정렬적으로 아일랜드-형 영역(100)에 주입되어, N-형 불순물 영역을 형성한다. 도핑 가스는 포스핀(PH₃)이다. 도우즈(dose)는 1x10¹⁴ 및 5x10¹⁵ atoms/㎠, 예를 들어 1x10¹⁵atoms/㎠이고, 가속 전압은 60 내지 90kV, 예를 들어 80kV 이다. 따라서, N-형 불순물 영역들(156 내지 159)이 형성된다(제 3D 도).

KrF 엑시머 레이저(248nm 의 파장, 20ns의 펄스 폭)는 도핑된 불순물 영역들(156 내지 159)을 활성화시키기 위하여 조사된다. 레이저의 적절한 에너지 밀도값은 200 내지 400mJ/㎠, 바람직하게는 250 내지 300mJ/㎠ 이다. 이 공정은 또한 열 어닐링에 의해 실행될 수 있다. 특히, 활성화는 촉매 원소(니켈)를 포함함으로써, 통상적인 경우보다 더 낮은 온도로 열 어닐링에 의해 실행될 수 있다.(일본 특허 공개 번호 제 6-267989 호).

N-형 불순물 영역들(156 및 157)은 이 방식으로 형성되지만, 본 실시예에서 불순물 영역들은 양극 산화물의 두께만큼 게이트 전극들로부터 분리되고, 이것이 소위 오프셋 게이트들임을 알 수 있다. TFT들(121, 123, 124 및 125)이 형성됨을 알 수 있다. 다른 TFT(122)도 동일한 방식으로 형성된다.

그리고 나서, 실리콘 산화막(160)은 플라즈마 CVD 에 의해 층간 절연막으로서 5000Å의 두께로 형성된다. TEOS 및 산소는 원료 가스들로서 사용된다. 그리고 나서, 층간 절연막 (160) 및 게이트 절연막(153)은 에칭되어 N-형 불순물 영역(156)에 콘택트 홀을 형성한다. 그리고 나서, 알루미늄막은 스퍼터링에 의해 형성되고 에칭되어 소스 전극-배선(161)을 형성한다. 이것은 영상 신호선(131)의 연장이다(제 3E 도).

그리고 나서, 패시베이션막(162)이 형성된다. NH₃/SiH₄/H₂ 혼합 가스를 이용하여 플라즈마 CVD에 의해, 실리콘 질화막이 2,000 내지 8,000Å, 예를 들어 4,000Å의 두께로 패시베이션막으로써 형성된다. 그리고 나서, 패시베이션막(162), 층간 절연막(160) 및 게이트 절연막(153)은 에칭되어 N-형 불순물 영역(159)에 픽셀 전극용 콘택트 홀을 형성한다.

인듐 주석 산화물(ITO) 막은 스퍼터링에 의해 형성되고 에칭되어 픽셀 전극(163)을 형성한다. 픽셀 전극은 픽셀 셀(132)의 한 전극이다. 그 공정에 의해, 액티브 매트릭스 회로 소자는 제 2C 도에 도시된 바와 같이 직렬로 접속되는 N-채널형 TFT들(121 내지 125)(126 내지 130)을 갖는다 (제 3F 도).

[실시예 2]

제 4A 도 내지 제 4F 도는 본 실시예에서 회로를 형성하는 공정을 도시한 것이다. 공지된 방법(또는 실시예 1에서의 방법)이 사용되므로 특정 공정들의 상세한 설명이 제시되지 않는다. 본 실시예의 등가 회로가 제 2C 도에 도시된다.

제 4A 도에서, 결정 실리콘막은 패턴닝되어 실시예 1(또는 제 1A 도)에서와 같이 대략 M자형 반도체 영역들(활성층들)(201 내지 204)을 원하는 위치들에 형성한다. 게이트 절연막(도시되지 않음)이 형성된 후, 게이트 신호선들(205 내지 208)은 병렬로 배열되며, 용량선(209)은 게이트 신호선들(205 및 206) 간에 형성되고, 용량선(210)은 게이트 신호선들(207 및 208)간에 형성된다. 게이트 신호선들(205 내지 208), 용량선들(209 및 210) 및 활성층들(201 내지 204)간의 위치 관계는 실시예 1과 동일하다. 활성층들(201 내지 204)은 3개의 부분들에서 게이트 신호선들(205 내지 208)과 중첩된다. 또한, 활성층들(201 및 202)은 2개의 부분들에서 공통 용량선(209)과 중첩되고, 활성층들(203 및 204)은 2개의 부분들에서 공통 용량선(210)과 중첩된다(제 4A 도).

N-형 또는 P-형의 도전형을 제공하기 위한 불순물이 활성층들(201 내지 204)에 도핑된 후, 층간 절연체(도시되지 않음)가 형성되고, 그 다음 콘택트 홀들(211 내지 214)이 활성층들(201 내지 204)의 좌측 단부들에 형성되고, 영상 신호선(215)이 형성된다(제 4B 도).

제 4C 도에서, 콘택트 홀들은 활성층들(201 내지 204)의 우측 단부들에 형성되고, 픽셀 전극들(216 내지 219)은 게이트 신호선들(205 내지 208) 및 영상 신호선(215)에 의해 둘러싸인 영역들에 형성되어 픽셀 전극들을 활성층(201 내지 204)의 우측 단부들과 연결한다.

그 공정들에 의해, 액티브 매트릭스 회로용 스위칭 소자들이 형성된다. 본 실시예에서, 하나의 용량선(209)(210)이 한 쌍의 픽셀 전극들(216 및 217)(218 및 219)에 대해 공통으로 이용될 수 있기 때문에, 용량선의 수는 1/2 이 될 수 있고, 이에 따라서 픽셀의 개구율은 증가될 수 있다. 제 4C 도에서는, 최소한의 구조만이 도시된다. 실제로 액정 표시 장치에서, 수백 x 수백 구조들(각각이 제 4C 도에 도시됨)이 결합된다.

제 2C 도는 제 4C 도의 액티브 매트릭스 회로의 등가 회로도이다. 게이트 신호선들(204 및 205)은 게이트 신호선들(135 및 134)에 각각 대응하고, 용량선(209)은 용량선(316)에 대응한다. TFT들(121 내지 125)은 활성층(201), 게이트 신호선(205) 및 용량선(209)으로 구성된다. TFT들(126 내지 130)은 활성층(202), 게이트 신호선(206) 및 용량선(209)으로 구성된다. 픽셀 전극들(216 및 217)은 픽셀 셀들(132 및 133)의 한 전극에 대응한다.

개구율을 증가시키기 위하여, 제 4D 도 내지 제 4F 도에 도시된 바와 같이, 활성층(221)에 형성된 TFT 의 일부분을 영상 신호선(224)과 중첩시키는 것이 효율적이다. 또한, 제 4E 도에서, 활성층(221)의 모든 벤딩 부분(bending portion)들을 용량선(222) 및 게이트 신호선(223)으로 덮도록 배열될 수 있다.

벤딩 부분들의 수와, 활성층 및 게이트 신호선들 및 용량선간의 교점들의 수가 증가될 때, 트랜지스터들의 수는 증가될 수 있다. 따라서, OFF 전류를 더욱 감소시킬 수 있다. 제 5A 도에서, 활성층(501)에서의 벤딩 부분들의 수가 제 1A 도 내지 제 1D 도의 아일랜드 영역의 밴딩 부분들의 수 보다 1만큼 크게되고, 활성층(501)이 게이트 신호선(502) 및 용량선(503)과 중첩될 때, 스위칭 소자로서 사용되는 6개의 TFT들이 형성되고 캐패시터로서 사용되는 3개의 TFT들이 형성된다.

[실시예 3]

이 실시예는 제 4C 도의 구조를 수정함으로써 얻어지는 구조에 관한 것이다. 제 7 도는 이 실시예의 구조의 평면도이다. 제 4C 도의 부호들과 동일한 부호들은 동일한 부재들(members)을 표시한다. 본 실시예의 등가 회로는 제 2C 도의 회로 구조를 갖는다.

제 7 도의 구조적인 특징은 두개의 픽셀들을 위해 공통 용량선을 이용하는 방식이다. 실시예 2에서, 활성층들(201 및 202) 또는 활성층들(203 및 204)은 용량선들(209 또는 210)에 관하여 점에서 대칭적으로 배열되어, 용량선들(209 및 210)이 활성층들(201 내지 204)과 중첩되는 영역들이 용량선들(209 및 210)의 길이 방향을 따라서 배열되도록 한다.

실시예 3에서, 활성층들(201 및 202) 또는 활성층(203 및 204)이 용량선들(209 또는 210)에 관하여 선에서 대칭적으로 배열되어, 용량선들(209 및 210)이 활성층들(201 내지 204)과 중첩되는 영역들이 용량선들(209 및 210)의 폭 방향을 따라서 배열되도록 한다.

이 실시예에서, 한 쌍의 용량선들이 공통으로 하나의 픽셀 전극에 사용되기 때문에, 용량선들의 수는 1/2 이 될 수 있고, 따라서 개구율이 증가될 수 있다.

[실시예 4]

이 실시예는 제 4C 도의 구조를 수정함으로써 얻어지는 또 다른 구조에 관한 것이다. 제 8 도는 본 실시예의 구조를 도시한다. 제 4C 도의 부호들과 동일한 부호들은 동일한 부재들을 표시한다. 본 실시예의 구조의 등가 회로는 제 2C 도에 도시된다.

실시예 2와 유사한 바와 같이, 실시예 4에서, 활성층들(201 및 202) 또는 활성층(203 및 204)은 점에서 대칭적으로 배열되어, 용량선들(209 및 210)이 활성층들(201 내지 204)과 중첩되는 영역들이 용량선들(209 및 210)의 길이 방향을 따라서 배열되도록 한다. 본 실시예에서, 활성층들(201 및 202) 및 활성층들(203 및 204)은 제 8 도에 도시된 바와 같이 배열된다.

본 실시예에서, 한 쌍의 용량선들이 공통으로 하나의 픽셀 전극에 사용되기 때문에, 용량선들의 수는 1/2 이 될 수 있고, 따라서 개구율이 증가될 수 있다.

본 발명에서, 다수의 TFT들의 게이트들을 각 픽셀에서 게이트 신호선과 용량선에 접속함으로써 액정 셀의 전압의 강하를 억제할 수 있다. 또한, 한 쌍의 용량선들이 공통으로 한 픽셀 전극에 사용되기 때문에, 용량선들의 수는 1/2이 될 수 있고, 따라서 개구율이 증가될 수 있다.

일반적으로, TFT들의 열화는 소스 및 드레인간의 전압에 좌우된다. 그러나, 본 발명에 따르면, 제 2C 도의 TFT들(122, 123, 126 및 127)의 소스 및 드레인이 모든 구동 공정동안 저전압으로 유지되기 때문에, 본 발명에 의한 열화를 방지할 수 있다.

본 발명은 고해상도 영상 표시를 필요로 하는 응용들에 효율적이다. 즉, 빛과 그림자의 256 또는 그 이상의 매우 섬세한 그레이데이션(gradation)들을 표시하기 위하여, 액정 셀의 방전은 1 프레임 동안 1% 이하로 억제되어야만 된다. 종래 시스템들로는, 제 2A 도 또는 제 2B 도 중 어느 것도 이 목적에 적합하지 않다.

본 발명은 대단히 많은 수의 행들(선들)을 갖는 매트릭스 표시등에 적합한 결정 실리콘 반도체 TFT들을 이용하는 액티브 매트릭스 표시 장치에 적합하다. 일반적으로, 많은 수의 행들을 갖는 매트릭스로 인해, 행당 선택 주기는 짧게되고 따라서 비정질 실리콘 반도체 TFT들은 적합하지 않게 된다. 그러나, 결정 실리콘 반도체들을 이용하는 TFT들은 OFF 전류가 크게 된다는 문제점을 갖는다.

따라서, OFF 전류가 감소될 수 있는 본 발명은 이 분야에 상당한 기여를 할 수 있다. 비정질 실리콘 반도체들을 이용하는 TFT들이 유리하다.

본 실시예들은 상부(top) 게이트형 구조를 갖는 TFT들에 관하여 주로 설명하고 있지만, 본 발명의 장점들은 하부(bottom) 게이트형 또는 다른 구조가 사용되는 경우에도 변함없다는 점이다.

본 발명에 따르면, 최소 변화로 최대 효과를 얻을 수 있다. 특히, 박막 반도체 영역(활성층)의 형태가 복잡할지라도, 상부 게이트형 TFT들로, 게이트 전극들 등은 매우 간단한 형태를 가지며, 결국 상부층 배선의 커팅(비접속)을 방지할 수 있다. 역으로, 게이트 전극이 복잡한 형태를 가지면, 개구율이 감소된다. 따라서, 본 발명은 산업상 유용하다.

제 1A 도 내지 제 1D 도는 본 발명의 반도체 영역, 게이트 신호선 및 용량선의 배열을 도시한 도면.

제 2A 도 내지 제 2D 도는 액티브 매트릭스 회로들의 아웃라인을 도시한 도면.

제 3A 도 내지 제 3F 도는 본 실시예에서 스위칭 소자들의 제조 공정(단면도)을 도시한 도면.

제 4A 도 내지 제 4F 도는 본 실시예에서 스위칭 소자들의 제조 공정(상면도)을 도시한 도면.

제 5A 도 내지 제 5B 도는 본 실시예에서 반도체 영역, 게이트 신호선 및 용량선의 배열을 도시한 도면.

제 6 도는 본 실시예에서 게이트 신호선, 용량선, 주변 회로 등의 배열을 도시한 도면.

제 7 도는 본 실시예에서 픽셀 영역들의 상면도.

제 8 도는 본 실시예에서 픽셀 영역들의 상면도.

* 도면의 주요 부분에 대한 부호의 설명 *

100 : 아일랜드형 영역 121, 122, 123, 124 및 125 : TFT

131 : 영상 신호선 132, 133 : 픽셀 셀

134, 135 : 게이트 신호선

Claims (21)

1. 표시 장치에 있어서,

   기판과,

   상기 기판 상에 제공되는 제 1 반도체 아일랜드와,

   상기 기판 상에 제공되는 제 2 반도체 아일랜드와,

   상기 제 1 반도체 아일랜드에 제공되는 제 1 소스 영역 및 제 1 드레인 영역과,

   상기 제 1 반도체 아일랜드에 제공되며 상기 제 1 소스 영역과 상기 제 1 드레인 영역 사이에 제공되는 제 1 채널 영역과,

   상기 제 1 채널 영역 상에 제공되는 제 1 게이트 신호선과,

   상기 제 2 반도체 아일랜드에 제공되는 제 2 소스 영역 및 제 2 드레인 영역과,

   상기 제 2 반도체 아일랜드에 제공되며 상기 제 2 소스 영역 및 상기 제 2 드레인 영역 사이에 제공되는 제 2 채널 영역과,

   상기 제 2 채널 영역 상에 제공되는 제 2 게이트 신호선과,

   상기 제 1 반도체 아일랜드에 제공되며 상기 제 1 소스 영역과 상기 제 1 드레인 영역 사이에 제공되는 제 3 채널 영역과,

   상기 제 2 반도체 아일랜드에 제공되며 상기 제 2 소스 영역과 상기 제 2 드레인 영역 사이에 제공되는 제 4 채널 영역과,

   상기 제 3 채널 영역과 상기 제 4 채널 영역 상에 제공되는 공통 용량선과,

   상기 제 1 소스 영역과 상기 제 1 드레인 영역 중 하나에 접속되며, 상기 제 2 소스 영역과 상기 제 2 드레인 영역 중 하나에 접속되는 영상 신호선과,

   상기 제 1 소스 영역과 상기 제 1 드레인 영역 중 다른 하나에 접속되는 제 1 픽셀 전극과,

   상기 제 1 픽셀 전극에 인접하게 제공되며 상기 제 2 소스 영역과 상기 제 2 드레인 영역 중 다른 하나에 접속되는 제 2 픽셀 전극을 포함하는, 표시 장치.
2. 제 1 항에 있어서, 상기 표시 장치는 액정 표시 장치, 플라즈마 표시 장치 및 전자발광 표시 장치로 이루어진 그룹으로부터 선택되는, 표시 장치.
3. 제 1 항에 있어서, 상기 제 1 소스 영역은 N형 불순물을 함유하는, 표시 장치.
4. 제 1 항에 있어서, 상기 제 1 소스 영역은 P형 불순물을 함유하는, 표시 장치.
5. 제 1 항에 있어서, 상기 제 1 드레인 영역은 N형 불순물을 함유하하는, 표시 장치.
6. 제 1 항에 있어서, 상기 제 1 드레인 영역은 P형 불순물을 함유하는, 표시 장치.
7. 제 1 항에 있어서, 상기 제 2 소스 영역은 N형 불순물을 함유하는, 표시 장치.
8. 제 1 항에 있어서, 상기 제 2 소스 영역은 P형 불순물을 함유하는, 표시 장치.
9. 제 1 항에 있어서, 상기 제 2 드레인 영역은 N형 불순물을 함유하는, 표시 장치.
10. 제 1 항에 있어서, 상기 제 2 드레인 영역은 P형 불순물을 함유하는, 표시 장치.
11. 제 1 항에 있어서, 상기 제 1 게이트 신호선은 알루미늄을 포함하는, 표시 장치.
12. 제 1 항에 있어서, 상기 제 2 게이트 신호선은 알루미늄을 포함하는, 표시 장치.
13. 제 1 항에 있어서, 상기 공통 용량선은 알루미늄을 포함하는, 표시 장치.
14. 제 1 항에 있어서, 상기 제 1 픽셀 전극은 인듐 주석 산화물(indium tin oxide)을 포함하는, 표시 장치.
15. 제 1 항에 있어서, 상기 제 2 픽셀 전극은 인듐 주석 산화물을 포함하는, 표시 장치.
16. 제 1 항에 있어서, 상기 제 1 반도체 아일랜드는 결정 실리콘을 포함하는, 표시 장치.
17. 제 1 항에 있어서, 상기 제 2 반도체 아일랜드는 결정 실리콘을 포함하는, 표시 장치.
18. 제 1 항에 있어서, 상기 제 1 소스 영역은 인을 함유하는, 표시 장치.
19. 제 1 항에 있어서, 상기 제 1 드레인 영역은 인을 함유하는, 표시 장치.
20. 제 1 항에 있어서, 상기 제 2 소스 영역은 인을 함유하는, 표시 장치.
21. 제 1 항에 있어서, 상기 제 2 드레인 영역은 인을 함유하는, 표시 장치.