JPH06216386A - 薄膜半導体装置 - Google Patents

Abstract

(57)【要約】 【目的】 一つのゲ−ト電極を有する従来構成の薄膜半
導体装置に新たな層を設けることなく第２のゲ−ト電極
を配した薄膜半導体装置を提供する。 【構成】 絶縁基板１上の略同一平面において、半導体
活性層２、この半導体活性層２の両脇に低濃度不純物領
域３ａ，３ｂ及びオフセット領域４ａ，４ｂがそぞれ配
設され、さらに、一方のオフセット領域４ａにはソース
領域５ａが、他方のオフセット領域４ｂにはドレイン領
域５ｂが、それぞれ接合形成されている。そして、これ
ら半導体活性層２等の上にはゲ−ト絶縁膜層６を介して
第１のゲ−ト電極７及び第２のゲ−ト電極８ａ，８ｂが
それぞれ設けられている。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、薄膜半導体装置に係
り、特に、液晶ディスプレイ等の表示素子を構成するア
クティブマトリクス素子として用いられる薄膜半導体装
置の改良に関する。

【０００２】

【従来の技術】多結晶シリコン（ｐｏｌｙ−Ｓｉ）薄膜
を活性層としてなる薄膜トランジスタは（ＴＦＴ）は、
安価なガラス基板上に形成可能であるために液晶ディス
プレイ装置のアクティブマトリクス素子として用いるこ
とができると共に、電流駆動能力が比較的高いので、周
辺駆動回路を構成することもできるということから、安
価な液晶ディスプレイ装置を提供することができるとい
う利点を有するものである。しかしならが、このｐｏｌ
ｙ−Ｓｉを用いたＴＦＴは、オフ電流が大きいので、ア
クティブマトリクス素子として用いた場合に画素電位保
持特性が悪く、ディスプレイの表示性能が低下する一つ
の要因となっている。

【０００３】かかる欠点を解決する技術として、ソ−ス
及びドレイン領域近傍に低不純物濃度領域を設けたLigh
tly Doped Drain(ＬＤＤ）構造を有するＴＦＴが提案さ
れている。図５及び図６には、このＬＤＤ構造を有する
ＴＦＴの一例が示されており、以下、同図を参照しつつ
このＴＦＴについて説明する。

【０００４】このＴＦＴは、絶縁基板１８上にｐｏｌｙ
−Ｓｉからなる半導体活性層１９が島状に設けられ、さ
らにこの半導体活性層１９を覆うようにゲ−ト絶縁膜２
０が形成され（図５（ａ）参照）、このゲ−ト絶縁膜２
０の所定の位置にフォトリソグラフィ−工程によりゲ−
ト電極２１が設けられる（図５（ｂ）参照）。そして、
基板上方より全面に少量の不純物イオンが注入された
後、基板全面を覆うマスク層２２を形成する（図６
（ａ）参照）。続いて、フォトリソグラフィ−工程によ
りゲ−ト電極２１の周囲にのみマスク層２２を残し（図
６（ｂ）参照）、その後上方より不純物イオンを注入す
ると、先の半導体活性層１９の内、マスク層２２によっ
て覆われていない部分がド−ピングされてドレイン及び
ソ−ス領域２３ａ，２３ｂとなる（図６（ｃ）参照）。
このようにして製造されたＴＦＴにおける低濃度不純物
領域２４ａ，２４ｂの長さＬａ，Ｌｂ（図６（ｃ）参
照）の精度は、ゲ−ト電極２１を形成する際のマスク合
わせと、ドレイン及びソ−ス領域２３ａ，２３ｂを形成
するためのマスク合せにおけるアライメント精度に大き
く影響され易いため粗く、ＴＦＴの特性にばらつきを生
じるという欠点がある。

【０００５】さらにこのような欠点を解消する技術とし
て、例えば、図７に示された構造を有してなるＴＦＴが
提案されている。すなわち、このＴＦＴは、層間絶縁膜
層２５の上に第２のゲ−ト電極２６を設け、この第２の
ゲ−ト電極２６に印加された電圧によってオフセット領
域２７ａ，２７ｂに電荷を誘起させ、この電荷が誘起さ
れたオフセット領域２７ａ，２７ｂの部分がソ−ス又は
ドレインとして機能するためにこの部分の電気抵抗が小
さくなる。したがって、このオフセット領域２７ａ，２
７ｂのチャンネル方向に沿った長さにばらつきが生じて
も導通時の電流値に影響を与えることがないものであ
る。また、このＴＦＴにおいては、非導通状態における
ドレイン端部に続くオフセット領域２７ｂは、第２のゲ
−ト電極２６によりドレインとして機能するので、不純
物イオン注入に起因する結晶欠陥が少なく、そのため、
非導通時のいわゆるオフ電流の原因となる電荷の発生が
少なくなり、したがってオフ電流が小さいというもので
ある。尚、図７において図５及び図６に示されたＴＦＴ
と同一の構成要素については、同一の符号を付してここ
での説明を省略する。

【０００６】

【発明が解決しようとする課題】しかしながら、上述の
ＴＦＴにおいては、ゲ−ト電極が一つである従来のもの
にさらにもう一つの電極層を設け、その電極層に第２の
ゲ−ト電極を配置する構造であるので、製造工程が増え
高価なものとなるという問題があった。また、このＴＦ
Ｔを液晶ディスプレイ装置に用いる場合には、画素の開
口率の低下によって、コントラストが小さくなるという
問題があった。

【０００７】本発明は、上記実情に鑑みてなされたもの
で、一つのゲ−ト電極を有する従来構造の薄膜半導体装
置に新たな電極層を設けることなく第２のゲ−ト電極を
有してなる薄膜半導体装置を提供するものである。

【０００８】

【課題を解決するための手段】請求項１記載の薄膜半導
体装置は、半導体活性層の両脇にそれぞれ高い不純物濃
度を有する第１の高不純物濃度領域と第２の高不純物領
域とを配設し、これら第１及び第２の高不純物濃度領域
並びに前記半導体活性層を覆うゲ−ト絶縁膜層を設け、
第１のゲ−ト電極とこの第１のゲ−ト電極を挟むように
形成された第２のゲ−ト電極とを前記ゲ−ト絶縁膜層を
介して前記半導体活性層の上部に位置するように前記ゲ
−ト絶縁膜層上に配設すると共に、これら第１及び第２
のゲ−ト電極及び前記ゲ−ト絶縁膜層を覆う層間絶縁膜
を設けてなるものである。第１のゲ−ト電極直下の半導
体活性層と第２のゲ−ト電極直下の半導体活性層との間
には、不純物濃度が低い低濃度不純物領域を形成したも
のが好適である。

【０００９】

【作用】ゲ−ト絶縁膜層を介して半導体活性層の上部に
位置する第２のゲ−ト電極は、第１のゲ−ト電極と同じ
平面内に配されるので、第２のゲ−ト電極を設けるため
の層を増やす必要がなく、しかも第２のゲ−ト電極はゲ
−ト絶縁膜層を介して半導体活性層上に位置するので第
２のゲ−ト電極に印加される電圧によって第２のゲ−ト
電極直下の半導体活性層に電界を発生させることがで
き、そのため、従来の第２のゲ−ト電極と同様な作用、
すなわち、いわゆるオン電流のばらつきが少なくなる共
にオフ電流が抑圧されるという作用を得ることができる
こととなるものである。

【００１０】

【実施例】以下、図１乃至図４を参照しつつ本発明に係
る薄膜半導体装置について説明する。ここで、図１は本
発明に係る薄膜半導体装置の一実施例を示す縦断面図、
図２及び図３は本発明に係る薄膜半導体装置の製造プロ
セスの主要工程を説明するための平面図、図４は本発明
に係る薄膜半導体装置の等価回路である。

【００１１】本実施例における薄膜半導体装置としての
薄膜トランジスタは、図１に示されたように絶縁基板１
上の略同一平面上に半導体活性層２、低濃度不純物領域
３ａ，ｂ、第１の高不純物濃度領域としてのソ−ス領域
５ａ及び第２の高不純物濃度領域としてのドレイン領域
５ｂが設けられると共に、これら半導体活性層２等を覆
うようにしてゲ−ト絶縁膜層６が形成されている。さら
に、このゲ−ト絶縁膜層６の上に第１のゲ−ト電極７及
び第２のゲ−ト電極８ａ，８ｂが略同一平面上に設けら
れ、これら第１及び第２のゲ−ト電極７，８ａ，８ｂを
覆うように層間絶縁膜層９が形成されている。そして、
層間絶縁膜層９及びゲ−ト絶縁膜層６には、ソ−ス領域
５ａ及びドレイン領域５ｂに位置する積層方向にコンタ
クト孔１０ａ，１０ｂが穿設され、このコンクト孔１０
ａ，１０ｂを介してソ−ス電極層１１ａが層間絶縁膜層
９の表面からソ−ス領域５ａへ、ドレイン電極層１１ｂ
が層間絶縁膜層９の表面からドレイン領域５ｂへ、それ
ぞれ設けられている。

【００１２】第２のゲ−ト電極８ａ，８ｂは、一方の端
部側が互いに接続されているもので、本実施例において
は図３（ｃ）に示されるように帯状の延設部１２によっ
て接続されており、この延設部１２も第２のゲ−ト電極
８ａ，８ｂの一部を形成するようになっている。また、
この延設部１２は、ドレイン領域５ｂから延設された電
極部１３とゲ−ト絶縁膜層６を介して対向するように設
けられており、蓄積容量１４を形成するようになってい
る。尚、本実施例の薄膜トランジスタは、液晶ディスプ
レイ装置に用いられた場合の例であり、このため、図３
（ｃ）に示されたように第１のゲ−ト電極７はゲ−ト電
極ライン１５に、ソ−ス電極層１１ａはデ−タライン１
７に、それぞれ接続されている。

【００１３】次に、本実施例の薄膜トランジスタの製造
プロセスについて図２乃至図３を参照しつつ説明する。
先ず、ガラス等の絶縁部材からなる絶縁基板１上にａ−
Ｓｉを堆積させ、結晶化アニ−ルを施すことによってａ
−Ｓｉをｐｏｌｙ−Ｓｉに成長させてｐｏｌｙ−Ｓｉを
得、これを島状にパタ−ニングすることによりｐｏｌｙ
−Ｓｉからなる半導体活性層２を得る。続いて、半導体
活性層２を覆うように、例えば酸化シリコン等の絶縁部
材を積層することによってゲ−ト絶縁膜層６を形成する
（図２（ａ）参照）。

【００１４】次に、例えばアルミニウム等の導電性部材
を着膜し、その後、フォトリソグラフィ−によりパタ−
ニングすることによって第１のゲ−ト電極７及び第２の
ゲ−ト電極８ａ，８ｂを形成する（図２（ｂ）参照）。
より詳細には第１のゲ−ト電極７及び２のゲ−ト電極８
ａ，８ｂの形成の際に、第２のゲ−ト電極８ａ，８ｂに
接続される延設部１２及び第１のゲ−ト電極７に接続さ
れるゲ−ト電極ライン１５も同時に形成されるものであ
る（図３（ｃ）参照）。引き続いて、絶縁基板１の上方
（図３（ｂ）において絶縁基板１の上側）より全面に極
少量の不純物イオンを注入する（尚、この極少量の不純
物の注入は必ずしも必須のものではなく、省略してもよ
い工程であり、省略した場合には、先の低濃度不純物領
域３ａ，３ｂはなくなり、この部分も不純物が注入され
ていないオフセット領域となる。）。

【００１５】そして、少なくとも第１のゲ−ト電極７と
第２のゲ−ト電極８ａ，８ｂとの間（図３（ａ）におい
て紙面横方向）を覆うようにフォトリソグラフィ−工程
を実施するためのマスクパタ−ン１６を形成する（図３
（ａ）参照）。このマスクパタ−ン１６形成の際、この
マスクパタ−ン１６の位置と第１のゲ−ト電極７及び第
２のゲ−ト電極８ａ，８ｂを形成する際に用いられるマ
スクパタ−ン（図示せず）の位置との間に、位置ずれが
生じることがある。例えば、第１のゲ−ト電極７の設計
上の幅（図３（ａ）において紙面左右方向）をＬ１、第
２のゲ−ト電極８ａ，８ｂの設計上の幅（図３（ａ）に
おいて紙面左右方向）をＬ２、第１のゲ−ト電極７と第
２のゲ−ト電極８ａ，８ｂの設計上の間隔をＬ0 とした
場合、マスクパタ−ン１６と第２のゲ−ト電極８ａ，８
ｂとの横方向（図３（ａ）において紙面左右方向）での
重なり部分の長さの設計値をＬ２／２とすると、マスク
アライメントのずれにより、ソ−ス領域５ａ側に近い第
２ゲ−ト電極８ａとマスクパタ−ン１６との重なり部分
の実際の長さＬ３はＬ３≠Ｌ２／２となり、また、ドレ
イン領域５ｂ側に近い第２のゲ−ト電極８ｂとマスクパ
タ−ン１６との重なり部分の実際の長さＬ４はＬ４≠Ｌ
２／２となってしまう。しかし、Ｌ２の大きさをマスク
アライメントずれの大きさの２倍以上に設定しておけ
ば、第２のゲ−ト電極８ａ，８ｂとマスクパタ−ン１６
との重なり部分の長さとして少なくともマスクアライメ
ントずれの大きさに相当するだけの長さは確保されるこ
ととなる。

【００１６】この後、例えば、イオン注入法によりボロ
ン等の不純物を注入することによりソ−ス及びドレイン
領域５ａ，５ｂが形成されることとなる（図３（ｂ）参
照）。そして、第１のゲ−ト電極７と第２のゲ−ト電極
８ａ，８ｂとの間隔は、マスクパタ−ン１６のずれに影
響されるようなことはなく、略設計値のＬ0 となる。こ
れは上述したように、マスクパタ−ン１６と第２のゲ−
ト電極８ａ，８ｂとの重なり部分が確保されているため
である。また、既に述べたように第１のゲ−ト電極７及
び第２のゲ−ト電極８ａ，８ｂの幅は、両者が同一のマ
スクパタ−ンで作られ，従来と異なりマスクパタ−ンの
アライメントずれが生じることがないので、それぞれ設
計値Ｌ１、Ｌ２となる。

【００１７】続いて、例えばシリコン酸化膜（ＳｉＯ
ｘ）を堆積させることによって、層間絶縁膜層９を形成
し、さらに、コンクト孔１０ａ，１０ｂを穿設し、その
後、例えばアルミニウムを堆積し、パタ−ニングするこ
とによってドレイン及びソ−ス電極層１１ａ，１１ｂが
形成されて本実施例の薄膜トランジスタが完成すること
となる。

【００１８】図４には本実施例の薄膜トランジスタの等
価回路が示されており、以下、同図を参照しつつ回路構
成及び動作について説明する。本実施例の薄膜トランジ
スタは図４に示されたように、等価的には３つの電界効
果トランジスタを直列接続したものとして表される。ま
た、第２のゲ−ト電極８ａ，８ｂの延設部１２とソース
領域５ｂから延びた電極部１３とは蓄積容量１４として
本実施例の薄膜トランジスタに直列接続された状態とし
て表される。尚、図４において容量ＣL は、本実施例の
薄膜トランジスタを介して画素信号が印加される液晶素
子を等価的に表したものである。

【００１９】蓄積容量１４を形成する一方の電極として
の延設部１２は、既に説明したように第２のゲ−ト電極
８ａ，８ｂと接続されており、薄膜トランジスタが導通
状態となる際の第１のゲ−ト電極７に印加されると略同
程度の電圧（例えば２０乃至３０Ｖ程度）が常時印加さ
れるようになっている。その結果、第２のゲ−ト電極８
ａ，８ｂ直下のオフセット領域４ａ，４ｂは低抵抗領域
となり、ソ−ス又はドレイン領域５ａ，５ｂとして作用
することとなり、図７で説明した従来の薄膜トランジス
タと同様にこのオフセット領域４ａ，４ｂの長さ（図１
において紙面左右方向）が薄膜トランジスタの導通時の
いわゆるオン電流に影響を与えることが殆どなくなる。
また、半導体活性層２とオフセット領域４ａ，４ｂとの
間に形成された低不純物濃度領域３ａ，３ｂは、薄膜ト
ランジスタの非導通時におけるドレン領域５ａの半導体
活性層２側の端部における電界の集中を緩和するので、
いわゆるオフ電流が低減されることとなる。さらに、こ
の低不純物濃度領域３ａ，３ｂの長さ（図３（ｂ）参
照）は、既に述べたように第１のゲ−ト電極７と第２の
ゲ−ト電極８ａ，８ｂとが同時にパタ−ニングされるこ
とに起因して殆ど設計値Ｌ0 に近い値となるために、オ
ン電流のばらつきが小さなものとなる。

【００２０】本実施例においては、第２のゲ−ト電極８
ａ，８ｂを第１のゲ−ト電極７と同一の層に配設するよ
うにしたので、第２のゲ−ト電極８ａ，８ｂを設けるた
めに新たな層を設ける必要がなく、構造を複雑にするこ
となしに第２のゲ−ト電極８ａ，８ｂによってオフセッ
ト領域４ａ，４ｂをソ−ス及びドレインとして機能させ
ていわゆるオン電流のばらつきを少なくすると共に、オ
フ電流が抑圧されるというものである。

【００２１】

【発明の効果】以上、述べたように、本発明によれば、
第２のゲ−ト電極を従来のゲ−ト電極と同じ層に設ける
ように構成とすることにより、第２のゲ−ト電極だけを
設けるために新たな電極層を増やす必要がないので、そ
の分、第２のゲ−ト電極を供えた従来のものに比して電
極層が少なくなり、しかも、第２のゲ−ト電極を有する
ことにより動作時の電流が各薄膜半導体装置でばらつく
ようなことが無く且つ非動作時の電流を抑圧することが
できるという効果を奏するものである。

【図面の簡単な説明】

【図１】 本発明に係る薄膜半導体装置の一実施例を示
す縦断面図である。

【図２】 本発明に係る薄膜半導体装置の製造工程を説
明するための製造工程の主要部における説明図である。

【図３】 本発明に係る薄膜半導体装置の製造工程を説
明するための製造工程の主要部における説明図ある。

【図４】 図１に示された実施例の薄膜半導体装置の等
価回路図である。

【図５】 従来の薄膜トランジスタを説明する縦断面図
である。

【図６】 従来の薄膜トランジスタを説明する縦断面図
である。

【図７】 従来の薄膜トランジスタの他の例を説明する
縦断面図である。

【符号の説明】

２…半導体活性層、 ３ａ，３ｂ…低濃度不純物領域、
５ａ…ソ−ス領域、５ｂ…ドレイン領域、 ７…第１
のゲ−ト電極、 ８ａ，８ｂ…第２のゲ−ト電極、 １
２…延設部、 １３…電極部、 １４…蓄積容量

Claims (2)

【特許請求の範囲】
1. 【請求項１】半導体活性層の両脇にそれぞれ高い不純物
   濃度を有する第１の高不純物濃度領域と第２の高不純物
   領域とを配設し、これら第１及び第２の高不純物濃度領
   域並びに前記半導体活性層を覆うゲ−ト絶縁膜層を設
   け、第１のゲ−ト電極とこの第１のゲ−ト電極を挟むよ
   うに形成された第２のゲ−ト電極とを前記ゲ−ト絶縁膜
   層を介して前記半導体活性層の上部に位置するように前
   記ゲ−ト絶縁膜層上に配設すると共に、これら第１及び
   第２のゲ−ト電極及び前記ゲ−ト絶縁膜層を覆う層間絶
   縁膜を設けてなることを特徴とする薄膜半導体装置。
2. 【請求項２】第１のゲ−ト電極直下の半導体活性層と第
   ２のゲ−ト電極直下の半導体活性層との間に、不純物濃
   度が低い低濃度不純物領域を形成したことを特徴とする
   請求項１記載の薄膜半導体装置。