JP2020512683A - 薄膜トランジスタアレイ基板、低温ポリシリコン薄膜トランジスタ、及び低温ポリシリコン薄膜トランジスタの製造方法 - Google Patents

薄膜トランジスタアレイ基板、低温ポリシリコン薄膜トランジスタ、及び低温ポリシリコン薄膜トランジスタの製造方法 Download PDF

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Abstract

本発明は低温ポリシリコン薄膜トランジスタを提供し、基板と、基板の表面に形成されたポリシリコン層と、絶縁層と、ゲート電極と、第一制御電極と、第二制御電極と、ソース電極と、ドレイン電極と、を備え、絶縁層はポリシリコン層を覆い、第一制御電極、第二制御電極及びゲート電極は絶縁層の上に設置されており、第一制御電極及び第二制御電極とゲート電極との間に間隔があり、間隔の位置はポリシリコン層のオフセット領域に対応し、第一制御電極及び第二制御電極におけるオフセット領域から離れている側のポリシリコン層には高濃度ドープ領域が形成され、２つの前記高濃度ドープ領域にそれぞれソース電極及びドレイン電極が形成される。本発明は、さらに低温ポリシリコン薄膜トランジスタアレイ基板を提供する。【選択図】図１

Description

本発明は、薄膜トランジスタの製造技術分野に関するものであり、特に低温ポリシリコン薄膜トランジスタ、低温ポリシリコン薄膜トランジスタの製造方法及び低温ポリシリコン薄膜トランジスタアレイ基板に関するものである。
低温ポリシリコン薄膜トランジスタは、そのキャリアのモビリティが高いので、中小型ディスプレイパネルに広く使用されている。既存のポリシリコン薄膜トランジスタの構造において、ゲート電極とドレイン電極との間の電圧差が大きい場合、ポリシリコン薄膜トランジスタの半導体層にインパクトイオン化（ｉｍｐａｃｔ ｉｏｎｉｚａｔｉｏｎ）、バンド間トンネリング（ｂａｎｄ-ｔｏ-ｂａｎｄ ｔｕｎｎｅｌｉｎｇ）などの現象が発生する可能性がある。その結果、漏れ電流が増加し、さらにブレークダウン（ｂｒｅａｋｄｏｗｎ）を招く。
この問題を解決するために、ポリシリコン薄膜トランジスタの対称オフセット構造が提案されている。しかし、オフセット長（ｏｆｆｓｅｔ ｌｅｎｇｔｈ）はポリシリコン薄膜トランジスタの電気的特性に大きな影響を与えるので、ドーピングアライメント（ｄｏｐｉｎｇ ａｌｉｇｎｍｅｎｔ）又はソース／ドレインアライメント（ｓｏｕｒｃｅ-ｄｒａｉｎ ａｌｉｇｎｍｅｎｔ）中のポリシリコン薄膜トランジスタの偏差は、ポリシリコン薄膜トランジスタの電気的特性に影響を与える可能性がある。
本発明の実施形態は、電気的特性を向上させることができる低温ポリシリコン薄膜トランジスタ及び低温ポリシリコン薄膜トランジスタの製造方法を提供することにある。
本発明の低温ポリシリコン薄膜トランジスタは、基板と、基板の表面に形成されたポリシリコン層と、絶縁層と、ゲート電極と、第一制御電極と、第二制御電極と、ソース電極と、ドレイン電極と、を備え、絶縁層はポリシリコン層を覆い、第一制御電極、第二制御電極及びゲート電極は絶縁層の上に設置されており、第一制御電極及び第二制御電極とゲート電極との間に間隔があり、前記間隔の位置はポリシリコン層のオフセット領域に対応し、第一制御電極及び第二制御電極におけるオフセット領域から離れている側のポリシリコン層には高濃度ドープ領域が形成され、２つの高濃度ドープ領域にそれぞれソース電極及びドレイン電極が形成される。
その中において、２つのオフセット領域は低濃度ドープ領域である。
その中において、第一制御電極は外部信号線に接続され、第二制御電極は他の外部信号線又はドレイン電極に接続される。
その中において、ゲート電極、第一制御電極及び第二制御電極は同一工程で形成される。
その中において、第一制御電極の幅は、第一制御電極とゲート電極との間の間隔の幅以上であり、第二制御電極の幅は、第二制御電極とゲート電極との間の間隔の幅以上である。
本発明の低温ポリシリコン薄膜トランジスタの製造方法は、基板の上にポリシリコン層、ベース絶縁層及び第一金属層を順次に形成するステップと、
第一金属層をパターニングしてゲート電極、第一制御電極及び第二制御電極を形成するステップと、
パターニングされた第一金属層で絶縁層を画定してオフセット領域、ソース領域及びドレイン領域を形成するステップと、
ソース領域及びドレイン領域に対してイオンドープして高濃度ドープ領域を形成するステップと、
高濃度ドープ領域にソース電極及びドレイン電極を形成するステップと、を備え、
第一制御電極とゲート電極は互いに離間し、第二制御電極とゲート電極は互いに離間し、
一方のオフセット領域はポリシリコン層上の第一制御電極とゲート電極との間に位置し、他方のオフセット領域はポリシリコン層上の第二制御電極とゲート電極との間に位置し、ソース領域は第一制御電極のゲート電極から離れている側に位置し、ドレイン領域は第二制御電極のゲート電極から離れている側に位置する。
その中において、パターニングされた第一金属層で絶縁層を画定してオフセット領域、ソース領域及びドレイン領域を形成するステップは、
第一制御電極の位置及び第二制御電極の位置を基準として、オフセット領域、ソース領域及びドレイン領域を画定することを備える。
その中において、ソース領域及びドレイン領域に対してイオンドープして高濃度ドープ領域を形成するステップの前に、オフセット領域に対して低濃度ドープするステップをさらに備える。
その中において、低温ポリシリコン薄膜トランジスタには、さらに第一制御電極に接続するために用いられる外部信号線が形成されている。
本発明の薄膜トランジスタアレイ基板は、低温ポリシリコン薄膜トランジスタを備え、低温ポリシリコン薄膜トランジスタは、基板と、基板の表面に形成されたポリシリコン層と、絶縁層と、ゲート電極と、第一制御電極と、第二制御電極と、ソース電極と、ドレイン電極と、を備え、絶縁層は前記ポリシリコン層を覆い、第一制御電極、第二制御電極及びゲート電極は絶縁層の上に設置されており、第一制御電極及び第二制御電極とゲート電極との間に間隔があり、前記間隔の位置はポリシリコン層のオフセット領域に対応し、第一制御電極及び第二制御電極におけるオフセット領域から離れている側のポリシリコン層には高濃度ドープ領域が形成され、２つの高濃度ドープ領域にそれぞれソース電極及びドレイン電極が形成される。
その中において、２つのオフセット領域は低濃度ドープ領域である。
その中において、第一制御電極は外部信号線に接続され、第二制御電極は他の外部信号線又はドレイン電極に接続される。
その中において、ゲート電極、第一制御電極及び第二制御電極は同一工程で形成される。
本発明の低温ポリシリコン薄膜トランジスタは、ゲート電極を形成するとともに、ゲート電極の両側に位置する制御電極を形成し、制御電極は薄膜トランジスタの抵抗を低減することができ、薄膜トランジスタの電気的特性が変化するだけではなく、２つの制御電極によってオフセット領域、ソース領域及びドレイン領域を限定して、ポリシリコン層に対してドーピングする際に位置自己整合が実現される。同時に、オフセット領域の長さに影響しないように、位置オフセットの生成を免れる。
以下、本発明の実施形態に係る技術的方案をより明確に説明するために、本発明の実施形態の説明に使用される図面について簡単に説明する。明らかに、以下説明される図面は、本発明の一部の実施形態だけのものであり、当業者であれば、これらの図面から創造的な努力なしに他の図面を得ることができる。
図１は、本発明の実施形態に係る低温ポリシリコン薄膜トランジスタの概略構成図である。 図２は、本発明の他の実施形態に係る低温ポリシリコン薄膜トランジスタの概略構成図である。 図３は、図１に示された低温ポリシリコン薄膜トランジスタの製造方法のフローチャートである。 図４は、図３に示された低温ポリシリコン薄膜トランジスタの製造方法における各々の製造ステップを示す断面図である。 図５は、図３に示された低温ポリシリコン薄膜トランジスタの製造方法における各々の製造ステップを示す断面図である。 図７は、図３に示された低温ポリシリコン薄膜トランジスタの製造方法における各々の製造ステップを示す断面図である。 図７は、図３に示された低温ポリシリコン薄膜トランジスタの製造方法における各々の製造ステップを示す断面図である。 図８は、図２に示された低温ポリシリコン薄膜トランジスタの製造方法のフローチャートである。 図９は、図３に示された低温ポリシリコン薄膜トランジスタの製造方法に比べて、図８に示された低温ポリシリコン薄膜トランジスタの製造方法における追加された製造ステップに対応する構造を示す断面図である。
以下、本発明の実施形態の添付の図面を参照しながら、本発明の実施形態の技術的方案を明確且つ完全に説明する。
図１を参照すると、本発明は低温ポリシリコン薄膜トランジスタ及び薄膜トランジスタを有するアレイ基板を提供し、液晶、電子ペーパー、有機発光ダイオードなどに基づくディスプレイスクリーンを有する電子装置に用いられる。低温ポリシリコン薄膜トランジスタは、基板１０と、基板１０の表面に設置されたポリシリコン層１１と、絶縁層１２と、ゲート電極１３と、第一制御電極１４と、第二制御電極１５と、ソース電極１６と、ドレイン電極１７と、を備える。絶縁層１２は、ポリシリコン層１１を覆う。第一制御電極１４、第二制御電極１５及びゲート電極１３は、絶縁層１２の上に設置されている。第一制御電極１４及び第二制御電極１５とゲート電極１３との間に間隔がある。上記間隔の位置はポリシリコン層１１のオフセット領域１１１に対応する。第一制御電極１４及び第二制御電極１５におけるオフセット領域１１１から離れている側のポリシリコン層１１には高濃度ドープ領域１１２が形成される。２つの高濃度ドープ領域１１２の上にはそれぞれソース電極１６及びドレイン電極１７が形成される。本実施形態において、第一制御電極１４及び第二制御電極１５は、実際の設計需要によって適当の安定した十分な電圧を有し、オフセット領域１１にイオン注入する必要はない。
本実施形態において、第一制御電極１４、第二制御電極１５及びゲート電極１３の正投影は絶縁層１２と重なる。第一制御電極１４とゲート電極１３との間の間隔は、第一制御電極１４の下方の絶縁層１２とゲート電極１３との間の間隔と等しく、第二制御電極１５とゲート電極１３との間の間隔は、第二制御電極１５の下方の絶縁層１２とゲート電極１３との間の間隔と等しい。間隔の幅は、ゲート電極１３の両側に位置するオフセット領域１１１の幅と等しい。高濃度ドープ領域１１２は、ポリシリコン層１１内に伸びているがポリシリコン層１１を貫かない。高濃度ドープ領域１１２は、Ｎ型イオンドープ領域又はＰ型イオンドープ領域であることができる。
本実施形態において、低温ポリシリコン薄膜トランジスタがオフ状態にあるとき、制御電極１４に０Ｖの電圧が印加され、制御電極１５に一定の電圧が印加される。低温ポリシリコン薄膜トランジスタがオン状態にあるとき、２つの制御電極に特定の電圧が印加される。薄膜トランジスタの出力電流を高めるために、ソース電極から自由電荷が誘導される。低温ポリシリコン薄膜トランジスタの電気的特性は、制御電極を制御することによって変化する。さらに、第一制御電極１４は外部信号線に接続され、第二制御電極１５は他の外部信号線又はドレイン電極１７に接続される。外部信号線は、基板辺縁における表示するために用いられない箇所に設置された信号線である。本実施形態において、第一制御電極１４は外部信号線に接続され、第二制御電極１５はビアを介してドレイン電極１７に接続されるか、又はドレイン電極１７に直接に接続される。
また、ゲート電極１３、第一制御電極１４及び第二制御電極１５は同一工程で形成される。即ち、ゲート電極１３、第一制御電極１４及び第二制御電極１５は、絶縁層１３の上の同じ層に位置し且つそれらの材料も同じであるので、工程ステップを追加することを必要としない。
図２を参照すると、本発明の他の実施形態において、２つのオフセット領域１１１は低濃度ドープ領域である。即ち、２つのオフセット領域１１１には、高濃度ドープ領域１１２と同じＮ型イオン又はＰ型イオンがドープされている。オフセット領域１１１を軽くドープすると、ドレイン電流が大幅に増加して、さらにオフセット領域１１１の抵抗を調整する。
好ましくは、第一制御電極１４の幅は、第一制御電極１４とゲート電極１３との間の間隔の幅以上であり、第二制御電極１５の幅は、第二制御電極１５とゲート電極１３との間の間隔の幅以上である。第一制御電極１４の幅が第一制御電極１４とゲート電極１３との間の間隔の幅以上であり且つ第二制御電極１５の幅が第二制御電極１５とゲート電極１３との間の間隔の幅以上である場合、薄膜トランジスタの出力電流をさらに増加することができる。薄膜トランジスタの出力電流が最適値に達するように、実際の需要によって前記間隔及び幅を調整することができる。
図３を参照すると、本発明の実施形態に係わる低温ポリシリコン薄膜トランジスタの製造方法は、以下のステップを備える。
図４を参照すると、ステップＳ１：基板１０の上にポリシリコン層１１、ベース絶縁層１０１及び第一金属層１０２を順次に形成する。
図５を参照すると、ステップＳ２：第一金属層１０２をパターニングしてゲート電極１３、第一制御電極１４及び第二制御電極１５を形成し、第一制御電極１４とゲート電極１３は互いに離間し、第二制御電極１５とゲート電極１３は互いに離間する。フォトマスク工程とエッチング工程によって第一金属層１０２をパターニングする。
ステップＳ３：パターニングされた第一金属層１０２でベース絶縁層１０１を画定して絶縁層１２が形成され且つオフセット領域１１１、ソース領域及びドレイン領域を画定する。一方のオフセット領域１１１はポリシリコン層１１上の第一制御電極１４とゲート電極１３との間に位置し、他方のオフセット領域１１１はポリシリコン層１１上の第二制御電極１５とゲート電極１３との間に位置する。ソース領域は第一制御電極１４のゲート電極１３から離れている側に位置し、ドレイン領域は第二制御電極１５のゲート電極１３から離れている側に位置する。
具体的には、パターニングされた第一金属層１０２を保護層としてベース絶縁層１０１をパターニングする。そして、第一制御電極の位置及び第二制御電極の位置を基準として、絶縁層１２、オフセット領域１１１、ソース領域及びドレイン領域を形成することにより、自己整合効果が達成され、オフセット領域１１１、ソース領域及びドレイン領域に偏差が出現することを免れる。
図６を参照すると、ステップＳ４：ソース領域及びドレイン領域に対してイオンドープして、高濃度ドープ領域１１４を形成する。高濃度ドープ領域１１２は、Ｎ型イオンドープ領域又はＰ型イオンドープ領域であることができる。
図７を参照すると、ステップＳ５：高濃度領域１１４にソース電極１６及びドレイン電極１７を形成する。ポリシリコン層１１、第一制御電極１４及び第二制御電極１５の上に第二金属層を形成し、第二金属層をパターニングしてソース電極１６及びドレイン電極１７を形成する。
図８、図９及び図２を参照すると、他の実施形態において、上述した実施形態のステップＳ３の後に、図９に示されたように、オフセット領域に対して低濃度ドープして低濃度ドープ領域を形成するステップＳ４をさらに備える。次に、図８に示されたように、ステップＳ５において、ソース領域及びドレイン領域に対して高濃度イオンドープして高濃度ドープ領域１１４を形成し、ステップＳ６において、高濃度ドープ領域１１４にソース電極１６及びドレイン電極１７を形成する。
本発明に係わる低温ポリシリコン薄膜トランジスタの製造方法は、ゲート電極を形成するとともに、ゲート電極の両側に位置する制御電極を形成し、制御電極は薄膜トランジスタの抵抗を低減することができ、薄膜トランジスタの電気的特性が変化するだけではなく、２つの制御電極によってオフセット領域、ソース領域及びドレイン領域を限定して、オフセット領域、ソース領域及びドレイン領域に対応するポリシリコン層に対してドーピングする際に位置自己整合が実現される。同時に、ソース電極とドレイン電極の位置自己整合も実現される。
以上は本発明の好適な実施形態であり、当業者であれば、本発明の原理を逸脱しない範囲内でいろいろな修正及び変更を行うことができ、このような修正及び変更も本発明の保護範囲に属することは理解されるべきである。
本発明は、薄膜トランジスタの製造技術分野に関するものであり、特に低温ポリシリコン薄膜トランジスタ、低温ポリシリコン薄膜トランジスタの製造方法及び低温ポリシリコン薄膜トランジスタアレイ基板に関するものである。
低温ポリシリコン薄膜トランジスタは、そのキャリアのモビリティが高いので、中小型ディスプレイパネルに広く使用されている。既存のポリシリコン薄膜トランジスタの構造において、ゲート電極とドレイン電極との間の電圧差が大きい場合、ポリシリコン薄膜トランジスタの半導体層にインパクトイオン化（ｉｍｐａｃｔ ｉｏｎｉｚａｔｉｏｎ）、バンド間トンネリング（ｂａｎｄ-ｔｏ-ｂａｎｄ ｔｕｎｎｅｌｉｎｇ）などの現象が発生する可能性がある。その結果、漏れ電流が増加し、さらにブレークダウン（ｂｒｅａｋｄｏｗｎ）を招く。
この問題を解決するために、ポリシリコン薄膜トランジスタの対称オフセット構造が提案されている。しかし、オフセット長（ｏｆｆｓｅｔ ｌｅｎｇｔｈ）はポリシリコン薄膜トランジスタの電気的特性に大きな影響を与えるので、ドーピングアライメント（ｄｏｐｉｎｇ ａｌｉｇｎｍｅｎｔ）又はソース／ドレインアライメント（ｓｏｕｒｃｅ-ｄｒａｉｎ ａｌｉｇｎｍｅｎｔ）中のポリシリコン薄膜トランジスタの偏差は、ポリシリコン薄膜トランジスタの電気的特性に影響を与える可能性がある。
本発明の実施形態は、電気的特性を向上させることができる低温ポリシリコン薄膜トランジスタ、低温ポリシリコン薄膜トランジスタの製造方法及び薄膜トランジスタアレイ基板を提供することにある。
本発明の低温ポリシリコン薄膜トランジスタは、基板と、基板の表面に形成されたポリシリコン層と、ポリシリコン層を覆う絶縁層と、ゲート電極と、第一制御電極と、第二制御電極と、ソース電極と、ドレイン電極と、を備え、第一制御電極、第二制御電極及びゲート電極は絶縁層の上に設置されており、第一制御電極とゲート電極との間に間隔があり、第二制御電極とゲート電極との間に間隔があり、２つの前記間隔の位置はポリシリコン層の２つのオフセット領域にそれぞれ対応し、第一制御電極及び第二制御電極におけるオフセット領域から離れている側のポリシリコン層には高濃度ドープ領域が形成され、２つの高濃度ドープ領域にそれぞれソース電極及びドレイン電極が形成される。
その中において、２つのオフセット領域は低濃度ドープ領域である。
その中において、第一制御電極は外部信号線に接続され、第二制御電極は他の外部信号線又はドレイン電極に接続される。
その中において、ゲート電極、第一制御電極及び第二制御電極は同一工程で形成される。
その中において、第一制御電極の幅は、第一制御電極とゲート電極との間の間隔の幅以上であり、第二制御電極の幅は、第二制御電極とゲート電極との間の間隔の幅以上である。
本発明の低温ポリシリコン薄膜トランジスタの製造方法は、基板の上にポリシリコン層、ベース絶縁層及び第一金属層を順次に形成するステップと、
第一金属層をパターニングしてゲート電極、第一制御電極及び第二制御電極を形成するステップと、
パターニングされた第一金属層でベース絶縁層を画定して絶縁層が形成され且つオフセット領域、ソース領域及びドレイン領域を画定するステップと、
ソース領域及びドレイン領域に対してイオンドープして高濃度ドープ領域を形成するステップと、
高濃度ドープ領域にソース電極及びドレイン電極を形成するステップと、を備え、
第一制御電極とゲート電極は互いに離間し、第二制御電極とゲート電極は互いに離間し、
一方のオフセット領域はポリシリコン層上の第一制御電極とゲート電極との間に位置し、他方のオフセット領域はポリシリコン層上の第二制御電極とゲート電極との間に位置し、ソース領域は第一制御電極のゲート電極から離れている側に位置し、ドレイン領域は第二制御電極のゲート電極から離れている側に位置する。
その中において、パターニングされた第一金属層でベース絶縁層を画定して絶縁層が形成され且つオフセット領域、ソース領域及びドレイン領域を画定するステップは、
第一制御電極の位置及び第二制御電極の位置を基準として、オフセット領域、ソース領域及びドレイン領域を画定することを備える。
その中において、ソース領域及びドレイン領域に対してイオンドープして高濃度ドープ領域を形成するステップの前に、オフセット領域に対して低濃度ドープするステップをさらに備える。
その中において、低温ポリシリコン薄膜トランジスタには、さらに第一制御電極に接続するために用いられるか又は第一制御電極及び第二制御電極に接続するために用いられる外部信号線が形成されている。
本発明の薄膜トランジスタアレイ基板は、低温ポリシリコン薄膜トランジスタを備え、低温ポリシリコン薄膜トランジスタは、基板と、基板の表面に形成されたポリシリコン層と、ポリシリコン層を覆う絶縁層と、ゲート電極と、第一制御電極と、第二制御電極と、ソース電極と、ドレイン電極と、を備え、第一制御電極、第二制御電極及びゲート電極は絶縁層の上に設置されており、第一制御電極とゲート電極との間に間隔があり、第二制御電極とゲート電極との間に間隔があり、２つの前記間隔の位置はポリシリコン層の２つのオフセット領域にそれぞれ対応し、第一制御電極及び第二制御電極におけるオフセット領域から離れている側のポリシリコン層には高濃度ドープ領域が形成され、２つの高濃度ドープ領域にそれぞれソース電極及びドレイン電極が形成される。
その中において、２つのオフセット領域は低濃度ドープ領域である。
その中において、第一制御電極は外部信号線に接続され、第二制御電極は他の外部信号線又はドレイン電極に接続される。
その中において、ゲート電極、第一制御電極及び第二制御電極は同一工程で形成される。
本発明の低温ポリシリコン薄膜トランジスタは、ゲート電極を形成するとともに、ゲート電極の両側に位置する第一制御電極及び第二制御電極を形成し、第一制御電極及び第二制御電極は低温ポリシリコン薄膜トランジスタの抵抗を低減することができ、薄膜トランジスタの電気的特性が変化するだけではなく、第一制御電極及び第二制御電極によってオフセット領域、ソース領域及びドレイン領域を限定して、ポリシリコン層に対してドーピングする際に位置自己整合が実現される。同時に、オフセット領域の長さに影響しないように、位置オフセットの生成を免れる。
以下、本発明の実施形態に係る技術的方案をより明確に説明するために、本発明の実施形態の説明に使用される図面について簡単に説明する。明らかに、以下説明される図面は、本発明の一部の実施形態だけのものであり、当業者であれば、これらの図面から創造的な努力なしに他の図面を得ることができる。
図１は、本発明の実施形態に係る低温ポリシリコン薄膜トランジスタの概略構成図である。 図２は、本発明の他の実施形態に係る低温ポリシリコン薄膜トランジスタの概略構成図である。 図３は、図１に示された低温ポリシリコン薄膜トランジスタの製造方法のフローチャートである。 図４は、図３に示された低温ポリシリコン薄膜トランジスタの製造方法における各々の製造ステップを示す断面図である。 図５は、図３に示された低温ポリシリコン薄膜トランジスタの製造方法における各々の製造ステップを示す断面図である。 図７は、図３に示された低温ポリシリコン薄膜トランジスタの製造方法における各々の製造ステップを示す断面図である。 図７は、図３に示された低温ポリシリコン薄膜トランジスタの製造方法における各々の製造ステップを示す断面図である。 図８は、図２に示された低温ポリシリコン薄膜トランジスタの製造方法のフローチャートである。 図９は、図３に示された低温ポリシリコン薄膜トランジスタの製造方法に比べて、図８に示された低温ポリシリコン薄膜トランジスタの製造方法における追加された製造ステップに対応する構造を示す断面図である。
以下、本発明の実施形態の添付の図面を参照しながら、本発明の実施形態の技術的方案を明確且つ完全に説明する。
図１を参照すると、本発明は低温ポリシリコン薄膜トランジスタ及び低温ポリシリコン薄膜トランジスタを有するアレイ基板を提供し、液晶、電子ペーパー、有機発光ダイオードなどに基づくディスプレイスクリーンを有する電子装置に用いられる。低温ポリシリコン薄膜トランジスタは、基板１０と、基板１０の表面に設置されたポリシリコン層１１と、絶縁層１２と、ゲート電極１３と、第一制御電極１４と、第二制御電極１５と、ソース電極１６と、ドレイン電極１７と、を備える。絶縁層１２は、ポリシリコン層１１を覆う。第一制御電極１４、第二制御電極１５及びゲート電極１３は、絶縁層１２の上に設置されている。第一制御電極１４とゲート電極１３との間に間隔があり、第二制御電極１５とゲート電極１３との間に間隔がある。２つの上記間隔の位置はポリシリコン層１１の２つのオフセット領域１１１にそれぞれ対応する。第一制御電極１４及び第二制御電極１５におけるオフセット領域１１１から離れている側のポリシリコン層１１には高濃度ドープ領域１１２が形成される。２つの高濃度ドープ領域１１２の上にはそれぞれソース電極１６及びドレイン電極１７が形成される。本実施形態において、第一制御電極１４及び第二制御電極１５は、実際の設計需要によって適当の安定した十分な電圧を有し、オフセット領域１１にイオン注入する必要はない。
本実施形態において、第一制御電極１４、第二制御電極１５及びゲート電極１３の正投影は絶縁層１２と重なる。第一制御電極１４とゲート電極１３との間の間隔は、第一制御電極１４の下方の絶縁層１２とゲート電極１３との間の間隔と等しく、第二制御電極１５とゲート電極１３との間の間隔は、第二制御電極１５の下方の絶縁層１２とゲート電極１３との間の間隔と等しい。間隔の幅は、ゲート電極１３の両側に位置するオフセット領域１１１の幅と等しい。高濃度ドープ領域１１２は、ポリシリコン層１１内に伸びているがポリシリコン層１１を貫かない。高濃度ドープ領域１１２は、Ｎ型イオンドープ領域又はＰ型イオンドープ領域であることができる。
本実施形態において、低温ポリシリコン薄膜トランジスタがオフ状態にあるとき、第一制御電極１４に０Ｖの電圧が印加され、第二制御電極１５に一定の電圧が印加される。低温ポリシリコン薄膜トランジスタがオン状態にあるとき、第一制御電極１４及び第二制御電極１５に特定の電圧が印加される。低温ポリシリコン薄膜トランジスタの出力電流を高めるために、ソース電極から自由電荷が誘導される。低温ポリシリコン薄膜トランジスタの電気的特性は、第一制御電極１４及び第二制御電極１５を制御することによって変化する。さらに、第一制御電極１４は外部信号線に接続され、第二制御電極１５は他の外部信号線又はドレイン電極１７に接続される。外部信号線は、基板辺縁における表示するために用いられない箇所に設置された信号線である。本実施形態において、第一制御電極１４は外部信号線に接続され、第二制御電極１５はビアを介してドレイン電極１７に接続されるか、又はドレイン電極１７に直接に接続される。
また、ゲート電極１３、第一制御電極１４及び第二制御電極１５は同一工程で形成される。即ち、ゲート電極１３、第一制御電極１４及び第二制御電極１５は、絶縁層１２の上の同じ層に位置し且つそれらの材料も同じであるので、工程ステップを追加することを必要としない。
図２を参照すると、本発明の他の実施形態において、２つのオフセット領域１１１は低濃度ドープ領域である。即ち、２つのオフセット領域１１１には、高濃度ドープ領域１１２と同じＮ型イオン又はＰ型イオンがドープされている。オフセット領域１１１を軽くドープすると、ドレイン電流が大幅に増加して、さらにオフセット領域１１１の抵抗を調整する。
好ましくは、第一制御電極１４の幅は、第一制御電極１４とゲート電極１３との間の間隔の幅以上であり、第二制御電極１５の幅は、第二制御電極１５とゲート電極１３との間の間隔の幅以上である。第一制御電極１４の幅が第一制御電極１４とゲート電極１３との間の間隔の幅以上であり且つ第二制御電極１５の幅が第二制御電極１５とゲート電極１３との間の間隔の幅以上である場合、低温ポリシリコン薄膜トランジスタの出力電流をさらに増加することができる。低温ポリシリコン薄膜トランジスタの出力電流が最適値に達するように、実際の需要によって前記間隔及び幅を調整することができる。
図３を参照すると、本発明の実施形態に係わる低温ポリシリコン薄膜トランジスタの製造方法は、以下のステップを備える。
図４を参照すると、ステップＳ１：基板１０の上にポリシリコン層１１、ベース絶縁層１０１及び第一金属層１０２を順次に形成する。
図５を参照すると、ステップＳ２：第一金属層１０２をパターニングしてゲート電極１３、第一制御電極１４及び第二制御電極１５を形成し、第一制御電極１４とゲート電極１３は互いに離間し、第二制御電極１５とゲート電極１３は互いに離間する。フォトマスク工程とエッチング工程によって第一金属層１０２をパターニングする。
ステップＳ３：パターニングされた第一金属層１０２でベース絶縁層１０１を画定して絶縁層１２が形成され且つ２つのオフセット領域１１１、ソース領域及びドレイン領域を画定する。一方のオフセット領域１１１はポリシリコン層１１上の第一制御電極１４とゲート電極１３との間に位置し、他方のオフセット領域１１１はポリシリコン層１１上の第二制御電極１５とゲート電極１３との間に位置する。ソース領域は第一制御電極１４のゲート電極１３から離れている側に位置し、ドレイン領域は第二制御電極１５のゲート電極１３から離れている側に位置する。
具体的には、パターニングされた第一金属層１０２を保護層としてベース絶縁層１０１をパターニングする。そして、第一制御電極１４の位置及び第二制御電極１５の位置を基準として、絶縁層１２、オフセット領域１１１、ソース領域及びドレイン領域を形成することにより、自己整合効果が達成され、オフセット領域１１１、ソース領域及びドレイン領域に偏差が出現することを免れる。
図７を参照すると、ステップＳ４：ソース領域及びドレイン領域に対してイオンドープして、２つの高濃度ドープ領域１１２を形成する。高濃度ドープ領域１１２は、Ｎ型イオンドープ領域又はＰ型イオンドープ領域であることができる。
図１を参照すると、ステップＳ５：２つの高濃度領域１１２にソース電極１６及びドレイン電極１７をそれぞれ形成する。具体的には、ポリシリコン層１１、第一制御電極１４及び第二制御電極１５の上に第二金属層を形成し、第二金属層をパターニングしてソース電極１６及びドレイン電極１７を形成する。
図８、図９及び図２を参照すると、他の実施形態において、上述した実施形態のステップＳ３の後に、図９に示されたように、オフセット領域１１１に対して低濃度ドープして低濃度ドープ領域を形成するステップＳ４をさらに備える。次に、図８に示されたように、ステップＳ５において、ソース領域及びドレイン領域に対して高濃度イオンドープして２つの高濃度ドープ領域１１２を形成し、ステップＳ６において、２つの高濃度ドープ領域１１２にソース電極１６及びドレイン電極１７をそれぞれ形成する。
本発明に係わる低温ポリシリコン薄膜トランジスタの製造方法は、ゲート電極を形成するとともに、ゲート電極の両側に位置する第一制御電極及び第二制御電極を形成し、第一制御電極及び第二制御電極は低温ポリシリコン薄膜トランジスタの抵抗を低減することができ、薄膜トランジスタの電気的特性が変化するだけではなく、第一制御電極及び第二制御電極によってオフセット領域、ソース領域及びドレイン領域を限定して、オフセット領域、ソース領域及びドレイン領域に対応するポリシリコン層に対してドーピングする際に位置自己整合が実現される。同時に、ソース電極とドレイン電極の位置自己整合も実現される。
以上は本発明の好適な実施形態であり、当業者であれば、本発明の原理を逸脱しない範囲内でいろいろな修正及び変更を行うことができ、このような修正及び変更も本発明の保護範囲に属することは理解されるべきである。

Claims (14)

  1. 基板と、前記基板の表面に形成されたポリシリコン層と、絶縁層と、ゲート電極と、第一制御電極と、第二制御電極と、ソース電極と、ドレイン電極と、を備え、前記絶縁層は前記ポリシリコン層を覆い、前記第一制御電極、前記第二制御電極及び前記ゲート電極は前記絶縁層の上に設置されており、前記第一制御電極及び前記第二制御電極と前記ゲート電極との間に間隔があり、前記間隔の位置は前記ポリシリコン層のオフセット領域に対応し、前記第一制御電極及び前記第二制御電極における前記オフセット領域から離れている側のポリシリコン層には高濃度ドープ領域が形成され、２つの前記高濃度ドープ領域にそれぞれソース電極及びドレイン電極が形成されることを特徴とする低温ポリシリコン薄膜トランジスタ。
  2. ２つの前記オフセット領域は低濃度ドープ領域であることを特徴とする請求項１に記載の低温ポリシリコン薄膜トランジスタ。
  3. 前記第一制御電極は外部信号線に接続され、前記第二制御電極は他の外部信号線又は前記ドレイン電極に接続されることを特徴とする請求項１又は２に記載の低温ポリシリコン薄膜トランジスタ。
  4. 前記ゲート電極、前記第一制御電極及び前記第二制御電極は同一工程で形成されることを特徴とする請求項１に記載の低温ポリシリコン薄膜トランジスタ。
  5. 前記第一制御電極の幅は、前記第一制御電極と前記ゲート電極との間の間隔の幅以上であり、前記第二制御電極の幅は、前記第二制御電極と前記ゲート電極との間の間隔の幅以上であることを特徴とする請求項１に記載の低温ポリシリコン薄膜トランジスタ。
  6. 基板の上にポリシリコン層、ベース絶縁層及び第一金属層を順次に形成するステップと、
    前記第一金属層をパターニングしてゲート電極、第一制御電極及び第二制御電極を形成するステップと、
    パターニングされた前記第一金属層で前記ベース絶縁層を画定して絶縁層が形成され且つオフセット領域、ソース領域及びドレイン領域を画定するステップと、
    前記ソース領域及び前記ドレイン領域に対してイオンドープして高濃度ドープ領域を形成するステップと、
    前記高濃度ドープ領域にソース電極及びドレイン電極を形成するステップと、を備え、
    前記第一制御電極と前記ゲート電極は互いに離間し、前記第二制御電極と前記ゲート電極は互いに離間し、
    一方のオフセット領域は前記ポリシリコン層上の前記第一制御電極と前記ゲート電極との間に位置し、他方のオフセット領域は前記ポリシリコン層上の前記第二制御電極と前記ゲート電極との間に位置し、前記ソース領域は前記第一制御電極の前記ゲート電極から離れている側に位置し、前記ドレイン領域は前記第二制御電極の前記ゲート電極から離れている側に位置することを特徴とする低温ポリシリコン薄膜トランジスタの製造方法。
  7. パターニングされた前記第一金属層で前記ベース絶縁層を画定して絶縁層が形成され且つオフセット領域、ソース領域及びドレイン領域を画定するステップは、
    前記第一制御電極の位置及び前記第二電極の位置を基準として、前記オフセット領域、前記ソース領域及び前記ドレイン領域を画定することを備えることを特徴とする請求項６に記載の低温ポリシリコン薄膜トランジスタの製造方法。
  8. 前記ソース領域及び前記ドレイン領域に対してイオンドープして高濃度ドープ領域を形成するステップの前に、前記オフセット領域に対して低濃度ドープするステップをさらに備えることを特徴とする請求項６に記載の低温ポリシリコン薄膜トランジスタの製造方法。
  9. 前記低温ポリシリコン薄膜トランジスタには、さらに前記第一制御電極に接続するために用いられるか又は前記第一制御電極及び前記第二制御電極に接続するために用いられる外部信号線が形成されていることを特徴とする請求項６に記載の低温ポリシリコン薄膜トランジスタの製造方法。
  10. 低温ポリシリコン薄膜トランジスタを備える薄膜トランジスタアレイ基板であって、
    前記低温ポリシリコン薄膜トランジスタは、基板と、前記基板の表面に形成されたポリシリコン層と、絶縁層と、ゲート電極と、第一制御電極と、第二制御電極と、ソース電極と、ドレイン電極と、を備え、前記絶縁層は前記ポリシリコン層を覆い、前記第一制御電極、前記第二制御電極及び前記ゲート電極は前記絶縁層の上に設置されており、前記第一制御電極及び前記第二制御電極と前記ゲート電極との間に間隔があり、前記間隔の位置は前記ポリシリコン層のオフセット領域に対応し、前記第一制御電極及び前記第二制御電極における前記オフセット領域から離れている側のポリシリコン層には高濃度ドープ領域が形成され、２つの前記高濃度ドープ領域にそれぞれソース電極及びドレイン電極が形成されることを特徴とする薄膜トランジスタアレイ基板。
  11. ２つの前記オフセット領域は低濃度ドープ領域であることを特徴とする請求項１０に記載の低温ポリシリコン薄膜トランジスタ。
  12. 前記第一制御電極は外部信号線に接続され、前記第二制御電極は他の外部信号線又は前記ドレイン電極に接続されることを特徴とする請求項１０又は１１に記載の低温ポリシリコン薄膜トランジスタ。
  13. 前記ゲート電極、前記第一制御電極及び前記第二制御電極は同一工程で形成されることを特徴とする請求項１０に記載の低温ポリシリコン薄膜トランジスタ。
  14. 前記第一制御電極の幅は、前記第一制御電極と前記ゲート電極との間の間隔の幅以上であり、前記第二制御電極の幅は、前記第二制御電極と前記ゲート電極との間の間隔の幅以上であることを特徴とする請求項１０に記載の低温ポリシリコン薄膜トランジスタ。

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