JPH05251702A

JPH05251702A - 薄膜トランジスタ及びそれを用いた液晶表示装置

Info

Publication number: JPH05251702A
Application number: JP4048897A
Authority: JP
Inventors: Tatsuya Kakehi; 達也筧; 健一 ▲やな▼井; Kenichi Yanai; Tsutomu Tanaka; 田中　　勉; Hiroshi Ogata; 公士大形; Kenichi Oki; 賢一沖
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1992-03-05
Filing date: 1992-03-05
Publication date: 1993-09-28

Abstract

(57)【要約】【目的】動作極性が切換えられる薄膜トランジスタ及
びそれを用いた液晶駆動回路に関し、使用制限が少な
く、適用範囲の広い薄膜トランジスタ及びそれを用いた
液晶駆動回路を提供することを目的とする。【構成】ポリシリコン層２０の略中央部に絶縁層２２
を介してメインゲート電極２１を形成し、さらに、ポリ
シリコン層２０のソース電極１６とメインゲート電極２
１との間に絶縁層２２，２４を介してサブゲート電極２
３ａを形成すると共にドレイン電極１７とメインゲート
電極２１との間に絶縁層２２，２４を介してサブゲート
電極２３ｂを形成する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は薄膜トランジスタ及びそ
れを用いた液晶駆動回路に係り、特に、動作極性を切換
えられる薄膜トランジスタ及びそれを用いた液晶表示装
置に関する。近年、液晶などの駆動用素子として薄膜ト
ランジスタが注目されている。

【０００２】この薄膜トランジスタには動作極性を切換
えて使用できるものがある。

【０００３】この種の薄膜トランジスタではそのドレイ
ン電圧に条件があり、その使用できる範囲が制限され、
液晶などへの使用に困難であった。

【０００４】このため、液晶などへの使用が可能となる
ように使用制限なく、かつ、動作極性を切換えられる薄
膜トランジスタが必要とされている。

【０００５】

【従来の技術】図１４は従来の薄膜トランジスタの一例
の断面図、図１５は従来の一例の概略構成図、図１６は
従来の一例の等価回路を示す。図中、１はメインゲート
電極、２はサブゲート電極、３はポリシリコン層、４は
ソースポリシリコン層、５はドレインポリシリコン層、
６はソース電極、７はドレイン電極、８は絶縁体基板を
示す。

【０００６】メインゲート電極１はソース−ドレイン間
に流れる電流を制御するための電極で、メインゲート電
極１に電圧を印加すると静電誘導によってポリシリコン
層３にキャリアとなる電荷が誘起される。ポリシリコン
層３に誘起された電荷によりソース−ドレイン間に電流
が流れる。

【０００７】また、サブゲート電極２はトランジスタの
動作モード（Ｐチャネル、Ｎチャネル）を切換えるため
の電極で、サブゲート電極２に電圧を印加することによ
り、ポリシリコン層３の一部に電荷が誘起される。トラ
ンジスタがオンするときにはポリシリコン層３にメイン
ゲート電極１により誘起される電荷の極性とサブゲート
電極２により誘起される電荷の極性とが一致する。ま
た、トランジスタがオフするときには、ポリシリコン層
３にメインゲート電極１により誘起される電荷の極性と
サブゲート電極２により誘起される電荷の極性とが互い
に逆極性となり、ＰＮ接合が形成され、ソース−ドレイ
ン間の電圧の極性に対して逆極性となり、漏れ電流が生
じない構成とされていた。

【０００８】図１７は従来の一例の動作を説明するため
の図を示す。図１７と共にその基本動作について説明す
る。

【０００９】なお、ソース電極６は接地されているもの
とし、メインゲート電極１の電圧をＶｇ、サブゲート電
極２の電圧をＶｓ、ドレイン電極７の電圧をＶｄとす
る。

【００１０】Ｎチャネル動作を行なわせる場合、サブゲ
ート電極２の電圧Ｖｓ及びドレイン電極７の電圧Ｖｄを
正電圧とする。サブゲート電極２の電圧Ｖｓを正電圧と
すると、サブゲート電極２によりポリシリコン層３のサ
ブゲート電極２の下部にｎ層３ａ−１が形成される。

【００１１】この状態でメインゲート電極１の電圧Ｖｇ
を負電圧とすると、図１７（Ａ）に示すようにメインゲ
ート電極１の下部のポリシリコン層３にはＰ層３ｂ−１
が形成されることになる。このため、ポリシリコン層３
にはＰＮ接合が形成される。このＰＮ接合はドレイン電
極７側にサブゲート電極２、ソース電極６側にメインゲ
ート電極１が配置されているため、ポリシリコン層３の
ドレイン電極７側にｎ層３ａ−１、ソース電極６側にＰ
層３ｂ−１が形成される。

【００１２】したがって、ドレイン電極７からソース電
極６方向には逆方向の接合となるため、トランジスタは
オフ状態となる。

【００１３】次に、メインゲート電極１の電圧Ｖｇを正
電圧とすると図１７（Ｂ）に示すようにその下部のポリ
シリコン層３にはｎ層３ｂ−２が形成される。

【００１４】このため、ポリシリコン層３には同極性の
ｎ層３ａ−１，３ｂ−２が形成され、導電性を有するよ
うになるのでドレイン電極７からソース電極６に向っ電
流が流れることになる。

【００１５】Ｐチャネル動作を行なわせる場合、サブゲ
ート電極２の電圧Ｖｓ及びドレイン電極７の電圧Ｖｄを
負電圧とする。

【００１６】サブゲート電極２の電圧Ｖｓが負電圧とな
るとサブゲート電極２によりポリシリコン層３のサブゲ
ート電極下部にＰ層３ａ−２が形成される。

【００１７】この状態でメインゲート電極１の電圧Ｖｇ
を正電圧とすると図１７（Ｃ）に示すようにメインゲー
ト電極１の下部のポリシリコン層３にはｎ層３ｂ−３が
形成される。

【００１８】このため、ポリシリコン層３にはソース電
極６からドレイン電極７への方向を逆方向とするＰＮ接
合が形成され、ソース電極６からドレイン電極７への電
流は流れなくなる。つまり、トランジスタがオフ状態と
なる。

【００１９】次にメインゲート電極１の電圧Ｖｇを負電
圧とすると、図１７（Ｄ）に示すようにポリシリコン層
３のメインゲート電極１の下部にはＰ層３ｂ−４が形成
される。

【００２０】このため、ポリシリコン層３には同極性の
Ｐ層３ｂ−４，３ａ−２が形成され、導電性を有するよ
うになるのでソース電極６からドレイン電極７に向って
電流が流れることになる。つまり、トランジスタがオン
状態となる。

【００２１】

【発明が解決しようとする課題】しかるに、従来のこの
種の薄膜トランジスタではトランジスタを動作させるに
はドレイン電極の電圧Ｖｄの極性に注意する必要があっ
た。

【００２２】例えば、従来の薄膜トランジスタを図１７
（Ａ），（Ｂ）に示すようにｎチャネル動作させる場
合、ドレイン電極７の電圧Ｖｄは正電圧としなければな
らず、逆に図１７（Ｃ），（Ｄ）に示すようにＰチャネ
ル動作させる場合、ドレイン電極７の電圧Ｖｄは負電圧
としなければ、オン時にポリシリコン層３内に形成され
るＰＮ接合が順方向となってしまい、オフ時にも電流が
流れてしまう。

【００２３】したがって、本トランジスタを液晶駆動回
路に適用し、交流動作される液晶に電圧を印加する際の
スイッチング素子として用いようとする場合、ドレイン
電極７は正にも負にもなるため、このようなトランジス
タは適用できなくなってしまうなどの問題点があった。

【００２４】本発明は上記の点に鑑みてなされたもの
で、液晶などの交流動作する装置のスイッチング素子な
どとして広範囲に適用できる薄膜トランジスタ及びそれ
を用いた液晶駆動回路を提供することを目的とする。

【００２５】

【課題を解決するための手段】図１は本発明の原理構成
図を示す。同図中、１１はメインゲート電極を示す。

【００２６】メインゲート電極１１は半導体薄膜１０に
電界を印加する。半導体薄膜１０は、印加された電界に
応じて一端に設けられたソース電極１２と半導体薄膜１
０の他端に設けられたドレイン電極１３との間に流れる
電流を制御する。

【００２７】第１のサブゲート電極１４ａは、前記メイ
ンゲート電極１１と前記ソース電極との間に設けられ、
前記半導体薄膜１０に電界を印加し、導電極性を切り換
える。

【００２８】第２のサブゲート電極１４ｂは前記メイン
ゲート電極１１と前記ドレイン電極１３との間に設けら
れ、前記半導体薄膜１０に電界を印加し、導電極性を前
記第１のサブゲート電極１４ａと同じ極性となるように
切換える。

【００２９】

【作用】図２は本発明の原理説明図、図３は本発明の等
価回路図を示す。

【００３０】図２（Ａ）はＮチャネル動作でオフ状態の
場合でメインゲート電極に印加される電圧Ｖｇを負、第
１及び第２のサブゲート電極Ｖｓをともに正の電圧とす
る。このとき半導体薄膜内はＮＰＮ接合が形成されドレ
イン電極、ソース電極いずれの側からみてもＰＮダイオ
ードの逆接合が存在するためドレイン−ソース間電圧の
極性に関係なくオフ状態となる。また、図２（Ｂ）はＰ
チャネル動作でオフ状態の場合であり、メインゲート電
極の電圧Ｖｇを正、第１及び第２のサブゲート電極の電
圧Ｖｓをともに負の電圧とするこの時半導体薄膜内はＰ
ＮＰ接合が形成され、やはりドレイン電極、ソース電極
いずれの側から見ても逆接合が存在するため、ドレイン
−ソース間電圧極性によらずオフ状態となる。このトラ
ンジスタをオンさせる場合は図２（Ａ）のＮチャネル動
作ではメインゲート電極の電圧Ｖｇを負から正に変えれ
ば半導体薄膜内はどこもＮ層となり、オン状態となる。
図２（Ｂ）のＰチャネル動作ではメインゲート極性の電
圧Ｖｇを正から負に変えれば半導体薄膜内はどこもＰ層
となりオン状態となる。よってソース−ドレイン間電圧
の極性に関係なくＰチャネル、Ｎチャネルいずれの動作
も行うことができる。

【００３１】図３は本発明の等価回路図を示す。メイン
ゲート電極と半導体層の間のゲート容量Ｃ４はサブゲー
ト電極と半導体層の間のゲート容量Ｃ３とＣ５により挟
まれている。このようにゲート容量Ｃ４は直接ドレイン
電極やソース電極につながっておらずチャネル抵抗Ｒを
介している。これによりメインゲート電極のパルス変化
時の容量結合によるノイズを低減することができる。

【００３２】

【実施例】図４は本発明の一実施例の構成図を示す。同
図中、１５は絶縁体基板を示す。絶縁体基板１５はガラ
ス材等の絶縁体よりなり、この絶縁体基板１５上に薄膜
トランジスタが形成される。

【００３３】１６はソース電極で、アルミニウム等の導
電体を絶縁体基板１５上に蒸着してなる。１７はドレイ
ン電極でソース電極１６同様アルミニウム等の導電体を
絶縁体基板１５上に蒸着してなる。

【００３４】１８はソースポリシリコン層を示す。ソー
スポリシリコン層１８はＮ型半導体を形成するリン
（Ｐ）ドープポリシリコン層１８ａとＰ型半導体を形成
するボロン（Ｂ）ドープポリシリコン層１８ｂとを積層
してなり、ソース電極１６と接続される。

【００３５】１９はドレインポリシリコン層を示す。ソ
ースポリシリコン層１８と同様な構成で、Ｎ型半導体を
形成するリン（Ｐ）ドープポリシリコン層１９ａとＰ型
半導体を形成するボロン（Ｂ）ドープポリシリコン層１
９ｂとを積層してなり、ドレイン電極１７に接続されて
いる。

【００３６】２０はポリシリコン層を示す。ポリシリコ
ン層２０は図１に示す半導体層１０に対応しており、Ｌ
ＰＣＶＤ（減圧ＣＶＤ）により形成されたアモルファス
シリコン層を固相結晶成長させて形成された真性半導体
よりなる薄膜である。ポリシリコン層２０はソースポリ
シリコン層１８及びドレインポリシリコン層１９と接続
されている。

【００３７】２１はメインゲート電極を示す。メインゲ
ート電極２１はリン（Ｐ）ドープポリシリコンにより形
成され、ポリシリコン層２０の略中央部分に酸化シリコ
ン（ＳｉＯ₂）等よりなる絶縁層２２を介して形成され
ている。

【００３８】２３ａは図１における第１のサブゲート電
極１４ａに対応するサブゲート電極、２３ｂは図１にお
ける第２のサブゲート電極１４ｂに対応するサブゲート
電極を示す。サブゲート電極２３ａ，２３ｂはアルミニ
ウム等の導電材よりなる。

【００３９】サブゲート電極２３ａはソース電極１６と
メインゲート電極２１との間のポリシリコン層２０上部
酸化シリコン（ＳｉＯ₂）等よりなる絶縁層２２，２４
を介して配設されている。また、サブゲート電極２３ｂ
はドレイン電極１７とメインゲート電極２１との間のポ
リシリコン層２０上部に絶縁層２２，２４を介して配設
されている。

【００４０】サブゲート電極２３ａとサブゲート電極２
３ｂとは通常互いに接続されており、同じ電圧が印加さ
れる。なお、サブゲート電極２３ａとサブゲート電極２
３ｂには電気的に独立に電圧を印加しても良い。

【００４１】ソース電極１６、ドレイン電極１７、メイ
ンゲート電極２１、にはコンタクト部２５が形成され、
コンタクト部２５より外部との配線が行なわれる。

【００４２】図５，図６は本発明の一実施例の動作を説
明するための図、図７は本発明の一実施例の特性図を示
す。

【００４３】図５（Ａ），（Ｂ）はＮチャネル動作をさ
せる場合の等価回路図で、サブゲート電極２３ａ，２３
ｂには電圧Ｖｓ＝＋２０〔Ｖ〕が印加される。

【００４４】さらに、図５（Ａ）ではドレイン電極１７
に電圧Ｖｄ＝＋１０〔Ｖ〕が印加されている。

【００４５】図５（Ａ）に示すような状態で、メインゲ
ート電極２１の電圧Ｖｇを可変してみると、図６（Ａ）
に示すようにポリシリコン層２０のサブゲート電極２３
ａ，２３ｂの下部ではｎ層２６ａ，２６ｂが形成され
る。

【００４６】また、電圧Ｖｇに応じてポリシリコン層２
０のメインゲート電極２１下部の領域２７ではｎ層又は
ｐ層が形成される。

【００４７】電圧Ｖｇが正のときにはポリシリコン層２
０のメインゲート電極２１下部の領域２７ではｎ層が形
成されるため、ポリシリコン層２０はすべてｎ層で結合
され、ドレイン電極１７からソース電極１６に電流が流
れることになる。つまり、オン状態となる。

【００４８】また、電圧Ｖｇが負のときにはポリシリコ
ン層２０のメインゲート電極２１下部の領域２７ではｐ
層が形成されるため、ポリシリコン層２０にはｎｐｎ接
合が形成される。このため、ドレイン電極１７からソー
ス電極１６間にＰＮ逆接合が生じることになるため、電
流はカットされる。つまり、オフ状態となる。このとき
の電圧Ｖｇに対するドレイン電流Ｉｄの特性を図７
（Ａ）に実線で示す。

【００４９】図５（Ｂ）ではドレイン電極１７に電圧Ｖ
ｄ＝−１０〔Ｖ〕が印加されている。

【００５０】図５（Ｂ）に示す状態でメインゲート電極
２１の電圧Ｖｇを可変してみると、電圧Ｖｇが正のとき
はポリシリコン層２１はｎ層で結合され、オンし、ソー
ス電極１６からドレイン電極１７に電流が流れる。電圧
Ｖｇが負になるとポリシリコン層２０はＮＰＮ接合を形
成するため、オフとなる。このようにドレイン電極２１
の電圧Ｖｄを逆にしても電圧Ｖｄが正のときと同様にＰ
Ｎ逆接合が形成されるため、トランジスタは確実にオフ
する。このときの電圧Ｖｇに対するドレイン電流Ｉｄの
特性を図７（Ａ）に破線で示す。

【００５１】図５（Ｃ），（Ｄ）はＰチャネル動作させ
る場合の等価回路図で、サブゲート電極２３ａ，２３ｂ
には電圧Ｖｓ＝−２０〔Ｖ〕が印加される。

【００５２】図５（Ｃ）ではドレイン電極１７に電圧Ｖ
ｄ＝＋１０〔Ｖ〕が印加される。

【００５３】このため、図６（Ｂ）に示すようにポリシ
リコン層２０のサブゲート電極２３ａ，２３ｂ下部では
ｐ層２８ａ，２８ｂが形成され、メインゲート電極２１
下部の領域２７はメインゲート電極２１に印加される電
圧Ｖｇに応じてｎ又はｐ層が形成される。

【００５４】電圧Ｖｇが正のときはポリシリコン層２０
のメインゲート電極２１下部の領域２７にはｎ層が形成
され、ポリシリコン層２０にはｐｎｐ接合が形成される
ことになる。このため，ドレイン電極１７からソース電
極１６間にＰＮＰ逆接合が生じることになるため、電流
はカットされ、オフ状態となる。

【００５５】また、電圧Ｖｇが負のときはポリシリコン
層２０メインゲート電極２１下部の領域２７にはｐ層が
形成され、ポリシリコン層２０全領域にわたってｐ層が
形成されるため、ポリシリコン層２０は導通状態とな
る。このため、ドレイン電極１７からソース電極１６に
電流が流れる。つまり、オン状態となる。このときの電
圧Ｖｇに対する電流Ｉｄの特性を図７（Ｂ）に実線で示
す。

【００５６】次に、図５（Ｄ）に示すようにドレイン電
極１７に電圧Ｖｄ＝−１０〔Ｖ〕を印加してみる。

【００５７】図５（Ｄ）に示す状態でメインゲート電極
２１に印加される電圧Ｖｇを可変すると、電圧Ｖｇが負
のときには上述したようにポリシリコン層２０のメイン
ゲート電極２１下部領域２７にはｐ層が形成されるた
め、ポリシリコン層２０全体がｐ層で結合され、導通状
態となり、ソース電極１６からドレイン電極１７に電流
が流れる。つまりオン状態となる。

【００５８】また、電圧Ｖｇが正のときはポリシリコン
層２０のメインゲート電極２１下部の領域２７にはｎ層
が形成されるため、ポリシリコン層２０にはＰＮＰ接合
が形成される。

【００５９】このため、ソース電極１６からドレイン電
極１７に向ってＰＮ逆接合が形成されることになり、電
流はカットされ、オフ状態となる。このときの電圧Ｖｇ
に対する電流Ｉｄの特性を図７（Ｂ）に破線で示す。

【００６０】このように、Ｎチャネル及びＰチャネル動
作いずれの場合でも、メインゲート電極２１にオフとな
るような電圧Ｖｇを印加すれば、ポリシリコン層２０内
にはＰＮＰ又はＮＰＮ接合が形成されるため、ドレイン
電極１７からソース電極１６又はソース電極１６からド
レイン電極１７のいずれの方向に対してもＰＮ逆接合を
形成できる。

【００６１】このため、オフ時にはドレイン電極１７の
電圧条件によらず、確実に電流をカット、つまり、オフ
できる。

【００６２】図８は本発明の液晶表示装置の構成図を示
す。同図中、Ｔｒｎは薄膜トランジスタを示す。薄膜ト
ランジスタＴｒｎはガラス基板２６上に画素電極２７
ｎ、ドレインバス２８、ゲートバス２９と共に複数個形
成される。

【００６３】ガラス基板２６の薄膜トランジスタＴｒｎ
形成面に対向して透明電極３０が形成されたガラス板３
１が配置される。

【００６４】ガラス板３１とガラス基板２６との間に液
晶３２が配置され、透明電極３０と画素電極２７−ｎと
の間に電圧を印加することにより液晶３２の状態を変化
させ表示を行なう。

【００６５】このとき、薄膜トランジスタＴｒｎをスイ
ッチング制御することにより画素電極２７−ｎの電位を
可変して、表示の制御を行なう。

【００６６】図９は本発明の液晶表示装置の要部の構成
図を示す。同図中、図４と同一構成部分には同一符号を
付しその説明は省略する。

【００６７】本実施例ではソース電極１７を画素電極２
７−ｎとし、メインゲート電極は画素電極２７−ｎに用
いるＩＴＯ（Ｉｎｄｉｕｍ−Ｔｉｎ−Ｏｘｉｄｅ）と共
に同一の工程で形成している。このため、メインゲート
電極２１形成時のリンドープポリシリコンの工程を省略
することができる。

【００６８】図１０は本発明の液晶表示装置の等価回路
図を示す。

【００６９】３列分について駆動波形および等価回路を
示す。薄膜トランジスタＴｒ２について説明する。薄膜
トランジスタＴｒ２のメインゲート電極２１には駆動手
段である駆動パルスｃが加わりサブゲート電極２３ａ，
２３ｂには駆動パルスｄが加わる。薄膜トランジスタＴ
ｒｎはメインゲート電極２１とサブゲート電極２３ａ，
２３ｂがともに正（ハイレベル）かともに負（ローレベ
ル）の時にオン状態になる。よって薄膜トランジスタＴ
ｒ２は図１１に示すタイミングｄ₂でオンする。以下薄
膜トランジスタＴｒ１，Ｔｒ３についても図１１に示す
駆動パルスａ〜ｆにより駆動され、オン状態となるタイ
ミングがｄ₁，ｄ₃に示すようにずれていく。本駆動方
式ではメインゲート電極２１及びサブゲート電極２３
ａ，２３ｂに供給されるパルス信号ａ〜ｆにより薄膜ト
ランジスタＴｒｎを順次スイッチング制御することがで
きるため、いずれの駆動パルスａ〜ｆはハイレベル電圧
（正）の時間とローレベル電圧（負）の時間がまったく
等しく、かつ、薄膜トランジスタＴｒｎのオン時間ｄ₁
だけずれたパルスである。薄膜トランジスタでは正また
は負の電圧のみを加えた状態では経時変化が生じ信頼性
に問題があるため本駆動方式のように正負両電圧を印加
することにより改善されることが期待できる。またオン
時間ｄ₁だけ順次ずらせていくことにより駆動パルスの
ハイレベル又はローレベルの時間を１フレーム時間に等
しい１０ｍｓ〜２０ｍｓぐらいで構成できる。通常の駆
動パルスはパルス幅が数十μｓのオーダなのでこれに比
べ非常に時間的に長いパルスのみ準備すればよい。

【００７０】図１２は本発明の液晶表示装置の他の実施
例の等価回路図を示す。その概略構造は図８で説明した
ものと同一であるため、ここでは説明を省略する。同図
中、Ｔｒ４〜Ｔｒ７は薄膜トランジスタで、図９で説明
した薄膜トランジスタと同じ構成であるため、その説明
は省略する。

【００７１】薄膜トランジスタＴｒ４のメインゲート電
極２１と薄膜トランジスタＴｒ５のサブゲート電極２３
ａ，２３ｂが接続され以下同じように隣同士のメインゲ
ート電極２１とサブゲート電極２３ａ，２３ｂが接続さ
れた構成とされている。これにより駆動パルスは１画素
につき１パルス必要となる。これは通常のメインゲート
１本の薄膜トランジスタを使った場合と必要なパルス数
は同じとなるよう構成されている。各トランジスタＴｒ
ｎがオンするタイミングは、Ａｎでは駆動パルスｇ，ｈ
ともハイレベルなので薄膜トランジスタＴｒ４はオン状
態となり、画素電極２７−ａにドレイン電極１７のデー
タが供給される。この時薄膜トランジスタＴｒ４はサブ
ゲート電極２３ａ，２３ｂ及びメインゲート電極２１が
共にハイレベルなのでＮチャネルモードでのオン状態で
ある。タイミングＡｐにおいては駆動パルスｇ，ｈ共に
ローレベルなのでやはり薄膜トランジスタＴｒ４はオン
する。この時はサブゲート電極２３ａ，２３ｂ、メイン
ゲート電極２１ともローレベルなのでＰチャネルモード
でのオン状態である。このように各々のトランジスタに
ついてメインゲート電極２１、サブゲート電極２３ａ，
２３ｂの両方の電圧がハイレベルまたはローレベルのと
きそのトランジスタはオンする。図１３タイミングｄ−
１〜ｄ−３において示すようにオン状態となるトランジ
スタが順次推移していくと共に各トランジスタの動作モ
ードがＮチャネルモード、Ｐチャネルモード交互に切り
換わっている。

【００７２】例えば、トランジスタＴｒ４ではＡｎ（Ｎ
チャネル）→Ａｐ（Ｐチャネル）→Ａｎ（Ｎチャネル）
→…。トランジスタＴｒ５ではＢｐ（Ｐチャネルモー
ド）→Ｂｎ（Ｎチャネル）→Ｂｐ（Ｐチャネル）→…、
となっている。

【００７３】このような構成とすることにより本実施例
では薄膜トランジスタのＰチャネル、Ｎチャネルモード
間の特性が対称でない場合の特性の差による画質の低下
をさけることができる。すなわちＮチャネルモードのま
まで全ラインにデータを書き込んで次にＰチャネルモー
ドのままで同じくデータを書き込んだ場合のＮチャネル
モードとＰチャネルモードとの特性差による画質の差を
時間的に短くすることによりその特性差が人間の目には
わかりにくくすることを狙ったものである。また、各駆
動パルスは前の列のパルスに対し（たとえば駆動パルス
ｈは駆動パルスｇに対し）半周期＋アドレス時間分だけ
おくれたタイミングとなっている。

【００７４】

【発明の効果】上述の如く、本発明によれば、メインゲ
ート電極の両側部にサブゲート電極が設けられているた
め、サブゲート電極に印加する電圧の正負を切換えるこ
とによりトランジスタの動作極性を切換えることができ
ると共にトランジスタのオフ時に半導体層に逆方向のＰ
Ｎ接合が発生し、ドレイン電圧の極性に関係なく、オフ
時の漏れ電流の小さな薄膜トランジスタを実現できる。
また、このような薄膜トランジスタを用いることにより
駆動パルス信号の正（Ｈ）、負（Ｌ）の両方のレベルで
スイッチング制御を行なうことができるため、駆動パル
ス信号波形を簡単にでき、駆動回路を簡略化できる等の
特長を有する。

【図面の簡単な説明】

【図１】本発明の薄膜トランジスタの原理構成図であ
る。

【図２】本発明の薄膜トランジスタの原理説明図であ
る。

【図３】本発明の薄膜トランジスタの等価回路図であ
る。

【図４】本発明の一実施例の構成図である。

【図５】本発明の一実施例の動作を説明するための図で
ある。

【図６】本発明の一実施例の動作を説明するための図で
ある。

【図７】本発明の薄膜トランジスタの一実施例の特性図
である。

【図８】本発明の液晶表示装置の一実施例の構成図であ
る。

【図９】本発明の液晶表示装置の一実施例の要部の構成
図である。

【図１０】本発明の液晶表示装置の一実施例の等価回路
図である。

【図１１】本発明の液晶表示装置の一実施例の動作を説
明するための図である。

【図１２】本発明の液晶表示装置の他の実施例の等価回
路図である。

【図１３】本発明の液晶表示装置の他の実施例の動作を
説明するための図である。

【図１４】従来の一例の断面図である。

【図１５】従来の一例の構成図である。

【図１６】従来の一例の等価回路図である。

【図１７】従来の一例の動作を説明するための図であ
る。

【符号の説明】１０半導体層１１メインゲート電極１２ソース電極１３ドレイン電極１４ａ第１のサブゲート電極１４ｂ第２のサブゲート電極

フロントページの続き (51)Int.Cl.⁵ 識別記号庁内整理番号ＦＩ技術表示箇所Ｇ０９Ｆ 9/30 ３３８ 6447−5ＧＧ０９Ｇ 3/36 7319−5Ｇ (72)発明者大形公士神奈川県川崎市中原区上小田中1015番地富士通株式会社内 (72)発明者沖賢一神奈川県川崎市中原区上小田中1015番地富士通株式会社内

Claims

【特許請求の範囲】

【請求項１】半導体層（１０）にメインゲート電極
（１１）より電界を印加し、該電界に応じて該半導体層
（１０）の一端に設けられたソース電極（１２）と該半
導体層（１０）の他端に設けられたドレイン電極（１
３）との間に流れる電流を制御する薄膜トランジスタに
おいて、前記メインゲート電極（１１）と前記ソース電極（１
２）との間に設けられ、前記半導体層（１０）に電界を
印加し、前記半導体層（１０）の導電極性を切り換える
第１のサブゲート電極（１４ａ）と、前記メインゲート電極（１１）と前記ドレイン電極（１
３）との間に設けられ、前記半導体層（１０）に電界を
印加し、前記半導体層（１０）の導電極性を前記第１の
サブゲート電極（１４ａ）と同じ極性となるように切換
える第２のサブゲート電極（１４ｂ）とを有することを
特徴とする薄膜トランジスタ。
【請求項２】透明電極と複数のスイッチング素子（Ｔ
ｒｎ）夫々に対応した複数の画素電極（２７−ｎ）とで
液晶（３２）を挟持し、該スイッチング素子（Ｔｒｎ）
に駆動手段（３３，３４）からパルス信号を供給し、該
スイッチング素子（Ｔｒｎ）をスイッチング制御して、
該複数の画素電極（２７−ｎ）の電位を可変することに
より該液晶（３２）の状態を変化させ、各画素電極（２
７−ｎ）毎に表示制御を行なう液晶表示装置において、前記スイッチング素子（Ｔｒｎ）を請求項１記載の薄膜
トランジスタで構成し、該薄膜トランジスタ（Ｔｒｎ）のメインゲート電極（２
１）と前記画素電極（２７−ｎ）とを同一基板（２６）
上に同一材料で、かつ、同一工程で形成したことを特徴
とする液晶表示装置。
【請求項３】透明電極（３０）と複数のスイッチング
素子（Ｔｒｎ）夫々に対応した複数の画素電極（２７−
ｎ）とで液晶を挟持し、該スイッチング素子（Ｔｒｎ）
に駆動手段（３３，３４）からパルス信号を供給し、該
スイッチング素子（Ｔｒｎ）をスイッチング制御して、
該複数の画素電極（２７−ｎ）の電位を可変することに
より該液晶（３２）の状態を変化させ、表示制御を行な
う液晶表示装置において、前記スイッチング素子（Ｔｒｎ）を請求項１記載の薄膜
トランジスタで構成し、前記駆動手段（３３，３４）は
薄膜トランジスタのメインゲート電極（２１）にデュー
ティ比５０％で、かつパルス幅が１フレーム分の走査時
間に等しく設定されたパルス信号を各トランジスタのオ
ン時間分だけずらせつつ順次供給すると共に該薄膜トラ
ンジスタ（Ｔｒｎ）の第１及び第２のサブゲート電極
（２３ａ，２３ｂ）には各トランジスタのオン時間分だ
け遅れた前記パルス信号を各トランジスタのオン時間分
だけずらせつつ、順次供給することを特徴とする液晶表
示装置。