KR100282454B1 - 트랜지스터의 구조 및 제조 방법 - Google Patents

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Abstract

본 발명은 기판의 불순물 농도를 다양하게 조절할 수 있는 전계 효과 트랜지스터의 구조 및 제조 방법에 관한 것으로, 반도체 기판상에 절연막을 증착하고 상기 반도체 기판에 노출되도록 트렌치를 형성하는 단계와. 상기 트렌치의 양측면에 두 개의 사이드 게이트를 형성하는 단계와, 상기 사이드 게이트 사이의 반도체 기판위에 주 게이트를 형성하는 단계와, 상기 절연막을 제거하고 상기 주 게이트 및 사이드 게이트들을 마스크로 이용하여 사이드 게이트 양측의 반도체 기판에 소오스/드레인 불순물 영역을 형성하는 단계를 포함하여 이루어짐에 그 특징이 있다.

Description

트랜지스터의 구조 및 제조 방법{Structure of a field effect transistor and method of fabrication thereof}
본 발명은 전계 효과 트랜지스터에 관한 것으로, 특히 세 개의 게이트 전극을 갖는 전계 효과 트랜지스터(Tri-gate MOSFET)의 구조 및 제조 방법에 관한 것이다.
세 개의 게이트 전극이 채널 영역을 따라 소스/드레인 사이에 나란히 늘어서 있는 구조의 전계 효과 트랜지스터는 짧은 채널 MOSFET에서 매우 얕은 접합이 문턱 전압 저하 등의 짧은 채널 효과에 미치는 영향에 대한 연구 및 MOSFET 채널로부터의 고온 전자 주입 현상(hot carrier injection)의 연구 등에 사용되어 왔다.
도 1은 종래의 세 개의 게이트 전극을 갖는 전계 효과 트랜지스터의 구조 단면도이고, 도 2는 종래의 다른 세 개의 게이트 전극을 갖는 전계 효과 트랜지스터의 구조 단면도이다.
도 1과 같은 구조에서 사이드 게이트(side gate)에 걸리는 바이어스가 채널 영역에 반전층(invesion layer)을 형성함으로써 이온 주입에 의해 형성된 n+소스/드레인 영역과 주 게이트(main gate) 채널 영역을 연결하는 역할을 하게 된다.
이렇게 형성된 반전층은 주 게이트에 대하여 매우 얕은 접합 깊이를 갖는 소스/드레인 영역이 되며, 각 사이드 게이트에 걸리는 전압을 조절함으로써 채널 내의 전계 및 전위 분포, 반전층의 전하 농도 등을 변화시킬 수 있다.
세 개의 게이트 전극을 갖는 전계 효과 트랜지스터를 사용하여 고온 전자 주입의 메커니즘을 조사하는 실험에서는 채널로부터 고온 전자가 주입되는 위치(hot electron injection point)의 수직 및 수평 전계들 주 게이트와 드레인측 사이드 게이트 바이어스로써 조절하고 채널에 흐르는 전류를 소오스측 사이드 게이트 바이어스로써 조절하는 등으로, 자유로이 실험 조건을 설정할 수 있다.
전류의 양을 낮은 수준으로 조절하면 채널 내의 전계 분포를 교란하지 않으면서 게이트 및 기판 전류를 측정함으로써 고온 전자 주입에 영향을 미치는 파라미터들을 추출할 수 있게 된다.
한편, 사이드 게이트 바이어스에 의해 형성되는 반전층을 MOSFET의 소오스/드레인으로 사용하기도 한다. 이 경우 소오스/드레인의 접합 깊이가 수 nm정도가 되며, 소오스/드레인이 게이트의 가장자리에 정확하게 정렬(align)된 소자로 작동하게 된다. 이와 같이 매우 얕은 소오스/드레인을 사용함으로써, MOSFET의 드레인 전계가 채널 쪽으로 침투함으로 인해 발생하는 문턱 전압 저하 및 DIBL (Drain Induced Barrier Lowering) 과 같은 짧은 채널 현상을 효과적으로 막을 수 있다. 또한, 발전된 리소그라피에 의해 수십 nm 정도의 게이트 패턴을 만드는 경우에는 이온 주입에 의해 소오스/드레인 영역을 형성하는 것이 불가능하므로, 소오스/드레인이 게이트에 정확히 정렬된 형태로서 이러한 반전층을 사용하는 대안이 제시되고 있다.
이와 같은 종래의 세 개의 게이트 전극을 갖는 전계 효과 트랜지스터를 첨부된 도면을 참조하여 설명하면 다음과 같다.
종래의 세게의 게이트 전극을 갖는 전계 효과 트랜지스터의 구조는 도 1과 같이, p형 반도체 기판(1)위에 주 게이트(5)가 형성되고, 상기 주 게이트(5)와 상기 반도체 기판 사이에 게이트 절연막(4)이 형성된다. 그리고 상기 주 게이트(5) 표면에 얇은 절연막(6)(산화막)이 형성되고, 상기 주 게이트(5) 양측의 절연막(6) 위에 두 개의 사이드 게이트(7, 8)가 형성되며, 상기 사이드 게이트(7,8) 양측의 반도체 기판(1)에는 고농도 n형 소오스/드레인 불순물 영역(2, 3)이 형성된다.
또한, 종래의 다른 세 개의 게이트를 갖는 전계 효과 트랜지스터의 구조는 도 2와 같이, p형 반도체 기판(1)위에 양측면이 경사진 주 게이트(5)가 형성되고, 상기 주 게이트(5)와 상기 반도체 기판 사이에 게이트 절연막(4)이 형성된다. 그리고 상기 주 게이트(5) 표면에 얇은 절연막(6)(산화막)이 형성되고, 상기 주 게이트(5) 양측의 절연막(6) 위에 두 개의 사이드 게이트(7, 8)가 형성되며, 상기 사이드 게이트(7,8) 양측의 반도체 기판(1)에는 고농도 n형 소오스/드레인 불순물 영역(2, 3)이 형성된다. 이 때, 두 개의 사이드 게이트(7,8)는 주 게이트 (5)와 소정 부분이 오버랩된다.
이와 같은 구조를 갖는 종래의 전계 효과 트랜지스터의 제조 방법을 설명하면 다음과 같다.
도 3a 내지 도 3c은 도 1의 구조를 갖는 전계 효과 트랜지스터의 공정 단면도이다.
도 3a와 같이, p형 반도체 기판(1)위에 게이트 절연막(4)을 증착하고 상기 반도체 기판(1)에 1차 문턱전압 조절용 이온 주입을 실시한다. 그리고 상기 게이트 절연막(4)위에 다결정 실리콘을 증착하고 사진 석판술(photo lithography) 또는 전자빔(E-beam)을 이용하여 선택적으로 상기 다결정 실리콘 및 게이트 절연막(4)을 제거하여 주 게이트(5)를 형성한다.
도 3b와 같이, 상기 주 게이트(5)를 마스크로 이용하여 상기 반도체 기판(1)에 2차 문턱전압 조절용 이온 주입을 실시한다. 그리고 상기 주 게이트(5)를 포함한 기판 전면에 얇은 절연막(6)을 형성하고, 상기 절연막(6)위에 다결정 실리콘(9)을 증착한다.
도 3c와 같이, 상기 다결정 실리콘(9)을 이방성 에치하여 상기 주 게이트(5) 양측의 절연막(6)위에 두 개의 사이드 게이트(7)(8)을 형성한 다음, 상기 주 게이트(5) 및 두 개의 사이드 게이트(7,8)를 마스크로 이용하여 상기 반도체 기판에 n형 불순물 이온 주입으로 고농도 n형 소오스/드레인 불순물 영역(2,3)을 형성한다.
상기에서 설명한 바와 같은 종래의 세 개의 게이트를 갖는 전계 효과 트랜지스터에 있어서는 다음과 같은 문제점이 있었다.
첫째, 종래의 세 개의 게이트를 갖는 전계 효과 트랜지스터의 제조 방법이 있어서는 사진 석판술 또는 전자빔을 이용하여 주 게이트를 형성하므로 주 게이트의 길이를 리소그래피(lithography)의 한계보다 짧게 줄일 수 없다. 따라서 , 매우 짧은 채널 길이를 갖는 세 개의 게이트를 갖는 전계 효과 트랜지스터를 만들 수 없다.
둘째, 종래의 전계 효과 트랜지스터의 제조 방법은 주 게이트를 형성한 다음에 사이드 게이트를 형성하게 되므로, 사이드 게이트 아래의 기판 농도가 주 게이트 아래의 기판 농도에 비해 항상 높아지거나 같게 된다. 즉, 사이드 게이트 측의 MOS 커패시터의 문턱 전압이 주 게이트 측에 비해 높아지게 되며, 소자의 동작에 필요한 충분한 반전층 전하를 유도하려면 사이드 게이트에 상당히 높은 전압을 걸어야 하므로, 게이트 사이의 산화막이 얇을 경우 절연 파괴 등의 문제가 생기게 된다.
본 발명은 이와 같은 문제점을 해결하기 위하여 안출한 것으로, 리소그래피의 한계보다 더 짧은 채널 길이를 갖고 기판의 불순물 농도 분포를 다양하게 조절할 수 있는 세 개의 게이트를 갖는 전계 효과 트랜지스터 및 제조 방법을 제공하는데 그 목적이 있다.
도 1은 종래의 세 개의 게이트 전극을 갖는 전계 효과 트랜지스터의 구조 단면도
도 2는 다른 종래의 세 개의 게이트 전극을 갖는 전계 효과 트랜지스터의 구조 단면도
도 3a 내지 도 3c는 종래의 세 개의 게이트 전극을 갖는 전계 효과 트랜지스터의 공정 단면도
도 4는 본 발명의 세 개의 게이트 전극을 갖는 전계 효과 트랜지스터의 구조 단면도
도 5a 내지 도 5g는 본 발명 제 1 실시예의 세 개의 게이트 전극을 갖는 전계 효과 트랜지스터의 공정 단면도
도 6a 내지 도 6d는 본 발명 제 2 실시예의 세 개의 게이트 전극을 갖는 전계 효과 트랜지스터의 공정 단면도
도 7은 본 발명 제 3 실시예의 세 개의 게이트 전극을 갖는 전계 효과 트렌지스터의 공정 단면도
도면의 주요 부분에 대한 부호의 설명
11 : 반도체 기판 12, 13 : 소오스/드레인 불순물 영역
14, 16 : 게이트 절연막 15 : 주 게이트
17, 18 : 사이드 게이트 19 : 완층 산화막
20 : 질화막 21 : 감광막
22 : 측벽 산화막 23 : 산화막
24 : 폴리실리콘
이와 같은 목적을 달성하기 위한 본 발명의 트랜지스터는 반도체 기판상에 일정한 간격을 갖고 형성되는 제 1, 제 2 사이드 게이트와, 상기 제 1, 제 2 사이드 게이트 사이의 반도체 기판위와 두 개의 사이드 게이트 위에 상기 제 1, 제 2 사이드 게이트에 중첩되도록 형성되는 주 게이트와, 상기 제 1, 제 2 사이드 게이트 및 주 게이트와 반도체 기판 사이 및 제 1, 제 2 사이드 게이트와 주 게이트 사이에 형성되는 절연막과, 상기 제 1, 제 2 사이드 게이트의 양측의 반도체 기판에 형성되는 소오스/드레인 불순물 영역을 포함하여 구성됨에 그 특징이 있다.
또한 상기와 같은 목적을 달성하기 위한 본 발명의 트랜지스터 제조 방법은 반도체 기판상에 절연막을 증착하고 상기 반도체 기판에 노출되도록 트렌치를 형성하는 단계와. 상기 트렌치의 양측면에 두 개의 사이드 게이트를 형성하는 단계와, 상기 사이드 게이트 사이의 반도체 기판위에 주 게이트를 형성하는 단계와, 상기 절연막을 제거하고 상기 주 게이트 및 사이드 게이트들을 마스크로 이용하여 사이드 게이트 양측의 반도체 기판에 소오스/드레인 불순물 영역을 형성하는 단계를 포함하여 이루어짐에 그 특징이 있다.
상기와 같은 본 발명의 세 개의 게이트를 갖는 전계 효과 트랜지스터의 구조 및 제조 방법을 첨부된 도면을 참조하여 보다 상세히 설명하면 다음과 같다.
도 4는 본 발명 제 1 실시예의 트랜지스터의 구조 단면도이고, 도 5a 내지 도 5g는 도 4의 구조를 갖는 본 발명 제 1 실시예의 트랜지스터 공정 단면도이다.
먼저, 본 발명 제 1 실시예의 세 개의 게이트를 갖는 전계 효과 트랜지스터의 구조는 도 4와 같이, P형 반도체 기판(11)위에 역측벽(inverted sidewall)형상을 가진 두 개의 사이드 게이트(17, 18)들이 형성되고, 상기 사이드 게이트(17, 18)들 사이의 상기 반도체 기판(11)위와 상기 사이드 게이트(17, 18)에 걸쳐 주 게이트(15)가 형성된다.
그리고, 상기 두 개의 사이드 게이트(17, 18) 양측의 반도체 기판(11)에는 소오스/드레인 불순물 영역(12, 13)이 형성되고 상기 사이드 게이트(17, 18) 및 반도체 기판(11) 사이와 상기 주 게이트(15)와 사이드 게이트(17, 18) 및 반도체 기판(11) 사이에는 각각 게이트 절연막(14, 16)이 형성된다.
이와 같은 구조를 갖는 본 발명 제 1 실시예의 세 개의 게이트를 갖는 전계 효과 트랜지스터 제조 방법은 다음과 같다.
도 5a와 같이, p형 반도체 기판(11)위에 완충 산화막(19), 질화막(20), 및 감광막(21)을 차례로 증착한다. 그리고, 사진 석판술 또는 전자선 직접 묘화법을 이용하여 게이트가 형성될 부분을 정의한 다음, 반도체 기판(11)이 노출되도록 상기 질화막(20)과 완충 산화막(19)을 선택적으로 제거하여 트렌치를 만든다. 이 때 증착되는 질화막(20)의 두께는 건식 식각에 의해 형성되는 트렌치의 나비 및 증착되는 사이드 게이트 폴리실리콘의 두께와 함께 사이드 게이트의 모양을 결정하는 공정 변수가 된다. 트렌치의 나비와 사이드 게이트 역할을 하는 역측벽의 모양을 잘 조절함으로써 사진 공정 또는 전자선 묘화 공정 등에서 얻을수 있는 최소 선폭보다 작은 게이트 길이를 갖는 MOSFET을 구현할 수 있다.
그리고 노출된 반도체 기판(11)에 1차 문턱전압 조절용 이온(B) 주입을 실시한다.
도 5b와 같이, 상기 감광막(21)을 제거하고 노출된 반도체 기판(11) 표면에 사이드 게이트 절연막(14)으로 사용될 산화막을 형성한다.
도 5c와 같이, 전면에 폴리실리콘을 증착하고 이방성 식각하여 상기 트렌치의 양 측면의 게이트 절연막(14)위에 제 1, 제 2 사이드 게이트(17,18)를 형성하고, 상기 제 1, 제 2 사이드 게이트(17,18) 사이의 게이트 절연막(14)을 제거한다. 그리고, 상기 질화막(20)과 제 1, 제 2 사이드 게이트(17,18)를 마스크로 이용하여 노출된 반도체 기판(11)에 2차 문턱전압 조절용 이온(BF2) 주입을 실시한다.
도 5d와 같이, 상기 제 1, 제 2 사이드 게이트(17,18)의 표면과 노출된 반도체 기판에 다시 산화막을 길러 주 게이트 절연막(16)을 형성한다.
도 5e와 같이, 질화막(20), 주 게이트 절연막(16)을 포함한 기판 전면에 주 게이트용 폴리 실리콘(24)을 증착한다,
도 5f와 같이, 사진석판술 또는 전자선 직접 묘화법을 이용하여 상기 폴리 실리콘(24)을 선택적으로 제거하여 주 게이트(15)를 형성한다.
도 5g와 같이, 선택성 식각 용액을 사용하여 질화막(20)을 제거하고 상기 주 게이트(15) 및 제 1, 제 2 사이드 게이트(17,18)를 마스크로 이용하여 반도체 기판(11)에 n형 불순물 이온을 주입하여 소오스/드레인 불순물 영역(12,13)을 형성하면 세 개의 게이트를 갖는 전계 효과 트랜지스터가 완성된다.
한편, 상기 제 1 실시예의 세 개의 게이트 전극을 갖는 전계 효과 트랜지스터의 제조 방법에 있어서, 도 5 (f)의 상기 질화막(20) 제거 공정시 인산을 이용하여 질화막(20)을 식각하는 경우, 상기 질화막(20)과 도핑된 폴리실리콘 사이의 식각 선택비가 그다지 좋지 않으므로 (160℃의 인산에서 도핑된 폴리실리콘은 13Å/분, 질화막은 40 Å/분, 열산화막 및 TEOS 산화막은 1∼4 Å/분 의 식각률을 보임), 노출된 주 게이트(15) 전극 및 사이드 게이트(17, 18) 전극 부분이 손상될 우려가 있다.
이러한 경우의 트랜지스터 제조 방법인 본 발명 제 2 실시예의 세 개의 게이트 전극을 갖는 전계 효과 트랜지스터의 제조 방법은 다음과 같다.
도 6a 내지 도 6d는 본 발명 제 2 실시예의 세 개의 게이트 전극을 갖는 전계 효과 트랜지스터의 공정 단면도이다.
도 6a와 같이, p형 반도체 기판(11)위에 완충 산화막(19), 질화막(20), 및 감광막(21)을 차례로 증착한다. 그리고, 사진 석판술 또는 전자선 직접 묘화법을 이용하여 게이트가 형성될 부분을 정의한 다음, 반도체 기판(11)이 노출되도록 상기 질화막(20)과 완충 산화막(19)을 선택적으로 제거하여 트렌치를 만든다. 이 때 증착되는 질화막(20)의 두께는 건식 식각에 의해 형성되는 트렌치의 나비 및 증착되는 사이드 게이트 폴리실리콘의 두께와 함께 사이드 게이트의 모양을 결정하는 공정 변수가 된다. 트렌치의 나비와 사이드 게이트 역할을 하는 역측벽의 모양을 잘 조절함으로써 사진 공정 또는 전자선 묘화 공정 등에서 얻을수 있는 최소 선폭보다 작은 게이트 길이를 갖는 MOSFET을 구현할 수 있다.
그리고 노출된 반도체 기판(11)에 1차 문턱전압 조절용 이온(B) 주입을 실시하고, 상기 감광막(21)을 제거한 다음, 상기 트렌치 내벽의 완충 산화막(19) 및 질화막(20) 측면에 측벽 산화막(22)을 형성한다.
도 6b와 같이, 노출된 반도체 기판(11) 표면에 사이드 게이트 절연막(14)으로 사용될 산화막을 형성한다.
도 6c와 같이, 전면에 폴리실리콘을 증착하고 이방성 식각하여 상기 트렌치의 양 측면의 게이트 절연막(14)위에 제 1, 제 2 사이드 게이트(17,18)를 형성하고, 상기 제 1, 제 2 사이드 게이트(17,18) 사이의 게이트 절연막(14)을 제거한다. 그리고, 상기 질화막(20)과 제 1, 제 2 사이드 게이트(17,18)를 마스크로 이용하여 노출된 반도체 기판(11)에 2차 문턱전압 조절용 이온(BF2) 주입을 실시한 다음, 상기 제 1, 제 2 사이드 게이트(17,18)의 표면과 노출된 반도체 기판에 다시 산화막을 길러 주 게이트 절연막(16)을 형성한다..
도 6d와 같이, 질화막(20), 주 게이트 절연막(16)을 포함한 기판 전면에 주 게이트용 폴리 실리콘을 증착하고, 사진석판술 또는 전자선 직접 묘화법을 이용하여 상기 폴리 실리콘을 선택적으로 제거하여 주 게이트(15)를 형성한다. 그리고, 상기 주 게이트(15)의 표면에 산화막(23)을 형성한다.
그리고, 도면에는 도시되지 않았지만, 도 5 (g)와 같이, 인산 용액을 이용하여 상기 질화막(20)을 제거하고 상기 주 게이트(15) 및 제 1, 제 2 사이드 게이트(17,18)를 마스크로 이용하여 반도체 기판(11)에 n형 불순물 이온을 주입하여 소오스/드레인 불순물 영역(12,13)을 형성하면, 세 개의 게이트를 갖는 전계 효과 트랜지스터가 완성된다.
한편, 상기에서 서술한 본 발명 제 1, 제 2 실시예에서 주 게이트(15) 전극을 패터닝할 때, 사진석판술 또는 전자 묘화법을 이용하게 되면 주 게이트와 사이드 게이트를 정렬시키기 어려운 경우가 있다, 이와 같은 경우, 도 7과 같이 자기 정렬에 의해 주 게이트 전극을 패터닝할 수 있다.
즉, 도 5e와 같이 전면에 폴리실리콘(24)을 증착한 상태에서 상기 질화막(20)의 표면에 노출될 때까지 CMP(Chemical Mechanical Polishing) 공정으로상기 폴리실리콘(24)을 연마하면 자기 정렬에 의해 주 게이트(15)를 형성할 수 있다.
이상에서 설명한 바와 같은 본 발명의 세 개의 게이트 전극을 갖는 전계 효과 트랜지스터 및 그 제조 방법에 있어서는 다음과 같은 효과가 있다.
첫째, 사진석판술 또는 전자빔을 이용하여 트렌치를 형성하고 트렌치 내벽 양측에 사이드 게이트를 형성한 다음, 사이드 게이트 사이에 주 게이트를 형성하므로 주 게이트의 유효 채널 길이는 트렌치의 폭보다 사이드 게이트 길이만큼 짧아지게 된다. 따라서 사이드 게이트로 사용되는 측벽의 크기를 조절함으로써 매우 짧은 채널 길이를 갖는 MOSFET의 구현이 가능해 진다.
둘째, 소자 제공 공정 중 채널 이온 주입을 주 게이트 영역과 사이드 게이트 영역에 선택적으로 실시함으로써 기판의 불순물 농도 분포를 다양하게 조절할 수 있다. 예를 들면 사이드 게이트를 형성하기 전에 punchthrough를 막기 위한 깊은 이온 주입을 실시하고, 사이드 게이트를 형성한 후 이를 이온 주입의 마스크로 사용하여 주 게이트 영역에만 얕은 이온 주입을 실시함으로써 문턱 전압을 조절하는 방법을 생각할 수 있다. 이렇게 함으로써 사이드 게이트의 문턱 전압과 주 게이트의 문턱 전압을 따로 조절할 수 있으며, 특히 사이드 게이트의 문턱 전압이 낮아지게 되므로 낮은 사이드 게이트 바이어스에서 소자의 동작이 가능해지게 된다. 또한, 채널 영영의 불순물 농도가 소오스/드레인 불순물 영역 쪽으로 가까이 갈수록 낮아지므로 드레인 접합 부분의 전기장의 세기를 감소시킬 수 있게 되고, 접합 커패시턴스도 줄어들게된다.
셋째, 사이드 게이트에 문턱 전압 이상의 바이어스를 가함으로써 사이드 게이트 채널 영역에 반전층을 형성하여 소스/드레인 접합 깊이가 매우 얕은 MOSFET으로 사용할 수 있고, 세 개의 게이트를 입력으로 사용하면 3-input NAND 게이트로도 사용할 수 있다. 그리고, 한쪽 사이드 게이트에 바이어스를 걸지 않고 부유 게이트(floating gate)로 사용하면 EEPROM과 같은 비휘발성 메모리 소자로도 응용 가능하며, 이 경우 다른 사이드 게이트는 select gate등으로 이용할 수 있다.

Claims (6)

  1. 반도체 기판상에 일정한 간격을 갖고 형성되는 제 1, 제 2 사이드 게이트와,
    상기 제 1, 제 2 사이드 게이트 사이의 반도체 기판위에 상기 제 1, 제 2 사이드 게이트에 중첩되도록 형성되는 주 게이트와,
    상기 제 1, 제 2 사이드 게이트 및 주 게이트와 반도체 기판 사이 및 제 1, 제 2 사이드 게이트와 주 게이트 사이에 형성되는 절연막과,
    상기 제 1, 제 2 사이드 게이트의 양측의 반도체 기판에 형성되는 소오스/드레인 불순물 영역을 포함하여 구성됨을 특징으로 하는 트랜지스터.
  2. 제 1 항에 있어서,
    상기 제 1, 제 2 사이드 게이트는 상기 주 게이트와 오버랩되는 부분이 라운딩됨을 특징으로 하는 트랜지스터.
  3. 제 1 도전형 반도체 기판위에 절연막을 형성하는 단계와,
    상기 반도체 기판이 노출되도록 상기 절연막을 선택적으로 제거하여 트렌치를 형성하는 단계와,
    상기 노출된 반도체 기판에 1차 문턱전압 조절용 이온 주입을 실시하고, 노출된 반도체 기판 표면에 제 1 게이트 절연막을 형성하는 단계와,
    상기 트렌치의 양 측면의 제 1 게이트 절연막위에 제 1, 제 2 사이드 게이트를 형성하는 단계와,
    상기 제 1, 제 2 사이드 게이트 사이의 제 1 게이트 절연막을 제거하고, 노출된 반도체 기판에 2차 문턱전압 조절용 이온 주입하는 단계와,
    상기 제 1, 제 2 사이드 게이트의 표면과 노출된 반도체 기판에 제 2 게이트 절연막을 형성하는 단계와,
    상기 제 1, 제 2 사이드 게이트 사이의 제 2 게이트 절연막위에 주 게이트를 형성하는 단계와,
    상기 절연막을 제거하고 제 1, 제 2 사이드 게이트 양측의 반도체 기판에 소오스/드레인 불순물 영역을 형성하는 단계를 포함하여 이루어짐을 특징으로 하는 반도체 소자의 제조 방법.
  4. 제 3 항에 있어서,
    절연막은 산화막과 질화막이 적층된 구조로 형성함을 특징으로 하는 반도체 소자의 제조 방법.
  5. 제 3 항에 있어서,
    주 게이트 형성 방법은 기판 전면에 도전층을 형성하는 단계와,
    CMP 공정으로 상기 절연막의 표면이 노출될 때까지 상기 도전층을 제거하여 주 게이트를 형성하는 단계를 구비함을 특징으로 하는 반도체 소자의 제조 방법.
  6. 제 1 도전형 반도체 기판위에 완층용 산화막과 질화막을 차례로 증착하는 단계와,
    상기 반도체 기판이 노출되도록 상기 완층용 산화막과 질화막을 선택적으로 제거하여 트렌치를 형성하는 단계와,
    상기 트렌치 내벽에 산화막 측벽을 형성하는 단계와,
    상기 노출된 반도체 기판에 1차 문턱전압 조절용 이온 주입을 실시하고, 노출된 반도체 기판 표면에 제 1 게이트 절연막을 형성하는 단계와,
    상기 트렌치의 양 측면의 제 1 게이트 절연막위에 제 1, 제 2 사이드 게이트를 형성하는 단계와,
    상기 제 1, 제 2 사이드 게이트 사이의 제 1 게이트 절연막을 제거하고, 노출된 반도체 기판에 2차 문턱전압 조절용 이온(BF2) 주입하는 단계와,
    상기 제 1, 제 2 사이드 게이트의 표면과 노출된 반도체 기판에 제 2 게이트 절연막을 형성하는 단계와,
    상기 제 1, 제 2 사이드 게이트 사이의 제 2 게이트 절연막위에 주 게이트를 형성하는 단계와,
    상기 주 게이트 표면에 산화막을 형성하는 단계와,
    상기 질화막을 인산 용액을 이용하여 제거하고 제 1, 제 2 사이드 게이트 양측의 반도체 기판에 소오스/드레인 불순물 영역을 형성하는 단계를 포함하여 이루어짐을 특징으로 하는 반도체 소자의 제조 방법.
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