DE10012897A1 - Transistor und Verfahren zu seiner Herstellung - Google Patents

Transistor und Verfahren zu seiner Herstellung

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Abstract

Ein Transistor und ein Verfahren zu dessen Herstellung, das eine Kanallänge ausbilden kann, die kürzer als der Lithographiegrenzwert ist, eine unterschiedliche Substratstörstellenkonzentration einstellen kann und die folgenden Schritte umfaßt: (1) Abscheiden eines Isolierfilms auf einem Halbleitersubstrat (11) und Ausbilden eines Grabens zum Freilegen des Halbleitersubstrats; (2) Ausbilden zweier Seiten-Gates (17, 18) beiderseits des Grabens; (3) Ausbilden eines Haupt-Gates (15) über dem Halbleitersubstrat zwischen den Seiten-Gates; und (4) Entfernen des Isolierfilms und Verwenden des Haupt-Gates und der Seiten-Gates als Masken beim Ausbilden von Source/Drain-Störstellengebieten (12, 13) in dem Halbleitersubstrat beiderseits der Seiten-Gates.

Description

Die Erfindung betrifft das Gebiet der Transistoren und insbesondere einen 3- Gate-MOSFET sowie ein Verfahren zu seiner Herstellung.
Feldeffekttransistoren mit drei entlang eines Kanalgebiets zwischen Source und Drain in einer Reihe angeordneten Gate-Elektroden werden in Untersuchungen der Auswirkungen eines sehr flachen Übergangs in einem MOSFET mit kurzem Kanal auf die Wirkung des kurzen Kanals wie etwa auf einen Abfall der Schwellspannung und in Untersuchungen der Injektion heißer Träger von ei­ nem MOSFET-Kanal verwendet. Fig. 1 zeigt einen Querschnitt eines ersten beispielhaften 3-Gate-Transistors des Standes der Technik, während Fig. 2 einen Querschnitt eines zweiten beispielhaften 3-Gate-Transistors des Standes der Technik zeigt.
In dem ersten beispielhaften 3-Gate-Transistor des Standes der Technik führt eine Vorspannung an den Seiten-Gates zur Ausbildung von Inversionsschichten in den jeweiligen Kanalgebieten, so daß die jeweiligen Inversionsschichten die durch die Ionenimplantation ausgebildeten n+-Source/Drain-Gebiete mit einem Haupt-Gate-Kanal verbinden. Die somit ausgebildeten Inversionsschichten werden zu Source/Drain-Gebieten mit in bezug auf ein Haupt-Gate sehr niedrigen Übergangstiefen, wobei die Felder und Potentialverteilungen in den jeweiligen Kanälen und die Ladungskonzentrationen in den jeweiligen In­ versionsschichten mit den Spannungen auf den jeweiligen Seiten-Gates geän­ dert werden können. In Tests zur Untersuchung eines Mechanismus der heißen Trägerinjektion mit einem 3-Gate-Transistor können die Testbedingungen durch Ändern der vertikalen und horizontalen Felder an einem heißen Elektroneninjektionspunkt von dem Kanal mittels einer Haupt- Gate-Vorspannung und einer Drain-Seiten-Gate-Vorspannung und durch Ändern eines Stroms in einem Kanal mittels einer Source-Seiten-Gate- Vorspannung uneingeschränkt geändert werden. Falls der Strom auf einem niedrigen Pegel geregelt wird, können die Parameter, die einen Einfluß in Richtung einer heißen Trägerinjektion ausüben, durch Messen des Gate- und des Substratstroms ausgekoppelt werden, ohne eine Feldverteilung in dem Kanal zu stören. Die durch die Seiten-Gate-Vorspannungen ausgebildeten Inversionsschichten können als Source/Drain eines MOSFETs verwendet werden. In diesem Fall haben die Source/der Drain Übergangstiefen im Bereich weniger Nanometer, wobei der MOSFET als Vorrichtung mit einer Source/einem Drain arbeitet, die genau auf die Ränder eines Gates ausgerichtet sind. Die Verwendung einer sehr flachen Source/eines sehr flachen Drains kann die von dem kurzen Kanal herrührenden Wirkungen wie etwa den Schwellspannungsabfall und die DIBL (Drain-induzierte Barrierenverminderung) als Folge des Eindringens des elektrischen Felds des MOSFET-Drains in den Kanal wirksam verhindern. Da in einem Fall, in dem eine Größe eines Gate-Musters in einem Bereich weniger 10 Nanometer durch eine fortgeschrittene Lithographie ausgebildet wird, keine Source/Drain- Gebiete durch Ionenimplantationen ausgebildet werden können, wird außer­ dem die Verwendung einer solchen Inversionsschicht als Form der Source/des Drains, die genau auf ein Gate ausgerichtet sind, als Alternative vorgeschlagen.
Mit Bezug auf die beigefügte Zeichnung wird ein 3-Gate-Transistor des Standes der Technik erläutert.
Wie in Fig. 1 gezeigt ist, ist der 3-Gate-Transistor des Standes der Technik mit einem auf einem p-Halbleitersubstrat 1 ausgebildeten Haupt-Gate 5 und mit einem Gate-Isolierflim 4 zwischen dem Haupt-Gate 5 und dem Halbleitersub­ strat versehen. Weiterhin gibt es einen auf der Oberfläche des Haupt-Gates 5 ausgebildeten dünnen Isolierfilm 6 (Oxidfilm), auf dem Isolierfilm 6 beiderseits des Haupt-Gates 5 zwei Seiten-Gates 7 und 8 und die stark dotierten n- Source/Drain-Störstellengebiete 2 und 3 in dem Halbleitersubstrat 1 beider­ seits der Seiten-Gates 7 und 8.
Außerdem ist ein weiterer 3-Gate-Transistor des Standes der Technik, wie in Fig. 2 gezeigt ist, mit einem auf einem p-Halbleitersubstrat 1 ausgebildeten Haupt-Gate 5 mit geneigten gegenüberliegenden Seiten und mit einem zwi­ schen dem Haupt-Gate 5 und dem Halbleitersubstrat ausgebildeten Gate-Iso­ lierfilm 4 versehen. Außerdem gibt es einen auf der Oberfläche des Haupt-Ga­ tes 5 ausgebildeten dünnen Isolierfilm 6 (Oxidfilm), zwei auf dem Isolierfilm 6 beiderseits des Haupt-Gates 5 ausgebildete Seiten-Gates 7 und 8 und die stark dotierten n-Source/Drain-Störstellengebiete 2 und 3 in dem Halbleitersubstrat 1 beiderseits der Seiten-Gates 7 und 8. Ein Abschnitt jedes der beiden Seiten-Gates 7 und 8 überschneidet sich mit dem Haupt-Gate 5.
Nun wird ein Verfahren des Standes der Technik zur Herstellung des obener­ wähnten Transistors erläutert. Die Fig. 3a-3c stellen Querschnitte dar, die die Schritte eines Verfahrens zur Herstellung eines Transistors zeigen.
Wie in Fig. 3a gezeigt ist, beginnt das Verfahren zur Herstellung des obener­ wähnten Transistors des Standes der Technik mit dem Ausbilden eines Gate- Isolierfilms 4 auf einem p-Halbleitersubstrat 1 und mit dem Implantieren von Ionen in das Halbleitersubstrat 1 zum Einstellen einer Schwellspannung zum ersten Mal. Hierauf wird auf dem Gate-Isolierfilm 4 Polysilicium abgeschieden, wobei das Polysilicium und der Gate-Isolierfilm 4 durch Photolithographie oder mittels E-Strahl zum Ausbilden eines Haupt-Gates 5 selektiv entfernt werden. Wie in Fig. 3b gezeigt ist, wird das Haupt-Gate 5 als Maske beim zweiten Im­ plantieren von Ionen in das Halbleitersubstrat 1 zum Einstellen der Schwell­ spannung verwendet. Weiter wird auf der gesamten Oberfläche des Substrats mit dem Haupt-Gate 5 ein dünner Isolierfilm 6 ausgebildet und auf diesem Polysilicium abgeschieden. Wie Fig. 3c zeigt, wird das Polysilicium zum Ausbil­ den der zwei Seiten-Gates 7 und 8 auf dem Isolierfilm 6 beiderseits des Haupt- Gates 5 dem anisotropen Ätzen unterworfen, wobei das Haupt-Gate 5 und die beiden Seiten-Gates 7 und 8 beim starken Implantieren von n-Störstellenionen in das Halbleitersubstrat zum Ausbilden der n-Source/Drain-Störstellengebiete 2 und 3 als Masken verwendet werden.
Der obenerwähnte 3-Gate-Transistor des Standes der Technik weist jedoch die folgenden Probleme auf.
Zunächst kann die Länge des Haupt-Gates nicht kürzer als der Grenzwert der Lithographie ausgebildet werden, da das Haupt-Gate in dem Verfahren zur Herstellung des 3-Gate-Transistors des Standes der Technik durch Photolitho­ graphie oder mittels E-Strahl ausgebildet wird. Somit kann kein 3-Gate-Transi­ stor mit sehr kurzer Kanallänge hergestellt werden.
Zweitens führt die Ausbildung der Seiten-Gates nach der Ausbildung des Haupt-Gates in dem Verfahren zur Herstellung des 3-Gate-Transistors des Standes der Technik dazu, daß die Störstellenkonzentrationen unter den Sei­ ten-Gates immer genauso groß wie bzw. größer als die Störstellenkonzentration unter dem Haupt-Gate sind. Das heißt, die Schwellspannungen der MOS-Kon­ densatoren an den Seiten der Seiten-Gates sind höher als die an der Seite des Haupt-Gates, was das Anlegen von wesentlich höheren Spannungen an die Seiten-Gates erfordert, um so eine ausreichende Inversionsschichtladung zu erzeugen, die groß genug für die Inbetriebnahme der Vorrichtung ist, was ein Problem des Isolationsdurchbruchs hervorruft, falls die Oxidschichten zwi­ schen den Gates dünn sind.
Der Erfindung liegt daher die Aufgabe zugrunde, einen 3-Gate-Transistor und ein Verfahren zu seiner Herstellung zu schaffen, das das Ausbilden einer Ka­ nallänge ermöglicht, die kürzer als ein Lithographiegrenzwert ist, und das meh­ rere Einstellungen von Substratstörstellen-Konzentrationen zuläßt, so daß der 3-Gate-Transistor und das Verfahren zu dessen Herstellung die obenerwähnten Nachteile nicht besitzen.
Diese Aufgabe wird gelöst durch einen Transistor nach Anspruch 1 bzw. durch ein Verfahren zur Herstellung eines Transistors nach einem der Ansprüche 3, 6 und 10. Weiterbildungen der Erfindung sind in den abhängigen Ansprüchen angegeben.
Zum Erzielen dieser und weiterer Vorteile und gemäß der Aufgabe der Erfin­ dung enthält der im folgenden ausgeführte und umfassend beschriebene Tran­ sistor ein erstes und ein zweites Seiten-Gate, die in einem Abstand über einem Halbleitersubstrat ausgebildet sind, ein Haupt-Gate, das über dem Halbleiter­ substrat zwischen dem ersten und dem zweiten Seiten-Gate ausgebildet ist und mit diesen überlappt, einen zwischen dem ersten und dem zweiten Seiten- Gate, dem Haupt-Gate und dem Halbleitersubstrat und zwischen dem ersten und dem zweiten Seiten-Gate und dem Haupt-Gate ausgebildeten Isolierfilm sowie in dem Halbleitersubstrat beiderseits des ersten und des zweiten Seiten- Gates ausgebildete Source/Drain-Störstellengebiete.
Gemäß einem weiteren Aspekt der Erfindung wird ein Verfahren zur Herstel­ lung eines Transistors geschaffen, das die folgenden Schritte umfaßt: 1) Ab­ scheiden eines Isolierfilms auf einem Halbleitersubstrat und Ausbilden eines Grabens zum Freilegen des Halbleitersubstrats, 2) Ausbilden von zwei Seiten- Gates beiderseits des Grabens, 3) Ausbilden eines Haupt-Gates über dem Halbleitersubstrat zwischen den Seiten-Gates und 4) Entfernen des Isolierfilms und Verwenden des Haupt-Gates und der Seiten-Gates als Masken beim Aus­ bilden von Source/Drain-Störstellengebieten in dem Halbleitersubstrat beider­ seits der Seiten-Gates.
Weitere Merkmale und Vorteile der Erfindung werden deutlich beim Lesen der folgenden Beschreibung bevorzugter Ausführungsformen, die auf die Zeichnung Bezug nimmt; es zeigen:
Fig. 1 den bereits erwähnten Querschnitt eines ersten beispielhaften 3- Gate-Transistors des Standes der Technik;
Fig. 2 den bereits erwähnten Querschnitt eines zweiten beispielhaften 3- Gate-Transistors des Standes der Technik;
Fig. 3a-3c die bereits erwähnten Querschnitte der Schritte eines Herstellungsverfahrens für einen 3-Gate-Transistor des Standes der Technik;
Fig. 4 einen Querschnitt eines 3-Gate-Transistors gemäß einer ersten bevorzugten Ausführungsform der Erfindung;
Fig. 5a-5g Querschnitte der Schritte eines Verfahrens zur Herstellung eines 3-Gate-Transistors gemäß einer ersten bevorzugten Ausführungsform der Erfindung;
Fig. 6a-6d Querschnitte der Schritte eines Verfahrens zur Herstellung eines 3-Gate-Transistors gemäß einer zweiten bevorzugten Ausführungs­ form der Erfindung; und
Fig. 7 einen Querschnitt eines 3-Gate-Transistors gemäß einer dritten bevorzugten Ausführungsform der Erfindung.
In der Zeichnung zeigt Fig. 4 einen Querschnitt eines 3-Gate-Transistors gemäß einer ersten bevorzugten Ausführungsform der Erfindung, während die Fig. 5a-5g Querschnitte der Schritte eines Verfahrens zur Herstellung des in Fig. 4 gezeigten 3-Gate-Transistors zeigen.
Wie in Fig. 4 gezeigt ist, enthält der 3-Gate-Transistor gemäß einer ersten be­ vorzugten Ausführungsform der Erfindung die in Form umgekehrter Seiten­ wände über einem p-Halbleitersubstrat 11 ausgebildeten beiden Seiten-Gates 17 und 18 sowie ein über dem Halbleitersubstrat 11 und zwischen den Seiten- Gates 17 und 18 ausgebildetes Haupt-Gate 15. In dem Halbleitersubstrat 11 gibt es beiderseits der beiden Seiten-Gates 17 und 18 die Source/Drain-Stör­ stellengebiete 12 und 13 und zwischen den Seiten-Gates 17 und 18 und dem Halbleitersubstrat 11 und zwischen dem Haupt-Gate 15 und den Seiten-Gates 17 und 18 und dem Halbleitersubstrat 11 einen Gate-Isolierfilm 14 und 16.
Es wird nun das Verfahren zur Herstellung des obenerwähnten 3-Gate-Transi­ stors gemäß einer ersten bevorzugten Ausführungsform der Erfindung erläu­ tert.
Wie in Fig. 5a gezeigt ist, werden auf einem p-Halbleitersubstrat nacheinander ein Pufferoxidfilm 19, ein Nitridfilm 20 und ein Photolackfilm 21 abgeschieden. Außerdem wird mittels Photolithographie oder durch direktes E-Strahl-Schrei­ ben ein Gebiet definiert, in dem ein Gate ausgebildet werden soll, wobei der Nitridfilm 20 und der Pufferoxidfilm 19 selektiv entfernt werden, um das Halb­ leitersubstrat 11 zum Ausbilden eines Grabens freizulegen. Eine Dicke des Nitridfilms 20 bildet zusammen mit einer Breite des durch Trockenätzen aus­ gebildeten Grabens und einer Dicke eines abzuscheidenden Seiten-Gate-Polysi­ liciums einen Parameter zum Bestimmen der Form der Seiten-Gates. Bei guter Einstellung der Breite des Grabens und der Form der umgekehrten Seiten­ wand, die als das Seiten-Gate wirkt, kann ein MOSFET mit einer Gate-Länge hergestellt werden, die kürzer als eine minimale Linienbreite ist, die durch Photoätzen oder direktes E-Strahl-Schreiben erhalten werden kann. Hierauf werden zum Einstellen einer Schwellspannung zum ersten Mal Ionen (B) in das freiliegende Halbleitersubstrat 11 implantiert. Wie in Fig. 5b gezeigt ist, wird der Photolackfilm 21 entfernt, wobei auf der Oberfläche des freiliegenden Halbleitersubstrats 11 ein Oxidfilm zur Verwendung als Seiten-Gate-Isolierfilm 14 ausgebildet wird. Wie in Fig. 5c gezeigt ist, wird auf der gesamten Oberfläche Polysilicium abgeschieden, einem anisotropen Ätzen zum Ausbilden eines ersten und eines zweiten Seiten-Gates 17 und 18 auf dem Gate- Isolierfilm 14 beiderseits des Grabens unterworfen und ein Abschnitt des Gate-Isolierfilms 14 zwischen dem ersten und dem zweiten Seiten-Gate 17 und 18 entfernt. Außerdem werden der Nitridfilm 20 und das erste und das zweite Seiten-Gate 17 und 18 beim Injizieren von Ionen (BF2) in das freiliegende Halbleitersubstrat 11 zum Einstellen einer Schwellspannung als Masken verwendet. Wie in Fig. 5d gezeigt ist, wird auf den Oberflächen des ersten und des zweiten Seiten-Gates 17 und 18 und auf dem freiliegenden Halbleitersubstrat ein Oxidfilm wachsen gelassen, um einen Haupt-Gate- Isolierfilm 16 auszubilden. Wie in Fig. 5e gezeigt ist, wird das Haupt-Gate- Polysilicium 24 auf der gesamten Oberfläche des Substrats einschließlich des Nitridfilms 20 und des Haupt-Gate-Isolierfilms 16 abgeschieden. Wie in Fig. 5f gezeigt ist, wird das Polysilicium 24 durch Photolithographie oder durch direktes E-Strahl-Schreiben zum Ausbilden eines Haupt-Gates 15 selektiv entfernt. Wie in Fig. 5g gezeigt ist, wird beim Entfernen des Nitridfilms 20 eine selektive Ätzlösung verwendet, wobei das Haupt-Gate 15 und das erste und das zweite Seiten-Gate 17 und 18 beim Injizieren von n-Störstellenionen in das Halbleitersubstrat 11 als Masken verwendet werden, um die Source/Drain- Störstellengebiete 12 und 13 auszubilden, womit die Herstellung eines 3-Gate- Transistors abgeschlossen ist.
Falls in dem Verfahren zur Herstellung eines 3-Gate-Transistors gemäß einer ersten bevorzugten Ausführungsform der Erfindung wie in Fig. 5f gezeigt Phos­ phorsäure beim Ätzen des Nitridfilms 20 zum Entfernen des Nitridfilms 20 verwendet wird, sind in der Zwischenzeit Abschnitte der freiliegenden Elektrode des Haupt-Gates 15 und der Elektroden der Seiten-Gates 17 und 18 anfällig gegenüber Beschädigung, da eine Ätzselektivität zwischen dem Nitridfilm 20 und dem abgeschiedenen Polysilicium nicht so hoch ist (das dotierte Polysilicium hat in Phosphorsäure bei 160°C eine Ätzrate von 13 Å/min. während der Nitridfilm eine Ätzrate von 40 Å/min und ein thermischer Oxidfilm und ein TEOS-Oxidfilm eine Ätzrate von 1-4 Å/min haben). Es wird deshalb ein Verfahren zur Herstellung eines 3-Gate-Transistors gemäß einer zweiten bevorzugten Ausführungsform der Erfindung erläutert, das auf den obenerwähnten Fall anwendbar ist. Die Fig. 6a-6d zeigen Querschnitte der Schritte eines Verfahrens zur Herstellung einer 3-Gate-Transistors gemäß einer zweiten bevorzugten Ausführungsform der Erfindung.
Wie in Fig. 6a gezeigt ist, werden auf einem p-Halbleitersubstrat 11 nacheinan­ der ein Pufferoxidfilm 19, ein Nitridfilm 20 und ein Photolackfilm 21 abgeschie­ den. Außerdem wird mittels Photolithographie oder durch direktes E-Strahl- Schreiben ein Gebiet definiert, in dem ein Gate ausgebildet werden soll, wobei der Nitridfilm 20 und der Pufferoxidfilm 19 selektiv entfernt werden, um das Halbleitersubstrat 11 zum Ausbilden eines Grabens freizulegen. Eine Dicke des Nitridfilms 20 bildet zusammen mit einer Breite des durch Trockenätzen ausgebildeten Grabens und einer Dicke eines abzuscheidenden Seiten-Gate- Polysiliciums einen Parameter zum Bestimmen der Form der Seiten-Gates. Bei guter Einstellung der Breite des Grabens und der Form der umgekehrten Seitenwand, die als das Seiten-Gate wirkt, kann ein MOSFET mit einer Gate- Länge hergestellt werden, die kürzer als eine minimale Linienbreite ist, die durch Photoätzen oder direktes E-Strahl-Schreiben erhalten werden kann. Hierauf werden zum Einstellen einer Schwellspannung zum ersten Mal Ionen (B) in das freiliegende Halbleitersubstrat 11 implantiert, wobei der Photolackfilm 21 entfernt wird und an den Seiten des Pufferoxidfilms 19 und des Nitridfilms 20 in dem Graben ein Seitenwandoxidfilm 22 ausgebildet wird. Wie in Fig. 6b gezeigt ist, wird auf der Oberfläche des freiliegenden Halbleitersubstrats 11 ein Oxidfilm zur Verwendung als Seiten-Gate-Isolierfilm 14 ausgebildet. Wie in Fig. 6c gezeigt ist, wird auf der gesamten Oberfläche Polysilicium abgeschieden und einem anisotropen Ätzen zum Ausbilden eines ersten und eines zweiten Seiten-Gates 17 und 18 auf dem Gate-Isolierfilm 14 beiderseits des Grabens unterworfen, wobei ein Abschnitt des Gate-Isolierfilms 14 zwischen dem ersten und dem zweiten Gate 17 und 18 entfernt wird. Außerdem werden der Nitridfilm 20 und das erste und das zweite Gate 17 und 18 beim zweiten Implantieren von Ionen (BF2) in dem freiliegenden Halbleitersubstrat 11 zum Einstellen der Schwellspannung als Masken verwendet, während auf den Oberflächen des ersten und des zweiten Seiten- Gates 17 und 18 und des freiliegenden Halbleitersubstrats 11 wieder ein Oxidfilm wachsen gelassen wird, um einen Haupt-Gate-Isolierfilm 16 auszubilden. Wie in Fig. 6d gezeigt ist, wird auf der gesamten Oberfläche des Substrats einschließlich des Nitridfilms 20 und des Haupt-Gate-Isolierfilms 16 ein Haupt-Gate-Polysilicium abgeschieden und durch Photolithographie oder direktes E-Strahl-Schreiben zum Ausbilden eines Haupt-Gates 15 wahlweise entfernt. Außerdem wird auf der Oberfläche des Haupt-Gates 15 ein Oxidfilm 23 ausgebildet. Obgleich dies in der Zeichnung nicht gezeigt ist, wird außerdem wie in Fig. 5g gezeigt eine Phosphorsäurelösung beim Entfernen des Nitridfilms 20 verwendet, wobei das Haupt-Gate 15 und das erste und das zweite Seiten-Gate 17 und 18 beim Implantieren von n-Störstellenionen in das Halbleitersubstrat 11 zum Ausbilden von Source/Drain-Störstellengebieten 12 und 13 als Masken verwendet werden, womit die Herstellung eines 3-Gate- Transistors abgeschlossen ist.
Allerdings gibt es bei der Strukturierung des Haupt-Gates 15 in der ersten und in der zweiten Ausführungsform Fälle, in denen bei Verwendung der Photoli­ thographie oder des direkten E-Strahl-Schreibens ein Ausrichten des Haupt- Gates und der Seiten-Gates schwierig ist. In solchen Fällen kann das Haupt- Gate in der in Fig. 7 gezeigten Selbstjustierung strukturiert werden.
Das heißt, beim Polieren des Polysiliciums 24 mittels CMP (chemisch-mechani­ sches Polieren) bis zum Freilegen einer Oberfläche des Nitridfilms 20 unter dem wie in Fig. 5e gezeigt auf der gesamten Oberfläche abgeschiedenen Polysilicium 24 kann das Haupt-Gate 15 in Selbstjustierung ausgebildet werden.
Wie erläutert wurde, besitzen der 3-Gate-MOSFET sowie das Verfahren zu dessen Herstellung die folgenden Vorteile.
Zunächst kann durch Ausbilden des Grabens durch Photolithographie oder mittels E-Strahl, durch Ausbilden der Seiten-Gates beiderseits des Grabens und durch Ausbilden des Haupt-Gates zwischen den Seiten-Gates eine effektive Kanallänge eines Haupt-Gates ausgebildet werden, die um die Länge der zwei Seiten-Gates kürzer als eine Breite des Grabens ist. Durch Einstellen einer Größe der als die Seiten-Gates verwendeten Seitenwände ist somit die Herstellung eines MOSFETs mit einer sehr kurzen Kanallänge möglich.
Zweitens ermöglicht die selektive Kanalionenimplantation in das Haupt-Gate- Gebiet und in die Seiten-Gate-Gebiete während eines Herstellungsverfahrens der Vorrichtung eine Vielzahl von Einstellungen einer Substratstörstellenkon­ zentration. Zum Beispiel kann zum Verhindern eines Durchgriffs vor der Aus­ bildung des Seiten-Gates eine tiefe Ionenimplantation vorgenommen werden, wobei die Seiten-Gates ausgebildet und als Ioneninjektionsmasken beim Aus­ führen einer flachen Ioneninjektion nur in das Haupt-Gate verwendet werden können, wobei somit die Schwellspannung eingestellt wird. Hierdurch können die Schwellspannungen der Seiten-Gates und des Haupt-Gates einzeln einge­ stellt werden. Insbesondere kann die Vorrichtung bei einer niedrigeren Seiten- Gate-Vorspannung funktionsfähig gemacht werden, da die Schwellspannung der Seiten-Gates niedriger gemacht werden kann. Da eine Störstellenkonzen­ tration des Kanalgebiets um so niedriger wird, wenn es auf die Source/Drain- Störstellen-Gebiete zugeht, können außerdem eine Intensität des elektrischen Felds an einem Drain-Übergang sowie eine Übergangskapazität verringert wer­ den.
Drittens kann der 3-Gate-Transistor durch Anlegen einer Vorspannung, die höher als die Schwellspannung an den Seiten-Gates ist und hierdurch Inversi­ onsschichten in den Seiten-Gate-Kanalgebieten ausbildet, als MOSFET mit sehr flachen Source/Drain-Übergangstiefen verwendet werden, während er bei Verwendung der drei Gates als Eingangsanschlüsse außerdem als 3-Eingangs- NAND-Gatter verwendet werden kann. Falls eines der Seiten-Gate als schwe­ bendes Gate ohne Anlegen einer Vorspannung verwendet wird, ist der 3-Gate- Transistor bei Verwendung des anderen Seiten-Gates als Auswahl-Gate außer­ dem als nichtflüchtiger Speicher wie etwa als EEPROM anwendbar.
Für den Fachmann auf dem Gebiet ist klar, daß an dem 3-Gate-Transistor und an dem Verfahren zu dessen Herstellung gemäß der Erfindung verschiedene Modifikationen und Abänderungen vorgenommen werden können, ohne vom Erfindungsgedanken oder vom Umfang der Erfindung abzuweichen. Somit soll die Erfindung sämtliche Modifikationen und Abänderungen umfassen, soweit sie im Umfang der beigefügten Ansprüche und ihrer Entsprechungen liegen.

Claims (10)

1. Transistor, gekennzeichnet durch
ein erstes und ein zweites Seiten-Gate (17, 18), die in einem Abstand über einem Halbleitersubstrat (11) ausgebildet sind;
ein Haupt-Gate (15), das über dem Halbleitersubstrat (11) zwischen dem ersten und dem zweiten Seiten-Gate (17, 18) ausgebildet ist und mit diesen überlappt;
einen Isolierfilm (14, 16), der zwischen dem ersten und dem zweiten Sei­ ten-Gate (17, 18), dem Haupt-Gate (15) und dem Halbleitersubstrat (11) sowie zwischen dem ersten und dem zweiten Seiten-Gate (17, 18) und dem Haupt- Gate (15) ausgebildet ist; und
Source/Drain-Störstellengebiete (12, 13), die in dem Halbleitersubstrat (11) beiderseits des ersten und des zweiten Seiten-Gates (17, 18) ausgebildet sind.
2. Transistor nach Anspruch 1, dadurch gekennzeichnet, daß ein Abschnitt sowohl des ersten als auch des zweiten Seiten-Gates (17, 18), der mit dem Haupt-Gate (15) überlappt, abgerundet ist.
3. Verfahren zur Herstellung eines Transistors, gekennzeichnet durch die folgenden Schritte:
  • 1. Abscheiden eines Isolierfilms auf einem Halbleitersubstrat (11) und Ausbilden eines Grabens zum Freilegen des Halbleitersubstrats (11);
  • 2. Ausbilden zweier Seiten-Gates (17, 18) beiderseits des Grabens;
  • 3. Ausbilden eines Haupt-Gates (15) über dem Halbleitersubstrat (11) zwischen den Seiten-Gates (17, 18); und
  • 4. Entfernen des Isolierfilms und Verwenden des Haupt-Gates (15) und der Seiten-Gates (17, 18) als Masken beim Ausbilden von Source/Drain-Stör­ stellengebieten (12, 13) in dem Halbleitersubstrat (11) beiderseits der Seiten- Gates (17, 18).
4. Verfahren nach Anspruch 3, dadurch gekennzeichnet, daß der Isolierfilm einen Stapel aus einem Oxidfilm (19) und einem Nitridfilm (20) umfaßt.
5. Verfahren nach Anspruch 3 oder 4, gekennzeichnet durch die folgenden Schritte: Injizieren von Ionen in das Halbleitersubstrat (11) zum Einstellen einer Schwellspannung zum ersten Mal nach dem Schritt (1) und zum zweiten Mal nach dem Schritt (2).
6. Verfahren zur Herstellung einer Halbleitervorrichtung, gekennzeichnet durch die folgenden Schritte:
  • 1. Ausbilden eines Isolierfilms auf einem Halbleitersubstrat (11) eines ersten Leitungstyps;
  • 2. selektives Entfernen des Isolierfilms zum Freilegen des Halbleitersub­ strats (11) zum Ausbilden eines Grabens;
  • 3. erstmaliges Implantieren von Ionen in das freiliegende Halbleitersub­ strat (11) zum Einstellen einer Schwellspannung und Ausbilden eines ersten Gate-Isolierfilms (14) auf einer Oberfläche des freiliegenden Halbleitersubstrats (11);
  • 4. Ausbilden eines ersten und eines zweiten Seiten-Gates (17, 18) auf dem ersten Gate-Isolierfilm (14) beiderseits des Grabens;
  • 5. Entfernen des ersten Gate-Isolierfilms (14) zwischen dem ersten und dem zweiten Seiten-Gate (17, 18) und zweitmaliges Injizieren von Ionen in das freiliegende Halbleitersubstrat (11) zum Einstellen der Schwellspannung;
  • 6. Ausbilden eines zweiten Gate-Isolierfilms (16) auf den Oberflächen des ersten und des zweiten Seiten-Gates (17, 18) und des freiliegenden Halbleiter­ substrats (11);
  • 7. Ausbilden eines Haupt-Gates (15) auf dem zweiten Gate-Isolierfilm (16) zwischen dem ersten und dem zweiten Seiten-Gate (17, 18); und
  • 8. Entfernen des Isolierfilms (20) und Ausbilden von Source/Drain-Stör­ stellengebieten (12, 13) in dem Halbleitersubstrat (11) beiderseits des ersten und des zweiten Seiten-Gates (17, 18).
7. Verfahren nach Anspruch 6, dadurch gekennzeichnet, daß der Schritt (7) die folgenden Schritte umfaßt: Ausbilden einer leitenden Schicht (24) auf der gesamten Oberfläche des Substrats (11) und Entfernen der leitenden Schicht (24) durch Photolithographie oder mittels E-Strahl, wobei die leitende Schicht (24) zwischen dem ersten und dem zweiten Seiten-Gate (17, 18) zurückgelassen wird.
8. Verfahren nach Anspruch 6, dadurch gekennzeichnet, daß der Schritt (7) die folgenden Schritte umfaßt: Ausbilden einer leitenden Schicht (24) auf der gesamten Oberfläche des Substrats und Entfernen der leitenden Schicht (24) mittels CMP, bis eine Oberfläche des Isolierfilms (20) freiliegt.
9. Verfahren nach einem der Ansprüche 6 bis 8, dadurch gekennzeichnet, daß der erste und der zweite Gate-Isolierfilm (14, 16) durch thermische Oxida­ tion ausgebildet werden.
10. Verfahren zur Herstellung einer Halbleitervorrichtung, gekennzeichnet durch folgenden Schritte:
  • 1. Ausbilden eines Pufferoxidfilms (19) und eines Nitridfilms (20) auf ei­ nem Halbleitersubstrat (11) eines ersten Leitungstyps;
  • 2. selektives Entfernen des Pufferoxidfilms (19) und des Nitridfilms (20) zum Freilegen des Halbleitersubstrats (11) zum Ausbilden eines Grabens;
  • 3. Ausbilden von Oxidfilm-Seitenwänden (22) an den Innenseiten der Wände des Grabens;
  • 4. erstmaliges Implantieren von Ionen in das freiliegende Halbleitersub­ strat (11) zum Einstellen einer Schwellspannung und Ausbilden eines ersten Gate-Isolierfilms (14) auf einer Oberfläche des freiliegenden Halbleitersubstrats (11);
  • 5. Ausbilden eines ersten und eines zweiten Seiten-Gates (17, 18) auf dem ersten Gate-Isolierfilm (14) beiderseits des Grabens;
  • 6. Entfernen des ersten Gate-Isolierfilms (14) zwischen dem ersten und dem zweiten Seiten-Gate (17, 18) und zweitmaliges Injizieren von Ionen (BF2) in das freiliegende Halbleitersubstrat (11) zum Einstellen der Schwellspannung;
  • 7. Ausbilden eines zweiten Gate-Isolierfilms (16) auf den Oberflächen des ersten und des zweiten Seiten-Gates (17, 18) und des freiliegenden Halbleiter­ substrats (11);
  • 8. Ausbilden eines Haupt-Gates (15) auf dem zweiten Gate-Isolierfilm (16) zwischen dem ersten und dem zweiten Seiten-Gate (17, 18);
  • 9. Ausbilden eines Oxidfilms (23) auf einer Oberfläche des Haupt-Gates (15); und
  • 10. Entfernen des Nitridfilms (20) mit Phosphorsäurelösung und Ausbil­ den von Source/Drain-Störstellengebieten (12, 13) in dem Halbleitersubstrat (11) beiderseits des ersten und des zweiten Seiten-Gates (17, 18).
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Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6734510B2 (en) * 2001-03-15 2004-05-11 Micron Technology, Ing. Technique to mitigate short channel effects with vertical gate transistor with different gate materials
TW480680B (en) * 2001-04-03 2002-03-21 Nanya Technology Corp Method for producing self-aligned separated gate-type flash memory cell
US6635533B1 (en) * 2003-03-27 2003-10-21 Powerchip Semiconductor Corp. Method of fabricating flash memory
US6710416B1 (en) * 2003-05-16 2004-03-23 Agere Systems Inc. Split-gate metal-oxide-semiconductor device
KR100559994B1 (ko) * 2003-08-08 2006-03-13 동부아남반도체 주식회사 측벽 방식을 이용한 플래시 메모리의 플로팅 게이트 형성방법
KR100561998B1 (ko) * 2003-12-31 2006-03-22 동부아남반도체 주식회사 이미지 센서의 제조방법
CN102237407A (zh) * 2010-04-29 2011-11-09 上海宏力半导体制造有限公司 半导体结构及其形成方法
CN103531592B (zh) * 2013-10-29 2016-11-23 沈阳工业大学 高迁移率低源漏电阻的三栅控制型无结晶体管
EP3561586A1 (de) * 2016-12-24 2019-10-30 Shenzhen Royole Technologies Co., Ltd. Substrat einer dünnschichttransistoranordnung, niedrigtemperatur-polysiliciumdünnschichttransistor und verfahren zur herstellung davon
CN109659237B (zh) * 2019-01-02 2021-10-26 上海华虹宏力半导体制造有限公司 闪存器件的形成方法
CN111613618A (zh) * 2020-05-26 2020-09-01 上海华虹宏力半导体制造有限公司 半导体器件及其制造方法

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5434093A (en) 1994-08-10 1995-07-18 Intel Corporation Inverted spacer transistor
KR0150048B1 (ko) * 1994-12-23 1998-10-01 김주용 플래쉬 이이피롬 셀 및 그 제조방법
US5879998A (en) * 1997-07-09 1999-03-09 Advanced Micro Devices, Inc. Adaptively controlled, self-aligned, short channel device and method for manufacturing same
US6025232A (en) * 1997-11-12 2000-02-15 Micron Technology, Inc. Methods of forming field effect transistors and related field effect transistor constructions
US6093945A (en) * 1998-07-09 2000-07-25 Windbond Electronics Corp. Split gate flash memory with minimum over-erase problem

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Publication number Publication date
KR20000060820A (ko) 2000-10-16
US6420234B1 (en) 2002-07-16
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