CN102237407A - 半导体结构及其形成方法 - Google Patents

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何军
孔蔚然
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Abstract

一种半导体结构及其形成方法，其中半导体结构包括：衬底；位于衬底表面的栅介质层；位于栅介质层表面的栅电极区，所述栅电极区包括分立的第一栅电极、第二栅电极、第三栅电极以及形成在第一栅电极与第二栅电极之间和第二栅电极与第三栅电极之间的隔离层；位于栅电极区的侧壁的侧墙；位于栅电极区两侧并位于衬底内的源极区和漏极区。所述半导体结构形成工艺简单，且所述半导体结构相应速度快。

Description

半导体结构及其形成方法
技术领域
本发明涉及半导体制造领域，特别涉及半导体结构及其形成方法。
背景技术
金属-氧化物-半导体型(Metal-Oxide-Semiconductor，MOS)器件，是现代集成电路中最重要的元件，它是在P型或N型衬底内建立两个非常接近的，与衬底极性相反的区域，构成源极和漏极。然后在两者之间的衬底上生成一层极薄的二氧化硅(SiO2)绝缘层，然后覆盖上电极，构成栅极。工作时电流从源极流入，如果栅极上有一定的电压，就会在栅极下形成沟道连接源极和漏极，电流就能通过，而在漏极形成输出。
在现有的集成电路中，MOS器件通常会形成串联MOS结构，广泛应用于反相器、开关等电路中，如图1所示，串联MOS结构包括：衬底100；形成在衬底100内的隔离区130；形成在衬底100内的源极区和/或漏极区(120a、120b、120c、120d)；形成在衬底100表面的第一栅极区110a、第二栅极区110b和第三栅极区110c，其中第一栅极区110a包括依次形成在衬底100表面的栅介质层111a、栅电极层112a以及形成在栅介质层111a和栅电极层112a两侧的侧墙113a，第二栅极区110b包括依次形成在衬底100表面的栅介质层111b、栅电极层112b以及形成在栅介质层111b和栅电极层112b两侧的侧墙113b，第三栅极区110c包括依次形成在衬底100表面的栅介质层111c、栅电极层112c以及形成在栅介质层111c和栅电极层112c两侧的侧墙113c。在申请号为200810129762.6的中国专利文件中可以发现有关串联MOS结构的更多资料。
但是，现有形成方法形成的串联MOS结构响应速度慢且形成工艺复杂。
发明内容
本发明解决的问题是提供一种形成工艺简单且相应速度快的替代串联MOS的半导体结构。
为解决上述问题，本发明提供一种半导体结构的形成方法，包括：提供衬底；在所述衬底表面形成具有开口的阻挡层，所述开口暴露出衬底；在开口的侧壁形成侧墙；在所述开口暴露出的衬底表面形成栅介质层；在所述侧墙侧壁和栅介质层表面形成分立的栅电极层；在所述分立的栅电极层侧壁和表面以及栅介质层表面形成隔离层；在所述阻挡层表面形成填充所述开口的栅电极薄膜；去除部分栅电极薄膜、隔离层直至形成被隔离层隔离的第一栅电极层、第二栅电极层和第三栅电极层；去除阻挡层；在所述衬底形成源极区和漏极区。
本发明还提供一种半导体结构，包括：衬底；位于衬底表面的栅介质层；位于栅介质层表面的栅电极区，所述栅电极区包括分立的第一栅电极、第二栅电极、第三栅电极以及形成在第一栅电极与第二栅电极之间和第二栅电极与第三栅电极之间的隔离层；位于栅电极区的侧壁的侧墙；位于栅电极区两侧并位于衬底内的源极区和漏极区。
与现有技术相比，本发明提供了一种半导体结构及其形成方法，所述半导体结构形成有分立的第一栅电极、第二栅电极、第三栅电极，能够实现所述串联MOS结构的功能且形成工艺简单，且所述半导体结构相应速度快。
附图说明
通过附图中所示的本发明的优选实施例的更具体说明，本发明的上述及其它目的、特征和优势将更加清晰。在全部附图中相同的附图标记指示相同的部分。并未刻意按实际尺寸等比例缩放绘制附图，重点在于示出本发明的主旨。
图1是现有串联MOS结构的示意图；
图2是本发明的一个实施例半导体结构的形成方法的流程示意图；
图3至图12为本发明的一个实施例的半导体结构的形成方法的过程示意图。
具体实施方式
现有的串联MOS结构形成工艺复杂且响应速度慢，为此，本发明的发明人提供一种半导体结构及其形成方法，所述半导体结构能够实现所述串联MOS结构的功能且形成工艺简单，且所述半导体结构相应速度快。
其中，半导体结构的形成方法包括：提供衬底；在所述衬底表面形成具有开口的阻挡层，所述开口暴露出阱区；在开口的侧壁形成侧墙；在所述开口暴露出的衬底表面形成栅介质层；在所述侧墙侧壁和栅介质层表面形成分立的栅电极层；在所述分立的栅电极层侧壁和表面以及栅介质层表面形成隔离层；在所述阻挡层表面形成填充所述开口的栅电极薄膜；去除部分栅电极薄膜、隔离层直至形成被隔离层隔离的第一栅电极层、第二栅电极层和第三栅电极层；去除阻挡层；在所述衬底形成源极区和漏极区。
基于上述方法形成的半导体结构包括：衬底；位于衬底表面的栅介质层；位于栅介质层表面的栅电极区，所述栅电极区包括分立的第一栅电极、第二栅电极、第三栅电极以及形成在第一栅电极与第二栅电极之间和第二栅电极与第三栅电极之间的隔离层；位于栅电极区的侧壁的侧墙；位于栅电极区两侧并位于衬底内的源极区和漏极区。
在下面的描述中阐述了很多具体细节以便于充分理解本发明。但是本发明能够以很多不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本发明内涵的情况下做类似推广，因此本发明不受下面公开的具体实施的限制。
其次，本发明利用示意图进行详细描述，在详述本发明实施例时，为便于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是实例，其在此不应限制本发明保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。
图2是本发明的一个实施例半导体结构的形成方法的流程示意图，图3至图12为本发明的一个实施例的半导体结构的形成方法的过程示意图。下面结合图2至图12对本发明的半导体结构的形成方法进行说明。
如图3所示，提供衬底200，所述衬底200内形成有阱区210。
所述衬底200为硅基半导体，比如可以为硅衬底或者绝缘体上硅(SOI)，本实施例中以硅衬底为例加以示例性说明。
所述衬底200内形成有阱区210，所述阱区210的形成工艺为离子注入工艺或者外延工艺，所述阱区210的类型可以为n型或者p型。
参考图4，在所述阱区210表面形成具有开口221的阻挡层220，所述开口221暴露出阱区210。
所述阻挡层220的材料为氮化硅，所述阻挡层220的厚度为200纳米至2000纳米，所述阻挡层用于限定后续形成的栅电极并提供形成侧墙的侧壁。
形成阻挡层220的具体步骤包括：在所述阱区210的表面形成阻挡薄膜(未图示)；在所述阻挡薄膜表面形成与开口221对应的光刻胶图形(未图示)；以所述光刻胶图形为掩膜，刻蚀所述阻挡薄膜，形成具有开口221的阻挡层220，且所述开口221暴露出阱区210。步骤中的刻蚀工艺可以为等离子体刻蚀工艺或者化学试剂刻蚀工艺。
参考图5，在开口221的侧壁形成侧墙222。
所述侧墙222材料为氧化硅，所述侧墙222用于改善后续形成的栅介质层230与阻挡层220的粘附性，且所述侧墙222还具有降低栅介质层230与阻挡层220之间的应力。
形成侧墙222的具体步骤包括：在所述阱区210和阻挡层220表面形成一层氧化硅层；对所述氧化硅层进行回刻蚀。
参考图6，在所述开口221暴露出的阱区210表面形成栅介质层230。
所述栅介质层230材料选自氧化硅层，所述栅介质层230形成工艺可以为对所述暴露出的阱区210氧化或者在所述阱区210表面沉积一层氧化硅，也可以采用先氧化暴露出的阱区210，然后在氧化后的阱区表面沉积一层氧化硅的方法形成所述栅介质层230。
参考图7，在所述侧墙222侧壁和栅介质层230表面形成分立的栅电极层240。
所述栅电极层240的材料选自多晶硅。
形成所述栅电极层240的优选步骤包括：在所述阻挡层220、侧墙222和栅介质层230表面形成一层多晶硅层；对所述多晶硅层进行回刻蚀，直至形成侧墙状的分立的栅电极层240。
参考图8，在所述分立的栅电极层240侧壁和表面以及栅介质层230表面形成隔离层250。
所述隔离层250材料选自氧化硅或者氮化硅，考虑到隔离层250与分立的栅电极层240的应力因素，优选隔离层250材料为氧化硅。
所述隔离层250的形成工艺可以为现有的沉积工艺，在这里不在赘述。
参考图9，在所述阻挡层220表面形成填充所述开口221的栅电极薄膜260。
所述栅电极薄膜260的材料为多晶硅，所述栅电极薄膜260用于形成与分立的栅电极层240隔离的栅电极层。
所述栅电极薄膜260的形成工艺为为现有的沉积工艺，在这里不在赘述。
参考图10，去除部分栅电极薄膜260、隔离层250直至形成被隔离层250隔离的第一栅电极层261、第二栅电极层262和第三栅电极层263。
所述去除工艺可以为现有的化学机械抛光工艺，由之前步骤可知，侧墙状的分立的栅电极层240两侧形成有侧墙222，栅电极薄膜260与分立的栅电极层240之间形成有隔离层250，采用化学机械抛光工艺去除部分栅电极薄膜260、隔离层250，形成第一栅电极层261、第二栅电极层262和第三栅电极层263，所述第一栅电极层261、第二栅电极层262和第三栅电极层263之间由隔离层250隔离，且所述第一栅电极层261、第二栅电极层262和第三栅电极层263位于栅介质层230表面。
参考图11，去除阻挡层220。
所述去除阻挡层220的工艺可以是化学试剂去除工艺或者等离子体刻蚀工艺，采用阻挡层220选择去除比高的去除工艺，去除所述阻挡层220。
参考图12，在所述阱区210形成源极区271和漏极区272。
所述形成源极区271和漏极区272可以是现有的源极区和漏极区的形成工艺，所述源极区271和漏极区272的导电类型相同，可以是n型或者是p型，但所述源极区271和漏极区272的导电类型与阱区210的导电类型相反，当阱区的导电类型为n型，所述源极区271和漏极区272的导电类型为p型；当阱区的导电类型为p型，所述源极区271和漏极区272的导电类型为n型。
需要特别指出的是，可在所述源极区和漏极区形成之前在所述阱区210形成LDD区，所述LDD区的形成工艺可以参考现有的MOS形成工艺，在这里不再赘述。
依照上述的形成工艺，形成的半导体结构，包括：衬底200，所述衬底200为硅基半导体；位于衬底200内的阱区210，所述阱区210的类型可以为n型或者p型；位于阱区210表面的栅介质层230，所述栅介质层230材料为氧化硅；位于栅介质层230表面的栅电极区，所述栅电极区包括分立的第一栅电极层261、第二栅电极层262、第三栅电极层263以及形成在第一栅电极层261与第二栅电极层262之间和第二栅电极层262与第三栅电极层263之间的隔离层250，所述第一栅电极层261、第二栅电极层262、第三栅电极层263的材料选自多晶硅，所述隔离层250的材料选自氧化硅；位于栅电极区的侧壁的侧墙222；位于栅电极区两侧并位于阱区210内的源极区271和漏极区272，需要特别指出的是，所述第一栅电极层261、第二栅电极层262、第三栅电极层263位于同一栅介质层230表面。
下面结合本发明提供的半导体结构简述该半导体结构的工作模式，所述半导体结构由具体的形成工艺可以确定三个开启电压，分别是VT1，VT2和VT3，对应第一栅电极层261、第二栅电极层262、第三栅电极层263对应的沟道的开启；当第一栅电极层261、第二栅电极层262、第三栅电极层263同时施加大于VT1，VT2和VT3的电压时，整个半导体结构处于开启状态，源极区271和漏极区272导通；当第一栅电极层261、第二栅电极层262、第三栅电极层263任意一施加电压小于开启电压时，半导体结构的沟道未开启，半导体结构处于关闭状态，具体的说，当第一栅电极层261施加大于VT1，第二栅电极层262施加大于VT2，第三栅电极层263施加小于VT3的电压时，半导体结构处于关闭状态；当第一栅电极层261施加小于VT1，第二栅电极层262施加大于VT2，第三栅电极层263施加大于VT3的电压时，半导体结构处于关闭状态；当第一栅电极层261施加大于VT1，第二栅电极层262施加小于VT2，第三栅电极层263施加大于VT3的电压时，半导体结构处于关闭状态；当第一栅电极层261施加小于VT1，第二栅电极层262施加小于VT2，第三栅电极层263施加大于VT3的电压时，半导体结构处于关闭状态。
本发明提供了一种半导体结构及其形成方法，所述半导体结构形成有分立的第一栅电极、第二栅电极、第三栅电极，能够实现所述串联MOS结构的功能且所述半导体结构的形成工艺简单，且形成的半导体结构相应速度快。
虽然本发明已以较佳实施例披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (12)

1.一种半导体结构，其特征在于，包括：
衬底；
位于衬底表面的栅介质层；
位于栅介质层表面的栅电极区，所述栅电极区包括分立的第一栅电极、第二栅电极、第三栅电极以及形成在第一栅电极与第二栅电极之间和第二栅电极与第三栅电极之间的隔离层；
位于栅电极区的侧壁的侧墙；
位于栅电极区两侧并位于衬底内的源极区和漏极区。
2.如权利要求1所述的半导体结构，其特征在于，所述第一栅电极层、第二栅电极层、第三栅电极层位于同一栅介质层表面。
3.如权利要求1所述的半导体结构，其特征在于，所述第一栅电极层、第二栅电极层、第三栅电极层的材料选自多晶硅。
4.如权利要求1所述的半导体结构，其特征在于，所述衬底内形成有阱区。
5.如权利要求1所述的半导体结构，其特征在于，所述隔离层材料选自氧化硅。
6.一种半导体结构的形成方法，其特征在于，包括：
提供衬底；
在所述衬底表面形成具有开口的阻挡层，所述开口暴露出衬底；
在开口的侧壁形成侧墙；
在所述开口暴露出的衬底表面形成栅介质层；
在所述侧墙侧壁和栅介质层表面形成分立的栅电极层；
在所述分立的栅电极层侧壁和表面以及栅介质层表面形成隔离层；
在所述阻挡层表面形成填充所述开口的栅电极薄膜；
去除部分栅电极薄膜、隔离层直至形成被隔离层隔离的第一栅电极层、第二栅电极层和第三栅电极层；
去除阻挡层；
在所述衬底形成源极区和漏极区。
7.如权利要求6所述的半导体结构，其特征在于，所述衬底内形成有阱区。
8.如权利要求6所述的半导体结构的形成方法，其特征在于，所述阻挡层材料为氮化硅。
9.如权利要求6所述的半导体结构的形成方法，其特征在于，所述栅介质层材料为氧化硅。
10.如权利要求6所述的半导体结构的形成方法，其特征在于，栅电极层的形成步骤包括：在所述阻挡层、侧墙和栅介质层表面形成一层多晶硅层；对所述多晶硅层进行回刻蚀，直至形成侧墙状的分立的栅电极层。
11.如权利要求6所述的半导体结构的形成方法，其特征在于，去除阻挡层的工艺为化学试剂去除工艺或者等离子体刻蚀工艺。
12.如权利要求6所述的半导体结构的形成方法，其特征在于，去除部分栅电极薄膜、隔离层的工艺为化学机械抛光工艺。
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