CN1285117C - 制造快闪存储装置的方法 - Google Patents

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Abstract

本发明涉及一种制造快闪存储装置的方法。在通过应用一种自对准浅沟槽隔离(SA-STI)方法所形成的快闪存储装置中，在将氧化物材料埋入隔离沟槽中后，会执行一抛光工艺及一去除氮化物膜的工艺。接着，形成极佳平坦化的氧化物膜，执行一第一蚀刻工艺以选择性去除一低电压晶体管/单元区域中的氧化物膜至一定厚度，执行一第二蚀刻工艺以去除一高电压晶体管区域及该低电压晶体管/单元区域中的氧化物膜，直到露出一浮动栅极的多晶硅层。因此，在该第一和第二蚀刻工艺期间，会将该高电压晶体管区域及该低电压晶体管/单元区域中的元件隔离膜的突出部分蚀刻掉至一定厚度，而得以减低所述区域之间的EFH差异。

Description

制造快闪存储装置的方法
技术领域
本发明涉及一种制造快闪存储装置的方法，具体而言，本发明涉及一种能够减低一高电压晶体管区域与一低电压晶体管/单元区域间的有效场氧化物高度(effctive field oxide height，下文中称为「EFH」)差异的制造快闪存储装置的方法，在通过应用一种自对准浅沟槽隔离(self-align shallow trenchisolation，下文中称为「SA-STI」)方案所制造的快闪存储装置中，所述区域上的元件隔离膜的各自突出部分会造成所述区域之间的EFH差异。
背景技术
基本上，快闪存储装置具有低电压晶体管及高电压晶体管，以便依据必须特性来驱动单元。通常，会针对高电压晶体管制作厚的栅极氧化物膜，另一方面，会针对低电压晶体管制作薄的栅极氧化物膜。单元的栅极氧化物膜厚度等于或类似于低电压晶体管的栅极氧化物膜厚度。在后续化学机械抛光法以在每个区域中形成元件隔离膜之后会残留氮化物膜，由高电压晶体管区域与低电压晶体管/单元区域之间的栅极氧化物膜的厚度差异所造成的台阶会导致氮化物膜的厚度不一致。而且，这还会导致高电压晶体管区域与低电压晶体管/单元区域之间的EFH差异。在本文中，EFH表示以浮动栅极的第一多晶硅层与浮动栅极的第二多晶硅层的接触表面为基础的元件隔离膜的高度差异。
图1显示用于解说通过应用一种自对准浅沟槽隔离方案来制造快闪存储装置的现有方法的断面图。
虽然快闪存储装置包括一单元区域(cell area)、一低电压晶体管区域及一高电压晶体管区域，但是由于单元区域及低电压晶体管区域的栅极氧化物厚度互相相似，所以在接下来的说明中为了便于理解，将该单元区域及该低电压晶体管区域视为一个区域，即，低电压晶体管/单元区域(LV/CELL)。
请参阅图1，在高电压晶体管区域HV中，在一半导体衬底11上形成一高电压的栅极氧化物膜12A，以及在一低电压晶体管/单元区域LV/CELL中，在半导体衬底11上形成一低电压/单元的另一栅极氧化物膜12B。该高电压晶体管区域HV中的该栅极氧化物膜12A的厚度大于该低电压晶体管/单元区域LV/CELL中的该栅极氧化物膜12B的厚度。在该栅极氧化物膜12A及12B上形成一浮动栅极的一第一多晶硅层13。通过执行一SA-STI工艺以在该半导体衬底11上形成多个隔离沟槽，接着通过将隔离氧化物材料填入所述沟槽15中以形成元件隔离膜160。在包括所述元件隔离膜160的整个结构表面上形成一浮动栅极的一第二多晶硅层19。虽然图中未描绘，但是通过执行一使用一浮动栅极掩模的蚀刻工艺、一形成介电膜的工艺、一形成控制栅极的导电层的工艺以及一使用一控制栅极掩模的蚀刻工艺，在各自区域上形成栅极。
根据如上文所述的制造快闪存储装置的现有方法，该高电压晶体管区域HV及该低电压晶体管/单元区域LV/CELL中的所述元件隔离膜160的每个突出部分都会造成所述区域之间的EFH差异。一般而言，在高电压晶体管区域HV中，以该第一多晶硅层13为基础的有效场氧化物高度EFH1变成(-)50埃至100埃，而在该低电压晶体管/单元区域LV/CELL中，以该第一多晶硅层13为基础的有效场氧化物高度EFH2变成300埃至800埃的范围。该低电压晶体管/单元区域LV/CELL中的有效场氧化物高度EFH2的值较高且范围较宽。另外，所述值会依化学机械抛光的工艺条件而异。由于该高电压晶体管区域HV与该低电压晶体管/单元区域LV/CELL之间的EFH差异，并且该低电压晶体管/单元区域LV/CELL中的EFH值高，因而会造成多项问题，例如，难以建立每个区域的栅极蚀刻目标、栅极图案轮廓不佳以及因多晶硅残留物所造成的失败因素。由于随着装置的高度集成使得这些问题更加重要，所以已持续致力于解决这些问题。
发明内容
据此，本发明的目的是提供一种制造快闪存储装置的方法，能够减低一高电压晶体管区域与一低电压晶体管/单元区域之间的有效场氧化物高度差异，该差异是由所述区域上的元件隔离膜的各自突出部分所造成的，以便确保工艺安全且改善装置可靠度。
根据本发明，提供一种制造半导体存储装置的方法，包括下列步骤：提供一半导体衬底，该半导体衬底具有：一高电压晶体管区域，其中在第一元件隔离膜之间形成有一第一栅极氧化物膜及一第一多晶硅层；以及一低电压晶体管/单元区域，其中在第二元件隔离膜之间形成有一第二栅极氧化物膜及该第一多晶硅层；在该第一多晶硅层、该第一和第二元件隔离膜的表面上形成一平坦化膜；执行一第一蚀刻工艺，以去除该低电压晶体管/单元区域中的该平坦化膜及所述元件隔离膜的上部至一定厚度；执行一第二蚀刻工艺，以去除该高电压晶体管区域及该低电压晶体管/单元区域中的该平坦化膜及所述元件隔离膜的上部；以及在该第一多晶硅层及所述元件隔离膜的表面上形成一第二多晶硅层。
此外，使用添加HF的氧化物蚀刻溶液来执行湿式蚀刻工艺，以执行该第一和该第二蚀刻工艺。
而且，通过执行该第一和该第二蚀刻工艺，使该高电压晶体管区域及该低电压晶体管/单元区域中的有效场氧化物高度变成(-)100埃至50埃。
附图说明
下文中的说明将配合附图解说本发明的前述方案及其它特征，在附图中：
图1显示用于解说制造快闪存储装置的现有方法的断面图；以及
图2A到2F显示用于解说根据本发明的制造快闪存储装置方法的断面图。
附图标记说明
11，21      半导体衬底
12A，22A    高电压的栅极氧化物膜
12B，22B    低电压/单元的栅极氧化物膜
13，23      第一多晶硅层
24          氮化物膜
15，25      沟槽
19，29      第二多晶硅层
26          元件隔离氧化物膜
160，260    元件隔离膜
27          缓冲氧化物膜
28          平坦化膜
29          第二多晶硅层
30          光致抗蚀剂图案
HV          高电压晶体管区域
LV/CELL     低电压晶体管/单元区域
具体实施方式
现在将通过参考附图的优选具体实施例来详细说明本发明，附图中会使用相似的参考数字来识别相同或相似的部件。
图2A到2F显示用于解说根据本发明具体实施例的、通过应用SA-STI方案来制造快闪存储装置方法的断面图。
虽然快闪存储装置包括一单元区域、一低电压晶体管区域及一高电压晶体管区域，但是由于该单元区域及该低电压晶体管区域的栅极氧化物厚度互相相似，所以在接下来的说明中为了便于理解，将该单元区域及该低电压晶体管区域视为一个区域，即，低电压晶体管/单元区域。
请参阅图2A，在高电压晶体管区域HV中，在半导体衬底21上形成一高电压的栅极氧化物膜22A，以及在低电压晶体管/单元区域LV/CELL中，在半导体衬底21上形成一低电压/单元的栅极氧化物膜22B。该高电压晶体管区域HV中的该栅极氧化物膜22A的厚度大于该低电压晶体管/单元区域LV/CELL中的该栅极氧化物膜22B的厚度。在该栅极氧化物膜22A及22B上形成一浮动栅极的第一多晶硅层23。在该高电压晶体管区域HV及该低电压晶体管/单元区域LV/CELL中，通过在该第一多晶硅层23上形成一氮化物膜24，接着使用SA-STI方法来针对该氮化物膜24、该第一多晶硅层23、该栅极氧化物膜22A和22B及该半导体衬底21执行一蚀刻工艺，从而在该半导体衬底21上形成多个隔离沟槽。形成元件隔离氧化物膜26以覆盖包括所述隔离沟槽25的整个结构，以便足以填入所述沟槽25中。元件隔离氧化物膜26通常是由具有极佳间隙填满能力和高绝缘特性的材料(例如，HDP氧化物)所制成的。
请参阅图2B，执行一化学机械抛光工艺以在所述沟槽25中形成元件隔离膜260，直到刚好曝露该高电压晶体管区域HV中的该第一多晶硅层23的表面。如图所示，以该第一多晶硅层23的表面为基础，在该高电压晶体管区域HV与该低电压晶体管/单元区域之间，存在残余的氮化物膜24与所述元件隔离膜260的突出部分的高度差。如同上文所述的现有方法，该高电压晶体管区域HV中的所述元件隔离膜260的EFH小于该低电压晶体管/单元区域LV/CELL中的所述元件隔离膜260的EFH，所以两个区域之间有差异。这会造成如上文所述的现有方法的问题。
请参阅图2C，去除残余的氮化物膜24。接着，形成一缓冲氧化物膜27以覆盖该第一多晶硅层23的表面，并且所述元件隔离膜260具有不同高度。还会在该缓冲氧化物膜27上形成一平坦化膜28。
在前面的说明中，该缓冲氧化物膜27的厚度为100埃或更小，优选是20埃至100埃，以便防止当该平坦化膜28直接接触该第一多晶硅层23时发生污染。而且，该缓冲氧化物膜27不是必要的，但是优选存在以防止污染。该平坦化膜28是用具有高流动性及极佳平坦化的材料(例如，旋涂式玻璃(spin onglass；SOG)或含磷硼硅酸盐玻璃(boron phosphorous silicate glass；BPSG))所制成，厚度为300埃至800埃的范围。
请参阅图2D，会在该平坦化膜28上形成一光致抗蚀剂图案30，以打开该低电压晶体管/单元区域LV/CELL并且关闭该高电压晶体管区域HV。使用该光致抗蚀剂图案30作为蚀刻掩模来执行一蚀刻工艺，以去除该低电压晶体管/单元区域LV/CELL中的该平坦化膜28及所述元件隔离膜至一定厚度。
在前面的说明中，可使用添加HF的氧化物蚀刻溶液来执行湿式蚀刻。在相同蚀刻条件之下，由SOG或BPSG所形成的一平坦化膜28的蚀刻速度比由HDP所形成的一元件隔离膜260的蚀刻速度更快。通过此类蚀刻工艺，局部去除该低电压晶体管/单元区域LV/CELL中所述元件隔离膜260的上部而得以降低EFH。
请参阅图2E，去除该光致抗蚀剂图案30。接着，还会通过一毯覆式蚀刻工艺，去除该高电压晶体管区域HV及该低电压晶体管/单元区域LV/CELL中的该平坦化膜28、该缓冲氧化物膜27及所述元件隔离膜260。
在前面的说明中，通过湿式或干式方法去除该光致抗蚀剂图案30。使用添加HF的氧化物蚀刻溶液的湿式蚀刻来执行该毯覆式蚀刻工艺，直到曝露该第一多晶硅层23。在相同蚀刻条件之下，由SOG或BPSG所形成的平坦化膜28的蚀刻速度比由HDP所形成的元件隔离膜260的蚀刻速度更快。通过此类蚀刻工艺，局部去除该高电压晶体管区域HV及该低电压晶体管/单元区域LV/CELL中所述元件隔离膜260的上部，而得以减低所述区域HV和LV/CELL的每一区域中所述元件隔离膜260的EFH。结果，该高电压晶体管区域HV及该低电压晶体管/单元区域LV/CELL中所述元件隔离膜260的EFH变成负100埃至正50埃。因此，能够显著减低两个区域HV和LV/CELL之间的EFH差异。而且，如果使用湿式蚀刻来去除该光致抗蚀剂图案30，则可在同一机器中依序执行使用一光致抗蚀剂图案30作为蚀刻掩模的蚀刻工艺(如图2D所示)、去除该光致抗蚀剂图案的工艺(如图2E所示)以及毯覆式蚀刻工艺(如图2E所示)。
请参阅图2F，将整个区域(HV及LV/CELL)上的所述元件隔离膜260及该第一多晶硅层23的表面平坦化，不存在任何台阶。接着，在该平坦化表面上形成一浮动栅极的第二多晶硅层29。虽然图中未描绘，通过执行后续工艺(例如，一使用一浮动栅极掩模的蚀刻工艺、一形成介电膜的工艺、一形成控制栅极的导电层的工艺以及一使用一控制栅极掩模的蚀刻工艺)，在每个区域中形成栅极。
如上文所述，根据本发明，能够减低一高电压晶体管区域与一低电压晶体管/单元区域之间的有效场氧化物高度差异，该差异是由所述区域上的元件隔离膜的各自突出部分所造成的，而得以确保工艺安全且改善装置可靠度。
虽然本发明已参考其优选具体实施例进行了说明，本领域内的技术人员应知道可进行各种变更及修改，而不会脱离本发明及所附权利要求的精神与范畴。

Claims (8)

1.一种制造快闪存储装置的方法，包括下列步骤：
提供一半导体衬底，该半导体衬底具有：一高电压晶体管区域，其中在第一元件隔离膜之间形成有一第一栅极氧化物膜及一第一多晶硅层；以及一低电压晶体管/单元区域，其中在第二元件隔离膜之间形成有一第二栅极氧化物膜及该第一多晶硅层；
在该第一多晶硅层、该第一和第二元件隔离膜的表面上形成一平坦化膜；
执行一第一蚀刻工艺，以去除该低电压晶体管/单元区域中的该平坦化膜及所述元件隔离膜的上部至一定厚度；
执行一第二蚀刻工艺，以去除该高电压晶体管区域及该低电压晶体管/单元区域中的该平坦化膜及所述元件隔离膜的上部；以及
在该第一多晶硅层及所述元件隔离膜的表面上形成一第二多晶硅层。
2.如权利要求1的制造快闪存储装置的方法，其中通过使用SOG或BPSG来形成厚度在300埃至800埃范围内的所述平坦化膜。
3.如权利要求1的制造快闪存储装置的方法，还包括在该第一多晶硅层与该平坦化膜之间形成一缓冲氧化物膜的步骤。
4.如权利要求3的制造快闪存储装置的方法，其中该缓冲氧化物膜的厚度在20埃至100埃的范围内。
5.如权利要求1的制造快闪存储装置的方法，其中使用添加HF的氧化物蚀刻溶液来执行湿式蚀刻工艺，以执行该第一和第二蚀刻工艺。
6.如权利要求1的制造快闪存储装置的方法，其中被形成以便关闭该高电压晶体管区域且打开该低电压晶体管/单元区域的一光致抗蚀剂图案在该第一蚀刻工艺中用作蚀刻掩模。
7.如权利要求6的制造快闪存储装置的方法，其中在完成该第一蚀刻工艺之后，通过湿式蚀刻或干式蚀刻去除该光致抗蚀剂图案。
8.如权利要求1的制造快闪存储装置的方法，其中通过执行该第一和第二蚀刻工艺，使该高电压晶体管区域及该低电压晶体管/单元区域中的有效场氧化物高度变成负100埃至正50埃。
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