TWI240999B - Method of manufacturing flash memory device - Google Patents

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Description

1240999 玖、發明說明： 【發明所屬之技術領域】 本發明係關於一種製造快閃記憶體裝置之方法，具體而 言，本發明係關於一種能夠減低一高電壓電晶體區域與一 低電壓電晶體/晶格區域間之有效場氧化物南度（下文中稱 為「EFH」）差異的製造快閃記憶體裝置之方法，在藉由應 用一種自對位淺渠溝隔離（下文中稱為「SA-STI」）設計所 製造的快閃記憶體裝置中，該等區域上之元件隔離膜的各 自突出部份會造成該等區域之間的EFH。 【先前技術】 基本上，快閃記憶體裝置具有多個低電壓電晶體及多個 南電壓電晶體’才能依據必須特性來驅動晶格。通常’會 針對高電壓電晶體製作厚閘氧化物膜，另一方面，會針對 低電壓電晶體製作薄閘氧化物膜。晶格的閘氧化物膜厚度 等於或類似於低電壓電晶體的閘氧化物膜。在後續化學機 械研磨法以在每個區域中形成元件隔離膜之後會殘留氮 化物版’而介於南電壓電晶體區域與低電壓電晶體/晶格區 域之間的閘氧化物膜厚度差異所造成的梯階會導致氮化 物膜厚度不一致。而且，這還會導致介於高電壓電晶體區 域與低電壓電晶體/晶格區域之間的EFH差異。在本文中， EFH表示以浮動閘之第一多矽層與浮動閘之第二多矽層的 接觸表面為基礎的元件隔離膜高度差異。 圖1顯示用於解說藉由應用一種自對位淺渠溝隔離設計 來製造快閃記憶體裝置之習知方法的斷面圖。 90100.doc 1240999 雖然快閃記憶體裝置包括一晶格區域、一低電壓電晶體 區域及'一南電壓電晶體區域，但是由於該晶格區域及該低 電壓電晶體區域的閘氧化物厚度互相相似，所以在接下來 的說明内容中將該晶格區域及該低電壓電晶體區域被視 為一個區域，即，低電壓電晶體/晶格區域。 請參閱圖1，在一半導體基板11的一高電壓電晶體區域 HV中形成一高電壓之閘氧化物膜12A，以及在一半導體基 板11的一低電壓電晶體/晶格區域LV/CELL中形成一低電 壓/晶格之其他閘氧化物膜12B。該高電壓電晶體區域HV中 之該閘氧化物艇12 A的厚度大於該低電壓電晶體/晶格區 域LV/CELL中之該閘氧化物膜12B的厚度。在該閘氧化物 膜12A及12B上形成一浮動閘的一第一多矽層13。藉由執行 一 SA-STI製程以在該半導體基板11上形成複數個隔離渠 溝，接著藉由將隔離氧化物材料填入該等渠溝1 5中以形成 多層元件隔離膜160。在包含該等元件隔離膜160的整個結 構表面上形成一浮動閘的一第二多石夕層19。雖然圖中未描 爹會，但是會執行一使用一浮動閘光罩的蚀刻製程、一形成 介電膜之製程、一形成控制閘之導電層之製程以及一形成 一使用一控制閘光罩的蝕刻製程，藉以在各自區域上形成 閘極。 根據如上文所述之製造快閃記憶體裝置之習知方法，該 南電壓電晶體區域HV及該低電壓電晶體/晶格區域 LV/CELL中的該等元件隔離膜160之突出部份都會造成該 等區域之間的EFH差異。一般而言，以該高電壓電晶體區 90100.doc 1240999 域HV之該第一多矽層13為基礎的有效場氧化物高度EFHl 變成（-)50埃至100埃，而以該低電壓電晶體/晶格區域 LV/CELL·之該第一多矽層13為基礎的有效場氧化物高度 EFH2變成300埃至800埃。該低電壓電晶體/晶格區域 LV/CELL中之有效場氧化物高度EFH2的值較高且範圍較 寬。另外，該等值會依化學機械研磨製程條件而異。介於 該南電壓電晶體區域HV與該低電壓電晶體/晶格區域 LV/CELL之間的EFH差異，並且該低電壓電晶體/晶格區域 LV/CELL中的高值EFH，因而會造成多項問題，例如，難 以建立每個區域的閘蝕目標、閘圖案輪廓閘不佳以及因多 矽殘留物所造成的失敗因素。由於隨著高度整合裝置使得 這些問題更加重要，所以已持續致力於解決這些問題。 【發明内容】 據此，本發明目的是提供一種能夠減低介於一高電壓電 晶體區域與'一低電壓電晶體/晶格區域之間因該等區域上 之元件隔離膜的各自突出部份所造成之有效場氧化物高 度差異的製造快閃記憶體裝置之方法，而得以確保製程安 全且改良裝置可靠度。 根據本發明，一種製造半導體記憶體元件之方法包括下 列步驟：提供一半導體基板’該半導體基板具有·一南電 壓電晶體區域，其中會在第一元件隔離膜之間形成一第一 閘氧化物膜及一第一多矽層；以及一低電壓電晶體/晶格區 域，其中會在第二元件隔離膜之間形成一第二閘氧化物膜 及該第一多矽層；在該第一多矽層、該第一閘氧化物膜及 90100.doc 1240999 該第二閘氧化物膜之表面上形成一平坦化膜；執行一第一 蝕刻製程，藉以去除該低電壓電晶體/晶格區域中的該平坦 化膜及該等元件隔離膜的較上方部份至一厚度；執行一第 -一姓刻製程，精以去除該尚電壓電晶體區域及該低電壓電 晶體/晶格區域中的該平坦化膜及該等元件隔離膜的較上 方部份；以及在該第一多矽層及該等元件隔離膜之表面上 形成一第二多碎層。 此外，使用添加HF的氧化物蝕刻溶液來執行濕式蝕刻製 程，藉以執行該第一蝕刻製程及該第二蝕刻製程。 而且，藉由執行該第一蝕刻製程及該第二蝕刻製程，使 該南電壓電晶體區域及該低電恩電晶體/晶格區域中的有 效場氧化物高度變成（-)100埃至50埃。 【實施方式】 現在將藉由參考附圖的較佳具體實施例來詳細說明本 發明，圖式中會使用相似的參考數字來識別相同的相似的 部件。 圖2A到2F顯示用於解說根據本發明具體實施例，藉由應 用SA-STI設計來製造快閃記憶體裝置方法的斷面圖。 雖然快閃記憶體裝置包括一晶格區域、一低電壓電晶體 區域及'^南電壓電晶體區域’但是由於該晶格區域及該低 電壓電晶體區域的閘氧化物厚度互相相似，所以在接下來 的說明内客中將該晶格區域及該低電壓電晶體區域被視 為一個區域’即’低電壓電晶體/晶格區域。
請參閱圖2A，在半導體基板2 1的高電壓電晶體區域HV 90100.doc -10- 1240999 中形成一高電壓之閘氧化物膜22A，以及在半導體基板21 的低電壓電晶體/晶格區域LV/CELL中形成一低電壓/晶格 之閘氧化物膜22B。該高電壓電晶體區域HV中之該閘氧化 物膜22A的厚度大於該低電壓電晶體/晶格區域LV/CELL中 之該閘氧化物膜12A的厚度。在該閘氧化物膜22A及22B上 形成一浮動閘的第一多矽層23。在該第一多矽層23上形成 一氮化物膜24，接著使用SA-STI設計來針對該氮化物膜 24、該第一多矽層23、該閘氧化物膜22A、該閘氧化物膜 22B及該半導體基板21執行一蝕刻製程，藉以在該半導體 基板21的該高電壓電晶體區域HV及該低電壓電晶體/晶格 區域LV/CELL上形成複數個隔離渠溝。元件隔離氧化物膜 26以覆蓋包括該等隔離渠溝25的整個結構，以便足以填入 該等渠溝25。元件隔離氧化物膜26通常係以具有極佳間隙 填滿能力且具有高絕緣特性之材料（例如，HDP氧化物）所 製成。 請參閱圖2B，執行一化學機械研磨製程，以在該等渠溝 25中形成元件隔離膜260，直到曝露該高電壓電晶體區域 HV中之該第一多矽層23的表面。如圖所示，以介於該高電 壓電晶體區域HV與該低電壓電晶體/晶格區域間之該第一 多矽層23的表面為基礎，殘餘之氮化物膜24與該等元件隔 離膜260之突出部份的高度不同。如同上文所述之習知方 法，該高電壓電晶體區域HV中該等元件隔離膜260的EFH 小於該低電壓電晶體/晶格區域LV/CELL中該等元件隔離 膜260之的EFH，所以該等區域之間有差異。這會造成如上 90100.doc -11 - 1240999 文所述之習知方法的問題。 請參閱圖2C，去除殘餘的氮化物膜24。接著，形成一緩 衝氧化物膜27以覆蓋該第一多矽層23之表面，並且該等元 件隔離膜260具有不同高度。還會在該緩衝氧化物膜27上 形成一平坦化膜28。 在前面的說明内容中，該緩衝氧化物膜27的厚度為1 00 埃以下，最好是20埃至100埃，以便防止當該平坦化膜28 直接接觸該第一多矽層23時發生污染。而且，該緩衝氧化 物膜27不是必要項，但是最好存在以防止污染。該平坦化 膜28係以具有高流動性及極佳平坦化之材料（例如，旋塗式 玻璃（spin on glass ; SOG)或含磷测石夕酸鹽玻璃（boron phosphorous silicate glass ; BPSG))所製成，厚度為 300埃 至800埃。 請參閱圖2D，會該平坦化膜28形成一光阻圖案30，以展 現該低電壓電晶體/晶格區域LV/CELL並且封閉該高電壓 電晶體區域HV。使用該光阻圖案30當做蝕刻光罩來執行一 蝕刻製程，藉以去除該低電壓電晶體/晶格區域LV/CELL中 的該平坦化膜28及該等元件隔離膜至一厚度。 在前面的說明内容中，可使用添加HF的氧化物蝕刻溶液 來執行濕式蝕刻製程。在相同蝕刻條件之下，藉由S0G或 BPSG所形成之一平坦化膜28的蝕刻速度比藉由EDP所形 成之一元件隔離膜260的蝕刻速度更快。藉由此類蝕刻製 程，局部去除該低電壓電晶體/晶格區域LV/CELL中該等元 件隔離膜260的較上方部份而得以減低EFH。 90100.doc -12- 1240999 請參閱圖2E，去除該光阻圖案30。接著，還會藉由一毯 覆蝕刻製程，以去除該高電壓電晶體區域HV及該低電壓電 晶體/晶格區域中LV/CELL的該平坦化膜28、該緩衝氧化物 膜27及該等元件隔離膜260。 在前面的說明内容中，藉由溼式或乾式方法去除該光阻 圖案30。使用添加HF的氧化物蝕刻溶液之濕式蝕刻來執行 該毯覆蝕刻製程，直到曝露該第一多矽層23。在相同蝕刻 條件之下，藉由SOG或BPSG所形成之一平坦化膜28的蝕刻 速度比藉由HDP所形成之一元件隔離膜260的蝕刻速度更 快。藉由此類蝕刻製程，局部去除該高電壓電晶體區域ΗV 及該低電壓電晶體/晶格區域LV/CELL中該等元件隔離膜 260的較上方部份，而得以減低該等區域HV和LV/CELL中 該等元件隔離膜260的EFH。結果，該高電壓電晶體區域 HV及該低電壓電晶體/晶格區域中LV/CELL中該等元件隔 離膜260的EFH變成（-)100埃至50埃。因此，能夠顯著減低 介於該等區域HV和LV/CELL之間的EFH差異。其間，如果 使用溼式蝕刻來去除該光阻圖案30，則可在同一機器中依 序執行使用一光阻圖案30當做蚀刻光罩的蝕刻製程（如圖 2D所示）、去除該光阻圖案之製程（如圖2E所示）以及毯覆蝕 刻製程（如圖2E所示）。 請參閱圖2F，將整個區域（HV及LV/CELL)上的該等元件 隔離膜260及該第一多矽層23之表面平坦化，而且沒有任 何梯階。接著，在該平坦化表面上形成一浮動閘的第二多 石夕層2 9。雖然圖中未描搶，但是會執行後續製程（例如，一 90100.doc -13 - 1240999 使用-浮動閘光罩的㈣製程、—形成介電膜之製程、一 形成控制閘之導電層之製程以及一形成—使用一控制閘 光罩的银刻製程），藉以在每個區域上形成閘極。 如上文所述’根據本發明，能夠減低转-高電壓電晶 體區域與-低電壓電晶體/晶格區域之間因該等區域上之 元件隔離膜的各自突出部份所造成之有效場氧化物高度 差異，而得以確保製程安全且改良裝置可靠度。 雖:然本發明已參考其目前較佳具體實施例進彳f說明，熟 知技藝人士應知道可進行各種變更及修改，而不會脫離本 發明及隨附申請專利範圍的精神與範疇。 【圖式簡單說明】 下又中的說明書將配合附圖解說本發明的前述觀點及 其他功能，其中： 圖1顯示料解說製造快閃記憶體裝置之習知方法的斷 面圖；以及 圖2 A到2 F顯示㈣解說根據本發明之製造快閃記憶體 裝置方法的斷面圖。 【圖式代表符號說明】 11，21 半導體基板 12A，22A 咼電壓之閘氧化物膜 12B， 22B 低電壓/晶格之閘氧化物膜 13, 23 第一多石夕層 24 氮化物膜 15, 25 渠溝 90100.doc -14- 1240999 19, 29 第二多矽層 26 元件隔離氧化物膜 160, 260 元件隔離膜 27 緩衝氧化物膜 28 平坦化膜 29 第二多矽層 30 光阻圖案 HV 南電壓電晶體區域 LV/CELL 低電壓電晶體/晶格區域 15- 90100.doc

Claims (1)

1240999 拾、申請專利範圍： 1· 一種製造半導體記憶體元件之方法，包括下列步驟： 提供一半導體基板，該半導體基板具有：一高電壓電 晶體區域，其中會在第一元件隔離膜之間形成一第一閘 氧化物膜及一第一多矽層；以及一低電壓電晶體/晶格區 域，其中會在第二元件隔離膜之間形成一第二閘氧化物 膜及該第一多碎層； 在該第一多矽層、該第一閘氧化物膜及該第二閘氧化 物膜之表面上形成一平坦化膜； 執行一第一蝕刻製程，藉以去除該低電壓電晶體/晶格 區域中的該平坦化膜及該等元件隔離膜的較上方部份至 一厚度； 執行一第二蝕刻製程，藉以去除該高電壓電晶體區域 及該低電壓電晶體/晶格區域中的該平坦化膜及該等元 件隔離膜的較上方部份；以及 在該第一多碎層及該等元件隔離膜之表面上形成一第 二多X夕層。 2. 如申請專利範圍第1項之製造半導體記憶體元件之方 法，其中藉由使用SOG或BPSG來形成厚度在300埃至800 埃範圍内的平坦化膜。 3. 如申請專利範圍第1項之製造半導體記憶體元件之方 法，進一步包括在該第一多石夕層與該平坦化膜之間形成 一緩衝氧化物膜之步驟。 4. 如申請專利範圍第3項之製造半導體記憶體元件之方 90100.doc 1240999 法，其中該缓衝氧化物膜的厚度在2〇埃至ι〇〇埃範圍内。 5·如中請專利範圍第i项之製造半導體記憶體元件之方 法’其中使用添加HF的氧化物㈣溶液來執行濕式兹刻 製程，藉以執行該第一蝕刻製程及該第二蝕刻製程。 6.如申請專利範圍第i項之製造半導體記憶體元件之方 法’其中形成-光阻圖案以封閉該高電壓電晶體區域且 展現孩低電壓電晶體/晶格區域，並且在該第一蝕刻製程 中使用該光阻圖案當做一 I虫刻光罩。 7·如申請專利範圍第6項之製造半導體記憶體元件之方 法，其中在完成該第一蝕刻製程之後，藉由溼式蝕刻或 乾式蝕刻去除該光阻圖案。 8·如申請專利範圍第1項之製造半導體記憶體元件之方 法’其中藉由執行該第一蝕刻製程及該第二蝕刻製程， 使該高電壓電晶體區域及該低電壓電晶體/晶格區域中 的有效場氧化物高度（EFH)變成（-)100埃至50埃。 90100.doc
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Families Citing this family (33)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100520684B1 (ko) * 2003-11-19 2005-10-11 주식회사 하이닉스반도체 플래쉬 메모리 소자의 제조 방법
KR100613278B1 (ko) * 2003-12-27 2006-08-18 동부일렉트로닉스 주식회사 트랜치 아이솔레이션을 갖는 불휘발성 메모리 소자의 제조방법
KR100602085B1 (ko) * 2003-12-31 2006-07-14 동부일렉트로닉스 주식회사 반도체 소자 및 그의 제조 방법
KR100580117B1 (ko) * 2004-09-03 2006-05-12 에스티마이크로일렉트로닉스 엔.브이. 반도체 메모리 소자의 소자 분리막 형성방법
KR100676599B1 (ko) * 2005-02-28 2007-01-30 주식회사 하이닉스반도체 플래쉬 메모리 소자의 제조방법
KR100647001B1 (ko) * 2005-03-09 2006-11-23 주식회사 하이닉스반도체 플래쉬 메모리 소자의 플로팅 게이트 전극 형성방법
US7253114B2 (en) * 2005-03-16 2007-08-07 Taiwan Semiconductor Manufacturing Company Self-aligned method for defining a semiconductor gate oxide in high voltage device area
CN100446220C (zh) * 2005-08-16 2008-12-24 力晶半导体股份有限公司 半导体元件的制造方法
KR100690924B1 (ko) * 2005-12-21 2007-03-09 삼성전자주식회사 반도체 집적 회로 장치와 그 제조 방법
KR100650857B1 (ko) * 2005-12-23 2006-11-28 주식회사 하이닉스반도체 플래쉬 메모리 소자의 제조 방법
JP2007180482A (ja) * 2005-12-28 2007-07-12 Hynix Semiconductor Inc フラッシュメモリ素子の製造方法
KR100771805B1 (ko) * 2005-12-28 2007-10-30 주식회사 하이닉스반도체 플래쉬 메모리 소자의 제조 방법
KR100741272B1 (ko) * 2005-12-28 2007-07-19 주식회사 하이닉스반도체 플래쉬 메모리 소자 및 그 제조 방법
US7998809B2 (en) * 2006-05-15 2011-08-16 Micron Technology, Inc. Method for forming a floating gate using chemical mechanical planarization
US7355239B1 (en) * 2006-08-31 2008-04-08 Promos Technologies Pte. Ltd. Fabrication of semiconductor device exhibiting reduced dielectric loss in isolation trenches
KR100870321B1 (ko) * 2006-09-29 2008-11-25 주식회사 하이닉스반도체 플래시 메모리 소자의 제조 방법
KR100880338B1 (ko) * 2006-12-04 2009-01-28 주식회사 하이닉스반도체 플래시 메모리 소자의 제조방법
JP5446068B2 (ja) * 2007-03-30 2014-03-19 富士通セミコンダクター株式会社 半導体装置の製造方法
US8551886B2 (en) * 2007-12-28 2013-10-08 Texas Instruments Incorporated CMP process for processing STI on two distinct silicon planes
JP2010021493A (ja) * 2008-07-14 2010-01-28 Toshiba Corp 半導体装置およびその製造方法
JP2011100946A (ja) * 2009-11-09 2011-05-19 Toshiba Corp 半導体記憶装置
CN102184869B (zh) * 2011-04-28 2015-07-08 上海华虹宏力半导体制造有限公司 Mos晶体管隔离区制造方法及mos晶体管
US8847319B2 (en) 2012-03-09 2014-09-30 Taiwan Semiconductor Manufacturing Company, Ltd. Dummy structure for multiple gate dielectric interface and methods
CN102881629A (zh) * 2012-10-25 2013-01-16 上海宏力半导体制造有限公司 提高浅槽隔离台柱高度的浮栅制备方法
US9362272B2 (en) 2012-11-01 2016-06-07 Taiwan Semiconductor Manufacturing Company, Ltd. Lateral MOSFET
CN106206446B (zh) * 2015-05-05 2019-03-29 中芯国际集成电路制造(上海)有限公司 嵌入逻辑电路的快闪存储器的制作方法
US9754788B2 (en) * 2015-07-13 2017-09-05 United Microelectronics Corp. Manufacturing method of semiconductor structure including planarizing a polysilicon layer over an array area and a periphery area
US10224407B2 (en) 2017-02-28 2019-03-05 Sandisk Technologies Llc High voltage field effect transistor with laterally extended gate dielectric and method of making thereof
CN109755247B (zh) * 2017-11-03 2021-02-23 中芯国际集成电路制造(上海)有限公司 一种半导体器件及其制作方法
CN109950246A (zh) * 2017-12-21 2019-06-28 中芯国际集成电路制造(上海)有限公司 一种半导体器件的制造方法
KR20220064560A (ko) 2020-11-12 2022-05-19 삼성전자주식회사 반도체 소자
CN113380692B (zh) * 2021-08-12 2021-11-05 晶芯成(北京)科技有限公司 沟槽隔离结构及其制备方法
CN114783953B (zh) * 2022-06-21 2022-09-16 合肥晶合集成电路股份有限公司 一种半导体器件的制作方法

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0928030B1 (en) * 1997-12-31 2009-02-11 STMicroelectronics S.r.l. High voltage field-effect transistor and corresponding manufacturing method
IT1302589B1 (it) * 1998-10-02 2000-09-29 St Microelectronics Srl Metodo per realizzare transistori hv ad alta tensione con estensionedi drain in un processo cmos di tipo dual gate con siliciuro
US6576517B1 (en) * 1998-12-31 2003-06-10 Stmicroelectronics S.R.L. Method for obtaining a multi-level ROM in an EEPROM process flow
JP3381147B2 (ja) * 1999-04-16 2003-02-24 日本電気株式会社 半導体装置及びその製造方法
KR100319813B1 (ko) * 2000-01-03 2002-01-09 윤종용 유비엠 언더컷을 개선한 솔더 범프의 형성 방법
US6559055B2 (en) * 2000-08-15 2003-05-06 Mosel Vitelic, Inc. Dummy structures that protect circuit elements during polishing
KR100375220B1 (ko) * 2000-10-12 2003-03-07 삼성전자주식회사 플래시 메모리 장치 형성방법
JP3921363B2 (ja) * 2001-08-20 2007-05-30 松下電器産業株式会社 不揮発性半導体記憶装置の製造方法
KR100466194B1 (ko) * 2002-07-18 2005-01-13 주식회사 하이닉스반도체 플래시 메모리 제조방법

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