CN109950246A - 一种半导体器件的制造方法 - Google Patents

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Abstract

本发明提供一种半导体器件的制造方法，包括：提供包括单元区和外围区的半导体衬底，所述半导体衬底上由下至上依次形成有栅极材料层和核心材料层；图案化所述核心材料层，以形成位于所述单元区的第一核心和位于所述外围区的第二核心，所述第二核心的尺寸大于所述第一核心；在所述第一核心和所述第二核心的侧壁上形成间隙壁；去除所述第一核心；以所述间隙壁和所述第二核心为掩膜执行刻蚀，以图案化所述栅极材料层。本发明提供的半导体器件的制造方法，核心区和外围区的图案使用同一掩膜形成，既减少了使用掩膜的步骤，又简化了制造工艺，并且避免了多次使用掩膜造成的套刻问题。

Description

一种半导体器件的制造方法
技术领域
本发明涉及半导体技术领域，具体而言涉及一种半导体器件的制造方法。
背景技术
随着半导体制程技术的发展，在存储装置方面已开发出存取速度较快的快闪存储器(flash memory)。快闪存储器具有可多次进行信息的存入、读取和擦除等动作，且存入的信息在断电后也不会消失的特性，因此，快闪存储器已成为个人电脑和电子设备所广泛采用的一种非易失性存储器。而NAND(与非门)快闪存储器由于具有大存储容量和相对高的性能，广泛用于读/写要求较高的领域。
NAND快闪存储器通常包括用于形成存储单元的单元(cell)区和用于形成外围电路的外围(periphery)区。在NAND的制造工艺中，位于NAND器件的单元(cell)区的栅极(包括控制栅和浮栅) 与位于外围区的选择栅由于尺寸不一致，因而通常使用不同的掩膜工艺来制造，从而使工序复杂、成本高。此外，由于先后采用不同的掩膜工艺，在制造过程中还会带来单元区与外围区的套刻(overlay)的问题。
因此，为了解决上述问题，有必要提出一种新的半导体器件的制造方法。
发明内容
在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。
针对现有技术的不足，本发明提供一种半导体器件的制造方法，所述方法包括：
提供包括单元区和外围区的半导体衬底，所述半导体衬底上由下至上依次形成有栅极材料层和核心材料层；
图案化所述核心材料层，以形成位于所述单元区的第一核心和位于所述外围区的第二核心，所述第二核心的尺寸大于所述第一核心；
在所述第一核心和所述第二核心的侧壁上形成间隙壁；
去除所述第一核心；
以所述间隙壁和所述第二核心为掩膜执行刻蚀，以图案化所述栅极材料层。
示例性地，去除所述第一核心的步骤中不使用掩膜。
示例性地，所述外围区包括低压电路区和高压电路区。
示例性地，所述半导体衬底的所述单元区和所述低压电路区上形成有第一栅极介电层，所述半导体衬底的所述高压电路区上形成有第二栅极介电层。
示例性地，图案化所述核心材料层的步骤包括：
在所述核心材料层上由下至上依次形成盖帽层、抗反射涂层和图案化的光刻胶层；
以所述图案化的光刻胶层为掩膜依次刻蚀所述抗反射涂层、所述盖帽层和所述核心材料层，以形成位于所述单元区的第一核心和位于所述外围区的第二核心，所述第二核心的尺寸大于所述第一核心。
示例性地，所述核心材料层包括APF层。
示例性地，所述栅极材料层与所述核心材料层之间形成有硬掩膜叠层。
示例性地，所述硬掩膜叠层与所述核心材料层之间形成有刻蚀停止层。
示例性地，所述盖帽层为氧化物层。
示例性地，所述抗反射涂层包括底部抗反射涂层和/或介质抗反射涂层。
本发明提供的半导体器件的制造方法，核心区和外围区的图案使用同一掩膜形成，既减少了使用掩膜的步骤，又简化了制造工艺，并且避免了多次使用掩膜造成的套刻问题。
附图说明
本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。
附图中：
图1A-1G为根据一种半导体器件的制造方法所分别获得的器件的示意性剖面图
图2示出了本发明一实施例提供的半导体器件的制造方法的工艺流程图。
图3A-3F为根据本发明一实施例的方法依次实施的步骤所分别获得的器件的示意性剖面图。
具体实施方式
在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
应当理解的是，本发明能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本发明的范围完全地传递给本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。
应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。
空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在... 下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。
在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
这里参考作为本发明的理想实施例(和中间结构)的示意图的横截面图来描述发明的实施例。这样，可以预期由于例如制造技术和/ 或容差导致的从所示形状的变化。因此，本发明的实施例不应当局限于在此所示的区的特定形状，而是包括由于例如制造导致的形状偏差。例如，显示为矩形的注入区在其边缘通常具有圆的或弯曲特征和 /或注入浓度梯度，而不是从注入区到非注入区的二元改变。同样，通过注入形成的埋藏区可导致该埋藏区和注入进行时所经过的表面之间的区中的一些注入。因此，图中显示的区实质上是示意性的，它们的形状并不意图显示器件的区的实际形状且并不意图限定本发明的范围。
为了彻底理解本发明，将在下列的描述中提出详细的结构，以便阐释本发明提出的技术方案。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。
NAND快闪存储器通常包括单元(cell)区和外围(periphery) 区。在NAND的制造工艺中，位于NAND器件的单元(cell)区的栅极(包括控制栅和浮栅)与位于外围区的选择栅由于尺寸不一致，因而通常分别使用不同的掩膜工艺来制造单元区和外围区的栅极图案。
如图1A-1G所示，一种NAND器件的制造方法包括：首先，如图1A所示，提供半导体衬底100，所述半导体衬底100包括单元区和外围区；接着在所述半导体衬底100上由下至上依次形成栅极材料层101、核心材料层102和光刻胶层103；接着如图1B所示，图案化所述光刻胶层103，以在所述单元区形成图案化的光刻胶层103；接着，如图1C所示，以图案化的光刻胶层103为掩膜刻蚀所述核心材料层102，以在所述单元区形成若干分立的核心102’；如图1D所示，形成覆盖所述核心102’的间隙壁材料层104；如图1E所示，去除所述核心102’，以形成若干分立的间隙壁104’；如图1F所示，在所述外围区形成图案化的光刻胶层105；如图1G所示，以所述间隙壁104’和所述图案化的光刻胶层105为掩膜执行刻蚀，以在所述单元区和所述外围区形成不同尺寸的栅极101’。上述制造工艺需要执行两次掩膜工艺，从而使工序复杂，成本较高。此外，由于先后采用不同的掩膜工艺，在制造过程中还会带来单元区与外围区的套刻 (overlay)的问题。
针对上述问题，本发明提供一种半导体器件的制造方法，包括：提供包括单元区和外围区的半导体衬底，所述半导体衬底上由下至上依次形成有栅极材料层和核心材料层；图案化所述核心材料层，以形成位于所述单元区的第一核心和位于所述外围区的第二核心，所述第二核心的尺寸大于所述第一核心；在所述第一核心和所述第二核心的侧壁上形成间隙壁；去除所述第一核心；以所述间隙壁和所述第二核心为掩膜执行刻蚀，以图案化所述栅极材料层。
去除所述第一核心的步骤中不使用掩膜。
所述外围区包括低压电路区和高压电路区。
所述半导体衬底的所述单元区和所述低压电路区上形成有第一栅极介电层，所述半导体衬底的所述高压电路区上形成有第二栅极介电层。
图案化所述核心材料层的步骤包括：在所述核心材料层上由下至上依次形成盖帽层、抗反射涂层和图案化的光刻胶层；以所述图案化的光刻胶层为掩膜依次刻蚀所述抗反射涂层、所述盖帽层和所述核心材料层，以形成位于所述单元区的第一核心和位于所述外围区的第二核心，所述第二核心的尺寸大于所述第一核心。
所述核心材料层包括APF层。
所述栅极材料层与所述核心材料层之间形成有硬掩膜叠层。
所述硬掩膜叠层与所述核心材料层之间形成有刻蚀停止层。
所述盖帽层为氧化物层。
所述抗反射涂层包括底部抗反射涂层和/或介质抗反射涂层。
本发明提供的半导体器件的制造方法，核心区和外围区的图案使用同一掩膜形成，既减少了使用掩膜的步骤，又简化了制造工艺，并且避免了多次使用掩膜造成的套刻问题。
为了彻底理解本发明，将在下列的描述中提出详细的结构及/或步骤，以便阐释本发明提出的技术方案。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。
下面将参照图2以及图3A～图3F，对本发明一实施方式的半导体器件的制造方法做详细描述。
首先，执行步骤201，提供半导体衬底，所述半导体衬底包括单元区和外围区。具体地，如图3A所示，提供半导体衬底300，所述半导体衬底包括单元区和外围区，所述单元区用于形成存储单元，所述外围区用于形成外围电路。在一个实施例中，所述外围区还包括高压电路区和低压电路区。
其中，半导体衬底300的构成材料可以采用未掺杂的单晶硅、掺杂有杂质的单晶硅、绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等。作为示例，在本实施例中，半导体衬底300 的构成材料选用单晶硅。
接着，在所述半导体衬底300上形成栅极介电层。具体地，在所述半导体的单元区及外围区中的低压电路区上形成有第一栅极介电层301，在所述半导体衬底的外围区中的高压电路区上形成有第二栅极介电层302。所述第一栅极介电层301与所述第二栅极介电层302 可以采用本领域常用的材料，例如氧化硅(SiO2)或氮氧化硅(SiON)等。可以采用本领域技术人员所习知的氧化工艺例如炉管氧化、快速热退火氧化(RTO)、原位水蒸气氧化(ISSG)等形成所述氧化硅材质。由于所述高压电路区中所形成的器件需要具备高击穿电压，因此所述第二栅极介电层302的厚度大于所述第一栅极介电层301的厚度，示例性地，所述第一栅极介电层301的厚度约为82埃，所述第二栅极介电层302的厚度约为400埃。
接着，在所述所述第一栅极介电层301与所述第二栅极介电层 302上形成栅极材料层303。所述栅极材料层303的材料可以为本领域常用的各种材料，包括而不限于掺杂或未掺杂的多晶硅、多晶硅- 锗合金材料以及多晶硅金属硅化物材料等。在本实施例中，栅极材料层303的材料选用多晶硅，其形成方法包括而不限于化学气相沉积方法或物理气相沉积法方法等。示例性地，所述栅极材料层303的厚度约为1000埃。
接着，在所述栅极材料层303上形成核心材料层308。
在本实施例中，首先在所述栅极材料层303上形成硬掩膜叠层。作为示例，所述硬掩膜叠层包括由下自上依次层叠的氮化物层304、等离子增强氧化物(PEOX)层305和APF层306。可以通过热氧化法、PVD(物理气相沉积)、CVD(化学气相沉积)、ALD(原子层沉积)、分子束外延(MBE)、金属有机化学气相沉积(MOCVD)、低压化学气相沉积(LPCVD)、激光烧蚀沉积(LAD)以及选择外延生长(SEG) 中的一种或多种方法形成所述硬掩膜叠层。
接着，在所述硬掩膜叠层上形成刻蚀停止层307。刻蚀停止层307 可以根据需要采用各种合适的材料，例如氧化物或氮化物。示例性地，在本实施例中，刻蚀停止层307采用氧化物，其可以通过热氧化法、 PVD(物理气相沉积)、CVD(化学气相沉积)、ALD(原子层沉积)等方法形成。
接着，在所述刻蚀停止层307上形成核心材料层308。在本实施例中，所述核心材料层308为APF层(Advanced pattern film，先进图案层)。所述APF层具有优良的物理性能，能够提供高蚀刻选择比和低线边缘粗糙度。在本实施例中，所述APF层由无定形碳材料构成，所述APF层的沉积可以选用化学气相沉积(CVD)法、物理气相沉积(PVD)法或原子层沉积(ALD)法等形成的低压化学气相沉积(LPCVD)、激光烧蚀沉积(LAD)以及选择外延生长(SEG)中的一种。在本实施例中，选用原子层沉积(ALD)法形成所述APF层。
接着，执行步骤202，图案化所述核心材料层308，以形成位于所述单元区的第一核心和位于所述外围区的第二核心，所述第二核心的尺寸大于所述第一核心。
在一个实施例中，首先在所述核心材料层308上形成盖帽层309，所述盖帽层309例如为氧化物层。接着，在所述覆盖层309上形成抗反射涂层(ARC)310。所述抗反射涂层310可以为单层或多层有机物，其可以提高曝光的质量，保证光刻胶层在显影后形成预期图形。在本实施例中，所述抗反射涂层310包括底部抗反射涂层(BARC)、介质抗反射涂层(DARC)或二者的结合。
接着，在所述抗反射涂层310上形成光刻胶层311，可通过旋涂工艺在所述抗反射涂层310上形成所述光刻胶层311。
接着，参考图3B，通过曝光、显影等工艺图案化所述光刻胶层 311，使其定义所述核心的图案。
接着，以图案化的所述光刻胶层311为掩膜依次刻蚀所述抗反射涂层310、覆盖层309和核心材料层308，所述刻蚀以刻蚀停止层307 为终点。示例性地，可选用氧基刻蚀剂执行刻蚀，例如选用O2的气氛，同时加入其它少量气体例如CF4、CO2、N2，所述刻蚀压力可以为50-200mTorr，功率为200-600W，蚀刻时间为5-80s，所述O2的流量为30-300sccm。如图3C所示，执行刻蚀工艺以后，所述光刻胶层的图案转移至所述核心材料层，从而在所述单元区形成了第一核心 308a，同时在所述外围区形成了第二核心308b，所述第二核心308b 的尺寸大于所述第一核心308a。
接着，去除所述光刻胶层311和抗反射涂层310。在该步骤中，由于第二核心308b的尺寸大于第一核心308a，因而产生了蚀刻负载效应，使第二核心308b的上表面残留有部分抗反射涂层，进而使第二核心308b上所残留的盖帽层309厚于第一核心308b上所残留的盖帽层309。
接着，执行步骤203，在所述第一核心和所述第二核心的侧壁上形成间隙壁。
具体地，首先如图3D所示，沉积间隙壁材料层310，以覆盖所述第一核心308a和所述第二核心308b。所述间隙壁材料层310的材料与所述核心材料层308的材料具有较高的刻蚀选择比。作为示例，所述间隙壁材料层310选用硅化物，例如硅的氧化物、硅的氮化物、硅的氮氧化物等。其形成方法包括本领域常用的沉积方法，例如化学气相沉积(CVD)法、物理气相沉积(PVD)法或原子层沉积(ALD) 法等。接着，刻蚀所述间隙壁材料层310，以在所述第一核心308a 和所述第二核心308b的侧壁上形成间隙壁310’。示例性地，选用干法蚀刻来蚀刻所述间隙壁材料层310，在本发明中选用C-F蚀刻剂来蚀刻所述侧壁材料层，所述C-F蚀刻剂为CF4、CHF3、C4F8和C5F8中的一种或多种。
接着，执行步骤204，如图3E所示，去除所述第一核心。所述第一核心的去除方法可以有多种，例如反应离子刻蚀、离子束刻蚀、等离子体刻蚀、灰化、湿法刻蚀或者这些方法的任意组合。根据第一核心的材料，本领域的技术人员可以使用单一的刻蚀方法，或者也可以使用多于一个的刻蚀方法，只要能够将第一核心完全去除即可。在执行上述去除方法的过程中，第二核心308b上方的抗反射涂层、盖帽层309以及其侧壁上的间隙壁310’可保护所述第二核心308b不被去除，省去了额外的掩膜步骤。
接着，执行步骤205，如图3F所示，以所述间隙壁310’和所述第二核心308b(见图3E)为掩膜执行刻蚀，以将其图案转移至所述栅极材料层303。
具体地，在单元区，所述刻蚀以分立的间隙壁310’为掩膜；在外围区，所述刻蚀以第二核心308b及其侧壁上的间隙壁310’为掩膜，因而单元区形成的栅极尺寸较小，而外围区形成的栅极尺寸较大。首先以所述间隙壁310’和所述第二核心308b为掩膜依次刻蚀所述刻蚀停止层307和所述硬掩膜叠层，以将所述间隙壁310’和所述第二核心308b的图案转移至所述硬掩膜叠层；接着以所述硬掩膜叠层为掩膜刻蚀所述栅极材料层303。所述刻蚀选用各向异性的干法刻蚀，包括而不限于反应离子刻蚀、离子束刻蚀、等离子体刻蚀等。在一个实施例中，上述刻蚀过程消耗掉了所述间隙壁310’、所述第二核心 308b、所述刻蚀停止层307和所述APF层306。
此外，由于在所述半导体的单元区及外围区中的低压电路区上形成有第一栅极介电层301，在所述半导体衬底的外围区中的高压电路区上形成有第二栅极介电层302，因而所述刻蚀形成的栅极具有不同厚度的栅极介电层。
至此，完成了本发明实施例的半导体器件的制造方法的相关步骤的介绍。可以理解的是，本实施例的半导体器件制造方法不仅包括上述步骤，在上述步骤之前、之中或之后还可包括其他需要的步骤，其都包括在本实施制造方法的范围内。
本发明提供的半导体器件的制造方法，核心区和外围区的图案使用同一掩膜形成，既减少了使用掩膜的步骤，又简化了制造工艺，并且避免了多次使用掩膜造成的套刻问题。
本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。

Claims (10)

1.一种半导体器件的制造方法，其特征在于，所述方法包括：
提供包括单元区和外围区的半导体衬底，所述半导体衬底上由下至上依次形成有栅极材料层和核心材料层；
图案化所述核心材料层，以形成位于所述单元区的第一核心和位于所述外围区的第二核心，所述第二核心的尺寸大于所述第一核心；
在所述第一核心和所述第二核心的侧壁上形成间隙壁；
去除所述第一核心；
以所述间隙壁和所述第二核心为掩膜执行刻蚀，以图案化所述栅极材料层。
2.根据权利要求1所述的制造方法，其特征在于，去除所述第一核心的步骤中不使用掩膜。
3.根据权利要求1所述的制造方法，其特征在于，所述外围区包括低压电路区和高压电路区。
4.根据权利要求3所述的制造方法，其特征在于，所述半导体衬底的所述单元区和所述低压电路区上形成有第一栅极介电层，所述半导体衬底的所述高压电路区上形成有第二栅极介电层。
5.根据权利要求1所述的制造方法，其特征在于，图案化所述核心材料层的步骤包括：
在所述核心材料层上由下至上依次形成盖帽层、抗反射涂层和图案化的光刻胶层；
以所述图案化的光刻胶层为掩膜依次刻蚀所述抗反射涂层、所述盖帽层和所述核心材料层，以形成位于所述单元区的第一核心和位于所述外围区的第二核心，所述第二核心的尺寸大于所述第一核心。
6.根据权利要求1所述的制造方法，其特征在于，所述核心材料层包括APF层。
7.根据权利要求1所述的制造方法，其特征在于，所述栅极材料层与所述核心材料层之间形成有硬掩膜叠层。
8.根据权利要求7所述的制造方法，其特征在于，所述硬掩膜叠层与所述核心材料层之间形成有刻蚀停止层。
9.根据权利要求5所述的制造方法，其特征在于，所述盖帽层为氧化物层。
10.根据权利要求5所述的制造方法，其特征在于，所述抗反射涂层包括底部抗反射涂层和/或介质抗反射涂层。
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