CN109037154A - 一种半导体器件的制造方法 - Google Patents

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Abstract

本发明提供一种半导体器件的制造方法，所述方法包括：提供半导体衬底，所述半导体衬底包括核心区和输入输出区，在所述核心区的所述半导体衬底上设置有第一鳍片，在所述输入输出区的所述半导体衬底上设置有第二鳍片；在所述第一鳍片和所述第二鳍片露出的表面上形成第一厚度的栅极介电层；在所述输入输出区形成横跨所述第二鳍片的伪栅极材料层，并在所述核心区形成露出所述栅极介电层的凹槽；在所述凹槽内填充牺牲材料层；刻蚀去除所述伪栅极材料层表面的氧化物；去除所述牺牲材料层和所述伪栅极材料层，以形成栅极沟槽。

Description

一种半导体器件的制造方法
技术领域
本发明涉及半导体技术领域，具体而言涉及一种半导体器件的制造方法。
背景技术
随着半导体技术的不断发展，集成电路性能的提高主要是通过不断缩小集成电路器件的尺寸以提高它的速度来实现的。目前，由于在追求高器件密度、高性能和低成本中半导体工业已经进步到纳米技术工艺节点，半导体器件的制备受到各种物理极限的限制。
随着CMOS器件尺寸的不断缩小，来自制造和设计方面的挑战促使了三维设计如鳍片场效应晶体管(FinFET)的发展。相对于现有的平面晶体管，FinFET是用于20nm及以下工艺节点的先进半导体器件，其可以有效控制器件按比例缩小所导致的难以克服的短沟道效应，还可以有效提高在衬底上形成的晶体管阵列的密度，同时，FinFET中的栅极环绕鳍片(鳍形沟道)设置，因此能从三个面来控制静电，在静电控制方面的性能也更突出。
对于后高k工艺，通常先形成栅极介电层，再在栅极介电层上形成伪栅极材料层多晶硅，再形成源漏极等之后，再通常将伪栅极材料层多晶硅全部去除，以露出形成在核心区和输入输出区内的全部栅极介电层，而由于在核心区和输入输出区对于栅极介电层的要求不同，因此需要将核心区的栅极介电层(例如氧化物)去除，而保留输入输出区的栅极介电层，常规做法是先在输入输出区内的栅极介电层上形成图案化的光刻胶层，以阻挡对输入输出区的栅极介电层的蚀刻，暴露核心区器件，再利用刻蚀工艺去除核心区内的厚的栅极介电层(例如栅极氧化层)，然后将光刻胶去除，再在核心区热氧化形成栅极介电层。
但是在光刻胶去除过程中，如果使用灰化的方法和/或湿法去除的方法去除光刻胶层，则灰化的方法将会对IO区预定保留的栅极介电层造成等离子损伤，而如果使用湿法方法去除光刻胶，通常使用SPM溶液，SPM溶液很容易导致栅极介电层上的氮氧化物的过蚀刻，导致栅极介电层的大量损失，使得IO区的栅极介电层厚度的均一性难以控制，进而对器件的可靠性和栅极漏电流造成负面影响。
因此，为了解决上述技术问题，本发明提供一种半导体器件的制造方法。
发明内容
在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。
针对现有技术的不足，本发明提供一种半导体器件的制造方法，所述方法包括：
提供半导体衬底，所述半导体衬底包括核心区和输入输出区，在所述核心区的所述半导体衬底上设置有第一鳍片，在所述输入输出区的所述半导体衬底上设置有第二鳍片；
在所述第一鳍片和所述第二鳍片露出的表面上形成第一厚度的栅极介电层；
在所述输入输出区形成横跨所述第二鳍片的伪栅极材料层，并在所述核心区形成露出所述栅极介电层的凹槽；
在所述凹槽内填充牺牲材料层；
刻蚀去除所述伪栅极材料层表面的氧化物；
去除所述牺牲材料层和所述伪栅极材料层，以形成栅极沟槽。
进一步，在所述凹槽内填充牺牲材料层的方法包括以下步骤：
在所述凹槽内填充所述牺牲材料层，并使所述牺牲材料层的表面与所述伪栅极材料层的表面齐平，其中，所述牺牲材料层的材料包括光刻胶层。
进一步，去除所述牺牲材料层和所述伪栅极材料层的方法包括以下步骤：
对所述牺牲材料层进行曝光；
湿法刻蚀去除所述伪栅极材料层的同时显影去除所述牺牲材料层。
进一步，采用四甲基氢氧化铵溶液作为所述湿法刻蚀的腐蚀液。
进一步，使用湿法刻蚀去除所述伪栅极材料层表面的氧化物，其中，该湿法刻蚀使用NH4OH作为腐蚀液。
进一步，形成所述伪栅极材料层和所述凹槽的方法包括以下步骤：
形成横跨所述第一鳍片和所述第二鳍片的伪栅极材料层；
形成图案化的掩膜层，以覆盖所述输入输出区内的所述伪栅极材料层；
以所述图案化的掩膜层为掩膜，蚀刻去除所述核心区内的所述伪栅极材料层，以形成所述凹槽，并保留所述伪栅极材料层位于所述输入输出区内的部分；
去除所述图案化的掩膜层。
进一步，在形成所述伪栅极材料之前，形成所述栅极介电层之后，还包括以下步骤：
形成阻挡层，以覆盖所述半导体衬底以及所述栅极介电层；
在去除所述核心区内的所述伪栅极材料层之后，去除所述掩膜层之前，去除所述核心区内的所述阻挡层，并减薄所述核心区内的所述栅极介电层的厚度至第二厚度。
进一步，去除所述牺牲材料层和所述伪栅极材料层之后，还包括以下步骤：
去除所述核心区内的所述栅极介电层；
在所述核心区露出的所述第一鳍片的表面形成界面层；
在所述栅极沟槽的底部和侧壁上形成高k介电层。
进一步，在形成所述栅极介电层之前，还包括以下步骤：
在所述半导体衬底的表面上形成隔离结构，所述隔离结构的顶面低于所述第一鳍片以及所述第二鳍片的顶面。
进一步，所述界面层的厚度小于所述第一厚度。
进一步，所述第一厚度的范围为20埃～40埃；所述第二厚度的范围为5埃～15埃。
进一步，使用去耦合等离子掺氮技术对所述栅极介电层的表面进行处理，并在氮化后进行退火处理，以形成所述阻挡层。
本发明的制造方法，保留伪栅极材料位于所述输入输出区内的部分，并在核心区内的凹槽中形成牺牲材料层，然后再去除所述牺牲材料层和所述伪栅极材料层，因此，在输入输出区内的伪栅极材料层覆盖栅极介电层，对输入输出区内的栅极介电层起到保护作用，使得栅极介电层免于受到等离子损伤和/或湿法刻蚀过程中受到过蚀刻损失，同时在核心区内形成牺牲材料层，对核心区内的栅极介电层起到保护作用，防止在刻蚀去除伪栅极材料层表面上的氧化物时对栅极介电层造成过刻蚀损伤，因此，根据本发明的方法，提高了器件的可靠性，并使得输入输出区内的栅极介电层的厚度均匀性更好，并且无需使用其他额外的掩膜。
附图说明
本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。
附图中：
图1A至图1Q示出了本发明一个实施方式的半导体器件的制造方法的相关步骤所获得的器件的剖面示意图；
图2示出了本发明一个实施方式的半导体器件的制造方法的工艺流程图。
具体实施方式
在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
应当理解的是，本发明能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本发明的范围完全地传递给本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。
应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。
空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。
在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
这里参考作为本发明的理想实施例(和中间结构)的示意图的横截面图来描述发明的实施例。这样，可以预期由于例如制造技术和/或容差导致的从所示形状的变化。因此，本发明的实施例不应当局限于在此所示的区的特定形状，而是包括由于例如制造导致的形状偏差。例如，显示为矩形的注入区在其边缘通常具有圆的或弯曲特征和/或注入浓度梯度，而不是从注入区到非注入区的二元改变。同样，通过注入形成的埋藏区可导致该埋藏区和注入进行时所经过的表面之间的区中的一些注入。因此，图中显示的区实质上是示意性的，它们的形状并不意图显示器件的区的实际形状且并不意图限定本发明的范围。
为了彻底理解本发明，将在下列的描述中提出详细的步骤，以便阐释本发明提出的技术方案。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。
为了解决前述的技术问题，本发明提供一种半导体器件的制造方法，如图2所示，主要包括以下步骤：
步骤S1，提供半导体衬底，所述半导体衬底包括核心区和输入输出区，在所述核心区的所述半导体衬底上设置有第一鳍片，在所述输入输出区的所述半导体衬底上设置有第二鳍片；
步骤S2，在所述第一鳍片和所述第二鳍片露出的表面上形成第一厚度的栅极介电层；
步骤S3，在所述输入输出区形成横跨所述第二鳍片的伪栅极材料层，并在所述核心区形成露出所述栅极介电层的凹槽；
步骤S4，在所述凹槽内填充牺牲材料层；
步骤S5，刻蚀去除所述伪栅极材料层表面的氧化物；
步骤S6，去除所述牺牲材料层和所述伪栅极材料层，以形成栅极沟槽。
本发明的制造方法，保留伪栅极材料位于所述输入输出区内的部分，并在核心区内的凹槽中形成牺牲材料层，然后再去除所述牺牲材料层和所述伪栅极材料层，因此，在输入输出区内的伪栅极材料层覆盖栅极介电层，对输入输出区内的栅极介电层起到保护作用，使得栅极介电层免于受到等离子损伤和/或湿法刻蚀过程中受到过蚀刻损失，同时在核心区内形成牺牲材料层，对核心区内的栅极介电层起到保护作用，防止在刻蚀去除伪栅极材料层表面上的氧化物时对栅极介电层造成过刻蚀损伤，因此，根据本发明的方法，提高了器件的可靠性，并使得输入输出区内的栅极介电层的厚度均匀性更好，并且无需使用其他额外的掩膜。
下面，参考图1A至图1Q对本发明的半导体器件的制造方法做详细描述，其中，图1A至图1Q示出了本发明一个实施方式的半导体器件的制造方法的相关步骤所获得的器件的剖面示意图。
作为示例，本发明的半导体器件的制造方法包括以下步骤：
首先，执行步骤一，提供半导体衬底，所述半导体衬底包括核心区和输入输出区，在所述核心区的所述半导体衬底上设置有第一鳍片，在所述输入输出区的所述半导体衬底上设置有第二鳍片。
具体地，如图1A所示，半导体衬底100其可以是以下所提到的材料中的至少一种：Si、Ge、SiGe、SiC、SiGeC、InAs、GaAs、InP、InGaAs或者其它III/V化合物半导体，还包括这些半导体构成的多层结构等，或者为绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等。
示例性地，半导体衬底100中形成有核心区(Core)和输入输出区(IO)。
进一步地，所述输入输出区包括具有不同阈值电压的器件区域，例如，在输入输出区的半导体衬底上设置有至少一个所述第二鳍片，其中一个第二鳍片用于形成一个FinFET器件，则不同第二鳍片形成的FinFET器件可以具有不同的阈值电压，例如一个FinFET器件的阈值电压可以为1.8V，另一个可以为2.5V。半导体衬底100中还形成有各种阱(well)结构，为了简化，图示中予以省略。
示例性地，如图1A所示，本发明的半导体器件包括FinFET器件，所述核心区的半导体衬底上设置有第一鳍片1011，在所述输入输出区的半导体衬底上形成有第二鳍片1012。
在一个示例中，在半导体衬底上形成多个鳍片，例如，所述核心区的半导体衬底上形成第一鳍片1011，在所述输入输出区的半导体衬底上形成至少一个第二鳍片1012，鳍片的宽度全部相同，或者鳍片分为具有不同宽度的多个鳍片组，鳍片的长度也可不相同。
具体地，所述鳍片的形成方法并不局限于某一种，下面给出一种示例性的形成方法：在半导体衬底上形成硬掩膜层10，形成所述硬掩膜层10可以采用本领域技术人员所熟习的各种适宜的工艺，例如化学气相沉积工艺，所述硬掩膜层可以为自下而上层叠的氧化物层和氮化硅层，本实施例中，所述硬掩膜层选用SiN。
图案化所述硬掩膜层，形成用于蚀刻半导体衬底以在其上形成鳍片的多个彼此隔离的掩膜，在一个实施例中，采用自对准双图案(SADP)工艺实施所述图案化过程；蚀刻半导体衬底以在其上形成鳍片。
接着，执行步骤二，在所述半导体衬底的表面上形成隔离结构，所述隔离结构的顶面低于所述第一鳍片以及所述第二鳍片的顶面。
具体地，如图1B至图1D所示，形成所述隔离结构1022的方法包括以下步骤：
首先，如图1B所示，在所述半导体衬底100的表面上以及所述第一鳍片1011和所述第二鳍片1012的表面上形成衬垫层1021。
进一步地，所述衬垫层还覆盖所述硬掩膜层10。
衬垫层的形成方法可以通过沉积的方法形成，例如化学气相沉积、原子层沉积等方法，还可以通过热氧化所述半导体衬底的表面形成，在此不再赘述。
在一个实施例中，采用原位水蒸气氧化(ISSG)工艺形成衬垫氧化物层。
接着，如图1C所示，沉积隔离材料层，以覆盖前述的所有鳍片。
具体地，沉积隔离材料层，以完全填充鳍片之间的间隙，并对隔离材料层进行例如化学机械研磨的平坦化工艺。在一个实施例中，采用具有可流动性的化学气相沉积工艺(FCVD)实施所述沉积。使用FCVD工艺则还可以选择性的对沉积的隔离材料层进行退火处理。隔离材料层的材料也可以选择氧化物，例如高深宽比工艺(HARP)氧化物，具体可以为氧化硅。
接着，如图1D所示，回蚀刻所述隔离材料层，至所述鳍片的目标高度，以形成隔离结构，所述隔离结构1022的顶面低于第一鳍片1011和所述第二鳍片1012的顶面。具体地，回蚀刻所述隔离材料层，以露出部分所述鳍片，进而形成具有特定高度的鳍片。
在该过程中还包括蚀刻去除所述硬掩膜以及露出的鳍片上的衬垫层的步骤，可以使用任何适合的干法刻蚀或者湿法刻蚀工艺，在此不做具体限制。
接着，执行步骤三，在所述第一鳍片和所述第二鳍片露出的表面上形成第一厚度的栅极介电层。
具体地，如图1E所示，在所述第一鳍片1011和所述第二鳍片1012露出的表面上形成第一厚度的栅极介电层103。
其中，可以使用本领域技术人员熟知的任何适合的方法形成该栅极介电层103。
所述栅极介电层103可以是氧化硅(SiO2)或氮氧化硅(SiON)。可以采用本领域技术人员所习知的氧化工艺例如炉管氧化、快速热退火氧化(RTO)、原位水蒸气氧化(ISSG)等形成氧化硅材质的栅极介质层。本实施例中，较佳地使用原位水蒸气氧化(ISSG)形成的栅极介质层103。
其中，栅极介电层103具有第一厚度，所述第一厚度的范围为20埃～40埃，例如，20埃、25埃、30埃、35埃等，具体可根据实际器件需要进行合理设定，上述范围不构成对本发明的限制。
接着，执行步骤四，形成所述阻挡层，以覆盖所述半导体衬底以及所述栅极介电层。
具体，如图1F所示，在所述栅极介电层103以及所述隔离结构1022的表面形成阻挡层104。
在一个示例中，对栅极介电层103和隔离结构1022执行氮化工艺可形成氮氧化硅作为阻挡层，其中，所述氮化工艺可以是高温炉管氮化、快速热退火氮化、等离子体氮化或者去耦合等离子掺氮技术(DPN)，当然，还可以采用其它的氮化工艺，这里不再赘述。
本实施例中，使用去耦合等离子掺氮技术对所述栅极介电层的表面进行处理，并在氮化后进行退火处理(PNA)，以形成所述阻挡层104。
接着，执行步骤五，形成横跨所述第一鳍片和所述第二鳍片的伪栅极材料层。
需要指出的是，本发明中所使用的术语“横跨”，例如横跨鳍片(例如第一鳍片、第二鳍片等)的伪栅极材料层(或者栅极结构)，是指在鳍片的部分的上表面和侧面均形成有伪栅极结构，并且该伪栅极结构还形成在半导体衬底的部分表面上。
在一个示例中，如图1G至1I所示，形成所述伪栅极材料层105的方法包括以下步骤：
首先，如图1G所示，沉积形成所述伪栅极材料层105，以覆盖所述半导体衬底100、所述第一鳍片1011和所述第二鳍片1012。
具体地，所述伪栅极材料层105覆盖所述隔离结构1022、所述第一鳍片1011和所述第二鳍片1012。
所述伪栅极材料层可以选用本领域常用的半导体材料，例如可以选用多晶硅等，并不局限于某一种，在此不再一一列举、
所述伪栅极材料层的沉积方法可以选用化学气相沉积或者原子层沉积等方法。
示例性地，在沉积形成所述伪栅极材料层105之后，还包括对伪栅极材料层105的表面进行例如化学机械研磨的平坦化的步骤。
接着，继续如图1G所示，在所述伪栅极材料层表面上形成硬掩膜层106。
其中，硬掩膜层106例如可以选择氮化物、氧化物以及金属材料中的一种或者多种。
可选地，在本申请中所述掩膜层106选用氮化物，例如可以选用SiN，但并不局限于该示例。
可以使用例如化学气相沉积的方法形成所述硬掩膜层106。
接着，如图1H所示，图案化所述硬掩膜层106，并以图案化的所述硬掩膜层106为掩膜蚀刻所述伪栅极材料层105，以形成横跨所述第一鳍片1011和所述第二鳍片1012的所述伪栅极材料层105，并且该伪栅极材料层105在长度方向上覆盖部分所述第一鳍片和第二鳍片。
所述硬掩膜层106的图案化方法可以包括：在所述硬掩膜层106上形成光刻胶层，并对所述光刻胶进行曝光、显影，然后以所述光刻胶为掩膜蚀刻所述掩膜层，进而形成所述开口。最后去除所述光刻胶，例如可以通过高温灰化的方法去除。
以图案化的所述硬掩膜层106为掩膜蚀刻所述伪栅极材料层105，以形成横跨所述第一鳍片1011和所述第二鳍片1012的所述伪栅极材料层105。该蚀刻方法可以为本领域技术人员熟知的任何适合的干法刻蚀或者湿法刻蚀的方法，在此不做具体限制。
接着，如图1I所示，去除所述硬掩膜层。可以使用对硬掩膜层具有高的蚀刻选择性的方法去除所述硬掩膜层，在此不做赘述。
之后，还可在伪栅极材料层两侧的每个鳍片中形成源极和漏极，还可选择性的在源极和漏极中形成应力外延层，其中对于PMOS器件，应力外延层可以包括提供压应力的SiGe，而对于NMOS器件，应力外延层可以包括提供拉应力的SiP。
接着，如图1I所示，在所述伪栅极材料层外侧的所述半导体衬底上形成层间介电层107，所述层间介电层107与所述伪栅极材料层105的顶面齐平。
在一个示例中，形成覆盖伪栅极材料层105和隔离结构1022的层间介电层107，执行化学机械研磨研磨层间介电层107，直至露出伪栅极材料层105的顶面。
形成层间介电层107可以采用本领域技术人员所熟习的各种适宜的工艺，例如化学气相沉积工艺。层间介电层107可为氧化硅层，包括利用热化学气相沉积(thermal CVD)制造工艺或高密度等离子体(HDP)制造工艺形成的有掺杂或未掺杂的氧化硅的材料层，例如未经掺杂的硅玻璃(USG)、磷硅玻璃(PSG)或硼磷硅玻璃(BPSG)。此外，层间介电层也可以是掺杂硼或掺杂磷的自旋涂布式玻璃(spin-on-glass，SOG)、掺杂磷的四乙氧基硅烷(PTEOS)或掺杂硼的四乙氧基硅烷(BTEOS)。其厚度并不局限于某一数值。
所述平坦化处理的非限制性实例包括机械平坦化方法和化学机械抛光平坦化方法。
最终形成的层间介电层107的顶面和伪栅极材料层105的顶面齐平。
接着，执行步骤六，形成图案化的掩膜层，以覆盖所述输入输出区内的所述伪栅极材料层；以所述图案化的掩膜层为掩膜，蚀刻去除所述核心区内的所述伪栅极材料层，以在所述核心区内形成凹槽20，并且保留所述伪栅极材料位于所述输入输出区内的部分。
具体地，如图1J所示，该掩膜层可以为本领域技术人员熟知的任何适合的掩膜材料，例如硬掩膜材料或者光刻胶，硬掩膜材料可以为氧化物、氮化物或者氮氧化物等，本实施例中，所述掩膜层为光刻胶层1081，在所述伪栅极材料层107上形成光刻胶层，并对所述光刻胶层1081进行曝光、显影，以形成图案化的光刻胶层1081，该图案化的光刻胶层1081覆盖所述输入输出区内的所述伪栅极材料层105。
再如图继续如图1J所示，以所述图案化的光刻胶层1081为掩膜，蚀刻去除所述核心区内的所述伪栅极材料层105，以在所述核心区内形成凹槽20，保留所述伪栅极材料层位于所述输入输出区内的部分。
其中，可以使用干法蚀刻或者湿法蚀刻的方法去除核心区内的所述伪栅极材料层，较佳地，可以使用干法蚀刻，所述干法蚀刻的工艺参数包括：蚀刻气体HBr的流量为20-500sccm，压力为2-40mTorr，功率为100-2000W，其中mTorr代表毫毫米汞柱，sccm代表立方厘米/分钟。
其中，所述凹槽20内露出部分阻挡层104的表面。
接着，还可以选择性的执行步骤七，去除所述核心区内的所述阻挡层，并减薄所述核心区内的所述栅极介电层的厚度至第二厚度。
具体地，如图1I所示，去除所述核心区内的所述阻挡层，并减薄所述核心区内的所述栅极介电层103的厚度至第二厚度。
其中，所述第二厚度的范围为5埃～15埃，例如5埃、10埃、12埃、15埃等，可以为其他适合的数值，在此不做具体限制。
可以使用本领域技术人员熟知的任何适合的方法对所述栅极介电层进行刻蚀处理以减薄核心区内的所述栅极介电层的厚度至第二厚度。
较佳地使用对栅极介电层具有高的蚀刻选择性的方法。
在该步骤中选用远程等离子体反应(Siconi制程，Remote plasma reaction)或者气体蚀刻方法(例如Certas制程)刻蚀所述栅极介电层。
其中，所述Siconi制程和所述Certas制程的各种操作方法和参数均可以参照本领域中常规的Siconi制程和所述Certas制程，在此不再赘述。
该步骤中，去除核心区内的部分厚度的栅极介电层，由于剩余的栅极介电层的厚度减薄，因此在后续步骤中更加容易去除。
接着，执行步骤八，如图1L所示，去除所述图案化的掩膜层。
可以使用干法刻蚀或者湿法刻蚀或者它们的组合去除所述图案化的掩膜层。
其中，所述掩膜层为光刻胶层时，干法刻蚀可以是灰化的方法，灰化的方法是使用包含氧基或氧离子的等离子气体来去除光刻胶层，灰化过程一般在高温下进行，例如灰化温度可以为80～300℃。
湿法刻蚀可以使用包括SPM溶液的刻蚀剂，SPM溶液包括硫酸(H2SO4)和双氧水(H2O2)混合溶液。
在掩膜层(例如光刻胶)去除的过程中，在输入输出区内的伪栅极材料层覆盖栅极介电层，对栅极介电层起到保护作用，使的栅极介电层免于受到掩膜层去除过程中的等离子损伤和/或湿法去除过程中受到的过蚀刻损失。
接着，执行步骤九，在所述凹槽内填充牺牲材料层。
具体地，如图1M所示，在所述凹槽内填充牺牲材料层1082。牺牲材料层1082的材料可以使本领域技术人员熟知的任何适合的材料，本实施例中，较佳地，牺牲材料层1082的材料包括光刻胶层。
所述光刻胶层可以为正性光刻胶或负性光刻胶，本实施例中，较佳地，该光刻胶层包括正性光刻胶。其中，可采用本领域技术人员熟知的任何方法进行光刻胶层的涂覆，例如旋涂或幕帘涂覆。
示例性地，可首先形成牺牲材料层1082(例如光刻胶层)填充满所述凹槽，并溢出到所述伪栅极材料层105的表面，在通过回蚀刻或者化学机械研磨的方法，使牺牲材料层1082的顶面和伪栅极材料层105的顶面齐平。
接着，执行步骤十，刻蚀去除所述伪栅极材料层表面的氧化物。
具体地，由于伪栅极材料层的表面暴露在环境中，很容易使其表面被氧化，而在伪栅极材料层的表面形成自然氧化物，为了保证后续能够顺利的去除伪栅极材料层，因此，需要刻蚀去除所述伪栅极材料层表面的自然氧化物(未示出)。
可以湿法刻蚀或者干法刻蚀的方法去除所述伪栅极材料层表面的氧化物。
本实施例中，可以通过湿法刻蚀的方法去除所述伪栅极材料层表面的氧化物，例如示例性地，使用无机碱作为刻蚀剂，无机碱可以为KOH、NaOH、NH4OH等，本实施例中，较佳地使用NH4OH。
无机碱可以浸入到伪栅极材料层105表面以下的部分深度，例如10埃左右，从而将伪栅极材料层105表面的氧化物去除。
在本步骤中，由于牺牲材料层1082对核心区的栅极介电层具有保护作用，因此，在本步骤中湿法刻蚀去除氧化物时不会对核心区的栅极介电层造成过刻蚀等损伤。
接着，执行步骤十一，去除所述牺牲材料层和所述伪栅极材料层，以形成栅极沟槽。
在一个示例中，去除所述牺牲材料层和所述伪栅极材料层的方法包括以下步骤：
首先，如图1N所示，对所述牺牲材料层(例如光刻胶层)进行曝光。
对光刻胶进行曝光处理，例如可以使用紫外线对光刻胶进行曝光，所采用的曝光方法可以为、接触式曝光(Contact Printing)、接近式曝光(Proximity Printing)和投影式曝光(Projection Printing)等，具体工艺方法与现有技术相同，此处不再赘述。
该步骤对光刻胶进行曝光可以与前述步骤中去除核心区的伪栅极材料层的步骤使用相同的掩模(Mask)，因此不用增加额外的掩模。
接着，如图1O所示，湿法刻蚀去除所述伪栅极材料层的同时显影去除所述牺牲材料层(例如光刻胶层)。
具体地，去除所述输入输出区内的所述伪栅极材料层和所述牺牲材料层，以形成栅极沟槽109，所述栅极沟槽109露出所述部分第一鳍片1011以及部分所述第二鳍片1012，具体地，露出核心区内的栅极介电层103，以及输入输出区内的阻挡层104。
去除所述伪栅极材料层和所述牺牲材料层的方法可以使用本领域技术人员熟知的任何适合的方法，例如湿法刻蚀或者干法刻蚀的方法。本实施例中，较佳地使用湿法刻蚀。
其中，进行湿法刻蚀所采用的刻蚀液可以为酸性溶液、有机碱或无机碱。示例性地，无机碱可以为KOH、NaOH、NH4OH等；有机碱可以为TMAH或EDP等；酸性溶液可以为稀释的氢氟酸和热磷酸等。
本实施例中，采用四甲基氢氧化铵(TMAH)溶液作为所述湿法刻蚀的腐蚀液，去除例如多晶硅材质的所述伪栅极材料层的同时，该四甲基氢氧化铵(TMAH)溶液还可以作为光刻胶的显影液，同时将光刻胶材质的牺牲材料层显影去除。
接着，执行步骤十二，去除所述核心区内剩余的所述栅极介电层。
具体地，如图1P所示，可以使用对栅极介电层具有高的蚀刻选择性，而对于阻挡层等材料具有低的蚀刻选择性的刻蚀方法实现对栅极介电层(例如氧化物)的去除。
在一个示例中，在该步骤中以稀释的氢氟酸DHF(其中包含HF、H2O2以及H2O)湿法去除核心区内剩余的所述栅极介电层。其中，所述DHF的浓度并没严格限制，在本发明中优选HF:H2O2:H2O＝0.1-1.5:1:5。
在本步骤中，输入输出区内的阻挡层对于其下方的栅极介电层起到保护作用，在输入输出区内的阻挡层104几乎不会被蚀刻或者极少部分被蚀刻，例如小于3埃的阻挡层104被蚀刻，因此，输入输出区内的栅极介电层的厚度并未遭受刻蚀损失，使得栅极介电层的厚度均一性更好。
接着，执行步骤十二，在所述核心区露出的所述第一鳍片的表面形成界面层，在所述栅极沟槽的底部和侧壁上形成高k介电层。
具体地，如图1Q所示，在所述核心区露出的所述第一鳍片1011的表面形成界面层110，在所述栅极沟槽109的底部和侧壁上形成高k介电层111。
其中，所述界面层110可以为热氧化层、氮的氧化物层、化学氧化层或者其他适合的薄膜层。
可以采用热氧化、化学氧化、化学气相沉积(CVD)、原子层沉积(ALD)或者物理气相沉积(PVD)等适合的工艺形成界面层。
界面层110的厚度可根据实际工艺需要进行合理设定，例如，界面层1031的厚度范围可以为5埃至10埃。
其中，核心区内的界面层110的厚度小于所述输入输出区内的栅极介电层103的厚度，也即界面层110的厚度小于第一厚度。
示例性地，可以使用化学氧化的方法形成该界面层110，形成的界面层110的材料可以包括氧化硅。
特别的使用SC-1或臭氧(Ozone)处理液的方法来化学氧化形成该界面层109。
在使用SC-1的实施例中，SC-1是由NH4OH-H2O2-H2O组成，其比例可以是(1:1:5)-(1:2:7)，反应的温度可以是50-80摄氏度。
在使用Ozone处理液的实施例中，反应条件包括使用O3和去离子水反应可以是在常温下进行。
随后，进行常规的金属栅极工艺，包括：在所述栅极沟槽109的底部和侧壁上形成高k介电层111，其中所述高k介电层111横跨所述第一鳍片1011和所述第二鳍片1012。
高k介电层111的k值(介电常数)通常为3.9以上，其构成材料包括氧化铪、氧化铪硅、氮氧化铪硅、氧化镧、氧化锆、氧化锆硅、氧化钛、氧化钽、氧化钡锶钛、氧化钡钛、氧化锶钛、氧化铝等，较佳地是氧化铪、氧化锆或氧化铝。可以采用化学气相沉积法(CVD)、原子层沉积法(ALD)或者物理气相沉积法(PVD)等适合的工艺形成高k介电层111。
高k介电层111的厚度范围为10埃至30埃，也可以为其他适合的厚度。
随后进行还包括在高k介电层上形成覆盖层、扩散阻挡层、P型功函数层、N型功函数层以及填充栅电极层的步骤，在此不做一一赘述。
至此完成了对本发明的半导体器件的制造方法的关键步骤的介绍，对于完整的器件的制备还需其他的步骤，在此不做一一赘述。
本发明的制造方法，保留伪栅极材料位于所述输入输出区内的部分，并在核心区内的凹槽中形成牺牲材料层，然后再去除所述牺牲材料层和所述伪栅极材料层，因此，在输入输出区内的伪栅极材料层覆盖栅极介电层，对输入输出区内的栅极介电层起到保护作用，使得栅极介电层免于受到等离子损伤和/或湿法刻蚀过程中受到过蚀刻损失，同时在核心区内形成牺牲材料层，对核心区内的栅极介电层起到保护作用，防止在刻蚀去除伪栅极材料层表面上的氧化物时对栅极介电层造成过刻蚀损伤，因此，根据本发明的方法，提高了器件的可靠性，并使得输入输出区内的栅极介电层的厚度均匀性更好，并且无需使用其他额外的掩膜。
本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。

Claims (12)

1.一种半导体器件的制造方法，其特征在于，所述方法包括：
提供半导体衬底，所述半导体衬底包括核心区和输入输出区，在所述核心区的所述半导体衬底上设置有第一鳍片，在所述输入输出区的所述半导体衬底上设置有第二鳍片；
在所述第一鳍片和所述第二鳍片露出的表面上形成第一厚度的栅极介电层；
在所述输入输出区形成横跨所述第二鳍片的伪栅极材料层，并在所述核心区形成露出所述栅极介电层的凹槽；
在所述凹槽内填充牺牲材料层；
刻蚀去除所述伪栅极材料层表面的氧化物；
去除所述牺牲材料层和所述伪栅极材料层，以形成栅极沟槽。
2.如权利要求1所述的制造方法，其特征在于，在所述凹槽内填充牺牲材料层的方法包括以下步骤：
在所述凹槽内填充所述牺牲材料层，并使所述牺牲材料层的表面与所述伪栅极材料层的表面齐平，其中，所述牺牲材料层的材料包括光刻胶层。
3.如权利要求2所述的制造方法，其特征在于，去除所述牺牲材料层和所述伪栅极材料层的方法包括以下步骤：
对所述牺牲材料层进行曝光；
湿法刻蚀去除所述伪栅极材料层的同时显影去除所述牺牲材料层。
4.如权利要求3所述的制造方法，其特征在于，采用四甲基氢氧化铵溶液作为所述湿法刻蚀的腐蚀液。
5.如权利要求1所述的制造方法，其特征在于，使用湿法刻蚀去除所述伪栅极材料层表面的氧化物，其中，该湿法刻蚀使用NH4OH作为腐蚀液。
6.如权利要求1所述的制造方法，其特征在于，形成所述伪栅极材料层和所述凹槽的方法包括以下步骤：
形成横跨所述第一鳍片和所述第二鳍片的伪栅极材料层；
形成图案化的掩膜层，以覆盖所述输入输出区内的所述伪栅极材料层；
以所述图案化的掩膜层为掩膜，蚀刻去除所述核心区内的所述伪栅极材料层，以形成所述凹槽，并保留所述伪栅极材料层位于所述输入输出区内的部分；
去除所述图案化的掩膜层。
7.如权利要求6所述的制造方法，其特征在于，在形成所述伪栅极材料之前，形成所述栅极介电层之后，还包括以下步骤：
形成阻挡层，以覆盖所述半导体衬底以及所述栅极介电层；
在去除所述核心区内的所述伪栅极材料层之后，去除所述掩膜层之前，去除所述核心区内的所述阻挡层，并减薄所述核心区内的所述栅极介电层的厚度至第二厚度。
8.如权利要求1所述的制造方法，其特征在于，去除所述牺牲材料层和所述伪栅极材料层之后，还包括以下步骤：
去除所述核心区内的所述栅极介电层；
在所述核心区露出的所述第一鳍片的表面形成界面层；
在所述栅极沟槽的底部和侧壁上形成高k介电层。
9.如权利要求1所述的制造方法，其特征在于，在形成所述栅极介电层之前，还包括以下步骤：
在所述半导体衬底的表面上形成隔离结构，所述隔离结构的顶面低于所述第一鳍片以及所述第二鳍片的顶面。
10.如权利要求8所述的制造方法，其特征在于，所述界面层的厚度小于所述第一厚度。
11.如权利要求7所述的制造方法，其特征在于，所述第一厚度的范围为20埃～40埃；所述第二厚度的范围为5埃～15埃。
12.如权利要求7所述的制造方法，其特征在于，使用去耦合等离子掺氮技术对所述栅极介电层的表面进行处理，并在氮化后进行退火处理，以形成所述阻挡层。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113097137A (zh) * 2020-01-08 2021-07-09 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
CN116281846A (zh) * 2023-05-12 2023-06-23 润芯感知科技(南昌)有限公司 一种半导体器件及其制造方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105280498A (zh) * 2014-07-22 2016-01-27 中芯国际集成电路制造(上海)有限公司 半导体结构的形成方法
CN106653691A (zh) * 2015-11-04 2017-05-10 中芯国际集成电路制造(上海)有限公司 半导体结构的制造方法
CN106684042A (zh) * 2015-11-05 2017-05-17 中芯国际集成电路制造(上海)有限公司 半导体结构的制造方法
CN108695254A (zh) * 2017-04-10 2018-10-23 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105280498A (zh) * 2014-07-22 2016-01-27 中芯国际集成电路制造(上海)有限公司 半导体结构的形成方法
CN106653691A (zh) * 2015-11-04 2017-05-10 中芯国际集成电路制造(上海)有限公司 半导体结构的制造方法
CN106684042A (zh) * 2015-11-05 2017-05-17 中芯国际集成电路制造(上海)有限公司 半导体结构的制造方法
CN108695254A (zh) * 2017-04-10 2018-10-23 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113097137A (zh) * 2020-01-08 2021-07-09 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
CN113097137B (zh) * 2020-01-08 2023-11-21 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
CN116281846A (zh) * 2023-05-12 2023-06-23 润芯感知科技(南昌)有限公司 一种半导体器件及其制造方法
CN116281846B (zh) * 2023-05-12 2023-08-01 润芯感知科技(南昌)有限公司 一种半导体器件及其制造方法

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