CN108933104B - 半导体结构及其形成方法 - Google Patents

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Abstract

一种半导体结构及其形成方法，所述方法包括，去除伪栅极，在伪栅结构之间的基底上形成介质层；在所述介质层中形成开口，所述开口底部露出伪栅介质层；在所述开口内壁形成阻挡层；去除所述阻挡层和伪栅介质层，露出所述开口底部的基底及开口内壁的所述侧墙；在开口中形成栅极结构。由于所述侧墙内壁受到了阻挡层的保护，因此避免了去除过程中对所述侧墙的损伤，为后续形成栅极结构提供了良好的工艺基础，从而提高了所形成半导体的性能。

Description

半导体结构及其形成方法
技术领域
本发明涉及半导体制造领域，特别涉及一种半导体结构及其形成方法。
背景技术
集成电路尤其超大规模集成电路的主要半导体器件是金属-氧化物-半导体场效应管(MOS晶体管)。随着集成电路制作技术的不断发展，半导体器件技术节点不断减小，半导体结构的几何尺寸遵循摩尔定律不断缩小。当半导体结构尺寸减小到一定程度时，各种因为半导体结构的物理极限所带来的二级效应相继出现，半导体结构的特征尺寸按比例缩小变得越来越困难。其中，在半导体制作领域，最具挑战性的是如何解决半导体结构漏电流大的问题。半导体结构的漏电流大，主要是由传统栅介质层厚度不断减小所引起的。
当前提出的解决方法是，采用高k栅介质材料代替传统的二氧化硅栅介质材料，并使用金属作为栅电极，以避免高k材料与传统栅电极材料发生费米能级钉扎效应以及硼渗透效应。高k金属栅的引入，减小了半导体结构的漏电流。
尽管高k金属栅极的引入能够在一定程度上改善半导体器件的电学性能，但是现有技术形成的半导体器件的电学性能仍有待提高。
发明内容
本发明提供一种半导体结构及其形成方法，以改善所形成半导体结构的电学性能。
为解决上述问题，本发明提供一种半导体结构的形成方法，包括：形成基底；在所述基底上形成伪栅结构，所述伪栅结构包括位于所述基底上的伪栅介质层以及位于所述伪栅介质层上的伪栅极；在所述伪栅结构侧壁上形成侧墙；在所述伪栅结构之间的基底上形成介质层；去除所述伪栅极，在所述介质层中形成开口，所述开口底部露出所述伪栅介质层；在所述开口内壁形成阻挡层；去除所述阻挡层和伪栅介质层，露出所述开口底部的基底及开口内壁的所述侧墙；在所述开口中形成栅极结构。
可选的，采用原子层沉积工艺形成所述阻挡层。
可选的，所述阻挡层的材料氧化硅，所述原子层沉积工艺的工艺参数包括：向原子层沉积室内通入的前驱体为含硅氧的前驱体，工艺温度为80℃～700℃，压强为5m Torr～20Torr，沉积次数为5次～300次。
可选的，所述阻挡层的厚度为10埃～60埃。
可选的，所述阻挡层的材料是氧化硅。
可选的，形成所述伪栅结构的步骤中，采用原子层沉积工艺在所述基底表面形成所述伪栅介质层。
可选的，所述伪栅介质层的材料是氧化硅，所述原子层沉积工艺的工艺参数包括：向原子层沉积室内通入的前驱体为含硅氧的前驱体，工艺温度为80℃～700℃，压强为5mTorr～20Torr，沉积次数5次～300次。
可选的，所述第一伪栅介质层的厚度为10埃～40埃。
可选的，采用湿法刻蚀工艺去除所述伪栅介质层与所述阻挡层。
可选的，所述基底包括用于形成输入输出器件的输入输出区域以及用于形成核心器件的核心区域；在所述基底上形成伪栅结构包括形成所述核心区域内的伪栅结构和所述输入输出区域内的伪栅结构；所述核心区域内的伪栅结构包括位于所述核心区域内的基底上的第一伪栅介质层以及位于所述第一伪栅介质层上的伪栅极；所述输入输出区域内的伪栅结构包括位于所述输入输出区域内的基底上的第一栅介质层以及位于所述第一栅介质层上的伪栅极；所述第一栅介质层的致密度大于所述第一伪栅介质层的致密度。
可选的，形成所述核心区域内的伪栅结构包括：在所述基底上形成所述伪栅介质层；去除所述输入输出区域内的所述伪栅介质层；在所述输入输出区域的基底上形成所述第一栅介质层；位于所述核心区域内的伪栅介质层为所述第一伪栅介质层。
可选的，形成所述第一栅介质层所采用的工艺为原位蒸汽生成氧化工艺。
可选的，所述第一栅介质层的材料为氧化硅，所述原位蒸汽生成氧化工艺的工艺参数包括：提供O2和H2，O2流量为10slm～40slm，H2流量为0.2slm～2slm，腔室温度为800℃～1100℃。
可选的，所述第一栅介质层的厚度为10埃～40埃。
可选的，在形成开口的步骤中，位于所述核心区域内的开口为第一开口，位于所述输入输出区域内的开口为第二开口；在形成所述阻挡层的步骤中，所述阻挡层覆盖所述第一开口及所述第二开口内壁，位于所述第一栅介质层上的阻挡层为第二栅介质层；在去除所述阻挡层和伪栅介质层的步骤中，露出所述第一开口底部的基底及第一开口内壁的所述侧墙；在形成所述栅极结构的步骤中，在所述第二栅介质层上形成金属栅极。
可选的，所述基底包括衬底以及凸出于所述衬底上的鳍部；形成所述鳍部之间的隔离结构，所述隔离结构低于所述鳍部表面；形成横跨所述鳍部上的伪栅结构，所述伪栅结构覆盖鳍部部分顶部表面及部分侧壁；在所述隔离结构及所述伪栅结构之间的鳍部上形成介质层；去除所述阻挡层和伪栅介质层，露出所述开口底部的鳍部及开口内壁的所述侧墙。
本发明实施方式还提供一种半导体结构，包括：基底，所述基底包括用于形成输入输出器件的输入输出区域和用于形成核心器件的核心区域；位于所述核心区域内的第一栅极结构；位于所述输入输出区域内的第二栅极结构，所述第二栅极结构包括位于所述输入输出区域基底上的栅介质层和位于所述栅介质层上的金属栅极；所述栅介质层包括位于所述输入输出区域基底上的第一栅介质层和位于所述第一栅介质层上的第二栅介质层。
可选的，所述第一栅介质层的厚度为10埃～40埃。
可选的，所述第一栅介质层的材料为氧化硅。
可选的，所述半导体结构还包括位于所述第一栅极结构及所述第二栅极结构侧壁上的侧墙。
与现有技术相比，本发明的技术方案具有以下优点：
本发明方案中，去除所述伪栅极，在所述介质层中形成开口，所述开口底部露出所述伪栅介质层；在所述开口内壁形成阻挡层；去除所述阻挡层和伪栅介质层，露出所述开口底部的基底及开口内壁的所述侧墙；在开口中形成栅极结构。由于所述侧墙内壁受到了阻挡层的保护，因此避免了去除过程中对所述侧墙的损伤，为后续形成栅极结构提供了良好的工艺基础，从而提高了所形成半导体的性能。
可选方案中，形成所述伪栅结构的步骤中，采用原子层沉积工艺在所述基底表面形成所述伪栅介质层。采用原子层沉积工艺可以形成较为疏松的伪栅介质层，使得在后续去除所述伪栅介质层时工艺难度降低，提高了工艺效率。
可选方案中，所述输入输出区域内的伪栅结构包括位于所述输入输出区域内的基底上的第一栅介质层以及位于所述第一栅介质层上的伪栅极；所述第一栅介质层的致密度大于所述第一伪栅介质层的致密度。由于所述第一栅介质层用于构成所述输入输出器件的栅极结构，第一栅介质层良好的致密性使得输入输出器件的栅极结构的性能得到了改善，从而提高了所述输入输出器件的性能。
附图说明
图1是一种半导体结构形成过程的剖面结构示意图。
图2至图12本发明半导体结构形成方法一实施例各个步骤对应的剖面结构示意图。
具体实施方式
参考图1，是一种半导体结构形成过程一个步骤对应的剖面结构示意图。所述半导体结构的形成方法包括：提供衬底10，形成位于所述衬底10上的鳍部11；形成横跨所述鳍部11的伪栅极结构，所述伪栅极结构覆盖所述鳍部11的部分侧壁和部分顶部表面，所述伪栅极结构包括伪栅极及伪栅介质层；在所述伪栅极结构侧壁形成氧化层，在所述氧化层表面形成侧墙，所述侧墙的材料是SiN或SiBCN；在所述伪栅极结构两侧的所述鳍部11中形成形成源漏掺杂区；去除所述伪栅极，去除所述氧化层及所述伪栅介质层形成凹槽，去除所述氧化层及所述伪栅介质层的工艺方法为湿法刻蚀。
本申请的发明人发现，所述湿法刻蚀采用的溶液HF或者Siconi工艺会对所述侧墙的内壁造成一定程度的侵蚀，形成侧墙内壁12凹凸不平的表面；在所述凹槽内形成金属栅极，所述侧墙内壁12被损伤的表面使得工艺窗口变大，进而使所述金属栅级的工艺尺寸增大，降低了所形成的半导体的电学性能。
为解决上述问题，本发明提供一种半导体结构的形成方法，包括：形成基底；在所述基底上形成伪栅结构，所述伪栅结构包括位于所述基底上的伪栅介质层以及位于所述伪栅介质层上的伪栅极；在所述伪栅结构侧壁上形成侧墙；在所述伪栅结构之间的基底上形成介质层；去除所述伪栅极，在所述介质层中形成开口，所述开口底部露出所述伪栅介质层；在所述开口内壁形成阻挡层；去除所述阻挡层和伪栅介质层，露出所述开口底部的基底及开口内壁的所述侧墙；在开口中形成栅极结构。
本发明实施方式通过去除所述伪栅极，在所述介质层中形成开口，所述开口底部露出所述伪栅介质层；在所述开口内壁形成阻挡层；去除所述阻挡层和伪栅介质层，露出所述开口底部的基底及开口内壁的所述侧墙；在开口中形成栅极结构。由于所述侧墙内壁受到了阻挡层的保护，因此避免了去除过程中对所述侧墙的损伤，为后续形成栅极结构提供了良好的工艺基础，从而提高了所形成半导体的性能。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图2至图12本发明半导体结构形成方法一实施例各个步骤对应的剖面结构示意图。
参考图2，形成基底。所述基底作为形成所述半导体结构的工艺基础。
本实施例中，所述基底包括衬底100以及凸出于衬底100上的鳍部101。所述衬底100包括第一器件区I和第二器件区II，其中，第一器件区I形成的第一器件的工作电压高于第二器件区II形成的第二器件的工作电压，所述第一器件可以为输入输出器件，所述第二器件可以为核心器件。
所述鳍部101的形成步骤包括：在所述基底上形成图形化的鳍部掩膜层(图未示)；以所述鳍部掩膜层为掩膜，刻蚀所述基底，以形成所述衬底100、分立的鳍部101以及所述鳍部101上的硬掩膜102。
本实施例中，本实施例中，所述衬底100的材料为硅，所述鳍部202的材料为硅。在其他实施例中，所述衬底100的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟，所述衬底100还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底；所述鳍部101的材料还包括锗、锗化硅、碳化硅、砷化镓或镓化铟。
参考图3至图6，在所述基底上形成伪栅结构，所述伪栅结构包括位于所述基底上的伪栅介质层以及位于所述伪栅介质层上的伪栅极。所述伪栅结构用于为后续的栅极结构占据空间位置。
下面我们结合附图，对形成所述伪栅结构的步骤进行详细说明。
参考图3，本实施例中，所述基底包括用于形成输入输出器件的输入输出区域I以及用于形成核心器件的核心区域II。
形成所述鳍部101之间的隔离结构103，所述隔离结构103低于所述鳍部101表面；所述隔离结构103用于实现相邻鳍部101之间以及所述半导体结构与衬底100上其他半导体结构之间的电隔离。
本实施例中，所述隔离结构103的材料为氧化硅。本发明其他实施例中，所述隔离层的材料还可以为氮化硅或氮氧化硅。
具体的，形成所述隔离结构103的步骤包括：在相邻鳍部101之间的衬底100上形成隔离材料层，所述隔离材料层覆盖所述鳍部掩膜层；去除所述隔离材料层的部分厚度，形成隔离结构103，使所形成隔离结构103的顶部表面低于所述鳍部101的顶部表面，露出所述鳍部101侧壁的部分表面。
需要说明的是，本实施例中，所述输入输出区域I和所述核心区域II是相邻的。本发明其他实施例中，所述输入输出区域I和所述核心区域II也可以是不相邻的。
参考图4至图6，形成横跨所述鳍部101上的伪栅结构，所述伪栅结构覆盖鳍部部分顶部表面及部分侧壁，并且包括形成所述核心区域内的伪栅结构和所述输入输出区域内的伪栅结构。所述核心区域II内的伪栅结构包括位于所述核心区域II内的基底上的第一伪栅介质层106以及位于所述第一伪栅介质层106上的伪栅极；
所述输入输出区域I内的伪栅结构包括位于所述输入输出区域I内的基底上的第一栅介质层105以及位于所述第一栅介质层105上的伪栅极；
所述第一栅介质层105的致密度大于所述第一伪栅介质层106的致密度。
所述第一栅介质层105用于形成输入输出器件的栅极结构，所述第一伪栅介质层106用于形成核心器件的伪栅结构。
具体的，参考图4，形成所述核心区域内的伪栅结构的方法包括：在所述基底上形成所述伪栅介质层104；参考图5，去除所述输入输出区域I内的所述伪栅介质层104；在所述输入输出区域I的基底上形成所述第一栅介质层105；位于所述核心区域II内的伪栅介质层为所述第一伪栅介质层106。
本实施例中，形成所述伪栅结构的步骤中，采用原子层沉积(ALD,Atomic LayerDeposition)工艺在所述基底表面形成所述伪栅介质层104。所述伪栅介质层104的材料是氧化硅。所述原子层沉积工艺的工艺参数包括：向原子层沉积室内通入的前驱体为含硅氧的前驱体，工艺温度为80℃～700℃，压强为5m Torr～20Torr，沉积次数5次～300次。
形成所述第一栅介质层105所采用的工艺为原位蒸汽生成氧化工艺。所述第一栅介质层105的材料为氧化硅，所述原位蒸汽生成氧化工艺的工艺参数包括：提供O2和H2，O2流量为10slm～40slm，H2流量为0.2slm～2slm，腔室温度为800℃～1100℃。
因此，所述第一栅介质层105的致密度大于所述第一伪栅介质层106的致密度。
采用原子层沉积工艺在所述基底表面形成所述第一伪栅介质层106较为疏松，使得在后续去除所述第一伪栅介质层106时工艺难度降低，提高了工艺效率。
采用原位蒸汽生成氧化工艺形成的第一栅介质层105具有良好的致密度，由于后续输入输出器件保留了第一栅介质层形成栅极结构，因此使得输入输出器件栅极结构的性能得到了改善，从而提高了所述输入输出器件的性能。
本实施例中，所述第一栅介质层105的厚度为10埃～40埃。
参考图6，在所述基底上形成伪栅结构，所述伪栅结构包括位于所述基底上的伪栅介质层以及位于所述伪栅介质层上的伪栅极。位于输入输出区域I内的伪栅极为第一伪栅极107，位于核心区域II内的伪栅极为第二伪栅极108。
形成所述伪栅结构的方法还包括：形成位于第一伪栅极107与二伪栅极108上的第一硬掩膜层109，形成位于所述第一硬掩膜层109上的第二硬掩膜层110。
所述第一硬掩膜层109及所述第二硬掩膜层110用于定义所述伪栅结构的尺寸和位置。所述第一硬掩膜层109的材料是氧化硅，所述第二硬掩膜层110的材料是氮化物。
参考图7，在所述伪栅结构侧壁上形成侧墙111。所述侧墙111的作用是控制后续形成的外延层与沟道之间的距离。所述侧墙111的材料是氮化硅的单层结构。在其他实施例中，所述侧墙的材料还可以为氧化硅、氮氧化硅、碳化硅、碳氧化硅或碳氮氧化硅。此外，所述侧墙也可以是叠层结构。
继续参考图7，在所述伪栅结构两侧的鳍部101中形成凹槽，在所述凹槽中形成应力层112。所述应力层112用于形成源漏掺杂区。
参考图8，在所述伪栅结构之间的基底上形成介质层113。所述介质层113用于同层或异层之间的隔离。
在本实施例中，所述方法包括：在所述隔离结构103及所述伪栅结构之间的鳍部101上形成介质层113。
具体的，形成所述介质层113的方法包括：在所述隔离结构103及所述伪栅结构之间的鳍部101上形成介质材料层，所述介质材料层的顶部表面高于所述第二硬掩膜层110的顶部表面，采用化学机械研磨(CMP，chemical mechanical polish)工艺对所述介质材料层113进行研磨，直至露出所述伪栅极表面停止，形成所述介质层113。
参考图9，去除所述伪栅极，在所述介质层113中形成开口，所述开口底部露出所述伪栅介质层；所述开口用于形成栅极结构。
本实施例中，在形成开口的步骤中，位于所述核心区域II内的开口为第一开口114，位于所述输入输出区域I内的开口为第二开口115。
具体的，形成所述开口所采用的工艺为干法刻蚀工艺。
参考图10，在所述开口内壁形成阻挡层116。所述阻挡层116起到了去除伪栅介质层时对所述侧墙111的保护作用。
本实施例中，在形成所述阻挡层116的步骤中，所述阻挡层116覆盖所述第一开口114及所述第二开口115内壁，位于所述第一栅介质层105上的阻挡层116为第二栅介质层117。
本实施例中，所述阻挡层116的材料是氧化硅。
具体的，采用原子层沉积工艺形成所述阻挡层116。所述原子层沉积工艺的工艺参数包括：向原子层沉积室内通入的前驱体为含硅氧的前驱体，工艺温度为80℃～700℃，压强为5m Torr～20Torr，沉积次数为5次～300次。
所述阻挡层116的厚度不能过大也不能过小，如果厚度过大，容易使得在后续去除所述阻挡层116的工艺难度增大；如果厚度过小，保护所述侧墙的作用将不够显著。因此，所述阻挡层116的厚度为10埃～60埃。
参考图11，去除所述阻挡层116和伪栅介质层，露出所述开口底部的基底及开口内壁的所述侧墙111。
具体的，由于本实施例所示的是具有鳍部的结构，因此，在去除所述阻挡层116和伪栅介质层的步骤中，露出所述开口底部的鳍部101及开口内壁的所述侧墙111。
需要说明的是，由于本实施例所示的是具有输入输出区域I和核心区域II的结构，因此，在去除所述阻挡层116和伪栅介质层的步骤中，露出所述第一开口114底部的基底及第一开口114内壁的所述侧墙111。同时，保留了所述第一栅介质层105和所述第二栅介质层117。所述第一栅介质层105与所述第二栅介质层117用于构成输入输出器件的栅极结构。
具体的，本实施例中，采用湿法刻蚀工艺去除所述伪栅介质层与所述阻挡层116；所述湿法刻蚀工艺采用的溶液为氢氟酸。在其他实施例中，还可以采用Siconi预清工艺。
由于所述侧墙111内壁受到了所述阻挡层116的保护，因此避免了去除过程中对所述侧墙111的损伤，为后续形成栅极结构提供了良好的工艺基础，从而提高了所形成半导体的性能。
参考图12，在所述开口中形成栅极结构。
需要说明的是，由于本实施例所示的是具有输入输出区域I和核心区域II的结构，因此，在形成所述栅极结构的步骤中，在所述第二栅介质层117上形成金属栅极118；所述第一栅介质层105、所述第二栅介质层117与所述金属栅级118共同构成所述输入输出器件的第二栅极结构。
在所述核心区域II内的开口中形成核心器件的第一栅极结构119。所述第一栅极结构119包括栅介质层和栅极，所述栅介质层和栅极可以是单层结构，也可以是叠层结构。
相应的，本发明实施方式还提供一种半导体结构。下面结合附图对所述半导体结构进行详细说明。
参考图12，所述半导体结构包括：基底，所述基底包括用于形成输入输出器件的输入输出区域I和用于形成核心器件的核心区域II；位于所述核心区域II内的第一栅极结构119；位于所述输入输出区域I内的第二栅极结构，所述第二栅极结构包括位于所述输入输出区域I基底上的栅介质层和位于所述栅介质层上的金属栅极118；所述栅介质层包括位于所述输入输出区域I基底上的第一栅介质层105和位于所述第一栅介质层105上的第二栅介质层117。
具体的，所述半导体结构还包括鳍部101及隔离结构103，所述隔离结构103位于所述鳍部101之间，并且所述隔离结构103的顶部表面低于所述鳍部101的顶部表面。关于所述隔离结构103的作用和材料请参见前述方法实施例中的描述，此处不再赘述。
具体的，所述第一栅介质层105的厚度为10埃～40埃，所述第一栅介质层105的材料为氧化硅。所述第二栅介质层117的材料请参见前述方法实施例中的描述，此处不再赘述。
所述半导体结构还包括位于所述第一栅极结构及所述第二栅极结构侧壁上的侧墙111。所述侧墙的材料和作用请参见前述方法实施例的描述，在此不再赘述。
所述半导体结构还包括位于所述鳍部101中的应力层112。
综上，本发明方案中，由于所述侧墙内壁受到了阻挡层的保护，因此避免了去除过程中对所述侧墙的损伤，为后续形成栅极结构提供了良好的工艺基础，从而提高了所形成半导体的性能。其次，形成所述伪栅结构的步骤中，采用原子层沉积工艺在所述基底表面形成所述伪栅介质层。采用原子层沉积工艺可以形成较为疏松的伪栅介质层，使得在后续去除所述伪栅介质层时工艺难度降低，提高了工艺效率。此外，所述输入输出区域内的伪栅结构包括位于所述输入输出区域内的基底上的第一栅介质层以及位于所述第一栅介质层上的伪栅极；所述第一栅介质层的致密度大于所述第一伪栅介质层的致密度。由于所述第一栅介质层用于构成所述输入输出器件的栅极结构，第一栅介质层良好的致密性使得输入输出器件的栅极结构的性能得到了改善，从而提高了所述输入输出器件的性能。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (16)

1.一种半导体结构的形成方法，其特征在于，包括：
形成基底；
在所述基底上形成伪栅结构，所述伪栅结构包括位于所述基底上的伪栅介质层以及位于所述伪栅介质层上的伪栅极；
在所述伪栅结构侧壁上形成侧墙；
在所述伪栅结构之间的基底上形成介质层；
去除所述伪栅极，在所述介质层中形成开口，所述开口底部露出所述伪栅介质层；
在所述开口内壁形成阻挡层；
去除所述阻挡层和伪栅介质层，露出所述开口底部的基底及开口内壁的所述侧墙；
在所述开口中形成栅极结构；
所述基底包括用于形成输入输出器件的输入输出区域以及用于形成核心器件的核心区域；
在所述基底上形成伪栅结构的步骤包括形成所述核心区域内的伪栅结构和所述输入输出区域内的伪栅结构；
形成所述核心区域内的伪栅结构的步骤包括：在所述基底上形成所述伪栅介质层；去除所述输入输出区域内的所述伪栅介质层；在所述输入输出区域的基底上形成第一栅介质层；位于所述核心区域内的伪栅介质层为第一伪栅介质层；
所述第一栅介质层的致密度大于所述第一伪栅介质层的致密度；
采用原子层沉积工艺形成所述阻挡层；
形成所述伪栅结构的步骤中，采用原子层沉积工艺在所述基底表面形成所述伪栅介质层；
形成所述第一栅介质层所采用的工艺为原位蒸汽生成氧化工艺。
2.如权利要求1所述的形成方法，其特征在于，所述阻挡层的材料为氧化硅，所述原子层沉积工艺的工艺参数包括：向原子层沉积室内通入的前驱体为含硅氧的前驱体，工艺温度为80℃～700℃，压强为5m Torr～20Torr，沉积次数为5次～300次。
3.如权利要求1所述的形成方法，其特征在于，所述阻挡层的厚度为10埃～60埃。
4.如权利要求1所述的形成方法，其特征在于，所述阻挡层的材料是氧化硅。
5.如权利要求1所述的形成方法，其特征在于，所述伪栅介质层的材料是氧化硅，所述原子层沉积工艺的工艺参数包括：向原子层沉积室内通入的前驱体为含硅氧的前驱体，工艺温度为80℃～700℃，压强为5m Torr～20Torr，沉积次数5次～300次。
6.如权利要求1所述的形成方法，其特征在于，第一伪栅介质层的厚度为10埃～40埃。
7.如权利要求1所述的形成方法，其特征在于，采用湿法刻蚀工艺去除所述伪栅介质层与所述阻挡层。
8.如权利要求1所述的形成方法，其特征在于，所述核心区域内的伪栅结构包括位于所述核心区域内的基底上的第一伪栅介质层以及位于所述第一伪栅介质层上的伪栅极；所述输入输出区域内的伪栅结构包括位于所述输入输出区域内的基底上的第一栅介质层以及位于所述第一栅介质层上的伪栅极。
9.如权利要求1所述的形成方法，其特征在于，所述第一栅介质层的材料为氧化硅，所述原位蒸汽生成氧化工艺的工艺参数包括：提供O2和H2，O2流量为10slm～40slm，H2流量为0.2slm～2slm，腔室温度为800℃～1100℃。
10.如权利要求1所述的形成方法，其特征在于，所述第一栅介质层的厚度为10埃～40埃。
11.如权利要求1所述的形成方法，其特征在于，在形成开口的步骤中，位于所述核心区域内的开口为第一开口，位于所述输入输出区域内的开口为第二开口；
在形成所述阻挡层的步骤中，所述阻挡层覆盖所述第一开口及所述第二开口内壁，位于所述第一栅介质层上的阻挡层为第二栅介质层；
在去除所述阻挡层和伪栅介质层之后，露出所述第一开口底部的基底及第一开口内壁的所述侧墙；
在形成所述栅极结构的步骤中，在所述第二栅介质层上形成金属栅极。
12.如权利要求1所述的形成方法，其特征在于，所述基底包括衬底以及凸出于所述衬底上的鳍部；
形成所述鳍部之间的隔离结构，所述隔离结构低于所述鳍部表面；
形成横跨所述鳍部上的伪栅结构，所述伪栅结构覆盖鳍部部分顶部表面及部分侧壁；
在所述隔离结构及所述伪栅结构之间的鳍部上形成介质层；
去除所述阻挡层和伪栅介质层，露出所述开口底部的鳍部及开口内壁的所述侧墙。
13.一种半导体结构，所述半导体结构由权利要求1～12中任一项权利要求所述的形成方法形成，其特征在于，包括：
基底，所述基底包括用于形成输入输出器件的输入输出区域和用于形成核心器件的核心区域；
位于所述核心区域内的第一栅极结构；
位于所述输入输出区域内的第二栅极结构，所述第二栅极结构包括位于所述输入输出区域基底上的栅介质层和位于所述栅介质层上的金属栅极；
所述栅介质层包括位于所述输入输出区域基底上的第一栅介质层和位于所述第一栅介质层上的第二栅介质层；
位于所述核心区域内的第一伪栅介质层，所述第一伪栅介质层位于第一栅极结构所露出的基底表面；
所述第一栅介质层的致密度大于所述第一伪栅介质层的致密度。
14.如权利要求13所述的半导体结构，其特征在于，所述第一栅介质层的厚度为10埃～40埃。
15.如权利要求13所述的半导体结构，其特征在于，所述第一栅介质层的材料为氧化硅。
16.如权利要求13所述的半导体结构，其特征在于，所述半导体结构还包括位于所述第一栅极结构及所述第二栅极结构侧壁上的侧墙。
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