CN109285809B - 一种半导体器件的制造方法 - Google Patents

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Abstract

本发明提供一种半导体器件的制造方法，包括：提供半导体衬底，所述半导体衬底包括第一区域，所述第一区域的所述半导体衬底上形成有第一伪栅结构，所述第一伪栅结构包括第一伪栅介质层和形成于所述第一伪栅介质层上的第一伪栅极；去除所述第一伪栅极，以形成暴露所述第一伪栅介质层的第一凹槽；形成覆盖所述第一凹槽底部和侧壁的覆盖层；执行刻蚀，以去除所述第一伪栅介质层。本发明提供的半导体器件的制造方法，在去除伪栅介质层的过程中，刻蚀深度不会向伪栅结构的两侧延伸，从而避免后续形成的金属栅极与源漏区连通，提高产品的良率和性能。

Description

一种半导体器件的制造方法
技术领域
本发明涉及半导体技术领域，具体而言涉及一种半导体器件的制造方法。
背景技术
随着半导体器件集成度的不断提高，技术节点的降低，传统的栅介质层不断变薄，晶体管漏电量随之增加，引起半导体器件功耗浪费等问题。为解决上述问题，现有技术提供一种将金属栅极替代多晶硅栅极的解决方案。其中，“后栅(gate last)”工艺为形成高K金属栅极晶体管的一个主要工艺。当器件的特征尺寸进一步下降时，后栅工艺常应用于鳍式场效应晶体管(FinFET)中以满足对器件性能的需求。
“后栅”工艺还包括“先高K(HK-first)”和“后高K(HK-last)”两种方法，其中，“先高K(HK-first)”方法主要是现在半导体衬底上形成高K介质层和位于高K介质层表面的伪栅极之后，再形成源极和漏极，在半导体衬底表面形成与伪栅极表面齐平的介质层，然后去除伪栅极，再在高K介质层表面形成金属栅极；而“后高K(HK-last)”方法在半导体衬底上形成伪栅介质层和位于伪栅介质层表面的伪栅极，然后在形成源极和漏极之后，在半导体衬底上形成与伪栅极表面齐平的介质层，再将伪栅极和伪栅介质层均去除形成凹槽，再在凹槽内填充高K介质层和金属栅极，形成栅极结构。采用“后高K(HK-last)”工艺，可以避免在形成源极和漏极的高温退火过程中，使高K介质层的性能受到高温的影响，对晶体管的性能造成影响。
采用“后高K(HK-last)”方法形成晶体管的过程中，为了使核心区的伪栅介质层能够被去除干净，通常会进行过刻蚀。过刻蚀的深度容易超过间隙壁的保护向两侧延伸，从而与源漏区连通，使后续形成的金属栅极与源漏区之间形成桥接，影响芯片的性能和良率。
因此，为了解决上述问题，有必要提出一种新的半导体器件的制造方法。
发明内容
在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。
针对现有技术的不足，本发明提供一种半导体器件的制造方法，所述方法包括：
提供半导体衬底，所述半导体衬底包括第一区域，所述第一区域的所述半导体衬底上形成有第一伪栅结构，所述第一伪栅结构包括第一伪栅介质层和形成于所述第一伪栅介质层上的第一伪栅极；
去除所述第一伪栅极，以形成暴露所述第一伪栅介质层的第一凹槽；
形成覆盖所述第一凹槽底部和侧壁的覆盖层；
执行刻蚀，以去除所述第一伪栅介质层。
示例性地，所述半导体衬底还包括第二区域，所述第二区域的所述半导体衬底上形成有第二伪栅结构，所述第二伪栅结构包括第二伪栅介质层和形成于所述第二伪栅介质层上的第二伪栅极，在去除所述第一伪栅极的步骤中，还去除所述第二伪栅极，以形成暴露所述第二伪栅介质层的第二凹槽。
示例性地，所述第一区域为所述半导体器件的核心区，所述第二区域为所述半导体器件的输入/输出区。
示例性地，所述第一区域的所述半导体衬底上形成有第一鳍片，所述第一伪栅结构横跨所述第一鳍片；所述第二区域的所述半导体衬底上形成有第二鳍片，所述第二伪栅结构横跨所述第二鳍片。
示例性地，在去除所述第一伪栅极和所述第二伪栅极的步骤之后，形成覆盖所述第一凹槽底部和侧壁的覆盖层的步骤之前，还包括形成覆盖所述第二伪栅介质层的掩膜的步骤。
示例性地，在所述半导体衬底上形成有介质层，所述介质层的表面与所述第一伪栅结构表面齐平，所述第一伪栅结构的侧壁与所述介质层之间形成有间隙壁。
示例性地，所述覆盖层为氧化物层，所述覆盖层的形成方法为原子层沉积法。
示例性地，所述原子层沉积法的反应温度为80℃-100℃，腔室压力为5T-10T。
示例性地，所述覆盖层的厚度为20埃-40埃。
示例性地，使用多次循环去除所述伪栅介质层，其中反应腔室的压力为10mT-30mT，温度为25℃-45℃，蒸发腔室的温度为110℃-130℃。
本发明提供的半导体器件的制造方法，在去除伪栅介质层的过程中，刻蚀深度不会向伪栅结构的两侧延伸，从而避免后续形成的金属栅极与源漏区连通，提高产品的良率和性能。
附图说明
本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。
附图中：
图1A-图1D为一种半导体器件的制造方法的相关步骤所获得的结构示意图；
图2为根据本发明一个实施方式的半导体器件的制造方法的工艺流程图；
图3A-图3E为根据本发明一个实施方式的半导体器件的制造方法的相关步骤所获得的器件的结构示意图。
具体实施方式
在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
应当理解的是，本发明能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本发明的范围完全地传递给本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。
应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。
空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。
在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
这里参考作为本发明的理想实施例(和中间结构)的示意图的横截面图来描述发明的实施例。这样，可以预期由于例如制造技术和/或容差导致的从所示形状的变化。因此，本发明的实施例不应当局限于在此所示的区的特定形状，而是包括由于例如制造导致的形状偏差。例如，显示为矩形的注入区在其边缘通常具有圆的或弯曲特征和/或注入浓度梯度，而不是从注入区到非注入区的二元改变。同样，通过注入形成的埋藏区可导致该埋藏区和注入进行时所经过的表面之间的区中的一些注入。因此，图中显示的区实质上是示意性的，它们的形状并不意图显示器件的区的实际形状且并不意图限定本发明的范围。
为了彻底理解本发明，将在下列的描述中提出详细的结构，以便阐释本发明提出的技术方案。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。
图1A-图1D为一种半导体器件的制造方法的相关步骤所获得的结构示意图。具体地，首先，如图1A所示，提供半导体衬底300，所述半导体衬底包括第一区域101和第二区域102，所述第一区域101为核心区，所述第二区域102为输入/输出区(I/O区)所述第一区域101中形成有第一鳍片103，所述第一鳍片103上形成有横跨所述第一鳍片103的第一伪栅结构，所述第一伪栅结构包括由下至上依次层叠的第一伪栅介质层105a和第一伪栅极106a；所述第二鳍片104上形成有横跨所述第二鳍片104的第二伪栅结构，所述第二伪栅结构包括由下至上依次层叠的第二伪栅介质层105b和第二伪栅极106b，所述第一伪栅结构和所述第二伪栅结构侧壁上形成有间隙壁107。接着，如图1B所示，去除所述第一伪栅极106a和所述第二伪栅极106b。接着，如图1C所示，形成覆盖所述第二伪栅介质层105b的掩膜层109。接着，如图1D所示，执行刻蚀，以去除所述第一伪栅介质层105a；在该步骤中，为了使第一伪栅介质层105a能够被去除干净，通常会进行过刻蚀。过刻蚀的深度容易超过间隙壁107的保护向两侧延伸，从而与源漏区108连通，使后续形成的金属栅极与源漏区108之间形成桥接，影响芯片的性能和良率。
针对上述问题，本发明提供一种半导体器件的制造方法，包括：
提供半导体衬底，所述半导体衬底包括第一区域，所述第一区域的所述半导体衬底上形成有第一伪栅结构，所述第一伪栅结构包括第一伪栅介质层和形成于所述第一伪栅介质层上的第一伪栅极；
去除所述第一伪栅极，以形成暴露所述第一伪栅介质层的第一凹槽；
形成覆盖所述第一凹槽底部和侧壁的覆盖层；
执行刻蚀，以去除所述第一伪栅介质层。
所述半导体衬底还包括第二区域，所述第二区域的所述半导体衬底上形成有第二伪栅结构，所述第二伪栅结构包括第二伪栅介质层和形成于所述第二伪栅介质层上的第二伪栅极，在去除所述第一伪栅极的步骤中，还去除所述第二伪栅极，以形成暴露所述第二伪栅介质层的第二凹槽。
所述第一区域为所述半导体器件的核心区，所述第二区域为所述半导体器件的输入/输出区。
所述第一区域的所述半导体衬底上形成有第一鳍片，所述第一伪栅结构横跨所述第一鳍片；所述第二区域的所述半导体衬底上形成有第二鳍片，所述第二伪栅结构横跨所述第二鳍片。
在去除所述第一伪栅极和所述第二伪栅极的步骤之后，形成覆盖所述第一凹槽底部和侧壁的覆盖层的步骤之前，还包括形成覆盖所述第二伪栅介质层的掩膜的步骤。
在所述半导体衬底上形成有介质层，所述介质层的表面与所述第一伪栅结构表面齐平，所述第一伪栅结构的侧壁与所述介质层之间形成有间隙壁。
所述覆盖层为氧化物层，所述覆盖层的形成方法为原子层沉积法。
所述原子层沉积法的反应温度为80℃-100℃，腔室压力为5T-10T。
所述覆盖层的厚度为20埃-40埃。
使用多次循环去除所述伪栅介质层，其中反应腔室的压力为10mT-30mT，温度为25℃-45℃，蒸发腔室的温度为110℃-130℃。
本发明提供的半导体器件的制造方法，在去除伪栅介质层的过程中，刻蚀深度不会向伪栅结构的两侧延伸，从而避免后续形成的金属栅极与源漏区连通，提高产品的良率和性能。
为了彻底理解本发明，将在下列的描述中提出详细的结构及/或步骤，以便阐释本发明提出的技术方案。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。
下面将参照图2以及图3A～图3E，对本发明一实施方式的半导体器件的制造方法做详细描述。
首先，执行步骤201，如图3A所示，提供半导体衬底300，所述半导体衬底包括第一区域301，所述第一区域301的所述半导体衬底300上形成有第一伪栅结构，所述第一伪栅结构包括第一伪栅介质层306a和形成于所述第一伪栅介质层306a上的第一伪栅极307a。在本实施例中，所述半导体衬底300还包括第二区域302，所述第二区域302的所述半导体衬底300上形成有第二伪栅结构，所述第二伪栅结构包括第二伪栅介质层306b和形成于所述第二伪栅介质层306b上的第二伪栅极307b。
具体地，首先提供半导体衬底300。所述半导体衬底300的材料包括硅、锗、锗化硅、砷化镓等半导体材料，所述半导体衬底300可以是体材料也可以是复合结构如绝缘体上硅。本领域的技术人员可以根据半导体衬底300上形成的半导体器件选择所述半导体衬底300的类型，因此所述半导体衬底300的类型不应限制本发明的保护范围。本实施例中，所述半导体衬底300的材料为单晶硅。
所述半导体衬底300包括第一区域301和第二区域302，第一区域301用于形成器件的核心区，第二区域302用于形成器件的输入/输出(I/O)区。所述第一区域301上形成有第一鳍片303，所述第二区域302上形成有第二鳍片304，所述第一鳍片303和所述第二鳍片304之间形成有隔离结构305。所述第一鳍片303上形成有横跨所述第一鳍片303的第一伪栅结构，包括第一伪栅介质层306a和位于第一伪栅介质层306a上的第一伪栅极307a，所述第二鳍片304上形成有横跨所述第二鳍片304的第二伪栅结构，包括第二伪栅介质层306b和位于第二伪栅介质层306b上的第二伪栅极307b。所述第一和第二伪栅结构侧壁上形成有间隙壁308。所述第一伪栅结构两侧的第一鳍片303中形成有第一源漏区309，所述第二伪栅结构两侧的第二鳍片304中形成有第二源漏区310。所述半导体衬底上还形成有介质层311，所述介质层311的表面与第一和第二伪栅结构的表面齐平。所述介质层311与隔离结构305、间隙壁308之间还可以形成有刻蚀停止层312。
本实施例中，所述第一鳍片303和第二鳍片304可以通过外延工艺形成。在本发明的其他实施例中，可以通过刻蚀半导体衬底300形成所述第一鳍片303和第二鳍片304。所述第一鳍片303和第二鳍片304中根据形成的鳍式场效应晶体管的类型不同可以掺杂有不同类型的杂质离子，用于调节所述鳍式场效应晶体管的阈值电压等电性参数。
所述隔离结构305的材料可以是氧化硅、氮化硅、碳氧化硅等绝缘介质材料，所述隔离结构305作为相邻鳍片之间的隔离结构。形成所述隔离结构305的方法包括：采用化学气相沉积工艺或旋涂工艺，在所述半导体衬底300表面形成隔离介质材料，所述隔离介质材料覆盖第一鳍片303和第二鳍片304；对所述隔离介质材料进行平坦化，形成隔离材料层，所述隔离材料层的表面与第一鳍片303和第二鳍片304的顶面齐平；回刻蚀所述隔离材料层，形成隔离结构305，使所述隔离结构305的表面低于第一鳍片303和第二鳍片304的顶面，暴露出第一鳍片303以及第二鳍片304的顶面和部分侧壁。
接着，在所述第一鳍片303和所述第二鳍片304上形成伪栅结构。示例性地，首先形成覆盖所述第一鳍片303和所述第二鳍片304的伪栅介质材料层，所述伪栅介质材料层的材料例如为氧化硅，可以采用化学气相沉积工艺、原子层沉积工艺等合适的沉积工艺形成所述伪栅介质材料层。接着，在所述伪栅介质材料层表面形成伪栅极材料层，所述伪栅极材料层的材料可以是多晶硅，可以采用化学气相沉积工艺形成所述伪栅极材料层，接着执行图案化工艺，形成由第一伪栅介质层306a和位于第一伪栅介质层306a上的第一伪栅极307a构成的横跨所述第一鳍片303的第一伪栅结构，以及由第二伪栅介质层306b和位于第二伪栅介质层306b上的第二伪栅极307b构成的横跨所述第二鳍片304第二伪栅结构。接着，在所述第一伪栅结构和所述第二伪栅结构侧壁上形成间隙壁308，所述间隙壁308的材料例如为氮化硅。
本实施例中，形成所述第一伪栅结构和第二伪栅结构之后，在所述第一伪栅结构两侧的第一鳍片303内形成第一源漏区309，在所述第二伪栅结构两侧的第二鳍片304内形成第二源漏区310，由于所述第一区域301和第二区域302上形成的鳍式场效应晶体管的工作电压等电性参数要求不同，所以对所述第一源漏区309和第二源漏区310的掺杂浓度等要求不同，所以，本实施例中，可以分别形成所述第一源漏区309和第二源漏区310。
本实施例中，形成所述第一源漏区309和第二源漏区310的方法包括：分别在第一伪栅极结构两侧的半导体衬底300内形成第一凹槽，在第二伪栅极结构两侧的半导体衬底300内形成第二凹槽；在所述第一凹槽内填充第一应力层，并对所述第一应力层进行掺杂，形成第一源漏区309，在所述第二凹槽内填充第二应力层，并对所述第二应力层进行掺杂，形成第二源漏区310。在本发明的其他施例中，也可以通过对第一伪栅结构和第二伪栅结构两侧的半导体衬底300进行离子注入形成所述第一源漏区309和第二源漏区310。
接着，形成介质层311以填充所述第一伪栅极结构及所述第二伪栅极结构之间的间隙，所述介质层311的表面与伪栅结构表面齐平，且覆盖间隙壁308，所述介质层311的材料与伪栅介质层的材料不同。本实施例中，所述介质层311的材料为氧化硅。示例性地，在形成所述介质层311之前，在所述第一伪栅结构303、第二伪栅结构304上形成刻蚀停止层312。所述刻蚀停止层312作为后续在第一源漏区309、第二源漏区310上形成互连通孔时的刻蚀停止层。
接着，执行步骤202，去除所述第一伪栅极，以形成暴露所述第一伪栅介质层的凹槽。本实施例中，如图3B所示，去除所述第一伪栅极307a以在第一区域301上形成第一凹槽，同时去除所述第二伪栅极307b以在第二区域302上形成第二凹槽。可以采用干法刻蚀或湿法刻蚀工艺去除所述第一伪栅极307a和第二伪栅极307b。在一个实施例中，采用湿法刻蚀工艺去除所述第一伪栅极307a和第二伪栅极307b，可以采用对第一伪栅极307a和第二伪栅极307b材料具有较高选择性的四甲基氢氧化氨(TMAH)溶液作为刻蚀剂，所述TMAH溶液的体积浓度为1％～30％。所述刻蚀溶液还可以是KOH溶液或其他溶液。
在本发明的其他实施例中，采用干法刻蚀工艺去除所述第一伪栅极307a和第二伪栅极307b，所述干法刻蚀工艺具有较高的方向性，对间隙壁308的损伤较小，有助于提高第一凹槽和第二凹槽侧壁的平整性，提高后续在所述第一凹槽和第二凹槽内形成的第一栅极和第二栅极的质量。在本发明的其他实施例中，也可以采用干法刻蚀工艺去除部分厚度的第一伪栅极307a和第二伪栅极307b后，再采用湿法刻蚀工艺去除剩余的第一伪栅极307a和第二伪栅极307b，可以提高刻蚀效率，并且将所述第一伪栅极307a和第二伪栅极307b完全去除。
接着，如图3C所示，形成覆盖所述第二伪栅介质层306b的掩膜层313。在本实施例中，所述掩膜层313为光刻胶层。所述掩膜层313可以在后续的刻蚀步骤中保护所述第二伪栅介质层306b。
接着，执行步骤203，如图3D所示，形成覆盖所述第一凹槽底部和侧壁的覆盖层314。
本实施例中，所述覆盖层314的材料为氧化硅。可以采用各种沉积工艺形成所述覆盖层314，本实施例中，较佳地采用原子层沉积工艺形成所述覆盖层314。采用原子层沉积工艺可以较好的控制所述覆盖层314的厚度并达到良好的覆盖性。由于I/O区域的伪栅介质层上形成有掩膜层313，因此覆盖层314仅形成于核心区去除伪栅极之后形成的凹槽中，从而避免去除所述覆盖层时损伤所述I/O区域的栅介质层。当I/O区域的掩膜层为光刻胶时，为了防止光刻胶融化污染机台，需要采用低温原子层沉积，其反应温度优选为80℃-100℃，例如为90℃，反应腔室的压力例如为5T-10T。在本发明的一个实施例中，所述覆盖层314的厚度可以是20埃-40埃。
接着，执行步骤204，如图3E所示，执行刻蚀，以去除所述第一伪栅介质层306a。
根据所述覆盖层314的角效应(corner effect)，在凹槽底部拐角处的覆盖层314会比侧壁和底部厚，因此凹槽底部拐角处的覆盖层314可以作为过刻蚀的缓冲层。在刻蚀过程中，以覆盖层314作为保护层，依次去除覆盖层314和第一伪栅介质层306a，所述覆盖层314可以避免超过间隙壁308向两侧刻蚀，从而防止栅极与源/漏区连通，防止在后续步骤沉积金属时产生金属栅极与源漏区之间的桥接，并提高去除伪栅介质层这道工序的容限，扩大工艺窗口。所述覆盖层还可以有效地保护间隙壁。
其中，可以采用化学干法刻蚀去除所述第一伪栅介质层306a。所述化学干法刻蚀的刻蚀气体可以采用HF。所述化学干法刻蚀的反应腔室压力为10mT-30mT，温度为25℃-45℃；蒸发腔室温度为110℃-130℃。较佳地，选用多次循环进行刻蚀，所述多次循环的循环数例如为3-8个。
接着，在所述第一凹槽中形成栅介质层，所述栅介质层优选为高k介电层，其构成材料包括氧化铪、氧化铪硅、氮氧化铪硅、氧化镧、氧化锆、氧化锆硅、氧化钛、氧化钽、氧化钡锶钛、氧化钡钛、氧化锶钛、氧化铝等。接着，去除所述掩膜层313以暴露所述第二伪栅介质层，所述第二伪栅介质层可以作为第二区域302中所形成的器件的栅介质层。
接着，在所述第一和第二凹槽中填充金属材料以形成金属栅极。作为示例，金属栅极材料层的材料包括钨或铝等。所述金属栅极还可以包括功函数层、阻挡层等多个叠层。所述金属栅极的形成方法包括使用原子层沉积工艺、物理气相沉积工艺或化学气相沉积工艺等沉积金属栅极材料层，然后执行平坦化工艺，例如化学机械研磨工艺对器件表面进行平坦化处理，直至露出层间介电层时终止。
至此，完成了本发明实施例的半导体器件的制造方法的相关步骤的介绍。可以理解的是，本实施例半导体器件制造方法不仅包括上述步骤，在上述步骤之前、之中或之后还可包括其他需要的步骤，其都包括在本实施制造方法的范围内。
本发明提供的半导体器件的制造方法，在去除伪栅介质层的过程中，刻蚀深度不会向伪栅结构的两侧延伸，从而避免后续形成的金属栅极与源漏区连通，提高产品的良率和性能。
本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。

Claims (8)

1.一种半导体器件的制造方法，其特征在于，所述方法包括：
提供半导体衬底，所述半导体衬底包括第一区域，所述第一区域的所述半导体衬底上形成有第一伪栅结构，所述第一伪栅结构包括第一伪栅介质层和形成于所述第一伪栅介质层上的第一伪栅极，所述半导体衬底还包括第二区域，所述第二区域的所述半导体衬底上形成有第二伪栅结构，所述第二伪栅结构包括第二伪栅介质层和形成于所述第二伪栅介质层上的第二伪栅极；
去除所述第一伪栅极和所述第二伪栅极，以形成暴露所述第一伪栅介质层的第一凹槽，以及形成暴露所述第二伪栅介质层的第二凹槽；
形成覆盖所述第二伪栅介质层的掩膜；
形成覆盖所述第一凹槽底部和侧壁的覆盖层；
执行刻蚀，以去除所述覆盖层和所述第一伪栅介质层。
2.根据权利要求1所述的制造方法，其特征在于，所述第一区域为所述半导体器件的核心区，所述第二区域为所述半导体器件的输入/输出区。
3.根据权利要求1所述的制造方法，其特征在于，所述第一区域的所述半导体衬底上形成有第一鳍片，所述第一伪栅结构横跨所述第一鳍片；所述第二区域的所述半导体衬底上形成有第二鳍片，所述第二伪栅结构横跨所述第二鳍片。
4.根据权利要求1所述的制造方法，其特征在于，在所述半导体衬底上形成有介质层，所述介质层的表面与所述第一伪栅结构表面齐平，所述第一伪栅结构的侧壁与所述介质层之间形成有间隙壁。
5.根据权利要求1所述的制造方法，其特征在于，所述覆盖层为氧化物层，所述覆盖层的形成方法为原子层沉积法。
6.根据权利要求5所述的制造方法，其特征在于，所述原子层沉积法的反应温度为80℃-100℃，腔室压力为5T-10T。
7.根据权利要求1或5所述的制造方法，其特征在于，所述覆盖层的厚度为20埃-40埃。
8.根据权利要求1所述的制造方法，其特征在于，使用多次循环去除所述伪栅介质层，其中反应腔室的压力为10mT-30mT，温度为25℃-45℃，蒸发腔室的温度为110℃-130℃。
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