KR100642754B1 - 식각 저항성 ｌ형 스페이서를 구비하는 반도체 소자 및이의 제조 방법 - Google Patents

식각 저항성 ｌ형 스페이서를 구비하는 반도체 소자 및이의 제조 방법 Download PDF

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Abstract

식각 저항성 L형 스페이서를 구비하는 반도체 소자가 제공된다. 반도체 소자는 반도체 기판, 반도체 기판 상에 형성된 게이트 절연막, 게이트 절연막 상에 형성된 게이트 전극, 게이트 전극의 측벽과 기판의 일부 영역 상에 컨포말하게 형성된 하부 L형 스페이서, 하부 L형 스페이서 상에 컨포말하게 형성된 식각 저항성 L형 스페이서, 하부 L형 스페이서의 측벽부의 외측변에 정렬되어 기판 내에 형성된 저농도 소오스/드레인 영역, 및 식각 저항성 L형 스페이서의 바닥부의 외측변에 정렬되어 기판 내에 형성된 고농도 소오스/드레인 영역을 포함한다. 식각 저항성 L형 스페이서를 구비하는 반도체 소자의 제조 방법 또한 제공된다.
L형 스페이서, 고유전율 물질, 식각 저항성

Description

식각 저항성 Ｌ형 스페이서를 구비하는 반도체 소자 및 이의 제조 방법{Semiconductor device having etch resistant L shape spacer and fabrication method thereof}
도 1 내지 도 8은 본 발명의 실시예들에 따른 반도체 소자 및 그 제조 방법을 설명하기 위한 단면도들이다.
(도면의 주요 부분에 대한 부호의 설명)
100: 기판 105: 게이트 절연막
110: 게이트 전극 120: 스페이서용 제1 절연막
130: 저농도 소오스/드레인 영역 140: 스페이서용 제2 절연막
150: 스페이서용 제3 절연막 150s: 상부 스페이서
LS2: 식각 저항성 L형 스페이서 LS1: 하부 L형 스페이서
170: 실리사이드막 190: 층간 절연막
195: 콘택홀 197: 소오스/드레인 콘택홀
198: 공통 콘택홀
본 발명은 반도체 소자 및 그 제조 방법에 관한 것으로, 보다 상세하게는 식각 저항성 L형 스페이서를 구비하는 반도체 소자 및 그 제조 방법에 관한 것이다.
전자 제품의 전반적인 고성능화 추세에 따라 반도체 소자의 게이트 전극의 크기를 서브 100㎚(sub-100nm) 이하로 축소시켜 소자를 고집적화하고자 하는 요구가 증대하고 있다. 특히, 소자의 크기 감소와 소자의 성능을 트레이드 오프시키지 않고 소자의 성능을 향상시킴과 동시에 고집적화할 수 있는 반도체 소자 및 그 제조 방법의 개발이 요구된다. 그런데, 현재까지 개발된 기술에 따르면 게이트 전극 크기가 감소됨에 따라 소오스/드레인 영역과의 콘택 형성 마진이 점차 감소하고 이로 인해 소자 특성이 저하되는 경향이 있다.
따라서, 축소된 반도체 소자에서 콘택 형성 마진을 충분히 확보하면서도 반도체 소자의 특성을 향상시킬 수 있는 새로운 스페이서 구조에 대한 개발이 요구된다.
본 발명이 이루고자 하는 기술적 과제는 식각 저항성 L형 스페이서를 구비하는 반도체 소자를 제공하고자 하는 것이다.
본 발명이 이루고자 하는 다른 기술적 과제는 식각 저항성 L형 스페이서를 구비하는 반도체 소자의 제조 방법을 제공하고자 하는 것이다.
상기 기술적 과제를 달성하기 위한 본 발명에 따른 반도체 소자는 반도체 기판, 반도체 기판 상에 형성된 게이트 절연막, 게이트 절연막 상에 형성된 게이트 전극, 게이트 전극의 측벽과 기판의 일부 영역 상에 컨포말하게 형성된 하부 L형 스페이서, 하부 L형 스페이서 상에 컨포말하게 형성된 식각 저항성 L형 스페이서, 하부 L형 스페이서의 측벽부의 외측변에 정렬되어 기판 내에 형성된 저농도 소오스/드레인 영역, 및 식각 저항성 L형 스페이서의 바닥부의 외측변에 정렬되어 기판 내에 형성된 고농도 소오스/드레인 영역을 포함한다.
상기 다른 기술적 과제를 달성하기 위한 본 발명에 따른 반도체 소자의 제조 방법은 게이트 절연막 및 게이트 전극이 차례대로 적층되어 형성되어 있는 반도체 기판을 제공하는 단계와 게이트 전극의 측벽 및 반도체 기판의 일부 영역에 컨포말한 하부 L형 스페이서와 하부 L형 스페이서 상에 컨포말한 식각 저항성 L형 스페이서, 하부 L형 스페이서의 측벽부의 외측변에 정렬된 저농도 소오스/드레인 영역, 및 식각 저항성 L형 스페이서의 바닥부의 외측변에 정렬된 고농도 소오스/드레인 영역을 포함하는 트랜지스터를 형성하는 단계를 포함한다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 따라서, 몇몇 실시예에서, 잘 알려진 공정 단계들, 잘 알려진 소자 구조 및 잘 알려진 기술들은 본 발명이 모호하게 해석되는 것을 피하기 위하여 구체적으로 설명되지 않는다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
이하에서는 도 1 내지 도 7을 참조하여, 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 설명한 후, 제조 방법을 통해 얻어지는 반도체 소자에 대해서 설명하도록 한다. 본 명세서에서 언급하는 반도체 소자는 DRAM, SRAM, 플래쉬 메모리 등의 고집적 반도체 메모리 소자, MEMS(Micro Electro Mechanical Systems) 소자, 광전자 (optoelectronic) 소자, 또는 CPU, DSP 등의 프로세서 등을 포함한다. 또, 반도체 소자는 동일 종류의 반도체 소자로만 구성될 수도 있고, 하나의 완전한 기능을 제공하기 위해서 필요한 서로 다른 종류의 반도체 소자들로 구성된 SOC(System On Chip)와 같은 단일 칩 데이터 처리 소자일 수도 있다.
이하 도 1 내지 도 7을 참조하여 제조 방법 설명시 본 발명의 기술분야에서 통상의 지식을 가진 자에게 널리 알려진 공정 단계들에 따라 형성될 수 있는 공정에 대해서는 본 발명이 모호하게 해석되는 것을 피하기 위하여 개략적으로 설명한다.
도 1은 저농도/소오스 드레인 영역(130)까지 형성하는 공정을 나타내는 단면도이다.
도 1을 참조하면, 먼저 반도체 기판(100) 내에 소자 분리 영역(미도시)을 형성하여 액티브 영역을 정의한 후, 반도체 기판(100) 상에 게이트 절연막(105)을 형성한다. 소자분리영역 형성 전 또는 후에 선택적으로 웰(미도시) 형성을 진행할 수 있다.
기판(100)으로는 Si, Ge, SiGe, GaP, GaAs, SiC, SiGeC, InAs 및 InP로 이루어지는 군에서 선택되는 하나 이상의 반도체 재료로 이루어진 기판, SOI(Silicon On Insulator) 기판 등이 사용될 수 있으나, 이는 예시적인 것에 불과하다.
게이트 절연막(105)은 산화막, 기판(100)을 열산화시켜 형성한 실리콘 산화막, SiOxNy, GeOxNy, GeSiOx, 실크, 폴리이미드, 고유전율 물질, 이들의 조합물막 또는 이들이 차례로 적층된 적층막등이 사용될 수 있다. 고유전율 물질은 Al2O3, Ta2O5, HfO2, ZrO2, 하프늄 실리케이트, 지르코늄 실리케이트 등이 사용될 수 있다.
이어서, 게이트 절연막(105) 상에 게이트 전극용 도전막을 형성한 후 이를 패터닝하여 게이트 전극(110)을 형성한다. 게이트 전극(110)은 불순물이 도우프된 폴리실리콘(poly-Si), 텅스텐, Si-Ge, Ge 또는 이들의 적층막으로 이루어진 도전막으로 형성할 수 있다. 폴리실리콘에는 N형 또는 P형의 불순물이 도우프될 수 있으며, 형성하고자 하는 트랜지스터의 도전형과 동일 도전형의 불순물이 도우프되면 트랜지스터의 특성을 더욱 향상시킬 수 있다.
게이트 전극(110)이 형성되어 있는 기판(100) 전면에 스페이서용 제1 절연막(120)을 컨포말하게(conformally) 형성한다. 스페이서용 제1 절연막(120)은 약 400℃의 저온에서 실시하는 저온화학기상증착법(LTCVD)를 사용하여 증착한 실리콘산화막 또는 게이트 전극(110) 측면을 열산화시켜 형성한 실리콘산화막으로 형성할 수 있다. 스페이서용 제1 절연막(120)은 게이트 전극(110)의 식각으로 인한 데미지 (damage)를 제거하기 위한 역할을 한다. 또한, 게이트 전극(110) 내의 불순물들이 외부로 확산하는 것을 막고, 게이트 전극(110)과 후속에서 설명하는 식각 저항성 L형 스페이서(도 4의 LS2 참고)간의 팽창 계수 차이로 인한 게이트 전극(112)의 질적 저하를 방지하기 위하여 형성한다. 따라서, 스페이서용 제1 절연막(120)은 산화물로 형성할 수 있다.
스페이서용 제1 절연막(120) 형성후에 기판(100) 전면에 제1 도전형 불순물(125)을 주입하여 저농도 소오스/드레인 영역(130)을 형성한다.
NMOS 액티브 영역에는 n형 불순물, 예컨대, P 또는 As을 주입할 수 있으며, PMOS 액티브 영역에는 p형 물순물, 예컨대 B가 주입될 수 있다.
또, 선택적으로 채널의 길이가 짧아짐에 따른 펀치-스루(punch-through) 현상을 방지하기 위하여 저농도 소오스/드레인 영역(130) 형성용 불순물과 반대 타입을 불순물을 주입하는 할로 이온 주입을 실시할 수 있다. NMOS 액티브 영역에는 p형 불순물, 예컨대 B를 주입할 수 있으며, PMOS액티브 영역에는 n형 불순물, 예컨대 P또는 As가 주입될 수 있다.
따라서, 스페이서용 제1 절연막(120)은 저농도 소오스/드레인 영역(130)과 할로 영역(미도시)의 프로파일을 조절하는 기능도한다.
도 2는 스페이서용 절연막들(140, 150)을 형성하는 단계를 나타내는 단면도이다.
도 2를 참조하면, 스페이서용 제1 절연막(120) 상에 스페이서용 제2 절연막(140)과 스페이서용 제3 절연막(150)을 컨포말하게 차례대로 형성한다.
스페이서용 제2 절연막(140)은 식각 저항성 물질로 형성될수 있다. 식각 저항성 물질이란 후속의 콘택 형성을 위한 건식 식각 공정시 콘택 식각 스토퍼(contact etch stopper) (도 6의 180 참고)에 대한 식각 선택비가 커서 손상이 되지 않는 성질을 가지는 물질이다. 예를 들어, 스페이서용 제2 절연막(140): 콘택 식각 스토퍼(도 6의 180)의 건식 식각 선택비가 1:10 이상이 될 수 있는 물질이 식각 저항성 물질로 사용될 수 있다.
또, 식각 저항성 물질이란 스페이서 형성후 콘택 형성 전에 실시되는 1회 이상의 습식 세정 공정시 손상되지 않는 성질을 가지는 물질일 수 있다. 예를 들어, 스페이서용 제2 절연막(140): 스페이서용 제3 절연막(150)의 습식 식각 선택비가 1:10 이상이 될 수 있는 물질이 식각 저항성 물질로 사용될 수 있다.
콘택 식각 스토퍼(도 6의 180)를 질화물로 형성하고 스페이서용 제3 절연막(150)을 산화물로 형성하고 할 경우 상기 조건을 만족시킬 수 있는 식각 저항성 물질로는 고유전율(high k) 물질이 사용될 수 있다. 예를 들면, 하프늄계 화합물, 지르코늄계 화합물 등이 사용될 수 있다. 보다 구체적으로, 하프늄 산화물(HfOx), 지르코늄 산화물(ZrOx), 하프늄 산질화물(HfOxNy), 지르코늄 산질화물(ZrOxNy), 하프늄 알루미늄 산화물(HfAlOx), 지르코늄 알루미늄 산화물(ZrAlOx), 하프늄 실리콘 산화물(HfSiOx), 지르코늄 실리콘 산화물(ZrSiOx), 하프늄 실리콘 산질화물(HfSiOxNy), 지르코늄 실리콘 산질화물(ZrSiOxNy) 등을 예로 들 수 있다.
상술한 식각 저항성 물질로 이루어진 스페이서용 제2 절연막(140)은 화학기상증착법(CVD) 또는 원자층증착법(ALD) 등을 사용하여 형성할 수 있다. CVD 또는 ALD에 의해 형성된 스페이서용 제2 절연막(140)은 우수한 정합성(conformality)과 균일성(uniformity)을 가진다. 또, 약 400℃ 정도의 낮은 온도에서 형성할 수 있으므로 게이트 전극(110)에 미치는 열 버짓(thermal budget)이 거의 없다. 그리고, 식각 저항성 물질을 사용하므로 스페이서용 제2 절연막(140)의 두께는 30 내지 150Å 정도로 얇게 형성할 수 있다. 얇게 형성할수록 콘택 형성 마진이 커질수 있다.
스페이서용 제3 절연막(150) 또한 LTCVD 법을 사용하여 저온 산화막을 증착함으로써 형성할 수 있다.
도 3은 상부 스페이서(150S)를 형성하는 단계를 나타낸다.
도 3을 참조하면, 스페이서용 제3 절연막(150)을 에치백 등으로 식각하여 스페이서용 제2 절연막(140)의 측벽에 접하는 상부 스페이서(150S)를 형성한다.
도 4는 소오스/드레인 영역(165)을 형성하여 트랜지스터를 완성하는 단계를 나타내는 단면도이다.
도 4를 참조하면, 상부 스페이서(150S)를 식각마스크로 사용하여 스페이서용 제2 절연막(140) 및 스페이서용 제1 절연막(120)을 차례대로 건식 식각하여 식각 저항성 L형 스페이서(LS2) 및 하부 L형 스페이서(LS1)를 형성한다. 건식 식각으로는 반응성 이온 식각등을 사용할 수 있다.
L형 스페이서(LS1, LS2)는 각각 게이트 전극(110)의 측벽에 배치되는 측벽부(┃)와 측벽부 저면으로부터 수평 돌출된 바닥부(━)로 구성된다.
이어서, 상부 스페이서와 L형 스페이서(LS2, LS1)을 이온주입마스크로 사용하여 불순물(125)을 주입하여 고농도 소오스/드레인 영역(160)을 형성하여 소오스/ 드레인 영역(165)을 완성한다. NMOS 액티브 영역에는 n형 불순물, 예컨대, P 또는 As을 주입할 수 있으며, PMOS액티브 영역에는 p형 물순물, 예컨대 B가 주입될 수 있다. 이때, 불순물의 농도 및 이온 주입 에너지는 저농도 소오스/드레인 영역(130) 형성을 위한 불순물의 농도 및 주입 에너지보다 크도록 한다.
그 결과 하부 L형 스페이서(LS1)의 측벽부(┃)의 외측변에 정렬되어 형성된 저농도 소오스/드레인 영역(130)과 식각 저항성 L형 스페이서(LS2)의 바닥부(━)의 외측변에 정렬되어 형성된 고농도 소오스/드레인 영역(160)으로 이루어진 소오스/드레인 영역(165)이 형성된다.
도 5는 콘택 형성 전 공정을 나타내는 단면도이다.
도 5를 참조하면, 콘택 형성 전 공정을 통해 상부 스페이서(150S)는 제거되고 L형 스페이서(LS1, LS2)만이 잔류하게 된다. 상부 스페이서(150S)는 소오스/드레인 영역(165)을 형성하기 전 액티브 영역상에 형성된 자연산화막을 제거하기 위한 세정 공정, 소오스/드레인 영역(165) 완성 후의 세정 공정, 실리사이드공정 진행시 실리사이드 블록킹 패턴을 형성한 후 실시하는 세정 공정, 실리사이드화 공정 전의 세정 등 1회 이상의 세정 공정을 거치면서 완전히 제거되게 된다. 세정 공정은 탈이온수에 희석된 HF 용액, 불화물계 수용액, 또는 수산화암모늄, HF 및 탈이온수의 혼합 용액을 사용하여 실시할 수 있다.
따라서, 도 5에 도시되어 있는 바와 같이 게이트 전극(110)의 측벽에 L형 스페이서(LS1, LS2)만 잔류하게 된다.
도 5에서는 게이트 전극(110)과 소오스/드레인 영역(165)에 모두 실리사이드 막(170)이 형성되어 있는 경우를 도시하였으나, 형성하고자 하는 MOS의 특성에 따라서 게이트 전극(110)에만 또는 소오스/드레인 영역(160)에만 실리사이드막(170)을 형성할 수도 있다. 또, 게이트 전극(100)이 텅스텐 등의 고융점 금속으로 이루어지는 경우에는 게이트 전극(110)에 실리사이드막을 형성할 필요가 없다.
도 5에 도시되어 있는 바와 같이 L형 스페이서(LS2)가 식각 저항성 물질로 이루어져 있으므로, 위에서 언급한 다양한 세정 공정 동안 상부 스페이서(150S)만 선택적으로 제거되고, 식각 저항성 L형 스페이서(LS2)는 손상되지 않고 강건하게 잔류하게 된다.
다시 말하면, 상부 스페이서(150S)만이 선택적으로 제거되고 L형 스페이서 구조(LS1, LS2)만이 잔류하게 되어 콘택을 형성할 수 있는 공간이 넓어져서 후속의 콘택 형성 마진이 증가하게 된다. 즉, 본 발명의 일 실시예에 따른 식각 저항성 L형 스페이서(LS2)를 채택함으로써 반도체 소자의 크기 감소(scale down)가 더욱 용이해진다.
도 6는 콘택홀(195)을 형성하는 공정을 설명하기 위한 단면도이다.
도 6을 참조하면, 먼저, L형 스페이서(LS1, LS2)가 잔류하는 기판 전면에 콘택 식각 스토퍼(180) 및 층간절연막(190)을 차례대로 형성한다.
콘택 식각 스토퍼(180)는 식각 저항성 물질 설명시 언급한 바와 같이 식각 저항성 L형 스페이서(LS2)에 대한 콘택 식각 스토퍼의 건식 식각 선택비가 충분히 확보될 수 있는 물질로 형성한다. 예를 들면, 콘택 식각 스토퍼(180)는 질화물로 형성될 수 있다.
층간절연막(190)은 고밀도플라즈마 산화막 또는 CVD 산화막으로 형성한다. 선택적으로, CMP(Chemical Mechanical Polishing)로 평탄화하는 공정을 실시할 수도 있다.
이어서, 콘택을 정의하는 마스크 패턴(미도시)을 형성한 후, 이를 식각마스크로 사용하여 층간절연막(190)을 식각하여 콘택 식각 스토퍼(180) 상면을 노출시키는 콘택홀(195)을 형성한다.
도 7은 소오스/드레인 영역(165)을 노출시키는 소오스/드레인 콘택홀(197)을 형성하는 공정을 설명하기 위한 단면도이다.
반응성 이온 식각(RIE) 등의 건식 식각 공정을 실시하여 콘택홀(195)에 의해 노출된 콘택 식각 스토퍼(180)를 식각하여 소오스/드레인 영역(165)의 일부를 노출시키는 소오스/드레인 콘택홀(197)을 완성한다.
소오스/드레인 콘택홀(197) 형성을 위한 콘택 식각 스토퍼(180) 식각시 식각 저항성 L형 스페이서(LS2)에 대한 식각 선택비가 크기 때문에 식각에 의해 손상되지 않고 스페이서가 오픈되는 등의 불량이 발생하지 않는다.
이후, 반도체 소자의 기술분야에서 통상의 지식을 가진 자에게 널리 알려진 공정 단계들에 따라 이후 콘택홀(197)을 매립하는 콘택 구조를 형성하는 단계, PMOS 트랜지스터 및 NMOS 트랜지스터에 각각 전기적 신호의 입출력이 가능하도록 하는 배선들을 형성하는 단계, 기판 상에 패시베이션층을 형성하는 단계 및 상기 기판을 패키지하는 단계를 더 수행하여 반도체 소자를 완성한다. 이와 같은 후속단계들은 본 발명이 모호하게 해석되는 것을 피하기 위하여 개략적으로 설명한다.
도 7에 도시되어 있는 바와 같이, 본 발명의 일 실시예에 따른 제조 방법에 의해 제조된 반도체 소자는 반도체 기판(100) 상에 형성된 게이트 절연막(105), 게이트 절연막(105) 상에 형성된 게이트 전극(110, 170), 게이트 전극(110, 170)의 측벽과 기판(100)의 일부 영역 상에 컨포말하게 형성된 하부 L형 스페이서(LS1), 하부 L형 스페이서 상에 컨포말하게 형성된 식각 저항성 L형 스페이서(LS2), 하부 L형 스페이서(LS1)의 측벽부의 외측변에 정렬되어 기판(100) 내에 형성된 저농도 소오스/드레인 영역(130)과 식각 저항성 L형 스페이서(LS2)의 바닥부의 외측변에 정렬되어 기판(100) 내에 형성된 고농도 소오스/드레인 영역(160)으로 이루어진 소오스/드레인 영역(165)을 포함하는 트랜지스터를 포함한다.
그리고, 고농도 소오스/드레인 영역(160)의 적어도 일부를 노출시키며 게이트 전극(110, 170)의 상면 전체 및 식각 저항성 L형 스페이서(LS2)의 적어도 일부를 덮고 있는 콘택 식각 스토퍼막(180)에 의해 트랜지스터에 전기적 신호의 입출력이 가능하도록 하는 소오스/드레인 콘택홀(197)이 정의된다. 도 6과 7에서는 소오스/드레인 영역(160)의 적어도 일부만을 노출시키는 소오스/드레인 콘택홀(197)이 도시되어 있으나, 도 8에 도시되어 있는 바와 같이, 게이트 전극(110, 170) 상면의 콘택 식각 스토퍼막(180)도 일부 제거되어 소오스/드레인 영역(160)의 적어도 일부와 게이트 전극(110, 170)의 상면을 동시에 노출시키는 공통 콘택홀(198)이 형성될 수도 있다. 공통 콘택홀(198)이 형성되는 경우에는 콘택 식각 스토퍼막(180)은 식각 저항성 L형 스페이서(LS2)의 일측만을 덮게 된다.제조 방법에서 설명한 바와 같이, L형 스페이서(LS2)가 식각 저항성 물질로 형성되므로, 콘택홀(197) 또는 공통 콘택홀(198)을 형성하기 위한 콘택 식각 스토퍼막(180)의 건식 식각시 L형 스페이서(LS2)가 오픈되거나 하는 불량이 발생하지 않고 강건한 형태의 L형 스페이서(LS2)가 그대로 유지된다.
또, L형 스페이서(LS2)가 식각 저항성 물질로 형성되므로, 콘택 형성 전에 실시되는 1회 이상의 세정 공정시 L형 스페이서(LS2) 상부에 형성되어 있던 상부 스페이서(도 4의 150S)에 만 선택적으로 제거되고 L형 스페이서(LS2)는 손상되지 않고 강건한 L형 스페이서(LS2)가 그대로 유지된다.
그리고, 종래의 측벽 스페이서와는 다른 L형 스페이서(LS2)를 채용함으로써 콘택 형성 영역을 충분히 확보활 수 있어서, 소자의 크기 축소가 용이하다. 나아가 L형 스페이서(LS2)의 두께를 30-150Å 정도로 매우 얇게 형성하여도 L형 스페이서(LS2)가 손상되지 않으므로 콘택 형성 영역 확보가 더욱 용이하다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
본 발명의 실시예에 따른 반도체 소자는 L자형 스페이서 구조를 채용함으로써 콘택 형성 마진을 충분히 확보할 수 있어서 소자 크기 감소가 용이하다. 또, L자형 스페이서를 식각 저항성 물질로 형성함으로써 L자형 스페이서가 손상되지 않 고 강건하게 유지될 수 있다.

Claims (20)

  1. 반도체 기판;
    상기 반도체 기판 상에 형성된 게이트 절연막;
    상기 게이트 절연막 상에 형성된 게이트 전극;
    상기 게이트 전극의 측벽과 상기 기판의 일부 영역 상에 컨포말하게 형성된 하부 L형 스페이서;
    상기 하부 L형 스페이서 상에 컨포말하게 형성된 식각 저항성 L형 스페이서;
    상기 하부 L형 스페이서의 측벽부의 외측변에 정렬되어 상기 기판 내에 형성된 저농도 소오스/드레인 영역; 및
    상기 식각 저항성 L형 스페이서의 바닥부의 외측변에 정렬되어 상기 기판 내에 형성된 고농도 소오스/드레인 영역을 포함하는 트랜지스터를 포함하는 반도체 소자.
  2. 제1 항에 있어서, 상기 고농도 소오스/드레인 영역의 적어도 일부를 노출시키거나 상기 고농도 소오스/드레인 영역의 적어도 일부 및 상기 게이트 전극의 상면을 동시에 노출시키며 상기 식각 저항성 L형 스페이서의 적어도 일부를 덮고 있는 콘택 식각 스토퍼막을 더 포함하는 반도체 소자.
  3. 제2 항에 있어서, 상기 콘택 식각 스토퍼막은 질화물로 형성된 반도체 소자.
  4. 제3 항에 있어서, 상기 식각 저항성 L형 스페이서: 상기 콘택 식각 스토퍼막의 건식 식각 선택비가 1:10 이상인 반도체 소자.
  5. 제4 항에 있어서, 상기 식각 저항성 L형 스페이서: 산화막의 습식 식각 선택비가 1:10 이상인 반도체 소자.
  6. 제1 항 내지 제5 항 중 어느 한 항에 있어서, 상기 식각 저항성 L형 스페이서는 고유전율 물질로 이루어진 반도체 소자.
  7. 제6 항에 있어서, 상기 고유전율 물질은 하프늄계 화합물 또는 지르코늄계 화합물인 반도체 소자.
  8. 제1 항에 있어서, 상기 식각 저항성 L형 스페이서의 두께는 30 내지 150Å인 반도체 소자.
  9. 게이트 절연막 및 게이트 전극이 차례대로 적층되어 형성되어 있는 반도체 기판을 제공하는 단계; 및
    상기 게이트 전극의 측벽 및 상기 반도체 기판의 일부 영역에 컨포말한 하부 L형 스페이서와 상기 하부 L형 스페이서 상에 컨포말한 식각 저항성 L형 스페이서, 상기 하부 L형 스페이서의 측벽부의 외측변에 정렬된 저농도 소오스/드레인 영역, 및 상기 식각 저항성 L형 스페이서의 바닥부의 외측변에 정렬된 고농도 소오스/드레인 영역을 포함하는 트랜지스터를 형성하는 단계를 포함하는 반도체 소자의 제조 방법.
  10. 제9 항에 있어서, 상기 트랜지스터를 형성하는 단계는
    상기 게이트 전극에 컨포말한 스페이서용 제1 절연막을 형성하는 단계;
    상기 반도체 기판내에 불순물을 주입하여 상기 스페이서용 제1 절연막의 측벽부의 외측변에 정렬된 저농도 소오스/드레인 영역을 형성하는 단계;
    상기 스페이서용 제1 절연막 상에 식각 저항성 물질로 이루어진 스페이서용 제2 절연막 및 스페이서용 제3 절연막을 형성하는 단계;
    상기 스페이서용 제3 절연막을 식각하여 상기 스페이서용 제2 절연막의 측벽에 접하는 상부 스페이서를 형성하는 단계;
    상기 상부 스페이서를 식각마스크로 사용하여 상기 스페이서용 제2 절연막 및 상기 스페이서용 제1 절연막을 차례대로 식각하여 식각 저항성 L형 스페이서 및 하부 L형 스페이서를 형성하는 단계; 및
    상기 식각 저항성 L형 스페이서 바닥부의 외측변에 정렬된 고농도 소오스/드레인 영역을 형성하는 단계를 포함하는 반도체 소자의 제조 방법.
  11. 제10 항에 있어서, 상기 트랜지스터를 형성하는 단계 후에
    콘택 형성 전 단계를 수행하여 상기 상부 스페이서가 제거되고 상기 게이트 전극의 측벽에 상기 식각 저항성 L형 스페이서 및 상기 하부 L형 스페이서가 잔류하도록 하는 단계;
    상기 기판 전면에 콘택 식각 스토퍼막 및 층간 절연막을 차례대로 형성하는 단계; 및
    상기 층간 절연막 및 상기 콘택 식각 스토퍼막을 건식 식각하여 상기 소오스/드레인 영역의 적어도 일부를 노출시키는 콘택홀 또는 상기 소오스/드레인 영역의 적어도 일부와 상기 게이트 전극 상면을 동시에 노출시키는 콘택홀을 형성하는 단계를 더 포함하는 반도체 소자의 제조 방법.
  12. 제11 항에 있어서, 상기 콘택 형성 전 단계는 적어도 1회 이상의 세정 공정을 포함하는 반도체 소자의 제조 방법.
  13. 제12 항에 있어서, 상기 세정 공정은 탈이온수에 희석된 HF 용액, 불화물계 수용액, 또는 수산화암모늄, HF 및 탈이온수의 혼합 용액을 사용하여 실시하는 반도체 소자의 제조 방법.
  14. 제11 항에 있어서, 상기 콘택 형성 전 단계시 상기 식각 저항성 L형 스페이서: 상기 상부 스페이서의 습식 식각 선택비가 1:10 이상인 반도체 소자의 제조 방법.
  15. 제11 항에 있어서, 상기 콘택 식각 스토퍼막은 질화물로 형성하는 반도체 소자의 제조 방법.
  16. 제15 항에 있어서, 상기 콘택홀을 형성하는 단계시 상기 식각 저항성 L형 스페이서: 상기 콘택 식각 스토퍼막의 건식 식각 선택비가 1:10 이상인 반도체 소자의 제조 방법.
  17. 제9 항 내지 제16 항 중 어느 한 항에 있어서, 상기 식각 저항성 L형 스페이서는 고유전율 물질막으로 형성하는 반도체 소자의 제조 방법.
  18. 제17 항에 있어서, 상기 고유전율 물질막은 하프늄계 화합물막 또는 지르코늄계 화합물막인 반도체 소자의 제조 방법.
  19. 제17 항에 있어서, 상기 고유전율 물질막은 화학기상증착법 또는 원자층 증착법에 의해 형성하는 반도체 소자의 제조 방법.
  20. 제17 항에 있어서, 상기 고유전율 물질막은 30 내지 150Å 두께로 형성하는 반도체 소자의 제조 방법.
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