KR20040058794A - 반도체 소자 제조 방법 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 44
- 238000000034 method Methods 0.000 title claims abstract description 30
- 238000004519 manufacturing process Methods 0.000 title claims description 18
- 239000000758 substrate Substances 0.000 claims abstract description 24
- 125000006850 spacer group Chemical group 0.000 claims abstract description 14
- 238000005468 ion implantation Methods 0.000 claims abstract description 13
- 150000004767 nitrides Chemical class 0.000 claims abstract description 10
- -1 spacer nitride Chemical class 0.000 claims abstract description 10
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 9
- 229920005591 polysilicon Polymers 0.000 claims abstract description 9
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 claims abstract description 7
- 229910052721 tungsten Inorganic materials 0.000 claims abstract description 7
- 239000010937 tungsten Substances 0.000 claims abstract description 7
- 238000005530 etching Methods 0.000 claims abstract description 5
- 150000002500 ions Chemical class 0.000 claims description 2
- 238000004518 low pressure chemical vapour deposition Methods 0.000 claims description 2
- 230000003647 oxidation Effects 0.000 claims description 2
- 238000007254 oxidation reaction Methods 0.000 claims description 2
- 238000009279 wet oxidation reaction Methods 0.000 claims description 2
- 230000015556 catabolic process Effects 0.000 abstract description 4
- 238000006731 degradation reaction Methods 0.000 abstract description 4
- 230000006866 deterioration Effects 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 238000012216 screening Methods 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/6656—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using multiple spacer layers, e.g. multiple sidewall spacers
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- Physics & Mathematics (AREA)
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- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
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Abstract
본 발명은 팩키지 번-인(package burn-in) 시간을 최소화하기 위한 웨이퍼 번-인을 수행하는 경우 핫 캐리어에 의한 저하(hot carrier degradation)로 인한 소자 특성의 열화가 없도록 하는 반도체 소자의 제조 방법에 관한 것이다. 본 발명에 따른 반도체 소자 제조 방법은 반도체 기판 상부에 게이트 절연막, 폴리실리콘층 및 텅스텐층의 적층 구조로 이루어진 게이트 전극을 형성하는 단계와, 상기 반도체 기판 전면에 버퍼 산화막 및 스페이서용 질화막을 순차적으로 형성하는 단계와, 상기 게이트 전극을 마스크로 저농도 이온 주입 공정을 수행하여 상기 게이트 전극 양측의 반도체 기판에 LDD 영역을 형성하는 단계와, 상기 스페이서용 질화막 및 버퍼 산화막을 식각하여 상기 게이트 전극 측벽에 측벽 스페이서를 형성하는 단계 및 상기 측벽 스페이서 및 게이트 전극을 마스크로 고농도 이온 주입 공정을 수행하여 상기 게이트 전극 양측의 반도체 기판에 소오스/드레인 영역을 형성하는 단계를 포함한다.
Description
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 팩키지 번-인(package burn-in) 시간을 최소화하기 위한 웨이퍼 번-인을 수행하는 경우 핫 캐리어에 의한 저하(hot carrier degradation)로 인한 소자 특성의 열화가 없도록 하는 반도체 소자의 제조 방법에 관한 것이다.
도 1a 내지 도 1e는 종래 기술에 따른 반도체 소자의 제조 방법을 도시한 단면도들이다.
도 1a 내지 도 1e를 참조하면, 반도체 기판(10) 상부에 게이트 절연막(20), 폴리실리콘층(30) 및 텅스텐층(40)의 적층 구조로 이루어진 게이트 전극(45)을 형성한 후 반도체 기판(10)에 스페이서용 질화막(50)을 형성한다. 그 다음에, 게이트전극(45)을 마스크로 저농도 이온 주입 공정을 수행하여 게이트 전극(45) 양측의 반도체 기판(10)에 LDD 영역(60)을 형성한 후 스페이서용 질화막(50)을 식각하여 게이트 전극(45) 측벽에 측벽 스페이서(70)를 형성한다. 다음에는, 측벽 스페이서(170) 및 게이트 전극(45)을 마스크로 고농도 이온 주입 공정을 수행하여 게이트 전극(45) 양측의 반도체 기판(10)에 소스/드레인 영역(80)을 형성한다.
상기의 종래 기술에 의한 반도체 소자의 제조 방법은 다음과 같은 문제점이 있다.
질화막의 스트레스 특성으로 인하여 웨이퍼 번-인시 실리콘 기판과 질화막 사이의 경계면, 특히 게이트 중첩 영역에서의 계면 특성을 저하시켜 기생 저항으로 인한 소자 특성의 저하가 발생하며, 핫 캐리어 주입으로 인하여 GIDL 전류가 증가하게 된다. 또한, 트랩된 캐리어의 국부적 집중으로 인하여 핫 캐리어 디그러데이션이 발생한다. 이러한 문제점으로 인하여 웨이퍼 번인 타임으로 인한 소자 특성의 열화 및 수율 저하가 발생하고 페일 비트 스크리닝(fail bits screening)이 어렵게 된다는 문제점이 있다.
상기 문제점을 해결하기 위하여, 반도체 기판과 질화막 스페이서 사이에 버퍼 산화막을 형성함으로써, 질화막으로 인한 스트레스를 감소시켜 소자 특성의 열화 및 수율 감소를 방지할 수 있는 반도체 소자 제조 방법을 제공하는 것을 그 목적으로 한다.
도 1a 내지 도 1e는 종래 기술에 따른 반도체 소자의 제조 방법을 도시한 단면도들.
도 2a 내지 도 2f는 본 발명에 따른 반도체 소자의 제조 방법을 도시한 단면도들.
본 발명에 따른 반도체 소자 제조 방법은 반도체 기판 상부에 게이트 절연막, 폴리실리콘층 및 텅스텐층의 적층 구조로 이루어진 게이트 전극을 형성하는 단계와, 상기 반도체 기판 전면에 버퍼 산화막 및 스페이서용 질화막을 순차적으로 형성하는 단계와, 상기 게이트 전극을 마스크로 저농도 이온 주입 공정을 수행하여 상기 게이트 전극 양측의 반도체 기판에 LDD 영역을 형성하는 단계와, 상기 스페이서용 질화막 및 버퍼 산화막을 식각하여 상기 게이트 전극 측벽에 측벽 스페이서를 형성하는 단계 및 상기 측벽 스페이서 및 게이트 전극을 마스크로 고농도 이온 주입 공정을 수행하여 상기 게이트 전극 양측의 반도체 기판에 소오스/드레인 영역을 형성하는 단계를 포함하는 것을 특징으로 한다.
이하에서는, 본 발명에 따른 반도체 소자를 도면을 참조하여 상세히 설명한다.
도 2a 내지 도 2f는 본 발명에 따른 반도체 소자의 제조 방법을 도시한 단면도들이다.
도 2a 내지 도 2f를 참조하면, 반도체 기판(100) 상부에 게이트 절연막(110), 폴리실리콘층(120) 및 텅스텐층(130)의 적층 구조로 이루어진 게이트 전극(135)을 형성한다. 여기서, 게이트 절연막(110)은 700 내지 900℃의 온도에서 습식 산화 공정을 수행하여 형성한 산화막이며, 두께는 50 내지 70Å인 것이 바람직하다. 폴리실리콘층(120)은 400 내지 600℃의 온도에서 LPCVD법을 이용하여 증착된 P+ 폴리실리콘막인 것이 바람직하며, 텅스텐층(130)은 400 내지 700℃의 온도에서 WF6와 SiH2Cl2의 혼합 가스를 소스 가스로 하여 형성하는 것이 바람직하다. 바람직하게는, 게이트 전극(135)을 형성한 후 식각 공정에 의한 손상을 보상하기 위하여 600 내지 900℃의 온도에서 수행되는 건식 산화 공정을 더 수행한다.
다음에는, 반도체 기판(100) 전면에 버퍼 산화막(140) 및 스페이서용 질화막(150)을 순차적으로 형성한다. 여기서, 버퍼 산화막(140)은 500 내지 800℃의 온도에서 형성된 LP-TEOS 막으로, 그 두께는 50 내지 90Å 인 것이 바람직하며, 스페이서용 질화막(150)은 600 내지 800℃의 온도에서 NH3및 SiH2Cl2의 혼합 가스를 소스 가스로 하여 형성된 질화막으로서, 그 두께는 300 내지 500Å인 것이 바람직하다.
그 다음에, 게이트 전극(135)을 마스크로 저농도 이온 주입 공정을 수행하여 게이트 전극(135) 양측의 반도체 기판(100)에 LDD 영역(160)을 형성한 후 스페이서용 질화막(150) 및 버퍼 산화막(140)을 식각하여 게이트 전극(135) 측벽에 측벽 스페이서(170)를 형성한다.
다음에는, 측벽 스페이서(170) 및 게이트 전극(135)을 마스크로 고농도 이온 주입 공정을 수행하여 게이트 전극(135) 양측의 반도체 기판(100)에 소스/드레인 영역(180)을 형성함으로써, 본 발명에 따른 반도체 소자를 완성한다. 여기서, 상기 고농도 이온 주입 공정은 20 내지 100KeV의 에너지로 P 이온을 주입하는 이온 주입 공정인 것이 바람직하다.
본 발명에 따른 반도체 소자 제조 방법은 반도체 기판과 질화막 스페이서 사이에 버퍼 산화막을 형성함으로써, 질화막으로 인한 스트레스로 인하여 발생하는 GIDL 전류 증가 및 핫 캐리어 디그러데이션를 방지하고 소자의 전기적 특성 열화 및 수율 감소를 방지하는 효과가 있다.
Claims (8)
- 반도체 기판 상부에 게이트 절연막, 폴리실리콘층 및 텅스텐층의 적층 구조로 이루어진 게이트 전극을 형성하는 단계;상기 반도체 기판 전면에 버퍼 산화막 및 스페이서용 질화막을 순차적으로 형성하는 단계;상기 게이트 전극을 마스크로 저농도 이온 주입 공정을 수행하여 상기 게이트 전극 양측의 반도체 기판에 LDD 영역을 형성하는 단계;상기 스페이서용 질화막 및 버퍼 산화막을 식각하여 상기 게이트 전극 측벽에 측벽 스페이서를 형성하는 단계; 및상기 측벽 스페이서 및 게이트 전극을 마스크로 고농도 이온 주입 공정을 수행하여 상기 게이트 전극 양측의 반도체 기판에 소오스/드레인 영역을 형성하는 단계;를 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
- 제1항에 있어서,상기 게이트 절연막은 700 내지 900℃의 온도에서 습식 산화 공정을 수행하여 50 내지 70Å 두께로 성장된 산화막인 것을 특징으로 하는 반도체 소자 제조 방법.
- 제1항에 있어서,상기 폴리실리콘층은 400 내지 600℃의 온도에서 LPCVD법을 이용하여 증착된 P+ 폴리실리콘막인 것을 특징으로 하는 반도체 소자 제조 방법.
- 제1항에 있어서,상기 텅스텐층은 400 내지 700℃의 온도에서 WF6와 SiH2Cl2의 혼합 가스를 소스 가스로 하여 형성되는 것을 특징으로 하는 반도체 소자 제조 방법.
- 제1항에 있어서,상기 게이트 전극을 형성하는 단계는 600 내지 900℃의 온도에서 수행되는 건식 산화 공정을 더 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
- 제1항에 있어서,상기 버퍼 산화막은 500 내지 800℃의 온도에서 형성된 50 내지 90Å의 두께를 가지는 LP-TEOS 막인 것을 특징으로 하는 반도체 소자 제조 방법.
- 제1항에 있어서,상기 스페이서용 질화막은 600 내지 800℃의 온도에서 NH3및 SiH2Cl2의 혼합 가스를 소스 가스로 하여 형성된 300 내지 500Å의 두께를 가지는 질화막인 것을특징으로 하는 반도체 소자 제조 방법.
- 제1항에 있어서,상기 고농도 이온 주입 공정은 20 내지 100KeV의 에너지로 P 이온을 주입하는 이온 주입 공정인 것을 특징으로 하는 반도체 소자 제조 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2002-0085185A KR100487925B1 (ko) | 2002-12-27 | 2002-12-27 | 반도체 소자 제조 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2002-0085185A KR100487925B1 (ko) | 2002-12-27 | 2002-12-27 | 반도체 소자 제조 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20040058794A true KR20040058794A (ko) | 2004-07-05 |
| KR100487925B1 KR100487925B1 (ko) | 2005-05-06 |
Family
ID=37350863
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR10-2002-0085185A KR100487925B1 (ko) | 2002-12-27 | 2002-12-27 | 반도체 소자 제조 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100487925B1 (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100642754B1 (ko) * | 2005-01-20 | 2006-11-10 | 삼성전자주식회사 | 식각 저항성 ｌ형 스페이서를 구비하는 반도체 소자 및이의 제조 방법 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101069431B1 (ko) * | 2005-06-03 | 2011-09-30 | 주식회사 하이닉스반도체 | 반도체 소자의 제조방법 |
-
2002
- 2002-12-27 KR KR10-2002-0085185A patent/KR100487925B1/ko not_active IP Right Cessation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100642754B1 (ko) * | 2005-01-20 | 2006-11-10 | 삼성전자주식회사 | 식각 저항성 ｌ형 스페이서를 구비하는 반도체 소자 및이의 제조 방법 |
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| Publication number | Publication date |
|---|---|
| KR100487925B1 (ko) | 2005-05-06 |
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