WO2012027988A1 - 混合沟道半导体器件及其形成方法 - Google Patents

混合沟道半导体器件及其形成方法 Download PDF

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layer
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尹海洲
朱慧珑
骆志炯
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中国科学院微电子研究所
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    • H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's

Definitions

  • the present invention relates to the field of semiconductor devices and semiconductor fabrication, and more particularly to a hybrid channel semiconductor device and a method of forming the same.
  • CMOS technology needs to form PMOS transistors and NMOS transistors on the same substrate. Therefore, in order to improve device performance and improve the response speed of the whole circuit, it is necessary to be in the same village.
  • Two kinds of silicon surfaces with crystal face indices of (100) and (110) are integrated to form an NMOS transistor on a silicon substrate with a crystal face index of (100), on a silicon substrate with a crystal face index of (110).
  • a PMOS transistor that is, a hybrid silicon channel device, is formed.
  • 1 to 4 illustrate a method of forming a hybrid channel semiconductor device of the prior art.
  • a first semiconductor layer 10 is provided.
  • the first semiconductor layer 10 is a single crystal silicon having a crystal plane index of (100), and a second semiconductor layer 11 is formed on the first semiconductor layer 10.
  • the second semiconductor layer 11 is formed on the first semiconductor layer 10 by a direct silicon bonding (DSB) technique, and the material thereof is also single crystal silicon having a crystal plane index of (110).
  • the first semiconductor layer 10 includes a region I, a region ⁇ , and a region in, wherein a P-well (not shown) is formed in the region I and the region m, and an N-well is formed in the region II ( N-well (not shown), the adjacent portions of the adjacent regions are formed with shallow trench isolation regions (STI, Shallow Trench Isolation) 12.
  • STI shallow trench isolation regions
  • a mask pattern 13 is formed on the second semiconductor layer 11 in the region II, and the mask pattern 13 may be a photoresist pattern or a hard mask pattern, and the mask pattern 13 is used.
  • ion bombardment is performed on the second semiconductor layer 11 to make the second half of the region I and the region III
  • the bulk layer 11 is amorphized to form an amorphous silicon layer 11a.
  • the amorphous silicon layer in the region I and the region III is converted into a single crystal silicon layer lib using a solid phase epitaxy (SPE) process, and the single crystal silicon layer lib has the same The same crystal plane index of a semiconductor layer 10, that is, (100).
  • the area I of the surface of the first semiconductor layer 10 and the crystal plane index of the single crystal silicon layer lib in the region ⁇ are (100)
  • the plane index of the second semiconductor layer 11 in the region II is (110).
  • NMOS transistors 14 and 16 are formed in the region I and region III, respectively, using the CMOS process conventional in the prior art, and the PMOS transistor 15 is formed in the region II.
  • CMOS complementary metal-oxide-semiconductor
  • the amorphous silicon 11a layer in the region I and the region III is damaged to introduce defects, and After crystallization forms the single crystal silicon layer lib shown in Fig. 3, the defect still exists. If the defect is located in the channel region of the NMOS transistors 14 and 16 shown in Fig. 4, the performance of the NMOS transistors 14 and 16 is affected.
  • the problem to be solved by the present invention is to provide a hybrid channel semiconductor device and a method of forming the same, which reduces defects in the channel region and improves device performance.
  • the present invention provides a method for forming a hybrid channel semiconductor device, including:
  • the first semiconductor layer includes an NMOS region and a PMOS region, a surface of the first semiconductor layer is covered with a second semiconductor layer, and one of the first semiconductor layer and the second semiconductor layer is opposite to the electron
  • the conductivity is higher than the conductivity to the holes, and the conductivity of the other of the first semiconductor layer and the second semiconductor layer to the holes is higher than the conductivity to the electrons;
  • first dummy gate structure Forming a first dummy gate structure on the second semiconductor layer of the NMOS region, forming a second dummy gate structure on the second semiconductor layer of the PMOS region, and forming a second side on both sides of the first dummy gate structure Forming a first source region and a first drain region in the semiconductor layer and the first semiconductor layer, on both sides of the second dummy gate structure Forming a second source region and a second drain region in the second semiconductor layer and the first semiconductor layer, the doping type of the first source region and the first drain region is N-type, the second source region and the second a doping type of the drain region is a P-type; an interlayer dielectric layer is formed on the second semiconductor layer and planarized, the interlayer dielectric layer covering the second semiconductor layer and a surface thereof and the first dummy gate The structure and the surface of the second dummy gate structure are flush; the first dummy gate structure is removed, a first opening is formed, and the second dummy gate structure is removed to form
  • first gate structure in the first opening, forming a second gate structure in the second opening, the first gate structure filling the first opening, the second gate structure Filling the second opening, and the first gate structure is formed on one of the first semiconductor layer and the second semiconductor layer having a higher conductivity to electrons, and the second gate structure is formed on The first semiconductor layer and the second semiconductor layer have a higher conductivity to holes.
  • the second semiconductor layer has a thickness of 3 nm to 10 nm.
  • the crystal plane index of the first semiconductor layer is (100), and the crystal plane index of the second semiconductor layer is (110).
  • the forming a first gate structure in the first opening, and forming a second gate structure in the second opening includes:
  • the method for forming the hybrid channel semiconductor device further includes: forming a third semiconductor layer at the bottom of the first opening, The surface of the three semiconductor layers is flush with the surface of the second semiconductor layer, and the third semiconductor layer has the same crystal face index as the first semiconductor layer.
  • the removing the second semiconductor layer at the bottom of the first opening comprises:
  • the patterned mask layer is removed.
  • the crystal plane index of the first semiconductor layer is (110), and the crystal plane index of the second semiconductor layer is (100).
  • the forming a first gate structure in the first opening, and forming a second gate structure in the second opening includes:
  • the first gate structure and the second gate structure further comprising: forming a third semiconductor layer at a bottom of the second opening, a surface of the third semiconductor layer and the second The surface of the semiconductor layer is flush, and the third semiconductor layer has the same crystal face index as the first semiconductor layer.
  • the removing the second semiconductor layer at the bottom of the second opening comprises:
  • the patterned mask layer is removed.
  • the second semiconductor layer is removed by wet etching.
  • the etching solution in the wet etching is a tetramethylammonium hydroxide solution.
  • the first semiconductor layer and the second semiconductor layer are made of the same material and are selected from the group consisting of single crystal silicon, germanium, germanium silicon or m-v compound.
  • the materials of the first semiconductor layer and the second semiconductor layer are different, and the material of the first semiconductor layer is selected from one of single crystal silicon, germanium, germanium silicon or m-v compound,
  • the material of the second semiconductor layer is selected from the group consisting of single crystal silicon, germanium, germanium silicon or mv compound.
  • the present invention provides a hybrid channel semiconductor device comprising: a first semiconductor layer and a second semiconductor layer overlying the first semiconductor layer, the first semiconductor layer including an NMOS region and a PMOS a region, one of the first semiconductor layer and the second semiconductor layer has a higher conductivity to electrons than to the hole, and the other of the first semiconductor layer and the second semiconductor layer conducts holes The rate is higher than the conductivity of electrons;
  • a first gate structure formed on one of the first semiconductor layer and the second semiconductor layer having a higher conductivity to electrons in the NMOS region;
  • a second gate structure formed on the one of the first semiconductor layer and the second semiconductor layer having a higher conductivity to holes in the PMOS region; a first source region and a first drain region are formed in the second semiconductor layer and the first semiconductor layer on both sides of the first gate structure in the NMOS region, and the doping type is N-type;
  • the second source region and the second drain region are formed in the second semiconductor layer and the first semiconductor layer on both sides of the second gate structure in the PMOS region, and the doping type is P-type.
  • the second semiconductor layer has a thickness of 3 nm to 10 nm.
  • the crystal plane index of the first semiconductor layer is (100)
  • the crystal plane index of the second semiconductor layer is (110)
  • the first gate structure is formed on the first semiconductor layer.
  • the second gate structure is formed on the second semiconductor layer.
  • the hybrid channel semiconductor device further includes a third semiconductor layer formed between the first gate structure and the first semiconductor layer, a surface of the third semiconductor layer and the second semiconductor layer The surface is flush, and the third semiconductor layer has the same crystal face index as the first semiconductor layer.
  • the crystal plane index of the first semiconductor layer is (110)
  • the crystal plane index of the second semiconductor layer is (100)
  • the first gate structure is formed on the second semiconductor layer.
  • the second gate structure is formed on the first semiconductor layer.
  • the hybrid channel semiconductor device further includes a third semiconductor layer formed between the second gate structure and the first semiconductor layer, a surface of the third semiconductor layer and the second semiconductor layer The surface is flush, and the third semiconductor layer has the same crystal face index as the first semiconductor layer.
  • the first semiconductor layer and the second semiconductor layer are made of the same material and are selected from the group consisting of single crystal silicon, germanium, germanium silicon or m-v compound.
  • the materials of the first semiconductor layer and the second semiconductor layer are different, and the material of the first semiconductor layer is selected from one of single crystal silicon, germanium, germanium silicon or mv compound, the second The material of the semiconductor layer is selected from the group consisting of single crystal silicon, germanium, germanium silicon or mv compound.
  • the present technical solution uses a first semiconductor layer whose surface is covered with a second semiconductor layer, wherein one of the first semiconductor layer and the second semiconductor layer has a higher conductivity to electrons than the hole, and the other to the hole
  • the conductivity is higher than the conductivity of the electrons, after which the second semiconductor layer in a certain region is removed, so that the conductivity of the electrons is higher than the conductivity of the holes and the conductivity of the holes is higher than
  • the regions of the conductivity of the electrons are exposed, and then the region where the conductivity of the electrons is higher than the conductivity of the holes is formed as a channel region to form an NMOS transistor, and the conductivity of the holes is higher than that for electrons.
  • the region of the rate forms a PMOS transistor as a channel region, so that carriers in both the PMOS transistor and the NMOS transistor have higher mobility, which is advantageous for reducing defects in the channel region and improving device performance. Attached field description
  • 1 to 4 are cross-sectional views showing respective intermediate structures in a method of forming a hybrid channel semiconductor device of the prior art
  • Figure 5 is a flow chart showing an embodiment of a method of forming a hybrid trench semiconductor device of the present invention
  • Figures 6 through 16 are cross-sectional views showing respective intermediate structures of an embodiment of a method of forming a hybrid trench semiconductor device of the present invention.
  • the second semiconductor layer is amorphized by ion bombardment, and then the amorphized region is crystallized by solid phase epitaxy to change the crystal face index.
  • this method introduces a defect in the second semiconductor layer during ion bombardment, which affects the performance of the MOS transistor subsequently formed thereon.
  • the present technical solution uses a first semiconductor layer whose surface is covered with a second semiconductor layer, wherein one of the first semiconductor layer and the second semiconductor layer has a higher conductivity to electrons than the hole, and the other to the hole
  • the conductivity is higher than the conductivity of the electrons, after which the second semiconductor layer in a certain region is removed, so that the conductivity of the electrons is higher than the conductivity of the holes and the conductivity of the holes is higher than
  • the regions of the conductivity of the electrons are exposed, and then the region where the conductivity of the electrons is higher than the conductivity of the holes is formed as a channel region to form an NMOS transistor, and the conductivity of the holes is higher than that for electrons.
  • the region of the rate forms a PMOS transistor as a channel region, so that carriers in both the PMOS transistor and the NMOS transistor have higher mobility, which is advantageous for reducing defects in the channel region and improving device performance.
  • FIG. 5 is a flow chart showing a method of forming a hybrid channel semiconductor device according to an embodiment of the present invention. As shown in FIG. 5, the method includes:
  • Step S21 providing a first semiconductor layer, the first semiconductor layer includes an NMOS region and a PMOS region, a surface of the first semiconductor layer is covered with a second semiconductor layer, in the first semiconductor layer and the second semiconductor layer
  • the conductivity of one pair of electrons is higher than the conductivity of holes, and the conductivity of the other of the first semiconductor layer and the second semiconductor layer is higher than that of electrons;
  • Step S22 forming a first dummy gate structure on the second semiconductor layer of the NMOS region, forming a second dummy gate structure on the second semiconductor layer of the PMOS region, and on both sides of the first dummy gate structure a first source region and a first drain region are formed in the second semiconductor layer and the first semiconductor layer, and a second source region and a second source region are formed in the second semiconductor layer and the first semiconductor layer on both sides of the second dummy gate structure a doping type of the first source region and the first drain region is an N-type, and a doping type of the second source region and the second drain
  • Step S23 forming an interlayer dielectric layer on the second semiconductor layer and planarizing, the interlayer dielectric layer covering the second semiconductor layer and a surface thereof and the first dummy gate structure and the second dummy gate structure The surface is flush;
  • Step S24 removing the first dummy gate structure, forming a first opening, removing the second dummy gate structure, forming a second opening;
  • Step S25 forming a first gate structure in the first opening, forming a second gate structure in the second opening, the first gate structure filling the first opening, the second a gate structure filling the second opening, and the first gate structure is formed on one of the first semiconductor layer and the second semiconductor layer having a higher conductivity to electrons, the second gate The structure is formed on one of the first semiconductor layer and the second semiconductor layer having a higher conductivity to holes.
  • step S21 is performed to provide a first semiconductor layer, the first semiconductor layer includes an NMOS region and a PMOS region, a surface of the first semiconductor layer is covered with a second semiconductor layer, and the first One of the semiconductor layer and the second semiconductor layer has a conductivity higher than that of the hole, and the other of the first semiconductor layer and the second semiconductor layer has a higher conductivity to the hole than the electron. Conductivity.
  • the first semiconductor layer 20 is provided.
  • the first semiconductor layer 20 is a semiconductor material, and may be one of single crystal silicon, germanium, germanium silicon or bismuth-V compound, or may be silicon-on-insulator (SOI). , Silicon On Insulator ) structure or epitaxial layer structure on silicon.
  • the first semiconductor layer 20 includes an NMOS region I and a PMOS region II, and a surface of the first semiconductor layer 20 is covered with a second semiconductor layer 21.
  • the second semiconductor layer 21 may be formed on the first semiconductor layer 20 by a direct silicon bonding technique, and has a thickness of 3 nm to 10 nm, such as 5 nm or 8 nm, and the material thereof may be the same as that of the first semiconductor layer 20.
  • the first semiconductor layer 20 is a wafer made of single crystal silicon
  • the second semiconductor layer 21 is A single crystal silicon layer formed on a wafer by direct silicon bonding.
  • the first semiconductor layer 20 may also be a thin film formed of the foregoing material formed on the wafer, and the second semiconductor layer 21 is formed on the first semiconductor by direct silicon bonding.
  • the combination may be a first semiconductor layer 20 made of single crystal silicon and a second semiconductor layer 21 made of silicon germanium, or a first semiconductor layer 20 made of silicon germanium and a second semiconductor layer 20 made of silicon germanium.
  • the crystal plane index of the first semiconductor layer 20 is (100), and the conductivity to electrons is high; the crystal plane index of the second semiconductor layer 21 is (110), and the conductivity to holes is high.
  • a P well (not shown) is further formed in the second semiconductor layer 21 and the first semiconductor layer 20 in the NMOS region I, and the second semiconductor layer 21 and the first semiconductor layer 20 in the PMOS region II
  • An N well (not shown) is also formed therein.
  • the crystal plane index of the first semiconductor layer 20 may be (110), and the crystal plane index of the second semiconductor layer 21 may be (100).
  • step S22 is performed to form a first dummy gate structure on the second semiconductor layer of the NMOS region, and a second dummy gate structure on the second semiconductor layer of the PMOS region, And forming a first source region and a first drain region in the second semiconductor layer and the first semiconductor layer on both sides of the first dummy gate structure, and a second semiconductor layer and a second layer on both sides of the second dummy gate structure Forming a second source region and a second drain region in a semiconductor layer, the doping type of the first source region and the first drain region is N-type, and the doping type of the second source region and the second drain region is P type.
  • a shallow trench isolation region 22 is formed between the NMOS region I and the PMOS region II; thereafter, a second semiconductor layer 21 is formed on the NMOS region I and the PMOS region II, respectively.
  • the dummy gate electrode 24b, the material of the dielectric layer 23a and the dielectric layer 24a may be silicon oxide, silicon nitride or the like, and the formation process thereof is optional.
  • the first dummy gate structure 23 It is also possible to include only the dummy gate electrode 23b. Accordingly, the second dummy gate structure 24 may also include only the dummy gate electrode 24b; subsequently, the second semiconductor layer 21 and the first semiconductor layer 20 in the NMOS region I are Performing a first lightly doped ion implantation, the implanted ions of the type N, such as phosphorus ions, arsenic ions, performing second light doping on the second semiconductor layer 21 and the first semiconductor layer 20 in the PMOS region II Ion implantation, the type of ions implanted is P type, such as boron ions, thereby Forming a first light blend on both sides of the first dummy gate structure 23
  • the impurity region 25a forms a second lightly doped region 26a on both sides of the second dummy gate structure 24.
  • a first spacer 27 is formed on a sidewall of the first dummy gate structure 23, and a second spacer 28 is formed on a sidewall of the second dummy gate structure 24.
  • a cap layer 29 is further formed on the first dummy gate structure 23 and the second dummy gate structure 24, respectively.
  • the first side wall 27, the second side wall 28 and the cap layer 29 in this embodiment are simultaneously formed. Specifically, a dielectric material layer (not shown) is first formed, and the cover layer is covered.
  • the second semiconductor layer 21, the first dummy gate structure 23 and the second dummy gate structure 24, the material of the dielectric material layer in this embodiment may be silicon nitride, silicon oxide, silicon oxynitride or the like, and the formation method may be Chemical vapor deposition (CVD) or atomic layer deposition (ALD); thereafter, a photoresist pattern (not shown) is formed on the first dummy gate structure 23 and the second dummy gate structure 24, and The photoresist pattern is etched into a mask to obtain the first spacer 27, the second spacer 28, and the cap layer 29, and finally the photoresist pattern is removed.
  • the cap layer 29 may be separately formed after the first side wall 27 and the second side wall 28 are formed.
  • the first sidewall spacer 27 and the second spacer spacer 28 After forming the first sidewall spacer 27 and the second spacer spacer 28, performing first source/drain implantation on the second semiconductor layer 21 and the first semiconductor layer 20 in the NMOS region I, in the PMOS region II
  • the second semiconductor layer 21 and the first semiconductor layer 20 perform a second source-drain implant
  • the first source-drain implanted ion type is the same as the first light-doped ion implant, and is also N-type
  • the second The source and drain implanted ions are of the same type as the second lightly doped ion implant, and are also P-type, thereby forming a first source/drain doping region 25b on both sides of the first sidewall spacer 27, on the second side
  • a second source/drain doping region 26b is formed on both sides of the wall 28.
  • the first lightly doped region 25a and the first source and drain doped region 25b together constitute the first source region and the first drain region
  • the second lightly doped region 26a and the second source and drain doped region 26b collectively constitutes the second source region and the second drain region.
  • the implanted ion dose of the first source drain implant and the second source drain implant is greater than the first light doping implant and the second light doping implant, and may generally be two to three orders of magnitude larger.
  • first side wall 27, the second side wall 28, and the cap layer 29 is optional. In other embodiments, the first side wall 27 and the second side may not be formed.
  • the side wall 28 and the cap layer 29, respectively, the source and drain ions are directly applied to the second semiconductor layer 21 and the first semiconductor layer 20 by using the first dummy gate structure 23 and the second dummy gate structure 24 as masks respectively. Injection, forming the first source region, the first drain region, and the second source region and the second drain region.
  • step S23 is performed to form an interlayer dielectric layer on the second semiconductor layer and planarize, the interlayer dielectric layer covering the second semiconductor layer and the surface thereof The surfaces of the first dummy gate structure and the second dummy gate structure are flush.
  • flush means that the height difference between the two is within the tolerances of the process error.
  • an interlayer dielectric layer 30 is formed on the second semiconductor layer 21.
  • the material of the interlayer dielectric layer 30 may be doped or undoped vitreous silica, such as borophosphosilicate glass (BPSG), fluorosilicate glass (FSG), phosphosilicate glass (PSG) or low dielectric constant (low k) material, etc., in this embodiment, preferably doped silica glass, which is formed by chemical vapor deposition.
  • the interlayer dielectric layer 30 covers the second semiconductor layer 21, the first side wall 27, the second spacer 28, and the cap layer 29.
  • the interlayer dielectric layer 30 is planarized, such as chemical mechanical polishing (CMP), to expose the cap layer 29.
  • CMP chemical mechanical polishing
  • the chemical mechanical polishing is stopped on the surface of the cap layer 29 by specifically using an End Point technique.
  • the interlayer dielectric layer 30 and the cap layer are planarized to expose the tops of the first dummy gate structure 23 and the second dummy gate structure 24, and the planarization process also employs chemistry.
  • Mechanical polishing The polishing process of this step can be controlled by endpoint detection or polishing thickness to reduce over-polishing of the first dummy gate structure 23 and the second dummy gate structure 24.
  • the polishing thickness can be controlled by the two-step polishing process during the planarization process, and the pair is reduced.
  • the first dummy gate structure 23 and the second dummy gate structure 24 cause over-polishing.
  • the cap layer 29 is not formed in the previous step, the interlayer dielectric layer 30 may be directly planarized to expose the first dummy gate structure 23 and the second dummy gate. The top of structure 24.
  • step S24 is performed to remove the first dummy gate structure, form a first opening, and remove the second dummy gate structure to form a second opening.
  • a first opening 31 and a second opening 32 are formed at their original positions, respectively, the first opening 31 and the first opening
  • the bottom of the two openings 32 exposes the second semiconductor layer 21.
  • the removing may be performed by first removing the dummy gate electrodes in the first dummy gate structure and the second dummy gate structure, and then removing the dielectric layer under the dummy gate electrode; or removing only the dummy gate electrode. If only the dummy gate electrode is included in the first dummy gate structure and the second dummy gate structure, it can be removed in one step.
  • step S25 is performed to form a first gate structure in the first opening, and a second gate structure in the second opening, where the first gate structure is filled Full of the first opening, the second gate structure fills the second opening, and the first gate structure is formed in the first semiconductor layer and the second semiconductor layer to conduct electrons On the upper one, the second gate structure is formed on one of the first semiconductor layer and the second semiconductor layer having a higher conductivity to holes.
  • a mask layer is formed to cover the sidewalls and the bottom of the first opening 31 and the second opening 32. And a surface of the interlayer dielectric 30, and etching the mask layer to form a patterned mask layer 33 to define a pattern of the first opening 31.
  • the material of the mask layer may be a dielectric material such as silicon oxide or silicon nitride, or may be a photoresist layer formed by spin coating.
  • the patterned mask layer 33 covers the PMOS region II and exposes the NMOS region I.
  • the patterned mask layer is etched as a mask, the second semiconductor layer 21 at the bottom of the first opening 31 is removed, the first semiconductor layer 20 is exposed, and then the pattern is removed.
  • the method of removing the second semiconductor layer 21 at the bottom of the first opening 31 is selective wet etching, and the etching solution may be a tetramethylammonium hydroxide (TMAH) solution. Due to the selective wet etching, the etching process causes less damage to the second semiconductor layer 21 at the bottom of the opening 31.
  • TMAH tetramethylammonium hydroxide
  • dry etching such as reactive ion etching (RIE) may be employed to cause damage to the second semiconductor layer 21 by dry etching than by ion implantation as mentioned in the background art.
  • RIE reactive ion etching
  • the method of crystallization is small, and the damage caused by the wet etching to the second semiconductor layer 21 is smaller than that caused by the dry etching. Since the second semiconductor layer 21 at the bottom of the opening 31 will serve as the channel region of the NMOS transistor in the subsequent process, reducing damage and defects therein will significantly improve device performance.
  • a gate dielectric material layer is first formed (not shown in the drawing, and in the embodiment in which the gate dielectric layer is not removed after removing the dummy gate electrode, this step is not required), covering the first opening and the second opening a sidewall and a bottom and the interlayer dielectric layer 30, the material of the gate dielectric material layer being a high dielectric constant (high-k) material, such as Hf02, HFSiO, HfON, La203, LaA10, A1203, Zr02, ZrSiO, a combination of one or more of Ti02 or Y203 formed by chemical vapor deposition or atomic layer deposition; thereafter, a gate electrode material layer (not shown) is formed, covering the gate dielectric material layer and filling
  • the first opening and the second opening, the material of the gate electrode material layer is a metal such as tungsten (W), aluminum (Al), titanium (Ti), cobalt (Co) or nickel (Ni), etc.
  • a function metal layer is pre-formed on the gate dielectric layer, and the work function metal layer material is a combination of one or more of TiN, ⁇ 1 ⁇ , TaN, TaAIN or TaC;
  • the gate electrode material layer and the gate dielectric The material layer is planarized to expose the surface of the interlayer dielectric layer 30 to form a first gate structure 33 and a second gate structure 34, respectively, the first gate structure 33 including a gate dielectric layer 33a and a gate
  • the electrode 33b, the second gate structure 34 includes a gate dielectric layer 34a and a gate electrode 34b.
  • a third semiconductor layer 35 is formed at the bottom of the first opening, and the third semiconductor layer 35 may be formed by epitaxy.
  • the surface of the third semiconductor layer 35 is flush with the surface of the second semiconductor layer 21, and the third semiconductor layer 35 has the same crystal face index as the first semiconductor layer 20, which is specifically (100), the electron has a high conductivity, and therefore the third semiconductor layer 35 serves as a channel region of the NMOS transistor, and the carrier mobility of the NMOS transistor can also be improved.
  • a third semiconductor layer 35 is formed at the bottom of the second opening, and the third semiconductor layer 35 has the same crystal face index as the first semiconductor layer 20, specifically (110) in this embodiment, and has a high conduction to holes. Therefore, the third semiconductor layer 35 serves as a channel region of the PMOS transistor, and the carrier mobility of the PMOS transistor can also be improved.
  • the surface of the third semiconductor layer 35 is flush with the surface of the second semiconductor layer 21, which compensates for the difference in height between the gate electrode 33b in the first gate structure 33 and the gate electrode 34b in the second gate structure 34.
  • the heights of the gate electrode 33b and the gate electrode 34b are made the same, thereby improving the uniformity of the device and improving the performance of the device.
  • the hybrid channel semiconductor device formed in this embodiment includes: a first semiconductor layer 20 and a second semiconductor layer 21 overlying the first semiconductor layer and the second semiconductor layer
  • the conductivity of one pair of electrons is higher than the conductivity of holes, and the conductivity of the other of the first semiconductor layer and the second semiconductor layer is higher than that of electrons
  • the crystal plane index of the first semiconductor layer 20 is (100), the crystal plane index of the second semiconductor layer is (110); the first gate structure 33, the first semiconductor formed in the NMOS region I a second gate structure 34 formed on the second semiconductor layer 21 in the PMOS region II; a first source region and a first drain region formed on both sides of the first gate structure 33
  • the doping type is N-type; the second source region and the second drain region, the second semiconductor layer 21 and the second surface formed on both sides of the second gate structure 34
  • the doping type is P-type; in addition, the hybrid channel in this embodiment
  • the semiconductor device further comprises: a first semiconductor layer 20 and a second semiconductor layer 21 overlying the first semiconductor
  • the first source region and the first drain region include a second semiconductor layer 21 under the first sidewall spacer 27 and a first lightly doped region 25a in the first semiconductor layer 20 and are located at the first a second semiconductor layer 21 on both sides of the sidewall spacer 27 and a first source/drain doping region 25b in the first semiconductor layer 20; the second source region and the second drain region are disposed under the second sidewall spacer 28 a second light-doped region 26a in the second semiconductor layer 21 and the first semiconductor layer 20, and a second source-drain doping in the second semiconductor layer 21 and the first semiconductor layer 20 on both sides of the second spacer 28 Miscellaneous area 26b.
  • Crystal due to the channel region of the NMOS transistor in the NMOS region I The surface index is (100), the mobility of carriers (electrons) is faster, and the crystal plane index of the channel region of the PMOS transistor in PMOS region II is (110), and the migration of carriers (holes) The rate is also faster, so the hybrid channel semiconductor device formed in this embodiment has a faster response speed; and during the formation, the first semiconductor layer 20 and the second gate structure under the first gate structure 33 The second semiconductor layer 21 under 34 is not subjected to ion bombardment or the like, which reduces defects in the channel region of the device.
  • the hybrid channel semiconductor device of the present embodiment may further include a third semiconductor layer 35 formed between the first semiconductor layer 20 and the first gate structure 33, the surface of the third semiconductor layer 35 It is flush with the surface of the second semiconductor layer 21 and has the same crystal face index as the first semiconductor layer 20. Since the surface of the third semiconductor layer 35 is flush with the surface of the second semiconductor layer 21, the heights of the gate electrode 33b and the gate electrode 34b are the same, improving the uniformity of the device.
  • first sidewall spacer 27, the second sidewall spacer 28, the shallow trench isolation region 22, the first lightly doped region 25a and the second lightly doped region 26a, and the third semiconductor layer 35 are optional. In other embodiments, the above structure may not be formed.
  • the crystal plane index of the first semiconductor layer 20 is (100), and the crystal plane index of the second semiconductor layer 21 is (110).
  • corresponding changes may also be performed.
  • the crystal plane index of the channel region of the NMOS transistor is (100)
  • the crystal plane index of the channel region of the PMOS transistor is (no)
  • the first semiconductor layer having a plane index of (110) is selected.
  • the second semiconductor layer having a face index of (100) is covered thereon, and then a portion of the second semiconductor layer in the PMOS region II is removed according to the method in the above embodiment, so that the gate structure of the NMOS transistor is formed.
  • a gate structure of the PMOS transistor is formed on the first semiconductor layer to improve the performance of the entire hybrid channel semiconductor device.
  • the crystal plane index of the channel region of the NMOS transistor is (100), and the crystal plane index of the channel region of the PMOS transistor is (110), so that the PMOS transistor and The carrier mobility of the NMOS transistor is relatively fast, and the ion bombardment process to the channel region in the prior art is avoided during the formation process, the defects in the channel region are reduced, and the device performance is improved.

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Description

沟遣半导体器件及其形成方法
本申请要求于 2010年 9月 3日提交中国专利局、申请号为 201010273120.0、 发明名称为" ¾ ^沟遣半 件及其形成方法"的中国专利申请的优先权，其 全部内容通过引用结合在本申请中。
城
本发明涉及半导体器件及半导体制造领域，特别涉及一种混合沟道半导体 器件及其形成方法。
背 *
经研究发现， 在半导体器件中 （以采用硅村底为例）， 电子（electron )在 晶面指数 ( indices of crystal face ) 为 ( 100 ) 的硅村底中的迁移率较高， 而空 穴（hole )在晶面指数为 （110 ) 的硅村底中的迁移率较高。 而当前的超大规 模集成电路技术中的主导技术为 CMOS工艺， CMOS工艺需要在同一村底上 形成 PMOS晶体管和 NMOS晶体管， 因此， 为了改善器件性能， 提高整个电 路的响应速度， 需要在同一村底上集成晶面指数为 （ 100 )和（ 110 )的两种硅 表面， 从而在晶面指数为 （100 )的硅村底上形成 NMOS晶体管， 在晶面指数 为（ 110 )的硅村底上形成 PMOS晶体管，即混合沟道半导体器件（ Hybrid Silicon Channel Device )。
图 1至图 4示出了现有技术的一种混合沟道半导体器件的形成方法。
如图 1所示， 提供第一半导体层 10, 所述第一半导体层 10为单晶硅， 其 晶面指数为 （100 ), 所述第一半导体层 10上形成有第二半导体层 11 , 所述第 二半导体层 11是通过直接硅键合 ( DSB, Direct Silicon Bonded )技术形成于 所述第一半导体层 10上的， 其材料也是单晶硅， 其晶面指数为 （110 )。 所述 第一半导体层 10包括区域 I、 区域 Π和区域 in, 其中， 区域 I和区域 m中形 成有 P阱（P-well ) (图中未示出）， 区域 II中形成有 N阱（ N-well ) (图中未 示出）， 相邻区域相接的部分形成有浅沟槽隔离区 （ STI , Shallow Trench Isolation ) 12。
如图 2所示， 在所述区域 II中的第二半导体层 11上形成掩膜图形 13 , 所 述掩膜图形 13可以是光刻胶图形或硬掩膜图形， 以所述掩膜图形 13为掩膜， 对所述第二半导体层 11进行离子轰击， 使所述区域 I和区域 III中的第二半导 体层 11非晶化， 形成非晶硅层 lla。
如图 3所示， 使用固相外延（SPE, Solid Phase Epitaxy )工艺将所述区域 I和区域 III中的非晶硅层转化为单晶硅层 lib, 所述单晶硅层 lib具有和第一 半导体层 10相同的晶面指数， 即（100 )。 至此， 所述第一半导体层 10表面的 区域 I和区域 ΠΙ中的单晶硅层 lib的晶面指数为（ 100 ), 区域 II中的第二半导 体层 11的晶面指数为 （110 )。
如图 4所示， 之后， 使用现有技术中常规的 CMOS工艺， 在所述区域 I 和区域 III中形成 NMOS晶体管 14和 16, 在所述区域 II中形成 PMOS晶体管 15。
关于上述方法的更多说明请参见发表于 "Electron Devices Meeting, 2006.
IEDM '06. International "的学术论文 "Direct Silicon Bonded ( DSB ) Substrate
Solid Phase Epitaxy ( SPE ) Integration Scheme Study for High Performance Bulk
CMOS" , 第一作者为 Haizhou Yin。
但是， 上述方法在对图 2中所示的第二半导体层 11进行离子轰击进行非 晶化时， 会对所述区域 I和区域 III中的非晶硅 11a层造成损伤从而引入缺陷， 在重新晶化形成图 3中所示的单晶硅层 lib之后， 该缺陷仍然会存在。如果该 缺陷位于图 4中所示的 NMOS晶体管 14和 16的沟道区域中，则会影响 NMOS 晶体管 14和 16的性能。
发明内容
本发明解决的问题是提供混合沟道半导体器件及其形成方法， 减少沟道 区域中的缺陷， 改善器件性能。
为解决上述问题， 本发明提供了一种混合沟道半导体器件的形成方法， 包括：
提供第一半导体层， 所述第一半导体层包括 NMOS区域和 PMOS区域， 所 述第一半导体层的表面覆盖有第二半导体层，所述第一半导体层和第二半导体 层中的一个对电子的传导率高于对空穴的传导率，所述第一半导体层和第二半 导体层中的另一个对空穴的传导率高于对电子的传导率；
在所述 NMOS区域的第二半导体层上形成第一伪栅结构， 在所述 PMOS区 域的第二半导体层上形成第二伪栅结构，并在所述第一伪栅结构两侧的第二半 导体层和第一半导体层内形成第一源区和第一漏区，在所述第二伪栅结构两侧 的第二半导体层和第一半导体层内形成第二源区和第二漏区，所述第一源区和 第一漏区的掺杂类型为 N型， 所述第二源区和第二漏区的掺杂类型为 P型； 在所述第二半导体层上形成层间介质层并平坦化， 所述层间介质层覆盖 所述第二半导体层且其表面与所述第一伪栅结构和第二伪栅结构的表面齐平； 去除所述第一伪栅结构， 形成第一开口， 去除所述第二伪栅结构， 形成 第二开口；
在所述第一开口中形成第一栅极结构， 在所述第二开口中形成第二栅极 结构， 所述第一栅极结构填满所述第一开口， 所述第二栅极结构填满所述第二 开口，且所述第一栅极结构形成在所述第一半导体层和第二半导体层中对电子 的传导率较高的一个上，所述第二栅极结构形成在所述第一半导体层和第二半 导体层中对空穴的传导率较高的一个上。
可选的， 所述第二半导体层的厚度为 3nm至 10nm。
可选的， 所述第一半导体层的晶面指数为 （100 ), 所述第二半导体层的 晶面指数为 （110 )。
可选的， 所述在所述第一开口中形成第一栅极结构， 在所述第二开口中 形成第二栅极结构包括：
去除所述第一开口底部的第二半导体层， 暴露出所述第一半导体层； 在所述第一开口中形成第一栅极结构， 在所述第二开口中形成第二栅极 结构。
可选的， 在形成所述第一栅极结构和第二栅极结构之前， 所述混合沟道 半导体器件的形成方法还包括： 在所述第一开口底部形成第三半导体层， 所述 第三半导体层的表面与所述第二半导体层的表面齐平，所述第三半导体层具有 和第一半导体层相同的晶面指数。
可选的， 所述去除所述第一开口底部的第二半导体层包括：
形成掩膜层， 覆盖所述第一开口和第二开口的底部；
对所述掩膜层进行图形化， 定义出所述第一开口的图形；
以图形化后的掩膜层为掩膜进行刻蚀， 去除所述第一开口底部的第二半 导体层；
去除所述图形化后的掩膜层。
可选的， 所述第一半导体层的晶面指数为 （110 ), 所述第二半导体层的 晶面指数为 （100 )。 可选的， 所述在所述第一开口中形成第一栅极结构， 在所述第二开口中 形成第二栅极结构包括：
去除所述第二开口底部的第二半导体层， 暴露出所述第一半导体层； 在所述第一开口中形成第一栅极结构， 在所述第二开口中形成第二栅极 结构。
可选的， 在形成所述第一栅极结构和第二栅极结构之前， 还包括： 在所 述第二开口底部形成第三半导体层，所述第三半导体层的表面与所述第二半导 体层的表面齐平， 所述第三半导体层具有和第一半导体层相同的晶面指数。
可选的， 所述去除所述第二开口底部的第二半导体层包括：
形成掩膜层， 覆盖所述第一开口和第二开口的侧壁和底部， 并覆盖所述 层间介质层的表面；
对所述掩膜层进行图形化， 定义出所述第二开口的图形；
以图形化后的掩膜层为掩膜进行刻蚀， 去除所述第二开口底部的第二半 导体层；
去除所述图形化后的掩膜层。
可选的， 采用湿法刻蚀去除所述第二半导体层。
可选的， 所述湿法刻蚀中的刻蚀溶液为四甲基氢氧化铵溶液。
可选的， 所述第一半导体层和第二半导体层的材料相同， 选自单晶硅、 锗、 锗硅或 m-v族化合物。
可选的， 所述第一半导体层和第二半导体层的材料不同， 所述第一半导 体层的材料选自单晶硅、 锗、 锗硅或 m- v族化合物中的一种， 所述第二半导 体层的材料选自单晶硅、 锗、 锗硅或 m-v族化合物中的另一种。
为解决上述问题， 本发明提供了一种混合沟道半导体器件， 包括： 第一半导体层和覆盖在所述第一半导体层上的第二半导体层， 所述第一 半导体层包括 NMOS区域和 PMOS区域， 所述第一半导体层和第二半导体层中 的一个对电子的传导率高于对空穴的传导率，所述第一半导体层和第二半导体 层中的另一个对空穴的传导率高于对电子的传导率；
第一栅极结构，形成于所述 NMOS区域中第一半导体层和第二半导体层中 对电子的传导率较高的一个上；
第二栅极结构，形成于所述 PMOS区域中第一半导体层和第二半导体层中 对空穴的传导率较高的一个上； 第一源区和第一漏区，形成于所述 NM0S区域中第一栅极结构两侧的第二 半导体层和第一半导体层内， 掺杂类型为 N型；
第二源区和第二漏区，形成于所述 PMOS区域中第二栅极结构两侧的第二 半导体层和第一半导体层内， 掺杂类型为 P型。
可选的， 所述第二半导体层的厚度为 3nm至 10nm。
可选的， 所述第一半导体层的晶面指数为 （100 ), 所述第二半导体层的 晶面指数为（110 ), 所述第一栅极结构形成于所述第一半导体层上， 所述第二 栅极结构形成于所述第二半导体层上。
可选的， 所述混合沟道半导体器件还包括第三半导体层， 形成于所述第 一栅极结构和第一半导体层之间，所述第三半导体层的表面与所述第二半导体 层的表面齐平， 所述第三半导体层具有和第一半导体层相同的晶面指数。
可选的， 所述第一半导体层的晶面指数为（110 ), 所述第二半导体层的晶 面指数为（100 ), 所述第一栅极结构形成于所述第二半导体层上， 所述第二栅 极结构形成于所述第一半导体层上。
可选的， 所述混合沟道半导体器件还包括第三半导体层， 形成于所述第 二栅极结构和第一半导体层之间，所述第三半导体层的表面与所述第二半导体 层的表面齐平， 所述第三半导体层具有和第一半导体层相同的晶面指数。
可选的， 所述第一半导体层和第二半导体层的材料相同， 选自单晶硅、 锗、 锗硅或 m-v族化合物。
可选的， 所述第一半导体层和第二半导体层的材料不同， 所述第一半导 体层的材料选自单晶硅、 锗、 锗硅或 m-v族化合物中的一种， 所述第二半导 体层的材料选自单晶硅、 锗、 锗硅或 m-v族化合物中的另一种。
与现有技术相比， 本发明的技术方案有如下优点：
本技术方案使用表面覆盖有第二半导体层的第一半导体层， 其中第一半 导体层和第二半导体层中的一个对电子的传导率高于对空穴的传导率，另一个 对空穴的传导率高于对电子的传导率，之后，将某一区域中的第二半导体层去 除，使对电子的传导率高于对空穴的传导率的区域和对空穴的传导率高于对电 子的传导率的区域均得以暴露，再之后，将对电子的传导率高于对空穴的传导 率的区域作为沟道区形成 NMOS晶体管，将对空穴的传导率高于对电子的传导 率的区域作为沟道区形成 PMOS晶体管， 使得 PMOS晶体管和 NMOS晶体管中 的载流子都具有较高的迁移率， 利于减少沟道区中的缺陷、 改善了器件性能。 附田说明
图 1至图 4是现有技术的一种混合沟道半导体器件的形成方法中各中间结 构的剖面图；
图 5是本发明混合沟道半导体器件的形成方法实施例的流程示意图； 图 6至图 16是本发明混合沟道半导体器件的形成方法实施例的各中间结 构的剖面图。
实旄方式
现有技术的混合沟道半导体器件的形成方法中， 通过离子轰击将第二半 导体层非晶化，之后使用固相外延将非晶化的区域进行晶化， 实现晶面指数的 改变。 但是该方法在离子轰击的过程中， 会在第二半导体层中引入缺陷， 该缺 陷会影响后续形成在其上的 MOS晶体管的性能。
本技术方案使用表面覆盖有第二半导体层的第一半导体层， 其中第一半 导体层和第二半导体层中的一个对电子的传导率高于对空穴的传导率，另一个 对空穴的传导率高于对电子的传导率，之后，将某一区域中的第二半导体层去 除，使对电子的传导率高于对空穴的传导率的区域和对空穴的传导率高于对电 子的传导率的区域均得以暴露，再之后，将对电子的传导率高于对空穴的传导 率的区域作为沟道区形成 NMOS晶体管，将对空穴的传导率高于对电子的传导 率的区域作为沟道区形成 PMOS晶体管， 使得 PMOS晶体管和 NMOS晶体管中 的载流子都具有较高的迁移率， 利于减少沟道区中的缺陷、 改善了器件性能。
为使本发明的上述目的、 特征和优点能够更为明显易懂， 下面结合附图 对本发明的具体实施方式做详细的说明。
在以下描述中阐述了具体细节以便于充分理解本发明。 但是本发明能够 以多种不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本发 明内涵的情况下做类似推广。 因此本发明不受下面公开的具体实施方式的限 制。
图 5示出了本发明实施例的混合沟道半导体器件的形成方法的流程示意 图， 如图 5所示， 包括：
步骤 S21 ,提供第一半导体层，所述第一半导体层包括 NMOS区域和 PMOS 区域， 所述第一半导体层的表面覆盖有第二半导体层， 所述第一半导体层和第 二半导体层中的一个对电子的传导率高于对空穴的传导率，所述第一半导体层 和第二半导体层中的另一个对空穴的传导率高于对电子的传导率； 步骤 S22, 在所述 NMOS区域的第二半导体层上形成第一伪栅结构， 在所 述 PMOS区域的第二半导体层上形成第二伪栅结构， 并在所述第一伪栅结构两 侧的第二半导体层和第一半导体层内形成第一源区和第一漏区，在所述第二伪 栅结构两侧的第二半导体层和第一半导体层内形成第二源区和第二漏区，所述 第一源区和第一漏区的掺杂类型为 N型， 所述第二源区和第二漏区的掺杂类型 为 P型；
步骤 S23, 在所述第二半导体层上形成层间介质层并平坦化， 所述层间介 质层覆盖所述第二半导体层且其表面与所述第一伪栅结构和第二伪栅结构的 表面齐平；
步骤 S24, 去除所述第一伪栅结构， 形成第一开口， 去除所述第二伪栅结 构， 形成第二开口；
步骤 S25, 在所述第一开口中形成第一栅极结构， 在所述第二开口中形成 第二栅极结构， 所述第一栅极结构填满所述第一开口， 所述第二栅极结构填满 所述第二开口，且所述第一栅极结构形成在所述第一半导体层和第二半导体层 中对电子的传导率较高的一个上，所述第二栅极结构形成在所述第一半导体层 和第二半导体层中对空穴的传导率较高的一个上。
下面结合图 5和图 6至图 16对本发明实施例的混合沟道半导体器件的形成 方法进行详细说明。
参考图 5和图 6, 执行步骤 S21 , 提供第一半导体层， 所述第一半导体层包 括 NMOS区域和 PMOS区域， 所述第一半导体层的表面覆盖有第二半导体层， 且所述第一半导体层和第二半导体层中的一个对电子的传导率高于对空穴的 传导率，所述第一半导体层和第二半导体层中的另一个对空穴的传导率高于对 电子的传导率。
具体的， 提供第一半导体层 20, 所述第一半导体层 20为半导体材料， 可 以是单晶硅、锗、锗硅或 ΠΙ - V族化合物中的一种，还可以是绝缘体上硅（ SOI , Silicon On Insulator )结构或硅上外延层结构。 所述第一半导体层 20包括 NMOS 区域 I和 PMOS区域 II , 所述第一半导体层 20的表面覆盖有第二半导体层 21。 所述第二半导体层 21可以通过直接硅键合技术形成于所述第一半导体层 20上， 其厚度为 3nm至 10nm, 如 5nm或 8nm, 其材料可以与第一半导体层 20的材料相 同， 也可以不同， 如采用单晶硅、 锗、 锗硅或 III- V族化合物中的另一种。 本 实施例中， 所述第一半导体层 20为单晶硅材质的晶圓， 所述第二半导体层 21 为通过直接硅键合形成在晶圓上的单晶硅层。 另外， 在其他具体实施例中， 所 述第一半导体层 20也可以是形成在晶圓上的前述材料构成的薄膜，所述第二半 导体层 21通过直接硅键合形成在所述第一半导体层 20上，作为示例， 其组合方 式可以为单晶硅材质的第一半导体层 20和锗硅材质的第二半导体层 21 ,或锗硅 材质的第一半导体层 20和锗硅材质的第二半导体层 21 , 等等， 其中采用锗硅材 料利于使形成的半导体器件具有更高的载流子迁移率。
所述第一半导体层 20和第二半导体成 21中的一个对电子的传导率高于对 空穴的传导率， 另一个对空穴的传导率高于对电子的传导率。 本实施例中， 第 一半导体层 20的晶面指数为 （100 ), 对电子的传导率较高； 第二半导体层 21 的晶面指数为（110 ), 对空穴的传导率较高。 所述 NMOS区域 I中的第二半导 体层 21和第一半导体层 20内还形成有 P阱（图中未示出）， 所述 PMOS区域 II中 的第二半导体层 21和第一半导体层 20内还形成有 N阱（图中未示出）。 在其他 实施例中， 第一半导体层 20的晶面指数可以为（110 ), 第二半导体层 21的晶面 指数可以为 （100 )。
参考图 5、 图 7和图 8, 执行步骤 S22, 在所述 NMOS区域的第二半导体层上 形成第一伪栅结构， 在所述 PMOS区域的第二半导体层上形成第二伪栅结构， 并在所述第一伪栅结构两侧的第二半导体层和第一半导体层内形成第一源区 和第一漏区，在所述第二伪栅结构两侧的第二半导体层和第一半导体层内形成 第二源区和第二漏区， 所述第一源区和第一漏区的掺杂类型为 N型， 所述第二 源区和第二漏区的掺杂类型为 P型。
如图 7所示， 首先， 在所述 NMOS区域 I和 PMOS区域 II之间形成浅沟槽 隔离区 22; 之后， 分别在所述 NMOS区域 I和 PMOS区域 II的第二半导体层 21 上形成第一伪栅结构 23和第二伪栅结构 24, 其中， 第一伪栅结构 23包括介质层 23a和位于其上的伪栅电极 23b, 所述第二伪栅结构 24包括介质层 24a和位于其 上的伪栅电极 24b, 所述介质层 23a和介质层 24a的材料可以是氧化硅、 氮化硅 等， 其形成过程是可选的， 在其他实施例中， 所述第一伪栅结构 23也可以仅包 括伪栅电极 23b, 相应的， 所述第二伪栅结构 24也可以仅包括伪栅电极 24b; 随 后，对所述 NMOS区域 I中的第二半导体层 21和第一半导体层 20进行第一轻掺 杂离子注入， 其注入的离子类型为 N型， 如磷离子、 砷离子， 对所述 PMOS区 域 II中的第二半导体层 21和第一半导体层 20进行第二轻掺杂离子注入，其注入 的离子类型为 P型， 如硼离子， 从而在所述第一伪栅结构 23两侧形成第一轻掺 杂区 25a, 在所述第二伪栅结构 24两侧形成第二轻掺杂区 26a。
如图 8所示， 在所述第一伪栅结构 23的侧壁上形成第一侧墙 27, 在所述第 二伪栅结构 24的侧壁上形成第二侧墙 28。之后， 本实施例中还在所述第一伪栅 结构 23和第二伪栅结构 24上分别形成帽层（cap layer ) 29。 作为一个优选的实 施例，本实施例中的第一侧墙 27、第二侧墙 28和帽层 29是同时形成的，具体的， 首先形成介质材料层（图中未示出）， 覆盖所述第二半导体层 21、 第一伪栅结 构 23和第二伪栅结构 24, 本实施例中所述介质材料层的材料可以为氮化硅、氧 化硅、 氮氧化硅等， 形成方法可以为化学气相沉积（CVD )或是原子层沉积 ( ALD ); 之后， 在所述第一伪栅结构 23和第二伪栅结构 24上形成光刻胶图形 (图中未示出 ), 并以所述光刻胶图形为掩膜进行刻蚀，得到所述第一侧墙 27、 第二侧墙 28和帽层 29, 最后将所述光刻胶图形去除。 当然， 在其他实施例中， 也可以在形成第一侧墙 27和第二侧墙 28之后， 单独形成所述帽层 29。在形成所 述第一侧墙 27和第二侧墙 28之后， 对所述 NMOS区域 I中的第二半导体层 21 和第一半导体层 20进行第一源漏注入， 对所述 PMOS区域 II中的第二半导体层 21和第一半导体层 20进行第二源漏注入，所述第一源漏注入的离子类型与所述 第一轻掺杂离子注入相同， 也为 N型， 所述第二源漏注入的离子类型与所述第 二轻掺杂离子注入相同， 也为 P型， 从而在所述第一侧墙 27两侧形成第一源漏 掺杂区 25b,在所述第二侧墙 28两侧形成第二源漏掺杂区 26b。所述第一轻掺杂 区 25a和第一源漏掺杂区 25b共同构成了所述第一源区和第一漏区，所述第二轻 掺杂区 26a和第二源漏掺杂区 26b共同构成了所述第二源区和第二漏区。 其中， 所述第一源漏注入和第二源漏注入的注入离子剂量大于所述第一轻掺杂注入 和第二轻掺杂注入， 一般可以大 2至 3个数量级。
需要说明的是， 所述第一侧墙 27、 第二侧墙 28和帽层 29的形成过程是可 选的， 在其他实施例中， 也可以不形成所述第一侧墙 27、 第二侧墙 28以及帽层 29, 而是分别以所述第一伪栅结构 23和第二伪栅结构 24为掩膜， 直接对所述第 二半导体层 21和第一半导体层 20进行源漏离子注入， 形成所述第一源区、第一 漏区和第二源区、 第二漏区。
参考图 5和图 9至图 11 , 执行步骤 S23, 在所述第二半导体层上形成层间介 质层并平坦化，所述层间介质层覆盖所述第二半导体层且其表面与所述第一伪 栅结构和第二伪栅结构的表面齐平。 本文件中， 术语 "齐平" 意指二者的高度 差在工艺误差允许的范围内。 如图 9所示， 在所述第二半导体层 21上形成层间介质层 30, 所述层间介质 层 30的材料可以为掺杂或未掺杂的氧化硅玻璃， 如硼磷硅玻璃（ BPSG )、 氟硅 玻璃（FSG )、 磷硅玻璃 ( PSG )或低介电常数（low k )材料等， 本实施例中 优选为掺杂的氧化硅玻璃， 其形成方法为化学气相沉积， 所述层间介质层 30 覆盖所述第二半导体层 21、 第一侧墙 27、 第二侧墙 28以及帽层 29。
如图 10所示，对所述层间介质层 30进行平坦化，如化学机械抛光（CMP ), 至暴露所述帽层 29。 本实施例中具体通过终点检测（End Point )技术， 使得化 学机械抛光停在所述帽层 29的表面。
如图 11所示，对所述层间介质层 30和帽层进行平坦化，至暴露出所述第一 伪栅结构 23和第二伪栅结构 24的顶部， 所述平坦化过程同样采用化学机械抛 光。本步骤的抛光过程可以通过终点检测或是抛光厚度来控制， 以减少对第一 伪栅结构 23和第二伪栅结构 24的过抛。
同时结合图 10, 由于所述第一伪栅结构 23和第二伪栅结构 24的顶部形成 有帽层 29, 因此， 在平坦化过程中， 可以通过两步抛光过程来控制抛光厚度， 减少对第一伪栅结构 23和第二伪栅结构 24造成的过抛。 需要说明的是，如果之 前的步骤中并没有形成所述帽层 29 ,则可以直接对所述层间介质层 30进行平坦 化， 至暴露出所述第一伪栅结构 23和第二伪栅结构 24的顶部。
参考图 5和图 12, 执行步骤 S24, 去除所述第一伪栅结构， 形成第一开口， 去除所述第二伪栅结构， 形成第二开口。 具体的， 如图 12所示， 将所述第一伪 栅结构和第二伪栅结构去除后， 分别在其原位置形成第一开口 31和第二开口 32, 所述第一开口 31和第二开口 32的底部暴露出所述第二半导体层 21。去除的 过程可以是首先去除所述第一伪栅结构和第二伪栅结构中的伪栅电极，之后再 去除伪栅电极下方的介质层； 也可以仅去除所述伪栅电极。若所述第一伪栅结 构和第二伪栅结构中仅包括伪栅电极， 则可以一步去除。
参考图 5和图 13至图 16, 执行步骤 S25 , 在所述第一开口中形成第一栅极 结构， 在所述第二开口中形成第二栅极结构， 所述第一栅极结构填满所述第一 开口， 所述第二栅极结构填满所述第二开口，且所述第一栅极结构形成在所述 第一半导体层和第二半导体层中对电子的传导率较高的一个上，所述第二栅极 结构形成在所述第一半导体层和第二半导体层中对空穴的传导率较高的一个 上。
参考图 13 , 形成掩膜层， 覆盖所述第一开口 31和第二开口 32的侧壁和底 部以及所述层间介质 30的表面， 并对所述掩膜层进行刻蚀， 形成图形化后的掩 膜层 33, 以定义出所述第一开口 31的图形。 所述掩膜层的材料可以是氧化硅、 氮化硅等介质材料， 也可以是旋涂形成的光刻胶层。 具体的， 本实施例中， 所 述图形化后的掩膜层 33覆盖 PMOS区域 II , 暴露出 NMOS区域 I 。
参考图 14, 以图形化后的掩膜层为掩膜进行刻蚀， 去除所述第一开口 31 底部的第二半导体层 21 ,暴露出所述第一半导体层 20,之后去除所述图形化后 的掩膜层。本实施例中，去除第一开口 31底部的所述第二半导体层 21的方法为 选择性的湿法刻蚀， 刻蚀溶液可为四甲基氢氧化铵（TMAH )溶液。 由于采用 的是选择性的湿法刻蚀， 因而刻蚀过程对所述开口 31底部的第二半导体层 21 造成的损伤较轻。 另外， 在其他实施例中， 也可以采用干法刻蚀， 如反应离子 刻蚀（RIE ),采用干法刻蚀对第二半导体层 21造成的损伤比背景技术中提及的 离子注入实现非晶化的方法小，而采用湿法刻蚀对第二半导体层 21造成的损伤 比干法刻蚀造成的损伤更小。 由于后续的工艺过程中， 所述开口 31底部的第二 半导体层 21将作为 NMOS晶体管的沟道区，减少其中的损伤和缺陷将明显改善 器件性能。
参考图 15 , 首先形成栅介质材料层 （图中未示出， 且在去除伪栅电极后 未去除栅介质层的实施例中， 无需此步骤）， 覆盖所述第一开口和第二开口的 侧壁和底部以及所述层间介质层 30, 所述栅介质材料层的材料为高介电常数 ( high-k )材料， 如 Hf02、 HFSiO、 HfON、 La203、 LaA10、 A1203、 Zr02、 ZrSiO、 Ti02或 Y203中的一种或几种的组合，其形成方法为化学气相沉积或原 子层沉积； 之后， 形成栅电极材料层（图中未示出）， 覆盖所述栅介质材料层 并填满所述第一开口和第二开口，所述栅电极材料层的材料为金属，如钨（ W )、 铝（Al )、 钛（Ti )、 钴（Co )或镍（Ni )等， 在形成所述栅电极之前， 在所述 栅介质层上预先形成功函数金属层， 所述功函数金属层材料为 TiN、 ΉΑ1Ν、 TaN、 TaAIN或 TaC中的一种或几种的组合； 接下来， 对所述栅电极材料层和栅 介质材料层进行平坦化，暴露出所述层间介质层 30的表面， 分别形成第一栅极 结构 33和第二栅极结构 34, 所述第一栅极结构 33包括栅介质层 33a和栅电极 33b, 所述第二栅极结构 34包括栅介质层 34a和栅电极 34b。
另外， 参考图 16, 在去除所述第一开口底部的所述第二半导体层的实施 例中， 在形成所述第一栅极结构 33和第二栅极结构 34之前，还可以在所述第一 开口底部形成第三半导体层 35,所述第三半导体层 35的形成方法可以是外延生 长， 所述第三半导体层 35的表面与所述第二半导体层 21的表面齐平， 所述第三 半导体层 35具有和第一半导体层 20相同的晶面指数，本实施例中具体为（ 100 ), 对电子有着较高的传导率， 因此所述第三半导体层 35作为 NMOS晶体管的沟道 区， 同样可以改善 NMOS晶体管的载流子迁移率。 同理， 在其他实施例中， 在 去除所述第二开口底部的所述第二半导体层时， 在形成所述第一栅极结构 33 和第二栅极结构 34之前，还可以在所述第二开口底部形成第三半导体层 35, 所 述第三半导体层 35具有和第一半导体层 20相同的晶面指数，在该实施例中具体 为 （110 ), 对空穴有着较高的传导率， 因此所述第三半导体层 35作为 PMOS晶 体管的沟道区， 同样可以改善 PMOS晶体管的载流子迁移率。 所述第三半导体 层 35的表面与第二半导体层 21的表面齐平，弥补了所述第一栅极结构 33中的栅 电极 33b和第二栅极结构 34中的栅电极 34b的高度差， 使得栅电极 33b和栅电极 34b的高度相同， 从而提高了器件的一致性（uniformity ), 改善了器件的性能。
至此， 本实施例中形成的混合沟道半导体器件如图 15所示， 包括： 第一 半导体层 20以及覆盖在其上的第二半导体层 21 ,所述第一半导体层和第二半导 体层中的一个对电子的传导率高于对空穴的传导率，所述第一半导体层和第二 半导体层中的另一个对空穴的传导率高于对电子的传导率， 本实施例中， 所述 第一半导体层 20的晶面指数为（ 100 ),所述第二半导体层的晶面指数为（ 110 ); 第一栅极结构 33, 形成于所述 NMOS区域 I中的第一半导体层 20上； 第二栅极 结构 34, 形成于所述 PMOS区域 II中的第二半导体层 21上； 第一源区和第一漏 区， 形成于所述第一栅极结构 33两侧的第二半导体层 21和第一半导体层 20内， 掺杂类型为 N型； 第二源区和第二漏区， 形成于所述第二栅极结构 34两侧的第 二半导体层 21和第一半导体层 20内， 掺杂类型为 P型； 另外， 本实施例中的混 合沟道半导体器件还包括浅沟槽隔离区 22, 形成于所述 NMOS区域 I和 PMOS 区域 II之间的第二半导体层 21和第一半导体层 20内；形成于所述第一栅极结构 33侧壁的第一侧墙 27和形成于所述第二栅极结构 34侧壁的第二侧墙 28。 其中， 所述第一源区和第一漏区包括位于所述第一侧墙 27下方的第二半导体层 21和 第一半导体层 20内的第一轻掺杂区 25a和位于所述第一侧墙 27两侧的第二半导 体层 21和第一半导体层 20内的第一源漏掺杂区 25b; 所述第二源区和第二漏区 包括位于所述第二侧墙 28下方的第二半导体层 21和第一半导体层 20内的第二 轻掺杂区 26a和位于所述第二侧墙 28两侧的第二半导体层 21和第一半导体层 20 内的第二源漏掺杂区 26b。 由于 NMOS区域 I中的 NMOS晶体管的沟道区的晶 面指数为 （100 ), 其载流子 （电子） 的迁移率较快， PMOS区域 II中的 PMOS 晶体管的沟道区的晶面指数为 （110 ), 其载流子（空穴）的迁移率也较快， 因 而本实施例形成的混合沟道半导体器件具有较快的响应速度；并且在形成过程 中，所述第一栅极结构 33下方的第一半导体层 20以及第二栅极结构 34下方的第 二半导体层 21都没有经过离子轰击等步骤， 减少了器件沟道区中的缺陷。
另外， 参考图 16, 本实施例的混合沟道半导体器件还可以包括形成于第 一半导体层 20和第一栅极结构 33之间的第三半导体层 35 ,所述第三半导体层 35 的表面与第二半导体层 21的表面齐平，且与第一半导体层 20具有相同的晶面指 数。 由于所述第三半导体层 35的表面与第二半导体层 21的表面齐平，使得栅电 极 33b和栅电极 34b的高度相同， 改善了器件的一致性。
需要说明的是， 所述第一侧墙 27、 第二侧墙 28、 浅沟槽隔离区 22、 第一 轻掺杂区 25a和第二轻掺杂区 26a以及第三半导体层 35是可选的，在其他实施例 中， 也可以并不形成上述结构。
本实施例中， 第一半导体层 20的晶面指数为 （100 ), 第二半导体层 21的 晶面指数为 （110 ), 在本技术方案的其他实施例中， 还可以进行相应的变化， 只要保证 NMOS晶体管的沟道区的晶面指数为 （100 ), PMOS晶体管的沟道区 的晶面指数为 （no )即可， 如选用晶面指数为 （110 )的第一半导体层， 在其 上覆盖有晶面指数为 （100 ) 的第二半导体层， 之后， 按照上述实施例中的方 法， 去除在 PMOS区域 II中的部分第二半导体层， 从而使得 NMOS晶体管的栅 极结构形成在第二半导体层上， 而 PMOS晶体管的栅极结构形成在第一半导体 层上， 以改善整个混合沟道半导体器件的性能。
综上，本技术方案中形成的混合沟道半导体器件中， NMOS晶体管的沟道 区的晶面指数为（ 100 ), PMOS晶体管的沟道区的晶面指数为（ 110 ),使得 PMOS 晶体管和 NMOS晶体管的载流子迁移率都较快， 而且在形成过程中避免了现有 技术中对沟道区的离子轰击过程， 减少了沟道区中的缺陷， 改善了器件性能。
本发明虽然已以较佳实施例公开如上， 但其并不是用来限定本发明， 任 何本领域技术人员在不脱离本发明的精神和范围内，都可以利用上述揭示的方 法和技术内容对本发明技术方案做出可能的变动和修改， 因此， 凡是未脱离本 改、 等同变化及修饰， 均属于本发明技术方案的保护范围。

Claims

权 利 要 求
1、 一种混合沟道半导体器件的形成方法， 其特征在于， 包括：
提供第一半导体层， 所述第一半导体层包括 NMOS区域和 PMOS区域， 所 述第一半导体层的表面覆盖有第二半导体层，所述第一半导体层和第二半导体 层中的一个对电子的传导率高于对空穴的传导率，所述第一半导体层和第二半 导体层中的另一个对空穴的传导率高于对电子的传导率；
在所述 NMOS区域的第二半导体层上形成第一伪栅结构， 在所述 PMOS区 域的第二半导体层上形成第二伪栅结构，并在所述第一伪栅结构两侧的第二半 导体层和第一半导体层内形成第一源区和第一漏区，在所述第二伪栅结构两侧 的第二半导体层和第一半导体层内形成第二源区和第二漏区，所述第一源区和 第一漏区的掺杂类型为 N型， 所述第二源区和第二漏区的掺杂类型为 P型； 在所述第二半导体层上形成层间介质层并平坦化， 所述层间介质层覆盖 所述第二半导体层且其表面与所述第一伪栅结构和第二伪栅结构的表面齐平； 去除所述第一伪栅结构， 形成第一开口， 去除所述第二伪栅结构， 形成 第二开口；
在所述第一开口中形成第一栅极结构， 在所述第二开口中形成第二栅极 结构， 所述第一栅极结构填满所述第一开口， 所述第二栅极结构填满所述第二 开口，且所述第一栅极结构形成在所述第一半导体层和第二半导体层中对电子 的传导率较高的一个上，所述第二栅极结构形成在所述第一半导体层和第二半 导体层中对空穴的传导率较高的一个上。
2、 根据权利要求 1所述的混合沟道半导体器件的形成方法， 其特征在于， 所述第二半导体层的厚度为 3nm至 10nm。
3、 根据权利要求 1所述的混合沟道半导体器件的形成方法， 其特征在于， 所述第一半导体层的晶面指数为 （100 ), 所述第二半导体层的晶面指数为 ( 110 )。
4、 根据权利要求 3所述的混合沟道半导体器件的形成方法， 其特征在于， 所述在所述第一开口中形成第一栅极结构，在所述第二开口中形成第二栅极结 构包括：
去除所述第一开口底部的第二半导体层， 暴露出所述第一半导体层； 在所述第一开口中形成第一栅极结构， 在所述第二开口中形成第二栅极 结构。
5、 根据权利要求 4所述的混合沟道半导体器件的形成方法， 其特征在于， 在形成所述第一栅极结构和第二栅极结构之前，还包括： 在所述第一开口底部 形成第三半导体层， 所述第三半导体层的表面与所述第二半导体层的表面齐 平， 所述第三半导体层具有和第一半导体层相同的晶面指数。
6、 根据权利要求 4所述的混合沟道半导体器件的形成方法， 其特征在于， 所述去除所述第一开口底部的第二半导体层包括：
形成掩膜层， 覆盖所述第一开口和第二开口的底部；
对所述掩膜层进行图形化， 定义出所述第一开口的图形；
以图形化后的掩膜层为掩膜进行刻蚀， 去除所述第一开口底部的第二半 导体层；
去除所述图形化后的掩膜层。
7、 根据权利要求 1所述的混合沟道半导体器件的形成方法， 其特征在于， 所述第一半导体层的晶面指数为 （110 ), 所述第二半导体层的晶面指数为 ( 100 )。
8、 根据权利要求 7所述的混合沟道半导体器件的形成方法， 其特征在于， 所述在所述第一开口中形成第一栅极结构，在所述第二开口中形成第二栅极结 构包括：
去除所述第二开口底部的第二半导体层， 暴露出所述第一半导体层； 在所述第一开口中形成第一栅极结构， 在所述第二开口中形成第二栅极 结构。
9、 根据权利要求 8所述的混合沟道半导体器件的形成方法， 其特征在于， 在形成所述第一栅极结构和第二栅极结构之前，还包括： 在所述第二开口底部 形成第三半导体层， 所述第三半导体层的表面与所述第二半导体层的表面齐 平， 所述第三半导体层具有和第一半导体层相同的晶面指数。
10、根据权利要求 8所述的混合沟道半导体器件的形成方法，其特征在于， 所述去除所述第二开口底部的第二半导体层包括：
形成掩膜层， 覆盖所述第一开口和第二开口的侧壁和底部， 并覆盖所述 层间介质层的表面；
对所述掩膜层进行图形化， 定义出所述第二开口的图形；
以图形化后的掩膜层为掩膜进行刻蚀， 去除所述第二开口底部的第二半 导体层； 去除所述图形化后的掩膜层。
11、根据权利要求 4或 8所述的混合沟道半导体器件的形成方法，其特征在 于， 采用湿法刻蚀去除所述第二半导体层。
12、根据权利要求 11所述的混合沟道半导体器件的形成方法，其特征在于， 所述湿法刻蚀中的刻蚀溶液为四甲基氢氧化铵溶液。
13、根据权利要求 1所述的混合沟道半导体器件的形成方法，其特征在于， 所述第一半导体层和第二半导体层的材料相同，选自单晶硅、锗、锗硅或 III-V 族化合物。
14、根据权利要求 1所述的混合沟道半导体器件的形成方法，其特征在于， 所述第一半导体层和第二半导体层的材料不同，所述第一半导体层的材料选自 单晶硅、 锗、 锗硅或 m-v族化合物中的一种， 所述第二半导体层的材料选自 单晶硅、 锗、 锗硅或 m-v族化合物中的另一种。
15、 一种混合沟道半导体器件， 其特征在于， 包括：
第一半导体层和覆盖在所述第一半导体层上的第二半导体层， 所述第一 半导体层包括 NMOS区域和 PMOS区域， 所述第一半导体层和第二半导体层中 的一个对电子的传导率高于对空穴的传导率，所述第一半导体层和第二半导体 层中的另一个对空穴的传导率高于对电子的传导率；
第一栅极结构，形成于所述 NMOS区域中第一半导体层和第二半导体层中 对电子的传导率较高的一个上；
第二栅极结构，形成于所述 PMOS区域中第一半导体层和第二半导体层中 对空穴的传导率较高的一个上；
第一源区和第一漏区，形成于所述 NMOS区域中第一栅极结构两侧的第二 半导体层和第一半导体层内， 掺杂类型为 N型；
第二源区和第二漏区，形成于所述 PMOS区域中第二栅极结构两侧的第二 半导体层和第一半导体层内， 掺杂类型为 P型。
16、 根据权利要求 15所述的混合沟道半导体器件， 其特征在于， 所述第 二半导体层的厚度为 3nm至 10nm。
17、 根据权利要求 15所述的混合沟道半导体器件， 其特征在于， 所述第 一半导体层的晶面指数为 （100 ), 所述第二半导体层的晶面指数为 （110 ), 所 述第一栅极结构形成于所述第一半导体层上，所述第二栅极结构形成于所述第 二半导体层上。
18、 根据权利要求 17所述的混合沟道半导体器件， 其特征在于， 还包括 第三半导体层， 形成于所述第一栅极结构和第一半导体层之间， 所述第三半导 体层的表面与所述第二半导体层的表面齐平，所述第三半导体层具有和第一半 导体层相同的晶面指数。
19、 根据权利要求 15所述的混合沟道半导体器件， 其特征在于， 所述第 一半导体层的晶面指数为 （110 ), 所述第二半导体层的晶面指数为（100 ), 所 述第一栅极结构形成于所述第二半导体层上，所述第二栅极结构形成于所述第 一半导体层上。
20、 根据权利要求 19所述的混合沟道半导体器件， 其特征在于， 还包括 第三半导体层， 形成于所述第二栅极结构和第一半导体层之间， 所述第三半导 体层的表面与所述第二半导体层的表面齐平，所述第三半导体层具有和第一半 导体层相同的晶面指数。
21、 根据权利要求 15所述的混合沟道半导体器件， 其特征在于， 所述第 一半导体层和第二半导体层的材料相同， 选自单晶硅、 锗、 锗硅或 m-v族化 合物。
22、 根据权利要求 15所述的混合沟道半导体器件， 其特征在于， 所述第 一半导体层和第二半导体层的材料不同， 所述第一半导体层的材料选自单晶 硅、 锗、 锗硅或 m-v族化合物中的一种， 所述第二半导体层的材料选自单晶 硅、 锗、 锗硅或 m-v族化合物中的另一种。
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