CN202601603U - 混合沟道半导体器件 - Google Patents

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Abstract

提供一种混合沟道半导体器件，包括：第一半导体层和覆盖在所述第一半导体层上的第二半导体层，所述第一半导体层包括NMOS区域和PMOS区域，所述第一半导体层和第二半导体层中的一个对电子的传导率高于对空穴的传导率，所述第一半导体层和第二半导体层中的另一个对空穴的传导率高于对电子的传导率；第一栅极结构，形成于所述NMOS区域中第一半导体层和第二半导体层中对电子的传导率较高的一个上；第二栅极结构，形成于所述PMOS区域中第一半导体层和第二半导体层中对空穴的传导率较高的一个上；第一源区和第一漏区，形成于所述NMOS区域中第一栅极结构两侧的第二半导体层和第一半导体层内，掺杂类型为N型；第二源区和第二漏区，形成于所述PMOS区域中第二栅极结构两侧的第二半导体层和第一半导体层内，掺杂类型为P型。本实用新型提供了一种混合沟道半导体器件，减少沟道区域中的缺陷，改善器件性能。

Description

混合沟道半导体器件
技术领域
本发明涉及半导体器件及半导体制造领域，特别涉及一种混合沟道半导体器件及其形成方法。 
背景技术
经研究发现，在半导体器件中(以采用硅衬底为例)，电子(electron)在晶面指数(indices of crystal face)为(100)的硅衬底中的迁移率较高，而空穴(hole)在晶面指数为(110)的硅衬底中的迁移率较高。而当前的超大规模集成电路技术中的主导技术为CMOS工艺，CMOS工艺需要在同一衬底上形成PMOS晶体管和NMOS晶体管，因此，为了改善器件性能，提高整个电路的响应速度，需要在同一衬底上集成晶面指数为(100)和(110)的两种硅表面，从而在晶面指数为(100)的硅衬底上形成NMOS晶体管，在晶面指数为(110)的硅衬底上形成PMOS晶体管，即混合沟道半导体器件(Hybrid Silicon Channel Device)。 
图1至图4示出了现有技术的一种混合沟道半导体器件的形成方法。 
如图1所示，提供第一半导体层10，所述第一半导体层10为单晶硅，其晶面指数为(100)，所述第一半导体层10上形成有第二半导体层11，所述第二半导体层11是通过直接硅键合(DSB，Direct Silicon Bonded)技术形成于所述第一半导体层10上的，其材料也是单晶硅，其晶面指数为(110)。所述第一半导体层10包括区域I、区域II和区域III，其中，区域I和区域III中形成有P阱(P-well)(图中未示出)，区域II中形成有N阱(N-well)(图中未示出)，相邻区域相接的部分形成有浅沟槽隔离区(STI，Shallow Trench Isolation)12。 
如图2所示，在所述区域II中的第二半导体层11上形成掩膜图形13，所述掩膜图形13可以是光刻胶图形或硬掩膜图形，以所述掩膜图形13为掩膜，对所述第二半导体层11进行离子轰击，使所述区域I和区域III中的第二半导体层11非晶化，形成非晶硅层11a。 
如图3所示，使用固相外延(SPE，Solid Phase Epitaxy)工艺将所述区域I和区域III中的非晶硅层转化为单晶硅层11b，所述单晶硅层11b具有和第一半导体层10相同的晶面指数，即(100)。至此，所述第一半导体层10表面的区域I和区域III中的单晶硅层11b的晶面指数为(100)，区域II中的第二半导体层11的晶面指数为(110)。 
如图4所示，之后，使用现有技术中常规的CMOS工艺，在所述区域I和区域III中形成NMOS晶体管14和16，在所述区域II中形成PMOS晶体管15。 
关于上述方法的更多说明请参见发表于“Electron Devices Meeting，2006.IEDM′06.International”的学术论文“Direct Silicon Bonded(DSB)Substrate Solid Phase Epitaxy(SPE)Integration Scheme Study for High Performance Bulk CMOS”，第一作者为Haizhou Yin。 
但是，上述方法在对图2中所示的第二半导体层11进行离子轰击进行非晶化时，会对所述区域I和区域III中的非晶硅11a层造成损伤从而引入缺陷，在重新晶化形成图3中所示的单晶硅层11b之后，该缺陷仍然会存在。如果该缺陷位于图4中所示的NMOS晶体管14和16的沟道区域中，则会影响NMOS晶体管14和16的性能。 
实用新型内容
本实用新型解决的问题是提供混合沟道半导体器件，减少沟道区域中的缺陷，改善器件性能。 
为解决上述问题，本发明提供了一种混合沟道半导体器件，包括： 
第一半导体层和覆盖在所述第一半导体层上的第二半导体层，所述第一半导体层包括NMOS区域和PMOS区域，所述第一半导体层和第二半导体层中的一个对电子的传导率高于对空穴的传导率，所述第一半导体层和第二半导体层中的另一个对空穴的传导率高于对电子的传导率； 
第一栅极结构，形成于所述NMOS区域中第一半导体层和第二半导体层中对电子的传导率较高的一个上； 
第二栅极结构，形成于所述PMOS区域中第一半导体层和第二半导体层中对空穴的传导率较高的一个上； 
第一源区和第一漏区，形成于所述NMOS区域中第一栅极结构两侧的第二半导体层和第一半导体层内，掺杂类型为N型； 
第二源区和第二漏区，形成于所述PMOS区域中第二栅极结构两侧的第二半导体层和第一半导体层内，掺杂类型为P型。 
可选的，所述第二半导体层的厚度为3nm至10nm。 
可选的，所述第一半导体层的晶面指数为(100)，所述第二半导体层的晶面指数为(110)，所述第一栅极结构形成于所述第一半导体层上，所述第二栅极结构形成于所述第二半导体层上。 
可选的，所述混合沟道半导体器件还包括第三半导体层，形成于所述第一栅极结构和第一半导体层之间，所述第三半导体层的表面与所述第二半导体层的表面齐平，所述第三半导体层具有和第一半导体层相同的晶面指数。 
可选的，所述第一半导体层的晶面指数为(110)，所述第二半导体层的晶面指数为(100)，所述第一栅极结构形成于所述第二半导体层上，所述第二栅极结构形成于所述第一半导体层上。 
可选的，所述混合沟道半导体器件还包括第三半导体层，形成于所述第二栅极结构和第一半导体层之间，所述第三半导体层的表面与所述第二半导体层的表面齐平，所述第三半导体层具有和第一半导体层相同的晶面指数。 
可选的，所述第一半导体层和第二半导体层的材料相同，选自单晶硅、锗、锗硅或III-V族化合物。 
可选的，所述第一半导体层和第二半导体层的材料不同，所述第一半导体层的材料选自单晶硅、锗、锗硅或III-V族化合物中的一种，所述第二半导体层的材料选自单晶硅、锗、锗硅或III-V族化合物中的另一种。 
与现有技术相比，本实用新型的技术方案有如下优点： 
本技术方案使用表面覆盖有第二半导体层的第一半导体层，其中第一半导体层和第二半导体层中的一个对电子的传导率高于对空穴的传导率，另一个对空穴的传导率高于对电子的传导率，之后，将某一区域中的第二半导体层去除，使对电子的传导率高于对空穴的传导率的区域和对空穴的传导率高 于对电子的传导率的区域均得以暴露，再之后，将对电子的传导率高于对空穴的传导率的区域作为沟道区形成NMOS晶体管，将对空穴的传导率高于对电子的传导率的区域作为沟道区形成PMOS晶体管，使得PMOS晶体管和NMOS晶体管中的载流子都具有较高的迁移率，利于减少沟道区中的缺陷、改善了器件性能。 
附图说明
图1至图4是现有技术的一种混合沟道半导体器件的形成方法中各中间结构的剖面图； 
图5是本实用新型混合沟道半导体器件的形成方法实施例的流程示意图； 
图6至图16是本实用新型混合沟道半导体器件的形成方法实施例的各中间结构的剖面图。 
具体实施方式
现有技术的混合沟道半导体器件的形成方法中，通过离子轰击将第二半导体层非晶化，之后使用固相外延将非晶化的区域进行晶化，实现晶面指数的改变。但是该方法在离子轰击的过程中，会在第二半导体层中引入缺陷，该缺陷会影响后续形成在其上的MOS晶体管的性能。 
本技术方案使用表面覆盖有第二半导体层的第一半导体层，其中第一半导体层和第二半导体层中的一个对电子的传导率高于对空穴的传导率，另一个对空穴的传导率高于对电子的传导率，之后，将某一区域中的第二半导体层去除，使对电子的传导率高于对空穴的传导率的区域和对空穴的传导率高于对电子的传导率的区域均得以暴露，再之后，将对电子的传导率高于对空穴的传导率的区域作为沟道区形成NMOS晶体管，将对空穴的传导率高于对电子的传导率的区域作为沟道区形成PMOS晶体管，使得PMOS晶体管和NMOS晶体管中的载流子都具有较高的迁移率，利于减少沟道区中的缺陷、改善了器件性能。 
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。 
在以下描述中阐述了具体细节以便于充分理解本发明。但是本发明能够以多种不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本发明内涵的情况下做类似推广。因此本发明不受下面公开的具体实施方式的限制。 
图5示出了本发明实施例的混合沟道半导体器件的形成方法的流程示意图，如图5所示，包括： 
步骤S21，提供第一半导体层，所述第一半导体层包括NMOS区域和PMOS区域，所述第一半导体层的表面覆盖有第二半导体层，所述第一半导体层和第二半导体层中的一个对电子的传导率高于对空穴的传导率，所述第一半导体层和第二半导体层中的另一个对空穴的传导率高于对电子的传导率； 
步骤S22，在所述NMOS区域的第二半导体层上形成第一伪栅结构，在所述PMOS区域的第二半导体层上形成第二伪栅结构，并在所述第一伪栅结构两侧的第二半导体层和第一半导体层内形成第一源区和第一漏区，在所述第二伪栅结构两侧的第二半导体层和第一半导体层内形成第二源区和第二漏区，所述第一源区和第一漏区的掺杂类型为N型，所述第二源区和第二漏区的掺杂类型为P型； 
步骤S23，在所述第二半导体层上形成层间介质层并平坦化，所述层间介质层覆盖所述第二半导体层且其表面与所述第一伪栅结构和第二伪栅结构的表面齐平； 
步骤S24，去除所述第一伪栅结构，形成第一开口，去除所述第二伪栅结构，形成第二开口； 
步骤S25，在所述第一开口中形成第一栅极结构，在所述第二开口中形成第二栅极结构，所述第一栅极结构填满所述第一开口，所述第二栅极结构填满所述第二开口，且所述第一栅极结构形成在所述第一半导体层和第二半导体层中对电子的传导率较高的一个上，所述第二栅极结构形成在所述第一半导体层和第二半导体层中对空穴的传导率较高的一个上。 
下面结合图5和图6至图16对本发明实施例的混合沟道半导体器件的形成方法进行详细说明。 
参考图5和图6，执行步骤S21，提供第一半导体层，所述第一半导体层包括NMOS区域和PMOS区域，所述第一半导体层的表面覆盖有第二半导体层，且所述第一半导体层和第二半导体层中的一个对电子的传导率高于对空穴的传导率，所述第一半导体层和第二半导体层中的另一个对空穴的传导率高于对电子的传导率。 
具体的，提供第一半导体层20，所述第一半导体层20为半导体材料，可以是单晶硅、锗、锗硅或III-V族化合物中的一种，还可以是绝缘体上硅(SOI，Silicon On Insulator)结构或硅上外延层结构。所述第一半导体层20包括NMOS区域I和PMOS区域II，所述第一半导体层20的表面覆盖有第二半导体层21。所述第二半导体层21可以通过直接硅键合技术形成于所述第一半导体层20上，其厚度为3nm至10nm，如5nm或8nm，其材料可以与第一半导体层20的材料相同，也可以不同，如采用单晶硅、锗、锗硅或III-V族化合物中的另一种。本实施例中，所述第一半导体层20为单晶硅材质的晶圆，所述第二半导体层21为通过直接硅键合形成在晶圆上的单晶硅层。另外，在其他具体实施例中，所述第一半导体层20也可以是形成在晶圆上的前述材料构成的薄膜，所述第二半导体层21通过直接硅键合形成在所述第一半导体层20上，作为示例，其组合方式可以为单晶硅材质的第一半导体层20和锗硅材质的第二半导体层21，或锗硅材质的第一半导体层20和锗硅材质的第二半导体层21，等等，其中采用锗硅材料利于使形成的半导体器件具有更高的载流子迁移率。 
所述第一半导体层20和第二半导体成21中的一个对电子的传导率高于对空穴的传导率，另一个对空穴的传导率高于对电子的传导率。本实施例中，第一半导体层20的晶面指数为(100)，对电子的传导率较高；第二半导体层21的晶面指数为(110)，对空穴的传导率较高。所述NMOS区域I中的第二半导体层21和第一半导体层20内还形成有P阱(图中未示出)，所述PMOS区域II中的第二半导体层21和第一半导体层20内还形成有N阱(图中未示出)。在其他实施例中，第一半导体层20的晶面指数可以为(110)，第二半导体层21的晶面指数可以为(100)。 
参考图5、图7和图8，执行步骤S22，在所述NMOS区域的第二半导体层上形成第一伪栅结构，在所述PMOS区域的第二半导体层上形成第二伪栅结构，并在所述第一伪栅结构两侧的第二半导体层和第一半导体层内形成第一源区和第一漏区，在所述第二伪栅结构两侧的第二半导体层和第一半导体层内形成第二源区和第二漏区，所述第一源区和第一漏区的掺杂类型为N型，所述第二源区和第二漏区的掺杂类型为P型。 
如图7所示，首先，在所述NMOS区域I和PMOS区域II之间形成浅沟槽隔离区22；之后，分别在所述NMOS区域I和PMOS区域II的第二半导体层21上形成第一伪栅结构23和第二伪栅结构24，其中，第一伪栅结构23包括介质层23a和位于其上的伪栅电极23b，所述第二伪栅结构24包括介质层24a和位于其上的伪栅电极24b，所述介质层23a和介质层24a的材料可以是氧化硅、氮化硅等，其形成过程是可选的，在其他实施例中，所述第一伪栅结构23也可以仅包括伪栅电极23b，相应的，所述第二伪栅结构24也可以仅包括伪栅电极24b；随后，对所述NMOS区域I中的第二半导体层21和第一半导体层20进行第一轻掺杂离子注入，其注入的离子类型为N型，如磷离子、砷离子，对所述PMOS区域II中的第二半导体层21和第一半导体层20进行第二轻掺杂离子注入，其注入的离子类型为P型，如硼离子，从而在所述第一伪栅结构23两侧形成第一轻掺杂区25a，在所述第二伪栅结构24两侧形成第二轻掺杂区26a。 
如图8所示，在所述第一伪栅结构23的侧壁上形成第一侧墙27，在所述第二伪栅结构24的侧壁上形成第二侧墙28。之后，本实施例中还在所述第一伪栅结构23和第二伪栅结构24上分别形成帽层(cap layer)29。作为一个优选的实施例，本实施例中的第一侧墙27、第二侧墙28和帽层29是同时形成的，具体的，首先形成介质材料层(图中未示出)，覆盖所述第二半导体层21、第一伪栅结构23和第二伪栅结构24，本实施例中所述介质材料层的材料可以为氮化硅、氧化硅、氮氧化硅等，形成方法可以为化学气相沉积(CVD)或是原子层沉积(ALD)；之后，在所述第一伪栅结构23和第二伪栅结构24上形成光刻胶图形(图中未示出)，并以所述光刻胶图形为掩膜进行刻蚀，得到所述第一侧墙27、第二侧墙28和帽层29，最后将所述光刻胶图形去除。当然，在其他实施例中，也可以在形成第一侧墙27和第二侧墙28之后，单 独形成所述帽层29。在形成所述第一侧墙27和第二侧墙28之后，对所述NMOS区域I中的第二半导体层21和第一半导体层20进行第一源漏注入，对所述PMOS区域II中的第二半导体层21和第一半导体层20进行第二源漏注入，所述第一源漏注入的离子类型与所述第一轻掺杂离子注入相同，也为N型，所述第二源漏注入的离子类型与所述第二轻掺杂离子注入相同，也为P型，从而在所述第一侧墙27两侧形成第一源漏掺杂区25b，在所述第二侧墙28两侧形成第二源漏掺杂区26b。所述第一轻掺杂区25a和第一源漏掺杂区25b共同构成了所述第一源区和第一漏区，所述第二轻掺杂区26a和第二源漏掺杂区26b共同构成了所述第二源区和第二漏区。其中，所述第一源漏注入和第二源漏注入的注入离子剂量大于所述第一轻掺杂注入和第二轻掺杂注入，一般可以大2至3个数量级。 
需要说明的是，所述第一侧墙27、第二侧墙28和帽层29的形成过程是可选的，在其他实施例中，也可以不形成所述第一侧墙27、第二侧墙28以及帽层29，而是分别以所述第一伪栅结构23和第二伪栅结构24为掩膜，直接对所述第二半导体层21和第一半导体层20进行源漏离子注入，形成所述第一源区、第一漏区和第二源区、第二漏区。 
参考图5和图9至图11，执行步骤S23，在所述第二半导体层上形成层间介质层并平坦化，所述层间介质层覆盖所述第二半导体层且其表面与所述第一伪栅结构和第二伪栅结构的表面齐平。本文件中，术语“齐平”意指二者的高度差在工艺误差允许的范围内。 
如图9所示，在所述第二半导体层21上形成层间介质层30，所述层间介质层30的材料可以为掺杂或未掺杂的氧化硅玻璃，如硼磷硅玻璃(BPSG)、氟硅玻璃(FSG)、磷硅玻璃(PSG)或低介电常数(low k)材料等，本实施例中优选为掺杂的氧化硅玻璃，其形成方法为化学气相沉积，所述层间介质层30覆盖所述第二半导体层21、第一侧墙27、第二侧墙28以及帽层29。 
如图10所示，对所述层间介质层30进行平坦化，如化学机械抛光(CMP)，至暴露所述帽层29。本实施例中具体通过终点检测(End Point)技术，使得化学机械抛光停在所述帽层29的表面。 
如图11所示，对所述层间介质层30和帽层进行平坦化，至暴露出所述第一伪栅结构23和第二伪栅结构24的顶部，所述平坦化过程同样采用化学机械抛光。本步骤的抛光过程可以通过终点检测或是抛光厚度来控制，以减少对第一伪栅结构23和第二伪栅结构24的过抛。 
同时结合图10，由于所述第一伪栅结构23和第二伪栅结构24的顶部形成有帽层29，因此，在平坦化过程中，可以通过两步抛光过程来控制抛光厚度，减少对第一伪栅结构23和第二伪栅结构24造成的过抛。需要说明的是，如果之前的步骤中并没有形成所述帽层29，则可以直接对所述层间介质层30进行平坦化，至暴露出所述第一伪栅结构23和第二伪栅结构24的顶部。 
参考图5和图12，执行步骤S24，去除所述第一伪栅结构，形成第一开口，去除所述第二伪栅结构，形成第二开口。具体的，如图12所示，将所述第一伪栅结构和第二伪栅结构去除后，分别在其原位置形成第一开口31和第二开口32，所述第一开口31和第二开口32的底部暴露出所述第二半导体层21。去除的过程可以是首先去除所述第一伪栅结构和第二伪栅结构中的伪栅电极，之后再去除伪栅电极下方的介质层；也可以仅去除所述伪栅电极。若所述第一伪栅结构和第二伪栅结构中仅包括伪栅电极，则可以一步去除。 
参考图5和图13至图16，执行步骤S25，在所述第一开口中形成第一栅极结构，在所述第二开口中形成第二栅极结构，所述第一栅极结构填满所述第一开口，所述第二栅极结构填满所述第二开口，且所述第一栅极结构形成在所述第一半导体层和第二半导体层中对电子的传导率较高的一个上，所述第二栅极结构形成在所述第一半导体层和第二半导体层中对空穴的传导率较高的一个上。 
参考图13，形成掩膜层，覆盖所述第一开口31和第二开口32的侧壁和底部以及所述层间介质30的表面，并对所述掩膜层进行刻蚀，形成图形化后的掩膜层33，以定义出所述第一开口31的图形。所述掩膜层的材料可以是氧化硅、氮化硅等介质材料，也可以是旋涂形成的光刻胶层。具体的，本实施例中，所述图形化后的掩膜层33覆盖PMOS区域II，暴露出NMOS区域I。 
参考图14，以图形化后的掩膜层为掩膜进行刻蚀，去除所述第一开口31底部的第二半导体层21，暴露出所述第一半导体层20，之后去除所述图形化 后的掩膜层。本实施例中，去除第一开口31底部的所述第二半导体层21的方法为选择性的湿法刻蚀，刻蚀溶液可为四甲基氢氧化铵(TMAH)溶液。由于采用的是选择性的湿法刻蚀，因而刻蚀过程对所述开口31底部的第二半导体层21造成的损伤较轻。另外，在其他实施例中，也可以采用干法刻蚀，如反应离子刻蚀(RIE)，采用干法刻蚀对第二半导体层21造成的损伤比背景技术中提及的离子注入实现非晶化的方法小，而采用湿法刻蚀对第二半导体层21造成的损伤比干法刻蚀造成的损伤更小。由于后续的工艺过程中，所述开口31底部的第二半导体层21将作为NMOS晶体管的沟道区，减少其中的损伤和缺陷将明显改善器件性能。 
参考图15，首先形成栅介质材料层(图中未示出，且在去除伪栅电极后未去除栅介质层的实施例中，无需此步骤)，覆盖所述第一开口和第二开口的侧壁和底部以及所述层间介质层30，所述栅介质材料层的材料为高介电常数(high-k)材料，如HfO2、HFSiO、HfON、La2O3、LaAlO、Al2O3、ZrO2、ZrSiO、TiO2或Y2O3中的一种或几种的组合，其形成方法为化学气相沉积或原子层沉积；之后，形成栅电极材料层(图中未示出)，覆盖所述栅介质材料层并填满所述第一开口和第二开口，所述栅电极材料层的材料为金属，如钨(W)、铝(Al)、钛(Ti)、钴(Co)或镍(Ni)等，在形成所述栅电极之前，在所述栅介质层上预先形成功函数金属层，所述功函数金属层材料为TiN、TiAlN、TaN、TaAlN或TaC中的一种或几种的组合；接下来，对所述栅电极材料层和栅介质材料层进行平坦化，暴露出所述层间介质层30的表面，分别形成第一栅极结构33和第二栅极结构34，所述第一栅极结构33包括栅介质层33a和栅电极33b，所述第二栅极结构34包括栅介质层34a和栅电极34b。 
另外，参考图16，在去除所述第一开口底部的所述第二半导体层的实施例中，在形成所述第一栅极结构33和第二栅极结构34之前，还可以在所述第一开口底部形成第三半导体层35，所述第三半导体层35的形成方法可以是外延生长，所述第三半导体层35的表面与所述第二半导体层21的表面齐平，所述第三半导体层35具有和第一半导体层20相同的晶面指数，本实施例中具体为(100)，对电子有着较高的传导率，因此所述第三半导体层35作为NMOS晶体管的沟道区，同样可以改善NMOS晶体管的载流子迁移率。同理， 在其他实施例中，在去除所述第二开口底部的所述第二半导体层时，在形成所述第一栅极结构33和第二栅极结构34之前，还可以在所述第二开口底部形成第三半导体层35，所述第三半导体层35具有和第一半导体层20相同的晶面指数，在该实施例中具体为(110)，对空穴有着较高的传导率，因此所述第三半导体层35作为PMOS晶体管的沟道区，同样可以改善PMOS晶体管的载流子迁移率。所述第三半导体层35的表面与第二半导体层21的表面齐平，弥补了所述第一栅极结构33中的栅电极33b和第二栅极结构34中的栅电极34b的高度差，使得栅电极33b和栅电极34b的高度相同，从而提高了器件的一致性(uniformity)，改善了器件的性能。 
至此，本实施例中形成的混合沟道半导体器件如图15所示，包括：第一半导体层20以及覆盖在其上的第二半导体层21，所述第一半导体层和第二半导体层中的一个对电子的传导率高于对空穴的传导率，所述第一半导体层和第二半导体层中的另一个对空穴的传导率高于对电子的传导率，本实施例中，所述第一半导体层20的晶面指数为(100)，所述第二半导体层的晶面指数为(110)；第一栅极结构33，形成于所述NMOS区域I中的第一半导体层20上；第二栅极结构34，形成于所述PMOS区域II中的第二半导体层21上；第一源区和第一漏区，形成于所述第一栅极结构33两侧的第二半导体层21和第一半导体层20内，掺杂类型为N型；第二源区和第二漏区，形成于所述第二栅极结构34两侧的第二半导体层21和第一半导体层20内，掺杂类型为P型；另外，本实施例中的混合沟道半导体器件还包括浅沟槽隔离区22，形成于所述NMOS区域I和PMOS区域II之间的第二半导体层21和第一半导体层20内；形成于所述第一栅极结构33侧壁的第一侧墙27和形成于所述第二栅极结构34侧壁的第二侧墙28。其中，所述第一源区和第一漏区包括位于所述第一侧墙27下方的第二半导体层21和第一半导体层20内的第一轻掺杂区25a和位于所述第一侧墙27两侧的第二半导体层21和第一半导体层20内的第一源漏掺杂区25b；所述第二源区和第二漏区包括位于所述第二侧墙28下方的第二半导体层21和第一半导体层20内的第二轻掺杂区26a和位于所述第二侧墙28两侧的第二半导体层21和第一半导体层20内的第二源漏掺杂区26b。由于NMOS区域I中的NMOS晶体管的沟道区的晶面指数为(100)，其载流子(电子)的迁移率较快，PMOS区域II中的PMOS晶体管的沟道区 的晶面指数为(110)，其载流子(空穴)的迁移率也较快，因而本实施例形成的混合沟道半导体器件具有较快的响应速度；并且在形成过程中，所述第一栅极结构33下方的第一半导体层20以及第二栅极结构34下方的第二半导体层21都没有经过离子轰击等步骤，减少了器件沟道区中的缺陷。 
另外，参考图16，本实施例的混合沟道半导体器件还可以包括形成于第一半导体层20和第一栅极结构33之间的第三半导体层35，所述第三半导体层35的表面与第二半导体层21的表面齐平，且与第一半导体层20具有相同的晶面指数。由于所述第三半导体层35的表面与第二半导体层21的表面齐平，使得栅电极33b和栅电极34b的高度相同，改善了器件的一致性。 
需要说明的是，所述第一侧墙27、第二侧墙28、浅沟槽隔离区22、第一轻掺杂区25a和第二轻掺杂区26a以及第三半导体层35是可选的，在其他实施例中，也可以并不形成上述结构。 
本实施例中，第一半导体层20的晶面指数为(100)，第二半导体层21的晶面指数为(110)，在本技术方案的其他实施例中，还可以进行相应的变化，只要保证NMOS晶体管的沟道区的晶面指数为(100)，PMOS晶体管的沟道区的晶面指数为(110)即可，如选用晶面指数为(110)的第一半导体层，在其上覆盖有晶面指数为(100)的第二半导体层，之后，按照上述实施例中的方法，去除在PMOS区域II中的部分第二半导体层，从而使得NMOS晶体管的栅极结构形成在第二半导体层上，而PMOS晶体管的栅极结构形成在第一半导体层上，以改善整个混合沟道半导体器件的性能。 
综上，本技术方案中形成的混合沟道半导体器件中，NMOS晶体管的沟道区的晶面指数为(100)，PMOS晶体管的沟道区的晶面指数为(110)，使得PMOS晶体管和NMOS晶体管的载流子迁移率都较快，而且在形成过程中避免了现有技术中对沟道区的离子轰击过程，减少了沟道区中的缺陷，改善了器件性能。 
本发明虽然已以较佳实施例公开如上，但其并不是用来限定本发明，任何本领域技术人员在不脱离本发明的精神和范围内，都可以利用上述揭示的方法和技术内容对本发明技术方案做出可能的变动和修改，因此，凡是未脱 离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化及修饰，均属于本发明技术方案的保护范围。 

Claims (8)

1.一种混合沟道半导体器件，其特征在于，包括：
第一半导体层和覆盖在所述第一半导体层上的第二半导体层，所述第一半导体层包括NMOS区域和PMOS区域，所述第一半导体层和第二半导体层中的一个对电子的传导率高于对空穴的传导率，所述第一半导体层和第二半导体层中的另一个对空穴的传导率高于对电子的传导率；
第一栅极结构，形成于所述NMOS区域中第一半导体层和第二半导体层中对电子的传导率较高的一个上；
第二栅极结构，形成于所述PMOS区域中第一半导体层和第二半导体层中对空穴的传导率较高的一个上；
第一源区和第一漏区，形成于所述NMOS区域中第一栅极结构两侧的第二半导体层和第一半导体层内，掺杂类型为N型；
第二源区和第二漏区，形成于所述PMOS区域中第二栅极结构两侧的第二半导体层和第一半导体层内，掺杂类型为P型。
2.根据权利要求1所述的混合沟道半导体器件，其特征在于，所述第二半导体层的厚度为3nm至10nm。
3.根据权利要求1所述的混合沟道半导体器件，其特征在于，所述第一半导体层的晶面指数为(100)，所述第二半导体层的晶面指数为(110)，所述第一栅极结构形成于所述第一半导体层上，所述第二栅极结构形成于所述第二半导体层上。
4.根据权利要求3所述的混合沟道半导体器件，其特征在于，还包括第三半导体层，形成于所述第一栅极结构和第一半导体层之间，所述第三半导体层的表面与所述第二半导体层的表面齐平，所述第三半导体层具有和第一半导体层相同的晶面指数。
5.根据权利要求1所述的混合沟道半导体器件，其特征在于，所述第一半导体层的晶面指数为(110)，所述第二半导体层的晶面指数为(100)，所述第一栅极结构形成于所述第二半导体层上，所述第二栅极结构形成于所述第一半导体层上。
6.根据权利要求5所述的混合沟道半导体器件，其特征在于，还包括第三半导体层，形成于所述第二栅极结构和第一半导体层之间，所述第三半导 体层的表面与所述第二半导体层的表面齐平，所述第三半导体层具有和第一半导体层相同的晶面指数。
7.根据权利要求1所述的混合沟道半导体器件，其特征在于，所述第一半导体层和第二半导体层的材料相同，选自单晶硅、锗、锗硅或III-V族化合物。
8.根据权利要求1所述的混合沟道半导体器件，其特征在于，所述第一半导体层和第二半导体层的材料不同，所述第一半导体层的材料选自单晶硅、锗、锗硅或III-V族化合物中的一种，所述第二半导体层的材料选自单晶硅、锗、锗硅或III-V族化合物中的另一种。 
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