CN101789397A - 半导体装置的制造方法 - Google Patents

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Abstract

本发明提供一种半导体装置的制造方法，包含提供具有第一及第二有源区域的半导体基材，在半导体基材上形成高介电常数介电层，在高介电常数介电层上形成具有第一功函数的第一金属层，移除在第二有源区域中的部分的第一金属层，在第一有源区域的第一金属层及第二有源区域的经部分移除的第一金属层上形成一半导体层，在第一有源区域中形成第一栅极堆叠及在第二有源区域中形成第二栅极堆叠，自第一及第二栅极堆叠中移除半导体层，在第一栅极堆叠的第一金属层及第二栅极堆叠的经部分移除的第一金属层上形成具有第二功函数的第二金属层。本发明提供了简单又具有经济效益的方法来整合高介电常数/金属栅极结构至CMOS工艺中。

Description

半导体装置的制造方法
技术领域
本发明涉及半导体装置的形成方法，特别涉及一种将高介电常数/金属栅极结构整合至CMOS工艺中的半导体装置形成方法。
背景技术
半导体集成电路(IC)产业已经历过快速的成长。IC材料和设计的技术进步使得IC的生产世代不停地推新，每个世代都较前个世代有更小及更复杂的电路。然而，这些进步也增加了制造IC工艺的复杂性，因此IC工艺也需要有同样的进展才能实现更先进的集成电路IC工艺。
在IC革新的过程中，功能密度(亦即每个晶片区域上互连装置的数量)已普遍地增加，然而几何尺寸(亦即在工艺中所能创造的最小元件或线)也越来越小。这些缩小尺寸的工艺通常能增加产品效能和提供较低的相关成本。但某些尺寸的下降也产生相对较高的功率消耗(power dissipation)值，其可用低功率消耗的元件例如互补型金属氧化物半导体(CMOS)元件来因应。一般CMOS装置是由栅极氧化物及多晶硅电极形成。因此，其所需要的是将栅极氧化物及多晶硅电极替换为高介电常数栅极介电质及金属栅极电极，以改善元件缩小后的装置效能。然而，当将高介电常数/金属栅极元件整合至CMOS工艺中时，会因为各种因素，例如材料相容性、工艺复杂度及热预算限制，而产生许多问题。
因此，业界需要的是一种整合高介电常数/金属栅极至CMOS制造流程中的方法。
发明内容
本发明提供一种半导体装置的制作方法，包括：提供一半导体基材，具有一第一区域及一第二区域；形成一高介电常数介电层于该半导体基材上；形成一第一金属层于该高介电常数介电层上，该第一金属层具有一第一功函数；移除该第二区域中部分的第一金属层；之后，形成一半导体层，位于该第一区域中的该第一金属层上及该第二区域中该经部分移除的第二金属层上；形成一第一栅极堆叠于该第一区域中及形成一第二栅极堆叠于该第二区域中；由该第一栅极堆叠及该第二栅极堆叠中移除该半导体层而形成一第一沟槽及一第二沟槽；以及形成一第二金属层于该第一沟槽中的第一金属层上及该第二沟槽中经部分移除的第一金属层上，该第二金属层具有一第二功函数。
本发明也提供另一种半导体装置的制造方法，包括：提供一半导体基材，具有一第一有源区域及一第二有源区域；形成一高介电常数介电层于该半导体基材上；形成一第一金属层于该高介电常数介电层上，该第一金属具有一第一功函数；移除该第二有源区域中的该第一金属层；形成一第二金属层于该第一有源区域的该第一金属层上及该第二有源区域的该高介电常数介电层上；之后，形成一硅层于该第二金属层上；形成一第一栅极堆叠于该第一有源区域中及形成一第二栅极堆叠于该第二有源区域中，该第一栅极堆叠包含高介电常数介电层、该第一金属层、该第二金属层及该硅层，该第二栅极堆叠包含该高介电常数介电层、第二金属层及该硅层；由该第一栅极堆叠及该第二栅极堆叠移除该硅层而形成一第一沟槽及一第二沟槽；以及形成一第三金属层于该第一沟槽及该第二沟槽中的该第二金属层上，该第三金属层具有一第二功函数。
本发明也提供又一种半导体装置的制作方法，包括：提供一半导体基材，具有一第一区域及一第二区域；形成一高介电常数介电层于该半导体基材上；形成一第一金属层于该高介电常数介电层上，该第一金属层具有一第一功函数；形成一第二金属层于该第一金属层上，该第二金属层具有一第二功函数；形成一硅层于该第二金属层上；形成一第一栅极堆叠于该第一区域中及形成一第二栅极堆叠于该第二有源区域中，该第一及第二栅极堆叠皆包含该高介电常数介电层、该第一金属层、该第二金属层及该硅层；形成一层间介电层(ILD)于该第一及第二栅极堆叠上；在该层间介电层上进行一化学机械研磨(CMP)工艺以暴露出该第一及第二栅极堆叠各自的该硅层；从该第二栅极堆叠移除该硅层及该第二金属层而形成一第二沟槽；之后，从该第一栅极堆叠移除该硅层而形成一第一沟槽；以及形成一第三金属层于该第二金属层上以部分填满该第一沟槽，及形成于该第一金属层上以部分填满该第二沟槽，该第三金属层具有该第一功函数。
本发明提供了简单又具有经济效益的方法来整合高介电常数/金属栅极结构至CMOS  艺中。本发明可在沉积多晶硅层之前先进行N/P图案化，以对NMOS装置及PMOS装置的双金属栅极结构(例如N金属及P型金属)提供不同的厚度。因此，降低了在蚀刻及沉积工艺中损害底下的高介电常数介电层的风险，且在回蚀刻工艺及移除金属时不需做N/P图案化。本发明还可提供包含薄P型金属层及N型金属层的双层金属栅极。薄P型金属层的厚度约小于20
Figure G2009101667914D00031
以使P型金属不会影响NMOS装置所使用的N型金属层的功函数。因此，混成工艺可使用在形成有NMOS装置及PMOS装置的双栅极结构。
为让本发明的上述和其他目的、特征、和优点能更明显易懂，下文特举出较佳实施例，并配合所附附图，作详细说明如下。
附图说明
图1A～1D为包含前栅极及后栅极的混成工艺中于各种制造阶段的半导体装置剖面图。
图2为依照本发明一方法制造半导体装置的流程图。
图3A～3E为依照图2的方法制造半导体装置的工艺剖面图。
图4为依照本发明另一方法制造半导体装置的流程图。
图5A～5E为依照图4的方法制造半导体装置的工艺剖面图。
图6为依照本发明又一方法制造半导体装置的流程图。
图7A～7H为依照图6的方法制造半导体装置的工艺剖面图。
并且，上述附图中的附图标记说明如下：
100～半导体装置                        102～基材
104～NMOS装置                          106～PMOS装置
108～高介电常数介电层                  110～盖层
112～盖层                              114～金属层
120～多晶硅层                          130～金属层
140～阻障金属层                        150～填充金属层
300～半导体装置              302～NMOS装置
304～PMOS装置                308～高介电常数介电层
312～盖层                    320～金属层
325～图案化光致抗蚀剂层      330～经部分移除的金属层
340～多晶硅层                500～半导体装置
502～NMOS装置                504～PMOS装置
512～盖层                    525～图案化光致抗蚀剂层
530～金属层                  700～半导体装置
702～基材                    704～浅沟槽隔离
706～NMOS装置                708～PMOS装置
710～界面层                  712～高介电常数介电层
714～盖层                    716～盖层
720～薄P型金属层             730～N型金属层
740～多晶硅层                750～硬掩模层
761～第一栅极堆叠            762～第二栅极堆叠
710n～NMOS装置中的界面层
712n～NMOS装置中的高介电常数介电层
714n～NMOS装置中的盖层
720n～NMOS装置中的薄P型金属层
730n～NMOS装置中N型金属层
740n～NMOS装置中的多晶硅层
710p～PMOS装置中的界面层
716p～PMOS装置中的盖层
712p～PMOS装置中的高介电常数介电层
720p～PMOS装置中的薄P型金属层
730p～PMOS装置中N型金属层
740p～PMOS装置中的多晶硅层
780～金属层                    782～金属层
784～填充金属层                791～栅极结构
792～栅极结构
具体实施方式
本发明接下来将会提供许多不同的实施例以实施本发明中不同的特征。各特定实施例中的组成及配置将会在以下作描述以简化本发明。这些为实施例并非用于限定本发明。此外，一第一元件形成于一第二元件“上方”、“之上”、“之下”或“上”可包含实施例中的该第一元件与第二元件直接接触，或也可包含该第一元件与第二元件之间还有其他额外元件使该第一元件与第二元件无直接接触。各种元件可能以任意不同比例显示以使附图清晰简洁。
参见图1A～1D，显示为半导体装置100于混成栅极工艺(hybrid gateprocess)中各种制造阶段的剖面图，混成栅极工艺包含前栅极工艺及后栅极工艺。在前栅极工艺中，可先形成真实的金属栅极结构，并可接着依照CMOS工艺来制造最终的装置。在后栅极工艺中，可先形成虚置多晶硅栅极结构，并可接着进行正常的CMOS工艺直至沉积层间介电层(ILD)，之后可移除虚置多晶硅栅极结构并将其替换为真实的金属栅极结构。在混成工艺中，可先形成用于NMOS装置的金属栅极，并于最后形成用于PMOS装置的金属栅极，如以下的讨论。或者，可先形成用于PMOS装置的金属栅极，最后再形成用于NMOS装置的金属栅极。可知的是，半导体装置100可用公知的CMOS技术工艺制造，故在此仅作简略描述。
可知的是，图1A～1D已作简化以便于使本发明实施例的概念易于明了。例如，半导体100可进行CMOS工艺直至沉积层间介电层(ILD)，且其可形成各种元件，但在此未显示，例如栅极堆叠、轻掺杂源极/漏极(LDD)区、侧壁间隔物、源极/漏极区、硅化物区、接触蚀刻停止层(CESL)及其他合适元件。再者，图1A～1D是以概念的方式显示NMOS装置及PMOS装置各自的栅极结构。在图1A中，半导体装置100显示为在层间介电层(ILD)上进行化学机械研磨(CMP)工艺以暴露出PMOS区域及NMOS区域中的栅极结构的虚置多晶硅层。
在图1A中，半导体装置100可包含半导体基材102，例如硅基材。或者，基材102可包含锗化硅、砷化镓或其他合适半导体材料。基材102还可包含其他元件，例如各种掺杂区域、深埋层(buried layer)和/或外延层(epilayer)。此外，基材102可为绝缘层上覆半导体，例如绝缘层上覆硅(SOI)。在其他实施例中，半导体基材102可包含掺杂的外延层、梯度半导体层和/或可还包含半导体层上覆有另外一种型态的半导体层，例如锗化硅层上覆硅层。在其他实施例中，化合物半导体基材可包含多层硅结构，或硅基材可包含多层化合物半导体结构。
半导体装置100可进一步包含隔离结构(在此未显示)，例如形成在基材102中的浅沟槽隔离(STI)，用以隔离基材中的有源区域104及106。隔离结构可由氧化硅、氮化硅、氮氧化硅、氟掺杂玻璃(FSG)及或公知的低介电常数介电材料形成。有源区104可作为N型金属氧化物半导体晶体管装置(称为NMOS)及有源区106可作为P型金属氧化物半导体晶体管装置(称为PMOS)。
半导体装置100可还包含在形成于基材102上的界面层(在此未显示)。界面层可包含氧化硅层，其厚度约为5至15半导体装置100还可包含形成于界面层上的高介电常数介电层108。高介电常数介电层108可由原子层沉积法(ALD)或其他合适技术形成，其厚度约为10至30高介电常数介电层108可包含氧化铪(HfO2)，或也可包含HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、HfLaO、HfLuO或前述的组合。
半导体装置100可进一步包含盖层，用以调控金属层的功函数(对于栅极电极)，以使PMOS装置及NMOS装置各自具有适当的效能。例如，可在PMOS区域106中形成如氧化铝(Al2O3)的盖层110，其厚度约为3至20
Figure G2009101667914D00063
可于NMOS区域104中形成如氧化镧(LaOx)的盖层112，其厚度约为3至20
半导体装置100可进一步包含形成于高介电常数介电层108上的金属层114。金属层114可具有第一功函数，例如N型金属功函数。例如，金属层114可包含氮化钛。金属层114的厚度约为10至200
Figure G2009101667914D00065
氮化钛金属层/氧化镧盖层可使N型金属具有有效的功函数。金属层114可由各种沉积方法形成，例如化学气相沉积(CVD)、物理气相沉积(PVD或溅镀)、电镀或其他合适技术。此外，金属层114可选择性地包含碳化钽、氮化钽或其他合适金属。半导体装置100可还包含形成于金属层114上的多晶硅层120，其可由各种沉积合适技术形成。多晶硅层120的厚度约为400至800
Figure G2009101667914D00066
半导体装置100还可包含形成于多晶硅层120上的硬掩模层(在此未显示)，例如氮化硅、或氮氧化硅。
在图1B中，将在PMOS区域中的多晶硅层120及金属层114移除。例如，进行N/P光学光刻图案化工艺(PMOS N/P图案化)以分离NMOS区域104及PMOS区域106。光学光刻工艺可包含旋转涂布、软烘烤、曝光、后烘烤、显影、润洗、干燥及其他合适工艺。或者，可由浸润式光刻(immersionlithography)、电子束光刻(electron lithography)或其他合适工艺来进行N/P图案化。在PMOS区域中的多晶硅层120可由回蚀刻工艺或其他合适工艺移除。接着，移除PMOS区域106中的多晶硅层120后，可由灰化工艺(ashprocess)移除或剥除光致抗蚀剂，且可对半导体装置100进行高分子浸泡(polymer dip)以移除由多晶硅回蚀刻工艺及灰化工艺留下的残余物。于PMOS区域106中的金属层114(例如N型功函数金属)可由湿蚀刻或干蚀刻工艺移除。
图1C中，在NMOS区域104中的多晶硅层120可由蚀刻工艺移除。图1D中，可形成金属层以在PMOS区域中提供P型金属功函数及在NMOS区域104及PMOS区域106中形成完整的栅极电极。例如，金属层130可包含氮化钨或氮化钛，其厚度约为20至150
Figure G2009101667914D00071
金属层130可由物理气相沉积、化学气相沉积或其他合适方法形成。金属层140，例如钛，可形成于金属层130上，其厚度约为20至200
Figure G2009101667914D00072
金属层140可由物理气相沉积、化学气相沉积或其他合适方法形成。填充金属层150，例如铝，可由物理气相沉积、化学气相沉积或其他合适方法形成于金属层140上，其厚度约为1000至8000
Figure G2009101667914D00073
可在金属层130、140、150上进行化学机械研磨工艺以平坦化在NMOS区域104及PMOS区域106中的栅极结构。可知的是，半导体装置100可进行进一步的CMOS工艺以形成各种元件，例如接触点/通孔(contacts/vias)、内连线结构等。
在经过多晶硅回蚀刻工艺之后，形成双金属栅极(dual metal gates)时会产生许多问题。可以观察到，在移除PMOS区域106中的金属层114及NMOS区域104中的多晶硅层120时，由于通常是使用强烈的化学物质来进行移除(这些层已经历许多热工艺)，因此可能会损伤到底下的高介电常数介电层108。此外，当装置元件(例如栅极长度)逐渐缩小，化学液体流进多晶硅区域就会带来更糟糕的状况，且在沟槽中进行多晶硅回蚀刻工艺以作N/P图案化的难度也越来越高。况且，在多晶硅回蚀刻工艺后需要形成双金属栅极的工艺如同上述般复杂。
参见图2，其显示为依照本发明具有双金属栅极结构的半导体装置的制造方法200的流程图。参见图3A～3D，其显示为依照图2方法200所制造半导体装置300于各种制造阶段的剖面图。图3A～3E已作简化，以概念的方式显示NMOS装置及PMOS装置，使本发明实施例的概念易于明了。除了以下所讨论的差异，半导体装置300可近似于图1A～1D中的半导体装置100。在此，图1A～1D及图3A～3E中近似元件的附图标记相同以简化描述。
方法200起始于方块210，其为提供半导体基材，此半导体基材具有第一有源区域及第二有源区域。如前述，半导体装置300可包含NMOS装置302及PMOS装置304。在图3A中，半导体装置300可包含形成于基材上的界面层(在此未显示)，其可由氧化硅形成。界面层的厚度约为5至15
Figure G2009101667914D00081
接着，继续进行方块220，其为在基材上形成高介电常数介电层。半导体装置300可还包含形成于界面层上的高介电常数介电层308。高介电常数介电层308可由原子层沉积法(ALD)或其他合适技术形成，其厚度约为10至30
Figure G2009101667914D00082
高介电常数介电层308可包含氧化铪(HfO2)，或也可包含HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、HfLaO、HfLuO或前述的组合。半导体装置300还可包含盖层，用以调控金属层的功函数，以使NMOS装置302及PMOS装置304各自具有适当的效能。例如，盖层312可形成在NMOS装置302中的高介电常数介电层308上。可形成另一盖层(在此未显示)用以调控PMOS装置中的功函数。
接着，进行方块230，其为形成具有第一功函数的金属层于高介电常数介电层上。半导体装置300可还包含形成于高介电常数介电层308上的金属层320。金属层320可具有第一功函数，例如N型金属功函数(称为N型金属)。例如，金属层320可包含氮化钛，其厚度约为10至200金属层320可由各种沉积技术形成，例如化学气相沉积(CVD)、物理气相沉积(PVD或溅镀)、电镀或其他合适技术。接着，进行方块240，其为移除第二有源区域中部分的金属层。在沉积金属层320之后，可在进行多晶硅-栅极循环(poly-gate loop)之前先进行金属N/P图案化。也就是说，在沉积多晶硅及栅极图案化之前，先部分移除在PMOS区域304中的金属层以作N/P图案化。反之，也可在多晶硅-栅极循环(poly-gate loop)之后再进行金属N/P图案化，如图1A～1D所讨论。因此，图案化光致抗蚀剂层325可形成在NMOS区域302中的金属层320上。图案化光致抗蚀剂层325可由光学光刻、浸润式光刻或其他前述的合适工艺形成。
图3B中，将在PMOS区域304中金属层320未被覆盖的部分作部分移除，而形成PMOS区域304中的金属层330。金属层330可具有较NMOS区域302中的金属层320薄的厚度。在一实施例中，金属层330的厚度约为小于20
Figure G2009101667914D00091
在其他实施例中，金属层330的厚度约为30至60
Figure G2009101667914D00092
因此，在NMOS区域及PMOS区域中的金属层厚度不同以提供双金属栅极结构的形成(例如N型金属及P型金属)。接着，继续进行方块250，其为在第一有源区域中的第一金属层上及在第二有源区域中经部分移除的第一金属层上形成多晶硅层。在图3C中，多晶硅层340可由合适的沉积工艺形成于金属层320、330上。接着，继续进行方块260，其为在第一有源区域中形成第一栅极堆叠及在第二有源区域中形成第二栅极堆叠。之后，半导体装置300可进行CMOS工艺以形成栅极堆叠、轻掺杂源极区(LDD)、侧壁间隔物、源极/漏极区等，直至沉积层间介电层(ILD)于NMOS区域302及PMOS区域304上。然后，可在层间介电层上进行化学机械研磨工艺以暴露出NMOS区域302及PMOS区域304中栅极堆叠的多晶硅层340。
接着，继续进行方块270，其为在不经图案化的情况下，自第一栅极堆叠及第二栅极堆叠移除多晶硅层。在图3D中，在未进行金属N/P图案化(移除一个区域中的多晶硅层，然后再移除另一个区域中的多晶硅层，如图1A～1D所示)的情况下，可接着进行回蚀刻工艺或其他合适工艺以移除NMOS区域302及PMOS区域304中的多晶硅层340。如图3B所示，既然已部分移除在PMOS区域304中的多晶硅层340，则不需经N/P图案化来移除NMOS区域302及PMOS区域304中的多晶硅层340。因此，既然不需要在形成栅极堆叠后再移除N型金属，也可减小当栅极长度缩小时在多晶硅栅极沟槽中进行图案化的挑战。值得注意的是，在多晶硅回蚀刻工艺中，既然有金属层320、330作保护，可降低底下的高介电常数介电层308受到损伤的风险。
接着，继续进行方块280，其为在第一有源区域中的第一金属层上及第二有源区域中的经部分移除的第一金属层上形成第二金属层。在图3E中，可沉积各种金属层以在PMOS区域304形成P型金属，及各自在NMOS区域302及PMOS区域304中形成完整的栅极结构。在PMOS区域中的金属层330非常薄，以使在PMOS区域中形成P型金属时，功函数不会受到影响。例如，金属层130可形成于NMOS区域302中的金属层320上及PMOS区域304中的金属层330上。金属层130可包含氮化钨、氮化钛，其厚度约为20至100
Figure G2009101667914D00101
金属层130可由物理气相沉积、化学气相沉积或其他合适方法形成。填充金属层150，例如铝、铜、钨或其他合适材料，可由物理气相沉积、化学气相沉积、电镀或其他合适方法形成于金属层140上，其厚度约为1000至8000
Figure G2009101667914D00102
可在金属层130、140、150上进行化学机械研磨工艺以平坦化在NMOS区域104及PMOS区域106中的栅极结构。可知的是，半导体装置300可进行进一步的化学机械研磨工艺以形成各种元件，例如接触点/通孔(contacts/vias)、内连线金属层、层间介电层、保护层等。
参见图4，其显示为依照本发明具有双金属栅极结构的半导体装置的另一制造方法400的流程图。参见图5A～5E，其显示为依照图4方法400所制造的半导体装置500于各种制造阶段的剖面图。图5A～5E已作简化，以概念的方式显示NMOS装置及PMOS装置，使本发明实施例的概念易于明了。除了以下所讨论的差异，半导体装置500可近似于图3A～3E中的半导体装置300。在此，图3A～3E及图5A～5E中近似元件的附图标记相同以简化描述。
方法400起始于方块410，其为提供具有第一有源区域及第二有源区域的半导体基材。如前述，半导体装置500可包含NMOS装置502及PMOS装置504。半导体装置500可包含形成于基材上的界面层(在此未显示)，其由氧化硅所形成。接着，进行方块420，其为形成高介电常数介电层于基材上。半导体装置500可还包含形成于界面层上的高介电常数介电层308。高介电常数介电层308可由原子层沉积法(ALD)或其他合适技术形成，其厚度约为10至30
Figure G2009101667914D00103
高介电常数介电层308可包含氧化铪(HfO2)，或也可包含HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、HfLaO、HfLuO或前述的组合。半导体装置500还可包含盖层，用以调控金属层的功函数，以使NMOS装置502及PMOS装置504各自具有适当的效能。例如，盖层312，例如氧化镧，可形成在NMOS装置302中的高介电常数介电层308上，以调控NMOS装置502的功函数。可形成另一盖层(在此未显示)，例如氧化铝(Al2O3)，以调控PMOS装置的功函数。
接着，继续进行方块430，其为形成第一金属层于高介电常数介电层上，此第一金属层具有第一功函数。半导体装置500可还包含形成于高介电常数介电层308上的金属层320。金属层320可具有第一功函数，例如N型金属函数(称为N型金属)。例如，金属层320可包含氮化钛，其厚度约为10至200
Figure G2009101667914D00111
金属层320可由各种沉积技术形成，例如化学气相沉积、物理气相沉积(PVD或溅镀)、电镀或其他合适技术。接着，继续进行方块440，其为移除第二有源区域中的第一金属层。在沉积金属层320之后，可在进行多晶硅-栅极循环(poly-gate loop)之前先进行金属N/P图案化。也就是说，在沉积多晶硅及栅极图案化之前，先完全移除在PMOS区域504中的金属层320及盖层512。反之，也可在多晶硅-栅极循环(poly-gate loop)之后再进行金属N/P图案化，如图1A～1D所讨论。因此，图案化光致抗蚀剂层525可形成在NMOS区域502中的金属层320上。图案化光致抗蚀剂层525可由光学光刻、浸润式光刻或其他前述的合适工艺形成。
图5B中，将在PMOS区域504中金属层320及盖层512未被覆盖的部分完全移除。然后，可由合适工艺将图案化光致抗蚀剂层525移除。接着，继续进行方块450，其为将多晶硅层形成于第一有源区域中的第一金属层上及形成于第二有源区域中的高介电常数介电层上。在图5C中，可由物理气相沉积(PVD)或其他合适工艺在NMOS区域502及PMOS区域504中形成金属层530。金属层530的厚度约为小于20因此不会影响到NMOS区域502中金属层320的功函数。因此，金属层530可包含与金属层320不同的材料。在一实施例中，金属层530可包含P型金属，例如氮化钨。或者，金属层530可包含与金属层320相同的金属，例如氮化钛。因此，NMOS区域502及PMOS区域504中的金属层具有不同厚度以提供双金属栅极结构(例如N型金属及P型金属)的形成。
接着，继续进行方块460，其为在第二金属层上形成多晶硅层。在图5D中，可由合适工艺在NMOS区域502中的金属层320、530上及PMOS区域504中的金属层530上形成多晶硅层340。之后，半导体装置500可进行如第3C至3E图所述的相似工艺以在NMOS区域502及PMOS区域504中形成完整的金属栅极结构(例如N型金属及P型金属)。接着，继续进行方块470，其为在第一有源区域中形成第一栅极堆叠及在第二有源区域中形成第二栅极堆叠。接着，继续进行方块480，其为自第一栅极堆叠及第二栅极堆叠中移除多晶硅层。
接着，继续进行方块490，其为在第一有源区域及第二有源区域中的第二金属层上形成第三金属层，此第三金属层具有第二功函数。在图5E中，可沉积各种金属层以在PMOS区域504中形成P型金属，且完成NMOS区域502及PMOS区域504各自的栅极结构。例如，可在NMOS区域502及PMOS区域504中的金属层530上形成金属层130。金属层130可包含氮化钨或氮化钛，其厚度约为20至100
Figure G2009101667914D00121
金属层130可由物理气相沉积(PVD)、化学气相沉积(CVD)或其他合适方法形成。阻障金属层(barrier metal layer)140，例如钛，可形成于金属层130上，其厚度约为20至200
Figure G2009101667914D00122
金属层140可由物理气相沉积、化学气相沉积或其他合适方法形成。填充金属层(fillermetal layer)150，例如铝、铜、钨或其他合适材料，可由物理气相沉积、化学气相沉积、电镀或其他合适方法形成于金属层140上，其厚度约为1000至8000
Figure G2009101667914D00123
可在金属层130、140、150上进行化学机械研磨(CMP)工艺以平坦化在NMOS区域104及PMOS区域106中的栅极结构。可知的是，半导体装置100可进行进一步的CMOS工艺以形成各种元件，例如接触点/通孔(contacts/vias)、内连线金属层、层间介电层、保护层等。值得注意的是，如图3A～3E所述的优点也可应用于图5A～5E所述的实施例中。
参见图6，其显示为依照本发明具有双金属栅极结构的半导体装置的又一制造方法600的流程图。参见图7A～7H，其显示为依照图6方法600所制造半导体装置700于各种制造阶段的剖面图。图7A～7H已作简化，以概念的方式显示NMOS装置及PMOS装置，使本发明实施例的概念易于明了。
方法600起始于方块610，其为提供具有第一有源区域及第二有源区域的半导体基材。在图7A中，半导体装置700可包含半导体基材702，例如硅基材。或者，基材702可包含锗化硅、砷化镓或其他合适半导体材料。基材702还可包含其他元件，例如各种掺杂区域、深埋层(buried layer)和/或外延层(epi layer)。此外，基材702可为绝缘层上覆半导体，例如绝缘层上覆硅(SOI)。在其他实施例中，半导体基材702可包含掺杂的外延层、梯度半导体层和/或可还包含半导体层上覆有另外一种型态的半导体层，例如锗化硅层上覆硅层。在其他实施例中，半导体基材可包含多层硅结构，或硅基材可包含多层化合物半导体结构。
半导体装置700可进一步包含隔离结构704，例如形成在基材702中的浅沟槽隔离(STI)，用以隔离基材中的有源区域706及708。隔离结构可由氧化硅、氮化硅、氮氧化硅、氟掺杂玻璃(FSG)及或公知的低介电常数介电材料形成。有源区104的可作为N型金属氧化物半导体晶体管装置(称为NMOS)及有源区106可作为P型金属氧化物半导体晶体管装置(称为PMOS)。
半导体装置700可还包含在形成于基材702上的界面层710。界面层可包含氧化硅层，其厚度约为5至15
Figure G2009101667914D00131
接着，继续进行方块620，其为于基材上形成高介电常数介电层。半导体装置700还可包含形成于界面层710上的高介电常数介电层712。高介电常数介电层712可由原子层沉积法(ALD)或其他合适技术形成。高介电常数介电层708的厚度约为10至30高介电常数介电层108可包含氧化铪(HfO2)，或也可包含HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、HfLaO、HfLuO或前述的组合。
半导体装置100可还包含盖层，用以调控金属层的功函数(对于栅极电极)，以使PMOS装置及NMOS装置各自具有适当的效能。例如，由氧化铝(Al2O3)形成的盖层716可形成于PMOS区域708中，其厚度约为3至20
Figure G2009101667914D00133
由氧化镧(LaOx)形成的盖层112可形成于NMOS区域706中，其厚度约为3至20
接着，继续进行方块630，其为在高介电常数介电层上形成第一金属层，此第一金属层具有第一功函数。在图7B中，半导体装置700可还包含于高介电常数介电层712上形成P型金属层720。P型金属层720的厚度约为小于20以使P型金属层720不会影响之后于NMOS区域706中形成的N型金属层的功函数。P型金属层720可包含各种金属，例如氮化钽。接着，继续进行方块640，其为在第一金属层上形成第二金属层，此第二金属层具有第二功函数。半导体装置700可还包含形成于P型金属层720上的N型金属层730。例如，N型金属层730可包含氮化钛，其厚度约为10至200N型金属层730可由各种沉积技术形成，例如化学气相沉积(CVD)、物理气相沉积(PVD或溅镀)、电镀或其他合适技术。
接着，继续进行方块650，其为在第二金属层上形成多晶硅层。在图7C中，半导体装置700可还包含由各种合适沉积工艺于N型金属层730上形成多晶硅层740。多晶硅层740的厚度约为400至800
Figure G2009101667914D00141
半导体装置700可还包含硬掩模层750，例如氮化硅或氮氧化硅，其为形成于多晶硅层740上。硬掩模层750的厚度约为100至400此外，半导体装置700可包含抗反射涂布层(antireflective coating layer)或底部抗反射涂布层(bottomantireflective coating layer；BARC)以使用于图案化光致抗蚀剂层使光学光刻工艺效果更佳。例如，可在硬掩模层750上形成图案化光致抗蚀剂层761，该图案化光致抗蚀剂层761包含在NMOS区域706上的图案761及在PMOS区域708上的图案762。可使用湿蚀刻或干蚀刻工艺配合图案761、762及来图案化硬掩模层750。
接着，继续进行方块660，其为在第一有源区域中形成第一栅极堆叠及在第二有源区域中形成第二栅极堆叠。在图7D中，可使用图案化的掩模层来形成NMOS区域706中的栅极堆叠771及PMOS区域中708中的栅极堆叠772。栅极堆叠771可包含界面层710n、高介电常数介电层712n、盖层714n、薄P型金属层720n、N型金属层730n及多晶硅层740n。栅极堆叠772可包含界面层710p、盖层716p、高介电常数介电层712p、薄P型金属层720p、N型金属层730p及多晶硅层740p。可知的是，半导体装置700可继续进行CMOS的制造流程，以形成各种元件，例如轻掺杂源极/漏极区(LDD)、栅极堆叠上的侧壁间隔物、源极/漏极区等，直至沉积层间介电层(ILD)。之后，可在后栅极工艺中进行化学机械研磨工艺，以暴露出栅极堆叠771、772各自的多晶硅层740n、740p。
值得注意的是，图7E～7H为更详细地以概念的方式显示NMOS区域706及PMOS区域708中的栅极堆叠771、772。接着，继续进行方块670，其为自第二栅极堆叠移除多晶硅层及第二金属层。在图7E中，可进行N/P图案化工艺以移除在PMOS区域708中的多晶硅层740p及N型金属层730p。例如，可进行N/P光学光刻图案化工艺(PMOS N/P图案化)来分离NMOS区域706及PMOS区域708。光学光刻工艺可包含旋转涂布、软烘烤、曝光、后烘烤、显影、润洗、干燥及其他合适工艺。或者，可由浸润式光刻工艺、电子束光刻工艺(electron-beam lithography)或其他合适工艺来进行N/P图案化。在PMOS区域708中的多晶硅层可由回蚀刻工艺或其他合适工艺移除。在移除PMOS区域708中的多晶硅层740p之后，接着可以灰化工艺(ashprocess)移除或剥离光致抗蚀剂(在此未显示)，并进行高分子浸泡(polymerdip)以移除由多晶硅回蚀刻工艺及灰化工艺所留下的残余物。
在图7F中，可由湿蚀刻或干蚀刻工艺将PMOS区域708中的N型金属层730p移除。值得注意的是，PMOS区域708中的薄金属层720p可在移除N型金属层730p的过程中作为保护层，以保护底下的高介电常数介电层712p。并且，薄金属层720p可作为移除N型金属层730p的蚀刻工艺中的蚀刻停止层。接着，继续进行方块680，其为自第一栅极堆叠中移除多晶硅层。在图7G中，可由湿蚀刻或干蚀刻工艺将NMOS区域706中的多晶硅层740n移除。值得注意的是，在PMOS区域708中的薄金属层720p可在移除多晶硅层740n时作为保护层，以保护底下的高介电常数介电层712p。
接着，继续进行方块690，其为在第一栅极堆叠中的第二金属层上及在第二栅极堆叠中的第一金属层上形成第三金属层。在图7H中，可在沟槽(沟槽是由移除栅极堆叠771中多晶硅层及移除栅极堆叠772中的多晶硅层及N型金属层所形成)中沉积各种金属层以在PMOS区域708中形成P型金属层，并在NMOS区域706及PMOS区域708中各自形成完整的栅极结构。例如，可在NMOS区域706中的N型金属层730n及在PMOS区域中P型金属层720p上形成金属层780。金属层780可包含氮化钨或氮化钛，其厚度约为20至100
Figure G2009101667914D00151
金属层780可由化学气相沉积(CVD)、物理气相沉积(PVD)或其他合适方法形成。金属层782(例如钛)可形成在金属层780上。金属层782的厚度约为20至200
Figure G2009101667914D00152
其可由化学气相沉积、物理气相沉积或其他合适方法形成。填充金属层784，例如铝、铜、钨，可由化学气相沉积、物理气相沉积、电镀或其他合适方法形成于金属层782上。金属层784的厚度约为1000至8000
Figure G2009101667914D00153
可在金属层780、782、784上进行化学机械研磨工艺以平坦化NMOS区域706及PMOS区域708中各自的栅极结构791、792。可知道的是，半导体装置700可进行进一步的CMOS工艺以形成各种元件，例如接触点/通孔(contacts/vias)、内连线金属层、保护层等。
本发明在此提供各种实施例，并且具有不同的优点。例如，本发明提供了简单又具有经济效益的方法来整合高介电常数/金属栅极结构至CMOS工艺中。在某些实施例中，可在沉积多晶硅层之前先进行N/P图案化，以对NMOS装置及PMOS装置的双金属栅极结构(例如N金属及P型金属)提供不同的厚度。因此，降低了在蚀刻及沉积工艺中损害底下的高介电常数介电层的风险，且在回蚀刻工艺及移除金属时不需做N/P图案化。在其他实施例中，可提供包含薄P型金属层及N型金属层的双层金属栅极。薄P型金属层的厚度约小于20
Figure G2009101667914D00161
以使P型金属不会影响NMOS装置所使用的N型金属层的功函数。因此，混成工艺可使用在形成有NMOS装置及PMOS装置的双栅极结构。混成工艺可包含在前栅极工艺中形成金属栅极(例如N型金属或P型金属)及在后栅极工艺中形成另一个金属栅极(例如P型金属或N型金属)。
虽然本发明已以数个较佳实施例公开如上，然而其并非用以限定本发明，任何本领域普通技术人员，在不脱离本发明的精神和范围内，当可作任意的更动与润饰，因此本发明的保护范围当视随附的权利要求所界定的范围为准。

Claims (15)

1.一种半导体装置的制作方法，包括：
提供一半导体基材，具有一第一区域及一第二区域；
形成一高介电常数介电层于该半导体基材上；
形成一第一金属层于该高介电常数介电层上，该第一金属层具有一第一功函数；
移除该第二区域中部分的第一金属层；
之后，形成一半导体层，位于该第一区域中的该第一金属层上及该第二区域中该经部分移除的第二金属层上；
形成一第一栅极堆叠于该第一区域中及形成一第二栅极堆叠于该第二区域中；
由该第一栅极堆叠及该第二栅极堆叠中移除该半导体层而形成一第一沟槽及一第二沟槽；以及
形成一第二金属层于该第一沟槽中的第一金属层上及该第二沟槽中经部分移除的第一金属层上，该第二金属层具有一第二功函数。
2.如权利要求1所述的半导体装置的制造方法，其中该第一功函数包含一N型金属功函数且该第二功函数包含P型金属功函数。
3.如权利要求1所述的半导体装置的制造方法，还包含：
形成一界面层于该半导体基材及该高介电常数介电层之间；
形成一第一盖层于该高介电常数介电层及该第一区域中的该第一金属层之间；及
形成一第二盖层于该界面层及该第二区域中的该高介电常数介电层之间。
4.如权利要求1所述的半导体装置的制造方法，还包含：
形成一第一阻障金属层于该第一及第二沟槽中的该第二金属层上；
形成一填充金属层于第一及第二沟槽的该阻障金属层上：及
之后，进行一化学机械研磨工艺以平坦化及移除在该第一栅极堆叠的该第一沟槽及该第二栅极堆叠的该第二沟槽以外的各种膜层。
5.如权利要求1所述的半导体装置的制造方法，其中该半导体层包含多晶硅层，且其中移除该半导体层是在没有以图案化分离该第一栅极堆叠及该第二栅极堆叠的情况下进行。
6.如权利要求1所述的半导体装置的制造方法，其中该第二区域中该经部分移除的第一金属层的厚度约为30至
Figure F2009101667914C00021
7.一种半导体装置的制造方法，包括：
提供一半导体基材，具有一第一有源区域及一第二有源区域；
形成一高介电常数介电层于该半导体基材上；
形成一第一金属层于该高介电常数介电层上，该第一金属具有一第一功函数；
移除该第二有源区域中的该第一金属层；
形成一第二金属层于该第一有源区域的该第一金属层上及该第二有源区域的该高介电常数介电层上；
之后，形成一硅层于该第二金属层上；
形成一第一栅极堆叠于该第一有源区域中及形成一第二栅极堆叠于该第二有源区域中，该第一栅极堆叠包含高介电常数介电层、该第一金属层、该第二金属层及该硅层，该第二栅极堆叠包含该高介电常数介电层、第二金属层及该硅层；
由该第一栅极堆叠及该第二栅极堆叠移除该硅层而形成一第一沟槽及一第二沟槽；以及
形成一第三金属层于该第一沟槽及该第二沟槽中的该第二金属层上，该第三金属层具有一第二功函数。
8.如权利要求7所述的半导体装置的制造方法，还包含；
形成一界面层于该半导体基材与该高介电常数介电层之间；
形成一第一盖层于该高介电常数介电层及该第一有源区域中的该第一金属层之间；及
形成一第二盖层于该界面层及该第一有源区域中的该高介电常数介电层之间，
其中该第一栅极堆叠还包含该第一盖层，
其中该第二栅极堆叠还包含该第二盖层。
9.如权利要求7所述的半导体装置的制造方法，还包含：
形成一阻障金属层于该第三金属层上以部分填满该第一及第二沟槽；
形一填充金属层于该阻障层上以实质上填满该第一及第二沟槽的剩余部分；以及
之后，进行一化学机械研磨工艺以平坦化及移除在该第一栅极堆叠的该第一沟槽及该第二栅极堆叠的该第二沟槽以外的各种膜层。
10.如权利要求7所述的半导体装置的制造方法，其中移除该硅层是在没有以图案化分离该第一栅极堆叠及该第二栅极堆叠的情况下进行。
11.如权利要求7所述的半导体装置的制造方法，其中该第二金属层的厚度约为小于
Figure F2009101667914C00031
12.一种半导体装置的制作方法，包括：
提供一半导体基材，具有一第一区域及一第二区域；
形成一高介电常数介电层于该半导体基材上；
形成一第一金属层于该高介电常数介电层上，该第一金属具有一第一功函数；
形成一第二金属层于该第一金属层上，该第二金属具有一第二功函数；
形成一硅层于该第二金属层上；
形成一第一栅极堆叠于该第一区域中及形成一第二栅极堆叠于该第二有源区域中，该第一及第二栅极堆叠皆包含该高介电常数介电层、该第一金属层、该第二金属层及该硅层；
形成一层间介电层于该第一及第二栅极堆叠上；
在该层间介电层上进行一化学机械研磨工艺以暴露出该第一及第二栅极堆叠各自的该硅层；
从该第二栅极堆叠移除该硅层及该第二金属层而形成一第二沟槽；
之后，从该第一栅极堆叠移除该硅层而形成一第一沟槽；以及
形成一第三金属层于该第二金属层上以部分填满该第一沟槽，及形成于该第一金属层上以部分填满该第二沟槽，该第三金属层具有该第一功函数。
13.如权利要求12所述的半导体装置的制造方法，其中该第一金属层的厚度约为小于
Figure F2009101667914C00032
14.如权利要求12所述的半导体装置的制造方法，还包含：
形成一界面层于该半导体基材与该高介电常数介电层之间；
形成一第一盖层于该高介电常数介电层及该第一区域中的该第一金属层之间；及
形成一第二盖层于该界面层与该第二区域中的该高介电常数介电层之间，
其中该第一栅极堆叠还包含该第一盖层，
其中该第二栅极堆叠还包含该第二盖层。
15.如权利要求12所述的半导体装置的制造方法，还包含：
形成一阻障金属层于该第三金属层上，以部分填满该第一及第二沟槽；
形成一填充金属层于该阻障金属层上以实质上填满该剩余的第一及第二沟槽；及
之后，进行一第二化学机械研磨工艺以平坦化及移除在该第一栅极堆叠的该第一沟槽及该第二栅极堆叠的该第二堆叠以外的各种膜层。
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