CN104752177B - 一种制作嵌入式闪存栅极的方法 - Google Patents
一种制作嵌入式闪存栅极的方法 Download PDFInfo
- Publication number
- CN104752177B CN104752177B CN201310740775.8A CN201310740775A CN104752177B CN 104752177 B CN104752177 B CN 104752177B CN 201310740775 A CN201310740775 A CN 201310740775A CN 104752177 B CN104752177 B CN 104752177B
- Authority
- CN
- China
- Prior art keywords
- layer
- region
- grid
- logic
- gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 238000000034 method Methods 0.000 title claims abstract description 64
- 230000015654 memory Effects 0.000 title claims abstract description 52
- 239000000463 material Substances 0.000 claims description 92
- 239000004065 semiconductor Substances 0.000 claims description 42
- 239000000758 substrate Substances 0.000 claims description 42
- 238000000059 patterning Methods 0.000 claims description 31
- 229920002120 photoresistant polymer Polymers 0.000 claims description 28
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 claims description 16
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 15
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 8
- 229910052757 nitrogen Inorganic materials 0.000 claims description 8
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 8
- 229910003481 amorphous carbon Inorganic materials 0.000 claims description 6
- 230000002093 peripheral effect Effects 0.000 claims description 6
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 claims description 4
- 239000001257 hydrogen Substances 0.000 claims description 4
- 229910052739 hydrogen Inorganic materials 0.000 claims description 4
- -1 oxide Chemical compound 0.000 claims description 4
- 239000000377 silicon dioxide Substances 0.000 claims description 4
- 238000012545 processing Methods 0.000 claims description 3
- 230000000717 retained effect Effects 0.000 claims description 3
- 239000003989 dielectric material Substances 0.000 claims description 2
- 210000003205 muscle Anatomy 0.000 claims description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 abstract description 45
- 229920005591 polysilicon Polymers 0.000 abstract description 45
- 238000005530 etching Methods 0.000 abstract description 14
- 238000005516 engineering process Methods 0.000 abstract description 10
- 239000010410 layer Substances 0.000 description 182
- 239000007789 gas Substances 0.000 description 18
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 12
- 239000003292 glue Substances 0.000 description 8
- 238000001020 plasma etching Methods 0.000 description 8
- 229910052814 silicon oxide Inorganic materials 0.000 description 8
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 7
- 229910052710 silicon Inorganic materials 0.000 description 7
- 239000010703 silicon Substances 0.000 description 7
- 239000013078 crystal Substances 0.000 description 5
- 238000001312 dry etching Methods 0.000 description 5
- 239000000243 solution Substances 0.000 description 5
- 238000001039 wet etching Methods 0.000 description 5
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 4
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 4
- 238000004519 manufacturing process Methods 0.000 description 4
- 229910052751 metal Inorganic materials 0.000 description 4
- 239000002184 metal Substances 0.000 description 4
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 description 3
- HEMHJVSKTPXQMS-UHFFFAOYSA-M Sodium hydroxide Chemical compound [OH-].[Na+] HEMHJVSKTPXQMS-UHFFFAOYSA-M 0.000 description 3
- 239000006117 anti-reflective coating Substances 0.000 description 3
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 3
- 238000005229 chemical vapour deposition Methods 0.000 description 3
- 238000004140 cleaning Methods 0.000 description 3
- 239000011248 coating agent Substances 0.000 description 3
- 238000000576 coating method Methods 0.000 description 3
- 238000000151 deposition Methods 0.000 description 3
- 230000008021 deposition Effects 0.000 description 3
- 238000012986 modification Methods 0.000 description 3
- 230000004048 modification Effects 0.000 description 3
- 150000004767 nitrides Chemical class 0.000 description 3
- 239000001301 oxygen Substances 0.000 description 3
- 229910052760 oxygen Inorganic materials 0.000 description 3
- 238000002360 preparation method Methods 0.000 description 3
- 239000000126 substance Substances 0.000 description 3
- KWYUFKZDYYNOTN-UHFFFAOYSA-M Potassium hydroxide Chemical compound [OH-].[K+] KWYUFKZDYYNOTN-UHFFFAOYSA-M 0.000 description 2
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 2
- 239000002253 acid Substances 0.000 description 2
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 2
- 239000003795 chemical substances by application Substances 0.000 description 2
- 150000001875 compounds Chemical class 0.000 description 2
- 238000013461 design Methods 0.000 description 2
- 239000012895 dilution Substances 0.000 description 2
- 238000010790 dilution Methods 0.000 description 2
- 239000001307 helium Substances 0.000 description 2
- 229910052734 helium Inorganic materials 0.000 description 2
- SWQJXJOGLNCZEY-UHFFFAOYSA-N helium atom Chemical compound [He] SWQJXJOGLNCZEY-UHFFFAOYSA-N 0.000 description 2
- 150000007529 inorganic bases Chemical class 0.000 description 2
- 238000010884 ion-beam technique Methods 0.000 description 2
- 238000003698 laser cutting Methods 0.000 description 2
- 239000007788 liquid Substances 0.000 description 2
- 238000003801 milling Methods 0.000 description 2
- 238000002156 mixing Methods 0.000 description 2
- 150000007530 organic bases Chemical class 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 238000005240 physical vapour deposition Methods 0.000 description 2
- 230000035484 reaction time Effects 0.000 description 2
- 229910000077 silane Inorganic materials 0.000 description 2
- 229910021332 silicide Inorganic materials 0.000 description 2
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 2
- WGTYBPLFGIVFAS-UHFFFAOYSA-M tetramethylammonium hydroxide Chemical compound [OH-].C[N+](C)(C)C WGTYBPLFGIVFAS-UHFFFAOYSA-M 0.000 description 2
- 230000005641 tunneling Effects 0.000 description 2
- VHUUQVKOLVNVRT-UHFFFAOYSA-N Ammonium hydroxide Chemical compound [NH4+].[OH-] VHUUQVKOLVNVRT-UHFFFAOYSA-N 0.000 description 1
- 229910015890 BF2 Inorganic materials 0.000 description 1
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- ZAMOUSCENKQFHK-UHFFFAOYSA-N Chlorine atom Chemical compound [Cl] ZAMOUSCENKQFHK-UHFFFAOYSA-N 0.000 description 1
- YZCKVEUIGOORGS-OUBTZVSYSA-N Deuterium Chemical compound [2H] YZCKVEUIGOORGS-OUBTZVSYSA-N 0.000 description 1
- 229910000927 Ge alloy Inorganic materials 0.000 description 1
- 229910000673 Indium arsenide Inorganic materials 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 229910003811 SiGeC Inorganic materials 0.000 description 1
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 238000004380 ashing Methods 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 239000000460 chlorine Substances 0.000 description 1
- 229910052801 chlorine Inorganic materials 0.000 description 1
- 229910052681 coesite Inorganic materials 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 229910052906 cristobalite Inorganic materials 0.000 description 1
- 238000013500 data storage Methods 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000002950 deficient Effects 0.000 description 1
- 238000005137 deposition process Methods 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 230000005611 electricity Effects 0.000 description 1
- 239000007792 gaseous phase Substances 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- RPQDHPTXJYYUPQ-UHFFFAOYSA-N indium arsenide Chemical compound [In]#[As] RPQDHPTXJYYUPQ-UHFFFAOYSA-N 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 238000003780 insertion Methods 0.000 description 1
- 230000037431 insertion Effects 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 238000011835 investigation Methods 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 239000002648 laminated material Substances 0.000 description 1
- 238000001459 lithography Methods 0.000 description 1
- 230000014759 maintenance of location Effects 0.000 description 1
- QSHDDOUJBYECFT-UHFFFAOYSA-N mercury Chemical compound [Hg] QSHDDOUJBYECFT-UHFFFAOYSA-N 0.000 description 1
- 229910052753 mercury Inorganic materials 0.000 description 1
- 229910001092 metal group alloy Inorganic materials 0.000 description 1
- 229910052914 metal silicate Inorganic materials 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 229910003465 moissanite Inorganic materials 0.000 description 1
- VIKNJXKGJWUCNN-XGXHKTLJSA-N norethisterone Chemical compound O=C1CC[C@@H]2[C@H]3CC[C@](C)([C@](CC4)(O)C#C)[C@@H]4[C@@H]3CCC2=C1 VIKNJXKGJWUCNN-XGXHKTLJSA-N 0.000 description 1
- 239000012044 organic layer Substances 0.000 description 1
- 238000010422 painting Methods 0.000 description 1
- 239000012071 phase Substances 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 229910010271 silicon carbide Inorganic materials 0.000 description 1
- 238000004528 spin coating Methods 0.000 description 1
- 229910052682 stishovite Inorganic materials 0.000 description 1
- 238000003860 storage Methods 0.000 description 1
- TXEYQDLBPFQVAA-UHFFFAOYSA-N tetrafluoromethane Chemical compound FC(F)(F)F TXEYQDLBPFQVAA-UHFFFAOYSA-N 0.000 description 1
- 229910052905 tridymite Inorganic materials 0.000 description 1
- 238000001947 vapour-phase growth Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/401—Multistep manufacturing processes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/4916—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen
Abstract
本发明公开了一种制作嵌入式闪存栅极的方法，根据本发明的方法采用一步刻蚀工艺以图案化嵌入式闪存的多晶硅层，并且在逻辑电路区域中仅形成一层多晶硅，该多晶硅层与现有以逻辑电路工艺技术制备的逻辑栅极的多晶硅的关键尺寸和横截面相同，单层多晶硅避免了现有嵌入式闪存工艺采用的多层多晶硅栅极导致的可靠性等问题，因此在逻辑电路区域中形成优良的器件并且具有良好的性能。同时，在逻辑电路区域上方的硬掩膜层，可以避免逻辑电路区域和闪存单元区域以及高压电路区域中的多晶硅层厚度不同的问题，以提高嵌入式闪存的整体的性能和嵌入式闪存的良品率。
Description
技术领域
本发明涉及半导体制造工艺，尤其涉及一种嵌入式闪存栅极的制作方法。
背景技术
存储器用于存储大量数字信息，最近据调查显示，在世界范围内，存储器芯片大约占了半导体交易的30％，多年来，工艺技术的进步和市场需求催生越来越多高密度的各种类型存储器，如RAM(随机存储器)、SRAM(静态随机存储器)、DRAM(动态随机存储器)和FRAM(铁电存储器)等。其中，闪存存储器即FLASH，其成为非易失性半导体存储技术的主流，即使在供电电源关闭后仍能保持片内信息；在存储器电可擦除和可重复编程，而不需要特殊的高电压；闪存存储器具有成本低、密度大的特点。其独特的性能使其广泛的运用于各个领域，包括嵌入式系统，如PC及设备、电信交换机、蜂窝电话、网络互连设备、仪器仪表和汽车器件，同时还包括新兴的语音、图像、数据存储器类产品。在各种各样的FLASH器件中，嵌入式闪存器件是片上系统(SOC)的一种，在一片集成电路内同时集成逻辑电路模块和闪存电路模块，在智能卡、微控制器等产品中有广泛的用途。
嵌入式闪存器件中的闪存存储器具有堆栈式栅极结构，此结构包括遂穿氧化层、用来储存电荷的多晶硅浮置栅极、氧化硅/氮化硅/氧化硅(ONO)结构的栅极介电层以及用来控制数据存取的多晶硅控制栅极。
现有的P型嵌入式闪存器件制作方法为，在步骤100中，提供半导体衬底，将半导体衬底分为三个区域，分别为：用于形成逻辑器件的第一区域I，逻辑电路区域I；高压电路区域II；用于形成闪存存储器的三区域III，闪存单元区域III。在所述逻辑电路区域中形成有栅极介电层，在所述闪存单元区域和所述高压电路区域中形成有堆栈式结构，此结构包括遂穿氧化层、多晶硅浮置栅极以及氧化硅/氮化硅/氧化硅(ONO)结构的栅极介电层。接着，在所述半导体衬底上沉积形成第一多晶硅层。在步骤101中，采用掩膜刻蚀高压电路区域中的第一多晶硅层。在步骤102中，在所述半导体衬底上形成第二多晶硅层。在步骤103中，图案化所述第二多晶硅层和所述第一多晶硅层。在步骤104中，沉积形成侧墙，在后续刻蚀逻辑电路区域中多晶硅层时所述侧墙用于保护控制栅极、高压晶体管栅极和选择栅极。在步骤105中，预掺杂逻辑电路区域中的多晶硅层，同时实施图案化工艺。
对于55nm以及更先进的技术节点而言，由于闪存存储器应用于高压设备中其需要具有高击穿电压，因此，在闪存存储器中形成的多晶硅控制栅极的结构为两层的多晶硅。在嵌入式闪存工艺中，逻辑电路区域和闪存单元区域中的多晶硅层的厚度不同，将引起嵌入式闪存器件中出现有缺陷的横截面，进一步影响器件的性能和产量。同时，具有两层多晶硅的控制栅极常用于满足电路设计的要求，但是，在逻辑电路区域中的两层多晶硅层之间存在有接触面，其能够影响逻辑电路区域中的逻辑器件的性能，所以，两层多晶硅层将引起半导体器件可靠性的问题。
因此，需要一种新的方法，以解决现有技术中的问题，以提高嵌入式闪存的整体的性能和嵌入式闪存的良品率。
发明内容
在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。
为了解决现有技术中存在的问题，本发明提出了一种制作嵌入式闪存栅极的方法，包括：提供半导体衬底，所述半导体衬底具有逻辑电路区域、高压电路区域和闪存单元区域，在所述逻辑电路区域的半导体衬底上形成有第一栅极介电层，在所述高压电路区域的半导体衬底上形成有第二栅极介电层，在所述闪存单元区域的半导体衬底上形成有第三栅极介电层；在所述闪存单元区域和所述高压电路区域中的所述栅极介电层上依次形成第一栅极材料层和ONO介电层；在所述半导体衬底上形成图案化的光刻胶层；根据所述图案化的光刻胶层刻蚀所述ONO介电层，以去除对应于将形成高压晶体管和闪存单元选择晶体管的区域的ONO介电层，并露出部分的所述第一栅极材料层；去除所述图案化的光刻胶层；在所述半导体衬底上依次形成第二栅极材料层和硬掩膜层；图案化所述硬掩膜层，以露出所述高压电路区域和所述闪存单元区域中的所述第二栅极材料层；图案化所述逻辑电路区域中的所述硬掩膜层、所述第二栅极材料层和所述第一栅极介电层，以及所述高压电路区域和所述闪存单元区域中的所述第二栅极材料层、所述ONO介电层、所述第一栅极材料层、所述第二栅极介电层和所述第三栅极介电层，以在所述逻辑电路区域中形成逻辑电路栅极结构，在所述高压电路区域形成高压晶体管栅极结构，在所述闪存单元区域中形成选择晶体管的栅极结构以及存储单元控制栅极结构。
优选地，还包括在形成所述逻辑电路栅极结构之后去除位于所述逻辑电路栅极结构上的所述硬掩膜层，以露出所述逻辑电路栅极结构的步骤。
优选地，还包括在根据所述图案化的光刻胶层刻蚀所述ONO介电层之后采用氢气处理露出的所述第一栅极材料层的步骤。
优选地，所述硬掩膜层的材料包括氮化硅、氧化物、氮氧化硅或者非晶碳。
优选地，在形成所述第二栅极材料层的同时对所述第二栅极材料层进行预掺杂。
优选地，根据所述图案化的光刻胶层刻蚀所述ONO介电层的步骤中，对应于将形成高压晶体管和选择晶体管的栅极结构外边缘的部分所述ONO介电层被保留。
优选地，所述逻辑电路区域中的图案化的所述硬掩膜层与所述高压电路区域和所述闪存单元区域中的第二栅极材料层的顶部的高度差依实际制程的要求不同而变化。
综上所示，本发明提出了一种的嵌入式闪存存储器的多晶硅栅极的制作工艺，根据本发明的方法采用一步刻蚀工艺以图案化嵌入式闪存的多晶硅层，并且在逻辑电路区域中仅形成一层多晶硅，该多晶硅层与现有以逻辑电路工艺技术制备的逻辑栅极的多晶硅的关键尺寸和横截面相同，单层多晶硅避免了现有嵌入式闪存工艺采用的多层多晶硅栅极导致的可靠性等问题，因此在逻辑电路区域中形成优良的器件并且具有良好的性能。同时，在逻辑电路区域上方的硬掩膜层，可以避免逻辑电路区域和闪存单元区域以及高压电路区域中的多晶硅层厚度不同的问题，以提高嵌入式闪存的整体的性能和嵌入式闪存的良品率。
附图说明
本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。在附图中，
图1为根据现有技术制作的嵌入式闪存器件结构的剖面结构示意图；
图2A-2F为根据本发明一个实施方式制作嵌入式闪存器件结构的相关步骤所获得的器件的剖面结构示意图；
图3为根据本发明一个实施方式制作嵌入式闪存器件结构的工艺流程图。
具体实施方式
在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员来说显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
为了彻底了解本发明，将在下列的描述中提出详细的步骤，以便说明本发明是如何解决现有技术中的问题。显然本发明的较佳实施例详细的描述如下，然而去除这些详细描述外，本发明还可以具有其他实施方式。
应予以注意的是，这里所使用的术语仅是为了描述具体实施例，而非意图限制根据本发明的示例性实施例。如在这里所使用的，除非上下文另外明确指出，否则单数形式也意图包括复数形式。此外，还应当理解的是，当在本说明书中使用术语“包含”和/或“包括”时，其指明存在所述特征、整体、步骤、操作、元件和/或组件，但不排除存在或附加一个或多个其他特征、整体、步骤、操作、元件、组件和/或它们的组合。
现在，将参照附图更详细地描述根据本发明的示例性实施例。然而，这些示例性实施例可以多种不同的形式来实施，并且不应当被解释为只限于这里所阐述的实施例。应当理解的是，提供这些实施例是为了使得本发明的公开彻底且完整，并且将这些示例性实施例的构思充分传达给本领域普通技术人员。在附图中，为了清楚起见，夸大了层和区域的厚度，并且使用相同的附图标记表示相同的元件，因而将省略对它们的描述。
在本发明中为了解决现有技术中存在的缺陷，本发明提出了一种新的制作嵌入式闪存存储器的工艺，通过所述方法以解决现有技术中存在的弊端。
下面将结合图2A-2F对本发明所述嵌入式闪存存储器的制作方法进行详细描述，图2A-2F为根据本实施例制作嵌入式闪存的过程中存储器的结构截面图。
如图2A所示，提供半导体衬底200，半导体衬底可包括任何半导体材料，此半导体材料可包括但不限于：Si、SiC、SiGe、SiGeC、Ge合金、GeAs、InAs、InP，以及其它Ⅲ-Ⅴ或Ⅱ-Ⅵ族化合物半导体。
将半导体衬底200分为三个区域，分别为：用于形成逻辑电路栅极结构的第一区域I，逻辑电路区域I；用以形成高压晶体管栅极结构的第二区域，高压电路区域II；用以形成闪存单元选择晶体管的栅极结构以及存储单元控制栅极结构的第三区域III，闪存单元区域III。需要说明的是，逻辑电路区域I和高压电路区域II在真实布局里都是位于外围电路区，因此，逻辑器件位置关系不受本实施例所提供的图的限制。
在半导体衬底200上形成栅极介电层201，具体的，在在所述逻辑电路区域的半导体衬底上形成有栅极介电层，在所述高压电路区域的半导体衬底上形成有栅极介电层，在所述闪存单元区域的半导体衬底上形成有栅极介电层。栅极介电层可以通过热氧化、化学气相沉积(CVD)或氧氮化工艺形成。栅极介电层可以包括如下的任何传统电介质：SiO2、SiON、SiON2、以及包括钙钛矿型氧化物的其它类似氧化物。其中，栅极氧介电层的材料优选用氧化硅，形成方式采用热氧化法。
在高压电路区域和闪存单元区域的栅极介电层上形成用以形成晶体管栅极结构、闪存单元选择晶体管的栅极结构以及存储单元控制栅极结构的栅极材料层202，栅极材料层202可以包括各个材料，所述各个材料包含但不限于：某些金属、金属合金、金属氮化物和金属硅化物，及其层压制件和其复合物。栅极材料层202也可以包括掺杂的多晶硅和多晶硅-锗合金材料以及多晶硅金属硅化物材料(掺杂的多晶硅/金属硅化物叠层材料)。类似地，也可以采用数种方法的任何一个形成前述材料。非限制性实例包括自对准金属硅化物方法、化学汽相沉积方法和物理汽相沉积方法，在本实施例中栅极材料层202的材料优选多晶硅层。
在本发明的一具体地实施方式中，在所述闪存单元区域和高压电路区域中的所述半导体衬底上还可以形成隧穿氧化层，隧穿氧化层的材料可以为氧化硅或者ONO，形成的方法为热氧化法，通常形成的隧穿氧化层的厚度都在几十埃左右。接着，在隧穿氧化层上形成栅极材料层202。
在栅极材料层202上形成介电层203，所述介电层203优选为ONO介电层。如图2A所示，具体的，介电层203可以为氧化物-氮化物-氧化物总共三层ONO三明治结构，本领域的技术人员应当理解的是，介电层203也可以为一层氮化物、或者一层氧化物、或者一层氮化物上形成一层氧化物等绝缘结构。可以使用包括但不限于：低压化学气相沉积方法、化学气相沉积方法和物理汽相沉积方法的方法形成介电层203。因闪存存储器要求与浮置栅极接触的栅极介电层须具备良好的电性，以避免在正常电压下，用来存储电荷的浮置栅极发生漏电或者过早点崩溃的问题，以介电层203的材质是ONO为例，以低压化学气相沉积方法形成一层均匀的氧化硅层，接着，以低压化学气相沉积方法在氧化硅层上形成氮化硅层，然后，再以低压化学气相沉积方法形成另一层氧化硅层。
可选地，去除逻辑电路区域中的栅极材料层和ONO介电层以露出栅极介电层，具体的，根据图案化的光罩(reticle)除去逻辑电路区域中的栅极材料层和ONO介电层。可以采用干法刻蚀去除浮置栅极和栅极介电层，干法蚀刻工艺包括但不限于：反应离子蚀刻(RIE)、离子束蚀刻、等离子体蚀刻或者激光切割。
接着，在半导体衬底200上形成图案化的光刻胶层204，图案化的光刻胶层204用于定义高压晶体管和闪存单元选择晶体管的区域。
光刻胶材料可以包括选自包括正性光刻胶材料、负性光刻胶材料和混合光刻胶材料的组中的光刻胶材料。通常，掩模层包括具有厚度从大约2000到大约5000埃的正性光刻胶材料或负性光刻胶材料。
可选地，将底部抗反射涂层涂覆在光刻胶的底部来减少底部光的反射。有两种涂层材料：有机抗反射涂层(Organic)，在硅片表面旋涂，依靠有机层直接接收掉入射光线；无机抗反射涂层(Inorganic)，在硅片表面利用等离子增强化学气相沉积(PECVD)形成。一般材料为：TiN或SiN。通过特定波长相位相消而起作用，最重要的参数有：材料折射率、薄膜厚度等。底部抗反射涂层的使用比较广泛。
在本发明的一具体实施例中，在半导体衬底上形成光刻胶层，采用光刻掩膜版P3，所述掩膜版P3用于定义去除对应于将形成高压晶体管和闪存单元选择晶体管的区域的ONO介电层的图案，经曝光显影等步骤之后，在半导体衬底200上形成图案化的光刻胶层204。
如图2B所示，根据所述图案化的光刻胶层204刻蚀所述ONO介电层203，以去除对应于将形成高压晶体管和闪存单元选择晶体管的区域的ONO介电层，并露出部分的所述栅极材料层202，形成图案化的ONO介电层203’，根据所述图案化的光刻胶204刻蚀所述ONO介电层203的步骤中，对应于将形成高压晶体管和闪存单元选择晶体管的栅极结构外边缘的部分所述ONO介电层被保留，所述栅极结构外边缘的部分所述ONO介电层用于后续的工艺，所述后续的工艺例如轻掺杂离子注入(LDD)工艺，源漏区注入工艺等，例如，位于高压晶体管和闪存单元选择晶体管的栅极结构外边缘的部分所述ONO介电层在后续的工艺中能更好地控制光刻制程的准确度。
示例性地，采用湿法刻蚀所述高压电路区域和闪存单元区域中的ONO介电层203，以形成图案化的ONO介电层203’，采用湿法刻蚀可以避免在刻蚀形成图案化的ONO介电层203’的过程中对栅极材料层202的等离子体损伤。
其中，进行湿法刻蚀所采用的刻蚀液可以为酸性溶液、有机碱或无机碱。示例性地，无机碱可以为KOH、NaOH、NH4OH等；有机碱可以为TMAH或EDP等；酸性溶液可以为稀释的氢氟酸和热磷酸等。
需要说明的是，上述执行湿法刻蚀工艺的方法均为示例性的，并不局限于所述方法，本领域其他方法只要能够实现所述目的，均可以应用于本发明，在此不再赘述。
采用氢气处理所述半导体衬底的表面，具体的，根据所述图案化的光刻胶层204刻蚀所述ONO介电层203之后采用氢气处理露出的所述栅极材料层202，以避免在栅极材料层202的表面上形成自然氧化物层。
接着，采用灰化工艺去除图案化的光刻胶层204以露出半导体衬底的，具体的，去除所述图案化的光刻胶层204之后露出逻辑电路区域中的栅极介电层、高压电路区域和闪存单元区域中的ONO介电层203’和部分的栅极材料层202。
如图2C，在所述半导体衬底200上形成栅极材料层205和硬掩膜层206，栅极材料205和硬掩膜层206覆盖逻辑电路区域中的栅极介电层，以及闪存单元区域以及高压电路区域中的ONO介电层203’和栅极材料层202。所述栅极材料205的材料优选多晶硅。
多晶硅的形成方法可选用低压化学气相淀积(LPCVD)工艺。形成所述多晶硅的工艺条件包括：反应气体为硅烷(SiH4)，所述硅烷的流量范围可为100～200立方厘米/分钟(sccm)，如150sccm；反应腔内温度范围可为700～750摄氏度；反应腔内压力可为250～350毫毫米汞柱(mTorr)，如300mTorr；所述反应气体中还可包括缓冲气体，所述缓冲气体可为氦气或氮气，所述氦气和氮气的流量范围可为5～20升/分钟(slm)，如8slm、10slm或15slm。
示例性的，根据工艺需要可以对栅极材料层205进行预掺杂工艺，掺杂杂质可以是磷、砷、硼、BF2等。
优选地，硬掩模层206材料包括氮化硅、氧化物、氮氧化硅或者非晶碳。其中，硬掩膜层206包括氮化硅层、氧化物层、氮氧化硅层或者非晶碳层中的一种或者几种。可以采用等离子增强化学气相沉积(PECVD)形成氮化硅层、氧化物层、氮氧化硅层、非晶碳层或者高温氧化层(HTO)。
如图2D所示，图案化所述硬掩膜层，以露出所述高压电路区域和所述闪存单元区域中的所述栅极材料层205，具体地，去除位于高压电路区域和闪存单元区域中的硬掩膜层，保留位于逻辑电路区域中的硬掩膜层，以形成硬掩膜层206’。
示例性地，所述逻辑电路区域中的图案化的所述硬掩膜层206’与所述高压电路区域和所述闪存单元区域中的栅极材料层205的顶部的高度差依实际制程的要求不同而变化。在本发明一具体实施例中，所述硬掩膜层206’与闪存单元区域以及高压电路区域中的栅极材料层205的顶部齐平，硬掩膜层206’抵消逻辑电路区域中的栅极材料层205和其他两区域中的栅极材料层205之间的高度差。
在本发明的一具体实施例中，采用掩膜版来去除高压电路区域和闪存单元区域中的硬掩膜层，所述掩膜版用于定义高压电路区域和闪存单元区域。掩模版通常可以包括数种掩模材料的任何一种，包括但不限于：硬掩模材料和光刻胶掩模材料。优选地，掩模版包括光刻胶掩模材料。光刻胶掩模材料可以包括选自包括正性光刻胶材料、负性光刻胶材料和混合光刻胶材料的组中的光刻胶材料。通常，掩模版包括具有厚度从大约2000到大约5000埃的正性光刻胶材料或负性光刻胶材料。
如图2E所示，图案化所述逻辑电路区域中的硬掩膜层206’、栅极材料层205和栅极介电层、以及图案化闪存单元区域和高压电路区域中的栅极材料层205、ONO介电层203’、栅极材料层202和栅极介电层，以在所述逻辑电路区域中形成逻辑电路栅极结构207以及位于逻辑电路栅极结构207上的硬掩膜层206”，在所述高压电路区域形成高压晶体管栅极结构209，在所述闪存单元区域中形成选择晶体管的栅极结构208以及存储单元控制栅极结构202。
既可以采用干蚀刻法也可以采用湿蚀刻法移除氧化物层。干蚀刻法能够采用基于氟化碳气体的各向异性蚀刻法。湿蚀刻法能够采用氢氟酸溶液，例如缓冲氧化物蚀刻剂或氢氟酸缓冲溶液。干法刻蚀包括但不限于：反应离子蚀刻(RIE)、离子束蚀刻、等离子体蚀刻或者激光切割。最好通过一个或者多个RIE步骤进行干法蚀刻。采用干法刻蚀形成栅极结构，在该步骤中所述蚀刻压力为5～50mT，源功率为2～1000W，偏置功率为0W，反应时间为1～15秒，其中，优选刻蚀压力为50mTorr，源功率为500W；偏置功率优选0W，反应时间为15秒；刻蚀气体可以采用基于氮气(N2-based)的气体或者基于氮气和氢气的混合气体(N2/H2-based)。
作为一个实例，采用等离子体刻蚀，刻蚀气体可以采用基于氮气的气体。具体的，采用较低的射频能量并能产生低压和高密度的等离子体气体来实现多晶硅的干法刻蚀。采用的刻蚀气体为基于氮气的气体，刻蚀气体的流量为：100～200立方厘米/分钟(sccm)；反应室内压力可为30～50mTorr，刻蚀的时间为10～15秒，功率为40～50W，偏置功率为0W。
如图2F所示，去除位于所述逻辑电路栅极结构207上的所述硬掩膜层206”，以露出所述逻辑电路栅极结构207。
去除逻辑电路区域中的位于逻辑电路栅极结构上的硬掩膜层的方法可以为灰化工艺、湿法刻蚀或者湿法清洗。灰化工艺采用的气体可以为氮气和氧气的混合气体或者氯气和氧气的混合气体。湿蚀刻法能够采用氢氟酸溶液，例如缓冲氧化物蚀刻剂或氢氟酸缓冲溶液。湿法清洗采用稀释的氢氟酸和热磷酸去除所述硬掩膜层。
在本发明的一具体实施方式中，当在逻辑电路区域中的位于逻辑电路栅极结构的硬掩膜层的材料为非晶碳，在根据图案化的光刻胶层采用湿法清洗或者asher process(灰化工艺)去除闪存单元区域中的硬掩膜层，以露出逻辑电路区域中的逻辑电路栅极结构，最后在半导体衬底的逻辑电路区域中形成逻辑电路栅极，在所述高压电路区域形成高压晶体管栅极结构，在所述闪存单元区域中形成选择晶体管的栅极结构以及存储单元控制栅极结构。
参照图3，其中示出了为根据本发明一个实施方式制作嵌入式闪存器件的工艺流程图。，用于简要示出整个制造工艺的流程。
在步骤301中，提供半导体衬底，将半导体衬底分为三个区域，分别为：闪存单元区域、高压电路区域和逻辑电路区域，在半导体衬底上形成栅极介电层，在闪存单元区域和高压电路区域的栅极介电层上依次形成有第一栅极材料层和ONO介电层，在半导体衬底上形成图案化的光刻胶层；
在步骤302中，根据所述图案化的光刻胶层刻蚀所述ONO介电层，以露出部分的第一栅极材料层，去除所述图案化的光刻胶层；
在步骤303中，在半导体衬底上依次形成第二栅极材料层和硬掩膜层；
在步骤304中，刻蚀所述硬掩膜层以形成图案化的所述硬掩膜层，图案化的所述硬掩膜层露出所述闪存单元区域和高压电路区域中的第二栅极材料层，覆盖逻辑电路区域中的第二栅极材料层；
在步骤305中，图案化所述闪存单元区域、高压电路区域和逻辑电路区域中所述硬掩膜层、所述第二栅极材料层、所述ONO介电层、所述第一栅极材料层和栅极介电层，以在逻辑电路区域中形成逻辑电路栅极结构以及位于逻辑电路栅极结构上的硬掩膜层，在闪存单元区域中形成选择晶体管的栅极结构以及存储单元控制栅极结构，在高压电路区域形成高压晶体管栅极结构；
在步骤306中，去除位于所述逻辑电路栅极结构上的所述硬掩膜层，以露出所述逻辑电路栅极结构。
综上所述，本发明提出了一种的嵌入式闪存存储器的多晶硅栅极的制作工艺，根据本发明的方法采用一步刻蚀工艺以图案化嵌入式闪存的多晶硅层，并且在逻辑电路区域中仅形成一层多晶硅，该多晶硅层与现有以逻辑电路工艺技术制备的逻辑栅极的多晶硅的关键尺寸和横截面相同，单层多晶硅避免了现有嵌入式闪存工艺采用的多层多晶硅栅极导致的可靠性等问题，因此在逻辑电路区域中形成优良的器件并且具有良好的性能。同时，在逻辑电路区域上方的硬掩膜层，可以避免逻辑电路区域和闪存单元区域以及高压电路区域中的多晶硅层厚度不同的问题，以提高嵌入式闪存的整体的性能和嵌入式闪存的良品率。
本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。
Claims (7)
1.一种制作嵌入式闪存栅极的方法，包括：
提供半导体衬底，所述半导体衬底具有逻辑电路区域、高压电路区域和闪存单元区域，在所述逻辑电路区域的半导体衬底上形成有第一栅极介电层，在所述高压电路区域的半导体衬底上形成有第二栅极介电层，在所述闪存单元区域的半导体衬底上形成有第三栅极介电层；
在所述闪存单元区域和所述高压电路区域中的所述栅极介电层上依次形成第一栅极材料层和ONO介电层；
在所述半导体衬底上形成图案化的光刻胶层；
根据所述图案化的光刻胶层刻蚀所述ONO介电层，以去除对应于将形成高压晶体管和闪存单元选择晶体管的区域的ONO介电层，并露出部分的所述第一栅极材料层；
去除所述图案化的光刻胶层；
在所述半导体衬底上依次形成第二栅极材料层和硬掩膜层；
图案化所述硬掩膜层，以露出所述高压电路区域和所述闪存单元区域中的所述第二栅极材料层；
图案化所述逻辑电路区域中的所述硬掩膜层、所述第二栅极材料层和所述第一栅极介电层，以及所述高压电路区域和所述闪存单元区域中的所述第二栅极材料层、所述ONO介电层、所述第一栅极材料层、所述第二栅极介电层和所述第三栅极介电层，以在所述逻辑电路区域中形成逻辑电路栅极结构，在所述高压电路区域形成高压晶体管栅极结构，在所述闪存单元区域中形成选择晶体管的栅极结构以及存储单元控制栅极结构。
2.如权利要求1所述的方法，其特征在于，还包括在形成所述逻辑电路栅极结构之后去除位于所述逻辑电路栅极结构上的所述硬掩膜层，以露出所述逻辑电路栅极结构的步骤。
3.如权利要求1所述的方法，其特征在于，还包括在根据所述图案化的光刻胶层刻蚀所述ONO介电层之后采用氢气处理露出的所述第一栅极材料层的步骤。
4.如权利要求1所述的方法，其特征在于，所述硬掩膜层的材料包括氮化硅、氧化物、氮氧化硅或者非晶碳。
5.如权利要求1所述的方法，其特征在于，在形成所述第二栅极材料层的同时对所述第二栅极材料层进行预掺杂。
6.如权利要求1所述的方法，其特征在于，根据所述图案化的光刻胶层刻蚀所述ONO介电层的步骤中，对应于将形成高压晶体管和选择晶体管的栅极结构外边缘的部分所述ONO介电层被保留。
7.如权利要求1所述的方法，其特征在于，所述逻辑电路区域中的图案化的所述硬掩膜层与所述高压电路区域和所述闪存单元区域中的第二栅极材料层的顶部的高度差依实际制程的要求不同而变化。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201310740775.8A CN104752177B (zh) | 2013-12-27 | 2013-12-27 | 一种制作嵌入式闪存栅极的方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201310740775.8A CN104752177B (zh) | 2013-12-27 | 2013-12-27 | 一种制作嵌入式闪存栅极的方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN104752177A CN104752177A (zh) | 2015-07-01 |
| CN104752177B true CN104752177B (zh) | 2017-11-10 |
Family
ID=53591692
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201310740775.8A Active CN104752177B (zh) | 2013-12-27 | 2013-12-27 | 一种制作嵌入式闪存栅极的方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN104752177B (zh) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN106816441B (zh) * | 2015-12-02 | 2019-07-30 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构的形成方法 |
| CN108054091B (zh) * | 2017-12-19 | 2019-05-03 | 武汉新芯集成电路制造有限公司 | 一种提升mos器件栅控能力的方法 |
| CN108122989B (zh) * | 2017-12-19 | 2019-05-03 | 武汉新芯集成电路制造有限公司 | 一种提升mos器件栅控能力的方法 |
Citations (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6559010B1 (en) * | 2001-12-06 | 2003-05-06 | Macronix International Co., Ltd. | Method for forming embedded non-volatile memory |
| CN1447420A (zh) * | 2002-03-21 | 2003-10-08 | 旺宏电子股份有限公司 | 半导体器件的制造方法 |
| CN1855425A (zh) * | 2005-04-26 | 2006-11-01 | 美格纳半导体有限会社 | 用于制造半导体装置的方法 |
| CN101114617A (zh) * | 2006-07-12 | 2008-01-30 | 东部高科股份有限公司 | 闪存及其制造方法 |
| CN102544004A (zh) * | 2010-12-09 | 2012-07-04 | 和舰科技(苏州)有限公司 | 一种嵌入式闪存及其制造方法 |
| CN102956554A (zh) * | 2011-08-30 | 2013-03-06 | 中芯国际集成电路制造(上海)有限公司 | 嵌入逻辑电路的分离栅极式快闪存储器及其制作方法 |
| CN103021951A (zh) * | 2011-09-27 | 2013-04-03 | 中芯国际集成电路制造(上海)有限公司 | 闪存存储器及其制作方法、不同厚度栅极的形成方法 |
| CN103107076A (zh) * | 2011-11-11 | 2013-05-15 | 中芯国际集成电路制造(上海)有限公司 | 分离栅极式快闪存储器及存储器组的制作方法 |
-
2013
- 2013-12-27 CN CN201310740775.8A patent/CN104752177B/zh active Active
Patent Citations (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6559010B1 (en) * | 2001-12-06 | 2003-05-06 | Macronix International Co., Ltd. | Method for forming embedded non-volatile memory |
| CN1447420A (zh) * | 2002-03-21 | 2003-10-08 | 旺宏电子股份有限公司 | 半导体器件的制造方法 |
| CN1855425A (zh) * | 2005-04-26 | 2006-11-01 | 美格纳半导体有限会社 | 用于制造半导体装置的方法 |
| CN101114617A (zh) * | 2006-07-12 | 2008-01-30 | 东部高科股份有限公司 | 闪存及其制造方法 |
| CN102544004A (zh) * | 2010-12-09 | 2012-07-04 | 和舰科技(苏州)有限公司 | 一种嵌入式闪存及其制造方法 |
| CN102956554A (zh) * | 2011-08-30 | 2013-03-06 | 中芯国际集成电路制造(上海)有限公司 | 嵌入逻辑电路的分离栅极式快闪存储器及其制作方法 |
| CN103021951A (zh) * | 2011-09-27 | 2013-04-03 | 中芯国际集成电路制造(上海)有限公司 | 闪存存储器及其制作方法、不同厚度栅极的形成方法 |
| CN103107076A (zh) * | 2011-11-11 | 2013-05-15 | 中芯国际集成电路制造(上海)有限公司 | 分离栅极式快闪存储器及存储器组的制作方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN104752177A (zh) | 2015-07-01 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7745344B2 (en) | Method for integrating NVM circuitry with logic circuitry | |
| CN102693946B (zh) | 半导体器件制造方法以及存储器制造方法 | |
| US7199423B2 (en) | Non-volatile memory technology compatible with 1T-RAM process | |
| CN106206598B (zh) | 分栅式闪存器件制造方法 | |
| US20080268650A1 (en) | Triple poly-si replacement scheme for memory devices | |
| CN106972021B (zh) | 一种半导体器件及其制作方法、电子装置 | |
| CN104752177B (zh) | 一种制作嵌入式闪存栅极的方法 | |
| CN108010915B (zh) | 浮栅型闪存sab制作方法以及浮栅型闪存结构 | |
| CN110021520A (zh) | 制造集成电路器件的方法 | |
| CN102054743B (zh) | 制作半导体器件中的接触孔的方法 | |
| CN104952805B (zh) | 一种制作嵌入式闪存的方法 | |
| US9548369B2 (en) | Memory device and method of manufacturing the same | |
| CN109755246B (zh) | 一种半导体器件及其制作方法 | |
| US7785966B2 (en) | Method for fabricating floating gates structures with reduced and more uniform forward tunneling voltages | |
| CN104347514B (zh) | 一种嵌入式闪存的制作方法 | |
| US20020068398A1 (en) | Method of manufacturing flash memory cell | |
| CN104576342B (zh) | 一种制作嵌入分离栅极式闪存栅极的方法 | |
| CN104282630A (zh) | 一种制作闪存的方法 | |
| CN105140176B (zh) | 一种半导体器件及其制造方法和电子装置 | |
| CN104952804B (zh) | 一种制作嵌入式闪存的方法 | |
| CN104347516B (zh) | 一种制作嵌入式闪存的方法 | |
| US6620687B2 (en) | Method of making non-volatile memory with sharp corner | |
| US6960506B2 (en) | Method of fabricating a memory device having a self-aligned contact | |
| CN102299076A (zh) | 一种半导体器件的制造方法 | |
| US20030122178A1 (en) | Method for fabricating a flash memory having a T-shaped floating gate |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant | ||
| TR01 | Transfer of patent right | ||
| TR01 | Transfer of patent right |
Effective date of registration: 20190805 Address after: No. 18 Wenchang Avenue, Beijing Economic and Technological Development Zone, Daxing District, Beijing Co-patentee after: Semiconductor Manufacturing International (Shanghai) Corporation Patentee after: Zhongxin North Integrated Circuit Manufacturing (Beijing) Co., Ltd. Address before: 201203 Shanghai City, Pudong New Area Zhangjiang Road No. 18 Patentee before: Semiconductor Manufacturing International (Shanghai) Corporation |