CN101114617A - 闪存及其制造方法 - Google Patents

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Abstract

一种闪存器件，具有单元区域和外围区域。在制造该闪存的方法中，将单元区域中的衬底刻蚀预定的深度，在单元区域中的衬底上形成第一多晶硅层和ONO层；以及在单元区域的ONO层及外围区域的衬底两者上形成第二多晶硅层。

Description

闪存及其制造方法
背景技术
闪存是一种非易失性存储器，其即使电源关断也不会丢失其中存储的数据。另外，闪存提供相对高的数据处理速度以用于记录、读取和删除数据。因而，闪存广泛用于个人计算机(PC)的BIOS、置顶盒、打印机和网络服务器，以存储数据。近来，闪存广泛用于数字照相机和便携式电话。
图1是示出现有技术的闪存的示意图。
如图1中所示，现有技术的闪存被划分成单元区域和外围区域。提供单元区域来写入和删除数据，而提供外围区域来根据数据写入和删除操作来操作晶体管。
在衬底1上的单元和外围区域中形成隔离层2。
在单元区域的衬底1上形成第一多晶硅(poly-silicon)层4、ONO层5和第二多晶硅层6，并在外围区域的衬底1上形成第二多晶硅层6。
在单元区域中，第一多晶硅层4用于浮栅，而第二多晶硅层6用于控制栅。在外围区域中，第二多晶硅层6用于栅极。
如上所述，因为与外围区域相比，单元区域进一步包括ONO层5和第一多晶硅层4，所以当在衬底1上淀积前金属介质(PMD)材料8时，由于ONO层5和第一多晶硅层4的厚度，而在单元区域和外围区域之间产生台阶差d。
对于PMD材料8，进行化学机械抛光(CMP)，从而获得平坦化的层间介质层。
然而，由于单元区域和外围区域之间的台阶差d，通过CMP工艺不能将淀积在衬底1上PMD材料8较好地平坦化。
换句话说，当对PMD材料8进行CMP处理时，仅必须抛光单元区域上PMD材料8。但是，由于在单元区域和外围区域中的PMD材料8实际上被同时抛光，因此在CMP处理之后，层间介质层的均匀性恶化。由于此原因，尽管进行了CMP处理，但由于单元区域和外围区域之间的厚度差可能导致接触缺陷。
特别是，随着闪存变得更加高度集成，单元区域和外围区域之间的非均匀性对器件特性产生了不好的影响。
在图1中，附图标记3、7和9分别代表氧化物层、隔离片和杂质区域。
发明内容
因此，本发明的实施例提供了一种闪存及其制造方法，其通过刻蚀单元区域的衬底能够提高衬底的均匀性。
在一个实施例中，提供了一种制造包括单元区域和外围区域的闪存的方法，该方法包括：将单元区域的衬底刻蚀预定的深度；在单元区域的衬底上形成第一多晶硅层和ONO层；以及在单元区域的ONO层及外围区域的衬底上形成第二多晶硅层。
根据一个实施例，提供了一种闪存，其包括：划分成单元区域和外围区域的衬底；单元区域的衬底上的第一多晶硅层和ONO层；以及在单元区域的ONO层和外围区域的衬底上的第二多晶硅层；其中，该单元区域的衬底比外围区域的衬底低预定的高度。
附图说明
图1是示出现有技术的闪存的示意图；以及
图2A至2H是示出根据实施例的用于制造闪存的步骤的图。
具体实施方式
下面，将参考附图说明各实施例。
图2A至2H是示出根据实施例的用于制造闪存的步骤的图。
如图2A中所示，可以制备衬底20，并将其划分成单元区域和外围区域。可以在衬底20上淀积掩模层22，可以将单元区域中部分的掩模层从衬底20区域去除，同时在单元区域中保留。在一个实施例中，掩模层22可以是光刻胶膜。
利用掩模层22作为刻蚀掩模进行刻蚀处理，以将单元区域的衬底20刻蚀预定的厚度t。因此，在单元区域的衬底20和外围区域的衬底20之间出现深度t的台阶差。换句话说，单元区域的衬底20变得比外围区域的衬底20低深度t。
在该刻蚀处理之后，将掩模层22从外围区域的衬底20去除。
如图2B中所示，可以在衬底20上形成隔离层26和氧化物层24。在一个实施例中，可以通过首先在衬底20上形成氧化物层和氮化物层，以及淀积并构图预定厚度的掩模材料，来形成该隔离层26和氧化物层24。之后，可以利用用于隔离区域的掩模图形进行刻蚀处理，以刻蚀衬底20。然后，可以将该掩模图形去除。
可以利用预定的绝缘材料对衬底20进行缝隙填充处理，然后可以进行沟槽CMP处理，以在衬底20上形成隔离层26。隔离层26用来使后来要在衬底20上形成的不同器件彼此绝缘。
之后，将氮化物层从衬底20去除，而隔离层26和氧化物层24保留在衬底上。氧化物层24形成在衬底20上隔离层26之间。
尽管在图2B中未示出，但是可以相对于包括隔离层26的衬底20有选择地进行离子注入处理，使得能够在衬底20上形成P型阱和N型阱。
如图2C中所示，可以在衬底20的整个表面上淀积多晶硅层，并且可以对单元区域的衬底20进行构图处理，以形成第一多晶硅层28’。第一多晶硅层28’可以用作浮栅。第一多晶硅层28’被隔离在在氧化物层24和ONO层30之间的衬底20上，并且能够利用掺杂剂对其掺杂，以使之具有电荷(电子)，从而使第一多晶硅层28’保持在激发状态。
在形成第一多晶硅层28’之后，可以将氧化物层、氮化物层和氧化物层顺序层叠在衬底20的整个表面上，并可以对获得的结构进行退火处理。之后，可以对单元区域的衬底20进行构图处理，以形成如图2C中所示的包围第一多晶硅层28’的ONO层30。ONO层30使其上面的部分与其下面的部分之间电绝缘。换句话说，ONO层30使第一多晶硅层28’与稍后说明的第二多晶硅层之间绝缘。
在图2C所示的实施例中，在单元区域中形成该结构之后，在形成第一多晶硅层28’中所使用的多晶硅层28以及ONO层30能够保留在外围区域的衬底20上。
因此，可以在衬底20的整个表面上淀积预定的掩模材料，并将其构图以将外围区域的掩模材料去除，使得掩模层仅保留在单元区区域的衬底20上。
利用该掩模层作为刻蚀掩模，可以去除形成在外围区域的衬底20上的多晶硅层28和ONO层30。
如图2D中所示，由单元区域的衬底20和外围区域的衬底20之间的台阶差所形成的深度t，基本等于在单元区域的衬底20上形成的多晶硅层28’和ONO层30的总厚度。通常，由于ONO层30非常薄，所以台阶差的深度t可以基本等于第一多晶硅层28’的厚度。
因而，可以将单元区域的衬底20刻蚀掉与第一多晶硅层28’的厚度对应的厚度t。在进一步的实施例中，把ONO层30的厚度也考虑进去，可以将单元区域的衬底20稍微多去除一点。
参考图2E，可以在包括单元区域和外围区域的衬底20的整个表面上，淀积预定的多晶硅层32。在一个实施例中，由于在单元区域的衬底20上形成的ONO层30的表面的高度基本等于外围区域的衬底20的表面的高度，因此可以在包括单元区域和外围区域的衬底20的整个表面上淀积相同厚度的多晶硅层32。
在一个实施例中，在淀积多晶硅层32之前，可以有选择地将部分氧化物层24从外围区域的衬底20去除。可以对一部分衬底20进行离子注入处理，这将在稍后说明，该部分的衬底通过被去除的氧化物层24而露出以在形成衬底20上形成杂质区域。
如图2F中所示，可以对多晶硅层32进行构图处理，以形成第二多晶硅层32a和32b。
形成在单元区域的衬底20上的第二多晶硅层32a覆盖ONO层30，形成在外围区域的衬底20上的第二多晶硅层32b被形成在隔离层26之间的栅极区域中。形成在单元区域的衬底20上的第二多晶硅层32a可以用作控制栅，而形成在外围区域的衬底20上的第二多晶硅层32b可以用作栅极。
形成在单元区域的衬底20上的第二多晶硅层32a施加偏置电压，以通过激发位于第二多晶硅层32a下的第一多晶硅层28’的电子进行充电操作或放电操作。
如图2G中所示，可以在第二多晶硅层32a和32b的侧墙上形成隔离片34，并可以利用第二多晶硅层32a和32b和隔离片34作为注入掩模来进行离子注入处理，以在衬底20中形成杂质区域36。杂质区域36可以作为源极和漏极区域。
如图2H中所示，可以在衬底20上淀积PMD材料38。在此情况下，可以将单元区域的衬底20预先刻蚀预定的深度，使得单元区域和外围区域之间的台阶差减小。从而，将PMD材料38以相同的厚度淀积在单元区域的衬底20和外围区域的衬底20两者上，使得可以提高衬底20的均匀性。
随后，有选择地刻蚀该PMD材料38，以形成具有接触孔的层间介质层。之后，可以在接触孔中形成接触。
从而，能够完全地制造闪存。
如上所述，其中省略了对某些工艺的说明，但是这些工艺是公知的，或者是在本领域普通技术人员的认知范围之内的。
如上所述，根据诸实施例，在制造器件之前刻蚀单元区域的衬底，使得单元区域和外围区域之间的台阶差减小。从而能够提高均匀性，使得能够提高器件的特性。
在本说明书中，对“一个实施例”、“实施例”、“示例实施例”的引述表示结合该实施例描述的特定特征、结构或特性被包括在本发明的至少一个实施例中。在本说明书中多处出现的这些语句并不是必须都引用相同的实施例。另外，在结合任何实施例描述特定的特征、结构或特性时指出了，结合其他一些实施例而影响这些特征、结构或特性这是在本领域普通技术人员的认知之内的。
尽管已经参考本发明的一些示例性实施例说明了本发明的这些实施例，但是应当理解，本领域技术人员可以从中得出许多的其他修改和实施例，而这些都落在本公开原理的精神和范围内。更具体的，在本公开的范围内，在组成部件和/或物体组合排列的排列方面，各种变化和修改都是可能的。除在组成部分和/或排列方面的变化和修改之后，替换使用对于本领域技术人员而言也是显而易见的。

Claims (14)

1.一种制造闪存的方法，包括：
将单元区域中的一部分衬底刻蚀预定的深度；
在单元区域中衬底的被刻蚀的部分上形成第一多晶硅层图形和ONO层；以及
在单元区域的ONO层及外围区域的衬底上形成第二多晶硅层图形。
2.如权利要求1所述的方法，其中该预定的深度具有该第一多晶硅层图形和ONO层的总厚度。
3.如权利要求1所述的方法，其中该预定的深度具有该第一多晶硅层图形的厚度。
4.如权利要求1所述的方法，其中该单元区域中ONO层的顶表面具有与外围区域的衬底相同的高度。
5.如权利要求1所述的方法，其中该单元区域中的该第一多晶硅层图形是浮栅，而单元区域中的第二多晶硅层图形是控制栅。
6.如权利要求1所述的方法，其中该外围区域中的该第二多晶硅层图形是栅极。
7.如权利要求1所述的方法，其中刻蚀单元区域中一部分衬底的步骤包括：
在外围区域的衬底上形成掩模层；以及
利用该掩模层作为刻蚀掩模，刻蚀该单元区域的衬底。
8.如权利要求7所述的方法，其中该掩模层包括光刻胶膜。
9.一种闪存，包括：
具有单元区域和外围区域的衬底；
在单元区域的衬底上的第一多晶硅层图形和第一多晶硅图形上的ONO层；以及
在单元区域的ONO层和外围区域的衬底上的第二多晶硅层图形，其中，该单元区域的衬底比外围区域的衬底低预定的高度。
10.如权利要求9所述的闪存，其中该预定的高度具有该第一多晶硅层图形和ONO层的总厚度。
11.如权利要求9所述的闪存，其中该预定的高度具有该第一多晶硅层图形的厚度。
12.如权利要求9所述的闪存，其中该单元区域中ONO层的顶表面具有与外围区域的衬底相同的高度。
13.如权利要求9所述的闪存，其中该单元区域中的该第一多晶硅层图形是浮栅，而单元区域中的第二多晶硅层图形是控制栅。
14.如权利要求1所述的闪存，其中外围区域中的该第二多晶硅层图形是栅极。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104752177A (zh) * 2013-12-27 2015-07-01 中芯国际集成电路制造(上海)有限公司 一种制作嵌入式闪存栅极的方法
TWI618226B (zh) * 2015-03-04 2018-03-11 超捷公司 分離閘快閃記憶體陣列及邏輯裝置之整合

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20080060486A (ko) * 2006-12-27 2008-07-02 동부일렉트로닉스 주식회사 플래시 메모리 및 그 제조 방법
KR101096976B1 (ko) 2009-12-09 2011-12-20 주식회사 하이닉스반도체 반도체 소자 및 그 형성방법
US10741569B2 (en) * 2017-06-30 2020-08-11 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4262330B2 (ja) 1998-08-05 2009-05-13 ローム株式会社 半導体装置の製造方法
US6074915A (en) * 1998-08-17 2000-06-13 Taiwan Semiconductor Manufacturing Company Method of making embedded flash memory with salicide and sac structure
US6365449B1 (en) * 1999-09-08 2002-04-02 Fairchild Semiconductor Corporation Process for making a non-volatile memory cell with a polysilicon spacer defined select gate
JP3450770B2 (ja) * 1999-11-29 2003-09-29 松下電器産業株式会社 半導体装置の製造方法
US6461906B1 (en) * 2001-03-14 2002-10-08 Macronix International Co., Ltd. Method for forming memory cell by using a dummy polysilicon layer
KR100533772B1 (ko) * 2004-01-09 2005-12-06 주식회사 하이닉스반도체 반도체 소자의 제조 방법
KR20060008593A (ko) * 2004-07-21 2006-01-27 매그나칩 반도체 유한회사 비휘발성 메모리 소자의 제조방법
KR20060077124A (ko) * 2004-12-30 2006-07-05 매그나칩 반도체 유한회사 반도체 소자의 제조방법

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104752177A (zh) * 2013-12-27 2015-07-01 中芯国际集成电路制造(上海)有限公司 一种制作嵌入式闪存栅极的方法
CN104752177B (zh) * 2013-12-27 2017-11-10 中芯国际集成电路制造(上海)有限公司 一种制作嵌入式闪存栅极的方法
TWI618226B (zh) * 2015-03-04 2018-03-11 超捷公司 分離閘快閃記憶體陣列及邏輯裝置之整合

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